CPUアーキテクチャについて語れ 9

おいお前らいい加減、無能なAMD房・Intel房・GKに振りまわされず、
エンコ時間がどうとかPIがどうとかPS3がどうとかじゃなく、
CPUコアのアーキテクチャについて語りましょう。

x86/RISC/CISC/スーパースカラ/VLIW/MIMD/SIMD
等について語ってもよし、

フリップフロップ回路が小さいPentium Mマンセー、
CISCなのに内部はRISCなPentium 4マンセー、
x86なのに32/64bitコンパチなOpteronマンセー、
昔々8086の時代は(以下略・・・等もよし。

さあ、不毛な争いを止めてCPUアーキテクチャについて語ろう！

前スレ
CPUアーキテクチャについて語れ 9
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/

【過去スレ】
Part 1　http://pc5.2ch.net/test/read.cgi/jisaku/1082357989/
Part 2　http://pc7.2ch.net/test/read.cgi/jisaku/1101041110/
Part 3　http://pc7.2ch.net/test/read.cgi/jisaku/1139046363/
Part 4　http://pc7.2ch.net/test/read.cgi/jisaku/1151732227/
Part 5　http://pc9.2ch.net/test/read.cgi/jisaku/1159238563/
Part 6　http://pc9.2ch.net/test/read.cgi/jisaku/1169393906/
Part 7　http://pc11.2ch.net/test/read.cgi/jisaku/1172923824/
Part 8 http://pc11.2ch.net/test/read.cgi/jisaku/1178140550/

自作板CPU系スレッド 現行スレ案内＆過去ログ保存サイト
http://cpu.jisakuita.net/

　　　　　　　　　　　　　　　　　 ﾉ　　　　　 ｝ ﾞl､　　 」′　　　　　　　　　　 .,/′　　　.,ﾉ _,,y
　　　　.,v─ｰv_　　　　　　　　 〕　　　　　　〕 .|　　.ilﾞ　　　　　　　　　　　　《　._　　 .,,l(ノ^ﾉ
　　　,i(厂　 _,,,从vy　　　　　 .,i「　　　　　　.》;ﾄ-v,|l′　　　　　　　　　 _,ノﾞ|.ﾐ,.ﾞ'=,/┴y／
　　　l　　,zll^ﾞ″　 ﾞミ　　　　.ﾉ　　　　　　　.il|′ｱll!　　　　　　　　　　 .＞‐〕 ＼ _＞＜
　　　《　il|′　　　　 ﾌｰv,_ .,i″　　　　　　 ||｝ｰvrﾘ､　　　　　　　　　　　　　¨'‐.｀　　 ｛
　　　 ＼《 ヽ　　　　　.ﾞli ._¨''ｰv,,_　　　　　.》′　 ﾞﾞﾐ|　,r′　　　　　　　　　　　　　　　 ｝
　　　　　 ＼　,ﾞr_　　　 lｱ'　　　 .ﾞ⌒＞-vzﾄ　　　　.ミﾉ′　　　　　　　　　　　　　　　　 〕
　　　　　　 .ﾞ'=ミ:┐　 .「　　　　　 ./ .^〃　　　　 :､_ ﾘ　　　　　　　　　　　　　　　　　　 .｝
　　　　　　　　 ﾞ＼ｱ'　　　.--　　,,ﾉ|　　　 ､　　　 ﾞミ｝　　　　　　　　　　　　　　　　　　 :ﾄ
　　　　　　　　　　 ﾞ^ｰ､,,,¨ -　　 ''¨.─　　　:!.,　　　ﾘ　　　　　　　　　　　　　　　　　　 ﾉ
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　　　　　　　　　　　　　 |　　　　 ﾉ′　ヽ　　　　　　〔　　　　　　　　　　　　　　　　　　　ﾐ
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( ﾟ∀ﾟ)

CPUアーキテクチャについて語れ 9
は間違い
CPUアーキテクチャについて語れ 10

(つд⊂)ｺﾞｼｺﾞｼ

応援ありがとう
励みになります

何だったんだ、あの前ｽﾚの終盤は…
MACｦﾀがどこかのｽﾚで喧嘩売って来て
相手が粘着してｺｺまで乗り込んできたのかよﾏｯﾀｸ。

前スレ内での議論の続きだろ。

CPU製造会社がパソコン本体の製造会社よりも立場が強いことを示す現象を、TVコマーシャルを例にして説明せよ。

2008年の本命はIsaiah

マルチコア向けソフトウェア環境の改善に向けて、動きが活性化してきたす。
丁度前スレにAMDがヘテロコアプロセッサを抽象化するソフトウェアレイヤを開発するコンソーシアムを
立ち上げようとしているというEETimesの記事を紹介したす。
http://www.eetimes.com/news/semi/showArticle.jhtml?articleID=206501805
今度わ、MicrosoftとIntelがUC BerkeleyのParallel Computing Labを支援するというニュースが出てきたす。
http://www.eetimes.com/news/semi/showArticle.jhtml?articleID=206503988
こちらわマルチコア対応フレームワークという形での実現を狙っている模様す。
　　--------------------
　　The group believes developers could create a set of perhaps a dozen frameworks that understand the
　　intricacies of the hardware. The frameworks could be used to write modules that handle specific tasks
　　such as solving a matrix. New run time environments could dynamically schedule the modules across
　　available cores of various types.
　　--------------------
具体的なターゲットわ、数年以内に一般的になることが明らかなキャッシュアーキテクチャを持つ8-16コアの
SMPシステムということす。

上の話、最後の一節わ逆で、もう少し将来の数十コアを持つヘテロコアしすてむがターゲットということ
だったす。

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

UNIXとi5/OSサーバーを統合した「POWERシステムズ」を08年前半に投入--米IBMの担当副社長
http://itpro.nikkeibp.co.jp/article/Interview/20080211/293507/
> - 次期のPOWER7はどのようなプロセサになるのか？
>
> 　まだPOWER6を投入したばかりで、予測するのは早すぎるが、見えている
> ものもある。POWER7のコア数はクアッドかそれを超えるものになる。また
> 1コアで実行できるスレッドの数が増え、スケーラビリティが上がるだろう。
> もっとも、さすがに16コアまではいかないだろう。コア単体の性能を向上
> させつつも、メモリーとデータをやり取りする入出力バンド幅とのバランス
> もとる。

マルチコア、マルチスレッド、高速IOか

人間はシリアルにしか物事を理解できないっす。

人はシリアル、されど尻軽

インオーダ実行だとラッチ回路のインパクトが少なかったり
するってことなのだろうかSilverthorneは

>>17
ラッチが問題になる場合というのわ、数十ステージのスーパーパイプライン構成で究極の動作クロックを
追求するという状況す。

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

>>19
そのカキコミにどこか問題があるすか？

先週あたりからCNETでMontalvo Systemなる謎のベンチャーが新しいx86プロセッサを開発している
らしいと報じているす。(x86互換とわ明言していないすけど。。。)
http://www.news.com/Silent-start-up-readies-to-take-on-Intel-in-notebooks/2100-1006_3-6229304.html?tag=st.nl
http://www.news.com/The-secret-recipe-inside-Intels-latest-competitor/2100-1006_3-6230748.html
結局下記のような事実が憶測を生んでる模様すけど、何らかの発表があるのわ、もっと先みたいす。
　・出資者や重役、主要技術者がx86関係者である
　　Vinod Dham: Intel -> NexGen -> AMDと渡り歩いたアーキテクト
　　Matt Perry: 元Transmeta重役
　　Peter Song: 元x86互換プロセッサの開発者
　　Greg Favor: NexGen -> AMD
　　Peter Glaskowsky: 元Microprocessor Report編集長
　・低消費電力プロセッサを開発しているらしい
　・ヘテロコアらしい
コードモーフィング方式なんすかね。。。

これか
http://www.theregister.co.uk/2006/08/19/montalvo_perry/

コードモーフィングだったら嬉しいな…
Crusoeの夢再び
今度はメモリ帯域も太くなってるし、オンダイキャッシュも大きくなってるし、
前よりずっと高い性能が出るんじゃないかと思う。
またIntelがやる気出すくらいのCPUを出して欲っしいな

どんな業界でもそうだが、技術革新が頭打ちになると、競争相手がゾロゾロ出てくるんだよね。

x86CPUもそういう状況になりつつあるのかな？

PCクラスタで何度もTOP500にランク入りしたシステムを納入しているLinux NetworxがSGＩに買収された
とのことす。
http://www.linuxnetworx.com/company_info/newsroom/press_releases/2008/february/momentum.html
http://www.itmedia.co.jp/news/articles/0802/16/news005.html

>>24
CPUでも韓国・中国・インドあたりが台頭してくるのかね？

台頭するとすればsが小文字のブリクスだろう
韓国・台湾が主力CPUを作れるようになるとは思わない

Wintelと距離を置いた独自市場がないと付合ってくれる基板メーカが無いもんね

その意味では台湾VIAは健闘しているな。
Intelが侵攻しつつあって陥落は時間の問題という気もするが。

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

>>14
POWER6かPOWER7ベースのPC向けCPUを性能9割、値段1割程度で出して欲しいな。
>>26
中国はPenやPen2のコピーらしいけど何度かオリジナルCPUを出してるね。
将来、国内シェア独占したら今の世界シェア以上だから国産を作る価値はあるな。
インドは今のところ作ってないみたいだけど人口で中国を抜くらしいから市場もデカイだろうな。

あれえ、MACオタ大先生POWER7ネタはスルーっすか？
がっかり

>>26
中国はx86互換なドラゴンチップ�Vを開発中だしね。

以前だとCPUバスのライセンス問題が大きな壁になってたけど、今ならメモリ
バスはCPU直結で、サウスチップ等とはPCI-Eで接続すればモーマンタイだし。

>>29
今度のIsaiahは、既に使い古されてる手法を、目的に沿った形で最適採用した
だけのCPUだよね。

目的の方向がややずれてるが、Silverthorneと棲み分け出来るか、正面から
ぶつかるかで、陥落するかどうかが決まると思う。

ただ、何しろ製造プロセスが１世代違ってるのが何とも不利な訳だけど。

>今度のIsaiahは、既に使い古されてる手法を、目的に沿った形で最適採用した
>だけのCPUだよね。

それが良いんじゃん
むしろSilverthorneは出すのが遅すぎた
2年前なら良かったかもしれないが

というかSilverthorneに夢見すぎ

>>27
PC Watchより
http://pc.watch.impress.co.jp/docs/article/991119/kaigai01.htm

>もうひとつある。ロシアのMPUアーキテクトBoris Babaian氏の会社Elbrus
>Internationalでは、Itaniumを上回るパフォーマンスの「E2K」プロセッサ
>を開発しているが、これもトランスレーションソフトを使ってx86のコード
>を変換して実行する。このMPUも、VLIWライクな長命令語アプローチを取る
>ようだ。同社の「E2K」のページに概要がある

基礎科学力の高いロシアなら高性能CPUが開発できるかな。

>>36
IPFの権利関係もあって、IntelわElbrusを吸収済みす。
http://www.intel.com/pressroom/kits/bios/bbabayan.htm

>>36
ロシアは鉛筆を使いそうなイメージ

そのわりにItaniumはぱっとしないな

Itaniumは性能より信頼性重視だから。
本当は性能でもx86の2倍速で進化してリードしていく予定だったのだけど

信頼性重視というと？

3系で冗長にして多数決で異常系を切り離して残り2系で連続稼動できるとか

>>41
みっしょんくりてぃかる

こんなのもあったね

http://ascii.jp/elem/000/000/029/29694/index-2.html
＞Itanium 2はインテルのハイエンド向けCPUであり、Xeonなどx86系のCPUと比較して、キャッシュのエラー部分を
＞自動的に切り離す仕組み（キャッシュセーフテクノロジー）など、信頼性を向上させるさまざまな仕組みを持つ。

CPU単体ではなく，システム全体で2W切らないと話にならないらしいな＞OLPC

DSなみの消費電力設計か。

ポケコンなみを要求したいとこだからね
電池寿命が50時間とか。

毎日充電だと、カバンに入れっぱなしとかの
雑なつかいかたがしづらいし

>>21
ヘテロコアでコードモーフィングだったら命令デコードを別の専用コアで……
などとボケてみる。
久々に楽しみな企業だな。

SUNが45nm以降の製造パートナーをTSMCに決定したそうす。
http://www.eetimes.com/news/semi/showArticle.jhtml?articleID=206800071
　　------------------
　　The company is making gradual progress toward its goal of becoming a merchant chip provider.
　　The TSMC deal ultimately could assist in that effort.
　　[中略]
　　In the future, Sun hopes TSMC will become a sales channel to provide Sparc cores to its
　　foundry customers.
　　------------------
ということで、SUN設計のSparcの外販や組込市場への進出も狙っている模様す。

かつてSparcわSUNと富士通以外にもTIやRoss Technologyから市販のチップがリリースされ、
組込向けからサーバー用に至るまで、様々な品種が存在していたモノす。最近の設計のオープン
ソース化とTSMC製造能力という強力なバックアップにより、再興するすかね。。。

ところで最近のSUNのSparcわ、コア間でL1やらFPUやらを共有しているす。
ファブレスであるためもあって、特に高い動作クロックを設計目標としていないことも要因なんすけど、
コア単位どころか、パイプラインを構成するユニット単位での高度なモジュラー設計がうまく機能して
いる模様す。

ユーザー企業が必要に応じて実行ユニットの追加やL1キャッシュの選択ができるということで
あれば、ヘテロな命令セット不要で用途に応じたコアが構成できるということになるす。
TSMCのバックアップ次第でわ、AMDあたりのヘテロコア／アクセラレータ戦略より遥かに面白いこと
にもなるんじゃないすかね。。。

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

コア間でL1共有って何やねん？

>>52
これす。
http://pc.watch.impress.co.jp/docs/2008/0205/isscc02.htm
　　---------------------
　　チップ面積があまり増えなかったのは、キャッシュメモリを複数のCPUコアが共有する構成を
　　採用したことが大きい。4個のCPUコアをまとめたクラスタを 1つの単位とし、1個のクラスタ内で
　　1個の1次命令キャッシュ(32KB+8KB)を4個のCPUコアが共有し、1個の1次データキャッシュ
　　(32KB) を2個のCPUコアが共有する。浮動少数点演算ユニット(FPU)も、クラスタ内で2個の
　　CPUコアが1個のFPUを共有する構成とした。
　　---------------------

なる。
SMTの各スレッド機能と従来コアに中間レイヤーが入った感じだな。

ちなみに>>52=>>54

ユニット単位での高度なモジュラー設計って何やねん？

日本SGI、「Tesla」を採用したGPUコンピューティング向けソリューション
http://journal.mycom.co.jp/news/2008/02/21/035/index.html

西川善司の3Dゲームファンのための「次世代DirectX」講座
DirectXは並列コンピューティングAPIへと進化する
ttp://www.watch.impress.co.jp/game/docs/20080221/newdx.htm

ISSCCのRock論文がOpenSparc.netにアップされてるす。
http://www.opensparc.net/publications/presentations/isscc-2008-a-third-generation-65nm-16-core-32-thread-plus-32-scout-thread-cmt.html

>>36
Babaianはソ連のCrayと呼ばれてた有名アーキティクトだ

ユニット単位での高度なモジュラー設計って何やねん？

安藤氏のサイトの今週の記事で読んだすけど、
これと http://pr.fujitsu.com/jp/news/2008/02/15-2a.pdf
これを http://pr.fujitsu.com/jp/news/2008/02/19a.pdf
見比べると、もはや商用x86プロセッサにわ全てがひれ伏さざるを得ないというのが納得できるす。。。
http://www.geocities.jp/andosprocinfo/wadai08/20080223.htm
　　---------------------
　　JAXAのFX1とこのHX600を比較すると，両者ともにクワッドコアCPUが 4個で，CPUチップあたり
　　1本のDDR InfiniBand（2GB/s)がついています。最大のメモリ搭載量もCPUチップあたり32GBと
　　同じです。大きな違いは，FX1の筐体が5Uと 2.5倍サイズが大きい点と，HX600は4個のチップが
　　HyperTransportで結ばれているので16コアのSMPで，メモリも全体で一つの空間になるのにたい
　　して，FX1では4個に分かれている点です。また，消費電力はFX1は2.2KWに対して，HX600は
　　780W，重量も70Kg対 21Kgで，FX1の方がクロックが若干高いとか，信頼度が高いとかいう
　　メリットはあるとしても，総合するとHX600の方が魅力的で，何故，この２つのシステムを作る
　　必要があるのか良く分かりません。
　　---------------------

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

>>20
自分で気付いてください

コピペもうざくなってきたんでズバっと言っちゃってください。

命令キューじゃなく演算パイプライン上にあるってのが正解だと思うが
なんかのバッファにもリタイヤまでステート保持とかしてるのかもしれん

あとJAXAのマシンって今回だけじゃなく、前回も間違ってただろ
Pentium4があったときにSPARC64なんだから

牧野セソセイがフォローしてるｗ
http://grape.mtk.nao.ac.jp/pub/people/makino/journal/journal-2008-02.html#24
> アレブログはともかく、 安藤さんとこではもうちょっと FX1 の良いところを
> あげてもいいのではないかと思わなくもないかも。 4ソケット Opteron に
> 比べると B/F が 3倍良いとか、少なくともチップ内では同期が速いとか
> まあいくつか良いことがあるので。

>>66
Pentium4で大規模SMP組めと？ｗ

>>67 さん
　　--------------------
　　比べると B/F が 3倍良いとか、
　　--------------------
気付かなかったすけど、>>62の仕様書に「メモリバンド幅：40GB/s」という記述があるすね。。。
>>68 さん
でも今度のシステムわクラスタす。

128way SMPから4way/1n odeに変えたのは
前作のバス幅が足りてないってのが事実だったんだろうw

>>70
何処のバスを想定してる？

>>71
バスっつーか、プロセッサボード間のクロスバースイッチ？

ところでクロスバースイッチってなんで遅停がゼロなの？

>>73
メッシュやらリングやらでわ、他のノードを通過するムダ時間が存在するのに対して、常に直接通信でき
るからす。

RealWorldTechのDavid Wang氏のISSCC2008 45nm CELL B.E.のレポートす。
http://www.realworldtech.com/page.cfm?ArticleID=RWT022508002434

アーキテクチャ的にわ、ほぼクアドコアPOWER6と言っても良いメインフレーム向けプロセッサ"z6"
搭載製品がもうすぐ出てくるとのことす。
http://searchdatacenter.techtarget.com/news/article/0,289142,sid80_gci1301967,00.html
　　-------------------
　　- a quad-core mainframe central processor previously called the z6;
　　-------------------
プロセッサの方の発表でわ、全モデルz9に対してなぜ「6」に戻る。。。と物議をかもしたモノすけど、
結局製品としてわ"z10"になる模様す。

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

マクオタ出現一回につき貼り付けるのは一回までにしておけよ。

Macオタさん自身に書いてもらおうよ
その方が手間がはぶける

ユニット単位での高度なモジュラー設計って何やねん？

>>75の続報すけど、講演の後の質疑応答で、32nm世代でCELLのメモリコントローラわ別の新しい
メモリインターフェース対応に変更する予定という話が出たとのことす。
　　----------------------
　　BTW, I then asked the presenter - what about 32 nm? If you're I/O limited now, what are you
　　going to do at 32nm? (assuming there is such a 32 nm port). He gave a cryptic answer of
　　"Well, the XDR stuff may be fairly old by the time 32 nm is ready, so we may replace it with
　　something else."
　　----------------------
"something else"がXDR2なのか、更に先進的なRambusの技術なのか、
http://www.rambus.com/jp/news/press_releases/2007/071128.html
Rambusと全然関係ないのかわ謎す。

>>80 さん
　　-----------------
　　ユニット単位での高度なモジュラー設計って何やねん？
　　-----------------
「ユニット単位での（コアのカスタマイズが可能な）高度なモジュラー設計」という意味で書いたすけど
判りにくかったすか？

ユニット単位での高度なモジュラー設計ってどういうものなのか教えてよ

>>80, >>83
脳内妄想の粘着さんだったすか。。。
どうせ現実を理解できる能わ無いすから、回答する意味が無かったすね(笑)

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

ありゃ日がかわってたか
まあいいや、一日一回以下にしとく

命令キュー=RSからは、イシュー時に取り除かれるんだけどね
インオーダー状態の回復に必要なものはROBに残す

>>86
ROBのことを書いたすけど。

OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
あきれ果てるばかりす(笑)

ROBをインテル用語と言ったり命令キューと呼んだりするのわ、世界広しといえどもMACオタだけす(笑)

x86用語でしたか。訂正するす。

869 名前： MACオタ＞868 さん [sage] 投稿日： 2008/01/31(木) 23:47:00 ID:0C6GGRXK
>>868
　　---------------
　　リオーダバッファは何のためにあると思ってるんだよ。
　　---------------
ROBわx86用語なんすけど。。。
OoOを実装したRISCのブロック図でも見て用語を確認することをお勧めするす。

--
RSとROBが別物であることわ認識してるようすが。。。

843 名前： MACオタ＞841 さん [sage] 投稿日： 2008/01/29(火) 20:28:46 ID:U+YuE5q6
>>841
あなたが引用している、
　　---------------
　　Also, each micro-op generated by the translator can represent functions to be performed 。。。
　　---------------
のすぐ前のパラグラフにわ、
　　---------------
　　Each x86 instruction can be directly translated into zero, one, two or three micro-ops (in the
　　initial implementation) and an optional ROM address.
　　---------------
と書いてる訳すけど、>>832と>>834で2度も繰り返して書いてある
　　===============
　　x86命令とほぼ一対一に対応するfused micro-ops
　　===============
これ何すか(笑)

ちなみにあなたわMacro-ops fusionとMicro-ops fusionの区別が理解できなくて私に噛み付いている
ように見えるす。私の疑問わ、 各実行ユニットに対応した最小単位のmicro-opsへの分解がROBで
行われるのか、RSで行われるのか？。。。というモノなんすけど。

ここで命令キュー=RSだと認識しているのなら、まだ意味が通じるすが、
命令キュー=ROBだと認識しているのなら、かなり深刻なトンチンカンす。

858 名前： MACオタ [sage] 投稿日： 2008/01/30(水) 08:12:50 ID:X/E3HbLz
>>854 団子 さん
micro-opsの正体に関する話題わ、全然聞いたことが無いす。
ただK8とK10で命令処理のフロントエンドを開発し直す実力がAMDにあったとわ、思えないす。

>>855 さん
　　------------------
　　実際にはトランスレータは一つのfused micro-opsに変換しているというのは以下の通り。
　　------------------
その文章にfused micro-opsがx86命令にそれぞれ対応するという記述わ「一切」無いすけど。。。
フュージョンして扱える条件わ、もっと限定されたモノなのでわ？
このように書く理由わ、下記の問いに対する説明にもなるかと思うす。
　　-------------------
　　早め、というのが何を言っているのかわからんが、ディスパッチステージより前ということか？
　　どういう意味があるんだ？
　　-------------------
端的にわ、そもそもRISCの設計がそのように最適化されているす。
OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
早めに命令を分類することわ、効率の向上に繋がるすよ。

更に現代のプロセッサでわ、細粒度の電力管理のために各命令が使用するリソースを早めに確定
して電力管理のスケジュールを立てることも重要す。

強調していただいたけど、命令キュー=RSということでいいすね？

865 名前： MACオタ＞859 さん [sage] 投稿日： 2008/01/31(木) 20:56:08 ID:0C6GGRXK
>>859
捨て台詞わ別として、資料が引用できなくなったということわ脳内妄想に何の根拠も無いことを
認めたと思って良いすか？
　　-------------------
　　？？MACオタこそどういう理解をしているんだ？
　　-------------------
Isaiahの実行ユニットの実装わAMDよりIntelに近いRISC度が高いモノすけど、そのIntelにおいても
Micro-ops fusionわ特定の命令のみで可能になっているす。
http://www.agner.org/optimize/instruction_tables.pdf [fusion機能のあるプロセッサわP.17 より]

　　-------------------
　　命令キューに居座るのは、長レイテンシ命令に直接・間接的に依存した命令だよ。
　　-------------------
ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
テレポートしてくるすか(笑)
強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

結論はこれですか？

85 名前： Socket774 [sage] 投稿日： 2008/02/27(水) 00:04:53 ID:TBIh/VLx
> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。
86 名前： Socket774 [sage] 投稿日： 2008/02/27(水) 00:07:14 ID:TBIh/VLx
ありゃ日がかわってたか
まあいいや、一日一回以下にしとく

命令キュー=RSからは、イシュー時に取り除かれるんだけどね
インオーダー状態の回復に必要なものはROBに残す
87 名前： MACオタ＞86 さん [sage] 投稿日： 2008/02/27(水) 00:12:41 ID:0rj98mcp
>>86
ROBのことを書いたすけど。

OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
あきれ果てるばかりす(笑)

本当に、ROBのことを書いたすけど、でいいんすね？

87 名前： MACオタ＞86 さん [sage] 投稿日： 2008/02/27(水) 00:12:41 ID:0rj98mcp
>>86
ROBのことを書いたすけど。

OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
あきれ果てるばかりす(笑)


前スレ858

端的にわ、そもそもRISCの設計がそのように最適化されているす。
OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
早めに命令を分類することわ、効率の向上に繋がるすよ。

更に現代のプロセッサでわ、細粒度の電力管理のために各命令が使用するリソースを早めに確定
して電力管理のスケジュールを立てることも重要す。

>>89-93
引用を覚えたのわ結構な話す。で、何処が気に入らなくて粘着してるすか？

MACオタは前スレ858と865で、命令キューはRSなのか、ROBなのか、それ以外のものなのか、どれを指しているすか？

>>95
質問の意味わ何となく理解できたすけど、
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/858　(>>93参照)
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/865　(>>91参照)
の中で、あえて「OoOの命令キュー」と書いたのわ、ROBもRSも含めた命令管理のためのキュー／
バッファをまとめて述べたからす。
あなた自身もOoOEの実装が様々な形であることを説明していなかったすか？
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/875
　　----------------------
　　ありがたく図を出してくれたので解説しとくと、

　　一番上のAlpha 21264はリオーダバッファじゃなくてチェックポイントでインオーダ状態をメンテしてるんだ。
　　チェックポイントというのは、その時点でのレジスタマップ(のコピー)なんだけど、珍しいタイプだね。

　　二番目のPOWER5は、Global completion tableというのがROBそのものだよ。
　　IBMの好きな独自用語だね。

　　三番目のARMについては知らないので、
　　OoO Write back stageというのがROBに相当するか、本当にOoO commitするのかはわからないが、
　　どちらにせよ命令キューからissue時に命令を取り除かない理由はなくなる。
　　----------------------

リタイアをOoOで実行しない限り、ディスパッチからリタイアまでin-flightな命令の記録を残しておく
必要があるすから、命令管理ユニット全体で考えて「リタイアまでスロットが空かない」というのわ
自明な話かと思うす。

87 名前： MACオタ＞86 さん [sage] 投稿日： 2008/02/27(水) 00:12:41 ID:0rj98mcp
>>86
ROBのことを書いたすけど。

OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
あきれ果てるばかりす(笑)


> の中で、あえて「OoOの命令キュー」と書いたのわ、ROBもRSも含めた命令管理のためのキュー／
> バッファをまとめて述べたからす。

は、どう両立するすかね。。。

>>98
ディスパッチ-リタイア間に命令が残るのがx86で具体的に何処か？と尋ねられればROBと
答えるだけす。
　　

前スレ858
> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
> 早めに命令を分類することわ、効率の向上に繋がるすよ。

↑の命令キューとわ、RSすか？ROBすか？

前スレ865
>　 　-------------------
>　 　命令キューに居座るのは、長レイテンシ命令に直接・間接的に依存した命令だよ。
>　 　-------------------
> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

↑の命令キューとわ、RSすか？ROBすか？

>>82
うーん、それだと

　最近のSUNのSPARCは、コア間でL1やらFPUやらを共有している。
　コア単位どころか、パイプラインを構成するユニット単位での
　（コアのカスタマイズが可能な）高度なモジュラー設計が
　うまく機能している模様だ。

ってこと？やっぱり良くわからないなあ

コア間でL1やらFPUやらを共有できることと、ユニット単位で
コアのカスタマイズが可能ってことは同値なの？

>>100
>>96で回答したつもりなんすけど、どう判らなかったすか？

>>101
同値じゃないのかもしれないすけど、現実にNiagara 1でわFPUを共有し、Niagara 2でわコアごとにFPU
をつけた。。。ということわ、構成の自由度が高い証拠だと思われるす。

>>102
> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。

同時実行可能な組み合わせを検索できるのは、RSとROBのどちらか片方だけなんだけど、どちら？

>>102
イシューされた命令わ、x86でわRSに残るすか？残らないすか？

前スレ858
> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
> 早めに命令を分類することわ、効率の向上に繋がるすよ。

長レイテンシ命令ばかりがキューに居座るということは、整数演算命令みたいなレイテンシの短い命令は居座らないのかな？

99 名前： MACオタ＞98 さん [sage] 投稿日： 2008/02/27(水) 01:14:37 ID:0rj98mcp
>>98
ディスパッチ-リタイア間に命令が残るのがx86で具体的に何処か？と尋ねられればROBと
答えるだけす。

>>103
Sunの設計手法に関するネタを何か持ってるわけじゃないのね　了解
脳内妄想の粘着さんごときに付き合ってくれてありがとう

盛大なる勘違いを突っ込まれる
↓
それを誤魔化すために"キュー"を拡大解釈
↓
過去の発言との矛盾が増大
↓
逃走

こんな感じ？

MACオタ、また逃げたか…

>>104と>>105は1ビットで答えられる質問なのに…

>>108
そんな感じです。

もっとも最初のは勘違いじゃなくて無理解ですけどね。
勘違いならすぐ訂正すれば恥しいようなものじゃないし。

MACオタは、ぺたぺたはりつけるのやめろ
タイトルとURLだけで十分だろ

>>109
　　--------------
　　>>104と>>105は1ビットで答えられる質問なのに…
　　--------------
答えが判っているなら私が回答する必要わ無いし、例によって脳内妄想で何かトンデモなことを
考えているのならば、私が相手にする必要が無いす。

至極論理的な行動だと思うすけど。。。

>>112
1ビットで答えられる質問に、MACオタが窮しているのを見るのが楽しいす(笑)

MACオタわ、もっとご自分の発言に責任を持ったほうがいいす(笑)

>>112
MACオタがどう答えるかわからないから聞いているのだし、
それ以外にわ何も考えていないので、はやく答えを聞きたいものです(笑)

コテを語るスレじゃないんだから、そういうのやりたきゃvipにでもスレたててやってくれよ

MACオタをからかって遊んでいるのではなくて、
明らかな間違いを訂正しようとしているので、そういうわけにもいきません

Macオタ、とうとう引退か
あとは自分のBlogでよろしくす

別にMACオタに恥をかかせて引退にもちこみたいわけでわなくて、
自分の間違いだけわ訂正させたいだけなんすがね。。。

富士通のサイトでJAXAのFX1の検索したら
前作のPRIMEPOWERはSMPなのに
マルチスレッド･プログラムが少なく
MPIプログラムばっかって書いてあった
後継のFX1で、1ノード1ソケットにしたのは、このせいなのね
SMPのメモリ帯域不足は心配だったけど
それよりもジョブのプロセッサ割当が
あんま上手くいかなかったのが
初期に性能でにくかった原因だというそうな

ベクトルスパコンからPRIMEPOWERのときも
今回も機種移行理由がうまく書かれてるよなぁ
富士通のいいなりじゃないようにちゃんと見える

既報(>>76とか)通りz10が発表されたす。
http://journal.mycom.co.jp/articles/2008/02/27/ibm/index.html
面白いのわ、プロセッサ"z6"がPOWER6でなかなか出てこなかったMCMパッケージで出してきたことす。
http://www.flickr.com/photos/21317126@N04/2290837631/in/set-72157603320138054/
多分、こちらに開発リソースを取られてMCM版POWER6わ出てこなかったす。

>>121
MACオタさん、こちらの回答もお願いするす。

104 名前： Socket774 [sage] 投稿日： 2008/02/27(水) 01:28:16 ID:TBIh/VLx
>>102
> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。

同時実行可能な組み合わせを検索できるのは、RSとROBのどちらか片方だけなんだけど、どちら？
105 名前： Socket774 [sage] 投稿日： 2008/02/27(水) 01:35:11 ID:TBIh/VLx
>>102
イシューされた命令わ、x86でわRSに残るすか？残らないすか？

Z10は、1ソケットマシンでも数千万するウルトラ･ハイエンドだから
コスト度外視して、高クロック&MCMにするだろ
System PでのMCMがなかなかでなったのは
歩留まりとかじゃね？

Z10最上位モデルっていくらくらいなんだろうな
月額レンタル1億以上はがちだろう

おれはメインフレームなんです流行らないと信じている
System Zの台数アップは、富士通とか日立から客をとっただけで
ほんとの新規メインフレームユーザーなんてあんまいないだろ、
たぶん
とおれは思いこんでいる

http://images.google.co.jp/images?hl=ja&q=power4+mcm

>>TBIh/VLx
初心者の俺でもわかるようにブログ立てて説明してくれ

>>126
本質的には、MACオタが>>104と>>105の質問に答えられないだけ。

どう答えても、自分の間違いを認めることになるからね。
だから、>>96のような後出しをしてまでも無理にはぐらかす。

http://nana2ch.hp.infoseek.co.jp/2ch2000.htm
かなりの負けず嫌いで、決して敗北を認めようとしない。間違ったところがあったとしても、話を逸らして逃げ切ろうとする。

>>127
で、ブログは？
wikiでもいいけど。

大阪批判してる関東人へ

関東は“在日朝鮮人”に乗っ取られてるわけで
関東のテレビ局は「韓国人の旅行客はマナーが悪い」と言っただけで
その発言をした人を番組降板させた。
関西のテレビ局は在日 朝鮮 同和 何でも批判しまくりだし何の問題もない。
関西のテレビ局は同和行政がらみの汚職も追求してますよ。
関東のテレビ局では「同和」という言葉自体が禁句扱いのヘタレ。
関東って在日 朝鮮 同和に優しい都市ですねw

大阪批判してる関東人へ

関東は“在日朝鮮人”に乗っ取られてるわけで
関東のテレビ局は「韓国人の旅行客はマナーが悪い」と言っただけで
その発言をした人を番組降板させた。
関西のテレビ局は在日 朝鮮 同和 何でも批判しまくりだし何の問題もない。
関西のテレビ局は同和行政がらみの汚職も追求してますよ。
関東のテレビ局では「同和」という言葉自体が禁句扱いのヘタレ。
関東って在日 朝鮮 同和に優しい都市ですねw

MYCOMに安藤氏がISSCCレポートを掲載しているす。
白眉わ、やっぱり勝手の知れたSPARCの新型Rocksの記事かと。
http://journal.mycom.co.jp/articles/2008/03/02/isscc3/index.html

>>86
> 命令キュー=RSからは、イシュー時に取り除かれるんだけどね
> インオーダー状態の回復に必要なものはROBに残す

>>87
> >>86
> ROBのことを書いたすけど。
>
> OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
> あきれ果てるばかりす(笑)

>>96
> http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/858　(>>93参照)
> http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/865　(>>91参照)
> の中で、あえて「OoOの命令キュー」と書いたのわ、ROBもRSも含めた命令管理のためのキュー／
> バッファをまとめて述べたからす。

前スレ858
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/858

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
> 早めに命令を分類することわ、効率の向上に繋がるすよ。
>
> 更に現代のプロセッサでわ、細粒度の電力管理のために各命令が使用するリソースを早めに確定
> して電力管理のスケジュールを立てることも重要す。

これからこのコピペするときはコテいれときますね

前スレ865
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/865

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

あれれ、コテ付いてない
スマソ

スパムフィルタ系のアボン機能欲しいね。

そういうのがあると俺も遠慮しなくていいのでうれしいね

http://journal.mycom.co.jp/articles/2008/03/02/isscc1/001.html
>OpteronはHTを通してアドレスをブロードキャストしてスヌープ方式でキャッシュコヒーレンシ制御を行っているのに対して、
>Tukwilaはディレクトリベースのキャッシュコヒーレンス制御を行っている

これどう違うの？

>>140
Opteronわ全てのプロセッサにデータが使用中かどうか直接尋ねにいくのに対して、Tukwilaわ
目次領域を読みにいけば状況が判断できるようになっているという話す。

>>140
キャッシュ「状態」情報保持ロジック＆メモリ（ホームエージェント）を別に置いて集中管理する

>>134
実行ユニットに投入しないで命令キューに保持するのも限界あるよな
命令キューの深さって32命令くらいだろ？
ロード命令で埋まるとかありえない

専用命令でいいからコア間パイプラインが欲しい。
バスなんて通してられっか！

メモリ転送のどこら辺にパイプライン処理を適用できるのだろう？

アメリカ空軍、研究目的でPS3を300台調達へ
http://gigazine.net/index.php?/news/comments/20080306_ps3_us_airforce/

z10

>>146
スーパーコンピュータ代わりにPS3--米研究者が実践
http://japan.gamespot.com/news/story/0,3800076565,20359102,00.htm

これも忘れないでね

Victoria Falls版Niagara2搭載サーバーわ、4-socketモデルも出るとのことす。
http://www.theregister.co.uk/2008/03/07/sun_victoria_falls/
　　-------------------
　　Sun will ship the two-socket T5140 and the two-socket T5240 servers. Later on, customers
　　will see the four-socket T5440 (Botaka) system as well.
　　-------------------

前スレ865
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/865

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

前スレ858
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/858

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
> 早めに命令を分類することわ、効率の向上に繋がるすよ。
>
> 更に現代のプロセッサでわ、細粒度の電力管理のために各命令が使用するリソースを早めに確定
> して電力管理のスケジュールを立てることも重要す。

>>86
> 命令キュー=RSからは、イシュー時に取り除かれるんだけどね
> インオーダー状態の回復に必要なものはROBに残す

>>87
> >>86
> ROBのことを書いたすけど。
>
> OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
> あきれ果てるばかりす(笑)

>>96
> http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/858　(>>93参照)
> http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/865　(>>91参照)
> の中で、あえて「OoOの命令キュー」と書いたのわ、ROBもRSも含めた命令管理のためのキュー／
> バッファをまとめて述べたからす。

そろそろ別にスレたててくれよ
コテについて語れじゃないだろ、ここは

ウザ粘着もコテ付けてくれれば面倒が少なくて済むんだけどねぇ
スレ伸びてると思って見てNGID追加ってのがルーチン化してる

ホントうざい

ないす　と　からす　をNGワードにするか。

野生生物板

とわいえ脳内妄想などと失礼なことを言われて黙っているわけにもいかないす
迷惑をかけて申しわけないとわ思うが、MACオタが頭を下げるまで辛抱してください

MACオタの、明かな間違いを訂正することわ、このスレにとっても有益だと思うす。
援護射撃をしてもらえれば、早く終わると思うんすけどね。

>>145
レジスタ値を次（指定）コアに送るパイプライン

コテについてわ検討したすが、肝心のMACオタが見なくなってしまうと困るので、止めることにしたす。

スレタイ嫁ボケ
糞なレスでリソース消費させるな屑
慎でワビいれろカス

> とわいえ脳内妄想などと失礼なことを言われて黙っているわけにもいかないす

私怨でスレを私物化されてもねえ…

人に物事を頼むなら、それなりの口調でお願いするす(笑)

>>161
じゃあ、MACオタわ詫びを入れなくてもいいけど、自分の間違いだけ訂正してくれれば勘弁するす

MACオタわCPUアーキテクチャの根幹部分を理解せず、大きな間違いを書きちらしているす。

ここの住人のレベルわMACオタと五十歩百歩のようなので、MACオタの間違いを訂正させるのわ、
スレにとっても非常に有益だと確信してるす。

わたし以外の住人が、MACオタの間違いをきっちり訂正するのでも構わないすよ(笑)

間違いがわかってるなら自分でサクっと正解書けばいいだろ
えんえんと同じことばかり書いてスレ荒らすなクズ

>>166
正解わ何度も自分で書いてわMACオタに脳内妄想扱いされているす。

MACオタが苦しまぎれに>>96みたいなのを書いているのが唯一の反応す(笑)
やはりここわ本人の手で訂正して欲しいす。

あと、相手を罵ってもいい事など一つもないすよ(笑)

>>166さんが、正解をわかっているのなら、書いてくれると助かるす。
そうでないなら、ここで正解を学習して欲しいす。

元TransmetaのDavid DitzelがIntelに入社したとのことす。
http://www.theregister.co.uk/2008/03/08/ditzel_intel/
　　--------------------
　　Our sources reveal that Intel acquired Ditzel as a member of the Digital Enterprise Group (DEG),
　　which tackles both server and PC products. Ditzel will work with Stephen Pawlowski, an Intel senior
　　fellow and CTO of DEG.
　　--------------------
元ElbrusのBabaianと共に商用汎用VLIWプロセッサの指導的技術者わ全てIntelに集まったことになるす。

>>166
> 間違いがわかってるなら自分でサクっと正解書けばいいだろ

わたしわ何度も「正解」を書いていたのに、今さらこんなことを言うところを見ると、
あなたもMACオタ並の理解だったわけすか。

>>169
さっさとPARROT作ってほしいす

>170
「間違いのほう」を延々と書くのがうざいって言ってるの
同じネタは一度で十分

>>172
「正解」のほうも延々書いてるんすが、理解してもらえていないようで残念す。

>173
「荒らしがまた同じネタ書いてるよ」と思ってるだけだから内容見てないしな

まともなライターや研究者でさえ間違うことはあるんだから、たかがコテ程度なら
間違いくらいあって当たり前だろ。なにはしゃいでるんだよクズ

>>174
残念ながら、MACオタのわそういうレベルの間違いでわなく、
CPUアーキテクチャの根幹についての重大な無理解す。

あと、他人を罵倒してもいいことわ一つもないす。

ストーカーのヒトわ対象に相手にされないと、とりあえず相手をしてくれたヒトに憑き替わることがある
すから、放置がお勧めす。

>>175 さん
　　------------------
　　CPUアーキテクチャの根幹についての重大な無理解す。
　　------------------
私にわ、あなたの脳内に勝手に構築されたイメージにしか見えないす。
そもそもそんな重大な無理解なら、指摘するヒトがあなただけってコトが変だ思わないすか？
中二病特有の『ぼくちゃんわ２ちゃんに正義をもたらすために神に選ばれた特別な人物』てな
思い込みなんすかね。。。

もしあれが、まともなライターや研究者でも犯すような誤りと考えられているのなら、
スレのレベルの低下わかなり深刻だと言わざるを得ないす。

益々がんばらねばす。

>>176
指摘してくれた人わ、前スレに一人だけいるす。

プロセッサやらスーパーコンピュータやらを語るスレッドにわ、少しヘンなヒトが寄ってくるのわ
良くある話なんで、気にすると負けかと思うす。
かつてのPowerPCスレッドや2年ほど前のIntel次世代スレッドなんて、コピペの間を縫って話題が
続くなんてのが普通だったかと。。。

>>176
あなたも、>>96みたいなみっともない言い逃れをしているところを見ると、
自分の間違いにわそこそこ気がついているように思えるす。

間違いわ素直に訂正したほうが恥しくないすよ(笑)

>>177
　　---------------
　　益々がんばらねばす。
　　---------------
願わくば、コピペ以外の方法をお願いするす(笑)

よく考えたら、MACオタをあぼーんしている人にわ関係ない話ですので、
コテはこれで行くのがよさそうす。
どちらが本人か判断に迷うことわないと思うす。

>>176
OoOプロセッサのアーキテクチャわ、実際のところ理解するのわかなり大変なものなので、
MACオタみたいにきちんと理解できていないアマチュアが多いのわなんの不思議もないす。
もっとも、神に選ばれなくても理解わできる程度のものすけど(笑)

それでも、用語がきちんと使えない上に、RSとROBの機能の区別があやふやで、しかも間違って理解しているのはヒドイと思うすが。

何だかんだ言ってx64を
AKIBA PC Hotline! HotHot REVIEW
http://pc.watch.impress.co.jp/docs/article/990326/hotrev03.htm

うう、失敗したす。

レジスタリネーミング、RS、ROBの三つがOoOプロセッサの中核をなすものす。
これら三つわ通常わインオーダプロセッサにわないものす。
MACオタの理解わ、RSについてわ完全に間違い、ROBについてもあわてて学習したようだがまだどうも怪しい状態す。

MACオタわ、

> ROBのことを書いたすけど。
>
> OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
> あきれ果てるばかりす(笑)

とか

> の中で、あえて「OoOの命令キュー」と書いたのわ、ROBもRSも含めた命令管理のためのキュー／
> バッファをまとめて述べたからす。

とか、苦しまぎれにちぐはぐなことを書いてるす(笑)ので、意図するところがわかりにくいすが、
ROBもRSも含めた命令管理のためのキュー／バッファ、というものがいかにナンセンスなものかわ言わずもがなす。

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。

これわ、RSの説明としても、ROBの説明としても、プロセッサ内のどんなユニットの説明としても、間違っているす。

>>186
どこが間違っているか、正しいのわ何かについてわ、前スレから書いてきているすが、
MACオタのみならず、パクマンなどのスレ住人にもなかなか理解してもらえなくて残念す。

表現を変えつつ、あきらめずに続けるす。

>>176
> 指摘するヒトがあなただけ
もう何度目か知らないが、お前がトチ狂うたびに毎回誰かが
見過ごせないと感じて指摘してくるだろう？
サイレントマジョリティがお前の見方だとでも思ってるのか？ｗ

浅薄な知識で選択的に情報投下して他人を嘲笑するその人格が、
ROMや通りすがりにまで不快を催させてることをいい加減自覚しろ。

それと、煙たがられてるにも関わらず自作板に擦り寄ってくるお前
のほうが既にストーカーだから。他人を貶められるような身分かよ。

＞プロセッサやらスーパーコンピュータやらを語るスレッドにわ、少しヘンなヒトが寄ってくるのわ
＞良くある話なんで、気にすると負けかと思うす。
とりあえずいろんな人にあやまれ。

自分のこと言ってるんだろ

典型的なOoOプロセッサについての説明です。
各実行ユニットのRSをまとめて命令キューや命令ウィンドウといいます。
フェッチした命令を溜めておくものも命令キューといったりしますが、意味的に混同するようなものではないでしょう。

OoOプロセッサでは、各命令はフェッチ、デコード、レジスタリネームのステージを経由して、
ディスパッチステージで、命令の機能に対応した実行ユニットのリザベーションステーション(RS)に送られます。

RS内の命令は、オペランドが揃うまで待たされます。
オペランドが揃った命令は、順次実行ユニットに送られます。これをイシューといいます。
プログラム順で先行する命令が、オペランドが揃わずに待たされ、後続の命令が先にイシューされることがあります。
OoOの由縁です。
イシューされた命令は、ただちにRSから削除されます。
ロードや浮動小数点命令などの長レイテンシ命令であっても、オペランドが揃っていればただちにイシューされます。
長レイテンシ命令に直接あるいは間接的に依存する命令は、オペランドが揃わず待たされることが多いです。

ディスパッチもイシューも発行と訳されることがあるので、読むときはきちんと区別しましょう。

ROBの説明です。
ROBはかなり異なった実装があるので、一番シンプルなものの説明をします。

ディスパッチステージ以前のどこかで、リオーダバッファ(=ROB)のエントリの確保が行われます。
ROBは、分岐予測ミスやメモリアクセス例外などのイベントが発生した場合に、
プロセッサ状態をインオーダ状態に、つまりイベントが発生したプログラム地点まで巻き戻すために存在します。

ROBの各エントリは、一命令や一物理レジスタに対応することが多いのですが、実装によって異なります。

ROBの各エントリは、出力先レジスタやストアバッファエントリ、例外情報など、
インオーダ状態の更新に必要な情報を保持しています。

ROBのエントリは、プログラム順に確保され、解放されます。
ROBのエントリが解放され、プロセッサ状態が更新されることを、
命令がリタイアする、といいます。コミットする、も同じ意味です。

OoO実行で後続の命令が先に実行が終わっていても、先行の命令がリタイアしていなければ、
後続の命令はリタイアが待たされます。

分岐ミスや例外が発生すると、ROBエントリは無効化され、OoO状態が破棄されます。
ページフォールトなどが起きた場合、ただちに例外を起すのではなく、いったん対応するROBエントリに例外情報が書きこまれます。
そのエントリが解放される時に、例外処理が発生します。

というわけで、↓がいかにトンチキなのか理解してもらえるといいんすが。
特に、キューに居座る命令について完全に誤解しているところとか、訂正して欲しいす。

前スレ858
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/858

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
> 早めに命令を分類することわ、効率の向上に繋がるすよ。
>
> 更に現代のプロセッサでわ、細粒度の電力管理のために各命令が使用するリソースを早めに確定
> して電力管理のスケジュールを立てることも重要す。

前スレ865
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/865

> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。

これわ明らかにRSのことについて書いてあるとしか思えないす。


> ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。

これはRSについてわ間違いす。
居座るかどうかは依存関係によるのであって、命令自身のレイテンシとは無関係す。

ROBについてだとしても間違いす。
リタイアするまではなかよく居座ってるす。長レイテンシ命令ばかりが居座るなんてことはありえないす。

そもそも、こんな性質のキューはCPU内のどこにもないす。MACオタの脳内キューすかね。


> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

あらあら、こっちでわROBの話になっちゃったみたいすね(笑)
で、苦しまぎれにこんなことを書いてるす。

> の中で、あえて「OoOの命令キュー」と書いたのわ、ROBもRSも含めた命令管理のためのキュー／
> バッファをまとめて述べたからす。


そのちょっと前に、こんなことを書いて妄想扱いしてたんすけどね(笑)

> ROBのことを書いたすけど。
>
> OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
> あきれ果てるばかりす(笑)

RS、ROB、レジスタリネームわOoO実行を実現するCPUアーキテクチャの根幹す。

そのRS、ROBについて大間違いを書いた上に、今になっても訂正しないMACオタわ、
CPUアーキテクチャについて何も理解していないと言わざるを得ないす。
断じて、研究者やライターでもするような勘違いやミスといったレベルの間違いでわないす。
そもそもROBをx86用語と言っているようでわ。。。

MACオタが他にも大嘘を書きちらかしたことわ推して知るべしす。
実際、今までさんざん大嘘を書いてわつっこまれていたす。

事が枝葉末節であれば、わたしもここまで粘着しなかったすし、過去にわ放置してきたすが、
さすがに今回の間違いわあまりにも重大なので、見過すわけにわいかなかったす。

RSやROBについての正しい理解がなければ、そもそもCPUアーキテクチャについて語ることなど不可能す。
その意味で、わたしわスレタイに忠実に行動してきたす。

ちなみに、MACオタの間違いわ即座に指摘したすが脳内妄想扱いされましてね。。。


859 名前： Socket774 [sage] 投稿日： 2008/01/30(水) 14:05:46 ID:/JD5n/hb
>>858
> フュージョンして扱える条件わ、もっと限定されたモノなのでわ？

？？MACオタこそどういう理解をしているんだ？
何を考えているのか見当もつかないが、それこそどこにそういう記述があるんだ？

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。

大丈夫か？
命令キューに居座るのは、長レイテンシ命令に直接・間接的に依存した命令だよ。
具体的には、キャッシュミスしたロード命令の結果に依存している命令群とか。

スループットが十分あれば、浮動小数点命令だろうがメモリアクセス命令だろうが、依存性のない限りはどんどん出ていくよ


868 名前： Socket774 [sage] 投稿日： 2008/01/31(木) 23:32:50 ID:9700t1FF
>>865
だからインテルは関係ないだろ…

イシューされてからリタイアするまでの間も命令キューに残してどうしたいんだ。
リオーダバッファは何のためにあると思ってるんだよ。

区別つかねーから、なんか文字列を付与しろや

区別つかねーようにしてるす。

もっと早く>>191や>>192のような解説を書きたかったすが、
MACオタが揚げ足をとって話をそらそうとするのが目に見えるすからね。

ウザイのわ重々承知してるすし、申し訳なく思ってもいるすが、
スレタイに忠実に行動している以上、改めることわないす。

>>176
> 　　------------------
> 　　CPUアーキテクチャの根幹についての重大な無理解す。
> 　　------------------
> 私にわ、あなたの脳内に勝手に構築されたイメージにしか見えないす。
> そもそもそんな重大な無理解なら、指摘するヒトがあなただけってコトが変だ思わないすか？

他にも指摘する人が出てきたら、MACオタに自分の間違いを認めさせることができるかも知れないす。
(できないかも知れないすが。。。)

MACオタが自分の間違いを認め訂正したら、わたしもコピペや連投も終わらすことができて、万事解決なんすが。

道端のウンコをワザワザいじりにいくのは
アラレちゃんくらいだ

というか、いいかげんよそでやれや

やっと話が繋がりだしたので、お付き合いするす。

私の立場わ『ROBもRSも含めた命令管理のためのキュー／ バッファをまとめて述べた』(>>96)なんす
けど、命令がパイプライン内をどのように進むかを考えた場合、
>>191
　　------------------
　　ディスパッチステージ以前のどこかで、リオーダバッファ(=ROB)のエントリの確保が行われます。
　　------------------
という必要があるす。
ここで重要な点わ、以下の全ての条件が満たされない限りROBへの登録の前で止まることす。
　・ROBの空き
　・リネームレジスタの空き
　・RSの空き
そして、この中で最も開放が遅いのわリタイアまで空かないROBということになるす。

RSさえ空いていれば何でもできると考えていないすか？

よそいけ

このスレでいい

>>203
最初に確保され、最後に解放されるのがROBエントリすが、
通常わRSエントリ数よりもROBエントリ数のほうが多いす。
パイプラインの流れからいっても、RSに空きがないのでROBエントリを確保しないということわ絶対にないす。

Issaiahでわ、ROBエントリを確保してからレジスタリネームが行なわれるす。
多くのRISCでわ、ROBエントリと物理レジスタわ同じ数だけあって、平行して同時に確保されるす。
ROBエントリを複数の命令・レジスタに対応させるプロセッサもあるすが、
そういうものでわ、物理レジスタに対して十分な数のROBエントリが確保されているすので、
物理レジスタに空きがなくても、ROBエントリわ確保することが可能す。

いずれにしろ、どんなプロセッサでも物理レジスタに対して十分なエントリ数をもつROBを備えているす。
なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。

だから、

> ここで重要な点わ、以下の全ての条件が満たされない限りROBへの登録の前で止まることす。
> 　・ROBの空き
> 　・リネームレジスタの空き
> 　・RSの空き

ROB自身に空きがなければ止まるのわ当然として、あとの二つわ端的に言って間違いす。
特に、RSに空きがなければ、ROBエントリを確保してからディスパッチステージで止まるだけす。

> そして、この中で最も開放が遅いのわリタイアまで空かないROBということになるす。

この三つのユニットの解放時期を比較してどういう意味があるすか。

> RSさえ空いていれば何でもできると考えていないすか？

どこからこういう難癖が出てくるのか。。。
MACオタの被害妄想は底が知れないす(笑)

> 私の立場わ『ROBもRSも含めた命令管理のためのキュー／ バッファをまとめて述べた』(>>96)なんす

そもそもこれわどういう立場なんすか。
ROBもRSも含めて一緒くたに述べて、>>203みたいな大嘘を書きちらす以外のどういう利益があるすか。

あなたわこんなことも書いていたすよね。

> ROBのことを書いたすけど。
>
> OoOEで消費電力や回路規模の問題が。。。という話の中でRSが出てくると思い込む妄想脳にわ
> あきれ果てるばかりす(笑)

これが、「私の立場わ『ROBもRSも含めた命令管理のためのキュー／ バッファをまとめて述べた』」と、どう整合するすか。

ttp://microboy.seesaa.net/article/82237086.html
VIA Isaiah Architecture 1

この続き早く書いてください

>>206
　　------------------
　　なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
　　こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。
　　------------------
でわ、実際の実装例を示すす。
http://www.research.ibm.com/journal/rd/494/sinharoy.html
　　===================
　　As an example, if one thread encounters multiple L2 cache misses, dependent instructions can back
　　up in the issue queues. This can inhibit the dispatching of additional groups, causing the second thread
　　to slow down. Resource-balancing logic detects the point at which a thread reaches a threshold of load
　　misses in the L2 cache and translation misses in the TLB. When this happens, thread performance is
　　throttled. Similarly, resource-balancing logic monitors the GCT to determine the number of entries each
　　thread is using. If the balancing logic detects that one thread is beginning to use too many GCT entries,
　　potentially blocking the other thread, it throttles back the thread that is using excessive GCT entries.
　　===================
実際に問題視されていて対策の実装例があるのに、『絶対ない』に『馬鹿げている』すか(笑)

>>207
『ディスパッチされてからリタイアするまでリタイアするまで空かないキューわRSとROBのどちらか？』という
質問に,ROBだと答えたまですけど？(>>85-87参照)

http://microboy.seesaa.net/article/88899705.html
VIA Isaiah Architecture 2

つづきサンクス

>>209
GCTがROBだということを、ようやく理解してくれたようでうれしいす(笑)

前スレ
877 名前： MACオタ＞875 さん [sage] 投稿日： 2008/02/01(金) 01:07:39 ID:JA4OoS/6
>>875
語るに落ちると言うか何と言うべきか。。。
　　-------------------
　　二番目のPOWER5は、Global completion tableというのがROBそのものだよ。
　　IBMの好きな独自用語だね。
　　-------------------
http://www.research.ibm.com/journal/rd/494/sinharoy.html
　　===================
　　An entry is de-allocated from the GCT when the group is committed.
　　===================
"commit"がどの段階か理解できないのが心配になってきたので、この図もつけておくす(笑)
http://www.research.ibm.com/journal/rd/494/sinha3.jpg

>>209
> If the balancing logic detects that one thread is beginning to use too many GCT entries,
> potentially blocking the other thread, it throttles back the thread that is using excessive GCT entries.

これのどこが、

>>206
> いずれにしろ、どんなプロセッサでも物理レジスタに対して十分なエントリ数をもつROBを備えているす。
> なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
> こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。

「物理レジスタに空きがないので」パイプラインを止めることの対策なのか、説明して欲しいす。

わたしにわ、SMTのロードバランシング機構にしか見えないすけどね。

>>207
『ディスパッチされてからリタイアするまでリタイアするまで空かないキューわRSとROBのどちらか？』という
質問に,ROBだと答えたまですけど？(>>85-87参照)

ということわ、

前スレ865
> ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
> テレポートしてくるすか(笑)
> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

これのキューわ、ROBでいいんすか？

>>209
> Similarly, resource-balancing logic monitors the GCT to determine the number of entries each
> thread is using. If the balancing logic detects that one thread is beginning to use too many GCT entries,
> potentially blocking the other thread, it throttles back the thread that is using excessive GCT entries.

一応、日本語で要約しておくと、
(2way SMTのPOWER5において)、一方のスレッドがGCTエントリを大量に占有するようなことがあると、
他方のスレッドをブロックしてしまうことがあるので、
負荷分散機構がGCTエントリを占有しているスレッドを止めてしまう、ということ。

SMTにおいて負荷分散のために「一方の」スレッドが止められてしまうだけの話で、
他方のスレッドわ動いたまます。
つまり、全体としてわパイプラインわ動いたままで、ROBエントリ不足でパイプラインが停止するようなことわないす。

素直に、シングルスレッドCPUでROBエントリ不足が原因でパイプラインが止まるような実装を探してくればいいと思うすが、
もちろんそんなものは見つかるはずもないので、
苦しまぎれにSMTの例を持ち出してきたに相違ないす。

もっともMACオタは結局のところ何も理解していないので、トンチンカンすぎて反論にもなっていないわけすが(笑)

>>192
補足です。過不足なく書くのは難しい。

物理レジスタはインオーダーに確保され、命令のリタイア時にインオーダーに解放されます。
ROBエントリも同様にインオーダーに確保され、インオーダーに解放されます。

実装を簡易化するため、物理レジスタとROBエントリを一対一で対応させることが多いのですが、
必ずしもそうだとは限りません。
Isaiahのように、ROBエントリが複数のuopを持つようなプロセッサでは、
ROBエントリが複数の物理レジスタに対応することになります。

ROBエントリの確保は、主パイプラインステージ上にはありません。
命令のデコード後であれば、とくに依存関係もなくROBエントリの確保をすることができます。

ROB自体は大きなユニットですが、クリティカルパス上にあるわけではないで、
ここが性能上のネックになることは(あまり)ありません。

>>203
> ここで重要な点わ、以下の全ての条件が満たされない限りROBへの登録の前で止まることす。
> 　・ROBの空き
> 　・リネームレジスタの空き
> 　・RSの空き

ROBわインフライトな命令をすべて抱える構造体す。
RSわインフライトな命令の一部のみを保持する構造体す。
したがって、RSに空きがあるのにROBに空きがないような状況わありえないす。
つまり
> 　・RSの空き
この条件わナンセンスす。
出来るものなら、反例、つまりRSサイズのほうがROBサイズより大きい実例を探してくればいいす。

同じく、ROBよりも物理レジスタのほうがクリティカルなリソースす。
物理レジスタわ、主パイプライン上にのっかっている性能的にクリティカルなリソースす。
物理レジスタに空きがあるのに、主パイプラインから外れたところにあって性能的に余裕のあるROBが満杯になったがために
主パイプラインが止まるようなアフォな設計をするやつわいないす。

ROBサイズと物理レジスタサイズが同じであるような実装わ存在するすが、
そういうCPUでわ、
ROBが満杯==物理レジスタが満杯
なので、結局
> 　・ROBの空き
この条件もナンセンスす。
出来るものなら、反例、つまり物理レジスタに空きがあるのにROBが満杯のためにパイプラインが止まるような実例を探してくればいいす。
>>209わ、ロードバランサーがスレッドを止めるSMT固有の実装で、全然関係ない話す。

そもそも>>209の引用部にわ、物理レジスタのブの字もでてこないす。

> 　　------------------
> 　　なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
> 　　こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。
> 　　------------------

MACオタわ、意図的に最初の行を削って引用したぽいすが、
もとの書き込みはこうす。

> いずれにしろ、どんなプロセッサでも物理レジスタに対して十分なエントリ数をもつROBを備えているす。
> なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
> こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。

MACオタわ、よくこういう話のそらし方をするすが、いいかげんにして欲しいものす。

ところで、ROBわx86用語というのわ、まだ訂正しないすか。

前スレ
869 名前： MACオタ＞868 さん [sage] 投稿日： 2008/01/31(木) 23:47:00 ID:0C6GGRXK
>>868
　　---------------
　　リオーダバッファは何のためにあると思ってるんだよ。
　　---------------
ROBわx86用語なんすけど。。。
OoOを実装したRISCのブロック図でも見て用語を確認することをお勧めするす。

>>212
> 「物理レジスタに空きがないので」パイプラインを止めることの対策なのか、説明して欲しいす。

「物理レジスタに空きがあるのに」の間違いす。

>>217
> ROBが満杯==物理レジスタが満杯
> なので、結局
> > 　・ROBの空き
> この条件もナンセンスす。

訂正す。
ナンセンスな条件わ
> 　・リネームレジスタの空き
こちらのほうす。

ﾜﾛｽ。こうやって見るとｵﾀ言葉も面白れーな。
とっても勉強になるす。＞ 偽MACｵﾀ ｗ

>>217
補足す。

>>203
> ここで重要な点わ、以下の全ての条件が満たされない限りROBへの登録の前で止まることす。
> 　・ROBの空き
> 　・リネームレジスタの空き
> 　・RSの空き

必要な物理レジスタが確保できない場合にわ、主パイプラインわそこで止まるす。
物理レジスタを必要としない命令の場合わ、物理レジスタに空きがなくても止める必要わないす。

ROBエントリの確保わ、主パイプラインと平行して行われるす。
レジスタリネームとROBエントリの確保にわ依存関係がないすから、
物理レジスタが確保できない場合でも、ROBエントリを確保した「後」で止まるような実装もありえるす。

うぜーよ
普通の日本語で要約して書け
なにふざけてんだガキが

どいう場合にそれが性能向上に寄与があるか
書いて見ろよ

ゴチャゴチャやっても単体性能は頭打ち

他人を罵ってもいいことわ一つもないす(笑)

2chに粘着しててもいいことは一つもない罠
あばよ

（　ﾟдﾟ）ﾎﾟｶｰﾝ… ＞ 1jT1hkTg

別コアのレジスタ参照出来るようになったら
アーキテクチャの系統樹は互換性の失われた新しい枝になるね。

>>230
TILE64というマルチコアプロセッサがそんな感じです。

ただし同期の問題があるので、送信側コアが受信側コアの特殊レジスタに直接書き込む形になりますが。

ちなみにTILE64は、1970年代のMITスタティックデータフローに始まる長い系譜の末裔です。

ID抽出してみる限り、 ID:lSXgkkSeよりはID:LDD2ACQC/ID:H29jm950のほうが
ただしげなことをいっているように見えるな。

しかしin-orderのSMTって相方のスレッドがメインメモリ待ちに入ったところで
その分のリソース使って並列実行できるわけでもないのに
何がおいしいのかさっぱりわかんない

>>234
一般的には演算器数>>シングルスレッドIPCなので、インオーダーでも他スレッドから命令を供給するのは意味があります。

ハイエンドPOWER6サーバーがSysem iのユーザーグループ会議COMMONに合わせて、来月頭にも発表とのことす。
http://www.itjungle.com/tfh/tfh031008-story01.html
　　---------------------
　　So here are the two news items. First, the high-end of the Power6 server line, presumably to still be
　　called the System p 590 and 595 and the System i 595, are being launched at the beginning of April.
　　---------------------
当然従来通りMCM版を搭載していると予想されるす。>>121にz6 MCMのせいで遅れたとか書いたすけど、
開発わ同時進行だった模様す。

丸一日たっても反論なしすか。

ついに、屁理屈をこねて言い逃れすることもできなくなったようすね(笑)

ググってるところだからもうちょい待て

前スレ869
> ROBわx86用語なんすけど。。。

ググるのにも疲れたか頃かと思うので、とりあえずこれわ正しいのか誤りなのか答えて欲しいす。

こんなものに即答できないようでわ、MACオタわCPUアーキテクチャについて何も理解していないと言わざるを得ないす。
もちろん誤答も言わずもがなす。

レジスタわ、x86用語ですか
RSわ、x86用語ですか
キャッシュわ、どうですか
教えてください(笑)

>>209
のような例を持ち出すところをみると、
もしかしてMACオタわ、POWER5のGlobal Completion TableわROB相当品だと認めたすか？

認めたのなら、↓を撤回して謝罪して欲しいすね(笑)
あるいわ、あくまでGCTわROBでわないと主張するすか？

前スレ
877 名前： MACオタ＞875 さん [sage] 投稿日： 2008/02/01(金) 01:07:39 ID:JA4OoS/6
>>875
語るに落ちると言うか何と言うべきか。。。
　　-------------------
　　二番目のPOWER5は、Global completion tableというのがROBそのものだよ。
　　IBMの好きな独自用語だね。
　　-------------------
http://www.research.ibm.com/journal/rd/494/sinharoy.html
　　===================
　　An entry is de-allocated from the GCT when the group is committed.
　　===================
"commit"がどの段階か理解できないのが心配になってきたので、この図もつけておくす(笑)
http://www.research.ibm.com/journal/rd/494/sinha3.jpg

>>241
これも即答できる筈すね。

自らの投稿の意図についてyes/noの質問をされて即答できないようでわ、
やはりMACオタわ何も理解せずに書きちらしていたことの証左になるす。

前スレ885
> 更に命令の流れの上で「ROB -> RS」となっているすから、ROBが長レイテンシの命令で詰まれば、
> RSに命令供給することすらできないす。
> この辺の事情と対策わ、先のPOWER5論文の"Dynamic Resource Balancing"の節でも述べられているす。

命令の流れが「ROB->RS」となっているのを、先のPOWER5論文に即して解説してください(笑)
http://www.research.ibm.com/journal/rd/494/sinharoy.html

この図もつけておくすので、参考にしてください(笑)
http://www.research.ibm.com/journal/rd/494/sinha3.jpg

わたしにわ、"Group formation, instruction decode, dispatch"からGlobal completion table(=ROB)に流れていて、
GCTとShared issue queues(=RS)の間にわ、何の流れも見えないすね。
GCTとShared register mappers間にも、何の流れも見えないす。

「ROB->RS」の命令の流れわ、どこから来たんすかね。
やはりMACオタの脳内フローすか。

それとももしかしてMACオタわ、

IBMが、あえて「Global completion table」と書いたのわ、ROBもRSも含めた命令管理のためのキュー／ バッファをまとめて述べたからす。

とでも主張するすかね(笑)

MACオタわ、少なくとも2000年からCPU関係のスレに常駐していたわけすが、
8年たってもこの程度というかまるっきり何も理解していないことにわ、恐怖すら覚えるす。

当時の小学生ももう大学生になる頃すが、間違った知識を植えつけられたまま育っていないことを心から祈るす。

>>21は朝
>>25は昼
>>11は夕方
>>121は夜
>>18は深夜
>>49は未明
と、ざっと見ただけでも、丸一日このスレに張り付いている様子が伺えるす。
夜の書き込みが少なめなのわ、ググるのに忙殺されているからすかね。

とりあえず、即答できる簡単な質問を二つ出しといたので、早く答えて欲しいす。
答えられなくてバックレているなんてことはないと思うすが。

昔とくらべるとMacヲタもくわしくなったよ

生まれて初めて買った月刊アスキーのPentium特集は
すごくわかりやすいOoOの説明をやってた

>>247
バックレないように念を押しとくす。
MACオタが即答できるはずの簡単な二つの質問わ以下の通りす。

・ROBはx86用語か否か？
・POWER5のGCTはROB相当か否か？

CPUアーキテクチャについてそれなりに理解している人間なら、正解を即答できるす。
わたしが上のほうで正解を書いたので、それを拾ってきてくれてもかまわないす。

>>250
現時点では、MACオタわ、「ROBわx86用語なんすけど」と主張しているす。

前スレ
869 名前： MACオタ＞868 さん [sage] 投稿日： 2008/01/31(木) 23:47:00 ID:0C6GGRXK
>>868
　　---------------
　　リオーダバッファは何のためにあると思ってるんだよ。
　　---------------
ROBわx86用語なんすけど。。。
OoOを実装したRISCのブロック図でも見て用語を確認することをお勧めするす。

>>250
現時点でわ、MACオタわ、「POWER5のGCTはROB相当である」という意見を否定してるす。

前スレ
877 名前： MACオタ＞875 さん [sage] 投稿日： 2008/02/01(金) 01:07:39 ID:JA4OoS/6
>>875
語るに落ちると言うか何と言うべきか。。。
　　-------------------
　　二番目のPOWER5は、Global completion tableというのがROBそのものだよ。
　　IBMの好きな独自用語だね。
　　-------------------
http://www.research.ibm.com/journal/rd/494/sinharoy.html
　　===================
　　An entry is de-allocated from the GCT when the group is committed.
　　===================
"commit"がどの段階か理解できないのが心配になってきたので、この図もつけておくす(笑)
http://www.research.ibm.com/journal/rd/494/sinha3.jpg

>>250
かようにMACオタわ、一度わ以下の二つの質問の答えを述べているのだから、(>>251と>>252)
今さらググったりしなくても、すぐに同じ答えをもう一度書けばすむす。

> ・ROBはx86用語か否か？
> ・POWER5のGCTはROB相当か否か？

MACオタわ自分の主張をもう一度繰替えせばすむだけのことす。
それすらできないのわ、自分を無知や無理解をつきつけられて身動きがとれなくなったからすかね？

答えられないのわ、イエスノーで質問されたので、必死でググって探しだしてきた記事で話をそらすことすらできないからすね？

「ROBわx86用語なんすけど」「GCTがROBとわ語るに落ると言うか何と言うべきか」
と言えないのわ、言ってしまえば恥の上塗りになることがわかっているからすか？

「ROBわx86用語でわないす」「GCTわROB相当す」
と言えないのわ、自分の誤りを認めることになるからすか？

ググった記事で質問をそらせないのわ、イエスノーで尋ねられたからすか？

イエスと答えても、ノーと答えても、質問をそらしても恥をかく、
それ以外に、MACオタさん、あなたが黙っている理由わあるんすか？

連レスせずに一つにまとめろ。長すぎるなら分けてもいいけど無意味に分けるな。

必死でググってるから
ちょっと待ってあげて下さい

わたしの質問わ、答えるまでもないくだらない質問でわないすよ。

「ROBはx86用語か？」というのわ、決してトリビアでわないす。
間違って覚えると、「レジスタはx86用語である」「キャッシュはx86用語である」と言ったときと同じような恥をかくす。

POWER5のGCTわ、ブロック図にも載っていてそれなりの量の解説もついている重要なユニットす。
POWER5のアーキテクチャを理解するためにわ、GCTが他のプロセッサのどの部分に相当するのか、
どうしても正しく答えられなければならないす。

>>258
IDがARM

>>259
MACオタが間違いを訂正するまでわ死なないす。

ID:SEi8tyfB
GJ!

このスレ終わった

バカが二人に増えやがった…
おっとダンゴも入れて三人か。
もう、うんざり

人を罵ってもいいことわ一つもないす。

AMD次世代スレには現れたみたいだがこっちには来ないようだ。

よそでやれよクズ共

人を罵ってもいいことわ一つもないす。

スレタイに忠実に行動しているので、よそでやるわけにわいかないす。

NGしやすいように行動してるようだし、ここでやっててくれ

ここでオナニーすんな
blogでも作ってそん中でやれや

目的が正しければ、正論であれば、悪人を懲らしめるためであれば、
どんな手段を採っても許される。というわけではないよ。

ID:SEi8tyfBがやっていることは、どんな正当性があって内容が正しかろうが、
結局のところ荒しだよ。荒しはスルーか削除依頼で。

俺は　ID:SEi8tyfB　は必ずしも荒らしとは思わない。
元々ＭＡＣオタが常に不必要に人を馬鹿にした口調で書いてるのが悪い。
ただ、何レスにも渡って同じことを繰り返さず、簡潔にはすべき。

確かに本MACオタも偽MACオタも荒らしなのは事実だがw
本MACオタの禅問答&ソースコピへ情報は文章が下手ですぐに枝葉末節に逃げ込み過ぎて
何が言いたいかわからないのばかりだったけど、偽MACオタの書き込みは読んでて解りやすいw

偽MACオタはもう本MACオタの方なんか放置して普通にCPUについて語ってくれないかな。

どちらも死んで、普通に話のできる人間だけ集まればよいのに。

そもそもの発端となったIssaiahだけど
http://www.extremetech.com/article2/0,1697,2252201,00.asp

ブロック図の解説をしてみる。
だいたい見ての通りだけど、補足が必要そうなのは

・Rename & allocate into Reservation Stations から ROB, MOB(=Memory Order Buffer), arch regs へのフロー

ROBエントリはレジスタリネームがらみの情報を保持しているので
(ROBエントリ解放時に、物理レジスタを何個解放すべきか)
そういうフローだと思う。

実装がどうなっているか知る由もないが、ROBエントリの確保自体はFIQと平行させることも可能ではある。


・ROBのブロックからOoOブロックへのフロー
arch regs(x86レジスタ)から読み出したデータのフロー。


・OoOブロックからROBブロックへのフロー
result forwarding network経由で、実行結果をROBエントリに書き込むフロー。

命令のリタイア時に、ROBエントリからarch regsに書き込みが行われる。1ページ前の↓これ。
> Retirement means that the x86 registers are updated, memory changes are committed,
> x86 exceptions are taken, and so forth.

Isaiahでは、micro-op(s)と呼ばれるものは

executable micro-op そのまま実行ユニットで実行できるもの
fused micro-ops 0から3命令のexecutable micro-opsをfuseしたもの

と二種類あるので、たんにmicro-opsと書いてある場合には、どちらを指すのかきちんと区別することが重要。
でないとMA(略)

X86 INSTRUCTION TRANSLATIONの

> The next stage translates the x86 instructions from the FIQ into micro-ops.
> Each x86 instruction can be directly translated into zero, one, two or three micro-ops (in the initial implementation)
> and an optional ROM address.

micro-opsは、二箇所ともexecutable micro-ops。
そもそもこの時点ではfused micro-opsはまだ出て来ていない。

> Also, each micro-op generated by the translator can represent functions to be performed by more than one execution unit.
> This combining of execution unit micro-ops into more powerful micro-ops is called micro-op fusion.

execution unit micro-ops == executable micro-opsはただの言い換え。
いつexecutable micro-opsをmore powerful micro-opsにcombiningするのか明示されていないが、
> each micro-op generated by the translator(以下略)
とあるので、変換器から出てきた時点ですでにfused micro-opsだと読める。

で、変換器によって(マイクロコードを使わない)x86命令は、

・常にただ1つのfused micro-opsに変換されるか、つまりx86命令とfused micro-opsは一対一に対応しているか

が問題だったわけだが、
マイクロコードを使わないx86命令は、高々3つのexecutable micro-opsに変換されるため、
わざわざ複数のfused micro-opsに変換する必要性が考えにくいこと、

MICRO-OP RENAMEの
> The translator and microcode subsystem can each produce three fused micro-ops
> (corresponding to up to three x86 instructions) each clock.
変換器のバンド幅が3 x86命令なので、1つのx86命令が1つのfused micro-opsに変換されるとちょうど釣り合うこと、

> The three incoming fused micro-ops are placed in the reorder buffer (ROB)
MICRO-OP RETIREMENTの
> Up to three fused micro-ops can be retired each clock corresponding to up to three x86 instructions.
ROBのバンド幅も3 x86命令であり、
ROBにはfused micro-opsのまま格納されリタイアすること、ROBがx86のインオーダー状態を管理することを思えば、

「マイクロコードを使わない1つのx86命令は、変換器によって1つのfused micro-opsに変換される」

というのが、ごく自然な考え方だと思います。

>>208
訳、大助かりです。

> 最終的なqueueのuop出力では3 uop/cycleに律速される?まあ平均の話だけど。

ここは、3 fused uop/cycleだと思うので、

> 3つのfused-uopは、reorder buffer(ROB)へと移され、そこで最大6つの実行可能uopへ展開される。

理論的には、ここの最大6つの実行可能uopへの展開が律速だと思います。
もっとも、fused micro-opsが平均2個未満の実行可能uopしか持たないのであれば律速しませんが。

訂正

>>276
> > Up to three fused micro-ops can be retired each clock corresponding to up to three x86 instructions.
> ROBのバンド幅も3 x86命令であり、

ROBのバンド幅は「3 fused micro-ops」であり、

さて、以上を踏まえた上で、もう一度この主張をお願いするす＞MACオタさん

前スレ
858 名前： MACオタ [sage] 投稿日： 2008/01/30(水) 08:12:50 ID:X/E3HbLz
>>854 団子 さん
micro-opsの正体に関する話題わ、全然聞いたことが無いす。
ただK8とK10で命令処理のフロントエンドを開発し直す実力がAMDにあったとわ、思えないす。

>>855 さん
　　------------------
　　実際にはトランスレータは一つのfused micro-opsに変換しているというのは以下の通り。
　　------------------
その文章にfused micro-opsがx86命令にそれぞれ対応するという記述わ「一切」無いすけど。。。
フュージョンして扱える条件わ、もっと限定されたモノなのでわ？
このように書く理由わ、下記の問いに対する説明にもなるかと思うす。
　　-------------------
　　早め、というのが何を言っているのかわからんが、ディスパッチステージより前ということか？
　　どういう意味があるんだ？
　　-------------------
端的にわ、そもそもRISCの設計がそのように最適化されているす。
OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
早めに命令を分類することわ、効率の向上に繋がるすよ。

更に現代のプロセッサでわ、細粒度の電力管理のために各命令が使用するリソースを早めに確定
して電力管理のスケジュールを立てることも重要す。

かわいらしい人がいるのかな。

MICRO-OP RENAME
> The three incoming fused micro-ops are placed in the reorder buffer (ROB)
> and are then expanded into up to six executable micro-ops, each of which is targeted for a single execution unit.

素直に読めば、fused micro-opsがROBにplaceされて
そしてその後(and then)、最大6つのexecutable micro-opsに展開される、と読めます。

> The registers used in the executable micro-ops are mapped (renamed) into the larger internal set of registers
> and then placed in the seven micro-op "reservation stations" (RS) associated with the seven issue ports.

素直に読めば、executable micro-opsで使われているレジスタがリネームされて、
そしてその後(and then)、7つのRSにplacceされる、と読めます。

MACオタは、前スレ843で
> ちなみにあなたわMacro-ops fusionとMicro-ops fusionの区別が理解できなくて私に噛み付いている
> ように見えるす。私の疑問わ、 各実行ユニットに対応した最小単位のmicro-opsへの分解がROBで
> 行われるのか、RSで行われるのか？。。。というモノなんすけど。
と書いていますが、これは意味の通らない疑問です。

本文には、fused micro-opsがexecutable micro-opsに展開されて、それぞれのexecutable micro-opsがRSに分配されると書いているので、
> RSで行われるのか？
はナンセンスだし、
もし「ROBがfused micro-opsを分解する」のなら、パイプラインステージの一部となるはずですが、そういう記述はない。

ところで、こんな記述もあるすね。
ttp://pc.watch.impress.co.jp/docs/2006/0626/kaigai285.htm
> 知られているように、Fusion(融合)と呼んでいるのは、複数のRISC風uOPsを1個のuOPsに融合させるという概念からだ。
> だから、Core MAでの、複合uOPsは「Fused uOPs」と呼ばれている。しかし、実態は、比較的単純なCISC型x86命令を、1対1でFused uOPsに変換しているに過ぎない。
> つまり、CISC命令を分解しないことがMicro-OPs Fusionの本質だ。

「比較的単純なCISC型x86命令を、1対1でFused uOPsに変換しているに過ぎない。」
Core MAでもそうなんすね(笑)

Isaiahの命令の流れは、結局のところ

FIQ→変換器またはマイクロコード→uopキュー→ROB→レジスタリネーム→RS

となっています。
このうち、fused uopsを保持するのは、uopキューとROBだけですが、
前スレ992のパクマン氏の言う通り

> そもそもROBにはx86命令もmicro-opもそのものは入らないだろ。この辺はMACオタも勘違いしているようだが。
> ROBはインデックス化された命令のアドレスとその実行結果etcを保持しているのが普通だが。
> つまり制御情報を保持しているのであって、命令そのものを保持しているRSと違うので混同しないでほしい。

ROBには命令そのものは入りません。
(パクマン氏の992の書き込み「自体」は、まったく正しいものです)

ところで
・fused uopsをexecutable uopsに変換するパイプラインステージは存在しない
ので
・fused opsは、ワイヤリングと簡単なロジックでexecutable uopsに分解できる簡単なフォーマットである
ことが推測されます。

そうすると、fused opsは比較的スカスカな命令フォーマットになりそうですが
・fused uopsを保持するのはuopキューのみ
なので、キューのエントリ数にもよりますが複雑で高密度なfused uopsフォーマットを採用する必要性は低いと思われます。

結局、前スレ845
> fused micro-opsというのは、実装上はおそらく単に3つのmicro-opsをパックしただけのものだと思う
は、妥当な推測だと思います。

パクマン先生、いかがすか？
前スレ
986 名前： パクマン [sage] 投稿日： 2008/02/13(水) 23:09:32 ID:6U5Xr+1Q
MACオタの
・ROBはIntel用語
は確かにイタイが、粘着くんの
・ ROBにはx86命令が入る
・ fused micro-opsというのは、実装上はおそらく単に3つのmicro-opsをパックしただけのものだと思う
・ fused micro-opsがROBに入れられて、その後ではじめて分解されて各実行ユニットのRSに送られる
この辺のまちがいもあるからな。どちらも間違いがあったが、総合ではMACオタの方がx86周辺の実装を
理解していたので勝ちと言うことにしよう。

>>282
おっと、マイクロコード命令は3つのfused uopsでしたね。
しかも24000命令もある。

もっともROMはクリティカルリソースではないと思います。
昔からマイクロ命令はスカスカででかかったし。

WinChipC6まんせー。
200MHz定格動作なのに昇圧、倍率変換下駄無しで240MHz駆動で安定しているんだぜ。
冷却ファンも元のSANYOでそのままだと熱暴走したっぽいけどグリス塗りなおしたら超安定！
こりゃ、Intelの非MMXODPいらんよ。第一150MHz(あれ？180MHzだったかな？)とまりなんて魅力ないし。
あ、元のマシンはPentium90MHzでベースクロックの変更も難しいPC-9821An。
メモリアクセスが激遅だけどCPUでごまかしている。
あれ？肝心のアーキテクチャはよく知らんや。すまん。

本物はすっかり逃げ出したのかな？
ほとぼり冷めるまでこないつもりか。

面白い事言うなぁ…
ぶっちゃけどっちも"本物"だろ。
一生懸命の方には悪いが、一度リアルに精神鑑定してもらった方が良いと思われ。

人格はともかく書いている内容はどうか
だけで見るしかないな、掲示板のﾚｽは。
ﾚｽを書くﾔｼの労力は消耗品だから。ﾎﾞｿ

無駄に元文引用を駆使する奴って大抵文書構成力が一般より劣っていて
Mailの返信等で顕著に被害を被るんだが読んでて見苦しいんだよ

内容に文句がつけられないからといって、人格攻撃に走るのわどうかと思うす。

おつむの弱い人が
前スレ904
> 例の脳内妄想のヒトだったすか(笑)
> ご自分の主張をソースをつけて判りやすく説明できるようになったら、お相手させていただくす。
とうるさいので、引用過剰になってしまったす。

>>288
同意。

一体あなたがたわ何のためにわたしを挑発して召喚するすかね。
「もう出てくるな」と呼び出してるんすか？
理解に苦しむす。

>>288
>>291
こんなことを書かれると、自己弁護せざるを得ないす。
前スレを見ればわかるように、もともとわたしわ引用わあまりしない文体だったすよ。

スレの趣旨から外れるような投稿わなるべく控えて欲しいす、と言っていいすか？(笑)

連投以外は概ね問題ない。技術的正当性があるのだから
些細なことに反応せず鷹揚に構えてればいい。
ハンドルをMACオタにしているのはNG指定の面で良いが
MACオタ口調は率直にキモい。

これはあれだ、二代目MACオタということだな。
初代は引退ということで。

襲名の瞬間を目撃してるわけかｗ

ﾜﾛｽｗ
いや初代より、もうチョい技術に明るいカモよ
がしかしもうちょい粘着質の人格障害かもよｗ
いずれにせよﾜﾛﾀ。完全にネタｽﾚ化したな

ゴキブリをアシダカグモが駆除したような感覚

なんという絶妙な表現。

>>294
概ね問題なしといいつつ最後にキモいなんて、きついこといいますねｗ

別にキツくないだろ
どうせキモいという自覚すら持てず「これは自分のキャラすから」とか強弁し続けるだけだろうし

荒らしの皆さん、スレの趣旨から外れる投稿わ「MACオタ」のコテでお願いするす。

昔のmac板みたいだな。
みんなMACオタで書き込もうキャンペーン実施中。

了解

「MACオタ」のコテでカキコする場合は MACオタ語 (〜わ、〜す) でお願いするす。

よそでやれ

MACオタは共有コテハンだということを知らなかったすか。
これだから低学歴な人たちわ理解に苦しむす。

>>305
まごにわやさしい
ttp://railf.jp/event/2008/03/10/121600.html

役に立つ情報が無いんですが・・・？

MACオタの知識はトリビアの泉ですw

OoO実行を最初に実装したマシン、360/91は、非常に高価だったことと、アーキテクチャ状態のサポートがなく互換性を欠いていたため、ちっとも売れなかった

ちょっと興味を惹く無駄知識ってか

Nehalemスレには出没した気配なのにこっちには来ず、か。

先日インテル入りしたTransmetaの旧ボスDavid R. Ditzelは、
かつてOS、言語からエディタまですべてハード化した究極のCISCマシン、SYMBOLプロジェクトに参加していた。
その後師匠のDavid A. Pattersonと共に深く反省し、SPARCプロジェクトを立ち上げた。

おお、ディツェルが入ってようやくPARROTが動き出すのか。

NECと東工大、面発光レーザーを用いた20Tbpsクラスの光接続技術
http://pc.watch.impress.co.jp/docs/2008/0318/nec.htm

昨日IBMの似たような記事あったけど華麗にスルー？

IBMはまだ要素技術。
NECのは京速計算機には使われるだろうな。

史上最も奇妙なアーキテクチャといわれるRekursivを開発したのは、有名な高級オーディオメーカーのLINNであった。

MicrosoftとIntel、コンシューマ向け並列コンピューティング研究所を設立
http://pc.watch.impress.co.jp/docs/2008/0319/msintel.htm

へぇとかフーンとかアッソとか言ってくれよ

へぇ

フーン

アッソ

複雑なアドレッシングモードやレジスタ-メモリ間演算命令などCISCらしい特徴を持つZ8000は、
マイクロコードを使わずハードワイヤードロジックで実装されていた

なんかリクエストある？

Nehalemはつまらん

>>326
Isaiahについて解説してくれ

トランスピューターはどうなったんだ？

>>328
ここはトリビアの泉なので解説は不可

>>329
T9000が出荷されたのが最後

トランスピュータは、CRCの計算を一命令で行うなど、非常に複雑な命令を持つCISCであった

トランスピュータの命令セットの詳細もあるよ
ttp://www.transputer.net/iset/transbook.pdf

疑問点があれば解説ちまつ

次は、世界最初のVLIWについての小話でいい？

Sun、チップ技術の研究で4400万ドルの資金を獲得
ttp://www.itmedia.co.jp/enterprise/articles/0803/25/news064.html

サン、高性能・低消費電力の光配線チップ開発を推進
近接チップ間をレーザーで結び「マクロチップ」を開発
ttp://www.computerworld.jp/news/plf/101910.html

【レポート】次世代スパコン開発の進捗状況
ttp://journal.mycom.co.jp/articles/2008/03/29/supercomputer/index.html

627 名前：MACオタ＞626 さん[sage] 投稿日：2008/03/31(月) 00:35:01 ID:qfrBvVBg
>>626
ご本尊を奉ることで懸命な信者さん達にわ気の毒すけど、当人わ過去の解説を
適当にごまかすということす(笑)
書いている内容わ>>175のリンク先の単なる後追い。。。
　　-------------------------------
　　●QPIは、実はシリアルではない
　　-------------------------------

いいかげん、ゲハに帰ってくれないかな

ここは自作板なんだけど

http://softwareprojects.intel.com/avx/
Intel? AVX (Intel? Advanced Vector Extensions) is a 256 bit instruction set extension
to SSE and is designed for applications that are floating point intensive.

MIPS社、4コア構成が可能な
プロセッサ・コア「1004K」を発表 (2008/04/02)
http://www.eetimes.jp/contents/200804/32925_1_20080402195900.cfm

Hynix社、Grandis社から
「STT-RAM」技術を導入へ (2008/04/02)
http://www.eetimes.jp/contents/200804/32906_1_20080402174929.cfm

「STT-RAM技術は、既存のMRAM技術の限界を超える次世代の不揮発性メモリー技術だ」

「STT-RAM技術は微細化に柔軟に対応できるスケーラビリティを備えている。このため
微細化を進めることで、ダイ当たりの素子密度を高めてコストを削減することが可能に
なる。さらに現在主流のメモリー・チップと比べて、消費電力が低く、耐久性が高く、
読み出し/書き込み速度が高い」

Silverthorneってさ実はPen4を省電力に改良しただけのCPUなんじゃねーの

てけとーな事ぬかすな

春休みも明日までだから、それまで我慢我慢。

じゅぴたんの事も忘れないでください。

じゅぴたん？

SPARC64 VI+のことか>じゅぴたん

>>346
VII だがね

東芝、CellのSPEを搭載したストリーミングプロセッサ「SpursEngine」
http://pc.watch.impress.co.jp/docs/2008/0408/toshiba.htm

>>348
これってPC向けには微妙な位置づけだよね。

HD対応なGPUが今後主流になりつつ有るから、デコーダ機能が重複するし。

まずVista 64に対応してくれ

「廃物利用」なんだからもちっと勉強してよｗ

アップコンバータには良いと思う
REGZAに搭載されるのもこれかね

SDソースのアップスケールには当分需要がありそうだな

>>349
GPUのH.264デコード支援はまだ制約が多いよ。
例えばUVDはLevel 4.1且つ40Mbpsまでらしい。
http://pc11.2ch.net/test/read.cgi/jisaku/1192203200/567-
SpursEngineのデコーダはどのLevelまで対応してるのか気になるところ。

40MbpsってBD程度なら十分じゃないか。

40Gbpsな根拠なんてPCIe1.1(x16)の上限帯域幅なだけじゃねーの

>>356
40Gbpsってハイビジョン程度じゃ非圧縮でも使いきれねーよｗ

うひょ単位がぜんぜん違う。

メモコンをcpuに組み込むって性能的にはどれくらいあがるの？
amdのみてると劇的に上昇するってことはなさそうなんだけど、
ネハの性能上昇も同じようなものなの？

>>359
> amdのみてると劇的に上昇するってことはなさそうなんだけど、

おまいさんはメモリコントローラが外付けになっているAthlonを
使ったことでもあるのか？

http://www23.tomshardware.com/cpu_2006.html?modelx=33&model1=609&model2=694&chart=166
K8はマルチCPU構成だとメモリレイテンシが増えるので、4CPUに最適化されていない
当時のゲーム系ベンチで比較すると1割近く差がつく場合があるようだね。
もちろん1CPUの方が速い。
メモリレイテンシが重要じゃないのだと差はつかないし、効果がある場合とない場合があるという
至極当然の結論になるかと。
それにintelだとメモリが遅いことは前提だから、余計に1CPUだと性能向上は小さいかもしれない。

>>349
つか本気でそのネタPCI カードがヒットするとは
当の東芝ですら思ってない。

そこら辺のＰＣでも開発環境が整えられる、というアピールの意味合い。
主戦場は家電組み込み。

電凸した人いる？
とりあえず1枚カード購入したいんだが

ゲームキューブの分解

http://japan.cnet.com/news/tech/story/0,2000056025,20370755,00.htm

スラドによると法人のみで個人不可、大学考え中だとか

んま上手くいくかどうかは置いといて
地味に少しずつ裾野を広げていきましょうというやり方は
嫌いじゃないな

IBMとCharteredら、32nmプロセスHigh-Kメタルゲートの評価キットを提供
http://pc.watch.impress.co.jp/docs/2008/0415/ibm.htm

なんだ結局ハフニウム利用か。

ハフニウムが良さそうだなんてのは5年前から分かってること。
他の元素でも候補はあるけど。
メタルゲートの方が重要。

要するに45nmで先行したIntelに対する、アドバンテージが有るのかどうか、だろ。

はふぅ

元素の擬人化ってどうだろう
はふにうむたん
らんたん
つんでれにうむたん

801板と提携したらどうだ？
確かあっちにはすでに元素で801みたいなスレがあったぞ。

>>372
上の方の元素は他者を巻き込みつつ自己崩壊していくヤバイ人ばかりでつか(ww

>>373
シモンちゃんみたいなかわいい男の子同士でくんずほぐれつですね、分かります

キモヲタで思い出しました。
ギャルゲーやエロゲーで、シーンが変わるときに画面が暗転すると
ニヤケたキモヲタが映って萎えるという話もチラホラありますよね。

その系統のゲームにおいてフェードアウトは黒じゃなくて白にするのが
ユーザーフレンドリーである、と言えましょう。（嘘

>>372
つんでれにうむたんはあれか、なかなか結合しにくいんだけど
一回結合しちゃうと分離するのにとんでもないエネルギーが必要
だったりするわけか

PC/104 Embedded Consortium、「PCI/104-Express」らを承認
http://pc.watch.impress.co.jp/docs/2008/0417/esc02.htm

ところでsimplescalarとは何者で、使う利点てなんですか

>>379
CPUのシミュレータで、研究者が改造して使います。

simplescalarはC言語でプロセッサが記述されていて、そのプロセッサの動作をいろいろシミュレーション
できて、スーパースケーラとか自分で決められるシミュレータで
もしスーパースケーラ化できるとして、命令間の依存関係による性能低下対策として、
アウトオブオーダーとか投機実行とかも勝手にsimplescalarはしてくれるものなんですかね
本家サイトのPDFみてもイマイチわからなくて…

>>381
simplescalerは分岐予測とOoO実行と2レベルキャッシュまで実装しているが
そのままで使うことはまずない
研究者が自分のアイデアを実装して評価するのに使う

というわけで、君らには縁のないもの

パセミて美味しいの?

米Appleが低消費電力プロセッサの米PA Semi買収へ - 米Forbes報道

米Appleがプロセッサメーカーの米PA Semiを買収したと、経済誌の米Forbes（オンライン版）が4月23日付けの記事で
報じている。同誌に対してApple側も買収の事実を認めたという。買収金額等の詳細についてはコメントしていないが、
同誌の報道によれば買収総額は2億7800万ドルで、全額キャッシュによる取引だという。PA SemiはAlphaやStrongARMの
設計などで知られるDan Dobberpuhl氏が率いるファブレスのプロセッサメーカー。主に低消費電力プロセッサの設計を
強みとしており、PWRficientなどの製品がある。Appleでは同社の技術をiPhoneやiPodなどの携帯機器に応用するものとみられる。

http://journal.mycom.co.jp/news/2008/04/24/001/index.html

サムスンとの関係が上手くいってないのかな？

>>385
この話にわ、流石に興奮を感じてしまうす。

>>386
以下の質問に答えてください

・ROBはx86用語か否か？
・POWER5のGCTはROB相当品か否か？

やはりPPC Mac復活か

iPhone用じゃねぇの
いまさらPowerPCのMACなんて出したって売れないだろ

Windows互換機としてしか使われてないんだから

Xserveの派製品に採用

むしろ任天堂が次世代機で採用するものかと思っていた。

Atom使わんて事か

なんでGPUのほうがCPUよりエンコードが比較にならないくらい速いのですか？

そうとも言い切れんよ

>>385
やっぱりPOWERじゃ商売厳しいのかね

しかし、よりによってPOWERを捨てたAppleに買われるとはなぁ
皮肉なもんやね

POWER系を全て一括りで考えてるような発言はアホとしか

うーん、確かにAppleとPowerPCの話は、この件とは関係なかったかな

とにかくPWRficientがなくなっちゃうのはとても悲しい

>>395
POWERだから商売が厳しいというわけではないらしい

Montalvo Systems is no more
http://www.cnet.com/8301-13512_1-9928711-23.html

ついでにこっちも貼っとくわ
GlaskowskyさんにもAppleが何をしたいのか読めないらしい

Apple's peculiar purchase-- the six Ps of PA Semi
http://www.cnet.com/8301-13512_1-9928659-23.html

連投すまそ

スレチかもだけど、
やっぱ予想の通り iPhone とかの方向じゃないの？
iPhone も OS X 系だったと思うけど、Darwin って x86 と PowerPC のみじゃないですか。
http://www.opensource.apple.com/darwinsource/
単純に「ARM 対応やめさせて下さい」ってことかと思ったけど。

あと、PowerPC なら性能的には AppleTV とか、NEC みたく XServe のストレージ周りとか
に使えるかも (あんまり良いアイデアには見えないんだけどね)

インテルでおkらしい。

Jobs Still Hearts Intel
http://blogs.wsj.com/biztech/2008/04/24/jobs-still-hearts-intel/?mod=WSJBlog

age

IntelだからXscale使ってたけどIntelじゃないなら使い慣れたPowerPCを。
･･･ってどんなブランド信仰だよｗ

IntelとCray、スーパーコンピュータ分野で協業
http://pc.watch.impress.co.jp/docs/2008/0430/intelcray.htm

TSMC、65nmプロセスの量産が順調に進む
〜2008年後半には45nmへ本格移行
http://pc.watch.impress.co.jp/docs/2008/0430/tsmc.htm

>>404
iPhone は Samsung 339S0030 ARM なんだけど？
ttp://ja.wikipedia.org/wiki/IPhone
ttp://journal.mycom.co.jp/articles/2007/07/19/InsideiPhone/003.html

※Xscale か？っていう噂はあったけどね…

http://pc.watch.impress.co.jp/docs/2008/0501/esc06.htm

>>407
そういやそうだったか。まあ冗談だが。
……しかしPowerPCを今さら何に？

>>408
｜このPICシリーズ、昨年11月に32bit拡張したPIC32を発表したが、
｜ここで驚いたのがMIPS32コアを搭載したこと。

へー、意外なところでMIPSが復活してるんだなあ。まあ安さで勝負だから、だろうけど。

intel MacにもPowerPCを名誉CPUとして搭載しよう

> ……しかしPowerPCを今さら何に？

つゲーム機


まぁ、冗談だが。

Pippinのことかっー！！！

たまにはPA-RISCのことも思い出して。

>>414
そもそも資料をなかなかくれんかったんでなあ

確かにEGIやEFIを採用した自動車を、クラシックカーとしてレストア＆維持
しようとしても、電子制御部分がどうにもならないから、その頃のファーム
を仮想でエミュレート可能なら助かるよなあ。

COOL Chips XI - 活路はハードなソフトとソフトなハードの同時並行設計
http://journal.mycom.co.jp/articles/2008/05/02/coolchips4/index.html

問題は、ソフトの規模が増大し、作り直すことが非常に難しくなってきている点で、当然、ソフトをソフトに
可変性を保つ努力は重要であるが、仮想化などの技術を使って、変えられないハードなソフトを新しいハード
で動かすことが重要と主張した。そして、マルチコア化により電力の増加を抑えて高い性能を実現して、古い
ソフトの仮想実行を可能にし、更にコア数を増やして性能を向上するという作戦である。

そういえばPrecision Architectureにもメモリセグメントがあったな
セグメントって美しいよね

8086のマニュアルにもある通り、メモリ保護やリロケーションの対象となる論理的なメモリの一かたまりがセグメントなのに、
無学なマイコン厨はアドレス空間を拡張するためのゲタとしか理解できなかったんだね

そりゃ80386ならそうだが8086じゃ１セグメントが小さすぎて実用にならん

使い方が間違っていませんか
6809をワークステーションに使ったやつはいないのに(Macは危うくそうなりかけましたが)、
8086を勝手に過大評価して叩いていませんか

ワークステーションどころか9801で640x400/16色のグラフィックを扱うことすら
超厳しいんだぜ
そのためにVRAMがパックドピクセルではなくセグメントごとのプレーン構造にしなくちゃならん

98の640*400 16色も出たばっかのときは
多色高解像度じゃね？
セグメントアーキテクチャの一部のミニコンとか
メインフレームも64〜256kBセグメントで
64kBって当時だとそんなに狭い空間じゃなかったのでは？と思う
せまけりゃ286でセグメントサイズの拡張しただろうし

8086の論理アドレス空間は16bitです
マニュアルにも書いてあります

>>422
当時って何年を想定してるか知らんが1982〜83年あたりでは
64KBはパソコンの世界でもテラ狭かったよ。
1984年に出た日立MB-S1知ってるか？

当時はというか、そういうアプリケーションを対象としただけ
今、PICのアドレス空間が32ビットないので狭いと叩く人はいない
それと同じです
恨みごとならIBMやNECに言うべきで、インテルの責任ではないでしょう

>>424
メモリマッパーならそれより前のFM11にもついていますが
リニアアドレス空間は16ビットのままです

>>426
で？　1982〜1983年当時でも64KBは日本のパソコン用途ではすでに
大きなネックになっていたということは賛同いただけたかな。

そんな高度な最先端のものはエライ皆さんに考えていただいて
練れてわかりやすくなったところでプログラマ風情に払い下げて
プログラム書きを楽にしていただければ最高の幸せです

>>427
もちろん賛同しますよ
その状況でパソコンに8086を採用したNECやIBMはアホ、
矛先をインテルに向けるマイコン厨はもっとアホというだけです

どうしてわかんないのかなー
8086なんてしょせん豪華な8080で、インテルもそのつもりで作っているのに、
あれが足りないこれが足りないって、マイコン坊やは見当違いの不満もいいとこ

>>429
初代IBM-PCやPC-9801の時点では他に選択肢はなかっただろ。
MC68000は高かったし。

問題は80386が出た後も8086互換としてその後１０年も使い続けたことだな。

自分らの使っているパソコンがコンピュータのすべてと思っているのかな
無学ってこわいね

68000が高いのはモトローラの責任です
実際ビジネスチャンスを逃したわけだし
インテルが頑張って8086を安く売って、なぜ叩かれなければならない
逆恨みもいいとこ

誠実な町の魚屋が、無責任なマスコミによってスーパー板前と持ち上げられたようなもん
板の料理がまずいからといって、魚屋を責めるのは筋違い
マスコミを責めるべき

8086の評価という点では、おれは君らよりだいぶ低く評価しているよ、たぶん

どうせラムバスの特許に引っかかって、停滞or頓挫する、に１００万ペリカ。

英ARM社ら、次世代メモリーインターフェースの
規格策定に向けワーキンググループを創設
http://www.ednjapan.com/content/l_news/2008/05/u0o6860000004sp8.html

SPMTは、主にDRAMチップをターゲットとした新しいメモリーアーキテクチャで、現在のメモリーで主流と
なっているパラレルインターフェースの代わりに、シリアルインターフェースを用いる。これにより、電池
寿命の延長、消費電力の削減、端子数の削減などが実現できるという。

原子数個レベルになりつつある微細化の限界に、ちょっと光明が見えてきたって事なのかな？

抵抗、コンデンサ、インダクタに次ぐ
「第4の受動素子」をHP社が実現 (2008/05/02)
http://www.eetimes.jp/contents/200805/34206_1_20080502150844.cfm

Chua氏は1971年に発表した論文の中で、抵抗とコンデンサ、インダクタに続く第4の回路要素が
存在することを数学的に推定した。この素子を同氏はメモリスタと呼んだ。抵抗値を変化させる
ことで、その素子を通過する電流の変化を「メモリー（記憶）」する特性を備えているからだ。
今回HP社が実現したメモリスタは、二酸化チタン（TiO2）の薄膜を利用して作成されており、
電流が通過すると抵抗値が変化する。

「この新たな回路素子は、電子回路が現在抱える数多くの課題を解決する手段になるだろう。
メモリスタは形状を小さくすればするほど、特性が向上するからだ」とChua氏は言う。
「メモリスタは、微細化によるリーク電流の増大が問題になっているトランジスタとは異なり、
微細化を進めても無駄な消費電力による発熱の問題は生じない。従ってメモリスタを使えば、
形状が極めて小さいナノスケールの回路を作成できるようになるだろう」（同氏）。

>>436
ほおおお、教科書をい書き換える程の理論が証明されたって事か〜。

長生きはするもんじゃのお〜、フォッフォッフォッフォッフォッ。

「これまでは、電圧と電荷という2つの物理量の関係性に基づいて電子回路理論を構築していたが、
これは誤りだった。電子回路理論が見落としていたのは、組み合わせるべき物理量が磁束と電荷で
あるということだ」とChua氏は主張する。「この状況は、『アリストテレスの運動論』に似ている。
古代ギリシャの哲学者であるアリストテレスは、力は速度に比例するとしたが、後世になってこれが
誤りであることが明らかになった。アイザック・ニュートンがアリストテレスの運動論は誤った
物理量に基づいていると指摘するまで、2000年もの間、人々はこれを正しいと思い込んでいたので
ある。ニュートンは、力は加速度に比例すると指摘した。加速度とは、すなわち速度の変化率である。
これはまさに現在の電子回路理論と同じ状況だ。電子回路理論の教科書はこれまで、つじつまの合わない
現象を例外だと弁明しながら、電圧と電荷という誤った組み合わせの物理量の関係性に基づいて論じてきた。
教科書が伝えるべきだったのは、磁束と電荷の関係に基づく回路理論である」（同氏）。

>>436
これでチタン相場がウプするのかな？

ＨＰが特許独占すると簡単にはいかない気もするが、道南ＪＡＲＯ。

メモリスタの動作原理は、ヒステリシス現象にある。「オン」から「オフ」、もしくは「オフ」から
「オン」といた具合に、ある状態からもう1つの状態に切り替わる際に、変化速度が増す。Chua氏と
Williams氏によれば、ヒステリシス現象は受動回路の基本的な特性であるにもかかわらず、電流回路
理論においては例外として扱われてきたという。「ヒステリシス現象は、第4の受動素子、すなわち
メモリスタの存在を証明するものである。Williams氏は、この現象を従来の理論で説明できないこと
に着目し、何か見落としがあるはずだと気付いたのだ」（Chua氏）。

　例えば、二酸化チタンに酸素を近づけると、抵抗値が変化するという現象そのものはこれまでも
知られていた。この現象を利用したのが二酸化チタン酸素センサーである。しかし、このような現象
がなぜ生じるのかは説明できなかった。「ヒステリシス現象が生じていることは、特性カーブを測定
することで確認されていた。しかし発生原理を説明することができなかったので、最も簡単な応用で
あるセンサーしか作成できなかった」とChua氏は言う。「しかしHP社の成果によって今、この原理が
明らかになった。従って、ヒステリシス現象を利用してさまざまなタイプの新しい回路を設計できる
ようになる」（同氏）。

　メモリスタは、メモリー特性を備えた非線形の抵抗器として振る舞う。Chua氏とWilliams氏によれば、

小型でエネルギ効率の高いメモリー・チップを実現する手段になるとする。
^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
さらにメモリー・チップにとどまらず、かつては想像すらされなかったような新しいチップを実現する
可能性も秘めると主張する。

>>436
今後のＨＰの発表に、思いっきりワクテカ出来そうです。


　Chua氏が予見していた通り、HP社はすでに、クロスバー・スイッチ・アーキテクチャに基づく新しいタイプの
チップを検討している。それは単なるメモリー・チップを超えるものだ。「作成したメモリスタは、大きな電流
を短時間で印加すれば、デジタル素子のように振る舞う。しかし、小さな電流を長時間かけて印加すれば、アナログ
素子のような挙動を示す」とWilliams氏は言う。「当社はすでに、クロスバー・スイッチ・アーキテクチャに基づく
デジタル処理向けとアナログ処理向けの両方について、新たなタイプの回路の設計を進めている。アナログ処理向け
では、人間の脳内にあるシナプスに近い仕組みで動作する回路を実現したい。すなわち、何かが別の何かより大きい
か小さいかの比較に基づく判断によってコントロール機能を実行する、ニューロンのようなアナログ計算機である」
（同氏）。

　HP社は、2008年の後半以降、メモリスタを適用したクロスバー・スイッチ・アーキテクチャに基づくさまざまな
タイプのチップについて、順次詳細を公表するという。

「メモリスタは、単に既存のメモリー・チップを置き換える技術ではない。これまでは誰も考えもしなかったような、
^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
あらゆるタイプの新しいチップを作り出すために使われるだろう」
^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
とWilliams氏は述べている。

とても興味深い話題なんだが、スレちじゃね？

むしろ板ちか

指摘するだけだとアレなんで適当なスレ探してきた

【ＩＴ】HP研、第4の回路素子『memristor』を初めて実際に作成
http://news24.2ch.net/test/read.cgi/scienceplus/1209701117/

先月のネタだけどこんなのもあるね。
まあ実用化にはほど遠いのだろうがな。
http://sankei.jp.msn.com/economy/it/080412/its0804121306001-n1.htm

>>436
おいっ、これマジで凄くないか?
wikiによれば、
dΦm = MdQ
だって。
電荷Qは電流iの時間積分だから単純な話、過去に流し続けた電流の量だけ、
磁束を変化させれらる。当然流すのをやめれば保存(記憶素子)にも使える。
小さいほど特性がよくなるらしいが、でかいメモリスタ素子もできないかなあ。
これでパワー系の素子とかあったら電気設計の常識がひっくりかえる…。
ニューロンライクな素子も簡単につかれるというのも納得。ほとんどそのままじゃん。

当然電流を逆に流せば磁束は基に戻っていく。書き換えも楽勝だ。
ただ、メモリスタンス分の大きい素子じゃないと電流量が多く必要に成っちゃうけど
具体的にどれくらのメモリスタンス分が理想的な特性で得られるのかは謎。

>電子回路理論の教科書はこれまで、つじつまの合わない
>現象を例外だと弁明しながら、電圧と電荷という誤った組み合わせの物理量の関係性に基づいて論じてきた。
>教科書が伝えるべきだったのは、磁束と電荷の関係に基づく回路理論である

そもそも回路理論って磁気の考えは排除したものなわけで、この説明は大げさ。
磁気をちゃんと考えるときは回路理論はそもそも使わない。
EETimesの記事は「電荷」を「電流」とよみかえたほうが一般(日本人?)には理解しやすい。

スピントロニクスでええがな

ちなみに超亀レスだが、>>191以降で解説されているOOOの解説は
かなり正確だろ。その辺のWeb記事よりかなり詳細で正確だが、
これがスルーされるあたりこのスレの限界を感じた。
粘着君おそるべし。

スレの限界というより匿名掲示板の限界だな。
証拠ソースなしで肩書きなしの匿名掲示板でまじめに解説をやっても
信用してイイかどうか判断できないから無意味なんだ。

CPUアーキテクチャについて語るスレであって理解するスレじゃないからｗ

つーかヲタの相手してるやつなんてスルーされるに決まってるだろ

ID:H29jm950のレスの内容に関しては正確だがMACオタのマネや
しつこく構うのはいかかがなものかという流れだったような気がする

>>445
もう少し他のソースも読んだ。電流ではなく電荷と書いてあるのは、
今回作成したメモリスタがものすごく小さいからなだけだった。
1971年に出した論文でメモリスタという数式上だけの机上理論の素子があって、
今回作成した素子がそれに該当するもの。
だだもの凄く小さいものしかつくれないので普及にのったとして当分はコンピュータ関係の応用がメイン?
回路理論を扱う一般の教科書でRLCと並んでメインで扱う範疇じゃない予感。
でも普及したら紹介くらいはされそう。
受動素子がそれ自体で記憶作用をもってるってのが面白い。

スレ違いなのでこれで最後。またまた認識を変更。
>「これまでは、電圧と電荷という2つの物理量の関係性に基づいて電子回路理論を構築していたが、
>これは誤りだった。電子回路理論が見落としていたのは、組み合わせるべき物理量が磁束と電荷で
>あるということだ」とChua氏は主張する。
Chua氏が言っているのは回路理論に磁束Φmを組み入れることか(?)
http://en.wikipedia.org/wiki/Circuit_element
ここのwikiの説明をみると磁束を組み入れても確かに一貫性があって新鮮だ。
回路理論でも電圧は磁束の時間変化で考えるんだと。

どうにもわからん

メモリスタは流れ込んできた電荷を溜めこんでぐるぐる回しとるつうことけ？

それならQFPとちょこっと似とるな

超電導でもなければでかいのは作れっこなさそうだ

磁束を共有するコイルが二つあって、片方は溜めた電荷をぐるぐる回す、もう片方の抵抗値が変わるってとこかな？

誘導

【ＩＴ】HP研、第4の回路素子『memristor』を初めて実際に作成
http://news24.2ch.net/test/read.cgi/scienceplus/1209701117/

>>440-441
確かに次世代CPUという訳にはいかんし、メモリスタがCPUアーキティクチャにまで
関わるには、もう少し先になるだろうね。

でも微細化による高性能化が、原子数個レベルになってきて22nm以降が見えない現状
では、今のデジタル制御のトランジスタによる論理回路ではないブレークスルーが
必要だし、メモリスタにそれが期待出来る。

なにしろ小手先の技術や材料、工程の話じゃなくて、電気回路理論の根本を見直さ
れる程の話だから、これからどれだけ影響が大きく広がるが分からない程だし。

完全な妄想だけど、例えば複数のフリップフロップ回路を１素子で実現、なんて
事や、浮動小数点演算なんかをアナログ回路で高速実行、なんて事も有るのかも？

>>452
まあ義務教育段階ではニュートン力学迄で、量子力学は教えない様なモンジャロ。

酸素空孔の移動度が電子の移動度を上回るとは思えないから
FFの置き換えってのはないだろうね

>>447-448
　　----------------
　　>>191以降で解説されているOOOの解説はかなり正確だろ。
　　----------------
困ったことに正しい知識を使って間違った主張をしてるのが困りモノす。IsaiahのROBにx86命令そのもの
が格納されるという類の妄言わ言うに及ばず、例えば>>206のトンデモ説にわ突っ込みが入るべきかと
思うす。
>>206
　　=================
　　いずれにしろ、どんなプロセッサでも物理レジスタに対して十分なエントリ数をもつROBを備えているす。
　　なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
　　こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。
　　=================

どうおかしいかわ、>>209でPowerPC ISA系でのの実装を示したすけど、ちょうどx86のOoOE最適化に
関する資料を見つけたので書いておくす。
http://jp.xlsoft.com/documents/intel/seminar/4_Core2_perf_counters_J.pdf
ここで"RESOURCE_STALLS.ROB_FULL"と分類されているのがROBの空き待ちによるストールす。
ちなみにこの文書でもROBがx86用語なのを意識して、汎用の用語を使ってこういう記述をしているす。
　　=================
　　.実行ストール
　　　- 入力やスコアボード待ち、L2ミス、BW、DTLB、その他
　　=================
『スコアボード』がROBのことを指すす。
　　
いずれにせよ厨房さんでも教科書的を引き写すことわ可能な訳で、匿名掲示板でカキコミの信頼度を
評価するのわ難しいということかと思うす。信頼度なんて長いこと記事を読み続けて、当人の知識を
駆使して行われた予想が、どの程度当を得ていたかを見守るしか無いんじゃないすかね？
私自身わ、その方法で腐れルーマーサイトの評価を行っているす。10年近く固定ハンドルを使っている
のも、それが理由す。

いいぞもっとやれ

http://www.cs.utexas.edu/users/dburger/teaching/cs395t-s08/papers/3_smith.pdf
ま、MACオタはこの論文でも読んで少しはもちつけよと。

>>464
登録商標であるHyperthreadingさえ、用語として使用している論文わ有るすけど？
http://www.google.com/search?q=Hyperthreading+filetype%3Apdf+site%3A.edu
歴史的経緯わ別にして、例えばTLBやL2キャッシュという用語を自社のマニュアルで使用しないプロ
セッサベンダわ皆無と言って良いすけど、寡聞にしてROBという呼称を使っているのわx86ベンダだけの
筈す。

この点に反論できる資料があれば紹介をお願いするす。

>>465
http://www.freescale.com/files/32bit/doc/app_note/AN2808.pdf?fpsp=1&WT_TYPE=Application%20Notes&WT_VENDOR=FREESCALE&WT_FILE_FORMAT=pdf&WT_ASSET=Documentation
PowerPC750 (page3) Reorder Buffer 6 entries

http://www.via.com.tw/en/downloads/whitepapers/processors/WP080124Isaiah-architecture-brief.pdf
VIA Isaiah

>>464
はReorder Bufferの最初の論文(のはず)で、
1985年モノなので、P6の10年も前で、x86のOOO事情は当然関係ない。

論文に書いてあるとおり、もともとReorder BufferはOut Of Order Completionのプロセッサで
"正確な割り込み/例外"を実現するためのもの(今は拡張されてRegister Renamingなどのために使われたりもする)。
ROB以外にも復帰したい状態を都度テーブルに記憶するCheck point方式がある。
http://www.arch.ce.hiroshima-cu.ac.jp/~kitamura/public/architecture_2006_07.pdf

関係ない思いつきだけど
今となっては割り込み処理専用コプロセッサ（といってもＩＳＡはメインと一緒だけど小さくて遅い）載せられるような希ガス

>>468
割り込みコプロセッサは昔からありました
問題なのはコンテキストスイッチのための本体のインオーダー状態です

>>462
すみません
>『スコアボード』がROBのことを指すす。
いくらMACオタでも、まさかこんなことを言い出すとは思ってもいませんでした
次スレのテンプレにしてもいいですか？

>>465
寡聞すぎるのはちょっと、ね
ネガティブな意見もちゃんと調べてほしいです＞＜

>>462
> 『スコアボード』がROBのことを指すす。

これわ多分、今までのMACオタの発言の中でも最も恥しいものす。
まさかとは思うんだけど、本当に「スコアボードがROBのことを指すす」と思ってるんですか？
しょうもないことでスレを消費したくもないので、早いうちに訂正してもらえればうれしいんだけど

>>461
http://ja.wikipedia.org/wiki/%E3%83%AC%E3%82%B8%E3%82%B9%E3%82%BF%E3%83%BB%E3%83%AA%E3%83%8D%E3%83%BC%E3%83%9F%E3%83%B3%E3%82%B0
これを読んでおいてください
理解できないところは質問してくれれば答えます

これ以上スレを荒らす前に、おねがいね

>>466
申し訳ないすけど、例の粘着のヒトが出てきたので手短に済ますす。

術語としての"reorder buffer"とx86用語としてのROBわちと違うかと思うす。
また、PowerPCに関して一時期(具体的にわIBM microelectronicsがアーキテクチャを主導していた
Somerset研時代)に割と無造作に"reorder buffer"という用語を使っているのわ、IBM microelectronics
自体がx86ベンダでもあったからだと思われるす。
POWERのグループわ昔から"completion buffer"の用語を使っているし、>>466のリンク先の7447A
のブロック図にもあるようにMotorola SPS(=Freescale)純正のPowerPCわ"completion buffer"す。

Isaiahを何故引用したかわ理解しかねるすけど、もちろんx86す。VIA同様にx86ベンダであるAMDも
技術資料でROBという名称を使っているす。

ところで皆さんネタ本わwikipediaなんすか？
>>472の日本語版wikipediaわ英語版の引き写しだし(何故か解説図が削除されている)、>>464の
論文も英語版wikipediaの参考文献すね。。。
http://en.wikipedia.org/wiki/Register_renaming

ちなみにこの英語版wikipedia、なぜx86用語がOoO関連で広く使われているかという説明もついているす。
　　-------------------
　　The P6 "microarchitecture" was the first Intel based processors that implemented both
　　out-of-order execution and register renaming.
　　-------------------
商用プロセッサ初のSMT実装だったHyperThreadingと良く似た事情かと。。。

MACオタもうだめだな。英語も読めないみたいだし。

むしろダメじゃ無かった時があったのかと

>>473
> 術語としての"reorder buffer"とx86用語としてのROBわちと違うかと思うす。

MACオタの脳内ではどう違うか説明して欲しいところ、と思ったけど、どっちでもいいや

ところで、Jim Smithの論文は無視ですかね…

>>475
え、それでなんで「x86用語がOoO関連で広く使われているかという説明」になるの？
「P6マイクロアーキテクチャはOoOとレジスタリネーミングを両方実装した最初のIntelのプロセッサである」
として読めないような

OoOのIntel用語：Dynamic Execution

>>473
おっと、いつの間にCompletion tableがROBだと認めるようになったすか？

"SPARC64" "reorder buffer"でググるとieee exploreの記事がひっかかるす
有料記事なので本文は読めない人もいるかと思うすが、読める人はどうぞ

"PA-8000" "reorder buffer"でググると、出るわ出るわ
とりあえずこれはPA-8000のデザイナーの記事な
ttp://csdl2.computer.org/persagen/DLAbsToc.jsp?resourcePath=/dl/mags/mi/&toc=comp/mags/mi/1997/02/m2toc.xml&DOI=10.1109/40.592310

>>473
いつの間にやら言ってることが正反対になるMACオタの脳味噌が心配になってきたので、前のレスもつけておくす(笑)

前スレ
877 名前： MACオタ＞875 さん [sage] 投稿日： 2008/02/01(金) 01:07:39 ID:JA4OoS/6
>>875
語るに落ちると言うか何と言うべきか。。。
　　-------------------
　　二番目のPOWER5は、Global completion tableというのがROBそのものだよ。
　　IBMの好きな独自用語だね。
　　-------------------
http://www.research.ibm.com/journal/rd/494/sinharoy.html
　　===================
　　An entry is de-allocated from the GCT when the group is committed.
　　===================
"commit"がどの段階か理解できないのが心配になってきたので、この図もつけておくす(笑)
http://www.research.ibm.com/journal/rd/494/sinha3.jpg

いいぞもっとやれ

MACオタについて語るスレはここですか

まこたんはMMX Pentiumの時点ですら積和算（PMADDWD）が実装済みなことすら知らない子なんで

実は関係なくもなかったような…

Did Apple invest in P.A. Semi prior to acquisition?
http://www.eetimes.com/news/latest/showArticle.jhtml?articleID=207501926

まこたん、二ヶ月近くかけて調べてこのザマか…

ここで団子さんのレスでスレが引き締まる云々書いとけばひとまず幕引きかな

>>488があぼーんでよめない

そういやMACオタはインオーダーではSMTを実装できないなんて言ってたこともあったな
訂正してやったら珍しく撤回していたが、嘲笑しとけばどうなってたかね

ローム、不揮発ロジック技術を開発 - 待機時の消費電力をゼロ化
http://journal.mycom.co.jp/news/2008/05/08/017/index.html

上記は下記の昨年実演してたのを、量産化に目処がついたから、
正式発表したってだけかな？

【CEATEC】ロームが不揮発性CPUを実演，消費電力を1ケタ削減
http://techon.nikkeibp.co.jp/article/NEWS/20071002/140085/

>>490
　　------------------
　　訂正してやったら珍しく撤回していたが、
　　------------------
これのことだと思うすけど、他人に訂正されて撤回してるようなことわ書いてないす。
http://pc9.2ch.net/test/read.cgi/jisaku/1169393906/818-
　　------------------
　　818 名前：MACオタ 投稿日：2007/02/24(土) 23:01:08 ID:GU07UDeW
　　　　[中略]
　　　　issue queue内部でOoOE機構を持たないプロセッサにSMTって実装する意味があるすか(笑)
　　------------------
ちなみにPOWER6のSMTに関してわ、その後の情報でグループ生成の段階で異なるスレッドの
命令を同一グループに混ぜて入れるというissue queue (=reservation station)を使用しない独特な
SMTと知ってはじめて納得したす。

積和算の勘違いの訂正まだー？

>>485
浮動小数点積和の話なんすけど。。。
もしかして私が間違えて整数積和の資料を引用してたすか？

>>493
　　-------------
　　積和算の勘違いの訂正まだー？
　　-------------
勘違いってのわ無かった筈すけど？
ところで、ここで話題になった"fused multiply-add"ってのわ命令の話じゃなくて演算ユニットの
実装の話す。団子さんモノスゴい勘違いをして威張ってるような気が。。。
http://pc11.2ch.net/test/read.cgi/jisaku/1209908499/23-24

あちらでも書いたすけど"fused"の意味を調べることをお勧めするす。

pmaddwdがfusedじゃないらしいぞｗｗｗｗｗ

まこたんはpmulhw/pmullwと同じレイテンシ・スループットで実行できるのにマクロ命令か何かだと勘違いしてるのだろうか？

>>492
> ちなみにPOWER6のSMTに関してわ、その後の情報でグループ生成の段階で異なるスレッドの
> 命令を同一グループに混ぜて入れるというissue queue (=reservation station)を使用しない独特な
> SMTと知ってはじめて納得したす。

独特(嘲笑)

ああ、やっぱりまだSMTを理解してねえよこいつ
ちょっと安心したぜ

>>496
整数演算に『丸め』わ無いすよ。

は？ARMのFMAも整数演算だが

>>497
33 名前：MACオタ＞30 さん[sage] 投稿日：2008/05/06(火) 23:53:21 ID:VeL5EoZJ
>>30
　　------------------
　　PPCは積和命令があったけどパイプラインを分けてなかったから
　　普通の加減算までレイテンシが引っ張られてて本末転倒だったな...
　　------------------
パイプラインを分けたら"fused" multiply-addじゃ無くなるすけど。。。
またPPCわ命令セットであって内部アーキテクチャわ規定しないすから、どのPowerPCのことを
言っているのか知らないすけど、G3なんかわfaddのレイテンシ1、fmaddのレイテンシ2す。
http://www.freescale.com/files/32bit/doc/ref_manual/MPC750UM.pdf (p.270参照)

>>23
積和演算ユニットわx86以外ならARMや組込向けPowerPCでも搭載しているので、全然『先進的』
じゃ無いす。
・ARM http://www.arm.com/products/CPUs/arch-simd.html
　　---------------------
　　ARMv6 SIMD Features:
　　　[中略]
　　　- Dual 16x16 multiply-add/subtract
　　---------------------
・組込向けPowerPC http://www-306.ibm.com/chips/micronews/vol7_no4/mn_vol7_no4_fnl.pdf (p.27-29)
　　---------------------
　　Operation　　　　　　　　　　　　　　　　　　　　　　Cycle count latency/throughput
　　Floating (negative) multiply-add/subtract　　　　　　5/1
　　---------------------






ARMv6の整数演算には丸めがあるらしいな。

>>500
　　----------------
　　ARMのFMAも整数演算だが
　　----------------
NEONわ単精度浮動小数点もサポートしてるんで勘違いしたす。
その辺の話AMD次世代スレで書いた時に見つけられなかったので、ついでにソースをお願いするす。

整数演算というか、固定小数点演算なら丸めがあるだろ常考

まあ、RSを使わないマシンのSMTを独特とおっしゃるまこたんワールドでは丸めも不要なのかな

まこたん以外は分っていると思うけど、
SMTというのはディスパッチステージの手前までをスレッド毎に用意して、それ以降の実行系をスレッド間で共有するものです

インオーダーマシンのSMTは、例えば二つのスレッドの先頭命令から、それぞれ実行可能な命令を(可能なら)同時にディスパッチして実行します
アウトオブオーダーマシンのSMTは、二つのスレッドの先頭命令から順次RSにディスパッチして、イシューステージで実行可能な命令をイシューします

どちらもスレッドの優先度を管理するロジックは必要です

CellのPPEはただのSymmetric-FGMTだけどな

Atomの例な
ttp://pc.watch.impress.co.jp/docs/2008/0207/kaigai417.htm

RSなんてないよね！

>>507
やっぱり美しいなAtomは。
ダイサイズはわずか25mm^2なんだとさ

Intelさん、Core 2と混載してCellもどき作りませんか

SMTは、複数のスレッドから供給された命令を(可能なら)同時に実行するものを言います

古のDenelcor HEPやCDC6600のPPはSMTではありません
今だとFGMTに分類されるでしょう

小さい？
90nmのC7が30mm2だから
大して小さい訳でもない

>>505
新しい目の技術すから、これをトンデモ説とまで言い切る勇気わ無いすけど、CELL PPEやAtomわ
FGMTに分類するのが普通かと思うす。
CELL PPE: http://www.research.ibm.com/journal/rd/515/chen2.gif
Atom: http://images.anandtech.com/reviews/cpu/intel/silverthorne/blockdiag.jpg
どちらもディスパッチの手前までスレッドごとに分離しているす。

>>511
> CELL PPEやAtomわFGMTに分類するのが普通かと思うす。 (図略)
> どちらもディスパッチの手前までスレッドごとに分離しているす。

これはSMTだと言ってるだろ

>>505
> SMTというのはディスパッチステージの手前までをスレッド毎に用意して、それ以降の実行系をスレッド間で共有するものです

自分の脳内説を唱えるのは勘弁してやるけど、他人の発言を捏造しないでくれよ
頼むよ、な？

これがFGMTすか

http://pc.watch.impress.co.jp/docs/2008/0402/kaigai_17.jpg
http://pc.watch.impress.co.jp/docs/2008/0402/kaigai01_06l.gif

FGMTってすごいなー

>>512
　　-----------------
　　これはSMTだと言ってるだろ
　　-----------------
後藤氏にでもメールを送ってみると良いかと思うす。私より被害者わ多いすよ(笑)
http://pc.watch.impress.co.jp/docs/2005/0713/kaigai198.htm
　　=================
　　それに対して、Fine-Grained Multithreadingは、同じサイクルに複数スレッドの命令は同時実行
　　できない。1サイクル単位でスレッドを切り替えて実行できる。CellプロセッサのPPE(Power
　　Processor Element)などのマルチスレッディングがこの方式だ。
　　=================

>>514
PPEがどうなってるのかおれも知らんし、後藤なんて信用してないが、自分の見解を表明してくれよ
頼むよ、ほんと

>>515
　　-----------------
　　自分の見解を表明してくれよ頼むよ、ほんと
　　-----------------
用語に異常にこだわると、キチガイ粘着さんみたいになる。。。というのが見解す(笑)
『用語のいい加減さ』わ腐れルーマーを判断する指標として役に立つすけど。。。

MACオタは腐れルーマーの筆頭、と。

>>512
ちょっとまてこのクソボケ

PPEのほうはCycle-alternating dual-instruction dispatchって書いてるじゃねーか
その下にDual-instruction dependency checkingがあるし、
一般的なインオーダープロセッサではDual-instruction stall and issueまでがディスパッチステージ相当だろ
それが証拠にそこでストールするじゃねーか

PPEはFGMTだが、SMTのAtomとは全然違うじゃねえか
何にも理解してないからPPEとAtomを同列に見えるんだよ

Jim Smithの論文にReorder Bufferという用語が出てくるのをどう説明するんだ
ROBはx86用語じゃないのかね？

お前の宿題はいっぱいあるんだよ、さっさと片付けろ

理解以前にATOMをFGMTだと勘違いしてんだろ
FGMTがなんなのかそもそもわかってない可能性もあるが

>>516
用語にこだわらなさすぎるのもどうかと思うので
POWER5のGlobal completion bufferが他プロセッサのROB相当品だということを、認めてくれたのかどうか、返事が欲しいです＞＜

誹謗さんたちのネタとしてのSMT分類議論わ別にして、IBMの論文にもPPEをSMTと主張している
モノわ存在するす。確か以前にも引用したかと。。。
http://www.research.ibm.com/journal/rd/494/kahle.html
　　----------------------
　　The processor provides two simultaneous threads of execution within the processor and can be
　　viewed as a two-way multiprocessor with shared dataflow.
　　----------------------
IntelわAtomをSMTと公称しているし、用語として今後こちらが主流になる可能性も大きいす。

FGMTを広義のSMTと呼称するのはまあありだが
AtomをFGMTと呼ぶのはありえんから

結局、理解せずに引用するだけで自分の頭で考えることは出来ないということか。

>>522
この論文(とくにこの引用部分)を読んで、IBMがPPEをSMTと主張していると本気で思っているのなら、やっぱり脳味噌腐っているとしか…

別に理解する必要すらないと思うのだが
AtomはFGMTではないしFGMTとは誰も呼んでいないのだから

まこたん伝説にまた一ページ
・ROBはx86用語
・POWER5のGlobal completion tableは他プロセッサのROB相当ではない
・インオーダープロセッサのSMTは意味がない
・AtomはFGMT

>>525
MACオタが言っているのはIBMがPPEを「SMTと呼称している」だよ

一般的には、FGMTは、1サイクルないし数サイクル毎に命令を供給するスレッドを切り替えるタイプのものを言います
複数スレッドから「同時に」命令の供給ができないのがSMTとの違いです

なので、>>511のPPEのブロック図から見るかぎり、PPEはFGMTであって、SMTではありません

前回は不評だったので、まこたんがまた面白いことを言うまで引っ込みます

>>528
どっちにしろ、IBMはPPEをSMTと考えてないでしょう

SMTならこうなるはず
The processor provides two threads of *simultaneous execution* within the processor and...

>>529
>一般的には、FGMTは、1サイクルないし数サイクル毎に命令を供給するスレッドを切り替えるタイプのものを言います

MACオタの定義するFGMTはこうではないようなのでそもそも会話が成立しません

>>531
そうね
まこがここまでバカだとは思いませんでした

>>530の補足
まこの引用部は、プロセッサは二つのスレッドをいっぺんに抱えている、くらいの意味です
同時に実行するとは書いていない

おまけ
Coarse Grain MTは、キャッシュミスなどのイベントが起きた場合にスレッドスイッチをします
イベントが起きてから他スレッドのフェッチを始めるのでバブルが発生します

余談

バックエンドがOoOだと、フロントエンドの構成にかかわらず、複数スレッドの命令を同時に実行してしまう
これでは分類としては都合が悪い
それでモダンな分類では、フロントエンドの構成によって分類するようになりました

>>508
Atomコアの嫁ぎ先はララビーに決まってますのでご心配なく。

待機時の消費電力をゼロ化！
ロームが世界で初めて不揮発ロジック技術を開発
http://www.rohm.co.jp/news/080508a.html
> ロームは、今回の強誘電体による不揮発ロジック技術を応用したカスタムLSIについて
> お客様への提案活動を進め、1年後を目標に量産化をめざしたいと考えています。

おはようございます
まこたん語録にもう一つ追加
New! ・整数演算に『丸め』わ無いすよ。 (固定小数点をを知らない！)

.>>499
>
>>504
> 整数演算というか、固定小数点演算なら丸めがあるだろ常考

これにも答えてほしいすね


>>465
> 歴史的経緯わ別にして、例えばTLBやL2キャッシュという用語を自社のマニュアルで使用しないプロ
> セッサベンダわ皆無と言って良いすけど、寡聞にしてROBという呼称を使っているのわx86ベンダだけの
> 筈す。

ROBはTLBや二次キャッシュと同じくらいに一般的な用語で、HPも富士通も自社のプロセッサで使用しているし、
アカデミックな論文でも、P6登場はるか以前からごく自然に使われている
というのが常識人の主張ですが、
(IBMはメモリをストレージと呼びたがるような会社なので、例外中の例外と言ってよいかと)

>>516
> 用語に異常にこだわると、キチガイ粘着さんみたいになる。。。というのが見解す(笑)

そもそもROBがx86用語だと難癖をつけたまこたんが、用語に異常にこだわりを見せる第一人者だというのがこのスレ全員の共通見解ですが
それはともかく、ROBがx86用語だとしたら一般用語は何になるのかな？
IBM用語では何になるのかな？
答えられるよね？

> 用語に異常にこだわると、キチガイ粘着さんみたいになる。。。というのが見解す(笑)

確かにまこたんと言えば、ちょっとした用語の使い方で
執拗に揚げ足取りしまくる第一人者だと俺も認識してたw

固定小数って言うか整数にも上位桁を求めるものには丸めは存在する
例：pmulhsw/pmulhrsw

あー、これでまた数ヶ月はMACオタの勇姿を見ることは出来んな。
せっかく最近になって復活してきたのに。

まこたんは滅びんよ、何度だって蘇るさ

夏休暇まで必死でwikipediaを調べてますので、乞うご期待

>>540
それなんだっけ?　元ねた

バルス！

非学者論に負けず

>>348のSpursEngine搭載PC出るってよ
ttp://gigazine.net/index.php?/news/comments/20080512_cell_qosmio_g40/

NEC、「地球シミュレータ次期システム」を開発
http://pc.watch.impress.co.jp/docs/2008/0512/nec.htm

>>545
まあCellプログラミングやりたいならPS3 40GB買った方が安いんだけどな

CellプログラミングよりもH.264エンコーダ/デコーダ弄りの方が面白そうじゃね？
ユーザープログラムから触れるようになってるのかわからんけど、
触れたらCellと合わせてフルHD動画をリアルタイムで解析したり認識したり
3Dモデルを再構成したりARしたりetc.出来そう

　 ,j;;;;;j,. ---一､ ｀ 　―--‐､_ l;;;;;; 　　 強力なPCさえあれば
　｛;;;;;;ゝ T辷iﾌ i 　 　f'辷jァ　 !i;;;;;　　 あれもこれも何でもできる
　 ヾ;;;ﾊ　　　　ﾉ　　　　　　　.::!lﾘ;;rﾞ
　　 `Z;i　　　〈.,_..,.　　　　　　ﾉ;;;;;;;;>
　 　,;ぇﾊ、　､_,.ｰ-､_',. 　 　,ｆﾞ: Y;;f 　　 そんなふうに考えていた時期が
　　 ~''戈ヽ 　 ｀二´ 　　 r'´:::.　`!　　　俺にもありました

流行なのかな？今度は拡張倍精度対応版Cellだそうな。
ttp://pc.watch.impress.co.jp/docs/2008/0514/ibm.htm

>>550
Road Runnerに使うCELLブレードサーバーなんで、製品名まで含めて以前から知られていたモノす。
http://www.lanl.gov/orgs/hpc/roadrunner/rrinfo/RR%20webPDFs/Roadrunner%20System%20Overview%20Oct%2017,%202007%20(LAUR).pdf

それEnhanced Broadband Engineって言われてたやつだろ。
FPUは単精度積和×4専用で、倍精度をマクロ命令みたいな形で実装してたのを倍精度積和×2を等速で処理できるようにしたもの

＞最小構成価格は138万6,000円。
　　( ﾟдﾟ )

まあ、MacIIfxくらいの値段ってことか

RoadRunnerは順調に進んでいるみたいだね。
世界最初の1PFLOSスパコンCPUはCELLが頂きなのかな。

デュアルプロセッサでまさに最速！ Skulltrailプラットフォーム搭載モデル】
パーソナルコンピュータとしては文字通り最高、最速構成と呼べる至高の逸品。
極限まで性能を追及したい方におすすめのエクストリーム・ハイエンドPCです。

☆Prime Galleria XS -Skulltrail- αタイプ 【税込】 \399,800
☆Prime Galleria XS -Skulltrail- Ωタイプ 【税込】\1,339,800
http://djmail.dospara.co.jp/tr/56cz4x6915907119

>>552
この改良でもローカルメモリは512KBで一緒みたいだし、PS4用じゃなくてPS3�U用あたりで
実装されるって事かな？

倍精度なんて普通のゲームでは殆ど使われてないだろうから、速度アップによる互換性の
問題も、殆ど無いだろうし。

CELLは256kのキャッシュに共有の8MLSが正解だったよな
トランジスタは8億超えるけど65ナノ前提なら可能だった

> PowerXCell

どう見ても電池の名前にしか見えません！！
http://www.google.co.jp/search?q=power+cell

Power × Cell とかけてるんだろうな

PPEもOoOなPowerコアに置き換わってたりするのか？

>>560
CELL BEに関してわ、次世代チップの名前も公開されているす。
次わSPE x 32 + PPE x 2の"PowerXCell 32ii"すね。
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/ibm.pdf
当分わソフト的な互換性維持のためにコアを増やし続けるだけかと。。。
それがCELLのコンセプトでもあるす。

527 名前：Socket774[sage] 投稿日：2008/05/08(木) 23:18:13 ID:+V0bLI1h
まこたん伝説にまた一ページ
・ROBはx86用語
・POWER5のGlobal completion tableは他プロセッサのROB相当ではない
・インオーダープロセッサのSMTは意味がない
・AtomはFGMT


訂正or反論まだー？

VIAの次世代情報を台湾Digitimesが伝えているす。
すぐ記事が有料サイトに移されるところなので、前文転載しておくす。
http://www.digitimes.com/mobos/a20080515PD214.html
　　----------------------
　　『VIA to adopt 45nm process and launch dual-core CPU by the end of 2009』
　　 Monica Chen, Taipei; Joseph Tsai, DIGITIMES [Thursday 15 May 2008]

　　Taiwan-based VIA Technologies is planning to adopt a 45nm process for the manufacture of
　　its processors, and expects to launch dual-core CPUs by the end of 2009, according to sources
　　at the company.
　　VIA has also revealed more details of its initial-launch Isaiah-based processor, which will
　　feature a core frequency of 2GHz, a V4 Bus speed from 800-1333MHz, and two 64KB L1
　　cache and 1MB L2 cache pairs with 16-way associatively. The CPU will be manufactured
　　by Fujitsu adopting a 65nm process. The CPU is pin compatible with the company's C7
　　processors.
　　VIA has forecast CPU shipments in 2008 to double or even triple on year, with shipments in
　　the first half of 2008 to equal total shipments in 2007.
　　----------------------
以前のリリースでわ"Twin-core"と呼ぶMCMを開発していたVIAすけど、積極的に45nmプロセスに
前進するんだとすると、ネイティブマルチコアも開発中なのかもしれないす。

>>562
そのリスト、元の投稿をしたヒトの知識と一緒で事実と嘘が混ざっているすけど。。。
典型的な誹謗中傷の手法すね(笑)

たまたまヒマなのか、TheINQのCharlie "Groo" DemerjianがRealWorldTech掲示板に色々
面白い話を書いているす。
このスレッド関係でわ、このテーマが面白かと思うのでGrooの書き込みだけでも抽出して読んで
みると良いかと思うす。
http://www.realworldtech.com/forums/index.cfm?action=detail&id=90000&threadid=90000&roomid=2
　・GPGPUわ死んでいる
　・主要ゲームコンソールベンダは次世代のコンセプトを既に決定している。
　　- SonyわPS4の仕様を昨年末に決定済
　　- CPU, GPU等の主要部品にわそれぞれ5つの選択肢があるらしい。
　　　CPU: AMD, Intel, IBM, Sony, Freescale, TI, Sun, (+ 謎のベンチャー企業)
　　　GPU: AMD, Nvidia, IBM, S3, PowerVR, XGI, Matrox, Intel, (+ 謎のベンチャー企業)

>>564
へー、4つのうちどれが事実でどれが嘘なのか教えてもらいたいね。

>>566
少なくとも1番目と2番目わ論理的にも矛盾しているかと思うす。
ROBがx86用語だから『相当』の機能に別のネーミングを使用する訳すから。。。

MACオタってまだROBがx86用語だって言い張るんだ…。
このスレを観ている専門家・研究者がいたとしたら
あきれていると思うからほどほどにして訂正したほうがいいぞ。

>AtomはFGMT

これはあきらかに間違いなんだからさっさと訂正しろよ

>>567
いや、文法的にも別に矛盾してないでしょ。

ROBがx86用語であろうと一般用語であろうと、GCTという別のネーミングを使用することに問題があるとは思えん。
単なる言い換えじゃん。

それにMACオタは機能的に
ROB≠GCT
と前スレで言ってたんでしょ？
だったら、こういう矛盾(じゃないと思うけど)を指摘は出来ないよ。
もし指摘するなら前言を撤回しないとね。
(ROBとGCTが別機能なら別のネーミングを使用するのは当たり前ということに)

Out Of Order実行は各アーキテクチャで実装がまちまちだから、
呼称もメーカー独自のものが多いのは確か。
だが、ROBはx86用語というのは明らかな間違い。
普通にIntelとはなんら関係のない論文でも使われているし、
もともとは大型コンピュータ方面の研究から生まれたものだ。

要はMACオタがOOOをよく理解していないってだけ。
だからこんな妄言が生まれる。
用語の定義よりも中身を先にちゃんと理解しよう。

>要はMACオタがOOOをよく理解していないってだけ。

関係ないな。
要はMACオタが人の指摘にまったく耳を貸さないキチガイってだけだ。

いや、人の指摘に耳を貸さないってのもあるが、OOOの理解は関係あると思うよ〜。
OOOの動作を詳しく知ろうと調べていけば、
Reorder Bufferという言葉には普通遭遇する。だからx86用語だなんて発想は出てこない。
各社がReorder Bufferに相当する機能をなんと呼んでいるかもわかるようになる。
先に用語から入るからこんなことになる。

>>573
関係ない。
どんだけ資料読んでも自分に都合のいい部分以外はナチュラルに読み飛ばすんだよ。
人の指摘にまったく耳を貸さないのも同じこと。

気がつくとこのスレッド沈みすぎなんで、久しぶりにageておくす。
今日の安藤壽茂氏の「最近の話題」でもQS22 & Roadrunnerの話題を取り上げているす。
http://www.geocities.jp/andosprocinfo/wadai08/20080517.htm
少しネタ本が古いようで、若干間違っている部分等もあるので補足しておくす。
　　----------------------
　　IBMはこのCELLプロセサをPowerXCell 8iと名づけています。何かPowerPointとExcelを連想させ
　　MicroSoftから文句が来そうですが，TMマークがついています。"8"は8コアでしょうが，"i"は
　　何でしょうね。
　　----------------------
多分、この命名わ団子さんの『Power × Cell とかけてるんだろうな 』(>>560)が当りだと思われるす。
次世代となる"PowerXCell 32ii"(>>562)の名前から見ても数字がSPEの数、iの数がPPEの数という
方針の様す。
　　----------------------
　　Road Runnerに関しては，2006年9月9日の話題で紹介していますが，ロスアラモス研究所のWeb
　　に資料が公開されています。それによると，LS21　1.8GHzデュアルコアOpteron x2 ブレードに2枚
　　のQS22ブレードがInfiniBabdで直結されたものが計算ノード
　　----------------------
最新の資料わこれす。http://www.lanl.gov/orgs/hpc/roadrunner/pdfs/Roadrunner-tutorial-session-1-web1.pdf
Opteronブレード(LS21)とCELLブレード(QS22)間のインタコネクトわInfinibandでわ無く、PCIeを
直接使っているす。(p.8など)

上の最後の行、訂正す。
　　(p.8など) -> (p.17など)

まこがアホみたいな間違いをするのは>>571が理由
まこがいつまでたっても間違いを訂正しないのは>>572が理由

旧P.A. SemiのPWRficientチップわ、Appleから供給が続けられることが決まったらしいす。
http://www.theregister.co.uk/2008/05/16/pasemi_apple_support/
　　-------------------
　　PA Semi's staff has started notifying a limited set of customers that the company's existing
　　dual-core processor will enjoy long-term support. Apple will employ a number of old PA Semi
　　staffers just for this task, which is good news for folks making missiles, mine-sweeping gear
　　and storage boxes.
　　-------------------

これだけ叩かれて反論一つ出来ないのに
いけしゃあしゃあと登場するMACオタの恥知らずぶりにわ
呆れてものが言えないす

　　　　　　 ／ ＼　　／＼　ｷﾘリｯ
.　　　　　／　（ー） 　（ー）＼　　　　　　
　　　　／　　 ⌒（__人__）⌒ ＼　　　　＜ROBわx86用語なんすけど。。。
　　　　|　　 　　　|r┬-|　　　　| 　　　
　　　　 ＼　　　　 `ー'´　　 ／ 　　　　
　　　　ノ　　　　　　　　　　 　＼
　 ／´　　　　　　　　　　　　 　　ヽ 　 　 　 　 　 　 　
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　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))



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　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､　　　　ン
　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))

質問なんですけど?いいですか?
LLVMはRISCに這いりますか?

仮想マシンはハードウェアですか？

絵に描いた餅は餅ですか?

Takwila搭載製品わ来年になるんだとか。POWER6+とぶつかることになるすかね。。。
http://www.pcworld.com/businesscenter/article/146043/tukwila_itanium_servers_due_early_next_year_intel_said.html
　　--------------------
　　Intel will start shipping a quad-core version of its Itanium processor to system vendors in
　　about six months, with the first servers based on the chip due in early 2009, Intel said Monday.
　　--------------------

cnet blogの情報すけど、VIA isaiahわ今月中に発表されるとのことす。
http://news.cnet.com/8301-10784_3-9945568-7.html
　　---------------------
　　Is the end of the Intel-AMD duopoly nigh? Via Technologies is hoping this may be the
　　case when it announces the "Isaiah" processor later this month.
　　---------------------

今月ってぇとあと10日ないけど
参加しないとかいう噂だったComputexにも出展するようだし
あるいはAtomにかぶせて来るかも？

ttp://www.viatech.co.jp/jp/company/events/computex2008/
スモールがよりいっそう美しく Computex 2008 で VIA にお越しを

>省電力のモバイルコンピューティングにおける新しい夜明けが到来した今、
>VIAはエキサイティングな新しいプラットホーム技術および比類のないワットあたりの
>パフォーマンスにおけるリーダーシップをComputex 2008において明らかにします。

まぁ、年内には手に出来る？

　　　　　　 ／ ＼　　／＼　ｷﾘリｯ
.　　　　　／　（ー） 　（ー）＼　　　　　　
　　　　／　　 ⌒（__人__）⌒ ＼　　　　＜AtomわFGMTに分類するのが普通かと思うす。

　　　　|　　 　　　|r┬-|　　　　| 　　　
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　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))

まこたん、
ニュースに徹して、ログと住人の記憶を流す気だね。

因みに大原氏情報ではVTF2008は1日に短縮されるが開催するとの事

>>588
こういう類の変な知識自慢のヒトわ、相手にしないという話す(笑)
http://pc11.2ch.net/test/read.cgi/jisaku/1186887760/832
　　---------------------
　　ROBのエントリにはx86命令が（ほぼ）そのまま入る。
　　---------------------
http://pc11.2ch.net/test/read.cgi/jisaku/1202913839/206
　　------------------
　　なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
　　こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。
　　------------------

おお、曲がりながらも根拠をあげて反論していたまこが、ついに白旗をあげている！

　　　　　　 ／ ＼　　／＼　ｷﾘリｯ
.　　　　　／　（ー） 　（ー）＼　　　　　　
　　　　／　　 ⌒（__人__）⌒ ＼　　　　＜issue queue内部でOoOE機構を持たないプロセッサにSMTって実装する意味があるすか(笑)
　　　　|　　 　　　|r┬-|　　　　| 　　　
　　　　 ＼　　　　 `ー'´　　 ／ 　　　　
　　　　ノ　　　　　　　　　　 　＼
　 ／´　　　　　　　　　　　　 　　ヽ 　 　 　 　 　 　 　
　|　　　　ｌ　　　　　　　　　　　　　　＼
　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､. 　 　
　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))



　 　　　　 　　　＿＿＿_
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　ﾐ　ﾐ　ﾐ　　oﾟ(（●）) (（●）)ﾟo　　　　　　ﾐ　ﾐ　ﾐ
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ヽ　　　　/　　　　　`ー'´ 　 　 　ヽ /　　　　／　　　　　バ
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　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､　　　　ン
　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))

それよりさ、まこたん

まこ> issue queue内部でOoOE機構を持たないプロセッサにSMTって実装する意味があるすか(笑)
まこ> AtomわFGMTに分類するのが普通かと思うす。

これの根拠を早く見つけてきておくれよ

とりあえずでかいAAだけはやめてくれ。

>>594
MACオタを追い出すのに協力してくれたら

時々つっこんでるんだぜ
593のような感じのレスならいいが、でかいAAや無駄コピペみたいなのでログ流すのは勘弁な

>>596
御意
やる夫のAA好きなんだよ

NCSA筋からBlue Watersの仕様の一部として漏れてきたPOWER7/PERCSの仕様す。
http://www.ncsa.edu/BlueWaters/prac-solicit-080304.pdf
　　-------------------------
　　- The Power7 is based on advanced multicore processor technology.
　　- More than 200,000 cores will be available to applications running on the system.
　　- Blue Waters will be capable of optimized simultaneous multithreading (SMT) and has
　　　vector multimedia extension (VMX) capability.
　　- The cache architecture will feature multiple levels of cache (private L1 and L2 caches
　　　for each core and an L3 shared cache).
　　-------------------------
少なくともメインコアわPOWER6を踏襲していそうな感じす。

CELL/B.E.のアーキテクトPeter Hofsteeが最近の講演で語ったCELLの将来計画す。
http://www.csm.ornl.gov/workshops/HPA/documents/1-arch/doe_dod_112907_hofstee.pdf (p.12参照)
　　------------------
　　・Integrate the equivalent of a RoadRunnernode on a chip
　　　- Leverage Power 7 technology
　　　- Allows a 10PFlop system of reasonable size
　　　- Improved SPE . main core latency and bandwidth
　　　- Improved cross-system latencies
　　------------------
特に3番目あたり、SPEのコア仕様に手を入れる気満々なのわ意外す。

つーかニュースだけ持ってきてくれればいいんじゃない？
余計なこと言い始めたら知識のある人が追求してくれればいいし。

>>598,599

527 名前：Socket774[sage] 投稿日：2008/05/08(木) 23:18:13 ID:+V0bLI1h
まこたん伝説にまた一ページ
・ROBはx86用語
・POWER5のGlobal completion tableは他プロセッサのROB相当ではない
・インオーダープロセッサのSMTは意味がない
・AtomはFGMT


今のところ全部言い負かされて逃げてるよ。
古参だから信用しろと言ってもこれじゃ無理な話。
自分を守るには説得力を持つ言葉を発しないとね。
このままじゃニュースを切り貼りするだけの存在になっちゃうよー。

>>590
> こういう類の変な知識自慢のヒトわ、相手にしないという話す(笑)

自分の知識では対抗できないと認めるわけですね
もっとも

> ROBのエントリにはx86命令が（ほぼ）そのまま入る。

ROBの1エントリに1uopが入るIsaiahや

> なぜなら、ROBエントリの確保わ演算パイプラインの一部でわないので、
> こんなところがネックになってパイプラインを止めるのわ馬鹿げているからす。

主パイプラインにROBエントリ確保ステージが存在するプロセッサを探してこいというのは、
かぐや姫の無理難題に匹敵すると思うけどねwww

過去記事から発掘してみた
この前後はなかなか楽しい会話が続いている

CPUアーキテクチャについて語れ 6
http://pc9.2ch.net/test/read.cgi/jisaku/1169393906/860

870 名前： MACオタ＞865 さん [sage] 投稿日： 2007/02/25(日) 01:28:26 ID:Y7sl0DIy
>>865
馬鹿にするのもご自由すけど、話を判りやすくするためにissue queue (x86の場合reorder buffer)
から取り除くことができるのをcompletionなりretireなりとしておくというので良いすか？


たしかにやる夫のAA貼りたくなるねww

過去スレのこのあたりも興味深いやりとりがあったが

CPUアーキテクチャについて語れ 6
http://pc9.2ch.net/test/read.cgi/jisaku/1169393906/870

870 名前： MACオタ＞865 さん [sage] 投稿日： 2007/02/25(日) 01:28:26 ID:Y7sl0DIy
>>865
馬鹿にするのもご自由すけど、話を判りやすくするためにissue queue (x86の場合reorder buffer)
から取り除くことができるのをcompletionなりretireなりとしておくというので良いすか？


たしかにやる夫のAA貼りたくなるねwww

スマン…

まこのSMT理解も拾ってきた

829 名前： MACオタ＞団子 さん [sage] 投稿日： 2007/02/25(日) 00:19:40 ID:Y7sl0DIy
>>826
命令キューを複数スレッドで共有するSMTでわ、ひとつのスレッドの命令がストールすると全部
止まるす。だからin-orderでマルチスレッドを実現する場合わPPEやNiagaraのように強制的に
一サイクルごとにコンテキストを切り替えるFGMT(Fine-grain multithreading)を使うす。

>ひとつのスレッドの命令がストールすると全部止まるす。

いやそれSMTの意味ないやん・・・

MACオタを語るってのとCPUアーキテクチャについて語るのと
スレを2分割してくれ。はっきりいってうざい

MACオタ自身でスレ立てすべきかと

これは育成ゲームなんだから、その過程で学ぶものもあるのではないか

http://pc11.2ch.net/test/read.cgi/mac/1190013206/
自作板の中に新しくスレ立てるくらいならここを租借したほうが。

スルーでいいだろう
つーか反応してるやつらは荒し同然だろ
できないなら半年といわず延々とROMってろ

http://pc.watch.impress.co.jp/docs/2008/0523/kaigai441.htm

X86プロセッサにとってはあまりいい話とはいいがたいな
命令でコーダ形式を捨てない限り、熱の局所集中は避けられんってことか

やはりIntelはどっかでx86捨てることになるんじゃないだろうかね
デコーダをソフト側に持っていくほうが（要するにエミュレーター）はるかにエレガントだ

133 ：Socket774 ：2008/05/24(土) 00:47:16 ID:VXSRm/5a
http://www.dennobaio.jp/51CE0101G1600167.html

型番：Crusoe TM5800 x100個セット
仕様：800MHz/FSB 133MHz
メモ：[バルク][54]
\4,999

>>612
>デコーダをソフト側に持っていくほうが（要するにエミュレーター）はるかにエレガントだ
Itaniumでは失敗したが。
現在のようにトランジスタ数に余裕があって
処理能力を上げられる状況なら実装できるとでも？

事前にまるごとコンパイルってのじゃ対応しきれないんだろうしな……

まあ、タイプライターのQWERTY配列みたいに、えんえんと人間の脚をひっぱりながら
x86は存続し続けるような気がしないでもない

baniasの頃はCISCマンセーしていたし
またそのうち揺り戻したりしてな

Phenomが32BフェッチにしてもCore 2に勝てない上爆熱でクロックが上がらないのも、フロントエンドの負担の重さ故ですか？



AVXってどうなんかね。
VEX(3byte) OP ModRM SIB disp32 imm8で11バイト
でなくとも3レジスタ命令を使うと5〜6バイト食うわけだ。
16byteフェッチのままじゃ、3命令同時実行するようなキャパはどう考えたってない。

vaddps xmm1, xmm2, xmm3が
movaps xmm1, xmm3 + addps xmm1, xmm2に
分解されて実行されるとしても何ら不思議はないな

AVXはあくまでPARROTに備えての命令なんでねーの？
現状のIntelCPUとの相性はそんなに考えんでもいいんでなかろうか

MXCSRの状態によって2byte Opcode領域（ｘ87・MMX・SSE1など）を読み替えるとかすれば
1バイトくらいは少なくとも節約できると思うんだがな。

まあ互換性の問題もあるんだろうが。

>>613
\4,999 個数■完売しました

>>614
Macの68k＞PPCエミュレーターは高性能で有名だったけど
ソフトウェアの下位層でうごかすならペナルティもそのぶんへるんでは

>>612
この先行き詰まることがあっても，テハスの手法を取り入れることで
打破することも可能ってことか。
果たしてそこまでプロセス技術の革新が追い付くやら。

http://en.wikipedia.org/wiki/FX!32

過大な期待はできませんでしたとさ。

FX!32は一度ネイティブに変換したらキャッシュされてたはずだが

>>621
進化の止まってしまった68k実プロセッサと
登場時から68kより圧倒的に高性能のPPC上のエミュがタメをはれた
というだけのこと

それでも68040のほうがPPC601+エミュより速かったので、ハイエンドはしばらく置き換えられなかったくらいだ

>625
まあそうなんだが、エミュ自身も当初は間に合わせるのが主目的の
速度よりは堅実さを主眼に置いたものだったから遅かったしな……
9500あたりから採用された新エミュで劇的に性能が上がったし
高性能で評判だった(?)のは、そっちのほうじゃないかと。

あと、OSその他ソフト側も徐々にだけど切り替えていったってのもあるよね
Alphaにせよcrusoeにせよ、どんどんネイティブ化率が上がっていけば
エミュのオーバーヘッドが問題にならないくらい速くなっていったはず
Intelが仮にそこそこ使えるエミュと、画期的新アーキテクチャへの移行を提示すれば
同じような展開がまっているんじゃないか……

って考えたんだろうねえ、インテルの人もw

Itaniumでx86がエミュになったのは2の途中からだから、x86性能がいまいちでも、
IA-64の性能が圧倒的なら置き換えられるって考えたんじゃね。

その逆もしかりになってきたな。
x86で性能が出せなくなるなら新アーキテクチャが必要というのが大義名分だったが
肝心のia64は大いに遅れまくってるしx86はまだいけるし

IE32EL＠Itanium 2は頑張ってようやく同クロックのNetBurst Xeonと同等で
しかもマルチコア・HT環境でも1スレッドしか実行できない（今は知らんが）とかね。

x86がまだいけるってのは、モノの善し悪しっていうよりは金をかけられたってだけだからなあ
Alphaだろうが68だろうが、同額かけられりゃ今でも最前線にいるんじゃね？

あれだけリッチなPOWERの性能を考えるに、トントンぐらいが関の山

ここいらでsamsungがalphaを復活させてしまうと面白いのだが

>>630
SpecCPU2006のベンチ見る限り、Power6がCore2の6750/6850ぐらいと
同等なのを見ると高い割にはたいした性能じゃないなと思う。
10進数演算機能があるのを考慮してもコストパフォーマンスが良いとは
言えない。

RISCが登場した頃はCISC(x86)では性能向上が頭打ちになりRISCに対抗できない
という論調だったらしいけど、こういう論調唱えてた人たちってx86がRISCの
手法を取り込んだり内部でRISC風に命令変換したりとかの予測ぐらいできなかった
のかな?
それとも上記のような手段をx86が使ってもRISCに勝てないだろうという予測
だったのか?　

>>633
CISC->RISC変換の最初の論文は
ttp://www.cs.clemson.edu/~mark/hps.html
にある通り1986年で微妙な時期なんだけど、
マーケティング的論調は「命令変換のオーバーヘッドは常に存在するからRISC有利」だった

PentiumProがRISCに先駆けてOoOを実装したのはさすがに驚きだったようだが

おっと、遅いとはいえK5もOoOだったっけか

Nx586もOoOだった
ttp://www.amd.com/us-en/Processors/ProductInformation/0,,30_118_1260_1272,00.html
これは内部命令セットのRISC86をダイレクトに実行できた

なんだ、x86ばっかじゃんww

なんでネイティブRISC勢は動きが鈍かったんだろうか
ちょっと疑問

レジスタ多いんでOoOはその時点では不要だったんじゃね？

今のOoOは、可能な限りメモリアクセスを早く発行してキャッシュミスを減らすためにあるんで、
逆依存によるストールの解消のためだった初期のOoOとは意味合いが変わってしまった

>>633
ＲＩＳＣはデコーダーが要らない、ってのが大きい
Ｇ５こそ32＜＞64の頻繁な行き来のせいでデコーダーが必要になったのが発熱の原因の1つなんだが。

あとＩＡ−６４は純粋な鯖用チップでコンシューマーには絶対無理

>>637
数の論理、ってとこかね
とにかく数出して常に最新プロセスチップを投入し続けるという逃げ切りモデルでｘ86は生き残ってきたから。
ひるがえってＰｏｗｅｒＰＣはＡｐｐｌｅとゲーム機しかないから、開発費用そのものがかけられないというジレンマになった

正直、仮に同じ需要なら基本設計の容易さでＰｏｗｅｒのほうがいろいろやりやすいのは事実かな

しかし、Ｉｎｔｅｌはx86をどうするつもりなんだろうな
ヘテロジニアスマルチコア見てる限りにおいて、ｘ86と新アーキテクチャのハイブリッドチップにするのかとも思えるが
個人的にはＡｐｐｌｅがやったようなソフトウェアエミュレータを実装したほうがエレガントだし早いと思う

下手すると、ｘ86が故のペナルティと、新アーキテクチャ＋エミュレータのペナルティがつりあうかもしれないと思ってみる

・・・あ、そうか
ＥＦＩを普及させて、ＯＳとハードの間のＥＦＩ層にｘ86エミュレーターを実装する、
って手は使えないかな

もしそうなら、なんでＩｎｔｅｌがＥＦＩを普及させようとしてるか分かる気がする

>>639
とはいえx86はフロントエンドが面倒なだけで、それ以外はRISCと変わらんし
逆にuopの設計の自由度なんてものもあるぞ

POWERのほうが楽だとは思わんなあ
フロントエンド以外にどういうところが楽なのか挙げてみてほしい
いろいろというからには4,5個ほど挙げてくれ

>>640
そんな新ISAに根拠のない希望を持たれても…

MICROなりISCAなり見てても、ISAの研究なんて殆どないよ

>>640
x86の場合OPコードがスパゲッティになってるだけだから
従来コードも動くけど遅いよ、AVXでリコンパイルすれば性能出るよ、
って対応だけで十分だろ。

だいたい今のプロセッサのボトルネックは

・分岐予測ミス
・キャッシュミス

なんだから、現行のISAはx86であれPOWERであれ、たいして性能には関係ないしな

むしろISAの研究は、これらのミスに対して良いヒントを与える方向で行ってる

>>642
Ｐｏｗｅｒの場合、ＰＰＣ命令を直接実行出来る、って子と自体がメリットかと
クロックアップや信頼性、性能向上の障害となるホットスポットを分散させて抑えられる、ってことかね

ｘ86みたいにデコーダーなどを駆使する必要がないので熱を分散させやすく、
はじめから64Ｂｉｔとマルチコア化が想定されてるので、設計の障害も少ないって所かな
ややこしいことをトランジスタ裂いて無理やり解決すると、そこがホットスポット化してしまう。

…それでもＧ５のデコーダー構造はまずいとおもったが。
あれだとＰｏｗｅｒの利点を丸ごと潰すようなもんだ

>>643
新ＩＳＡに期待しちゃうのも、ｘ86の複雑怪奇な構造を見て絶望してるからで・・・

>>645
デコーダネックは電力性能への影響は大きいっしょ

>>644
従来のｘ86コードはもはやそのままにするしかないんでない？
ＩｎｔｅｌやＭＳ、Ｌｉｎｕｓがいくらわめこうが、直したくないやつは、永遠にＡＶＸにコンパイルせんし
それなら、とりあえずＭＳに新アーキテクチャ用Windowsとエミュレーターを用意したほうがまだいい

それで、従来のＣＰＵ直接実行と同等レベルの速度（第二世代ＰｏｗｅｒＭａｃ程度）が出ればおおむね問題にはならないだろ

糞スレageんな！ウンコゲハ厨が

>>646
すまん
ちっともイメージできない

> クロックアップや信頼性、性能向上の障害となるホットスポットを分散させて抑えられる、ってことかね

現在どこにどういうホットスポットがあって(想像でもいいです)、POWERならなぜ解決できるのかというのがわかりません。

> ｘ86みたいにデコーダーなどを駆使する必要がないので熱を分散させやすく、
> はじめから64Ｂｉｔとマルチコア化が想定されてるので、設計の障害も少ないって所かな
> ややこしいことをトランジスタ裂いて無理やり解決すると、そこがホットスポット化してしまう。

フロントエンドの問題点以外を教えて欲しいのですが、POWERも最初は32bitだった筈だし、
そもそも64bit化やマルチコア化で「具体的にどこにどれくらい」設計の障害があるのか、ちっともわからない。
(どっかとどっかを繋ぐワイヤーが新たなクリティカルパスになってしまうとか、そういう説明があるとよくわかるんだけど)

>>648
>ＩｎｔｅｌやＭＳ、Ｌｉｎｕｓがいくらわめこうが、直したくないやつは、永遠にＡＶＸにコンパイルせんし

そんな昔のコードが遅くたってどうでもいいじゃん
どうせ256bit SIMDに書き直さなきゃ性能は出ない

>>650
ホットスポットの話は612くらいからでてるだろ。
あんたほんとにこのスレの内容理解してるのか。

http://k-tai.impress.co.jp/cda/article/keyword/9243.html

ヒント
全角

>>652
デコーダ「以外」の話を聞いてるんだけどな

そっちこそおれの質問を理解しているのか

おれの期待している答は、例えばこんな感じだ

「POWERはx86のような大食らいのデコーダが不要なので、
バックエンドをインオーダーにしてクロックを上げるという方針を選ぶだけの自由度がある」

あくまで例だからな、これは

インオーダにしたらx86も省電力になりましたとさ
AtomっておそらくG4に近い程度の性能あるんじゃないかと思う。

いやベンチマークスコア見た限りでの推測だけど
いちおうG4マシン持ってるからね

バックエンドはx86でもインオーダー化で省電力になるだろうが、
フロントエンドが大食らいだとクロックをあんまり上げられん

一体どのプロセサをターゲットにパフォーマンスチューニングすればいいのか悩むPGが多数出そうだ。

G4も、メモり回りが鈍足で足ひっぱられてたけど
DDR3とかに対応させてやれば、今でも通用する性能あるんじゃないかねえ

というか、FSB100MHzで使ってた[email protected]を133のMacに積み替えたら
それだけで1割ほど性能上がったからなあ……それでもcore2の1.8の半分ほどだけど

>>660
G4=PPC603+AltiVec
体感速度はPen3ぐらいなんでは?

>661
バックサイドキャッシュが効いてるのがたぶん一番大きな原因で、603までとG3以降はまるで別物
ぺん3との体感差はOSが違うんでなんとも。

そういやぺん3にはRIMM仕様のがあったんだよな
FSB変わらないから意味なかったんだろうか

gccでコンパイルしてSPECint/fp_2000
走らせると、500(1GHz)くらい行くから
pen3と同等かそれ以上に速いと思われる
G4の話しね

G5もキャッシュ1MB版は結構速い

>>636
古い話だが、HAL R1というSPARC CPUがOut-Of-Orderだった
1995年末ごろの話

>>657
インオーダでの性能こそ、アーキテクチャの優劣がモロにでるものだからなあ
Atomは性能をある程度捨ててるからインオーダがとれたが
これがメインストリームでいけるかというと、Intel驚異の技術力をもってしても無理だってことだし

>>665
> インオーダでの性能こそ、アーキテクチャの優劣がモロにでるものだからなあ

kwsk

メインストリームでインオーダのプロセッサないからIntel驚異の技術力もなにもないだろ

Itaniumは一応インオーダのVLIWアーキテクチャ
正確に言うとEPICって言うらしいが。

Sparcってインオーダーじゃなかった?(Sparc64は違うみたいだが)

>>669
SUNのはそう

HAL富士通のはOoOだけど、R1ってV8？

ああ、RockはOoOか
リリースはまだかな

R1って初代SPARC64のことじゃね？

isaiah + nVidia GPUのシステムが来週発表されそうす。
http://news.cnet.com/8301-13924_3-9951669-64.html
　　---------------------
　　Via will provide the central processing unit and motherboard, plus the core logic (chipset)
　　solution, while Nvidia will provide the graphics processing unit, said Drew Henry, general
　　manager of Nvidia's platform products division.
　　Nvidia will offer standalone "discrete" graphics for both notebook and desktop platforms
　　using the Isaiah chip, Henry said.
　　---------------------
isaiah + VIA chipaset + nVidia GPUとのことす。

で、こちらわNVIDIAがARM11コアでSoCに進出という話題す。
http://www.theinquirer.net/gb/inquirer/news/2008/05/24/nvidia-two-cpu-lines
　　・Tegra APX 2500
　　　- die size 144mm^2
　　　- OpenGL ES 2.0
　　　- 720p映像を14MBpsでエンコード/デコード
　　・CSX 600/650
　　　- ダイスタッキングで256KB L2接続
　　　- 700-800MHz
　　　- 1080p映像を24FPS再生
　　　- 3W

上のニュースと合わせてモバイルをLPIAと低消費電力SoC両面でカバーする意図の様す。

ttp://www.dailytech.com/NVIDIA+Promises+Powerful+Sub45+Processing+Platform+to+Counter+Intel/article11452.htm
（画像は合成です）
こういうの作っておいて結局チップセットは無理だったのか？

単体ってことはMXMでの提供か、んならChrome4300eのほうがいいや
ttp://pc.watch.impress.co.jp/docs/2008/0421/esc04_23.jpg
多分こんなんだろ

IsaiahとChrome400だと両方CS200か

CS200Aじゃないか、ターゲット的に

ん？Aが付くと何が違うの？

CS200はハイパフォーマンス向け
CS200Aは省電力向け

そうなんだ　ありがと

>>673
折角Intelが躓いて良いチャンスなのに、こんあ中途半端じゃなくてnVidiaの
GPU内蔵チップセットで行けてないのは痛いな。

Intelが「Centrino 2」を延期。原因はグラフィックスとワイヤレス
http://www.itmedia.co.jp/news/articles/0805/28/news030.html

WindowsをPOWER6に移植するという噂が出回っているんだとか。。。
http://www.itjungle.com/tfh/tfh052708-story07.html
　　----------------------
　　According to one telling of the rumor, Mark Shearer, the former general manager of the
　　former System i division and now vice president of marketing and offerings for IBM's
　　Business Systems division, told people at COMMON Europe that Windows on Power
　　was in the works.
　　----------------------

クラウドの為の自社DCにでも使いたいんかね

>>530
　　------------------
　　どっちにしろ、IBMはPPEをSMTと考えてないでしょう
　　------------------
古い話題すけど、ふと思い出して検索してみたす。
http://publib.boulder.ibm.com/infocenter/ieduasst/stgv1r0/topic/com.ibm.iea.cbe/cbe/1.0/Overview/L1T1H1_10_CellArchitecture.pdf
　　====================
　　PPE handles operationg system and control tasks
　　　- 64-bit Power Architecture with VMX
　　　- In-order, 2-way hardware simultaneous multi-threading (SMT)
　　　- Coherent Load/Store with 32KB I & D L1 and 512KB L2
　　====================
http://www-03.ibm.com/technology/cell/pdf/PowerXCell_PB_7May2008_pub.pdf
　　====================
　　・64-Bit Power Processor Element
　　　- Dual-instruction issue; two threads, simultaneous multithreading (SMT)
　　====================

ビッグエンディアンマシンってNTカーネルの移植実績無いんじゃなかったっけ？


ああ360があったか

ちなみに後者の文書わ新型CELL/BE、"PowerXCell 8i"の詳しい紹介なので、必読かと思うす。

結局PPEはFGMTと言いたいのかSMTと言いたいのかどっちなんだ？
そしてAtomは？
どのレベルでsimultaneousと言っているのか？

色々疑念が尽きない。

>>683
既に発売済みのx86 linuxエミュレータ"PowerVM Lx86のWindows版ならありそうな話す。

PowerVM Lx86わTransitiveのQuickTransitを使っているすけど、APIコールやグラフィック
機能を重点的にネイティブ化するというPowerMacのx86エミュに近い手法を取っているす。
きちんとMicrosoftの協力を仰いで開発すれば、そこそこの性能が出るんじゃないすかね。。。
http://journal.mycom.co.jp/articles/2004/09/30/transitive/

上のx86と68kを間違えたす。
　誤: PowerMacのx86エミュ
　正: PowerMacの68kエミュ

PowerPC版NT4を思い出した。

ところで週末に盛り上がっていたデコーダの話題すけど、私の思うところを少しだけ。

　基本的にRISCやVLIWの志向わ、『コンパイラ複雑/ハードウェア単純』というモノす。
そういう意味でわOoOEなんかわRISCの本流から外れていると言える訳で、新設計のRISCプロセッサ
がインオーダーに回帰したり、IPFが頑固にインオーダー設計を保っているのも納得するす。

　この辺を踏まえるとPOWER6わ非常に面白い設計で、インオーダー+SMTの命令フローを9本の演算
パイプラインに合わせてで並列に詰め直して実行するという構造で、マルチスレッド化されたVLIWと
見ることができるんじゃないかと思うす。
http://www.research.ibm.com/journal/rd/516/le.html
　PowerPC ISAを実行するVLIWプロセッサという概念わ90年代に研究されたDAISY
(http://www.research.ibm.com/daisy/)そのものす。現在サーバー向けPOWERの直接の競合相手
がIPFである以上、IBMから『VLIW』という言葉が出てくるとわ思えないすけど、研究成果わ生かされて
いるように見えるす。

　VLIWの宿命として優秀なコンパイラが必須となる訳すけど、逆に言えば目下のところSPEC CPU
2006でもIntel Coreアーキテクチャに対して明確な優位を示せていないPOWER6(とその後継品)が
新コンパイラで大躍進という将来わ期待できるのかもしれないす。

>>684
リサーチじゃない人は、時折、SMTという用語の使用方法に関してひどく
無頓着。学術用語的には、atomはSMTで正解だと思うよ。後藤ちゃんの
図を信じるなら、2つのスレッドからディスパッチされてきた4つの命令
の中の2つをissueポイントで選択してissueでそ？

かと言って、複数スレッドからのディスパッチがcycle by cycleだから
FGMTだ、と言われるとそれはそれで思い悩むところではある。PPUにして
も、その資料の20ページの図を見るとFPパイプが独立したqueueを持って
るから、ここでcycle by cycleな性質は乱れるよね。

>>692
　　--------------------
　　リサーチじゃない人は、時折、SMTという用語の使用方法に関してひどく無頓着。
　　--------------------
http://domino.research.ibm.com/comm/research_projects.nsf/pages/multicore.index.html
　　====================
　　- Cell B.E. - released in 2005, Cell B.E. is the first heterogeneous multicore solution
　　　with 1 Power Architecture CPU (including 2-way SMT) and 8 Synergistic Processor
　　　CPUs, for a total of 9 cores and 10 threads per chip.
　　====================
リサーチじゃない。。。すか(笑)

MacOS9を移植ならわかるけどな。
OSXは糞だし。

OSとしちゃ、OSXはMacOS9より格段にいいと思うがねえ
道具としてはMacOS9のほうが雑な扱いにも耐えて便利だけど

>>693
まあいいんだけどね。よーするに、計算機アーキテクチャに関する学術的
な発表という文脈以外では、SMTとFGMTの差というのは結構適当に扱われ
ているし、お前的にはPPUはFGMTなのか？と問われるとちょっと引っかかる
なぁってのがいいたいわけだ。

でも、atomはSMTでいいと思うよ。

>>691
えっと

新スレたてる？
ここでやっていい？

IBMのセールストークは理解した

リサーチの人の意見
ttp://eceweb.uccs.edu/wang/ECE4480-s2008/Ch9_CMPSMT.ppt

Multiprocessor on a Chip &
Simultaneous Multi-threads
[Adapted from Computer Organization and Design, Patterson & Hennessy, (c) 2005]

のSMTの章

# The PPE is strangely similar to one of the Xenon cores
* Almost identical, really. Slight ISA differences, and fine-grained MT instead of real SMT

でも、atomはSMTでいいと思うよ。

>>698
リサーチだかなんだか知らないすけど、そのヒト単に間違えているす(笑)
　　-----------------
　　Slight ISA differences, and fine-grained MT instead of real SMT
　　-----------------
xbox360のXenonもPPEと同じパイプライン構造すから、PPEをFGMTに分類するなら同じくFGMTす。
http://www.hotchips.org/archives/hc17/3_Tue/HC17.S8/HC17.S8T4.pdf (p.6参照)
　　=================
　　- 2 symmetric fine grain hardware threads
　　=================

>>691
まこはdaisy(やそれ以前)の論文を読んだことがない、万一読んでいても理解していないことは驚くにはあたいしませんが、
そもそもVLIWが何なのかよくわかっていないようです
やっぱり用語から入っているみたいですね

でも、atomはSMTでいいと思うよ。

>>700
http://www.google.com/search?q=%22MAC%E3%82%AA%E3%82%BF%22+daisy+site%3Acpu.jisakuita.net

>>699
まあ、Cellほど資料のないXenonについてはともかく、
当然理由があるのでPPEをわざわざFGMT呼ばわりしてるだろう。

pptには、彼(というか、パタネネ)が、FGMTとSMTをどう区別しているか書いてあるし
ttp://www.research.ibm.com/journal/rd/515/chen.pdf
のFigure 2のCycle-alternating dual-instruction dispatchが、どちらに合致するかは馬鹿でもわかるだろう。

>>701
用語をふりまわして理解した気になってるのはいつものまこじゃん

でも、atomはSMTでいいと思うよ。

確かにDAISYの主要な成果である"tree based VLIW"というヤツわItaniumのプレディケーション
と同じ効用を狙ったモノの様すから、不必要な計算わ行わないという現代の低消費電力化の流れ
に反しているす。
http://www.research.ibm.com/daisy/manual-small.html

しかし [DAISY] - [predication] + [(load/branch) lookahead] と思うと、案外似ているところもあると
思うす。

>>702
どこに感心したか、さっぱり理解できないすけど、
　　--------------------
　　pptには、彼(というか、パタネネ)が、FGMTとSMTをどう区別しているか書いてあるし
　　--------------------
あなたがマーケティング優先と貶すIBMの発表も同様の図でマルチスレッド手法の分類を
解説しているす。
http://www.hotchips.org/archives/hc15/3_Tue/11.ibm.pdf (p.6参照)

>>703
はいはい
用語をふりまわすのは楽しいね

> しかし [DAISY] - [predication] + [(load/branch) lookahead] と思うと、案外似ているところもあると
思うす。

イルカとサメくらいには似ているかもねw
とくに初めてイルカを見た人には区別つかないかもねww

>>704
> http://www.hotchips.org/archives/hc15/3_Tue/11.ibm.pdf (p.6参照)

PPEがこの4つの図の該当するか、大抵の人は理解していますw

でも、atomはSMTでいいと思うよ。

まこたんは学がなくて製品と後藤ちゃんの記事しか知らないから、
少しでも似たものを見つけると無理矢理関連づけて考えちゃうんだよね。

でも、atomはSMTでいいと思うよ。

基地外 VS 基地外
お前らの手段と目的は別スレでお願いしたい

ああ、スレ立てられんかったんで、かわりに立ててくれよ

オタが議論から逃げてるんだから別スレ立てても意味ない。
ここでいいよ。
CPUの話はしてるわけだし。

>>709
　　------------------
　　オタが議論から逃げてる
　　------------------
こういう類のヒト達相手に議論が成り立たせる方法を教えて欲しいモノす。
　・具体的な指摘無しに、脊髄反射で非難 (>>700とか)
　・引用ソースわ間違い (>>698-699)
　・指摘されても自説の正しさを強弁 (>>702)

とりあえず論を整理してくれよ。

オタはPPEをFGMTと言いたい(>>511)のかSMTと言いたい(>>684)のか？
それともFGMTかつSMTであると言いたいのか？(その場合は広義のSMTとなりそうだが)

同様にAtomはFGMTだと言っている(>>511)が、その後色んな人からそれはSMTだろと突っ込まれている。
それに関して訂正する気はあるのか？
訂正する気が無いならAtomがFGMTであるという根拠を出してくれ。

>>707
新スレマダー？

>>691
> インオーダー+SMTの命令フローを9本の演算
> パイプラインに合わせてで並列に詰め直して実行するという構造で、マルチスレッド化されたVLIWと
> 見ることができるんじゃないかと思うす。

インオーダーのPOWER6と言えども動的に命令の依存関係をチェックしているので、
これがVLIWに見えるのはまこちゃんだけだし、
まこちゃんだけに読んでもらうためのレスでもないので、こんなごく初歩的な解説をするのもあほらしかった
悪かったよ、まこちゃん

> 　・引用ソースわ間違い (>>698-699)

Xenonについてはともかく、PPEについては間違ってはいないし
木を見て森を見ずなまこちゃんには気にいらないかもしれないね

ところでXenonとPPEのフロントエンドが完全に同一のものというはっきりとした証拠はMSやIBMから出ているのかな？

> 　・指摘されても自説の正しさを強弁 (>>702)

まこに言われるとははなはだ光栄ではあるが、
>>705の4つ図のどれにCell PPEが分類されるかは、まこちゃんは答えられるかな？無理しなくていいけど。

でも、atomはSMTでいいと思うよ。

atomの整数ALUってExecuteステージが1つって事はスループット1、レイテンシ1だよね。
inorderはコンパイラの最適化の影響を受けやすいとはいえ、
シングルスレッドでもIPC1は確保できてそこそこの性能がでる気がするんだけど
あまり結果が振るわないのは特殊なストールとかするのかね？

PPEはキャッシュミスするとパイプラインフラッシュするけどatomも同じなんだろうか。

NetBurstがそんな感じだったな。
L2のレイテンシがパイプラインハザードのクロック数と一致してるのもそのせいか。

もう国内でも報道されているすけど、事前の情報通りisaiahあらためVIA "nano"が発表されたす。
http://www.via.com.tw/en/downloads/whitepapers/processors/WP080529VIA_Nano.pdf

ついでに>>563で引用したDigitimes記事の続報をIDG筋が伝えているす。
http://www.pcworld.com/businesscenter/article/146417/via_plans_dualcore_nano_processor_shift_to_45nm.html
　　------------------
　　Via expects to release a dual-core version of its Nano processor next year and shift
　　production of the new chips to a more advanced 45-nanometer process.
　　------------------
45nmでデュアルコアというのわ、nanoのことだったす。意欲的に開発進めている様す。

こちらわ技術的話題じゃないすけど、Itaniumの出荷数に関する興味深い情報があったので書いておくす。
http://www.itjungle.com/two/two052808-story02.html
　　-----------------------
　　Through 2007, over 184,000 Itanium-based machines have shipped worldwide, with aggregate
　　revenues up 30.8 percent and shipments up 36.3 percent compared to 2006's Itanium sales
　　and shipments, according to IDC.
　　-----------------------

結局スルーするオタ。
これを逃げると言わずして何と言うのか。

まこたん有りのアーキテクチャスレと
無しのアーキテクチャスレにわけてやればいいよ。
まこたんはここ数年、どこのスレにもしゃしゃりでてくるからな。
自分の書き込みに自信があるのなら、
自身の専用スレをたてて他を圧倒して見せてほしいものだ。

CS200Aだと1,8GHz出ない気がする

>>713
プリフェッチや分岐予測が控え目とかあるんじゃね。

しかし、[テレビ] - [ブラウン管] + [コンプレッサー、扉] と思うと、冷蔵庫と案外似ているところもあると思うす。

でも、atomはSMTでいいと思うよ。

毎回あぼーん用お気遣い痛み入る

どうでもいいんだが、はやくスレ立ててくれよ
おれ立てられないんだよ

atomはSMTだけどな

ところで、MACオタとは立ててくれたら別スレでやるけど
みんなこっちのスレでは何がしたいの？

ほとんどのレスが、まこと同レベル以下の妄言なんだけど
それについてはこっちでやっていいの？

>>724
やりたきゃやっていいよ。
Macオタは知識が半端な上に訂正する気なく態度が悪いから叩かれてるんであって、
態度良くて知識半端な奴に同じような対応したら>>724が叩かれると思うけど。

つかMACオタが自分のブログでやりゃいい話じゃないの?

空気よめないMACオタが、ここでコピペしまくるから何をしても無駄だな

自分の都合の良い時間にネタ蒔きして、知識レベルが低そうなやつを見つけてはチクチク攻める
それ以外には興味がないってのがマコたんの徹底したスタイルだから、
ブログのように腰を据えてディフェンスもしなきゃいけないような場所に移るはずもない訳で。

でもそれはマコたんに限った事ではないし、ここでやればいんじゃね？

俺のことか

はいはいスレが引き締まる引き締まる。スピード社乙

立った、立った、骨盤が立った！

参考までにAtom/1.6GHzとNano/1.8GHzのWindows Experience Indexの比較す。
■Atom: 2.9 (ソース: http://journal.mycom.co.jp/articles/2008/04/02/idf03/)
　　http://journal.mycom.co.jp/photo/articles/2008/04/02/idf03/images/013l.jpg
■Nano: 3.3 (ソース: http://www.hkepc.com/?id=1227&fs=c1h)
　　http://www.hkepc.com/database/images/thumbs/320x240.2008052919372949251080825.jpg

どういう構成なのかわからんが
nanoの方のgraphicsの項目が5.9、5.7なのが気になる
さすがにVX800じゃ無いとは思うが

C7 1.5GHzで 2.0
atom 1.6GHz(HT)で2.9
nano 1.8GHzで3.3か

デスクトップでRISCがブイブイ言わせたのは、せいぜい386からPentiumぐらい
までか。
P6登場以降は青息吐息に。

G3登場当時の2倍速い騒動を忘れちゃいけないな
2倍はアレとしても、速度的優位は確かにあった

http://pc.watch.impress.co.jp/docs/2008/0602/kaigai442.htm
>このことは、Nehalemアーキテクチャは、メインストリームPCに浸透し始めるまでに3四半期かかり、
>メインストリームデスクトップを置き換えるには1年以上かかることを意味する。
>メインストリームデスクトップCPUを一気に置き換えた、Core Microarchitecture(Core MA)のケースとは大きく異なる。

>IntelのMobility Groupは、現在開発している「Sandy Bridge(サンディブリッジ)」を2010年中にリリースする予定だ。
>Sandy BridgeはMobility Groupが主導して開発しているため、Digital Enterprise Group主導で開発したNehalemと異なり、
>最初のバージョンからモバイルに適用できると見られる。もし、Sandy Bridgeがスケジュール通りに出るなら、
>モバイルでのNehalemファミリは、1年半程度の短命で終わる可能性がある。

比重が鯖>>>>>>>>>デスクトップ>>ノートだったり？

昔というかいつも通りというか，これが普通のインテルのやり方かと。

Nehalemが一般向けに降りてくるのは32nmまで待たないといけなくなるかも知れんな
09年後半って、もろに32nmの生産立ち上げとかぶってるじゃん
へたすると、デスクトップ版45nmは少しだけ出して、すぐに32nmに移行するんでないの？

Legit ReviewsのCentaur Technologies研究所訪問記す。
http://www.legitreviews.com/article/719/1/
試作品のNanoと動作検証中の様子が見て取れるす。
しかしこの規模じゃ、発表から量産までの期間が長いのわ当たり前すね。。。

11x11のパッケージはeden-nのNanoBGA（15x15)より更に小さいのか
（nanoBGA2は22x22)
nanoだとギリギリだな
ttp://www.viatech.co.jp/jp/downloads/presentations/processors/pb_via-isaiah_080124.pdf
11x11はC7かなとも思ったが、しっかりnano向けパッケージだったのね
で、nanoを搭載したMobile-ITXがそのうち出ると

【COMPUTEX】NVIDIAがIntelのAtom対抗品，「動画処理能力は10倍，消費電力は1/10」
http://techon.nikkeibp.co.jp/article/NEWS/20080603/152751/

x86 vs. ARM はじまった？

IntelはXscaleを買い戻せばいいよ

ASUSとかのミニノートってネットとメールができればいいだろうってコンセプトだったと思うけど
わざわざx86採用してたのは他だとそれすら力不足だったから？

XP動かしたかったんだろう

IEからFireFoxになっただけでパニックになるような一般人相手には
他のOSだと売りづらいからな……

TSMCが45nmのハーフノード、40nmプロセスを開始するとのことす。
http://www.eetimes.com/news/semi/showArticle.jhtml?articleID=208401660
　　-----------------------
　　TSMC has moved into production at both the 45- and 40-nm nodes. In March, TSMC unveiled
　　its 40-nm process. The process is an interim, "half node" step toward the 32-nm process node,
　　which TSMC expects to ramp starting late next year.
　　-----------------------
書いてある通り32nmも来年末にわ始める予定らしいす。

>>743
システム性能やシステム価格はCPUだけでは決まらない、という事かと。

ARM11だってそりゃ構わないだろうけど、じゃあチップセットはどうするよ?という事になる訳で、
HT対応コア作ってAMD向けチップセット流用じゃ価格的なメリットなんて無いだろうし。

>>746
プラットフォームの問題もあったのか、従来のSoC製品だと今度はCPUが非力な感じ？
てことはTegraはPCにも使えるレベルのCPUでかつSoCってところがキモなわけね

ttp://pc.nikkeibp.co.jp/article/news/20080604/1004167/?SS=pco_imgview&FD=-650025167
E7200の約1/6
ttp://pc.nikkeibp.co.jp/article/news/20080604/1004167/?SS=pco_imgview&FD=-648178125
E7200の半分よりちょっと多い

・・・・

単純にDMIPSだけ見てもしょうがないけど、ARM11は1.2 MIPS/MHzらしいので、
800MHzのTegraだと960DMIPSくらいだろう。
Pen!!!の1GHzが2000弱のようなので、TegraのARM11の性能はPen!!!や初代Athlonの500MHzくらい
の性能だろうか。
PCとして使うにはCPU単体ではまだ非力じゃないかな。
肝はGPUの方だからNVIDIA的には無問題だろうけど。

今俺がネット専用に使ってるG4@1GHz（だいたいぺん3/1GHz相当）で、やや非力だからねえ

でも、重い処理（画像、動画系）が最新のGPUに任せられるとか、携帯機器で画面狭いとかなら
案外いけるかもしれん……動画以外のサイトめぐりとかなら233MHzでも足りてたしな

>>747
いや、CPU以外が駄目なんだよ。

EMONEみたいにGeforce積めばある程度グラフィック廻りはなんとかなるけど、
CE系でアクセラレーション効くグラフィック持ってるSoCなんて…
それでも動画コーデックとかHDDインターフェイスは…

EMONE、実際のコストはEeePC比べるとどっちが下なのか…(w

ホワイトペーパー: 富士通SPARC64VIIプロセッサ
http://img.jp.fujitsu.com/downloads/jp/jhpc/sparc64vii-wpj.pdf

SPARC64VIIはVMTじゃなくてSMTなんだね

>>752
面白い資料を紹介いただいて感謝するす。

なにこの流れ

去年の今頃、IBMがThrough-Silicon Viasによる3Dダイスタックの発表をしたのを覚えているヒトも
多いと思うす。http://www-03.ibm.com/press/us/en/pressrelease/21350.wss
高性能チップ向けで3Dダイスタックの最大の問題が冷却にあるのも周知の話題すけど、IBMが
重ねたダイ間を水冷する技術を発表したす。
http://www-03.ibm.com/press/us/en/pressrelease/24385.wss
　　------------------------
　　Brunschwiler and his team piped water into cooling structures as thin as a human hair
　　(50 microns) between the individual chip layers in order to remove heat efficiently at
　　the source. Using the superior thermophysical qualities of water, scientists were able to
　　demonstrate a cooling performance of up to 180 W/cm2 per layer for a stack with a typical
　　footprint of 4 cm2
　　------------------------

上の発表と別に、IBMとジョージア工科大学が3Dダイスタッキングチップにマイクロチャンネルを
彫り込んだヒートシンクを統合するという論文発表をしたとのことす。
http://www.eetimes.com/news/semi/showArticle.jhtml?articleID=208402305
　　-----------------------
　　With the technology, a microchanneled cooled processor at 3-GHz can operate at 83 Watts
　　in 47 degree Celsius conditions, according to the paper. In comparison, an air cooled processor
　　at 3-GHz operates at 102 Watts in 88 degree Celsius conditions, according to the paper.
　　-----------------------

ついでにペルチェ素子も作りこめよｗ

インテルも随分前から研究してたけどものになるのか。

>>757
ペルチェ素子からの発熱は何処に持っていくんだよｗ

>>755
日本語解説
ttp://www.itmedia.co.jp/news/articles/0806/06/news020.html

PC PerspectiveがMini-ITX 2.0に関するVIAとNVIDIAの共同会見で仕入れたatomとnanoの
比較ベンチマーク結果を掲載しているす。
http://www.pcper.com/article.php?aid=572
PCMark Vantage, Sandra XIIc, 3Dmark 2006, SuperPI等々。具体的なプロセッサの名称／品番
わベンチ結果の数値わ明らかにされていないものの、
　Other Mainstream CPU -> atom
ってことらしいす。

ついでにMini-ITX 2.0発表時のプレゼン資料をVIAサイトより。(上記の資料わ含まれていないす)
http://www.via.com.tw/en/downloads/presentations/events/computex08/VIA_PressConf_Mini-ITX2-0_080605.pdf

ttp://pc.watch.impress.co.jp/docs/2008/0606/comp17.htm
>Nanoプロセッサと競合他社製品との比較。競合他社製品とはMeromコアのCore 2 Soloとのことだが、クロックなどは不明
こっちだと多分Merom-Lってことになってるが

ttp://pc.watch.impress.co.jp/docs/2008/0529/via.htm
こいつの一番下はoffice benchだけどこの絵からすると
クロックあたり（の整数）パフォーマンスはMerom-Lと同等か

>>761の記事の疑問点が
atomがはたしてメインストリームなのか
atomだとしてVIAがどうやってそれを発表前に手に入れられたのか

でも、SuperPIで3倍近い差がついてるから、Atomの方がしっくり来る気がするけど。

ところで、マンガのほうはAtomってのはあんましいい意味じゃないからAstroBoyになったって聞いたが
CPUはAtomでいいんだろうか？

> 英語圏では「Astro Boy」（直訳すると「宇宙少年」）のタイトルに改められた。
> 手塚は生前、「アトム」が「おなら」を意味するスラングであるため改名したと
> 説明していた。但し、アメリカにはアニメーション作品の「Atom Ant（怪力アント）」、
> アメリカンコミックの「The Mighty Atom」「The Atom」、キャプテン・マーベルの
> 敵キャラクターとして「Mr.Atom」が存在することから、これに異を唱える向きも
> ある。英語版Wikipediaでは、アニメ第1作をNBCテレビが輸入した際に、既に
> DCコミックスが同名（"Mighty Atom"）のヒーローコミックを刊行していたためと
> 記載されている。
出典: フリー百科事典『ウィキペディア（Wikipedia）』

AMDのシニアフェロー、Charles Mooreのスタンフォード大学での講演をThe Registerが伝えているす。
http://www.theregister.co.uk/2008/06/06/moore_cell_amd/
中身わ"x86 everywhere"やら"GPGPUマンセー"なんて話なんすけど、的外れのCELL BE批判が
あったらしいす。
要するにアムダールの法則的に考えると、タスク割り当てを行うPPEが律速段階になるので、
PPEの性能がヘボいCELL BEわダメと。Opteronを制御に使うFusionが正しいそうす(笑)

参考までにCELL BEのプログラミングモデルに関する資料わコレとか。『ジョブ・キューモデル』が
CELLプログラミングの全てと思い込んでいるようすね。
http://watch.impress.co.jp/game/docs/20050316/ps3.htm

AMDの次世代も微妙にピントが外れた出来になりそうな感じす。

当該講演わウェブキャストされているす。CELLの話題わ26分あたりから。
http://stanford-online.stanford.edu/courses/ee380/080604-ee380-300.asx

今のところ、ジョブ・キューモデルがほとんどだけどな
それがしょぼいならCELLの将来も怪しい
相変わらずMACオタは脇が甘いねえw

正しくても正しくなくてもいいからフュージョンさっさと出してくれよ

スカラ演算がまともにできるのがPPEしかない時点で（ｒｙ

ベクトルとスカラがバランスよく高パフォーマンスなのが高性能であって
Cellはあたまでっかちでしかない。

Nehalemで文字列処理にフォーカスしたIntelの方向性ってのは正しいと思っている。

Nehalemで文字列処理にフォーカスしたIntelの方向性ってのは正しいと思っている。

ちょっと前までほとんど役に立たないといってたくせに

そりゃ、役に立たない用途では全く役に立たないよ。
テキスト処理が高速だと嬉しい用途にはすごく嬉しい。

あとね、そもそも1〜2バイト単位で可変長のデータ列を扱うのって本来SIMDなんかじゃ不向きなんだよ。
逆に、そんな文字列を扱うための拡張が出来るくらい、IntelのSIMD拡張には柔軟性があるんだよ。
汎用レジスタとSIMDレジスタのデータ交換も高速だしね。

PPC/AltiVecだとVectorレジスタの中身は16バイトアラインメントされた領域にストアしないと汎用レジスタに読み出せない。
マヌケな実装だと思わんかね？

>>772
データアライメントに関するペナルティの軽減わ、ここ1年ほどの新しい設計で取り入れられた仕様
すから、2005年発表のプロセッサと比較するのわ間違いす。
あと文字列ってベクトルそのものすけど。。。

MACオタはプログラムできないんだからコメントしなきゃいいのに

マコたんにはD/A/N/G/Oの話すら通じないｗ

あまりにトンチンカンなレスが返ってきて団子もびっくりしてると思われ

はい？
MMX発表当時からmovd eax,mm0とかできたしアラインメントの制約なんてなかったね。
アラインメントの制約なんてSSEから加わったもので、それですらmovups使えば少々遅いくらいで済んでた。
（FPUとの切り替えが必要なのは痛い仕様だったが）

AltiVecとかSPEは文字列処理なんかにゃ向かんよ。
たとえば正規表現エンジンとか聞いたことがない。
branch命令を使うにせよAltiVecはSIMDレジスタからGPRに転送するだけでストア・ロードで6だか8だか喰らうだろ。あり得ない。
もっと単純なのでもいいや。strcmpとかstrstrの実装ある？

SSE4.2ではほんの数命令で実装できるよ。ASCIIもワイド文字もね。
4.1のptestでダイレクトに分岐条件フラグ生成できるようになったしね

>>777
CELLわ1-byteデータに対する機能が削られているんで文字列に関する向き不向きを
語る題材にわ難しいかと思うす。
　　------------------
　　strcmpとかstrstrの実装ある？
　　------------------
http://www.freevec.org/functions?page=1
あと、命令数で語られてもRISCだし(笑)

本題に戻ると>>766のChuck Moore講演の問題わ、
　　『自前でタスク制御やI/Oも行えるPE』 vs. 『単なるアクセラレータ』
という設計上のトレードオフを無視して、タスク制御用プロセッサの性能のみでCMPの効率を語ろう
としていることす。強力なのに越したことわ無いすけど、命令制御にリソースを費やすってのわ
OoOEと同じ道じゃないかと。。。
多分本当に叩きたいのわCELL B.E.じゃなくて、同様にPEがx86互換を売りにしているintelの設計な
んだと思うす。

それから>>773で『文字列ってベクトルそのものすけど。。。』と書いたらコメントがついたすけど、
実装の出来不出来わともかく、昔から文字列比較わSIMDの応用分野として挙げられているモノす。
例えば http://www.freescale.com/files/32bit/doc/fact_sheet/ALTIVECWP.pdf(文章わ1999年当時と同じす)
　　------------------------
　　In addition to accelerating next-generation applications, AltiVec technology can, through its
　　wide datapaths and wide field operations, also accelerate many time-consuming traditional
　　computing and embedded processing operations such as memory copies, string compares
　　and page clears.
　　------------------------

ネトバのμOPSをそのまま命令セットにしてRISC作ったらどのくらいの
パフォーマンスが出るんだ?

正規表現の話をしたら文字列比較は想定されていたって自慢げに返された団子に同情したくなってきた。
128bitSIMDでglibcの2倍強程度じゃ糞だっていうのも判らない、PPEのような汎用コアが
タスク制御しかしなくていいアルゴリズムなんて相当特殊な例だということも知らないMACヲタは
また1,2週間潜って来るべきだと思うよ。

プログラム書いたことない人の戯言はスルーすべし。

それ知ってるけど遅いよ。PPEとG4で確認済み。

ム板にSSE2を用いたstrlenの実装サンプル置いてるけど
殆どのCPUで標準関数の倍以上のスループットが得られた。
SSE4.2ならこれより遅いことはないと思うよ。

それ知ってるけど遅いよ。PPEとG4で確認済み。

ム板にSSE2を用いたstrlenの実装サンプル置いてるけど
殆どのCPUで標準関数の倍以上のスループットが得られた。
SSE4.2ならこれより遅いことはないと思うよ。

pcmp*→pmovmskb→test
これらはWolfdaleでは各1命令＝1μOpで対応してるんだが
レイテンシ加算してもせいぜい5クロック
もちろんpcmp*→ptestでもいい。

NehalemのSSE4.2の売りである最大16×16byteの比較にしろ
1クロックで出来るとは流石に思えんが、少なくともハードウェア支援の分は
ソフトでやるよりは速くなると思うよ


AltiVecにはpmovmskb相当の命令がないんだよね（皮肉にもSPEにはある）
ビットカウント問題みたいにソフトでやりくりして縮約するしかない。

というかSIMDレジスタと汎用レジスタの中身のデータを交換する命令そのものがない。

自作板のCPU系スレのコテハンはなぜ全部Intel信者で
なぜみんながみんな判で押したように
理屈っぽい割りに、その全ての理屈を
IntelCPUを持ち上げることにしか使わんのか

>>786
じゃぁアンタはそんな曖昧な文学的表現で文句書かないで
技術的内容でIntel以外の優位性を書けばいいじゃないか

>>786
なんでIntel CPUを持ち上げているのか教えてやろうか??
2chの自作板でアーキテクチャの議論をしている人は、
RISC vs x86の時代からそれ以前からCPUの進化を見てきている人と、
自作でまずIntel x86ありきで、それに対する対抗馬、という見方をしている人の2通りがいる。

前者は、x86がここまで普及するに至った経緯をある程度自分で見てきたし、
Intel独占ではない時代も知っている。Intelが永遠に市場を支配しているとも
思ってない。

後者の人たちは、x86以外は殆ど考えられない、Intel以外のものを見つけると
珍しがって過剰に持ち上げる性質がある。

知識のあるものが、Intel CPUを持ち上げているんではなくて、
そう見えてしまうんだよ。俺もいちいち持ち上げるつもりはない。
ただ否定派の間違いを指摘していったらそうなる。

これは何度もいってるんだけど、なかなか理解されないんだよな。

本当に優れた設計の製品がでれば誰だってちゃんと認めるでしょう。
単純なメーカー信者vsアンチ論にみえてしまうひとは、
技術的な本当の面白さに気がついてないだけだよ。

>>787
いや、別にどのCPUを持ち上げたい、とかないって。
だからバカにしか見えないんだよ、この板のコテは。
てかあっちが上〜だの低い次元で語るっていうの自体
技術者的思考じゃない無いというか・・

ロボットアニメ見てどっちが強いって
語ってるバカオタと変わらないだろうw

実際にはジャンケンみたいなもんで、ここはあっちが優れてるけど
ここはあっちが・・とか一列に語れるもんじゃなくて、そこが面白いのに・・。
ある程度わかってる奴ならそんなもん分かりきってることだろう。

むろん好きなCPUとかこだわりで持っていてもいいんだけど
なんかここのコテはそういうかっこいいこだわりじゃないんだよねぇ。

> 単純なメーカー信者vsアンチ論にみえてしまうひとは、

そうじゃない客観的視点に立った文章って言うのは読めば判るよ。

君らはまるでわかってない。
大体、かっこいいこだわりって何ですか?w

>>788
論理の展開が良く理解できない

君らの目にフィルタがかかってるだけ。
コンピュータ科学やコンピュータ史でも学んで、
技術的なプログラムでも作ってみればいい。

自作板のコテは単に技術ネタが好きなだけで、
それが軸になってあとは自己顕示欲で突っ走っているだけw
君らには自作板だけじゃなくム板だって同じようにIntel CPUを
持ち上げているように見えるだろう。

ちなみに俺はAMD次世代CPUスレを最初に立てた張本人だけど、
MACオタが執拗にAMD厨たたきをするのは過去流れから。
Intel vs AMD 信者論ではなくて、たんなる自己顕示の成れの果て。
自分でコテをやって反論してみれば、
本来の主張を押し通す難しさがわかるんじゃね?
コテって大概、本来主張や書き込みの性格がゆがんでくるもんなんだよ。

ああなんでこんなことかいてるんだろ…。

性格が歪んでるからコテやってるというのもあるな
リアルじゃ相手にされないからだろう

IntelがNetBurstみたいなクソアーキテクチャ続けてたらPPC+AltiVec持ち上げてるよ。
あと、CrusoeのほうがULV Pen3より上とか平気で周りに吹聴してた。昔は。

nanoはCore2より上