CPUアーキテクチャについて語れ 9

お前らいい加減、無能なAMD房・Intel房・GKに振りまわされず、
エンコ時間がどうとかPIがどうとかPS3がどうとかじゃなく、
CPUコアのアーキテクチャについて語りましょう。

x86/RISC/CISC/スーパースカラ/VLIW/MIMD/SIMD
等について語ってもよし、

フリップフロップ回路が小さいPentium Mマンセー、
CISCなのに内部はRISCなPentium 4マンセー、
x86なのに32/64bitコンパチなOpteronマンセー、
昔々8086の時代は(以下略・・・等もよし。

さあ、不毛な争いを止めてCPUアーキテクチャについて語ろう！

前スレ
CPUアーキテクチャについて語れ ８
http://pc11.2ch.net/test/read.cgi/jisaku/1178140550/

【過去スレ】
Part 1　http://pc5.2ch.net/test/read.cgi/jisaku/1082357989/
Part 2　http://pc7.2ch.net/test/read.cgi/jisaku/1101041110/
Part 3　http://pc7.2ch.net/test/read.cgi/jisaku/1139046363/
Part 4　http://pc7.2ch.net/test/read.cgi/jisaku/1151732227/
Part 5　http://pc9.2ch.net/test/read.cgi/jisaku/1159238563/
Part 6　http://pc9.2ch.net/test/read.cgi/jisaku/1169393906/
Part 7　http://pc11.2ch.net/test/read.cgi/jisaku/1172923824/


自作板CPU系スレッド 現行スレ案内＆過去ログ保存サイト
http://cpu.jisakuita.net/

2get

>>1　乙

　　　　　 ／　　　　　＼
　　　　　／　　／￣⌒￣＼
　　　　 /　　 / ⌒　　⌒　｜　　　|￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣
　　　　｜　／　 (・)　　(・) ｜　　　| てめーなんだよこの糞スレは！！
　 ／⌒　 (6　　　　　つ　 ｜　　　| てめーは精神障害でもあんのか？
　（　　｜　　／ ＿＿＿ 　｜ 　＜　何とか言えよゴルァァァァァァ！
　　−　＼　　　＼＿/　 ／ 　　　＼＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
　// 　,,r'´⌒ヽ＿＿_／　　　　　,ィ
　　 ／　　　　ヽ　　　　　　 ri/ 彡
　 /　　 i　　　　ト、　　　__,,,丿)／ 　　　　　　　ζ 　　　　　　　　　　
　|　　　 !　　 　 ）｀Y'''"　ヽ,,／ 　　　　 ／￣￣￣￣＼　　　　　　　　
　 ! l　 　|　　　く,,　　　,,,ィ'"　　　　　　/.　　　　　　　　 ＼　
　 ヽヽ 　ゝ　　　 !￣!~〜、 　　　　　　/ 　　　　　　　　　 ｜　　　　
　　ヽ　　／￣""'''⌒￣"^'''''ー--、 :::|||||||||||||||||||||||||||||||||　
　　Y'´　　　　　　　　　　／　　　 """''''〜--、|||||||||||||||||）　
　　　（　　　　　　丿　　,,;;''　　....::::::::::: ::::r''''""￣""ヽ 　 ｜
　　 ゝ 　　ー--、,,,,,___　　　 　　::: ::,,,,,ー｀''''''⌒''ーイ　 .／
　　　　　ヽ　　　　　　＼　￣""'''""￣　　　＼＿＿＿_／-、
　　　　　ヽ　　　　　　 ヽ 　::::::::::::::::::::　／ 　　　 　　　　　｀ヽ
　　　　　　ヽ　　丿　　　）　　　　　　 /　　　　ノ　　　ゝ　ヽ　,〉
　　　　　　　ゝ　　　 　　!　　　　　　/　　　　　　　　　　　　∀
　　　　　　　　!　　　　　| 　　　　　/　　　人　　　　　ヽ　　　ヽ
　　　　　　　　| 　　　　,;;}　　　 　 !ー-、/　　ヽ　＿,,,-ー'''''--ヘ
　　　　　 　 　 |ノ　　　　| 　　　 　|　　/　　　　Y　　　　　　　　ヽ
　　　　　　　　 {　　　　　| 　　 　 | 　 ｊ　　　 　 ）　　>>1 　　　 ヽ

10+10をどうやって20と算出するんですか？
100/3をどうやって33.33333と算出するんですか？
144√をどうやって12と算出するんですか？

53. 次世代、ペタスケール、T2K (2007/8/12)
http://grape.mtk.nao.ac.jp/~makino/articles/future_sc/note054.html

ｺﾞﾁｬｺﾞﾁｬｺﾞﾁｬｺﾞﾁｬ

http://rblog-tech.japan.cnet.com/petaflops/2007/08/blue_genel_4f40.html#comment-2124765
> 能澤さん、素晴らしい一連の考察ですね。感服いたしております。

褒める人もいるんだなｗ

>>8
下らないものを張らないでお

ベクトルは宗教だからな。
変な粘着がきて以来このスレもつまらなくなった。

AMD次世代スレッドに書いたこの二つのネタ。反応が悪かったすけど、こちらの方々わ
興味ないすか？
■その1
HynicsがInnovative SiliconからZ-RAMのライセンスを受けて、
汎用DRAMを製造する予定とのことす。
http://www.dailytech.com/Hynix+Licenses+ISi+ZRAM+Technology+for+Future+DRAM+Chips/article8395.htm

■その2
http://www.amd.com/us-en/Corporate/VirtualPressRoom/0,,51_104_543~118952,00.html
http://developer.amd.com/LWP
"real time compiler"によるマルチ／ヘテロコアの応用 という路線が確かにAMD内部で進め
られている模様す。
とわ言え，なんとなく自社開発に失敗したんで開発リソースを募るために公開 したような匂いも
するす。
そもそもこれってトンデモないセキュリティホールになるような気がするのわ 私の勘違いすかね。。。

前者についてわ、今までCMOSとわ別の特殊なプロセスが必要だったDRAMが論理回路と同じ
プロセスで製造できるというのわ、Z-RAMそのものの特長以上に興味深いかと思うす。
CMOSの最先端プロセスの市場が広がれば、製造装置のコストも安くなって、プロセッサ方面でも
Intelの対抗馬が現れる可能性が増えてくるんじゃないすかね？
そこに目をつけたのが韓国企業のHynicsというのが悔しいところす。

後者についてわAMDのヒトがこのインタビュー記事で述べているように
http://www.hwupgrade.com/articles/cpu/38/the-technological-future-of-amd-an-interview-with-giuseppe-amato_index.html
FusionでわTransmetaのCodeMorphingのような仕組みで各コアに仕事を振り分ける"real time compiler"
を検討しているという話と関係が深い模様す。
"Reverse-HT"の腐れルーマーも、この辺がソースだったすかね。。。

　

>>12
Z-RAMの製造プロセスが普通の論理回路と同じで済むってのは、従来のDRAMの
置き換えで考えた場合、あまりメリットは無いかと。

従来のDRAMの製造規模が巨大なので、それ自体で規模メリットは完結してるし。

まあDRAMが生産過剰になった時に、生産ラインを転用可能という保険にはなる
けど。

多分、従来のDRAMでは微細化によるキャパシタの容量確保が困難になったのと、
恐らくメモリバス高速化によりレイテンシ増大の影響が厳しくなってきて、Z-RAM
ならそれらが改善可能だから、という理由なのでしょうね。

だた、これも規模のメリットでSOIを、ある程度安く調達可能なレベルにまで
もっていかないと、従来のDRAM大連合に押しつぶされてしまう可能性は有りそう
ですが。

SUNがHot Chips 19で無線チップ間インタコネクト "Proximity Technology"のデモを行うとのことす。
http://www.eetimes.com/news/latest/showArticle.jhtml?articleID=201800931
　　--------------------
　　Sun will show at Hot Chips a four-port, 10 Gbit/second Ethernet switch based on a new
　　package that uses Proximity to link seven chips in a multi-chip module.
　　--------------------
記事中にも言及があるすけど"proximity technology"わ米国のスーパーコンピュータ開発プロジェクト
HPCSでSUN提案のプロジェクトとして開発されていたモノす。
http://research.sun.com/spotlight/2004-09-20.feature-proximity.html

せっかく14がレスしてくれたのに、もう次の話いっちゃうんだ

>>16
別に反論するような話でも無いし。。。
それよりあなた自身わ>>11の話に興味わ持てなかったすか？

Z-RAMについてはHynicsよりAMDの方が先にライセンス受けてるからなあ
その2についてはよくわからん

オタがHynixじゃなくてHynicsと書くことに何か意味はあるのか？

ほんとだHynixだね
つられて書いちゃったよ orz

Tilera、デュアルコアXeonより10倍高速な64コアCPU「TILE64」
http://pc.watch.impress.co.jp/docs/2007/0821/tilera.htm

>>21
http://www.tilera.com/products/processors.php
｜？ 3-way VLIW pipeline for instruction level parallelism
｜？ 5 Mbytes of on-chip Cache

VLIWじゃあ、どう見てもx86互換とは思えんな。

しかし、５MBのキャッシュも載せてるって、一体ダイサイズはどんだけだろうなあ。

｜？ Four DDR2 memory controllers with optional ECC
｜？ Two 10GbE XAUI MAC/PHY interfaces
｜？ Two 4-lane 10Gbps PCI-e MAC/PHY interfaces
｜？ Two GbE MAC interfaces

DDR2メモリコントローラ x4、PCI-Ex4 x2、GbE x2、迄実装してるし。

いよいよドラゴンIIIはx86互換で出さないと、もう市場が受け入れる余地が
無くなりそうですね。

>>22
しかし、CPU間通信はもしかして10GbE XAUI でするって事かな？

イーサネットじゃあオーバーヘッドが大きすぎる気がするけど、汎用だし
距離が稼ぎ易いからモーマンタイか？

｜・ Flexible I/O interface

サウスとの接続には上記のi/oが使われると思うけど。

http://www.tilera.com/pdf/ProBrief_Tile64_Web.pdf
｜Part Number　　　　Number　　　　Memory　　　　I/O　　　　　　　　　　　　　Frequency 　　　　　Operating
｜　　　　　　　　　of Tiles　　　　　　　　　　Interfaces　　　　　　　　　　　　　　　　　　　　Temperature
｜
｜TLR26420 BG-xC　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　Commercial
｜TLR26420 BG-xI　　　64　　　　　2 DDR2　　　　2 PCI-e , 2 GbE　　　　　　600 MHz - 900 MHz　　　Industrial
｜
｜TLR26440 BG-xC　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　Commercial
｜TLR26440 BG-xI　　　64　　　　　4 DDR2　　　　1 XAUI, 1 PCI-e, 2 GbE　　　600 MHz - 900 MHz　　　Industrial
｜
｜TLR26480 BG-xC　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　Commercial
｜TLR26480 BG-xI　　　64　　　　　4 DDR2　　　　2 XAUI, 2 PCI-e, 2 GbE　　　600 MHz - 900 MHz　　　Industrial
｜
｜x = Frequency code: 6=600MHz, 7=750MHZ, 9=900MHz

あと上記を見ると、対応システムとしては

TLR26420　：　Single
TLR26440　：　Dual
TLR26480　：　Multi(４）

という辺りでしょうか。

>>23
pdfを詳しく読んでないから駄目だが、番号の下２桁が 20、40、80、になってる
事からすると、下記の方が正しそうな気がしてきました。

TLR26420　：　Dual
TLR26440　：　Quad
TLR26480　：　Octet

ただそうなると、CPU間通信にはPCI-eとXAUIを混在して使うって話に
なりそうですが、もしかしたらGbEまで混在させるのか？

中国の龍芯(ドラゴン)の現行タイプでPEN4クラスの性能があると言うが
ほんとなの？中国の技術でそこまでのアーキテクチャを設計できるとは
思えない。

http://pc.watch.impress.co.jp/docs/2005/1028/fpf04_02.jpg
http://download.intel.com/jp/developer/jpdoc/IXP23XX-network-processors-0205_j.pdf
http://www.hkepc.com/bbs/attachment.php?aid=492035
Tileraはこの市場で戦うのか？価格競争力的にきびしそー

MITのAnant Agarwal氏が1996年に開発したメッシュ構造マルチコア・アーキテクチャをベースに，プロセサを研究してきた。
同氏の研究プロジェクト「Raw」は米国防総省高等研究計画局（DARPA）と全米科学財団（NSF）から数百万ドルの資金援助を受け，
2002年に同アーキテクチャ・ベース初の試作マルチコア・プロセサと関連ソフトウエアを開発した。

TILE64は，マルチコア・プロセサ製品系列「Tile Processor」として第一弾の製品。
メッシュ構造アーキテクチャを採用しているため，同製品系列のプロセサは搭載コア数を数千個まで増やすことが可能という。
一般的なマルチコア・プロセサはコア間の接続を集約させるので，やり取りするデータが増えると1カ所に集中し，情報がスムーズに流れなくなるという。
それに対しiMeshは，各コアに通信用スイッチを設け，コア同士が直接データを交換できるよう2次元的に配線した。
これにより，データ帯域幅が拡大し，コア間の接続距離が短くなるうえ，
目的に合わせてコアの数も増減することができる。

TILE64に搭載した64個のコアは，いずれも汎用のプログラム可能な演算コアで，
コアごとにLinuxなどのOSを独立して動かせる。
各コアにレベル1（L1）／L2キャッシュ・メモリーを搭載し，L3キャッシュも分散して設けた。
Tileraは，同プロセサ用の開発環境「Multicore Development Environment（MDE）」も用意し，
Eclipseベースの統合開発環境（IDE），ANSI標準Cコンパイラ，シミュレーション用モデル，コマンドライン用インタフェース，デバッグ／プロファイル用ツール，各種ライブラリを提供する。
既に10社以上が同プロセサの採用を決めたという。

>>25
アーキテクチャの優越がピーク性能だけで決まるのなら、別におかしくはないと思うけど。
製造プロセスだってPentium4初期の頃とは3〜4世代違うし。

ドラゴンの第一世代はMIPSのパクリ

刻印書き換え…と書いてそれは漢芯だと突っ込まれたのを思い出した。

TILE64は性能だけを見ると、
普通にトップに乗り出しそうなのだが、
識者の意見は違うのか?

クルーソーみたくx86に見せかけても，もっさりしたものになるのがオチか

個々のコアの性能が不透明な気がする。
ヅアルコアXeonの10倍って表現がなによりも。
まさかネトバと比べてないでしょうね、と。

TheInquirerがSPECViewPerf 10が将来のリビジョンでMac OS XとLinuxをサポートすると伝えているす。
http://www.theinquirer.net/default.aspx?article=41854
　　-------------------
　　The future of this benchmark is going multi-platform, since development group is
　　pushing to release binaries for Linux and Mac OS X.　　
　　-------------------

SUNが次期サーバー版SPARCであるRockでTransactional Memoryを取り入れるとのことす。
http://www.theregister.co.uk/2007/08/21/sun_transactional_memory_rock/
　　--------------------
　　Hot Chips Hoping to improve the state of server software, Sun Microsystems has
　　confirmed that it will include support for transactional memory with the first generation
　　of its Rock processors due out in the second half of next year.
　　--------------------
SUNのweb siteのTransactional Memoryのページす。
http://research.sun.com/spotlight/2007/2007-08-13_transactional_memory.html

性能だけ見りゃGRAPE-DRがトップじゃネーの？

>>36
TESLAじゃね？　FPU単精度だけど

Rockの前にVictoria Fallsっすよ

Sun eyes 256-threaded server
http://www.vnunet.com/vnunet/news/2197040/sun-eyes-256-threaded-server

192GOPSが全部FP演算だと仮定しても192GFLOPSにしかならないので
とりあえずCellよりFP性能いいなんてことはないと思います

ならばCellを使っていればいいｗ

とんでもない
整数特化大好きです

まずは前フリってことで
Hot Chips 19 - 次世代プロセッサ技術が発表に
http://journal.mycom.co.jp/articles/2007/08/22/hotchips/index.html

ttp://news21.2ch.net/test/read.cgi/bizplus/1186008715/
いわゆる、必死だなってやつか。
変なハード作ってみましたけど投資回収の見込みないから
おら、お前ら売れる応用考えろっていまさら…逆だろ。
で、落ちは4K…orz

>>43
　　-------------------
　　いわゆる、必死だなってやつか。
　　-------------------
それわCELL B.E.を叩かなければ死んでしまう、あなたのことすか(笑)
『メリーランド大学にCELL/B.E.応用のためのマルチコアスーパーコンピュータセンターを設立』
http://money.cnn.com/news/newsfeeds/articles/marketwire/0294298.htm
　　---------------------
　　The MCC will bring to UMBC a high-performance computational test laboratory based on
　　the Cell Broadband Engine (Cell/B.E.), jointly developed by IBM, Sony Corp., Sony Computer
　　Entertainment Inc. (SCE) and Toshiba Corp.
　　---------------------

スパコン用途ならコストなんて考えずに済むし

だったらベクトル機はなんで

SH7730
http://pc.watch.impress.co.jp/docs/2007/0824/renesas.htm

>>44
応用研究やることはたいへん良いことだが、その前に市場に投入してしまうのは順序があべこべだな。

テラスケールプロジェクトとやらに膨大な金を使い、試作品を作りつつも市場への投入はまだ、な某社はエラい。

消費電力1Wの86系マイクロプロセサ，台湾VIA社が開発
http://techon.nikkeibp.co.jp/article/NEWS/20070824/138239/

Silverthorneの露払い？

スパコンの応用ってそもそもネタ切れ状態
それでもつくらにゃならん赤字自転車操業状態。
大規模解析云々で屁理屈こねてやっとこスッとこ予算とって変なものつくっちまって
売れないもんだから後付でもって何か良い応用無い？っていつも惚けまくり
もう事業として終わってるよ。

なんだかんだでTILE64が優等生だな。
Amazonで氏の書籍買おうかと思ったら高いや。

こういう人ってコンピュータのスペックだけしか見ていないんだろうな

カタログスペックだけ見ればTILEはCellのFP性能より確実に低いよ。
実効性能と低消費電力の面でTILEは優秀といってる。

CellやGRAPEと比較したってしょうがない
そもそも大して役に立たないんだから

組み込みのネットワーク機器向けには最良。
動画のエンコードやらせても優秀。

価格も手ごろでDSPの代替になりうる。
なにが不満？


FPGAソリューションとか知らない人なの？

FPU積んでるの？

【HOT CHIPS】Intel社が暗号化処理回路を集積したSoC「Tolapai」を明らかに
http://techon.nikkeibp.co.jp/article/NEWS/20070824/138169/

07年Q2のサーバ市場、x86が最大勢力に、売上はITバブル以来の水準
http://journal.mycom.co.jp/news/2007/08/24/010/index.html

DSPの代わりにわざわざCell、ＧRAPE持ち出す馬鹿は
あんたくらいだお

>>58
は？分網ですか貴様は。
DSP代替云々に関して俺はCellやGRAPEは一度も引き合いに出してないが？


Intelの80コアの試作モデルにおけるメッシュ構造だって、かの論文が元になってるわけで。

ファビョってないでオシッコして寝なさい

PC用の音響測定ソフト「RT-IR01」、PS3を外付けDSPボックスとして利用
http://news21.2ch.net/test/read.cgi/bizplus/1187662411/

へー、ボックスとしてなら数万円だから安いって考えか
ＴＶで見られるし

>>56
ダイサイズから概算してFPUは積んでない。
そもそもH.264は整数ベースだからFPUは要らない。

32ビット整数ユニットが3個程度でしょう。
ただ、10段以下のインオーダパイプラインでVLIWだから
パイプラインはおそろしく単純で済む。

へー、へー、ちっとは分かってんだ感心した

頭の弱い子は無視の方向で


NGID：5GX2ByhC

どっちもバカ

団子野郎は"ぶんもう"派なんだな。

>>67
そりゃ「がいしゅつ」派だもの。

でたｗ得意のNGID
さて寝るか。

>>42
バーナービンジって専門は計算機だったのか！知らなかった〜。

http://pc.watch.impress.co.jp/docs/2007/0827/kaigai382.htm

>>44 の話の詳報をEETimesが伝えているす。
http://www.eetimes.com/news/latest/showArticle.jhtml?articleID=201802222
　　-----------------------
　　Next month, IBM will deliver 24 Cell Broadband Engines (BE) for the UMBC Multicore Computing Center.
　　Based on the same Cell processor that powers Sony's Playstation 3, the system will include a dozen IBM
　　BladeCenter QS20s, each with dual 3.2-GHz Cell Broadband Engines. The 24 processors will be connected by
　　Gigabit Ethernet and 20-Gbit/second Infiniband links.
　　-----------------------

itanium2　はいずれなくなリそうだね。

そりゃソーダ。最初から分かっていたこと。
なーんて口を滑らすと、また小便臭い小僧がそれで食べてますが何か？
とかファビョりそうでうざい

今はClovertownですが。。。

すぐ釣れる…
ダボハゼに食傷

だんごやさんだよ

しおらしいこと。
イイ子だからオシッコして寝ようね。

最初からわかっていたこと




この類の台詞を吐く奴に限って

ﾆﾔﾆﾔ

中身の無い煽りいらね

Hot Chips 19 - IBMのPOWER6、強力なRASとSMPキャッシュコヒーレンスを実装
http://journal.mycom.co.jp/articles/2007/08/30/hotchips01/index.html

RASはSPARC64以上かな

ついでに本家も

最近の話題 2007 年9月1日
http://www.geocities.jp/andosprocinfo/wadai07/20070901.htm

>>83
> 全体に驚くような命令はなく，ごく一般的な命令を3アドレス命令にして淡々と追加した感じです。これらの命令はかなり長くなるので，1サイクルに1命令しかデコードできないと思います。
うまくアラインされていれば、固定長の命令なら投機的にデコードして全然OK

>>63
FP積んでないのは正解、パイプランの複雑度はL1ミスのハンドリングの仕方
にも依存するな、でも君は性格破綻してるから対話はしたくないな。

Tileraから案内のメール来たよ。

VIAの以前に
ttp://journal.mycom.co.jp/articles/2004/10/07/fpf1/index.html
発表したCPUが来年には出る模様
整数2倍浮動小数点4倍と、まあさすがに早くなるみたい

まあVIA時間があるからどうなるか分からんが

結論が
団子はみんなの嫌われ者
じゃあ、あまりもむなしすぎる
なんかの役に立つかもｼﾚﾝ。ageとくか。

LSIがTarari買収するんか。
ttp://www.tarari.com/news_pr_details.asp?ID=104

TSMC、PC用高速45nm製品を2008年初頭に投入
http://pc.watch.impress.co.jp/docs/2007/0910/tsmc.htm

時期的にR700っぽいなあ

確かGPUとCPUは全然プロセスが違うって話が有った気が。

Hot Chips 19 - IBMの新設計のメインフレームプロセサ「z6」
http://journal.mycom.co.jp/articles/2007/09/11/hotchips1/index.html

まさに化け物っすね

こういうので動くMacが見たかったなあ

POWER6版すらないのに，“命令セットや用途が異なるので、
チップ全体のマイクロアーキテクチャとしては別物となっている。”
では，余計ありえないじゃん。

見たいってだけだからいいじゃんようw
作ろうぜってのなら現実との妥協もいるけどさ……

>>95
そんな事はない。Power系Macでもかなり変わってきたし、
Intel Macともなれば全く違うだろう。あの会社はやろうと言えばやった。

Hot Chips 19 - Sunの超マルチスレッドシステム用プロセサ「Victoria Falls」
http://journal.mycom.co.jp/articles/2007/09/11/hotchips2/index.html

世の中の流れを変えるかも知れないチップ、と言ったら褒めすぎか

System/360から始まってzSeriesにいたるまで全て化け物
ミッションクリティカルな勘定系では実質IBMしか選べない

といいつつなんだが、ウチの会社のバックエンドはIA64

>>99
IA-64…お気の毒

>ミッションクリティカルな勘定系では実質IBMしか選べない

IA64(じゃなくてもいいけど)で過去に問題が有ったなら晒してｗ

厨がIBMと聞いて連想するもの
IBM→Power→PPC→PPC Mac→ﾎﾞｸﾁﾝのために速いPPCのMAC作ってｸﾚﾖ(いつまでも勘違いの介)
爺の場合:
　　IBM→System360→…390
　　　　　　　　　　　　　　↑この辺でPowerに主流は移ったと思ってたが
　　　　　　　　　　　　　　　　　　…z4→z6…まだ生きてたのか

しかし、底力があるというか良くやるよ、的ながらｱｯﾊﾟﾚ

IBM→HAL→コンピュータの反乱だけどな俺は

IBM→HAL→PCG

>IBMと聞いて連想するもの
新巻義男氏の要塞シリーズのイビム神な俺はかなりの異端。

ハード先行，というかPG置き去りのメーカばっかじゃん。

PeroGuri

地銀、生保、商社ではIA64採用が増えてるよ

>>98
＞世の中の流れを変えるかもしれない
NiagaraやCellが出る時にも同じセリフ聞いたｷｶﾞｽ

「Reinventing Computing」 - スパコン界の巨人・Burton Smith博士
http://journal.mycom.co.jp/articles/2007/09/12/rc/

Functional Programming と Transaction Processing ですか

Transaction Processingは知らないが
Functional Programmingで性能出すのは単純に考えると
一筋縄じゃ行かないぞ。基本が動的だから。
並列性が高めやすいって意味かな。

というか、Functional Programmingは性能向上のために
採用するんじゃないんだよね(現状)。
今流行しているJava等のOOpより高い生産性がうまみなんだが。
もしかしてもう昔の人なのか、ようわからん。

データフローの昔から関数型言語はHPCに向いていると言われている
基本が動的、というかリソースの回収のタイミングがわからないのが最大のネックだった
これは明示的な同期コードを書かなくてもいいという利点と表裏一体なのでなかなかうまくいかん

資本論の昔から共産主義は人類に向いてるとか？
現実はC or FORTRAN + MPIでcompiler (hardware) friendlyな
コード書いてるわけだが。

配列と関数型言語は相性がすごく悪かったからな
SISALは多少使われていたのかもしれん

理研ら、10PFLOPS級のスパコンを2012年に完成
http://pc.watch.impress.co.jp/docs/2007/0914/riken.htm

IBM holds 128-thread 'Q7' variant of Power7
http://www.theregister.co.uk/2007/09/13/ibm_q7_chip/

Niagara対抗すか？

>>115
じわじわ〆切伸ばしているようなk(ry

2012年で45nmってアホか

まあ稼動するのは2010年のようだが

ﾖﾀﾖﾀと動き出した頃には、コアあたりの性能が二束三文なコモデティー部品の数分の一、
でもMP数が多いからLINPACKなら速いもん（T^T）とか言い訳しながら、
殆ど実用的役に立てない内に、ｺﾞﾐみたいな論文書き散らかして
また国家予算をたれ流すプロジェクトでっち上げて逃げ切る…
いつものパターンなんだろうな。

しかしなぜPC Watchがこんなネタで記事書くのやら。
さては、日経みたいに金もらって宣伝記事書いたか。

1 養鶏業(高知県) 2007/09/15(土) 04:45:03 ID:PszHDssB0 BE:1168387889-PLT(23707) ポイント特典
1 名前：らい℃_°)ノ ◆RIDEONxuoc [おばかさんsage] 投稿日：2007/09/15(土) 04:20:44 ID:yGgzjDVT0
80 名前：みりあるど ◆HoEz2Szyyw [sage] 投稿日：2007/09/15(土) 03:53:29 ID:44VPMvakO
日経一面でソニー半導体事業売却キタコレ

結局セルとPS3が足を引っ張ったか

6 名前：名無しさん必死だな[sage] 投稿日：2007/09/15(土) 04:24:51 ID:2ElB0gmr0
http://up2.viploader.net/upphp/src/vlphp068974.jpg
日経うｐ

399 ：名無しさん必死だな [] ：2007/09/15(土) 05:33:22 ID:FTvCyqJD0
ソニーCell撤退（日経新聞）
http://up2.viploader.net/pic/src/viploader479527.jpg

422 ：名無しさん必死だな [sage] ：2007/09/15(土) 05:45:27 ID:FTvCyqJD0
3面
http://up2.viploader.net/upphp/src/vlphp068990.jpg

419 ：名無しさん必死だな [sage] ：2007/09/15(土) 05:43:36 ID:2ElB0gmr0
http://up2.viploader.net/upphp/src/vlphp068989.jpg
13面

お約束だけど
GK涙目ｗｗｗｗｗｗｗｗｗｗｗｗｗ

すみません、今からちょっとコピペします
ジャマならあぼーんしといて
古いから間違ってる箇所のつっこみはなしで

470 ：番組の途中ですが名無しです ：05/02/08 16:29:26 ID:ALl8FbKN
Cellのこれ、PowerPCのコアが8つあるのかすげーと思ったら、結局1つじゃねーかよｗ

小さい8つのコアって記載されてるけど、これ単なるMMXのようなSIMD命令用レジスターの事だろ？

何がマルチコアなのかと小一時間問い詰めたいんだが・・・・
レジスターは【コア】とは言わんだろ
そんなもんコアというならMMXPentiumでもマルチコアだ　ｳﾞｫｹ!!

Cellのダイアグラム　http://pc.watch.impress.co.jp/docs/2005/0208/kaigai01l.gif

473 ：番組の途中ですが名無しです ：05/02/08 16:31:51 ID:KG2wmUsF
>>470
どこにレジスタと書いてある

474 ：番組の途中ですが名無しです ：05/02/08 16:34:06 ID:ALl8FbKN
>>473
>Cellの中に8個搭載されているSPEは、複数のデータに対して1命令で同じ処理を同時に行なうことができるSIMD型プロセッサだ。
>X86系CPUのSSEユニットが独立したプロセッサになったと考えてもいい。
>SSEと同様に、32bitの単精度浮動小数点データ4個や整数データ4個を1命令で同時に処理できる。

http://pc.watch.impress.co.jp/docs/2005/0208/kaigai153.htm
単なるレジスタですな

139 ：Socket774 [sage] ：05/02/09(水) 06:14:51 ID:cnHOdkPn
227 :Socket774 : 04/11/30 07:41:07 ID:84EYjZr6
>>225-226
cellってどんなアーキテクチャなんかな？
なんかIBMのPowerプロセッサにベクトルユニットをコプロセッサとして複数
つなげただけの悪寒…

結局やられそうスレの予想通り。萎えた。

149 ：Socket774 [sage] ：05/02/09(水) 12:52:27 ID:Giwitjc4
各演算部の同期はPPEでしかやれんし（SPEから各SPEに対して調停する機能が無い）
G5のベクタ演算する箇所を、名前は忘れたが、ダイの上にベロッと並べた感じ。

まあ確かに汎用型CPUであるP4やAthlonと比較して
ストリーミング型の処理をやらせりゃ速いんだろうが
こんな構造してれば当たり前だろと思う。

173 ：Socket774 [sage] ：05/02/09(水) 22:04:18 ID:dnpQ+B8a
>>167
>Cellの各プロセッサエレメント、
>PPEとSPEはどちらも既存のハイエンドプロセッサよりも構造が簡素化されている。
>複雑なスケジューリングを行なわないことで、
>モダンCPUを重くしている原因である制御系部分を簡素化している。

Cellの正体をズバリ書いたな　さすが後藤。

要するに今時のCPUがやれる高度なスケジューリングは不可能。
命令依存関係が無いストリーミングデータを
ただひたすら処理するプロセッサだと。

252 ：Socket774 [sage] ：05/02/10(木) 23:33:13 ID:M4eOQpwm
ttp://ascii24.com/news/i/tech/article/2005/02/10/imageview/images765505.jpg.html
これ見るとSPEとL2キャッシュを除いた
肝心のPPC部分は1/10程度しか無いんだよね。

一体どれだけゲーム用として割り切って機能削りまくったのやら。
仮に実機が２ギガ前後で動作するとして
同クロックのG5辺りと比較したら一段どころか
２〜３段は性能低そう。

256 ：Socket774 [sage] ：05/02/10(木) 23:56:45 ID:Dj/pe3BU
SIMD演算ユニットを８つ積んだが、コイツらを効率的に回すという
一番大事な部分をOSとコンパイラに丸投げしたのはどうよ？と思う。
８つあるユニット間の高度なスケジューリングはCell自身ではやれんよな。
変な所が尖った性能を持っていても、システム全体のパフォーマンスは上がらないと思うが。

257 ：Socket774 [sage] ：05/02/11(金) 00:01:09 ID:JV0N5HE3
でもあれだろ、SIMDってその性能使い切るためには、コンパイラの最適化性能も
さることながら、コード書く人間の方でもそれなりにSIMDを活かすようなコーディングを
しないといけない訳で、こんなけSIMDユニット積んでもそれを活かせるような状況に
なるのか甚だ疑問だ。まして今や、職人的なコードは避けて、なるだけ汎用的なコードを
書きましょうという教育を受けてきた世代がプログラマの中心となりつつある時代なのに。

259 ：Socket774 [sage] ：05/02/11(金) 01:12:54 ID:CJqP/Dzy
>>252
ウチら自作板住人が普段慣れ親しんでるCPUとは
全く異質なものだね。
ダイのほとんどがベクタ演算ユニットで埋まってる。

ストリーミング系処理に特化した、といえば聞こえはよいが
そのための代償は大きいよ、これじゃ。

266 ：Socket774 [sage] ：05/02/11(金) 07:57:16 ID:aXKmDlMO
SSE2みたいなのが八つあっても並列動作出来るのは半分がいい所だろ。
ご自慢のSIMD演算も実効性能は大したことはなさそうだ。
まあゲーム機用のCPUだからスペック云々はあまり問題じゃないかもしれないけど。

321 ：Socket774 [sage] ：05/02/13(日) 13:39:22 ID:siC1TrqZ
結局はPowerPC+DSP８個か。パワーはありそうだけどね。

407 ：Socket774 [sage] ：05/02/25(金) 09:24:27 ID:VBde/PuJ
>>404
だな…Cellをまともに乗りこなせる神プログラマはいくらもいないだろう
厨房が書いたコードでも超並列化できるコンパイラでも作れるんなら話はまだ違うだろうけど…

PS2もそうだが相変わらずSCEは開発者の方を向くつもりはないらしいな

528 ：Socket774 [sage] ：05/03/13(日) 19:43:06 ID:YWmUEOA/
もっともプログラマの間では整数演算が遅いせいで、ルーチンの実行
には向いてないっていうのは定説だからね。
明らかにAthlon64とPentium-Mの方が有利だということでFA。
並列実行は本来並列数に対して√倍が理論値だから、足して200GFLOPSって
いうことを言ってしまう事自体誤解をねらったキャンペーン。
後藤とかそれくらいのこと分かってて並列で合計なんFLOPSとか連呼。
もうそういうレベルの製品でしかないんだよ。

アーキテクチャがPower系でも互換品だからね。
結局分整数を使った岐探索系の学術計算に命張ってる人はCellが全然
向いてない事を明言してるし、物理現象をトレースする座標計算だけが
学術計算と思ってる、科学を勘違いしたサラリーマンとか学生を明らかに
ターゲットにした記事を情報系のページが繰り広げてる。

こういう状況って、メジャーで2割5分20本くらいの中距離ヒッターだった
選手をキャンプ中に褒めちぎるスポーツ紙と全く変わらんよ。

625 ：Socket774 [] ：05/03/15(火) 01:53:47 ID:69HoDsHb
IBMは、マイクロソフトにモノジニアスマルチコアを採用させて
ソニーにヘテロジニアスを採用させるわけか。
前者はMSより委託の自社製造だから、冒険はせずに
POWER4のノウハウを流用
後者は、失敗してもソニーがダメージを食らうだけだから冒険しまくり

んで勝利者がどっちでもIBMは利益を得ると・・・・

>>126-129
頭悪すぎて吹いたｗ

【企業】ソニー、PS３の心臓部「セル」などを含む『先端半導体』の生産撤退…東芝に1000億円で売却
http://news22.2ch.net/test/read.cgi/newsplus/1189808312/

また外販に失敗ですか。IBMも糞だな。

GK乙

PS3の失敗は明らかだしな。
次世代機でぶっちぎり最下位という・・・。

PC Watchも結局、お金を貰って広告を書くくらいだから、
しかたがない。現状を考えると日本にはメーカーの影響を受けずに、
自由に書くような団体は無いってことさ。
まあ海外のもどこまで信用できるかは知らないが、
少なくとも日本よりは信用できるな。

sonyの決算からPS3のコストを計算すれば明らかなように、CELL/B.E.を半導体部門→ゲーム部門
に販売するという形式で、利益の付け替えをしていた模様す。で、半導体部門わ黒字、ゲームわ赤字と(笑)
そういう意味でわ、SCEIが直接ファブを所有していた時代と違って、ゲーム部門に内製のメリットわ
無かったように思われるす。

Freescale Technology Forum Japanで公開されたBook-E PowerPC 32-wayのSoCす。
http://pc.watch.impress.co.jp/docs/2007/0914/freescale.htm
http://pc.watch.impress.co.jp/docs/2007/0914/freescale_21.jpg
　　--------------------
　　PowerアーキテクチャのCPUコアを最大で32個と数多く内蔵できる組み込み用プラットフォーム(SoC)を
　　紹介した。CPUコアの動作周波数は最大1.5GHzと高い。バスではなく、スイッチド・ファブリックによって
　　各CPUコアを高速に接続する。
　　--------------------
かつてIBMの半導体部門のPowerPC担当重役だったLisa SuもCTOとして加入していることでもあり、
Freescaleの動向も目わ離せないかと思うす。

Q7について何か知らないか？

>>131
家電メーカが自前のFabでCPU作るのってどうよ？と思ってたし。
家電用のシステム制御とエンコ/デコチップだったら
買ってきた方が安いから。

まあ当然の結果かと。
ネタとしては十分楽しめたからヨシとしましょう。

日経って、最初さんざ煽ってヨイショしといて、傾くと叩いて批判記事。
バブル経済の時もそう、好きになれﾈｰな。

>>138
"Q7"ネタわ、私もTheRegsの記事が初見す。

それは残念
安藤さんにうっすら期待しとくか

事実上のPS3敗北宣言でしょこれ。
仮に儲かる見込みがあるなら、5000億かけたFabをたったの1000億で売るような必要は無い。
なにより売却益をPS3のカツ入れには使わない。

新プロセスのCellは自社生産しないという
ずっと前の発表の段階であらかた見えてた。
ちょうどお前さんがPS3買ってはしゃいでた頃のお話しさ。

>家電メーカが自前のFabでCPU作るのってどうよ？と思ってたし。

家電屋だろうが
大口供給先が三つも四つも有るのであれば
自社工場で作った方が安上がり。

大口供給先が三つも四つも有れば、の話だが。

>>139
　　-----------------
　　家電メーカが自前のFabでCPU作るのってどうよ？と思ってたし。
　　-----------------
あなたがそう思うのわ、勝手す(笑)
http://www.watch.impress.co.jp/av/docs/20070619/pana.htm

松下は頑張ってるよね
でも、あと何世代持つんだろ

ソニーは家電メーカーである前に世界に名を連ねる（元）半導体メーカーだろ

むしろ、家電メーカーが玩具屋と同じ市場で「ゲーム機」出してるのってどうよ？ってな話になるし。

ヲタクの経営批判なんざ百万年早い。
オシッコして寝なさいっていつも言ってるでしょ。

誰か経営批判してたっけ？

ナンで釣れるかな、わざわざ別IDで

「ソニーの半導体生産設備の売却」報道は誤報の模様
http://www.itmedia.co.jp/news/articles/0709/15/news019.html

また日経の飛ばし記事だった？ｗ
もう最高。

スレと関係ないんだけどさ、俺「釣り」とか「釣り師」っていうのは、

　釣り師 ↓　　　 　
. 　　　　　　　　 　 ／|　←竿
　　　　　○　　／　 |
.　　　　（Vヽ／ 　 　|
　　　 ＜＞　　　　　|
ﾞ'ﾞ":"''"''':'';;':,':;.:.,.,＿_|＿＿＿＿＿＿＿＿＿
　　　　　　　　 　 　 |
　　餌（疑似餌）→.§　>ﾟ++<　〜
　　　　　　　　　　　　　　　　　の組み合わせだと思ってたんだけど、

最近自称釣り師がダイレクトで自分の本音を攻撃されて「釣れた！」とか
言ってるの多いよね。
　これは、どっちかというと、

　　　 　 　 　 ,〜〜〜〜〜〜 、
|＼　　　　　（　釣れたよ〜・・・）
|　 ＼　　　　｀〜〜〜v〜〜〜´
し　　 ＼
ﾞ'ﾞ":"''"''':'';;':,':;.:.,.,　 ヽ○ノ
　　　　　　　　　 ~~~~~|~~~~~~~￣￣￣￣￣￣￣
　　 　 　 　 　 　 　 　 ト>ﾟ++<
　　　　　　　 　 　 　 ノ）

かと思うんだけど、どうよ？

しかも一面すっぱ抜き。いつものことだけどさ。
でも火のないところに煙は立たないんだよね。

>>153
はー？

そんなん株価対策の一環に決まってるだろ。なんで連休はじめに発表があったと思ってるの。
Cell事業撤退に対して株主の支持を得るための演出の一環。


>>154
テラGK乙ｗｗｗｗｗｗ

>>156のうそつきっ!!
ようかいけむり
http://www.tnc.ne.jp/oasobi/oasobi02/75youkaikemuri/03.html

という事で全て韓国起源で

これが日経の飛ばし記事なら
NHKも日経に乗じて飛ばしたことになるな

Q ソニーも東芝も否定しているぞ
　https://www.release.tdnet.info/inbs/I_main_00.html
A 決定を否定したのであって、そのような予定は無いと否定したわけではありません。
　報道できる段階ではないというだけで、計画の最終段階ということは十分あります。
　類似の例・・・・
　2007年7月25日
　伊勢丹IR　「弊社として何も決定した事実はございません」
　http://www.isetan.co.jp/icm2/jsp/isetan/financial/news_pdf/070725_news.pdf
　
　2007年8月23日
　株式会社伊勢丹と株式会社三越との共同持株会社設立による経営統合に関するお知らせ
　http://www.isetan.co.jp/icm2/jsp/isetan/financial/news_pdf/070823_news_japanese.pdf

Q でも、決定ではないんでしょ
A この計画が頓挫すると、むしろやばいです。
　有り余る在庫のために止まっているラインがあることは想像に難くありません。にも
　かかわらず、工場を維持し人件費を払い続けるために赤字を垂れ流すことになります。

それ以前に>>153の記事の内容をちゃんとよめ。
誤報でしたという撤回系のニュースではなく、
>>153には、SONYと東芝が{決定した覚えは無いんだからっ}
と公式に否定しました
というニュースなだけだが。

あ、自分でフォローしたか。

>>157
チンコに食いつくなよ、ダボハゼが。

>>146
>H.264/MPEG-4 AVCやVC-1、
>MPEG-2などのコーデックを搭載する1チップのシステムLSI

家電向けASICを
CPUと呼ぶのはお前の勝手すけど
間違ってるす

>>139ちゃんと読んでる？

>>165
記事本文にもあるけど
＞セキュア処理にも対応する独自のマルチプロセッサ技術を採用
一応CPUも載ってるんだけど、詳細不明だが。
概要のダイ写真見たら、CPUが占めている面積は狭いけど。

産経：最先端半導体の設備、ソニーが東芝へ売却検討
http://www.sankei.co.jp/keizai/sangyo/070915/sng070915001.htm

毎日：ソニー：最先端半導体の生産設備、東芝へ売却検討
http://www.mainichi-msn.co.jp/keizai/kigyou/news/20070916k0000m020029000c.html

読売：ソニー、東芝に先端半導体設備売却へ…ＭＰＵ生産から撤退
http://www.yomiuri.co.jp/atmoney/news/20070915i304.htm

朝日：ソニー、ＰＳ３の「セル」生産撤退　東芝に売却へ
http://www.asahi.com/business/update/0915/TKY200709150062.html

日経：ソニー、先端半導体の生産撤退・東芝に1000億円で売却
http://www.nikkei.co.jp/news/sangyo/20070915AT1D1406014092007.html

中日：ソニーが最先端半導体生産から撤退　ゲーム機用設備売却へ　東芝と交渉
http://www.chunichi.co.jp/article/economics/news/CK2007091502049093.html

TBS：ソニー、半導体設備を東芝に売却へ
http://www.nicovideo.jp/watch/sm1064823

↑暇人

まあ、こんなとこで延々やるネタじゃないわな

こうくどくやってるのを見ると競合他社による風評に思える

【レビュー】
利用しやすくなったダイナミックリコンフィギュラブルプロセッサ技術
http://journal.mycom.co.jp/articles/2007/09/14/drp/index.html

http://www.starc.jp/download/sympo2007/11_yoshimori.pdf

SoP (Sea of Processor) だって
「組み込み用途では主導権を握れる余地が残っている」ってほんとかよ

もうなんかIntel以外は辺境のﾈﾀしか残っていないのかもね
いわゆるニッチ市場というか

おっと、まだIはやる気ﾏﾝﾏﾝだｗ
90年代前半のように傾いて金が無くなる前に頑張ってﾁｮｳﾀﾞｲ
ﾏｼﾞ

インテル、32nmプロセッサを2009年に市場投入へ
http://www.computerworld.jp/news/plf/79409.html

順風満帆だなインテル

ほいほいと半導体に1000億クラスの設備投資ができるのって
もうIntelかIBMぐらいしかない気がする

IBMが半導体に、そんなに出さないのでは

二強を挙げるならIntelとIBMじゃなくてIntelとTSMCな気がする

>>180
TSMCはプロセス・製造に先んじてるが
architectureは造ラン。製造と割り切った商売よ。
>>178
5000億ｽｯた某社の立場は…

>>181
あら、設備投資の話じゃなかったのかしらん？
早とちりしてすまんね。

明らかに>>181の早とちり

社員乙

0.35ミクロンは何年も使いつづけたのに、45nmはもう更新なのか。

Nehelemのダイ写真が出回っていることわ、周知かと思われるす。
http://pc.watch.impress.co.jp/docs/2007/0920/kaigai388_13.jpg
注目わ、キャッシュやI/Oに対するコア面積の割合の大きさかと思うす。ちと方向性が違うすけど、
牧野氏のマイクロアーキテクチャの進歩に関する見解わ的確だったすかね。。。
http://jun.artcompsci.org/articles/future_sc/note015.html
　　---------------------
　　　もっとも、マイクロプロセッサの場合、増えたトランジスタは、クロックを上げること、大きなキャッシュ
　　をつけることで多少でもメモリアクセスを減らすこと、等に使っているわけで全く無意味というわけで
　　はないのですが、最も有効な使いかたか？というとまあ必ずしもそうではないかな、という気もします。

　　　こうやってみると、広く使われる計算機アーキテクチャを決めているのは、比較的単純な技術的要
　　因と、それに適したアーキテクチャがでてくるまでの時間遅れだ、といえるように思います。 Cray の
　　ベクトルアーキテクチャも、i860 でのシングルチップ化したパイプラインプロセッサも、技術的にそれ
　　が有効になった時期より 5-10 年遅れて現れています。1995年以降の CMOS VLSI の技術トレンド
　　に適合したアーキテクチャはまだ現れていない、ということでしょう。
　　---------------------
Intelがトランジスタの使い道に関するブレークスルーに至ったのだとすると興味深い話す。

東芝、Cellの技術を用いたマルチコア映像処理エンジン
−HD映像の高速変換などに応用可能な「SpursEngine」
http://www.watch.impress.co.jp/av/docs/20070920/toshiba.htm

>186
左右で反転してるので左側で言えば、コアの左上が整数演算器で右上がL1キャッシュ、下がSSEのレジスタか演算器に見えるけど、どうだろう？

L1ってL2の近くにある事が多いけどNehalemはコアが逆に付いてる様に見えるな

なんかCore2と比べてキャッシュの割合が大幅に縮小したような

ちなみにPenryn12M→Nehalem8M
ダイサイズはNehalemのほうが大きい。

Core 2ファミリの大容量キャッシュは足回りの弱さを補う意味が大きかったから
Core 3世代では減っても不思議は無いでしょ。

メモコンとQPでキャッシュにして6〜8MB分位あるね

ShanghaiでL3が6MB化すれば総容量は8MBになってNehalemと同じになるんだよな。

安藤氏のNehalemに関する感想す。
http://www.geocities.jp/andosprocinfo/wadai07/20070922.htm
　　---------------------
　　コアの詳細は不明ですが，2スレッドのSMTをサポートすると言っています。なぜ，以前のHyper-
　　Threadでは無く，学会/業界標準のSimultaneous Multi-Threadに用語を変更したのかも不明です。
　　---------------------
以前から安藤氏がインテルの"markitecture"を批判しているのわ知っているすけど、Pen4のHyper-
Threadingが商用プロセッサにおける最初のSMTの実装だったのわ事実す。当時と現在で"SMT"という
術語の一般的な認識を比較すれば、文句を言うような話じゃ無いと思われるす。
　　---------------------
　　今回の発表では，メモリはDDR3を3チャネルサポートとなっていますが，3月17日の話題で紹介し
　　たThe Inquirerの記事では，これはVolume用のThurleyで，ハイエンドサーバ用は4+1チャネルの
　　FB-DIMMをサポートとなっています。
　　---------------------
ちなみに、もしこのあたりの話が本当ならNehalemわハイエンドプロセッサにおけるモジュラー設計の
大成功例となるかと思うす。

１．NetBurstを黒歴史にしたい
２．Hyper-Threading名称は後ですごいの出したときに使う予定
３．リリースするときには名称使うよ

　　-----------------------
　　[Tylersburgのインタコネクト構成について]
　　CPUからIOへのパスが1本しかないと，どこかでパスが切れると，重要なデータを抱いたディスクが
　　見えなくなってしまったりするので，ハイエンドのサーバでは2つのCPUから同一のIOに接続できる
　　構成を採るのが一般的ですが，このTylersburgはIOハブのレベルでそれが出来るという点で，
　　AMDのチップセットより優れています。
　　-----------------------
メインフレームクラスのRASが売り物のSPARC64のアーキテクトとして、こういう感想になるとわ思う
すけど、これってTylersburgの製品セグメントから考えて、プロセッサ直結のメモリに対するI/Oからの
DMA性能を考慮してのことかと思われるす。(統合ビデオ等々)
Intel I/OAT (http://www.intel.com/technology/ioacceleration/index.htm)のようにIntelわI/Oに関して
プロセッサを介するデータのコピーを削減することで効率を上げることに注力しているす。

>>195
　　------------------
　　３．リリースするときには名称使うよ
　　------------------
いままで"xxx Technology"と銘打ったモノわ、すべてそうやったすから有りそうな話す。
そもそもHTTも"Jackson Technology"だったす。

ちなみにIntelわMontecitoでSoEMTを"HyperThreading"と銘打っているすから区別をつけるために
専門化向けのIDFでわSMTと呼んでいたという可能性が一番大きいかと思うす。
マーケティングとしてわHyperThreadingとかHyperThreading2とかやりそうす。

>>194
BarcelonaだってFB-DIMMには対応してる。
将来に渡って使う気無いみたいだけど。

トレースキャッシュを使うという情報はないが、やっぱり逐次デコードか。
CellのPPEみたいな小さなコアですら交互にフェッチしてるんだから実装コストはそんなにかからないとは思うが

どういう割合で振り分けるのかしら？半々固定じゃないとは思うが。
素人考えだけど、パイプラインの中にプロファイラがあってフェッチユニットにフィードバックするとか。

↑SMTの実装方法の件ね

>>186の後、もっとマシなNehalem画像を探していたすけど、無いので>>186のリンク先のスライドの
写真を元にした感想す。
　・まず興味深いのわ、Barcelonaのレイアウトとの類似性す。
　　(http://img62.imageshack.us/img62/6079/dieoi4.jpg 参照)
　　　共に中央ににノースブリッジを配置し、下に最終レベルのキャッシュ、左右にI/O、上にメモリインター
　　フェース。。。といったレイアウトに見えるす。
　　　周辺側のコアわNBから遠くなるすから、コアの隣にNBを配置するという動機より、電源を分離する
　　ために、この配置が都合が良いのだと思われるす。

　・L1とL2が妙に遠い
　　見たところ、4つ並んでるコアの上にL1があり、下に並んでいるキャッシュから随分遠いす。Barcelonaの
　　L3もL1から見ると遠くてレイテンシも大きいす。実わNehalemの最終レベルのキャッシュわL3なのか、
　　L2から直接データを読み込む機能があるとか、何か予想外のしかけがあるような気もするす。

ヒント：movntdqaってL2以下から16バイトをダイレクトに読む命令だよな？

>>202
メモリ->レジスタの転送命令わ、マルチメディアISAを備えるアーキテクチャで特に珍しい命令じゃないす。
>>201で書いた話わ、メモリ引数がL2ヒットした場合にデータパスが特別な扱いを受ける(例えば、
実行ユニットの入力として直接使用される)可能性を考えているすけど。。。

POWER6でもロード／ストアキューに存在するデータわ、レジスタを介さずにそのまま演算器の入力と
して使えるらしいすから、L2が遠くなったことの代償として間のバッファを大容量化し、多機能化する
というのわ可能性があるかと思うす。

比率から計算してみてけれ
http://www.dvhardware.net/news/intel_penryn_45nm_die.jpg


AMDのみたいにL1とL2に同時に要求かけられるような設計かもわからんね。
あと、共有してるラインはL2にしか置かないとか

SSE4のパフォーマンスについて載ってるけど

http://softwarecommunity.intel.com/articles/eng/1248.htm
http://softwarecommunity.intel.com/articles/eng/1246.htm

さてこれ、コーデック周り以外なんかうまい活用法が思いつかないんだが。

> 以前のHyper-Threadでは無く，学会/業界標準のSimultaneous Multi-Threadに用語を変更

HTと書くとHyper-Transportと紛らわしいから…とか言ってみるてすと

SSE5の件もあるし、AMDは意図的に紛らわしい名前付けてきてるに決まってるだろう

>>206
　　----------------
　　コーデック周り以外なんかうまい活用法
　　----------------
巨大テーブル参照とかどうすか？正しいアルゴリズムかどうかわ知ったことじゃ無いすけど。。。

>>209それだ！

http://www.geocities.com/tk2001b/utripper/

このソフトはUFC-CryptをSSEで再実装してるけど、こいつはmovntdqa使えば速くできるかもしれん。

>>195
Ultra-Threadingとかなんか別の名前考えると思われ

>>211
GPUが使ってたような

飽ーきてきちゃった

PS3 Cellを6.21GhzまでOC化成功！！
http://www.youtube.com/watch?v=77W5at3TbWM

ﾖｼｷじゃねーか

非常に高価なGUPでSIMM系の一部処理をする機能が付加されるからCPUではSIMM系の性能は不要だとする
アフォな意見があるのには驚かされる。
そもそも、導入コストを考えても両者は別の価値を持つ。
3Ｄ性能を追求する一部のゲームオタクの為だけに高価なGPUが存在しているとも言える状況下で
一般利用者には殆ど縁の無い高価なGPUを必須とするかのような論調はバカらしくもあり愚かだ。
そして、GPUそのものがそれにより高消費電力＆高発熱であるのならば尚更、特殊な人だけの為に存在し、
一般利用者には縁遠い存在であり続けていて欲しい。
その意味においてもCPUでのSIMM系能力とGPUのそれとは別価値であり同列に扱うものではないと言える。

>3Ｄ性能を追求する一部のゲームオタクの為だけに高価なGPUが存在しているとも言える状況下で
技術力を誇示するためじゃないの>高価なGPU
ゲームヲタクだって、大部分の香具師はミドルしか買わないよ

SIMM系って何？

>>217
>>216っていわゆる『雑音コピペ』というヤツなんで、相手にしないほうが良いかと思うす。
http://pc11.2ch.net/test/read.cgi/jisaku/1186625438/523 とか。

検索すると3年以上前から存在するみたいす。
http://z-temp.hp.infoseek.co.jp/2ch/Prescott699-.html

ちなみにもっさりスレで暴れてる●ﾃﾍ権田●が当時の録音

>>221
マジかよｗｗｗｗｗｗ

>>222
頭のおかしいアム虫が相手構わず認定して回っているすから、当人に聞いた方が良いかと思うす。
私も何度ありがたい認定を受けていることやら(笑)
http://pc11.2ch.net/test/read.cgi/jisaku/1189440665/291
　　-----------------------
　　291 名前：Socket774 投稿日：2007/09/16(日) 18:46:10 ID:gHqDu/Oe
　　　　MACオタわチンポコ様（旧名：雑音）に違いねぇっす。
　　-----------------------

>>222
マジだよ。
言葉遣いがすごく似てる。
ゴミのことを503君とか言ったりするし。

ちと余談すけど、PS3の批判本の作者がゲハのスレッドに現れて狂態を晒したらしいす。
２ちゃんねるの悪名伝説がまた一つ(笑)
この本　http://ktane.moe-nifty.com/sizuma_drive/2007/09/3_4f7d.html
問題のスレッド
http://megalodon.jp/?url=http://ex23.2ch.net/test/read.cgi/ghard/1190543935/&date=20070924143554

匿名掲示板で自分語りを始める輩が破滅する事例の追加ということで。。。

必死チェッカーの記録
http://hissi.dyndns.ws/read.php/ghard/20070924/ZUR4cFptWVAw.html
　　--------------------
　　ぼそ。
　　２ちゃんねるは俺もヒマな時とかによく見てたし
　　ヒッキー厨房の生態なんかも把握しているつもりだけど
　　もう少しこの澱んだ空気をなんとかしないと２ちゃんねるは終わり
　　現実世界と虚構世界の判断が付かないプアチャンの溜まり場になっている
　　こういう手合いとは草の根ネットの頃から渡り合ってきたし
　　本気出して連中を掃除しても良かったんだけど
　　あまりにレベルが低すぎて反撃の手を緩めてしまう
　　ネチケットという言葉を使うつもりは無いが（ネチケットって言葉大嫌いだし）
　　もう少し社会人としての最低限マナーを学んで書き込んで欲しい
　　別に業界人が来たら諸手を挙げて敬えとかそういう事を言ってるんじゃない
　　ただ最低限、人の話を聞くくらいの態度は持って欲しい
　　これは２ちゃんねるの問題じゃなく今の日本全体の問題だと思う
　　そろそろこの国は臨界点が来ている気がする
　　このスレッドでの俺の独り言は誰も知られることなくdatに落ちるだろうけど
　　何年後でもいいから電子の海に乗って誰か一人でも良識ある人の目に留まって欲しい
　　ライター稼業のおじさんの独り言でした
　　--------------------

>>225
これは酷いｗｗｗ
ヒッキー厨房、プアキャン以下の低脳自演厨ｗｗｗｗ

ｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗ

まあ、どっちにしろゲハの流れはオカシイよ

>>228
　　------------------
　　まあ、どっちにしろゲハの流れはオカシイよ
　　------------------
別にゲハの問題というより、匿名掲示板の使い方が判らないおバカさんがいるというだけの話す。
団子さんも自分自身に関する今までのカキコミを考え直した方が良いかと。。。

ついでに今回の件わ、学歴信仰の方にも良い反面教師だったと思うす。

朝からエドウィン信仰の人弄ってるよ

しかし、問題【定義】はねーよな

こんなんでも文書書きがつとまるんだな

多根氏>>225-226で飽き足らず、火消しを図って更に墓穴を掘りつつあるすね。
今時珍しい程の火事場になっているす。
http://ex23.2ch.net/test/read.cgi/ghard/1190615019/
http://ex23.2ch.net/test/read.cgi/ghard/1190632555/

もう売れんなこの本

TM2が作動するような温度になった時点でどこそこやられててもおかしくないと考えるがな俺は

http://tmp6.2ch.net/test/read.cgi/mog2/1190155780/683

http://tmp6.2ch.net/test/read.cgi/mog2/1190155780/687

論破されてるし（笑

http://tmp6.2ch.net/test/read.cgi/mog2/1190155780/686

http://tmp6.2ch.net/test/read.cgi/mog2/1190155780/689

またまた大恥かいてますね。
温度変えてもOCによるエラーは解消できないそうですｗ

熊本あぼーん

団子用語集

あぼーん→かなわないから逃げ出すこと。

熊本スタンドアロンFF4系


234 名前：あぼ〜ん[あぼ〜ん] 投稿日：あぼ〜ん


235 名前：あぼ〜ん[あぼ〜ん] 投稿日：あぼ〜ん


236 名前：あぼ〜ん[あぼ〜ん] 投稿日：あぼ〜ん


237 名前：・∀・）っ━━━┓[sage] 投稿日：2007/09/24(月) 21:32:06 ID:RlQx0MtY
熊本あぼーん

238 名前：Socket774[sage] 投稿日：2007/09/24(月) 21:33:27 ID:2k8jlADu
団子用語集

あぼーん→かなわないから逃げ出すこと。

団子死亡した模様。チーン。

安物ジーパン自慢がなんか言ってるよ

逆さまダンゴ

馬鹿者、それはバールのようなものだ

くだらねぇ…

>>232

ちょっと笑った。

A助懐かしいな。
昔はvsスレにいつもいたのに。

東芝が「SpursEngine」搭載Qosmioを展示
http://pc.watch.impress.co.jp/docs/2007/1002/ceatec01.htm

ロームが不揮発性CPUを実演，消費電力を1ケタ削減
http://techon.nikkeibp.co.jp/article/NEWS/20071002/140085/

>>247
想像通りのものが早速出てきたｗｗｗｗｗｗｗ
これ自分でプログラム組めるの？

>>248
面白いアイデアだなあ。

内部レジスタを不揮発性にする事で、CPUのhalt状態を殆ど電源offに出来る
から、それで省電力化するって事か。Intelあたりが何段階ものステートを
用意して四苦八苦してる事を、思いっきり単純化出来る訳だ。

ただx86に使うにはレジスタだけじゃなくて巨大な内部キャッシュをどうする
かが課題だな。理想的にはキャッシュも全て不揮発に出来れば良いが、駄目
ならステートを２段階にする必要が有るし。

>>249
PS3と同じで、どれだけ使い易いライブラリやドライバを、東芝が用意出来るか
どうかにかかってる気が。

利用者にとってみれば、画像処理＆編集用の既存の拡張カードの類と、用途的
には変らないのだし。

>>249
今までの例から言って一般向けPCのおまけのアクセサリー的ソフトは社内でソフト組める奴にやらせて
それ以上のシステムに深くかかわるソフトや複雑なアプリケーションは外注だったと思う。

>>247
ようやく出てきたなあ。
待ち侘びていましたよ、わくわく。

>>188
＞下がSSEのレジスタか演算器に見える
実はL2なんじゃなかろうか（そのように見えないが…）
L1-L2が遠いとかL3はどこ？とかやたらデカくね？とか解決するんだが…

L2から遠いのはL1 Instで下のはL1 Dataだろ常考

そんなことどうでもいいからｵｼｯｺして寝ろよ小僧

↓別IDにてどうでもいいこと、一言ﾄﾞｰｿﾞ

アホ

良い週末をｗ

団子ってホモ？

>>255
なんだか見ないうちに太ったすね(笑)
それわそれとして、Nehelemの高品質画像が出回ってるのならリンクを教えて欲しいす。
　　-----------------------
　　L2から遠いのはL1 Instで下のはL1 Dataだろ常考
　　-----------------------
何度か書いているように、ダイ写真で見ているのわ『配線パターン』であってSRAMアレイのように
格子状にキレイに並ぶブロックわ、簡単に判別できるす。
で、コアの下側のブロックにわ32-64KBのSRAMアレイに相当する部分わ見当たらないすけど、
その"L1 data"ってどれのことすか？

そもそもL1とL2は近いところにあるはずという仮定からしてまちがっているのに
君達はよく半導体のプロでも無いのにダイをみてここまで長々議論できるな。

レジスタって、汎用・FP/SIMD各128本程度あってもたかだか3KB程度だよね
SRAMと単純比較は出来ないけど

>>262
　　-------------------
　　そもそもL1とL2は近いところにあるはずという仮定からしてまちがっている
　　-------------------
データフローに合わせた回路配置の重要性についてわ、これとか(笑)
http://www.ece.ucdavis.edu/~yanzi/esscirc06_submit.pdf

>>264
なんでピントのずれたソースをもってくるかなあ。
なんでもソースを張ればよいというわけではない。

現実のプロセッサのダイ写真をみていけば
L1とALUは近い位置にあるが、L1とL2は必ずしも近い位置には無い。
ただそれだけ。

L1はもちろんDataの方ね。

>>265
　　-----------------
　　現実のプロセッサのダイ写真をみていけば
　　L1とALUは近い位置にあるが、L1とL2は必ずしも近い位置には無い。
　　ただそれだけ。
　　-----------------
根拠わ印象すか(笑)
配線長わ速度に影響するので、データフローに合わせてレイアウトするのわ普通の話す。
解説記事なら、こんなんとか。
http://journal.mycom.co.jp/column/architecture/027/index.html

印象でもなんでもないだろ。どの部分の遅延を最小にするべきかの選択の結果、
実際L1とL2は必ずしも近いわけではないという事実があるだけですが。
MACオタみたいな理由も判ってないソース貼り逃げ野郎はｲﾗﾈ。

MeromもMontecitoと比べると近いとは言えない訳だが…
http://img.presence-pc.com/dossiers/quadcore/quadcoredie.jpg

＞どの部分の遅延を最小にするべきかの選択の結果
これが全てだよね〜
そもそもNehalemについてはほとんど何もわかってないし
写真も汚くて参考にならない

貼り忘れ
http://download.intel.com/pressroom/kits/itanium2/pix/DCI2P_final.jpg

>>269-270
単なる自慢とかオナニーじゃ無いなら、リンク先の写真に解説が必要だと思うす。
こういうヤツ。　
http://www-03.ibm.com/chips/photolibrary/photo10.nsf/WebViewNumber/906FCACC31275D0400256FDB00694A09
ちなみに、これ>>265の
　　-----------------
　　L1とALUは近い位置にあるが、
　　-----------------
が嘘っぱちだって証明すね(笑)
ALUが"Arithmetric and Logic Unit"って判って言ってるって前提すけど。
http://e-words.jp/w/ALU.html

＞＞配線長わ速度に影響するので、データフローに合わせてレイアウトするのわ普通の話す。
なら、
＞＞L1とALUは近い位置にあるが、
になるのが当然じゃねーの?

>>272
LSU (Load/Store Unit)が近ければ問題ないす。

>>271
＞リンク先の写真に解説が必要
簡単にわかるんじゃなかったの？
＞何度か書いているように、ダイ写真で見ているのわ『配線パターン』であってSRAMアレイのように
＞格子状にキレイに並ぶブロックわ、簡単に判別できるす。

>>274
　　-----------------
　　簡単にわかるんじゃなかったの？
　　-----------------
ALUわSRAMアレイじゃ無いす。

>>275
MeromもMontecitoと比べるとL2(L2D)とL1Dが近いとは言えない訳だが…
これでいい？

>>276
MeromとMontecitoじゃ随分スケールが違うすけど。。。

>>276
　　------------------------
　　MeromもMontecitoと比べるとL2(L2D)とL1Dが近いとは言えない訳だが…
　　------------------------
この図を見ると間違ってると思うすけど。。。
http://content.answers.com/main/content/wp/en/0/08/Montecito_micrograph.jpg

上のリンク先の図の原典わIntelのISSCCの論文とのことすけど、Intel的なメモリ階層わ一般の
定義と異なるようで、
　L1 -> L0
　L2 -> L1
　L3 -> L2
となっているす。したがって一番大面積のSRAMアレイ(通常L3に分類される)わ"12MB L2 Cache"
と表記されているす。

ItaniumのL1$(16KB + 16KB)をIntelがL0$と呼んでいたのは結構昔の話で最近の最適化ガイド(勿論Montecitoでも)等ではしっかりL1と記述されているわけだが
まあ凄い揚げ足取りだな、とｗ

>>280
>>279わ図の解説をしただけす。見れば判るように、256KB L2D (L1D)と16KB L1D (L0D)わ、
隣り合っているものの、決して距離わ近くないす。

Montecitoのサイズの参考までに
http://www.technovelty.org/images/montecito-prescott.jpg

MACオタが例のごとく自尊心優先の反論で話がそれてきているようだが、
L1-L2の距離云々の話は待ちがいってことで終了。

>>281-282
＞隣り合っているものの、決して距離わ近くない
NehalemでL2とL1の距離が遠いという持論も崩壊するけど、いいの？（ｗ

>>270
ItaniumのラストレベルキャッシュはL3です

>>284
　　------------------
　　NehalemでL2とL1の距離が遠いという持論も崩壊するけど、いいの？（ｗ
　　------------------
崩壊しているのわ、あなたの頭だと思うす。見た通りということで。
Penryn ダイ写真 http://download.intel.com/pressroom/kits/45nm/Penryn%20Die%20Photo_300.jpg
Nehalem >>186リンク先

正: 崩壊しているのわ、私の頭だと思うす。
typo??

> >>279わ図の解説をしただけす。見れば判るように、256KB L2D (L1D)と16KB L1D (L0D)わ、
> 隣り合っているものの、決して距離わ近くないす。
MACオタの持論では、L0とL1は近くなければならないはずだが??

>>285
団子の食い過ぎだ
運動しろ

>>288
>>276の『MeromよりMontecitoの方が近い』という電波カキコが間違っていると書いているだけすけど。。。

カキコとか言うなｗｗｗきめぇｗｗｗｗｗｗ

http://chip-architect.com/news/K8L_floorplan.jpg
これをみるとLSUがALUに近い必要性すらないようだな。
今まで貼られたダイ写真をすべて見た上で、L1とL2は近くなきゃいけないなんて
仮説を信じている奴はもういない罠。

>>292
chip-architectの情報わ独自解析なので公式の情報じゃ無いす。
それわ、それとして結果的にK8のL1が非常に遅いのわ事実す。
http://www.techreport.com/articles.x/13224/3

俺も実はchip-architectはあまり信用して無いが、
このスレのMACオタの解析はもっと信用してないぞ。
当のPPC970FXすらあまり近いとはいえないね。

>>292
確かにないよ。L1のレイテンシ分は最低でも先に読み始めるからね。

http://www-941.ibm.com/collaboration/wiki/download/attachments/860/POWER4-5-Cores.jpg

>>294
　　---------------
　　俺も実はchip-architectはあまり信用して無いが、
　　---------------
Hans de Vries氏の話わ、AcesHardwareやRealWorldTechの掲示板でしばしば読めるすけど、
信頼できる人物だと思うす。

>>296
http://pc11.2ch.net/test/read.cgi/jisaku/1190954072/343 に何か言いたいことでもあるすか？

しかし、Intelの公式サイトのNetBurstのプロットとchip-architectのダイ分析とを
比較すると結構違うんだな。

http://www.chip-architect.com/news/Northwood_130nm_die_text_1600x1200.jpg
http://www.activewin.com/reviews/hardware/processors/intel/p428ghz/cpuarch.shtml
下のリンク先のがIntelの公式サイトのプロットをそのままはっている記事。
上のと比較すると大体は合っているが、Dynamic ExecutionとHiperpipelineの
部分の対応がいまいち。別にIntel公式の方が正しいというつもりはないけどね。

ちなみにWillametteとNorthwoodの比較になっちゃうけど、両者は
それほどレイアウトに違いはないので。

>>300-301
特におかしくないすけど。。。
下のリンクの解説図とダイ写真わ90°回転しているし、chip-archtectの図わ更に90°回っているすのわ
判るすか？

intelを信じたり信じなかったり大変だな。
ダイ写真も疑ってみてはどうよ。

どちらかというとレイアウトの制約のほうがキツいんだが

さあ
加算機とそのしくみから話そうか？

>>305
良い参考文献があって良かったすね。
http://journal.mycom.co.jp/column/architecture/index.html

MACオタ　= 自分の読んで理解できないソースを引っ張ってきて知ったか

プログラムカウンタってレジスタにadderでインクリメントしてるわけじゃねーんだよな
素敵な素敵なハードのお話しの始まりです

そろそろどっかのサイトへのリンクを元にした進行はあきた。
勉強もかねて、>>305, >>308の流れキボン。
安藤氏のmycomのやつはいまいち読みにくいし。紙面で読めるなら別だが、
Webで普通に読めるテキストのレベルの限界をこえてるという罠。

>>309
まともな科学教育を受けているなら、図もなし数式もなし実験もなしの文字だけでそういう勉強を
するなんてことが、どれだけ困難か想像できる筈す。
科学や技術わSF小説じゃ無いすよ(笑)

単にPC画面で普通に読める文章じゃないなといっただけだけど…。
とっぴなレスがついたな。

このスレは自作板の中では異質。リンク貼りは他に沢山あるし、
原点にかえった話がみたい。
http://cpu.jisakuita.net/architecture/1082357989.html

>>311
いや、参考文献のリンク抜き、文章のみ、内容の真偽も不明な匿名掲示板で何を学べると思い込んでいるすか？

多分、MACオタは文系だと思う。書き込みから理系/エンジニアに対する
コンプレックスがにじみ出ているね。

コンピュータアーキテクチャは工学分野の中では数学の活躍場面が相当に少ない分野でしょ。
定量的考察といっても数学的には難しくないよね。概念的な話が中心。
それに工学や製品開発における数式の駆使は目的を達成するための手段の1つであって、
そればっかりやってるわけじゃないよ。概念的、直感的理解も大事なんだけど。

ちなみに私はコンピュータに関しては素人だけど、仕事は開発系。

もうね、情報技術やソフトウェア工学以前の話。
最小構成のコンピューターやCPUそのものの基本構造から勉強するべき。

専門書読み漁る羽目になるけどね。その前に数学(特に整数、論理演算の分野)ができないと話にもならない。

古臭い本だけどペターソン＆ヘネシー嫁

安藤氏の記事はあとで書籍化されそうだよね。
従って、今はあまり読む気は無い。ちなみにヘネパタは何年か前に読んだ。
ヘネパタは、RISC~スーパースカラの話まではいいけど、版もかわってるけど最近の話題はだめ。
アウトオブオーダー以降なら他にもっといい本がある。割り込みやI/Oなどどろい部分も弱い。

すまん。本当はスレの流れを戻そうとして試みただけで、勉強のためというのはかなりはったりw

このスレは俺みたいなCQ出版レベルの厨房が雑談するところだろ
あまり肩肘はらずにいこうぜ

x86アセンブラならPentiumマシン語入門が無駄が無い。

IAは「Intelアーキテクチャ〜」以上の本はないな。
どっか携帯できるPDFビューア出さないかな。安いやつ
電車の中で読みたい。

>>319
CQ出版のムックはなにげに無駄が無いよ

アセンブラとarchitectureは
あんまり関係ない
こりゃまたとんでも発言だﾋﾋﾋ

ﾍﾈﾍﾟﾀって、いまさら読むとこねぇ

まあISAとマイクロアーキが違いすぎるからなぁ
でも命令セットを知らずに何でこんな回路があるの？なんて疑問は解決しない

>>310
とりあえずおまえは故L.R.フォワードに謝れ。

>>325
竜の卵を読んで物理が判った気になっているなら大笑いす。

そんな発想しか出てこない素敵な頭に呆然だ

>>323
禿同。今となってはヘネパタは古い、ヌルイ、冗長と3拍子そろってる。
図がやたら多くて、1ページの情報量が少ないのも個人的にアウト。
Cやアセンブラをとりあえず勉強したというソフト系の入門者が
読むにはいいけどね。実装面の話も弱いよ。

>>328
教科書が古いのわ、当たり前だと思うすけど。。。

>>329
教科書にも基礎にて徹して古い話題しか書いてないものと、応用方面の最近の
話題を厚かったものがある。
まあ、大学の教科書も満足に読破してことのないやつの想像はどうでもいいが。

>>330
　　-----------------
　　応用方面の最近の話題を厚かったものがある。
　　-----------------
教官のヒトが自分の本を売りつけてるだけのような。。。

コンピュータの低レベルの部分を理解したいんなら
8bitとか16bitマシンを扱った本がいいだろうな
ただこの2007年、この手の本が少ないのがネック

最近MS-DOS互換OSに触れることがあるんで
DOSの初心者向け解説本探したんだけど
もう古本しかないんだよな

例えば最近のcpuのレジスタ間接分岐履歴みたいに
わかりやすい解説が皆無のCPUメカニズムとかあるよな
おれ、専門教育は受けてないんだけどさ
大学のテキストとかもいいんじゃないの？

>>333
そういった最新の話わ論文を読むすよ。
本来公開されていない論文が、大学の授業関連のリンクから我々でも読めるように公開されていたり
するのわ、そういう理由す。

有料での登録必要だけど、IEEEとか日本情報処理学会に登録されてる論文もあるよな
登録して呼んだことねーけど

>>332
>8bitとか16bitマシンを扱った本がいいだろうな
ハード系の場合はデジタル回路の基礎はあるとして、HDLで8/16bitくらいの簡単な設計が
できるようになってからか、少なくとも並行してだよね、コンピュータアーキテクチャは。
デジタル回路〜HDL〜CMOS VLSI設計〜コンピュータアーキテクチャ
の橋渡しが上手くいってない気がする。
いろいろよんでも断片的になっちゃう。
その点、ソフトウエア/プログラミングは書籍が豊富でうらやましい。

ソフトならLion's Commentaryとかタネンバウム本あたりは古い？
今でもいい本だと思うけど

>>335
論文は普通は著者に言えばタダで送ってもらえるんだが

Agner氏のx86アーキ解析はすごいとおもう。

>>337
あまりにも古い。

団子はストレスツールなんか作ってないよね(´・ω・)

>>334
どうでもいいが、公開されていないものは論文とは呼ばない

>>332
そんなんで変なクセ付け無い為のヘネパタだと思うのだが…

>>342
頭に『無償』を付けといて欲しいす。

>>343
ヘネパタ本と8bit/16bitの解説は互換性が無い。
米国はどうかしらないが、デジタル回路を習いたてのやつが、
ヘネパタを教科書にいきなりアーキテクチャの講義をうけたりするのが
日本の大学のカリキュラムだったりする。
ヘネパタ本はRISCアーキテクチャには強いが、
原始的なCPUの基礎は書いてない。

PDPなり360なりVAXなり68000、いや千歩譲ってZ80でもいい、
CPUの基礎を知った上で
ヘネパタを眺めてSparcやMIPSの中のpipelineに思いを巡らす
それが90年代、あれから既に一世紀。
だから古いと上で書いたのに、ﾊｹﾞが

そういや最初のSparcは87年富士通gatearray
R2000,MIPS-Xも'80年代末だ

一世紀て

つまり21世紀の教科書はCPUの創りかただ、と。

　　(　ﾟдﾟ)　教科書は何がいいかな！？…と。
＿(__つ/￣￣￣/＿
　　＼/　　　　 /
　　　　￣￣￣


　　(　ﾟдﾟ)　………
＿(__つ/￣￣￣/＿
　　＼/　　　　 /
　　　　￣￣￣


　　( ﾟдﾟ )
＿(__つ/￣￣￣/＿
　　＼/　　　　 /
　　　　￣￣￣

こっち見るな

>>341
インプレス社員に本気で謝られちゃったよ。
12月号買ってやって下さいｗｗｗｗｗ

幸福に何の意味があるの？

東京天文台の次期システムの話題す。
http://grape.mtk.nao.ac.jp/~makino/articles/future_sc/note055.html
　　---------------
　　落札したのは NEC で、システムは NEC SX の次期システム(未発表)と Crayの XT4, NEC のは
　　要求仕様が 1.6 Tflops 以上、XT4 はクレイジャパンの資料によると 824 ノード、 29 Tflops のシス
　　テムです(予備ノード含む)。
　　[中略]
　　国立天文台のスーパーコンピューターシステムも、 SX/XT4 の他に GRAPE-DR も共同利用シス
　　テムとして導入し、ピーク性能やピーク性能での価格性能比に関してはそちらのほうが良いものに
　　なります。
　　---------------

ところでずっと気になっていたのだが、
>>1の
>フリップフロップ回路が小さいPentium Mマンセー、
>CISCなのに内部はRISCなPentium 4マンセー、

この2行はなんなんだ?

>>354
またピーク性能か

>>356
リンク先の内容わ読まない習慣なんすか。。。
　　----------------------
　　国立天文台の要求仕様は東大・筑波・京大のような新規開発を要求するものではありません。
　　私達は要求仕様を各社のスカラ並列システムや PC クラスタにインフィニバンドネットワークを
　　つけたもので仕様を満たすことができるように設計しています。その代わり、実際にユーザーの
　　プログラムで性能がでることを示して下さい、という要求をつけたわけです。
　　----------------------

読んでないよ

>2種類にするならそうした時点でアーキテクチャの再検討をするべきでしょう。

ここは同意できるが、どれでもユーザが使えると作っ側の麗句にぼろが出るｗ

実際にユーザーのプログラムで性能がでることを示させるのは結構だが、
メーカーがあれこれ手間暇かけてようやく速くなったのでは
手間暇暇がかかる分本末転倒になりかねない。
適用するアプリの性能をユーザサイドでも迅速簡単に出せることこそ大切で
そうすると適合範囲に幅・余裕があり信頼性が高く
ソフトを作る上でも使う上でも使いやすくなくてはならないという罠

>>360
PS3を馬鹿にするな！

>>358
空気も読めるようになるといいね。

>>357
空気わ読まない習慣なんすか。。。

2番煎じつまらん

東芝「SpursEngine」に見るPCの可能性
http://pc.watch.impress.co.jp/docs/2007/1015/mobile395.htm

ARM、マルチコアの高性能/低電力組込みCPU
「Cortex-A9」
http://pc.watch.impress.co.jp/docs/2007/1015/arm.htm

>>366
ハッキリとは分からんが、1〜４個のコアを選択出来るって事かな？

armのマルチコアって数千Drystome MIPSだろ？
IntelやAMDと2桁くらい違うんじゃね？
性能レンジがまったく違うから比較の対象になんないよね？
とはいっても、1000MIPSでPentitm66MHzの10倍
すごい時代になったよなぁ

Pentitm

2010年をにらんだARMの戦略と新CPUコア
http://pc.watch.impress.co.jp/docs/2007/1018/arm.htm

2010年をにらんだARMの戦略と新CPUコア
http://pc.watch.impress.co.jp/docs/2007/1018/arm.htm

http://pc.watch.impress.co.jp/docs/2007/1018/ubiq203.htm
Intelの組み込み向け用のSilverthorneは、TDP1W切るのは1GHzも切る模様。
ARMの記事のDMIPS値の比較グラフを参考にすると、Silverthorneの性能がPenM相当なら、
Cortex-A8 1GHzとSilverthorne0.9GHzはTDP、DMIPS値ともに互角っぽいな。
Silverthorneの方はチップセットのTDPが2.5Wやアイドル時が100mWとまだまだ問題多いけど。

>>370-371
OoO採用に驚く福田さん

まぁそれもMoorestownまでの命だ

>>372
本当にSilverthoneが電力性能比でCortex-AシリーズとはいえARM v7と同等だったら、
もうARMの命令セットの価値って何なの？とは思うな。

まー、Silverthoneは45nmだけど、製造プロセスよりその性能のプロセッサが手に入ることが大事だし。

>>375
ARMの価値は、値段やASICおこせるか、だろう。

第89回 「不揮発プロセッサ」って何がすごいの？
http://www.atmarkit.co.jp/fsys/zunouhoudan/089zunou/framcpu.html

ARMは自信満々
http://japan.cnet.com/interview/story/0,2000055954,20352144-2,00.htm

――市場シェアを維持できている理由はなんでしょう。
　わが社のエコシステムがその理由です。
製品を作り、その製品に最適なユーザ体験を提供する必要があります。
1つの企業でそれを行うことはできません。
我が社のエコシステムには400以上の企業があります。
他の企業ではこうはいきません。

>>378
漏れIT関係見てるとどうもひっかかるんだけど
エコシステムって言葉はそのまま書かないで欲しいな
せめて直訳で生態系
結局は要するに3rd-partyもちゃんと儲けさせてあげますよってだけじゃん

ブロードコム、HSUPA対応シングルチップなど高性能製品をデモ
http://k-tai.impress.co.jp/cda/article/news_toppage/36802.html
｜65nmプロセスで低コスト、低消費電力を実現しながら、HSUPA/HSDPAとEDGEに対応し、Bluetooth、
｜FMラジオをサポートする。

｜デュアルコアCPUにはARM 11が採用され、OSはSymbian OS、Windows Mobile、Linuxがサポートされる。
｜パッケージサイズは12×12mm。

Silverthorneが携帯端末で対抗する為には、プロセスを２世代くらい先行しないと無理JARO。

（Embedded・CEではなく）フルスペックのXP/Vistaが動くUMPC・MIDと
従来どおりの携帯電話・スマートフォンとで住み分けるお

UMPCでFPSとか出来たらすごそうだなｗ

99% DOOMを動かす香具師が出てくる

ttp://ratkun.at.webry.info/200705/article_3.html
>処理速度を決めるのは、昔も今もクロックレートなのである。

ラット君かわいそう

ラット君ｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗ

頭が弱いのもあるが、わざとだろうね。
要はクリックサイトだから、人を集めるのが目的。

人集めで454ヒットとかｗｗｗｗｗ

このスレッドも最近話題が寂しいのでIBMが夏以降に語ってきたPOWER6, 6+, 7のロードマップについて少し
書いておくす。
2010のPERCSのお披露目も近くなったことで、最近のIBMのPOWERロードマップにわPOWER7まで示される
ようになってきたす。この中で明らかになってきたことわ、次の2点す。
　・クロックの上昇わPOWER6で一旦ストップ。以後ひたすらコア数増加に進む予定
　・POWER7わ"Advanced Hybrid Core Design"と称するヘテロコア (or アクセラレータ)構成になると表明
前者わ前のスレッドで書いた話が裏付けられつつあるという話すけど、
(http://pc11.2ch.net/test/read.cgi/jisaku/1178140550/850-856 参照)
POWER6+でコア数2倍、POWER7でまた2倍ということす。一方動作クロックの方わPOWER6-7世代で"4+ GHz"
とされているす。
興味のある方用に参考資料を2つほど挙げておくす。
http://www.ibm.com/ru/events/presentations/ibmday/mozgovoy.pdf
http://www-05.ibm.com/dk/news/events/systemiconference/pdf/Erik_Rex_POWER6.pdf

後藤記事でIntelのサーバープロセッサがマルチコアに邁進している話を扱っているすけど、この辺わSun Niagara
やPOWERのこうしたロードマップに対抗しているということす。

そう言えば、牧野氏が書いていた「未発表の新型SX」(>>354参照)が発表されたすけど、ベクトルマニア
の皆さんわ、何も語ることわ無いすか？
http://www.nec.co.jp/press/ja/0710/2501.html
　　---------------------
　　NECは、世界初の単一コアあたり102.4ギガフロップス(GFLOPS:1秒間に10億回の浮動小数点演算
　　性能)を実現した新規開発CPUの搭載などにより、最大ベクトル性能が839テラフロップス(TFLOPS:
　　1秒間に1兆回の浮動小数点演算性能)となる、ベクトル型としては、世界最高速のスーパーコン
　　ピュータ「SXシリーズ モデルSX-9」を製品化し、本日より世界同時に販売活動を開始いたしました。
　　---------------------

次の方、どうぞ

SX９なんてのが出たわけだからまだまだベクトルは終わらないって事だろ？

SX10で1Pを狙うんだろうなぁ…

マニアじゃないけど
継続は力なり
というか生存者利益
それでも赤字なんだろうな

「超」とか「革新」とか「により」が多いな
理系脳ってやつか

ネハーレンのアーキテクチャを使った LGA775 CPU って出ないんです？
ネハーレンってメモリコントローラーを内蔵するそうですが、
LGA775用に分離出来ないんですか？

LGA775の後継はLGA715です

>>395
「により」はともかく、「超」とか「革新」はマーケティング用語だろ。
どっちかって言うと、何もわかってない文系がつけそうな言葉。

Super、Innovationっていえば
理系的がどうかわからんが、コンピューティングな感じなる

超リニア
超パイプライン
超コンピュータ
なんか新鮮な響きだW

そこまでいくと、最早、
　超≒obsolete

>>389
正直わくわくしない話だな
やはりシングルコア性能の誘惑に背を向けられない俺がいる

ネハレムに期待して寝よう

そういやniagara2は速いみたいだな
自分には縁ないけど

SPECwebはTigertonより速いけどSPECjbbはClovertownより遅いじゃん
少しでもシングルスレッド性能が必要な用途になると駄目駄目

Javaって結局自動スレッド生成みたいな実装駄目なんだな

>>389の続きすけど、2010年頃までのロードマップを見比べると方向性が2つに分かれたように
見えるす。
■シングルスレッド重視の新規ラージコア開発->次(々)世代プロセスで大規模マルチコア化
　IBM (POWER6コア x2@2007 -> POWER7コア x8@2010)
　Intel x86 (Nehalemコア x4@2008 -> Nehalem x8@2009)
■現(旧)世代コア規模でマルチコア化
　Intel IPF (Tukwilaコア x4@2008 -> Poulson/Kitson many-core@2009-)
　SUN (US-IIコア x 8@2007 -> Rockコア x 16@2008?)
　AMD (K8Lコア x 4@2007 -> Bulldoserコア x 16@2010)

各チップのトランジスタ数などの情報が出揃えばもう少し細分化されるのかもしれないすけど、
大筋わ間違ってないと思うす。

>>404
へえ〜、そうなの…？
よろしければ、そのことについて解説している参考書をご存じでしたらご教示願います。
(URL でも おk)
それと、その点がマイクロプロセッサの設計のどういう部分に関わっているのかも知りたい。

>>405
Poulsonは32nmで6から10コアと言われているから"新規ラージコア"に当たるんじゃないの
Kittsonはまだアーキテクチャが定まってないだろうからどちらとも言えないはず
あとmany-core第一弾と目されているLarrabeeのことも忘れないでください

インテル、「Itanium」プロセッサの単一コアあたりのパフォーマンス向上を計画
http://japan.cnet.com/news/ent/story/0,2000056022,20357972,00.htm

>>407
Poulsonまで待つとサーバープロセッサのマルチコア化の潮流に取り残されるんじゃ
ないすかね？今のところ，Tukwilaのオリジナルプランと噂された16-coreクラスの
メニイコアってのがPoulsonになるんじゃないかという推測しているす。
http://news.zdnet.com/2100-9584-5984747.html
　　----------------------
　　An ambitious future-generation product code-named Tanglewood had been
　　planned with as many as 16 processing cores, according to a source
　　familiar with the plan and a document about the chip seen by CNET
　　News.com. But in December 2003, Intel announced the model would be
　　called Tukwila instead--quietly moving to a more conventional design
　　that had four or more cores, slated for release in 2007.
　　----------------------

>>409
>>408が貼ってくれたけど
ItaniumもPOWERもSPARC64も依然としてシングルスレッド性能とRAS機能重視で
スループットも重視するなら64Sとか32Sとかの豪華仕様を買ってねって方針に見える

Poulsonはねー最近になってIntelのアーキテクトが単純に(倍々ゲームで)コアを増やすわけじゃないとも言ってるし
16コア以上ってのはありえないと思われ

>>410
　　--------------
　　>>408が貼ってくれたけど
　　--------------
その記事、Montecito -> Tukwilaの変更をシングルスレッド性能向上の例として挙げているすけど。。。
　　==============
　　McNairy氏は、Montecitoから「Tukwila」への次の移行では、単一コアプロセッサにおける「シングル
　　ストリームのパフォーマンス」の向上が期待できると語る。
　　==============
Tukwilaのダイ写真わ最近公開されたすけど、コア自体わMontecitoとほぼ同じす。
Tukwila: http://www.theinquirer.net/gb/inquirer/news/2007/10/17/idf-taiwan-itanium-news
Montecito: http://en.wikipedia.org/wiki/Image:Montecito_micrograph.jpg

まあPoulsonがいかなるモノかわ追加情報待ちすけど、サーバー向けプロセッサにおけるメニイコアわ、
びっくりするほど早く広まると思うす。

Nehalemの大規模なコア拡張の影に隠れがちすけど、最近のIntelがスモールコアによる電力効率の
向上について語り続けていることも頭に置いておいた方が良さそうす。
http://journal.mycom.co.jp/articles/2006/10/12/idf1/013.html

夢と技術的可能性を混同してはいけない

>>406
んなもんないよ。
ただ現実に唯一のJava公式実装で自動的なスレッド化をサポートしてないわけで。
理想より現実は厳しいっていうことじゃないの。

もちろん明示的なマルチスレッド化は可能。

メモリにビットシリアルプロセッサを多数内蔵させて、
それをSIMDで動かすってのはどうだろう?
例えば、SRAMに近い速度で動くeDRAMに
10000個くらいのビットシリアル演算器を入れて
(eDRAMチップ個数×10000)bit　SIMDで動作するの
そして、このeＤＲＡＭセットとメモリは1024bit　1.5Hzのバスで接続
1　eDRAM=10000bit　SIMD
eDRAM1個=16MB
1DIMM=16　eDRAM
1システム=32　DIMM
5120000bit　SIMD,　8GB　メインメモリ
これに128GBくらいのSolid　State　Diskを装備
なんてのがあったらいかしてない?
メインCPUはPOWER6を液化窒素冷却で8Ghzくらい?

2次キャッシュなんて要らないから、全量を1次キャッシュにした方が劇的に速い

>>416
それするとクロックがあげられない

>>415
3.2GHzで動くSRAMにSIMDコアつけて動かすというものは見たことあります。
理論値は凄いんですが、変態過ぎて一部のトップガン以外性能を引き出せてません。

メビウス1はもういない

別に5GHzも10GHzも狙ってる訳じゃないだろ

PA-RISC,Power2,R8000(FPUは一次キャッシュにアクセスせず、二次キャッシュにのみアクセス)など
全部低クロック

130ﾅﾉの時点で1GHzクラスなら遅くないだろ

>>416
キャッシュ容量を大きくするとレイテンシが問題になる。
だから階層構造が大事なの。
SPEのLSみたいにそれそのものが全メモリ空間にしてしまえば理論上いくらでも大きく出来る

普通キャッシュ容量を大きくしたらヒット率が上がって
レイテンシを食らいにくくなるだろﾆﾔﾆﾔ
行間を開けると突っ込まれやすいぞ、まどーでも良いが。

悪ふざけはさておき、Power4,5,5+はL2頼りだったな

>>424
何を言っている


キャッシュのエントリ数が増えればキャッシュに目的のアドレスが存在するか
確認をする処理の量が増えるんだよ

ああ、むしろ配線遅延の問題もある

処理ｗ

マス掻いてネロや小僧

キャッシュ自体のレイテンシとメモリまで含めた総合的なレイテンシとで議論が食い違ってる。

キャッシュ容量を倍にするとレイテンシが1増えるって経験則を知らないんだなガキは

>>430
そいうこと分かっていて
からかっただけなんだけど
じゃあな。

何も知らずに恥かいただけだけだろ

メモリアクセスに局所性があれば小さくてもヒットレイテンシの短いキャッシュのほうが有利

質の低い燃料の相手なんかすな

>>431
てことは半分にするとレイテンシが１減るということだよねw

PenrynがL2増えたけどレイテンシ悪くなったらしいね

ウェディングピーチは
とってもご機嫌ななめだわ！

インテル、コアレベルのエラー検出機能を搭載した「Itanium 9100」
〜ミッションクリティカル分野での採用も
http://pc.watch.impress.co.jp/docs/2007/1031/intel.htm

ミッションクリティカルなんて用語がいよいよ前面に出てくると
じゃあ、今までミッション無視で何やってたの？と疑いたくなる。
更に、で次のネタは？というか、ネタ切れ感が強い。
バカコピーにまじレスかこわるいかｗ

↑こいつすげーアホ

>>435
そういう設計なら、そうじゃないの。
ちなみにNorthwood（130nm）は8Wayセットアソシエイティブでレイテンシ2を実現してたよ。
サイズは8KB。
あの当時にしてあの高クロック設計であのレイテンシはL2を削らない限りあり得ないでしょ
Prescottで16KBでレイテンシ4に低下してるけど、更なる高クロック化を狙った設計だった（過去形）から
まあ順当なところだろう。



L2の場合だけど
Banias(1MB) 8 →Dothan(2MB) 9
あとPrescottは1MBで31→2MBで32だったっけな。

>>436
1.5倍って、一番効果でにくいんじゃないかと思う。どうせなら2倍にしないと。
それ自体Nehalemの性能強調のためのデチューンな気がした。

Yonahも今思えば不当にレイテンシ悪くなってた。4MBのCore 2 Duoとレイテンシ同じだし。

しまったNorthwoodのL1は4WayでPrescottが8Wayだ

CPUはメモリチップ

ItaniumはCPUじゃなく演算ユニットてきSRAM

今日は団子が珍しく正論はいてるなW

じゃあ4KBならレイテンシ1で、2KBなら0なんですか＞＜ｂ

>>445
レジスタの容量しかいらんのならそりゃレイテンシの問題はなくなるだろ。
つーか、いいかげんうざいから失せろ、ゴミ野郎。

じゃあ、BaniasのL2の方が設計効率良いって事だな

このバカはいつまで続けるつもりだ？

＞キャッシュのエントリ数が増えればキャッシュに目的のアドレスが存在するか
＞確認をする処理の量が増えるんだよ


つまりさぁ、RAIDみたいに同じ内容のL1キャッシュを並列に繋げば良いんだろ

例えば64KBのL1キャッシュを持つCPUなら、
L1を4並列化すれば同一時間で、4倍の量のL1キャッシュにアクセス出来る事なるんだろ

なんという無駄設計

>>449
面積がでかくなればその分配線が長くなるのでレイテンシも長くなる。

>>449
いあ、AMDもIntelもそうやってるよ。今の技術で出来る範囲でね。

>>441
つまり4KBならレイテンシ1、2KBなら0、1KBなら-1ってわけだ。
すごい未来予測キャッシュwww

いや未来予測キャッシュなんてすごくない
必要になる前に勝手にレジスタに書き込まれたら困るだろ？
だからレイテンシが0を下回らないようにキャッシュ増やしてるんだよ

UltraSPARC T2
8つのコアと64のスレッド
インテルのはるか先を行ってないか？

http://jp.sun.com/products/processors/

聞く前に自分で試せタコ

自分で試さなくても人に聞けるのが２ｃｈだろクズ

ママにお小遣いねだって買え
http://online.plathome.co.jp/detail.html?scd=11811710

自作すればもっと安上がりだろ

感動した

459 ：Socket774 ：2007/11/02(金) 21:03:59 ID:Z0BoiabA
自作すればもっと安上がりだろ

459 ：Socket774 ：2007/11/02(金) 21:03:59 ID:Z0BoiabA
自作すればもっと安上がりだろ

459 ：Socket774 ：2007/11/02(金) 21:03:59 ID:Z0BoiabA
自作すればもっと安上がりだろ

459 ：Socket774 ：2007/11/02(金) 21:03:59 ID:Z0BoiabA
自作すればもっと安上がりだろ

汎用レジスタだけで128本とかあるんだろ最近のCPUって。
レジスタファイルの合計サイズ2KBくらい越えてるんじゃないの
そんなんがレイテンシ1でリード・ライトできれば十分だ。

どんだけ単純なアプリ使ってんだか

最近のはレジスタファイルのレイテンシは1じゃないけどな

Core 2は参照レジスタ数が4本以上に増えると性能低下するしな。
物理アキュムレータが3本しかないんじゃないのかな

↑こいつすげーアホ

↑こいつすげーアホ

>>466
いや、やっぱりお前がわかってない

なんだレジスタリードストールの問題知らないのか

>>455
シングルスレッド性能があまり良くない。

SPECfp_base_rate2006 比較
http://japan.cnet.com/blog/kichi/2007/11/03/entry_25000980/

X86アーキテクチャは,CISC→RISC命令変換という手法により生き残る
ことができたが、これが上手くいかなかったらIA-64がデスクトップ
で使われてたのかな？
(本来IA-64自体はx86の後釜として開発されてた。）

Intel AMD Nexgen 等x86メーカーのCisc→Risc命令変換の手法が
頓挫し、なんとかCiscであるx86命令のまま高速化する手法を検討
(Cyrixはその手法を取った)
しかし、性能向上が頭打ちとなりintelはIA-64をデスクトップに
拡大させるため本腰を入れる。
AMDはじめとするx86互換メーカーも独自アーキテクチャを模索する
が、新しい開発環境のサポートでintelに差をつけられ苦戦、
結果、市場はIA-64 Intelの独占市場になってた可能性もあったかも。

>>471
AMDがHPからIA-64のライセンスを受けIA-64互換CPU出してた可能性もあるな。
(IA-64の権利がIntelとHPでどうなってたのかは知らないが)

1:Alpha系列がそのまま牛耳っている
2:IBMが恐ろしくイイキになっている
3:ARMが覇権を唱えAmigaOSが主要OSに成っている

>>473
DECの規模からして1は無いと思われ。
可能性としては2だな。Prep(PowerPC Refarence Plathome)がPCの主力に
なってた可能性が高い。

ttp://ascii24.com/news/i/tech/article/2002/10/17/print/639337.html

>>473
2.＋各社まちまちの独自アーキテクチャーで
ヘボいＰＣがバカッ高い値段で売られている暗黒時代じゃね？

>>476
それって、UNIXワークステーションと同じ状況だな。

>>471
あとはIA-64CPUでIA-32を動作させる能力が、初期のP6みたいにモッサリだった
事や、未だに消費電力がデスクトップ向けとは言えないくらい大きい事や、チップ
セットの共用化が遅れた（いまだに出来てない）事、等等、他の要因も多い。

IA-64がニッチになってる最大の要因は開発遅延で当初予定から2年遅れて、出たら性能は時代遅れだと思うんだが。
当初予定通り出ていれば、POWER以外のRISC市場全部食ってたはずだし、x86-64の実物が出るまでの間に
ソフトウェア資産を蓄積できて、x86後継の64bitはIA-64という環境を作れていた可能性もあったんじゃないかと。

>>471
ちょっとググったらMMXpentiumのプロセスは0.35で200MHzくらいまで出ていたはず。
一世代でクロックが1.4倍になると言われていることから65nmなら5世代でおそらく1.1GHzくらい行っていた。
パイプラインの改良が行われない訳はないのでもっと速いだろうが、ようやく最初のPentiumMに追いつくくらいか。
……まあこんなテキトーな計算してもなんの意味もないが。

Itaniumが2年早く出ても、あんまり現在と変換ないと思う
結論だけいうと、VLIWでアウト･オブ･オーダー･スーパースカラより
速いチップを作るのは無理だったわけで

始めはX86なみの値段でRISCを圧倒する性能って話しだったんだけど
実際は。。。

Itaniumのクロックあたりの性能は
初代でPentium3なみ
Itanium2でAlpha21264なみ
これで既存のアーキティクチャを淘汰とか妄想

実測するとアプリやloopに依って性能にムラがあってね…
L3のおかげもあって向いている物ではまぁまぁの効率かな…
「性能」だけで市場をひっくり返すのならば、数倍以上の差をつけなくては無理だと思う。
なのにドングリの背比べ。しかも脇の固め(周りのソフト市場などの裾野の広がり)は
穴ぼこだらけ、どこで生き残るんだよと。

今後数年のロードマップもItaniumよりXeonの方が性能は圧倒的に上。
Itaniumはニッチ化が止まらないだろう。

2年早かっても、性能で食うは無理だろうね。ただ登場前はItaniumにコミットしてるメンバーは多かったから、
ハイエンドサーバのシェアで今みたいに数字をはっきり言えないみたいな情けないことにはならなかった
可能性はあるんじゃないだろうか。実際はほとんど逃げられたけどw
CPU単体からすると、XeonDPの方が進化速いけど、MPの方はTukwilaがロードマップ通り出れば、
そのときはまだCoreMAのDunningtonだからまだなんとかなるんじゃないだろうか。
MPがNehalemになるときは、32nmのPoulsonだし。
ロードマップ通りItaniumが開発されるかが一番あやしいが。

でも日本で売れてるんでしょ？>Itanium

つ 64bit。
メルセド発表当時、PCは河童前後だったんじゃまいか、極論して悪いがオモチャ。
それに素人相手にEPICへ夢を抱かせるのもそこそこ上手だった。

Itaniumはハイエンドサーバ〜メインフレームの下の方という絶妙なところを突いた
オープン化の波に乗りつつ可用性を更に高めSystem zの置き換えもねらう

ItaniumもOoO採用すれば数十％の性能向上は見込めるという予測があったが、
OoOを肯定するとEPICアーキテクチャの存在意義が・・・

Itaniumにooo&15stage前後のパイプラインって
すげーいいアイディアだと思う
CoreMAの比じゃない速さになるよ
ﾈﾊﾚﾑの1.5倍の速さは達成できる
キャッシュ抜きのトランジスタが心配かもしれないけど
まぁ1億もいらないだろうから余裕
冷却もチップ内水冷パイプとかイオン風冷却とかでだいじょぶだろ

>>489
よくこういうレス見るけどEPIC + OoOはトランジスタも消費電力も同じ性能のOoOより少なくて済む
この手の進歩的なマイクロアーキテクチャが採用されないのはハイエンドサーバー向けで定着しちゃったからだな
NiagaraがSPARC64やUltraSPARC IVを置き換えられないのと同じ

てか、発売されたItaniumが全てHPのデザインなのがIntelのItaniumに対する関心の薄さを示してるだろ
本当にやる気があるならデスクトップやWS向けの設計で製品を出す
L3非搭載にするとかパッケージサイズを小さくするとかバス幅を64bitにするとか最先端のプロセスルールを採用するとかやることは沢山ある

そーゆー関心を失わせたのがx64の存在であり、やっぱりMercedの遅延は大きかった

市場性がないのはよくわかったよ。
妄想するぐらいしかやることはない訳だな。

http://www.itmedia.co.jp/enterprise/articles/0711/02/news040.html
一番売れている日本市場でItaniumのシェアが24%。
販売金額がPOWER、SPARCを上回っていても、IntelはCPU分しか取り分ないし。
Tukwilaになれば、純正のBoxboroMCにまたなりそうなので、多少取り分増えるだろうけど、
Intelからしたら儲けの少ない市場だろうね。

>>491
> >>489
> よくこういうレス見るけどEPIC + OoOはトランジスタも消費電力も同じ性能のOoOより少なくて済む

ほんまかいな。EPICが目指していた一つの目的を真っ向否定だな。

> L3非搭載にするとかパッケージサイズを小さくするとかバス幅を64bitにするとか最先端のプロセスルールを採用するとかやることは沢山ある

俺がIA-84使ってすぐ思ったのは、コリャ完成度高まる(ソフト含め)のに
後何年かかるかワカラン、という印象。
SGIみたくHPC分野(要するに信頼性ほどほどでｲｲYO、ソフトｲﾗﾈ、単純なprogram内作すっから)
方面に逃げ場を見いだしたのは、その分野に見込みがあるからではなく苦肉の策だなと思った。

IA-84についてくわしく

ｱｲﾀ、察してよｗ

先進の84bitアーキテクチャに期待

VLIWとOoOは相性悪でも(EPIC改な)イタはOoO付けたら逝けたプロセッサになる可能性あるんじゃね？
物理・仮想レジスタの実装が凄い事にはなりそうだけど

仮に物理レジスタ512本になるとしても
一次キャッシュよりでかいくらいですむよ
21464のレジスタが512本でサイズが一次キャッシュより小さいくらいだった
レジスタアクセスが3ステージで
4ステージのプレスコよりはマシだったし

>>499
レジスタリネームなしのOoOでいいわけだが

Itaniumの浮動小数点レジスタは80bitだっけ?
惜しかったなぁ

82 bit

ﾁｮ bit

人々のｈ（ｒｙ

しかしなんでVLIW(or EPIC)ってどいつもこいつもクロック低めなの？

スーパースカラが高クロック化しにくいのと似てる気が。

恐らく並列に同時動作する回路規模が大きくて、正確に同期を取るのが困難
になるせいでは？

>>506
実行ユニットが無駄に多いのと
パイプラインが短いのが原因
鯖に使われてるCPUのなかじゃ
ぶっちぎりで一番短い

低レイテンシで大容量のキャッシュも理由の一つじゃないかな
でもMontecitoのクロックが低いのはFoxtonでトラブったせい
論文には2GHz以上での動作も可能とはっきり書いてあるし
Montvaleのクロックが低いのは例によってIntelが非x86を冷遇してリソースを回さなかったからｗ

http://www.intel.com/pressroom/archive/releases/20040907corp_a.htm
>An enhanced Itanium 2 dual-core processor, codenamed "Montvale,"
> will be the first Itanium processor based on the 65 nm process technology, and is planned after Montecito.

パイプラインはカンケーねーんじゃねーの？
VLIWってば従来仕様なパイプライン内の資源衝突をブロック単位で回避する仕組み
命令長を越えたパイプラインを用意するくらいならサラに命令長を増やすんじゃね

クロックが遅いのはItanium固有の問題だな

CellのSPEはVLIWだが高クロックだぞ

んなリソースケチりまくった物と
一緒にされてもなー

>>512
では>>506を
「どうしてItaniumはクロックが低めなの？」
と訂正して質問したまえ

>>511
SPEはSIMDのスーパースケーラ（アウトオブオーダなし）

SIMDとVLIＷはレイヤが違う気がするんだが

>>514
ああ、そだっけか
スーパースカラにするかVLIWにするかでモメたんだよな

まあ、高クロックのVLIWならインテルのTFLOPSチップとか

ｉｔａ擁護しているやつは明らかに工作員

どうみても擁護しようがないでしょ現状

と素人が申しております

じっさいある程度売れてはいるんだからそれなりのメリットあるんだろ。
CLOVERTOWNで十分じゃねえの？　と、素人は思ってしまうが。

というか、どういうとこがいいの？
x86ってわけじゃないからソフトの互換性はないわけで
（多少あるにしてもx86の、そこそこいいのがインテルから出てるので無意味）
素人にはさっぱりわからんので教えてちょ

http://www.itmedia.co.jp/enterprise/articles/0602/20/news007.html
http://www.itmedia.co.jp/enterprise/articles/0610/31/news001.html
http://www.itmedia.co.jp/enterprise/articles/0611/13/news003.html

>>521
(R)が多いなぁ…
もっと増やすには、インテル(R)マーケティング本部長とかにも(R)をつけるべきだな…

例のPOWER6ブレード、ついに登場す。
http://www-06.ibm.com/jp/press/20071107002.html
　・4GHz dual-core x 2-socket
　・L3なし
　・2GBメモリ
　・上記の最小構成で\932,505(税込)
価格的にもx86に負けてないす。もっとも性能の方わ、L3有りで4.7GHzのp570と比べるとがた落ちす。
http://www-03.ibm.com/systems/bladecenter/js22e/perfdata.html
　・SPECint2006_rate (4-core): 84.7(peak)/77.2(base)
　・SPECfp2006_rate( (4-core): 75.0(peak)/65.7(base)
[参考]
　■p570 (POWER6/4.7GHz, L3有り)
　・SPECint2006_rate (4-core): 118(peak)/105(base)
　・SPECfp2006_rate( (4-core): 115(peak)/97.5(base)
　■BladeCenter HS21 Xeon 5160/3GHz
　・SPECint2006_rate (4-core): 52.9(base)
　・SPECfp2006_rate( (4-core): 41.4(base)
　■BladeCenter HS21 Xeon X5355/3GHz
　・SPECint2006_rate (8-core): 96.0(peak)/89.9(base)
　・SPECfp2006_rate( (8-core): 56.8(base)

>>523
誤: ■BladeCenter HS21 Xeon X5355/3GHz
正: ■BladeCenter HS21 Xeon X5355/2.66GHz

大中規模システム開発では、システム開発時におけるリスクやコストの発生は、
システムの企画段階とテスト段階におけるものが大半を占め、
zSeries・IA64システムとx86システムの価格差は、システムの企画･立案･
コーディングにかかる費用から比較しても無視できる程度の差しかない

>>521
その記事読んでもなぜCLOVERTOWNの強化版では駄目なのか書いてないね。
禁句なんだろうね。

おい、ita叩きDQN厨房
System zも批判してみろよｗｗ

つーか、先進国で生活するな

system zもいつか終わる可能性あるよん
ダウンサイジング(死語)の流れには逆らえない

そういやz990とかのパイプラインは複雑なCISC命令な最適化されたものだった(byIBMなんとかジャーナル)けど
system zはどうなんだ？
クロックすげぇ速いから、RISC的になってる気がする

Power6とかメインフレームレベルのエラー訂正をX86でやるとすると
3重化ロックステップが必要なんで無理がある
ストラタスがそういうマシン作ってるけど

>>527-528
IPFを貶すつもりわ、無いすけど、System zの最新CPU "z6"わPOWER6コアと同じパイプライン構造の
最先端ネイティブ・クアドコアプロセッサなんすけど。。。
http://journal.mycom.co.jp/articles/2007/09/11/hotchips1/index.html
　　-------------------
　　POWER6とは兄弟の関係で、ロジックの構成要素となるラッチ、レジスタファイルやSRAMマクロなど
　　を共用しており、整数や浮動小数点演算器、メモリコントローラなども設計の大部分が同じであると
　　いう。しかし、命令セットや用途が異なるので、チップ全体のマイクロアーキテクチャとしては別物と
　　なっている。
　　z6はPOWER6と同じ65nm SOI CMOSプロセスで作られているが、POWER6がデュアルコアである
　　のに対して、z6はクワッドコアであり、発表写真でみると、チップ写真でみると POWER6の1.5倍くら
　　いのサイズで、21.7mm×20.0mmという巨大なチップである。各コアは64KBの1次命令キャッシュ、
　　128KBの1 次データキャッシュと3MBの2次キャッシュを持っている。チップ全体のトランジスタ数は
　　991Mで、総配線長は6kmに達するという。
　　-------------------

IBMメーンフレームってES/9000のときスーパースカラにしたけど
CMOS化でシングルイシューに戻したんだよな
で、System zでスーパースカラ復活
まさかシングルイシューではないよね？

z6使ったSystem zは登場時期未定、まあ来年以降でしょ

それとプロジェクト規模に対するハードウェアコストの占める割合が小さい市場とは言え
メインフレームSystem zのシステム価格は自称"メインフレームクラス"のIA-64システムより桁が1つ多い
（求められる可用性、処理能力の最低ラインが違う）

>>488
冗談かと思ったが本気なのか

「IBM汎用機のItanium置き換え策を展開」、普及団体の米インテル副社長
http://itpro.nikkeibp.co.jp/article/NEWS/20071101/286216/
> 「System zのOSであるz/OSを、そのままItaniumサーバー上で稼働させる
> ことができる米PSI（プラットフォーム・ソリューションズ社）の技術」

Itaniumに9社で1兆円以上を投資、富士通・EDSは09年のIBM決戦睨む
http://itpro.nikkeibp.co.jp/article/COLUMN/20060329/233762/
> 「米サービスベンダーの感触はいい。メインフレーム市場をほぼ独占する
> IBMが、強硬な態度をとり続けているため、各社はzSystemの代替となり得る
> 高い性能と信頼性、価格性能比を備えたサーバーを欲しているからだ」。
> 「09年にIBMに悲鳴を上げさせるという戦略で一致している」（富士通幹部）。

「Itanic ｱ痛ﾆｳﾑ また延期(笑) ｵﾜﾀ 遅い EPIC(笑) 6命令実行(笑) コンパイラによる最適化(笑)」
とジャーナストや自称SIerや２ちゃんねらが延々と7年間言い続けた結果がコレだ
これからもひとつよろしく頼むよ

>>533
上はZを下方展開したり従来顧客の資産保護施策じゃね？
いままでＺでやって来た残り少ない顧客も見捨てませんよって
しかーし、仮想化など駆使して古いOSをわざわざ延命させても
アプリはbinary compatiでは無いのであった…【続かない】

ちょっとitanium欲しくなってきた
今度提案してみる

国立天文台、740基のクアッドコアOpteronと
NEC「SX-9」のスパコンを導入
http://pc.watch.impress.co.jp/docs/2007/1109/nao.htm

既存品から置き換え容易　ルネサス　新ＣＰＵを０９年度投入
http://www.business-i.jp/news/ind-page/news/200711090007a.nwc

R系なのか？

完全独自のCISC品の模様。

多分、既存の16/32bitの多品種なCISC CPUを、これで置き換え可能にする
為に、ある程度ソフトの移行を容易にする考慮をした上で、コード化効率
を一番の目的として、新規の命令体系を起こしたと思われ。


ルネサスが、新CPUのアーキテクチャ設計を完了し、ファミリ名を「RX」に決定
？ 世界最高レベルの性能、コード効率を実現するCISCアーキテクチャ ？

http://japan.renesas.com/fmwk.jsp?cnt=press_release20071108.htm&fp=/company_info/news_and_events/press_releases

｜当社は、これまで16ビットおよび32ビットのCISC （Complex Instruction Set Computer）（注1）マイコンである「M16Cファミリ」
｜「H8Sファミリ」「R32Cファミリ」「H8SXファミリ」を量産し、民生、自動車、産業、OA、通信等の幅広い分野で採用されており、
｜マイコン事業では、世界トップシェア（注2）を獲得しています。
｜また、マイコン市場は、現在、8ビット、16ビットマイコンの需要が大きく、当社は16ビットマイコンで、世界トップシェア（注3）を
｜獲得しております。今後は、32ビットマイコンが市場を牽引し、16ビット及び32ビットマイコンの比率が高まってくることから、
｜16ビット及び32ビットを同一アーキテクチャに統合した次世代CPUコアである「RX」を開発しました。

ルネサスでこういうのの開発の仕事やってるのって伊丹のほう？

寝言は寝て家

なんかクロックからして微妙な性能っぽいな。
いや、このくらいの性能のものも需要はあるんだろうけど……

ARM9を上回る程度の性能を省電力CISCでカバー、ってのは
上手く逝けば見入りが大きいってのは判るけど。
携帯電話用途も十分に狙えるし、一応はルネサスの16/32bitCISC系を全部統合して置き換えられる能力な訳だが。

だが、だがだ。
ルネサス、これでラインナップの整理&削減が出来るのかどうか…

…【続く】

暖かい声がする　君の吐息

Renesasの4ビットマイコン最強

鍋、釜に組み込む限りではなｗ
LINPACのベクトル積で業界最高水準の性能でしたとよ
昔々の物語。
おーい、ちゃぶ台もってこいや

失敗したら許ネサッス

房時代にSparcやMipsのRiscチップ搭載UNIXワークステーションの存在を
雑誌で知り、当時は「PCよりハイエンドな高性能UNIX-WSを買うぞ」と
思い、なんだかんだ言って買わずに現在に至る。
自作PCで十分事足りてるがたまに中古でUnix-WSが欲しいと思うことがある。
実際に自宅でSparcやSGI HPのUNIX機を使って、得られるモノってあるの？

満足感

>>549

汎用レジスタが１６本ってのが意味深だな。

RISCなんかだと３２本とか６４本とか、メモリアクセスを減らしたり、レジスタ
のセーブリカバリを減らす為に、更にその倍数をレジスタ群管理するくらいな
のに。

x86も64bit化で８本から１６本に増やしただけで、何故３２本くらいまで増やさ
ないのかなあ、と思ったが、CISCだとあまり増やす意味が無いって事かな？

組み込みのプログラムだと32本いらない、
16本で性能出るって場合が多いそうだ
で、レジスタが減れば、命令のオペランド部が小さくなることで
プログラムサイズを抑えられたり
スレッド切り替えのレジスタ待避が高速化して、リアルタイム性がよくなるっつーメリットがある

x86とかのパソコン用あたりだとマルチコア増えてるから、スレッド切り替えのレジスタ退避は
どちらかというと減りそうに思うんだが、実情はどんなかんじなんだろう？

32本が効いてくるのはアンロールしたFPメインの計算くらいで
整数だけのプログラムなら、どうでもいいような引数が乗っかっていることが多い

>>554-556

確かにRISCの場合は一旦メモリからレジスタにデータ移動する事で、演算を
全てレジスタ間にしてメモリアクセスを減らす目的が合った筈だが、キャッ
シュメモリの発達で、そのメリットは薄れてますよね。

あとレジスタ群に関しても、どうせセーブリカバリが必要な場合、レジスタ
以外のデータも切り替えが必要で、その場合キャッシュも大量に入れ替わる
筈だし、レジスタだけメモリアクセス回避する意味が無くなってるって感じ
でしょうか。

>>557
レジスタ-キャッシュ間のロード/ストアもめちゃくちゃ時間かかる
今のL2キャッシュのレイテンシなんて
32Bit初期のCPUから見たメインメモリなみ

デスクトップやサーバーではコンテキストスイッチのレジスタ待避は問題じゃないと思う(想像)
16Bit組み込みだと、キャッシュレスとかあって
けっこう問題

アセンブラで整数主体のプログラム書くのなら16本でも多すぎ､らしい
っつーかアセンブラならスタックやアキュームレータ･アーキティクチャでおkとも

>>558
マルチタスクな場合、タスク切り替えで変るのはレジスタだけじゃなくて、
タスク毎に確保されてるメモリもあるから、そこに高々１６ワード分の
レジスタのセーブリカバリを節約する意味が、あるかどうかって話ですよね。

確かに16bit組み込みで、マルチタスクが無いか、タスク毎のデータが非常に
少ない場合、レジスタを群管理してセーブリカバリをしないで済むのは、結構
処理能力に貢献するのかも？

どうせ実行優先度の数で考えれば、基本で４群くらいあれば済むと思うし。

>>559
> っつーかアセンブラならスタックやアキュームレータ･アーキティクチャでおkとも

スタックオペレーションって依存性が高すぎてパイプラインストールのかたまりにならなくね？

>>556
結構分かってる人だね、compilerやさんかな？
一番悲惨なのは多重listのstreamが多いloopをpipeline/vector化したとき。
512でもお盆からこぼれまくりで足ーりません。＋コード爆発ｗ

↑こいつすげーアホ

汎用レジスタだけで128本とかあるんだろ最近のCPUって。
レジスタファイルの合計サイズ2KBくらい越えてるんじゃないの
そんなんがレイテンシ1でリード・ライトできれば十分だ。

>>564
だからレイテンシ1じゃないんだけど

↑こいつすげーアホ

>>566
だからレイテンシ1じゃないんだけど

>>553
プリフィックスが増えてコード効率が落ちる、かもなー。
16本に拡張するだけでも変態エンコードしてるのにもう1バイトくらいプリフィックスつけないといけなくなるな。

x64アセンブラ・ディスアセンブラを自分で書いてみ？AMDがとことん嫌いになる。

Core 2のレジスタファイル自体のリードレイテンシは1じゃないね
アキュムレータ（3Way）で繰りかえし読み出される値が速いだけだな。
つーか、これがx64での性能低下の要因ですな。
penrynのblendvps xmm1, xmm2 <xmm0>のスループットが2ってこと考えれば
大体答えはわかったようなもの。

しかし理論上はボトルネック多いのになぜAMDより速い？

コンパイラを作ってるのはintel
投機ロード、メモリプリフェチ、大容量キャッシュなどメモリレイテンシ隠蔽でAMDより優れている

C2Dがx64でちょっと性能低下するとか気にしてる人あんまいないよ
それ以上にx64の命令フォーマット気にする人なんていない

>>569
っキャッシュ容量

どんな理論だｗ

>>573
FP/SIMDとINT分離型パイプラインは少ないポートに複数演算器がぶら下がってる
Intelパイプラインより同時命令発行数が多い分効率がいいってAMDが主張し続けてる理論。

>>572
L2キャッシュ1MBのAthlon64よりCeleron 4xxシリーズのほうが速いんだぜ？

>>574
知識古くない？

>>575
AMDは未だに言ってるぜ。

Intel&AMDのPDFは落とせるものは全部落として見てる。

>>544
まあルネサスのRXは、もう少し詳しい情報や実物が出てこないと、ハッキリ
した評価は難しい気が。

ただARM9ちょびっと上程度の性能だと、２年後リリース時にはどうなってる
か心配だが。


既存品の置き換えの容易さが、ARMよりもRXの一番のメリットなのだから、
そこは抜かりないと思うが。（というかそれを抜かったら存在価値が・・・。）

最上位じゃないし、中位をまずはシリーズの統合
なのかもな、だとすれば一体何年かかってるのやら

RXのメインターゲットは100MHz以下の市場じゃねぇの？
日立のエンジニアがとにかく新しいCISC作ってみたかったんだろ

プリフィックスなx86や、オペコードとアドレッシングモードだけで2byteいるVAXとか
代表的CISCって冗長な部分あるよね
今もなんとか生きてる68000も、要らない命令と要るのに持ってない命令(68020以降は持ってる)ある
可変長ISAって無駄に奥が深い

コンパイラがレジスタの有効利用できるようになったのと、
パイプライン動作が当たり前になったことで、スタックとかアキュームレータアーキティキチャは絶滅したな
X87はスタックだけど、スタック入れ替え命令が加わり、そのあとSSEが導入されて
純潔スタックじゃなくなったし
JAVAプロセッサというスタック･プロセッサ、計画されたけど、あれ出たんだっけ？

インテルがFP演算にはX87命令使わないでSSE2命令使えって言ってるくらいだからね

x86は既に命令セットとマイクロアーキテクチャが一致してないし。
ALU周りがアキュムレータでレジスタファイルって小さいローカルストレージでしょ。

同じレジスタを使う命令を連続投入したときに性能が出るようにチューンされてる。
RISCにありがちなレジスタを交互に使うようなコードを組むと実レジスタファイルの
読み書きで待たされることになるので逆に性能が出ない。
触ってみた感じCore 2の特性はこんなところ。


>>581
K10 からはAMDもそう言ってる。

しかしK10のinsertq/extrqの使い道がいまいちわからん。
特定のビット操作には便利なんだろうけど。

>>582
たぶんベクトル化のためにデータのアライメントを取る命令じゃね？
よくわかないけどさ
Macヲタなら得意そうなんで彼の登場をマツベシ

そもそもK8の時点でx64モードではx87じゃなくてTFPを使えと言ってた気がするが

>>582
> 同じレジスタを使う命令を連続投入したときに性能が出るようにチューンされてる。
> RISCにありがちなレジスタを交互に使うようなコードを組むと実レジスタファイルの
> 読み書きで待たされることになるので逆に性能が出ない。

これって、演算ステージが終わった命令のパイプラインから、直後の依存関係がある
命令のパイプラインのfetchにショートカットルートが付いているだけということではなく、
命令実行上少し離れた位置の命令同士でも、高速な内部アキュームレータを使って
いるということ？

NetBurstの倍速ループなんてその高速なアキュムレータの典型じゃないの

同一レジスタでSIMD整数命令→FP命令、またはその逆やるとレイテンシ1クロック程度生じるのは、
浮動小数をIEEE754形式じゃなくて内部形式で扱ってるからと思われ。
浮動小数用のアキュムレータが存在すると考えていいかと。

てかAgner先生の資料の受け売り

>>579
>RXのメインターゲットは100MHz以下の市場じゃねぇの？

どっちに転んでも良い、という計画だろう…。
性能レンジ的には低くてARM9、アナウンスでは浮動小数点演算器まで準備すると言ってるから、
やろうと思えばARM11級程度までは引っ張れるという事らしい…。
ぶっちゃけATMELのAVR32みた(ry

>>580
>JAVAプロセッサというスタック･プロセッサ、計画されたけど、あれ出たんだっけ？

本家はともかく、ARMとかには拡張仕様として取り込まれた。
Jazelle拡張(ARM926EJとか)は、ほとんどのバイトコードをネイティブとして実行できる。
Thumbみたいな物だけど…。

>浮動小数用のアキュムレータ

笑わせてくれる

アキュムレータの無いCPUは存在しない

どこがどう笑えるか指摘できない無能さに笑える

痛なんてほとんど日本でしか売れてないしコストパフォーマンス相当悪くね？

結局失敗だろ現状

Intelの決算書とか詳細なソースじゃねーけどさ
痛って年20万個も売れてんだろ
平均単価は2000ドル以上だろうから成功じゃね？

そもそもエンプラ用途のCPUはコストパフォーマンス悪いもの。　

「本当なら今ごろPCは痛になってた」と考えるなら大失敗だな

サン、コンテナ型のデータセンター
「Project Blackbox」を国内初公開
http://pc.watch.impress.co.jp/docs/2007/1112/sun.htm

最近SUNの調子がいいまたいだけど、UltraSPARC4+も売れてるというのが意外

計算はWSじゃないとね

Itanium 2の今後を占う
http://pc.watch.impress.co.jp/docs/2007/1113/hot515.htm

>元麻布
('A`)

気の毒な話だがIA-64の事業を成功させるためには
根本的に欠けている物があるんだろうな。
それを技術と性能の一点だけで突破しようとしてあがいて泥沼か…
可愛そうに、社内でもブッ叩かれまくりなんだろう

国内の某間抜けな有名電気メーカーのﾍﾀﾚさと重なった orz

ところで、浮動小数用のアキュムレータって何だ？

アドレスに使えんからってんでシッタカしてアキュなんて言ってんだろうと思う

>>605
知ったか乙。

ALUの設計資料なんてIntelが出してるし
アレはアキュムレータと言っても差し支えないものだな

>>604
浮動小数点演算器の出力にラッチがあるだろう、それのことじゃね？

addps xmm0, xmm1
↑
↓ここに１クロック余分にかかる。
andps xmm0, xmm2


馬鹿じゃなきゃ、わかるだろ理屈は

>>608
何が言いたいのかわからんが、その例はバイパスロジックをケチっているためのように思える

IEEE754形式を浮動小数の内部形式に変換したりまた元に戻したりするより、
内部形式のまま次々演算データ突っ込んだほうがレイテンシが小さくなるでしょ原理的に。

ビット論理演算するにはIEEE754形式にしてから行わないといけないので
浮動小数ループをいったん抜けないといけない。

>浮動小数ループ
これまた、笑わせてくれる

アレってなんだ、おいｗ

内部表現？何のことだ？

2連続1行レスの低脳とレス乞食か

IEEE754形式は仮数部の最上位ビットは常に1と仮定して省いてるがために精度はいいけど展開効率は悪いんだよ

とりあえず

"これまた.*笑わせてくれる"

で馬鹿放置フィルタに入れておくか

>>614
阿呆かお前は

誤差の問題があって毎回IEEE754形式にしないと次の演算につっこめないんだよ

FMACですら、誤差が少なすぎると問題になったというのに

仮数部を24bit or 53bitに切り落とせばいいだけだろそれは
いちいちバイナリフォーマットまで戻してやる必要はどこにもない。

そもそもSSEの話をしてるのに誤差の互換性の問題とかｗｗｗｗｗｗ
たとえばrcppsやrsqrtpsは欠陥命令ですか？有効精度12ビットだけど

［WSJ］ インクジェット方式で半導体を作る技術、新興企業が開発
http://www.itmedia.co.jp/news/articles/0711/13/news098.html

ｺﾚ又わらわせてｸﾚﾙｗ

>>617
小数点の位置を合わせて仮数部未満のビットを捨てることをIEEE754形式に戻すと言うんだよ、バーカwww

まさか冗長表現のまま次の演算に食わせるとか思ってるんじゃないだろうな

IEEE754準拠と謳うからにはSSEだろうがなんだろうが仕様を満すことが必要

旦那ぁ、fmacはあきﾏﾍﾝぜー

>>620
はー？
ビット捨てるのにIEEE754形式に戻す必要なんてないだろ
そもそもSSEは必ずしもIEEE754準拠ではない

>>622
とりあえずお前が浮動小数点演算を理解していないことはわかった

捨てるビット数を決めるためには、小数点を最上位ビットの上に持ってくるようシフトするしかないだろ
これがIEEE形式に戻すんでなくてなんだと言うのかね

SSEは入出力のデータフォーマットとしてIEEE754形式を採用してるが
演算結果の丸めはオプションだな。

CellのSPEなんかは切捨てオンリーじゃなかったかな。

IEEE754フォーマットってのはあくまで1:8:23あるいは1:11:52のバイナリ表現であって最上位だけを保持するだけなら
一連の処理に組み込める罠。

>一連の処理
ってなんだ？おい

いちいち毎回IEEE754フォーマットに戻してたらSSE4の新命令round*なんかは使える場所なんて存在しません
馬鹿

なにファビョッてんだ、このタコｗ
誤差の一貫性なんてどうでも良いところ限定でそういうinst使うだけの話だ。

>>625
違う違う

当然IEEEで演算誤差も規定されているので、演算が終るたびに誤差に過不足があってはいけないわけ
(無意味な例だが)回路的には多進数でもアナログでもかまわないのだが、IEEEは回路での表現を規定しているわけじゃないのよ

一連の処理というのが意味がわからん
具体的に例を挙げてくれ

SSE4のプログラミングマニュアル一度でも目通した？
そんな妄想言えるわけない。

round*は演算後に発行します。切り上げるか切り捨てるかはそこで決まる。
逆に言うとadd*とかmul*の演算が終わったあとの結果は【即IEEE754フォーマットに変換しちゃいけない】んだな。
仮数部の上位から25bit目あるいは54bit目までは俺がアキュムレータって言ってるものの上に残ってる。

Penrynでそうなるわけじゃないよ。
SSE3の段階で既にfisttpみたいな命令あるし。

日本語で結論を書いて。
明日までで良いから

round??は小数点以下を丸める命令じゃないのか？

>>632
違う。MXCSRレジスタの書き換えをやらずにダイレクトに最下位を丸める。
小数点以下の丸めはcvtps2pi/cvttps2piの使い分けで十分だな

各命令の Operation や Intel C/C++ Compiler Intrinsic Equivalent は目を通した？

読んできた。
整数化できる部分だけ残す命令だな
んじゃ撤回しとくわ。

さんざ脱線して勘違いのあげく
んじゃ、の一言かよ…
剥板あたりのくだスレに書く内容だろに、まったく

親が社長なんで許してやってよｗ

NECエレ、40nmプロセスのゲーム機向けシステムLSIを製造へ
http://pc.watch.impress.co.jp/docs/2007/1116/necel.htm

100億円って異様に少なくない？

http://blog.goo.ne.jp/ikedanobuo/e/fd6f41ee4f521ae5adf73b7980c8a26d
http://blog.goo.ne.jp/ikedanobuo/e/7a0b5fd9f33ff6d2be7f8e8255b7007f

池田信夫 vs あらきけいすけ 戦争勃発
http://blog.goo.ne.jp/ikedanobuo/e/fbfaca6dfadef82fccf2c9349c12ae91
http://d.hatena.ne.jp/arakik10/20071119/p1

この頃のCPUは速度がいろいろありどうなのか分かりません。

Celeron　Mの　1.2GHz モバイル用
は
Celeron　NorthWood　2.4GHz の半分の速度しかない

と考えていいのでしょうか？

だめでーす

どう考えようと好きにしな
現実とは全く違うがな

Pentium 4とPentium Mってクロック当たり性能倍くらい違う印象あるし実際そんなもんだろう

プログラムのできないおれ様が、今更ながらルネサスの
H8とM16Cの命令セットのドキュメントを読んでみた

・両方ともbyte可変(68kのように2byte可変でない)
・H8は、bit操作命令がる以外初代68kよりシンプル
・H8のレジスタは汎用8本と素直
・M16CはBCD、関数呼び出し用命令などがあり、けっこうリッチ
・M16Cは、よくわからない専用レジスタ構成

といった感じ
両方とも小さいプログラムだと、68kよりコードが小さくなりそう
ルネサス新CPU、RXでは3オペランドを含むアドレッシングモード拡張
でさらにコード効率をあげるってことだけど、それできそうな感じ

>>640
リンク先、おもしれ。。。。

>>641

この考え方が違うのであれば、CPU速度だけで、
実際の速度を推測することは不可能ということですよね？

>>645
そそR8C-TinyはM16ベースに日立系のフィーチャを取り込んだ感じ

プログラムのできないおれ様が、今更ながら68000の
オペコードフォーマットを(ry

なんじゃこりゃーーーーーーーーーーーーーー!!
x86のプリフィックスが、準RISCに感じられるほど複雑なフォーマット
680x0がお亡くなりになって、x86が生き残ったのが
生産量の違いだけじゃなかったのね

>>646
当たり前じゃないか。アーキテクチャの違うCPUならクロックあたりの性能は
まったく異なるし、そもそも１コアのCPUと４コアのCPUで同性能だったら
なんのためにコアをわざわざ増やすんだよ。

つーか煽りじゃないならそのレベルの知識レベルの人はこのスレに参加しちゃ駄目。
雑談スレや初心者質問スレ行きなさい。

8086→286→386→486→Pentium→Pentium2と
昔は、クロック当たりの性能が上がり続けていたけど、
PCが一般家庭にも普及するようになったPentium2以降は、
クロック当たりの性能があがらなくなり、
クロック=性能という考え方という考えが広まったのではないかと

>>650
ダウト。286→386はクロック当たり性能はわずかに286が上。ただし386の方が
クロック自体はかなり上げられる。
無論プロテクトモードで使うなら386しか選択肢がないが、プロテクトモードが実際に
使われる頃には286などもはや過去のCPUだった。

>>651
16bit_bus同士だと286のほうが速いよね
でも、
386　32bit_bus
286　16bit_bus
だと、いくらなんでも386のほうが速いと思う

>>652
いや386DXとで。386SXなんてお話にもならないよ。
むろんMS-DOSでの話ね。DOS-EXTENDERで使えば当然386が圧勝。

あと386のほうがクロックあげられるのは
外部キャッシュが使えたとか、メモリアクセスにウェイト入れられたとか
のおかげで、デコーダ〜実行ユニットによる差はないと思う
286だと、2バスサイクル固定なんで、20Mhz以上にできなかったんじゃ
なかったかな?

初代FM-TOWNSは、メモリにウェイト入りまくり(メモリレイテンシが長い)
なんで、386でもすげー遅かったw

>>653
えええ、386DXより286のほうが速いの!?
リアルモードだと、2byteで命令おさまる場合が多そうだから、
ひょっとしたら・・・と書き込み直後に思ったんだけど、
そうだったのか

まーTOWNSは386マシンの中ではクロックも低かったしなあ。
初代から５台買ったTOWNSオタクだったぜ俺。

ファブレス特にIP売りしてるメーカーの設計陣てどれだけ優秀なんだろ
出荷までにリビジョン重ねるx86大手に対し複雑さの程度差があるにしても
設計中クリティカルパスや不可避バグはゴロゴロ出てきてる筈なのに

図面だけで製品を仕上げるなんて

ARMってIP屋じゃないの？

いまどき物理合成でいっちょあがりだべ

>>648
人出でencodeは出来るんだよ。でもdecodeが出来ず
z80や09の時の様に機械語でｻｻｯと読んだりpatch当てられなかった。
昔々のお話しさ、ﾌｯ

ARMとX86じゃ、PCI FAXカードドライバとOS全体くらい設計難易度違うんじゃね？
ハードウェアで例えたら、Z80と486くらいの差？
それくらい違うような

1Tバイトのメモリー接続を実現へ、ラムバス社が新技術を開発
http://www.eetimes.jp/contents/200711/28425_1_20071127165947.cfm

ペンティアム4って1ヶ所穴が開いてるんだけど、その穴の仕様を教えてくれないか？

なぜだろうSilverthorneがMMXPentiumの後継品に見えてきた
ttp://pc.watch.impress.co.jp/docs/2007/1128/ubiq205.htm

俺はVIAのC3/C7の略。

In-Order＋SMTってPPEもそうだったな
ダイサイズ等の与えられたリソースを最大限活用するとなると結局どこが作っても似てきちゃうのかな

というか消費電力あたりの性能追及の結果だろ。

>>666,667
P.A. SemiのPWRficientもAMCCのTitanもOut-of-orderだろ。
PPEっていうかCELLって結局、予定してた性能のコンパイラが作れず、アセンブラ
でシコシコ書かないと予定してた低消費電力が出ない欠陥アーキテクチャなイメージ
があったんだが、最近はそうでも無いのか？

CPU計算機。
http://www.geocities.jp/onakasuita24/cpu/cpu_changer2.html

65 名前：不明なデバイスさん 投稿日：04/06/11 12:34 ID:B++upyAe
>>61
別スレでこーゆーのもあった

*ｸﾛｯｸ当りの性能
0.70 :Celeron(Northwood)
0.85 :Pentium4(Willamette)
0.90 :C3(Nehemiah)
0.95 :Pentium4A(Northwood, Prescott)
1.00 :Pentium4B(Northwood)
1.05 :Pentium4E(Prescott)
1.10 :Pentium4C(Northwood)
1.15 :Pentium4XE(Gallatin)
1.20 :Celeron(Tualatin256k)
1.25 :Duron(Morgan, Applebred)
1.25 :Athlon(Thunderbird)
1.25 :Pentium3(Tualatin256k)
1.30 :Pentium3-S(Tualatin512k)
1.40: AthlonXP(Thoroughbred, Thorton)
1.45: AthlonXP(Barton)
1.50 :Pentium-M(Banias)
1.50 :Athlon64(ClawHammer) 512KB HT800MHz SingleChannel
1.55 :Athlon64(ClawHammer) 1MB HT800MHz SingleChannel
1.55 :Athlon64(ClawHammer) 512KB HT1000MHz SingleChannel
1.60 :Athlon64(ClawHammer) 1MB HT1000MHz SingleChannel
1.60 :Athlon64FX(SledgeHammer) 1MB DualChannel

>666
In-order+VMTでは？SMTは普通、Out-of-orderの機構を流用するもの。
デコーダの高価な86系でIn-orderのVMTなら、3スレッド/コアの方が、
バランスいいと思うんだが、実用も研究も２のN乗ばっか。
キャッシュは24kBとか3MBとか結構あるんだが。

ARMはとうとう来年出るCortex-A9でOoO化

>>668
TDPレンジが違う
OoOにしても、性能は倍にならないのに
TDPは確実に倍以上になる(と思う)

インオーダー&ラウンドロビン式マルチスレッドだなんて存在する意味ない気がする
486デュアルコアとかMMX Pentiumの方がマシじゃね？
とにかくARMと競合するのは無理だろ

古典RISCなら「高価な割りに使用頻度が低いから」で実装を見送ったような
16bit除算とかまでハード化しないと、性能や低消費電力が出ないのが現状。
マルチスレッドの管理機構をリッチにしてくと、実質的にシリコンOSになる？
ttp://www.ny.ics.keio.ac.jp/b3/hardware.html
↑のとか、昔のTransputerみたいだ。

そのリンク、リアルタイム指向でSMTとか相当無理があるような

シリコンカーネルみたいな考えって面白いけど
実現したもんがあんまないのが悲しい

>>673のことを無理があるってかいたけど
SMT抜きで、優先度つきハードウェア･スレッド切り替えだと思うと面白いな

>>672
お子ちゃま

>>670
それは3IPCだから、とか？

ISSCCのプログラムが出てるのに盛り上がってないな。
とはいっても素人の俺がみたってどれも何か凄そうでしかないんだがｗ
その中で気になったのはルネの8core&8 user RAM(SPEみたいにコア毎ってことか？)
にあるAutomatic Parallelizing Compiler。
どんな感じになるんだろう？CELLに応用出来たりしないかな？

あとSilverthorneらしきプロセッサでしっかり2-issueのin-Orderと書いてあるね。
HT/SMTらしき文字は見当たらない。

>>678
MMX Pentiumの後継か？

MMX P5ってみんな同じこと、考えるんだなW

CPUID見てみたらFamily 5な気がするんだ。
例のPentium MベースのA100なんかはFamily 6だったし

http://nueda.main.jp/blog/archives/003101.html

87 名前：Socket774 投稿日：2007/12/03(月) 00:35:20 ID:/hXBsUm0
>>71
残念だったな。

俺(rabbit)はパラノイアだ。

そもそも、インテルの技術力だけは認めている。

ただ、ペンリンも出ると言うのに今さらケンツのQ6600を出し続ける必要性が、
Phenomを貶める以外に無いから、あのようにコメントした。

パラノイアというべきは、AMDやPhenomのスレにわざわざQ6600の話題をもって来て、
糞石だのオワタだの倫理観のかけらもない書込みを続けている奴らのことだろう。

＞それに、俺は別にAMD信者では無い。
＞モラルのないインテルの金と力による市場支配と中途半端な設計のCPU、
＞過剰にAMDユーザーを貶めるインテル信者がキライなだけだ。

俺もまったく同じだ、別にAMD好き好きって程じゃないんだよな
ただ、それ以上にｲﾝﾃﾙ、ｲﾝﾃﾙ信者が気に入らんだけの話
特にC2D出てからむやみに勝ち誇ってるｲﾝﾃﾙ狂はかなりｳｻﾞｲ
2chのみならずﾘｱﾙでもこんなの見かけるから困ったものだ。

ペンリンとかどうでもよくて
CRAYのX2ブレードがちょっと欲しい

P5 with SSEx




SuperSEX

ララビーはシングルスレッドの化け物の卵だよ

突然何を言い出すんだ
言うならDLPの化け物

あんなものはただの練習台だよ

次世代メモリの改革を見据えた
アメーバのように動作するCPU

イスラエルから発信されるIntelの次世代CPUテクノロジー
http://pc.watch.impress.co.jp/docs/2007/1211/kaigai406.htm
｜そこで、PenrynではCPUの中にCPUコアのステイトを待避させる独立電源のSRAM領域を実装。CPU全体の電圧を落としても、
｜CPUステイトをCPU内に保持できるようにした。わかりやすく例えれば、非常灯をつけることで、メインの照明を極端に
｜暗くすることができるようになったようなものだ。

結局これは部分的に、半不揮発性プロセッサにした様なものかな？

独立電源なSRAMじゃなくて、不揮発性メモリを登載した方が、より単純で完璧
な節電ステートに移行出来ると思うが、アクセス速度が速くないとステートへ
の移行や復帰が遅くなって、効率やレスポンスが悪くなるから難しいんだろう
ね。

というよりCPUダイ内に不揮発性メモリを一部だけ置くのは無理だろ
（不可能ではないがそれっで失う物が大きすぎて現実的じゃない）

MRAMの製造技術が成熟すればCPUに不揮発メモリ搭載も当たり前になると思う
まぁそれでも性能重視のX86での混載は無理があると思うけど

不揮発性メモリは高クロックで動かないし書き換え数制限があるからムリポ

『ロームが「不揮発CPU」公開、電源オフでもデータ消失しない』
http://www.atmarkit.co.jp/news/200710/02/rohm.html

>>248

慶應のその研究調べたことあるけどマルチスレッドなのが理屈にあってないわ リアルタイム処理は時間保証が必要なんだからマルチコアにすべきだろ…

>>691
MRAMは書き換え回数はクリアしてるよ。

>>694
君は分ってないようだが、リソースが十分あればシングルCPUでもハードリアルタイムは十分可能

スケジューリングやリソース割り当てのポリシーなどをいろいろ工夫して効率よいシステムにするのが眼目なんだよ

>>690
MRAMって笑ってしまうくらい磁力と熱に弱いんじゃなかったけ？

>>697
105度で動くMRAM売ってるから熱はそこまで気にしなくてもいい気もする。
http://www.eetimes.jp/contents/200702/14499_1_20070206155716.cfm

俺みたいな古い人間は、CDROM置くときにもつい磁石がそばにないか気にしてしまうんだが
MRAM時代の人間はPCのそばに磁石がないか気をつけるんだろうな……
で、掃除のおばちゃんが落ちてた磁石をPCにペタリ

>>688
ttp://journal.mycom.co.jp/articles/2007/12/12/iedm2/index.html
> 半導体製造はF1のような技術のチャンピオンを競う世界ではなく、コストパフォーマンスが極めて
> 重視される。技術はコストを含めて評価するという当たり前の視点を大切にしたい。

F1と聞くと、「スパコンはコンピュータのF1だから云々」という
ヘボコン作り続けて赤字続垂れ流しているカス連中の言い訳を思い出して
虫酸が走るワイ

そういう面も昔はあったけどハイブリッドカーはレーシングカーとは全然パラダイム違うし
レーシングカー自体、環境配慮の時代だ

はいはい教授の受け売り

ふと思いついたんだけどさ
MRAMチップを6面から強磁界なN極で包み込んだらどんな挙動になるんだろう
磁界って同一ベクトルで加算されるんだっけ？

昔は昔。今はF1にしてもスパコンにしても、
かなり環境にも走りに対しても考えられていますよね。
なので「スパコン規模のプロジェクトだから」と、
赤字を垂れ流す人はもはやただの無能!!
言い訳がひとつ減って涙目なのですよ。
本当の涙目は言い訳をいう立場にすらいない俺ですがww

せめて
スカラーは単体性能で二束三文なコモデティーのCore2,Opteronの数倍以上、
ベクターについてはシステムのC/ＰがコモデティーのCore2,Opteronクラスターの数倍以上
チャレンジングな成果を標榜するならば
応用・ソフト開発を一切disturbせずむしろ加速する信頼性の高さと
使いやすさを迅速に実現しなければ話にならない。
現状はその逆、ユーザーが出来損ないの実験台兼QA。もう氏ねの一言。

あいつらなに成し遂げたいんだろうか、全く不明。

Core2やOpteronの数倍以上のスカラ性能なんていくら金かけても不可能だし、なにタワゴト言ってるんだか

ならばわざわざ作ってもしょうがなくない？

>>688
平均消費電力を大きく低減するPenrynらのC6ステイト
http://pc.watch.impress.co.jp/docs/2007/1214/kaigai407.htm
｜そのため、IntelはPenrynからは、CPU上に、CPUコア1個につき8KBずつの専用SRAM「State Storage」を実装した。
｜このSRAMは、CPUの他の領域とは異なるパワープレーンとなっている。CPU電源電圧(Vcc)からは独立したI/O電圧
｜「VccP」(1.5V)が供給され、CPUがどの省電力ステイトにあろうと、例えVccが0Vであろうと、内容が保持される。
｜言ってみれば、非常用待避エリアだ。ステイトストレージSRAMへの電圧は、VccPを利用するため、特別な電圧供給
｜は必要としないこともポイントだ。

SRAMにはi/o用の1.5Vを使ってるから、別途独立電源は不要でモーマンタイ。

｜しかし、CPUステイトを保持するDC4と比べると、SRAMからアクティブステイトへの
｜復帰レイテンシは長くなる。150〜200μsのレイテンシが必要となるという。
｜
｜そのため、C6ステイトに頻繁に入る場合には、CPUステイトのセーブ&ロードで平均
｜消費電力が逆に上昇してしまう可能性がある。Intelの試算では、C6ステイトに3〜4ms
｜以下の頻度で遷移すると、平均電力が上がるという。そのため、Penrynでは「Auto-Demote」
｜機能を実装する。頻繁にC6ステイトに入る場合にはC4ステイトに止めてC6に入らないように
｜制御する。実シリコンでの試験では、この機能によって、良好な結果が得られたという。

移行や復帰が脚を引っ張りそうな場合は「Auto-Demote」でディセーブルするし。

>>707
小学生みたいな基準を持ち出して判断しているのは705と707

ではどんな基準であんなもの作ってるんだ
いくらなんでもcore単体はPC用cpuより遅くないだろうな、おい。
それ以前にきちんと動いて役に立つんだろうな。
使う人に迷惑かけすぎだぞ

>>710
どう迷惑したかkwsk

こんな所に書けるか、ﾊｹﾞが

>>712
使ったことがないなら仕方ないよな

ここら辺でお調子者のダンゴが
頓珍漢な書き込みで場を和ませてくれる
どうぞです。
↓

｜
｜　 ≡　 ∧＿∧
｜≡ 　　（・∀・　）ひゃっ！
｜　 ≡　/　 つ_つ
｜≡ 　人　 　Y
｜　 ≡し'ｰ（＿）
↓

一方中国はMMX命令をぱくった

Loongson-2E and -2F support for binutils
ttp://sources.redhat.com/ml/binutils-cvs/2007-11/msg00131.html

ttp://sourceware.org/cgi-bin/cvsweb.cgi/src/opcodes/mips-opc.c.diff?cvsroot=src&r1=1.63&r2=1.64

LINPACKの浮動小数点演算性能では、コア当たりでみても
コモデティーに対して群を抜く性能差だろ
その上、並列化するプロセッサー数が桁違いなのだから
システム全体の性能は圧倒的で、まさに頂点のF1と呼ぶにさわしいかと
これだけ速いコンピューターをもってしても成果が出せないのは使う側の責任

>>716
ダメなcommitlogの見本だ

ニーモニックそのままかよ
アホすぎ

>>717は「ソフトのためにハードはある」が信条の俺にとっては口が裂けても絶対言わないことだな

>>720
分かってるって。ちゃんと釣れてくれて�d

>>714
P35

>>688
っ　不揮発SRAM

ところで、x86はアーキテクチャが汚いと言うがそれはどういう
ことなんだ?複雑=汚いってこと？
また、それによるデメリットは何？

>>724
x86が汚いとは思っていないおれがレスするのもなんだが

プリフィックスがいろいろついて可変長命令が多く、デコーダが複雑、というのがデメリットだろう

直交厨の言うことは気にすんな

x86はオペコードは汚いけどEAX,EBX,ECX,EDXの使い方がわりと決まってるから
他人の書いたアセンブラコードでも比較的読みやすいぜ。
デメリットはデコーダが複雑怪奇になるから省電力にしにくいことだな。

ストリング命令とか、１命令というにはでかすぎる命令があるから、RISCに
慣れた人は「何これｗｗｗ」になるんじゃね？

とりあえずREXプリフィックス考えたAMDは詩ねよ

8080からずっと建て増ししてきてるからなぁx86

へるみ氏がxbyakでREX/DREXまわりをどう料理するかは楽しみだな。
64ビットに関しては書き直しするんじゃないかと思ってるんだが。

4004からじゃないのか＞x86

へるみサンとお友達の団子アゲ

x86は1978年から。来年誕生30周年だよ。

もう30年か。俺もおじさん手前になるわけだ。

手前なの？

80486な頃に種付けされた仔が今じゃ社会人だからな。

　

>>733
当時はI/OやASCIIの「16ビットCPU特集」みたいな記事を読んで
「16ビット世代はモトローラ圧勝だな。68000マンセー」
って予想してたよ……（遠い目）

>>738
俺は当時からIntel派だったなあ。PC-8801やFm-8が発売された年から
ナイコンなのに毎月I/OとASCII買ってた。
i386出た時は嬉しかったなあ。

.

>>739
絶対に
68000 > 8086
68020 > 80286
68030 > 80386
だと思っていたし
MS-DOSの次はUnixの時代が来ると信じていた。

12,3年前に知り合いが
「シスコって会社の株買わね？」
って言ってくるの断り
98年頃にヤフーの株を勧められても買わなかった。

結婚マンドクセと彼女を捨てたらずっと毒男。

つくづく予測が外れるのに気づいた。


さあて週末はAM2なマザボ買うか……

>>741
>68000 > 8086
>68020 > 80286

そりゃそうだろう。

>68030 > 80386

これは違う。80386はそれまでの86系とはまったく別物だよ。
Core2時代になってもx86命令はSSE等の拡張部分を除けば基本的に386のまま。

SSE4って286のopcode領域食いつぶしてるし

x86と同年に生まれた俺は来年魔法使いになります

68k搭載機が出始めた頃にはRISCの記事を見かけるようになってたな
87年にはアルキメデスも出たし

そもそも他のCISC 16/32bitCPUにくらべて68kが良いとも思えず、詳しい記事が多かったので欠点ばっかり目についたよ

広大なメモリ空間については16bitCPUの中では群をぬいてたよな68K

16bitだけに、後の32bitCPU群と比べるといろいろ弱点もあるけど
同じ16bitCPU相手じゃ、弱点といえば8086ほどソフトがないって程度では？

68kはいろいろおかしな設計があったり(32bitディスプレースメントが使えないことや、おかしな例外スタックフレーム、遅い非同期バスなど)、
ファミリICが貧弱というところが魅力を削いでいた

同じく24ビットリニアアドレスの16032は詳しい資料を持ってなかったので、大きな欠点はあったが気づかなかった可能性はあるけど、こちらのほうがずっと魅力的に見えた。

68kのSETcc命令はどういうわけか、0または-1がセットされたのも変だった
(たぶんこれはBASICが念頭にあったのだと思うが)

簡単な割り込みコントローラが内蔵されていたのはいいのだが、
わざわざ68kを使うようなアプリケーションで割り込み要因が7つで足りるとは思えなかった
とにくパソコンでは全然足りてなかったよね

32ビットデータが16ビットアラインだという中途半端さも気にいらない

16032は汎用レジスタこそ8つだが、各種ポインタが数個あったこと、
プログラムモジュールのサポート(ダイナミックリンク、アンリンクみたいなことが簡単にできる)
など、より高級感があった

かまってちゃん団子サンが華麗にスルーされてるアゲ

>>746
というより8086がしょぼすぎる。

8086　：　8/16bit
68000　：　真の16bit
80386　：　真の32bit

>>750
後発で高価なものは高性能であたりまえだし、並べていくと一体何を比較しているのかわからんようになってくるな

そういや8bitCPUの比較に8088が出てたりしたよなw
68008あたりには惨敗なんだろうけど

386って32ビットって言われる割には16bit CPUとして使われる時代が多かったような

386向け初の本格32bitOSって386BSDか？

32bitカーネル*2で64bit使い切れてｳﾏｰ
ってわけにいかない？

>>754
33bitぶんかな。

>>753
MS-DOSあたりじゃ早い8086としてしか使ってなかったからな
OS/2はどうだったんだろうか

DOS-EXTENDER知らんの？　洋ゲーじゃバリバリ使われとったよ。

LaTeX で使ってたよ。GO32 だったっけ

TOWNSもextenderだったよな

demacsでも使ってた > go32

>>756
OS/2中期は386だろうが高クロック286として使ってた
というか16bitプロテクトモードOSって他に思い出せない

L3ENC.EXE(笑)

>>761
MS XENIX
たぶん唯一の286用UNIX

DOS一太郎の末期とか
メモリ1.6MBだったよな

SpecCPU2006を見たがPower6もSparc64�YもUltraSparc�Wも単独だと
Core2に劣るか互角といったとこか。
かつてのRisc=x86より高性能の図式も今は昔の話になったな、、、
過去に何度かUNIXワークステーションを買うチャンスがあったのに結局
はintelCPUの入った自作PCで満足しちゃってる。

Alpha 20166が、やっぱり自作機くさくて夢が覚めたよ

C2D T5500とT7250だと大体何倍の差がでる？
Core2でも可なり差がでる？ セロリンよりはましだろうけど

>>766
1.2倍

>>762
レスありがとう。
聞いてた値と同じでした。

セロリン530からT5500にしたら1.5倍くらいだと聞いたけど間違ってる？

768=767へ

>>768
シングルコアとデュアルコアの差だから使い方やソフトによって
いちがいには言えないが平均的にはそんなもんだと思う。

>>770
セロリンでも問題ないのかな。普通にネットみるぶんには。Vistaだとキツイって書き込みみるけど。

そろそろスレ違いである事を理解してくれるかな？

やっぱりDualCoreか。 セレロンじゃきつそう。C2Dにします

Celeron DualCore が気になる

CPUの性能よりメモリを増やした方がいい。

シングルスレッドでもマルチスレッドでも最適化するアメーバのようなCPUは確定
次はアメーバのようなファイルシステムが必要とされてる
ついに俺の時代がｷﾀ

>>776
ようタネンバウム教授

最近OS第3版の邦訳出たけど相変わらず分厚かったなぁ

お邪魔します。
Pen4のリアルモードでの動作速度についてお聞きしたいことがあります。
Pen4をリアルモードで動作させた時の浮動小数点演算速度とプロテクトモードでの
浮動小数点演算速度は大きく違うのでしょうか。
因みにPen3(1GHz)の場合、リアルでもプロテクトでも大差ないことは確認しており、
AthlonXP2400+では　　リアルでの速度(Pen2,100M程度)　<<　プロテクトでの速度　です。
浮動小数点演算を多用するＤＯＳプログラムをなるべく速く実行させるために
Pen4マシンの購入を検討しています。
どなたかご教示をいたたけるとありがたいのですが。
よろしくお願いします。
（別のスレで、昨日、この質問をしたのですが、リアルモードに関しては、依然
不明のため、こちらで質問させていただきます）

x86命令の所要クロック計測スレPart3
http://pc11.2ch.net/test/read.cgi/tech/1168399966/
こっちのスレ向けだろ。

Pentium 4をリアルモードではしらすかw
電力管理が働かなくて、熱でdutyがおちる方が先立ったりしてな。

>>780
誘導、ありがとうございます。

age

もうCPUの性能競争も終わりか

最新プロセス開発で失敗しないことが第一だからな
デザイン的にはコア増やしていくだけだしつまんね

結局 4.5世代までのコンピューターの性能向上って、
主記憶と演算器とI/Oの情報交換量が変わっただけだし
この先も、それ以上の事は無さそうなんだよな。

パイプラインやスーパースケーラーは当たり前の事になったし
あとはクロックが上がったり、数(演算器、メモリ容量、バンク数)が増えたりするだけ。

スケールメリットのあるアーキテクチャの出現を待つ。

マルチコア・ハイパースレッディングが当たり前につかえるなら、
スーパースケーラ必要ないんでね？ってのがMenlowの特徴では？

ある意味、マイクロプロセッサの進歩は大型とかスーパーコンピュータからの
技術移転の歴史みたいなとこがあったわけだが、いまやそういうのが
マイクロプロセッサで作られてるからなあ……元ネタがなくなったら迷走しだした
Windowsと、ある意味似てる

>>787
TDP 30〜120Wの世界では勝負にならないでしょ

すいません、なんか素人の思いつきなんですけど
x86コードからソフト的にコンパイルしてマイクロコードってやつを
はきだしてexeを置き換えるかＨＤＤにキャッシュしておくような
ドライバとか作ってデコーダーとかＣＰＵに乗せなかったらやすくなったりしませんか？

まぁ安くなるんだったら当然してるんでしょうけどｗ

Transmetaね

>>790
最初からマイクロコードに変換してしまうとコード効率が悪くなりすぎる。

>>792なるほど

>>790
RISC の誕生を見た

>>790
FX32!とかあったなぁ…

携帯電話の標準CPU「ARMコア」の現状
〜ARM日本法人の西嶋社長に聞く
http://pc.watch.impress.co.jp/docs/2008/0115/arm.htm

久しぶりにPowerPCの話題を書くような気がするすけど、NECがストレージシステムのコントローラ
として、P.A. SemiのPWRficientチップを採用するとのことす。
http://www.pasemi.com/news/pr_2008_01_10.html
　　------------------
　　"We are very pleased with the results of our evaluation of the P. A. Semi 1682M processor,"
　　said Mr. Tsuyoshi Kishino , Senior Manager , First Engineering Department, System Storage
　　Products Division, NEC. "In our application, we found that the 1682M delivers the highest
　　application performance at very low power dissipation. This combination of high performance
　　and low power enables us to develop very efficient, scalable storage controllers that meet
　　our high reliability and performance expectations."
　　------------------

夢が無くなったな

>>797
ところで
Amiga
どうなった

コンピュータアーキテクチャの話
第106回 アーキテクチャって何だ?
http://journal.mycom.co.jp/column/architecture/106/index.html

もうこんな前置き飽きてくちゃった

>飽きてくちゃ
これが言いたかっただけだろ

http://pc.watch.impress.co.jp/docs/2008/0124/ubiq208.htm

とりあえずVIAの新製品っと。。。。
C7にはこのまま微細化してもらって
10�o平方きりますたとかやって欲しいんだが

富士通製造か、ちょっと意外だな。
まぁSPARC64とかEfficeonとかもあるわけだから
その筋の人から見ればどうってことないんだろうけど。

富士通がまだ200mmウェハだったのがびっくり。
てっきり300mmウェハだと思ってた。

>>805
三重の90/65nmは300mmだよ（第一・第二棟)。だからなんか変。200mmラインは130nm以前。
量産試作は（今度三重に移るけど）あきる野の200mmでやるからおかしくないといえばおかしくない気もするけど、
写真ではC7のウエハとサイズが変わらなく見えるような。だとすると300mmのはず。IBM EastfishKill(B323)はすでに300mmだし。
Burlingtonは90nm/200mmだからそっちで作ってればおかしくはないけど。とりあえずどこか変。

三重の工場だと、うちから近いな。

工場見学の時に、お土産で持たせてくれたりすると面白いのだが。

ついでにIsaiah饅頭とかIsaiah煎餅とか用意してくれれば、買って帰るし。

>>803
そしていきなり隠し球のように16コアとか

ドラゴンチップIIIだな。

NASやDLNAで個人宅内汎用鯖が本格化するタイミングで安価低電力なx86を大量供給できれば
VIAの大勝ちって可能性も無くはないからねー

個人NASなんてARM系の200〜300MHzで十分でっせ

所詮はVIA

>>810
Diamondvilleが殆ど同時期に発売されるから、大勝ちは無理っぽい気が。

どう考えても性能違うんじゃね。
Isaiah＞＞Diamondville＞C7
って気がする。
根拠は無いが。

今までの情報からすると、Isaiahだとトランジスタ数からするとIPCはBaniasくらいは期待できるけど、
Diamondvilleの方はBaniasの半分以下っぽいしな。
HT使うとSilverthorneで1.5倍くらいらしいので、2スレッド対応アプリだと性能差はかなり小さくなりそうだけど。
そもそもIsaiahの消費電力が今のC7と同じなら2GHzでTDP20Wくらいだろうから、
同じTDP同士の比較なら、Diamondvilleの方がIsaiahより性能上かもね。

汎用Home鯖限定で比較するとSilverthorneの勝ちっぽいか？
組み合わせ出荷されるIOチップの性能如何かもしれんけど

ttp://www.theinquirer.net/gb/inquirer/news/2008/01/24/via-releases-brand-core
| Another nifty feature is called adaptive P-State control. The chip has some smarts
| as far as power management goes, if it is running hot, it can lower the voltage, and
| conversely, if it is running cool, it can bump up the clocks.
Foxtonそのものですね。
Itanium2よりも電力の変動がはるかに小さいので実用化しやすいということでしょうか。

しかしC7の性能からみると神のような性能の上がりっぷりだなww

VIAのくせになまいきだ

発売されてベンチとってみるまでわからん。
……とは思ったが、VIAの低性能は主にIO性能だと思うのでその辺で進歩があったのかも。

IP売りしてるCPUの互換IPメーカとか出現しないの？

同じIPを使った互換チップなら普通だが、互換IPとなると
それは相手の知的所有権にモロに引っかかると思うぞ。
相手をクロスライセンスでねじ伏せられるほどの何かを持っているなら話は別だが。

エミュレータも駄目だっけ。
任天堂の携帯機はずっとARM縛りなわけか。

Lexraの件を思い出せ。

「○○とIP互換」を宣伝しなければおｋね

なるほど

>相手をクロスライセンスでねじ伏せられるほどの何かを持っているなら話は別だが。
XScaleの事かーー！！！！

Extremetech.comのVIA Isaiahの解説記事、なんと当のチップのアーキテクト Glenn Henryが寄稿して
いるす！
http://www.extremetech.com/article2/0,1697,2252201,00.asp
幸せな時代になったモノすね。。。
記事の方すけど、micro-ops fusionされた命令がROBでどのように扱われているかが、良く判らないす。
ROBの方の解説でわ、
　　-------------------
　　The three incoming fused micro-ops are placed in the reorder buffer (ROB) and are then
　　expanded into up to six executable micro-ops, each of which is targeted for a single execution
　　unit.
　　-------------------
と、あるすからROBの中での管理単位わ分解されたmicro-opsと読めるす。一方、命令リタイアの解説
部分でわ、
　　-------------------
　　Up to three fused micro-ops can be retired each clock corresponding to up to three x86
　　instructions.
　　-------------------
とあるので、fusionされた単位で管理されているように見えるす。POWER4の命令グループの概念に
近いすかね。。。　あれもOoOの管理単位を粗くして負荷を小さくするためのモノすから。

実行ユニットの構成わ、AMDや(よりRISC的な)Intelと比較しても、更にRISC調に見えるす。
それでもアドレス生成に専用の実行ユニットが割り当てられているのわ、x86特有の事情すか。。。

white paperのコピペ?

Next-Generation VIA Isaiah x86 Processor Architecture
ttp://www.via.com.tw/en/products/processors/isaiah-arch/

white paper
ttp://www.via.com.tw/en/downloads/whitepapers/processors/WP080124Isaiah-architecture-brief.pdf

論理レジスタ数が少なくロード・ストアが高頻度。
その代わりアドレッシングが強力。

x86の欠点であると同時に利点でもある。

利点ってハードウェア仮想化が容易？

MACオタは早く英語くらいは読めるようになりなさい。

ROBのエントリにはx86命令が（ほぼ）そのまま入る。
ROBが何をするものか考えれば見当くらいつくだろうに。

ところでIsaiahのx64は、やっぱりIntel64互換なのかな？

互換までいかなくても、AMD64よりはIntel64に近いとは思うが、どうなんだろう？

まあいずれにしてもMSの関与は大きく入ってるだろうから、ＯＳやAPLが対応する
のに面倒の少ない状態にはなってると思うけど。

>>832
ROBエントリにはx86命令とほぼ一対一に対応するfused micro-opsが入る。
ほぼ、と書いたのは、macro fusionで対応するx86命令がなくなる場合があると思われるので。

マイクロコードで実行される命令はx86命令そのものが入っているぽい。

>>832,>>834
　　----------------------
　　ROBエントリにはx86命令とほぼ一対一に対応するfused micro-opsが入る。
　　----------------------
AMDわ，ちと別すけどmicro-ops fusionという概念が存在しないPentium Proの
時代からROBに格納されるのわ，micro-opsそのものと聞いているす(笑)
ご自慢らしい英語の参考文献をどうぞ。
http://www1.informatik.uni-jena.de/lehre/nlp/p-pro-1.pdf
　　======================
　　The μops are queued, and sent to the Register Alias Table (RAT) unit,
　　where the logical IA-based register references are converted into
　　Pentium Pro processor physical register references, and to the
　　Allocator stage, which adds status information to the μops and
　　enters them into the instruction pool. The instruction pool is
　　implemented as an array of Content Addressable Memory called the
　　ReOrder Buffer (ROB).
　　======================

>>835
負けを認められないからといって、お前も含めて誰も言及していないPentiumProなんて持ち出すなよwww

>>835
関係ない話ついでだが、
ROBにuopsを入れると、後でいろいろ苦労しているみたいだぞ。
お前でもわかるように日本語の文献だ。

http://download.intel.com/jp/developer/jpdoc/impliment_j.pdf

>>837
一生懸命検索してたみたいすけど，x86命令がROBに入ってるっていう実装例
わ何処にいったすか(笑)

>>838
Isaiahのことなら、まさにお前が>>827で引用した前後に書いてあるよww

そうそう、負けを認めるならいくらでも詳しく説明してやるよ？

しばらく席を外すのでもう書いておく。


英語力のないMACオタは、x86命令がいったんmicro-opsに分解され、
それがmicro-fusionでfused micro-opsになると考えているようだが、
それでこういう勘違いが出てくる。

>>827
> と、あるすからROBの中での管理単位わ分解されたmicro-opsと読めるす。一方、命令リタイアの解説
> 部分でわ、

実際のところは、各x86命令は中間形式を経て、直接fused micro-opsに変換される。

http://www.extremetech.com/article2/0,1697,2252201,00.asp
の X86 INSTRUCTION TRANSLATION のところに

> Also, each micro-op generated by the translator can represent functions to be performed
> by more than one execution unit. This combining of execution unit micro-ops
> into more powerful micro-ops is called micro-op fusion.

と書いてある。
MACオタほどのひどい英語力でなければわかるだろう。

で、そのfused micro-opsがROBに入れられて、その後ではじめて分解されて各実行ユニットのRSに送られる。

> The three incoming fused micro-ops are placed in the reorder buffer (ROB)
> and are then expanded into up to six executable micro-ops, each of which is targeted for a single execution unit.

MACオタは英語もアーキテクチャも全然理解していないことがよくわかりますねw

>>841
あなたが引用している、
　　---------------
　　Also, each micro-op generated by the translator can represent functions to be performed 。。。
　　---------------
のすぐ前のパラグラフにわ、
　　---------------
　　Each x86 instruction can be directly translated into zero, one, two or three micro-ops (in the
　　initial implementation) and an optional ROM address.
　　---------------
と書いてる訳すけど、>>832と>>834で2度も繰り返して書いてある
　　===============
　　x86命令とほぼ一対一に対応するfused micro-ops
　　===============
これ何すか(笑)

ちなみにあなたわMacro-ops fusionとMicro-ops fusionの区別が理解できなくて私に噛み付いている
ように見えるす。私の疑問わ、 各実行ユニットに対応した最小単位のmicro-opsへの分解がROBで
行われるのか、RSで行われるのか？。。。というモノなんすけど。

もしかして>>841に書いてある
　　----------------
　　英語力のないMACオタは、x86命令がいったんmicro-opsに分解され、
　　それがmicro-fusionでfused micro-opsになると考えているようだが、
　　----------------
ってのわ、x86命令に対応する0〜3個のmicro-opsが一つの"fused" opsに見えるご自分の
脳内なんすかね。。。

>>843
> 　　Each x86 instruction can be directly translated into zero, one, two or three micro-ops (in the
>　　initial implementation) and an optional ROM address.

その通り、x86命令は0から3個のmicro-opsに変換されるし、それは一つのfused micro-opsでもある。
fused micro-opsというのは、実装上はおそらく単に3つのmicro-opsをパックしただけのものだと思う。
VLIWみたいな感じで。

> ちなみにあなたわMacro-ops fusionとMicro-ops fusionの区別が理解できなくて私に噛み付いている
ように見えるす。

自分が理解できてないからといって見当違いな因縁をつけないでね。

> 私の疑問わ、 各実行ユニットに対応した最小単位のmicro-opsへの分解がROBで
> 行われるのか、RSで行われるのか？。。。というモノなんすけど。

どうしてそういう疑問を抱けるのか不思議なものだ。
各RSにmicro-opsを分配するときに決まってるだろう。

引用するなよ
蛆沸いた文章見たくないから透明あぼんしてるのに

そろそろISSCCの季節す。
http://www.eetimes.com/news/semi/showArticle.jhtml?articleID=205920481
http://www.tgdaily.com/content/view/35817/135/
既報の話も多いすけど。。。
■45-nm CELL BE
　- 65-nm世代より40%省電力
　- DFM (Design for Manufacturability)に注力　[東芝の自動設計版すかね。。。]
■Intel Silverthorne
　- 45nm, 47M transistors, 25 mm^2
　- 2GHz, 2W, 533MHz FSB
　- dual-issue, in-order, 32KB 命令L1, 24KB データL1, 512KB L2
　- 441-pin uFCBGA
　- "The competition considers 2W laughable," said Will Strauss, principal of market watcher
　　Forward Concepts (Tempe, Ariz.). "600 mW is the power budget for an entire cellphone
　　processor and baseband," he said.
■Intel Tukwila
　- 65-nm, 2.05B transistors, 699 mm^2
　- 170W
　- 30MB L2
　- 34GB/s memory bandwidth
　- 96GB/s inter-processor bandwidth with QuickPath
■Sun Rock
　- 65-nm, 396 mm^2
　- 16-core, 〜2.3GHz
　- transactional memory

このスレの引用オタどもよ。
Micro FusionとROBどうこうなんて些細な話よりももっと重要な、
Cacheの遅延や帯域、実行ユニットの構成をまず先に論じるべきだろう。
漏れはやる気無いけどな。

>>845
　　-----------------
　　x86命令は0から3個のmicro-opsに変換されるし、それは一つのfused micro-opsでもある。
　　-----------------
脳内妄想以外の根拠をお願いするす。
　　-----------------
　　どうしてそういう疑問を抱けるのか不思議なものだ。
　　-----------------
簡単に解説するす。
AMDの実行ユニットの実装のように、全ての実行パイプラインにAGU (アドレス生成ユニット)を
付随させている場合わ、ROBまで演算とアドレス生成をフュージョンしたMacro-opsで保持して
実行ユニットの直前で分離するのわ簡単だし、合理的す。
しかし、IntelやVIAの実装わLSUやAGUわALUと分離された独立のバイプラインす。この場合わ
早めにロード／ストアと演算を分離しておくことに意味があるす。
ただし、ROBや各実行ユニットのキューで管理する命令数わ少ないほど消費電力的にわ有利という
トレードオフが存在するす。

>>833
AMD64とIntel64の命令セットの違いって何だと思う？
せいぜいAMDのx86互換とIntel純正の違いの延長でしかないよ。
VIAが今まで互換してこれたなら問題なく移行できるでしょ。


Intelで動かないことがあるのって初期のAMD64用Linuxディストロくらいだよ。
あとMacOSはIntel64専用か。

>>845
すまん、訳に突っ込むのはなんだけど、0個のμOPに変換されるx86命令って何？
NOPですら律儀にROBまでは運ばれる。

http://pc.watch.impress.co.jp/docs/2006/0626/kaigai285.htm
>　Valentine氏によると、各実行ユニットにそれぞれリザベーションステーションが
> 設けられているという。Fused uOPsの分解と再スケジューリングが行なわれるの
> は、その直前と見られる。分解されたuOPsは、リザベーションステーションで待機
> して、実行できる組み合わせで発行される。考えようによっては、
> 「x86命令→Fused uOPs→uOPs」と、2段階でデコードされたと見ることもできる。
> もっとも、実際には最初のデコードの段階で、後段で分解しやすいような
> フォーマットにされているという。

リザベーションの手前が4issueで実行ユニットの手前が6issueじゃなかったっけ。
3Way ALUとLoadとStoreとStoreAddressの6Way

AMDのブロック図見るに、整数パイプはデコードからExecuteまでズドーン×3本に見える。
驚くべきことにデコード前にスケジューリングできるからね。
そんかわり浮動小数・SIMD用パイプはIntelの統合パイプラインのように複雑。

ところでマコタさん
AMDのパイプラインではこれがどういう風にμOPsに展開されるかおわかり？

addps xmm1 [eax + ecx*8 + 0x12345678]



AMDって言ってもK8とK10（笑）でも違うけどさ

>>849
>　　x86命令は0から3個のmicro-opsに変換されるし、それは一つのfused micro-opsでもある。
> 　　-----------------
> 脳内妄想以外の根拠をお願いするす。

最大3個のmicro-opsに変換されるというのは以下の通り。
can be directlyというのは、実行コンテキストを必要とせず、というくらいの意味だ。

> 　　Each x86 instruction can be directly translated into zero, one, two or three micro-ops (in the
>　　initial implementation) and an optional ROM address.

実際にはトランスレータは一つのfused micro-opsに変換しているというのは以下の通り。

> Also, each micro-op generated by the translator can represent functions to be performed
> by more than one execution unit.

トランスレータ以前のステージでexecution unit micro-opsを生成している記述はない。

MACオタはこのあたりの自分の理解も書いてくれんか？
そうでないと効率よく間違いを訂正できず、皆に迷惑がかかる。


> しかし、IntelやVIAの実装わLSUやAGUわALUと分離された独立のバイプラインす。この場合わ
> 早めにロード／ストアと演算を分離しておくことに意味があるす。

早め、というのが何を言っているのかわからんが、ディスパッチステージより前ということか？
どういう意味があるんだ？
Isaiahではレジスタリネームやディスパッチの帯域は十分のようだが？


>>851
まさにNOPのことだと思うよ。

> NOPですら律儀にROBまでは運ばれる。

Isaiahはこのへんはっきり書いてないが、
x86のNOPから変換されたfused micro-opsが0個のmicro-opsを含んでいるんじゃまいか。

>>853
それはどのプロセッサの話？

不勉強につきご教示賜りたい。
0個のμOPに変換される命令ってあるの？

NOPですらμOPがあるよ。

>>856は訂正。無視して。

>>853はCore MAの話。
StoreをStoreAddressとの2ユニットに分けたのは、Memory Disambiguationのためでしょうな。
これによって、ロードアドレスと重ならないかを、先行してチェックするようスケジューリングが可能。

>>854 団子 さん
micro-opsの正体に関する話題わ、全然聞いたことが無いす。
ただK8とK10で命令処理のフロントエンドを開発し直す実力がAMDにあったとわ、思えないす。

>>855 さん
　　------------------
　　実際にはトランスレータは一つのfused micro-opsに変換しているというのは以下の通り。
　　------------------
その文章にfused micro-opsがx86命令にそれぞれ対応するという記述わ「一切」無いすけど。。。
フュージョンして扱える条件わ、もっと限定されたモノなのでわ？
このように書く理由わ、下記の問いに対する説明にもなるかと思うす。
　　-------------------
　　早め、というのが何を言っているのかわからんが、ディスパッチステージより前ということか？
　　どういう意味があるんだ？
　　-------------------
端的にわ、そもそもRISCの設計がそのように最適化されているす。
OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。
早めに命令を分類することわ、効率の向上に繋がるすよ。

更に現代のプロセッサでわ、細粒度の電力管理のために各命令が使用するリソースを早めに確定
して電力管理のスケジュールを立てることも重要す。

>>858
> フュージョンして扱える条件わ、もっと限定されたモノなのでわ？

？？MACオタこそどういう理解をしているんだ？
何を考えているのか見当もつかないが、それこそどこにそういう記述があるんだ？

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。ところが命令ごとに実行レイテンシわ異なるので、混在させると時間
> のかかるロード／ストアや浮動小数点命令ばかりがキューに居座ることいなるす。

大丈夫か？
命令キューに居座るのは、長レイテンシ命令に直接・間接的に依存した命令だよ。
具体的には、キャッシュミスしたロード命令の結果に依存している命令群とか。

スループットが十分あれば、浮動小数点命令だろうがメモリアクセス命令だろうが、依存性のない限りはどんどん出ていくよ。

【半導体】AMDが巨大な赤字を計上　ATI買収がすべての元凶［08/01/21］
http://news24.2ch.net/test/read.cgi/bizplus/1200903424/184

184 名前：名刺は切らしておりまして[sage] 投稿日：2008/01/25(金) 04:14:59 ID:8xVRoTO5
ＩＢＭがX86市場に参入すれば採用する企業が多そうだな
実現して欲しい

250 名前：名刺は切らしておりまして[] 投稿日：2008/01/30(水) 22:02:01 ID:Kz3/CoeT
>>247
x86アーキテクチャ自体は複雑でも何でもないんでは
時代遅れの貧弱なアーキテクチャの縛りの中で性能を向上させる仕組みが複雑なだけで。

他のCPUのように、最初からレジスタ数百個もってれば
レジスタリネーミングとかアウトオブオーダーとか要らないし。(一方 x86 は8個)
でも 20年以上互換性維持しつつ、Intel8086 から10万倍は性能上がってるはず。Intelすごいよ。

>>860
無知丸出しの素人発言をコピペしてどうしたいの？

そういや、ブルーライトニングとかあったな…

魔法なんてない
と言われている中で成功した貴重な魔法テクニックをバカにするとは
http://www.geocities.co.jp/SiliconValley-Bay/9439/negoto/ngt035.htm
http://www.geocities.co.jp/SiliconValley-Bay/9439/negoto/ngt036.htm
http://www.geocities.co.jp/SiliconValley-Bay/9439/negoto/ngt037.htm

>>858
演算ユニットの128bit化で128bit SIMD命令を1μOPで扱えるようになったから
デコーダのスループットも当然改善できるよ。

各ユニットあたり2クロックかけて1命令分デコードしてたのを1クロックで済むようになった。

>>859
捨て台詞わ別として、資料が引用できなくなったということわ脳内妄想に何の根拠も無いことを
認めたと思って良いすか？
　　-------------------
　　？？MACオタこそどういう理解をしているんだ？
　　-------------------
Isaiahの実行ユニットの実装わAMDよりIntelに近いRISC度が高いモノすけど、そのIntelにおいても
Micro-ops fusionわ特定の命令のみで可能になっているす。
http://www.agner.org/optimize/instruction_tables.pdf [fusion機能のあるプロセッサわP.17 より]

　　-------------------
　　命令キューに居座るのは、長レイテンシ命令に直接・間接的に依存した命令だよ。
　　-------------------
ディスパッチされてからリタイアするまでキュー以外の何処にいるすかね。。。あなたの脳内にでも
テレポートしてくるすか(笑)
強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

IBMがローエンドPOWER6サーバーを発表したす。
http://www-06.ibm.com/jp/press/2008/01/3002.html
で、面白いのわココ。
　　-------------------
　　加えて、「PowerVM Edition」シリーズの無料オプションである「PowerVM Lx86」を用いて、
　　x86アーキテクチャーのサーバーで稼働するアプリケーションをPOWER^(TM)プロセッサー上の
　　Linux?で動かすことが可能になります。「PowerVM Lx86」により既存のアプリケーションを
　　そのまま活用できるため、最小限の手間とコストでx86サーバーからSystem pへの移行を
　　実現します。*4
　　-------------------
久しぶりのRISCからx86への挑戦すけど、性能わどんなモンなんすかね。。。

ちなみに上のPowerVM Lx86の提供わ、Intel Macの"Rosetta"でもお馴染みのエミュレーション
技術の雄、Transitive社す。
http://www.transitive.com/news/news_20080129.htm
　　---------------------
　　Transitive? Corporation, the leading provider of cross-platform virtualization software that
　　enables the execution of applications across diverse computing platforms, today announced
　　that IBM will commence shipping PowerVM Lx86 with all copies of PowerVM Editions,
　　available across its entire line of System p servers. PowerVM Editions, a set of advanced
　　virtualization offerings developed by IBM for Power Systems platforms, now includes the Lx86
　　feature (developed for IBM by Transitive) which simplifies migration of x86 Linux applications
　　onto this popular platform for server consolidation and business application deployment.
　　---------------------

>>865
だからインテルは関係ないだろ…

イシューされてからリタイアするまでの間も命令キューに残してどうしたいんだ。
リオーダバッファは何のためにあると思ってるんだよ。

>>868
　　---------------
　　リオーダバッファは何のためにあると思ってるんだよ。
　　---------------
ROBわx86用語なんすけど。。。
OoOを実装したRISCのブロック図でも見て用語を確認することをお勧めするす。

参考までにOoOを実装したRISCのブロック図をいくつか。
http://www.azillionmonkeys.com/qed/21264.gif
http://www.research.ibm.com/journal/rd/494/sinha3.jpg
http://www.design-reuse.com/news_img/20071008_arm4.gif

しばらく前に私わこんなことを書いたす。
　　------------------
　　392 名前：MACオタ 投稿日：2007/05/25(金) 01:27:10 ID:6ojiKhut
　　　　こちらもPowerPCネタすけど、開催中のMicroprocessorr ForumでAMCCが新PowerPC 440
　　　　"Titan"を発表したす。
　　　　[中略]
　　　　ちなみにPPC440コアの代表的製品といえばBlue Gene/Lすけど、果たしてAMCC/Intrinsity -> IBM
　　　　という痛快極まりない技術の逆転わ有るすかね。。。
　　------------------
で、案の定IBMわ抜け目無く手を出してきたという話す。
http://investor.amcc.com/releasedetail.cfm?ReleaseID=289188
　　==================
　　IBM will incorporate the entire AMCC PowerPC(R) 4xx embedded processor product portfolio
　　into its Semiconductor Solutions offering, effective immediately
　　==================.

次わ、こちらの展開があるかどうかが楽しみすね。。。
　　---------------------
　　671 名前：MACオタ＠補足 投稿日：2007/06/26(火) 22:35:03 ID:E+b+TZBO
　　　　とりあえず884,736-processorの最大構成で2-PetaFlopsわ超えるす。同じPPC44xベースの
　　　　コアが90nmバルクCMOSで2GHzを超えることが可能なことも証明されているすから(>>392参照)、
　　　　Blue Geneわ、このままの設計でも数年以内に5-PetaFlopsを超えるロードマップわ現実的す。
　　---------------------

>>869
> ROBわx86用語なんすけど。。。

うわ、信じられねえ
バカだとは思っていたがここまでとは

それはともかく、MACオタの理解するところによるROBの説明をしてごらんよ

> 強調しておくすけど「リタイアするまで」OoOの命令キューから取り除かれることわないす。

実は、そういう実装もあるにはあるんだ。
どうして「リタイアするまで」命令キューに取り除かれることがないのか説明してごらん。


ありがたく図を出してくれたので解説しとくと、

一番上のAlpha 21264はリオーダバッファじゃなくてチェックポイントでインオーダ状態をメンテしてるんだ。
チェックポイントというのは、その時点でのレジスタマップ(のコピー)なんだけど、珍しいタイプだね。

二番目のPOWER5は、Global completion tableというのがROBそのものだよ。
IBMの好きな独自用語だね。

三番目のARMについては知らないので、
OoO Write back stageというのがROBに相当するか、本当にOoO commitするのかはわからないが、
どちらにせよ命令キューからissue時に命令を取り除かない理由はなくなる。

>>875
おっとすまん

POWER5はGlobal completionとGroup completionをあわせてROB相当

>>875
語るに落ちると言うか何と言うべきか。。。
　　-------------------
　　二番目のPOWER5は、Global completion tableというのがROBそのものだよ。
　　IBMの好きな独自用語だね。
　　-------------------
http://www.research.ibm.com/journal/rd/494/sinharoy.html
　　===================
　　An entry is de-allocated from the GCT when the group is committed.
　　===================
"commit"がどの段階か理解できないのが心配になってきたので、この図もつけておくす(笑)
http://www.research.ibm.com/journal/rd/494/sinha3.jpg

>>877
命令グループがコミット==リタイアされるときにGCTからdeallocateされるって書いてるじゃん…

Shared issue queuesってのが別にあるだろ、そっちはissueされた命令はすぐに取り除かれるんだよ。


それはともかく、MACオタの理解するROBの働きと、リタイアまで命令が命令キューに残っている理由を説明してくれよぅ

ぺたぺたはりつけるだけのMACオタｗ

>>879
なんにも理解していないので、ぺたぺたはりつけるしか能がなくて

> MACオタの理解するROBの働きと、リタイアまで命令が命令キューに残っている理由を説明してくれよぅ

の説明もできないんだと思うけど。
すごく簡単なことなのにね。

なんだ877のリンク先にはこんな文もあるじゃないか

>Control information for each group of dispatched instructions is placed in
> a global completion table (GCT) at the time of dispatch [1].

どうみてもROBです。本当にry

>>878
　　-----------------
　　Shared issue queuesってのが別にあるだろ、そっちはissueされた命令はすぐに
　　取り除かれるんだよ。
　　-----------------
そちらわx86で言うところのRS (Reservation Station)なんすけど。。。
>>870のブロック図とx86を見比べて欲しいす。
http://www.azillionmonkeys.com/qed/p3-architecture.gif

>>882
何を言いだすかと思えば…

命令キューとか命令ウィンドウとかRSとか呼ばれるものは同じものだよ。

せいぜい機能ユニットごとに分離されているのがRSと呼ばれるくらいで。

もちろんプロサッサ内には命令を溜めこむキューはほかにもあるけど、MACオタの言うところの

> OoO用の命令キューというモノわ、なるべく沢山の命令を放り込んで同時実行可能な組み合わせを
> 検索できることに意味があるす。

この場合の命令キューはすなわちRS相当品だ。

> MACオタの理解するROBの働きと、リタイアまで命令が命令キューに残っている理由を説明してくれよぅ
まだー？(ﾁﾝﾁﾝ

>>883
困ったヒトすね(笑)
まず、実装によるとわ言え、issue queueわ通常実行ユニットごとに独立しているす。例えばこんな感じ。
http://arstechnica.com/cpu/03q1/ppc970/images/fpiq.png
http://arstechnica.com/cpu/03q1/ppc970/images/iuiq.png
つまりissue queue(=RS)の段階でわ実行ユニット間の並列性わ確定しているす。

更に命令の流れの上で「ROB -> RS」となっているすから、ROBが長レイテンシの命令で詰まれば、
RSに命令供給することすらできないす。
この辺の事情と対策わ、先のPOWER5論文の"Dynamic Resource Balancing"の節でも述べられているす。
　　----------------------
　　Similarly, resource-balancing logic monitors the GCT to determine the number of entries
　　each thread is using. If the balancing logic detects that one thread is beginning to use too
　　many GCT entries, potentially blocking the other thread, it throttles back the thread that is
　　using excessive GCT entries.
　　----------------------

>>885
> ROBが長レイテンシの命令で詰まれば、
(笑)

>>886
おっと、ある意味正しくはあるんだが、
じゃあ、何のために命令をROBに流すの？www

> つまりissue queue(=RS)の段階でわ実行ユニット間の並列性わ確定しているす。

さりげなく書いていたので見落したが、これも見過せないなwww

外身CISCで中身RISCっぽいけど実はCISCっぽい何かのintelcpuは変態すぎる
でも熱、性能のコストパフォーマンスがスゲー
AMDもintelみたく何か変態っぽいことやってるの？
なんかコア数争いにそなえてコアアーキテクチャの拡張を行ってないみたいだけど

何を持って変態っぽいというかはわからんけど充分変態的だろう。

確かに命令コードが変態してるよな、まるで昆虫みたいに。

卵→幼虫→蛹→成虫　と同じで、一見無駄な事をしてる様にしか見えないが、
それなりに意味があるのも似てる。

ルネサス、カーナビ向けに1920MIPSのデュアルコアプロセッサを開発
http://www.ednjapan.com/content/l_news/2008/01/u3eqp3000001nk0z.html

SH-5でなく、SH-4AデュアルなのかW

実績はSH-4の方があるとはいえ開発終わってるんだからSH-5を売る戦略をとってもいいのにな。
理由はソフトウェア資産かな？

ルネサスマイコンにおけるナビの主力はSH4、携帯はSHモバイルです。

>>894
NECエレクトロニクス＆英ARM社が共同開発した、処理性能が1920MIPSという「NaviEngine」
にSH-5じゃ勝てないからだろ。

>>640の続き
山形大学を巻き込んでの熱いバトルが展開中

http://d.hatena.ne.jp/arakik10/
http://www.cm.kj.yamagata-u.ac.jp/blog/index.php?logid=7608
http://blog.goo.ne.jp/ikedanobuo/e/976e4283567f163f7f92c02cc1e6cddc

そういえば結局オタは逃げ出したのか？

デュアルコアSH-4の1コアあたり960MIPSってDhrystoneかなんかの実測値かね？

MACオタはやはり逃げたようだが、
お返事いつでも待ってるよん

>>900
何かあったすか？

火消し、負けてないもん、コンニャク問答

>>901
ROBの解説と、命令がリタイアするまでRSに残っている理由の説明をお願いします。

>>903
例の脳内妄想のヒトだったすか(笑)
ご自分の主張をソースをつけて判りやすく説明できるようになったら、お相手させていただくす。
あなたの意図をお母さんのように汲み取ってあげるのわ、ちょっと無理す。

訳
「難しすぎて何を言ってるのか分からないす。私にも分かるように話して欲しいす。
お母さんに泣き付きたいのはこっちの方す。」

すみません。わたしの主張は全部脳内妄想でした。
トーシロの分際でバカげた主張をして申し訳ありませんでした。

なので、ROBの解説と、命令がリタイアするまでRSに残っている理由を説明して教えてください。

もしかしたら忘れてしまうかもしれませんので、これから毎日お願いしていきます。

くだらん

グラタン

えーと…
ソースはるだけで説明できないMACオタは、だまってソースだけはってろ!
説明は脳内妄想さんが頑張る!ってことですね

>>904

>ご自分の主張をソースをつけて判りやすく説明できるようになったら、お相手させていただくす。

いっそのこと 2ch から出ていってもらえるとありがたいす。
blog でやってよ。見にいくから。

Sunがサーバー向けハイエンドプロセッサ「Rock」の概要を公表
http://pc.watch.impress.co.jp/docs/2008/0205/isscc02.htm

上のカキコミと同じく、ISSCCのRockについてのArsTechnicaの解説す。
内容わOoOリタイアに重点を置いているす。
http://arstechnica.com/news.ars/post/20080204-sun-can-you-smell-what-the-rock-is-cookin.html
個人的な感想すけど、最初に"Scout Thread"という話が出た際、単なるプリフェッチのためのスレッド
かと思っていたす。トランザクショナルメモリやOoOリタイアと組み合わせてストール後に投機的実行を
やるとわ驚きす。
POWER6の"load/branch lookahead"も似たようなストール対策すけど、こちらわプロセッサのステート
が変更されない範囲で実行するだけす。

MACオタ先生、ROBの解説と命令がリタイアするまでRSに残っている理由の説明をお願いします。

まさか理解できてないから説明できないなんてことはないですよね？

MACオタ先生、OoO retirementのどこがすごいのか解説してください><

ISSCCに次世代Cell B.E. 45nm版が登場
〜6GHz動作、電力を30%以上削減
http://pc.watch.impress.co.jp/docs/2008/0206/kaigai416.htm

>>916
I/Oの配置見直しとか出来ないのかな？

>>640>>897続き
コンピューターアーキテクチャとは関係なく、今やもう単なるケンカになってしまいましたが
J-CASTにまでとりあげられる始末

月100万PVの人気個人ブログ　教授同士の名誉棄損論争が勃発
http://headlines.yahoo.co.jp/hl?a=20080205-00000003-jct-sci

ルネサスが携帯電話機用最新プロセッサ「SH-Mobile G3」を披露
http://pc.watch.impress.co.jp/docs/2008/0206/isscc03.htm