【Verilog】記述言語で論理設計 Project7【VHDL】

HDLの処理系も、それを実際に動かすシミュレータ・評価基板も
安価で入手できるようになってきました。

このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。

日曜工作のHDL書き、学生さん、プロの方、カキコお待ちしております。
関連情報は >>2-10 あたり。

前スレ
【Verilog】記述言語で論理設計 Project6【VHDL】
http://science6.2ch.net/test/read.cgi/denki/1204914170/

参考情報

FPGA
QuickLogic　http://www.quicklogic.co.jp/
30日間無料だと思った。ワンタイムだけどね・・・

ASICベンダ推奨ツール類（高価）
Synopsys http://www.synopsys.co.jp/
Cadence http://www.cadence.co.jp/
Mentor http://www.mentorg.co.jp/
Synplicity http://www.synplicity.jp/

Verilogシミュレーター（無料）
Icarus http://icarus.com/
　説明 http://ryusai.hp.infoseek.co.jp/icarus.htm
http://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html
IVI http://ivi.sourceforge.net/
　説明 http://www.kumikomi.net/article/explanation/2005/10icarus/01.html

VCDフォーマットの波形表示（無料）
GTKWave http://www.cs.manchester.ac.uk/apt/projects/tools/gtkwave/
　説明 http://ryusai.hp.infoseek.co.jp/gtkwave.htm
http://www.is.kyusan-u.ac.jp/cgi-bin/is-admin/wiki.cgi/CAD?page=GTKWave

関連スレ
【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 09＠電気・電子
http://science6.2ch.net/test/read.cgi/denki/1221925121/

暇だからVHDLでも書こうかな＠プログラム
http://pc11.2ch.net/test/read.cgi/tech/1043858153/

フリーのツール(情報追加よろしく!)
ALTERA Quartus II Web Edition http://www.altera.co.jp/
XILINX ISE WebPack http://www.xilinx.co.jp/

評価基板とか(追加情報よろしく!)
Spartan-3 Starter Kit http://www.xilinx.co.jp/products/spartan3e/s3eboards.htm
CQ出版のシリーズ http://www.cqpub.co.jp/eda/

雑誌
Design Wave Magazine(DWM) http://www.cqpub.co.jp/dwm/
※基板が付録で付いている号はバックナンバー希少になりがち
Interface http://www.cqpub.co.jp/interface/

>>1
スレたておつ

廃れておつ

すみません
非同期RESET(負),ENABLE(正), CARRY IN(正), CARRY OUT(正)付
4bit up/down　BCDカウンタってverilogでどう記述するんですか？
それをつなげて４桁10進カウンタ作るんですけど、どうverilogで接続記述
すればいいんですか？（0 - 9999 up/down作りたいんです）
教えてください、先生！

乙

>>2
Altera(Terasic) DE2-70 はマジオススメ。
コストパフォーマンスは抜群と思われ。
(DE2-70 でぐぐれ)

10年くらい前のPCだったら再現できるんじゃないかな?

>>5

module top ( reset, clock, en, ci, co ) begin

　　always @ ( negedge reset or posedge clock ) begin
　　　　unit A ( reset, clock, BCDin, BCDout, ci, co );
　　　　unit B ( reset, clock, BCDin, BCDout, ci, co );
　　　　unit C ( reset, clock, BCDin, BCDout, ci, co );
　　　　unit D ( reset, clock, BCDin, BCDout, ci, co );
　　end
endmodule

module unit ( reset, clock, BCDin, BCDout, ci, co ) begin
　　if( reset==0 ) begin
　　end else begin
　　　　if( BCD < 9 ) begin
　　　　　　BCD <= BCD + 1;
　　　　end else begin
　　　　　　BCD <= 0;
　　　　　　co<=1;
　　　　end
　　　　assign co =
　　end
endmodule

眠いから、寝るよ。

>>5
く、クロックがないよぉぉぉー

>>7
なんて半端な所で寝るんだ。起きろ（w

>>7
　　　「　本　日　の　ア　ジ　ェ　ン　ダ　」
1.　unitに always文が無い件について
2.　assign co = がifの中にある件について

とりあえず・・・

module cnt10(CLK,RST_X,EN,UD,CARRY,Q);
input CLK;　　　クロック
input RST_X;　　リセット(_X)
input EN;　　　　イネーブル
input UD;　　　　アップダウンセレクト(0でUP)
input CURRY;　　　桁上がりと桁下がり両方とカレー
output [3:0] Q;　数値

玉ねぎが黄金色になるまで煮て

砂糖と塩を間違えて

肉じゃがに仕様変更するが、玉ねぎの食感は無い。

endmodule

>>8　エロイすみません。大幅修正しました
下記の入出力付4bit up/down　BCDカウンタ
入力：CLK(立ち上がり),非同期RESET(負),ENABLE(正), CARRY IN(正),UPDOWN(UP:正、DOWN:負)
出力:4bit BCD, CARRY OUT(正)
ってverilogでどう記述するんですか？

それをつなげてENが正の期間PULSEINに入力されたパルスの正状態(CLK立ち上がり時正）をカウントする
４桁10進(0 - 9999 up/down)カウンタを実現したいんですけど、どうverilogで接続記述すればいいんですか？

４桁10進カウンタの入出力は
入力：CLK(立ち上がり)、非同期RESET(負)、PULSEIN(正)、EN(正)、UPDOWN(UP:正、DOWN:負)
出力:(4bit BCD)x4

教えてください、大先生！ >>7大先生引き続きお願いします

変なのにとり憑かれちゃったな。

`define　H　1'b1

`define　L　1'b0


module cnt10(CLK,RST_X,EN,UD,CARRY_in,Q, curry_out);
　　input CLK;　　　　　　// クロック
　　input RST_X;　　　　　// リセット(_X)
　　input EN;　　　　　　//イネーブル
　　input UD;　　　　　　// アップダウンセレクト(0でUP)
　　input CURRY_in;　　　// 桁上がりと桁下がり両方とカレー

　　output curry_out;　　//
　　output reg [3:0] Q;　　　// 数値

　　always @ ( posedge CLK or negedge RST_X ) begin
　　　　if( RST_X == `L ) begin
　　　　　　Q <= 0;
　　　　　　curry_out <= 0;

　　　　end else begin
　　　　　　if( en == `H ) begin
　　　　　　　　if( UD == `H ) begin
　　　　　　　　　　if( Q < 10 ) begin
　　　　　　　　　　　　Q <= Q + curry_in + 1;
　　　　　　　　　　end else begin
　　　　　　　　　　　　Q <= 0;
　　　　　　　　　　　　curry_out = `H;
　　　　　　　　　　end
　　　　　　　　end else begin
　　　　　　　　　　if( Q > 0 ) begin
　　　　　　　　　　　　Q <= Q - curry_in - 1;
　　　　　　　　　　end else begin
　　　　　　　　　　　　Q <= 9;
　　　　　　　　　　　　curry_out = `H;
　　　　　　　　　　end
　　　　　　　　end
　　　　　　end
　　　　end
　　end
endmodeule

ちよっと用事を思い出したので、出かけてくる。

なんちゅう学生チックな記述。。
IC作ったことないだろ。

>>14をみると…
仕様決める時begin, endではなく{, }とかにして欲しかったと…

スーパーendとかあると便利っぽくね？（w

>>15
お手本をどうぞ

>>15
>>18の言うとおりだぞ
ICを作ったことのある者の記述を見せてみろよ
ICを作ったことあるなら、1-2分でさすがだなというのが出来るだろ

「IC作った」 実際にあなたがしたのはどれ？(複数回答可)

1. プロジェクトを指揮した
2. 仕様書を書いた
3. RTLを書いた
4. 検証した
5. 合成した
6. レイアウトした
7. ATE用のテストプログラムを作った
8. ATEで評価した
9. ボード等で評価した
10. 指示にうだうだ文句言うだけで何もしなかった

>begin, endではなく{, }とかにして欲しかったと…

そりゃそうだろ。なんで begin endなんて書かせるんだろ。{}の方がよっぽどいい

　　　　　　　　　　　i::::::::/'"￣￣ヾi
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　　　　　　　　　　　|r-==［　｡］;［　｡］　　　
　　　　　　　　　　　(　ヽ　　:::__)..:: }
　 　 　 　 ,＿＿__／ヽ　　ー==　; 「そんなこともしらないのか」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「ケイデンス社が勝手にきめたからだよ」
　　　　/ ､､i　　　 ヽ＿＿,,/
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
　　　 |⌒`'､__ /　/　TEL/r. |
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　　　　ゝ-,,,＿＿＿＿_）--､j
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　　　　　　　　　　　(　ヽ　　:::__)..:: }
　 　 　 　 ,＿＿__／ヽ　　ー==　; 「ひでー記述ばかりだな」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「ＴＥＤなら新人でももっとましだぞ」
　　　　/ ､､i　　　 ヽ＿＿,,/
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
　　　 |⌒`'､__ /　/　TEL/r. |
　　　 {　　　　￣''ｰ-､,,_,ﾍ＾　|
　　　　ゝ-,,,＿＿＿＿_）--､j
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しかしレベルが低すぎる。。

>>20
２，３，４，５，７，９　だ。
お手本は書かない。そんなボランティア精神ないし、金とるぞ。

14です。
まだ駆け出しだものですから、C風にしか書けないんです。
>>14を叩き台に、ソースの書き方を教えてもらえませんか?

僕の書き方の基本は、
・分かり易いこと。
・間違いが起きにくいように書ける書き方
の2点です。

ifは、
　　　　if( !a ) b <= c;　　　とは書かずに

　　　　if( a == `H ) begin
　　　　　　b <= c;
　　　　end
と書くようにしています。　次のように上下で関連していることを示したい場合は、
　　　　if( a == `H ) b <= c;
　　　　if( x == `L ) b <= 0;
　　　　if( y == `H ) b <= 1;
などと書くようにしています。

変なところを指摘して欲しいです。宜しくお願いします。
(TEDのおじさん、先日研修に行きましたよ)

Ｃでなく、Ｐａｓｃａｌちっく？

>>24
自分はそう思っても、他の奴は10と思ってるんじゃね
で、改めて聞くが、お前はIC作ったことあるのか？
まさか、>>20の２，３，４，５，７，９やったことある＝IC作った
と言わないよな。

>しかしレベルが低すぎる
ここってよ>>1書いてあるが
日曜工作のHDL書き、学生も居るんだぜ
ここの状況読めないんじゃ職場で状況把握できてないんじゃね
ま、逃げ口上、脅しは得意そうだな

胸張ってIC作ったといいますが？なにか？

　 　　　 　　 　＿＿＿_　　　
　　　　　　 ／ ＼　　／＼　ｷﾘｯ
.　　　　　／　（ー） 　（ー）＼　　　　　　
　　　　／　　 ⌒（__人__）⌒ ＼　　　　
　　　　|　　 　　　|r┬-|　　　　| 　　　　　胸張ってIC作ったといいます
　　　　 ＼　　　　 `ー'´　　 ／　　　　　　
　　　　ノ　　　　　　　　　　 　＼
　 ／´　　　　　　　　　　　　 　　ヽ 　 　 　 　 　 　 　
　|　　　　ｌ　　　　　　　　　　　　　　＼
　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､. 　 　
　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))


　 　　　　 　　　＿＿＿_
　　　　　　　 ／_ノ 　ヽ､_＼
　ﾐ　ﾐ　ﾐ　　oﾟ(（●）) (（●）)ﾟo　　　　　　ﾐ　ﾐ　ﾐ
/⌒)⌒)⌒. ::::::⌒（__人__）⌒:::＼　　　/⌒)⌒)⌒)
|　/　/　/　　　　　|r┬-|　　　　|　(⌒)/　/ / /／　　だっておｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗ
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|　　　　　ノ　　 　　|　|　 |　 　＼　　/　　）　　/
ヽ　　　　/　　　　　`ー'´ 　 　 　ヽ /　　　　／　　　　　バ
　|　　　　|　　 l||l　从人 l||l 　　　　 l||l 从人 l||l　　バ　　　ン
　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､　　　　ン
　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))

おうよ。どう思われようが。で？

>>30
もう作ってないの？

２，３，４，５，７，９でいいなら俺もIC作ったことあるよ

でも胸張ってIC作ったとは全然言えないわ
所詮RTLという非常に狭い領域をやっているに過ぎない

>>14 をみて思ったことをざっと書いておこう

・`L とか気持ち悪い。1'b0 でおｋ
・curry はカレー。carryのこと？
・普通はレジスタごとにalways文を分けた方がいい。でも今回は同じでいいかも
・if文では比較演算は使わずできる限り==だけを使う
・ifのネストが深くて読みにくい。俺だったら
　if( en == 1'b1 && UD == 1'b1 ) begin
　...
　else if( en == 1'b1 ) begin // UD == 1'b0
　のように書く
・curry_out でブロッキング代入の箇所が2カ所ある
・アルゴリズムそのものに問題がありそう
　Qが8でcurry_inも1だったときはうまく動かない気が
・コメントは0でUPとかいてあるけど、逆になっている

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　 　 　 　 ,＿＿__／ヽ　　ー==　; 「ＩＣを作ると言ういいかたでお前は素人」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「ＴＥＤなら新人でそうはいわないぞ」
　　　　/ ､､i　　　 ヽ＿＿,,/
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
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　　　　ゝ-,,,＿＿＿＿_）--､j
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TED?

Total Error Distortion

エラーと歪みの固まりか？おまえにまさにぴったりだな。ゴミ野郎　to >>AA入れてるアホへ
しつこいと灰汁禁報告してやるからそのつもりでいろ

Verilog はなぜかブロックの記述だけが Pascal チック。
個人的には Pascal の方がカッコが少なくて好き。Shift キー押す回数が減る。

>>32
> ・if文では比較演算は使わずできる限り==だけを使う
やっぱりそうか。同じか否かは XOR で簡単にできるけど(というか俺でもスケマで回路書ける)、
大小比較はなかなか思いつかないんで、使うの避けてた。
気にするなという人もいるけど、やっぱ気にした方がいいよねえ。すっきりした。

ところで、Verilog 教えるのにやたらと C と同じだというヤツがいるが(大抵ろくにソフトできないやつ)、
文法似てても作法がまったく違うんだから、そういう教え方はイカンと思うな。

Verilog 教えるのにやたらと C と同じ = 文法似てる くらいで言ってるんじゃね?

>>32
じゃぁなんちゃってIC作ったことある俺も一言

・`L とか気持ち悪い→同意。
・カレーはわざとだろ
・alwaysで分けるのは時と場合によりけるからなんとも
・比較演算は確かに嫌だが、値が吹っ飛んだときどうなるかね？
　どちらかというと整数表記と比較しているのがいや。
・イネーブル信号はゲーティングを考えたらあんまり論理を重ねない方がよくないか？
・アルゴリズムは最初の教えて君が問題。

>>37
比較だと、“正常時”と“値が飛んだけど判定はOKなので動いてる時”とがわからなくて
デバッグに苦労したと言うことがあった。

エラーステートは明確に分離する方がいいかも。

なんで　`Lとかが気持ち悪いのですか?

if( dir == 1'b0 ) begin　　　よりも
if( dir == `UP ) begin　　　のほうが見やすくていいような気がします。

>>36
>Verilog 教えるのにやたらと C と同じ = 文法似てる くらいで言ってるんじゃね?
そうそう、僕もそう思います。
ていうか、僕もCからVerilogに入ったくちですが、Cを知っている余り
Verilogの文法が覚えられなかった。エラー出まくりで、エラーが何を言っているのか
サッパリわからず「こんなんだったらSHマイコンの方がいい」とすねていた。

でも、あるとき突然わかった。
今となっては当然で、基本なんだけど、
マイコンは、格納先が全て記憶もので、FPGAは記憶ものとそうでないものの2種類あるってこと。
　= は、74HC00とか74HC32のように、入力入れればスグ反応する「clock無視の今スグ素子用」の記述で
　<= は、74HC74のようなFFのD端子のH/Lの意味で、次回のclockのときにはそうしてね、
という「次回clockでの予約」の意味だって。
これがわかると、assignの意味もわかり、自動的にalways @ ()の中に入れてはいけない
という推論もできた。regというのはFFを用意することだし。
それ以来、Cと比較しても全然違和感無くなり、エラーが激減した。

>>39
>　<= は、74HC74のようなFFのD端子のH/Lの意味
>　regというのはFFを用意すること
って本当ですか？

>>40
正しくない。

>>35
>:Shift キー押す回数が減る。
shift押すのはイヤで、アルファベットキーなら文句ないって？バカ？

> ・if文では比較演算は使わずできる限り==だけを使う

んなこたぁない。==で押し通せるならswitch文で押し通せとなぜ言わんのだ。　>>32

>>39
>なんで　`Lとかが気持ち悪いのですか?

リテラルをべたべた直接書いても何の違和感持たないのは単なるバカ

>>39
>Cを知っている余り
>Verilogの文法が覚えられなかった。エラー出まくりで、エラーが何を言っているのか
>サッパリわからず「こんなんだったらSHマイコンの方がいい」とすねていた。

>でも、あるとき突然わかった。

>マイコンは、格納先が全て記憶もので、FPGAは記憶ものとそうでないものの2種類あるってこと。

それ、ホントにわかってんのか？おまえのわかってないのは手順を書いてるプログラミング言語と、
回路作ってるHDLの違いがわかってないんだろが。wire/regの違いなんてなもんじゃなくて。
順序、組み合わせ以前に自分が何をやろうとしてるのかがわかってなかったんだろが。

>>35
>大抵ろくにソフトできないやつ

おまえと一緒でか？

>>42-44
こわいよ、おじちゃん

>>39
A == `Hとかは if(A)なんかと一緒で自分の趣味で良いと思う。

>>42
タッチタイプできないヤツだな。

>>45
そんなんだからハード屋はバカにされるんだよ。

>>48
おまえの職場じゃ、おまえがいるからハード屋の評判下げてるんだろ。

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　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「ＴＥＤなら新人でももっとましだぞ」
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こわかねーんだよ　ばーか
優良串だからな
ぶははははははははははっ

>>42
switch文って何？そんなのVerilogの文法にありましたっけ？
あと、セレクタとテーブルの違いわかる？

人のことをバカにする前に自分でよく勉強した方がいいよ。
switch文とか言うあたり、Verilog書き慣れてないことバレバレだからさぁ

>>39
UP のように意味があるなら定数使った方がいいけど、
キャリーは数値だから定数じゃなくて数値を直接入れた方が見やすい。
そもそも、`H が 1 みたいな定数宣言は意味がない。
C言語でも #define TEN 10 のようなことはしないでしょ？

あと、定数使うときは `define より parameter 使う方が安全。

>>54
switch文....
>>42がソゥトメイン屋ってバレバレだな
ソゥト屋でもIC作りが出来る良い時代になったんだな

自称胸張ってIC作っているソゥトメインの俺の場合
定数に関するなんちゃって`define、parameterの使い分けは
`define はあっちこっちのモジュールで使う定数
parameter はそのモジュール内でのみで使う定数
に使うってな感じな使い方だな

本職IC作りはどう使い分けてるんだ

>>54
いたたたた・・・
ifがセレクタでcaseがテーブルに論理合成されると思ってることが痛すぎるな。
放火でもして、人生リセットしなよ。どうせ意味ない人生だろうからさぁ

>>56
>テーブルに論理合成
ってどういうことだ？

>>55　自称ソフトめん屋さん、教えてください。
parameterも使いますが、
parameterだと変数?名と一緒になってしまうので、わかりにくくないでしょうか?
`defineだと、`Hとか`Lとか、`がつくので、明らかに変数ではないと
スグわかるので良いと思うのですが、どうでしょうか。
宜しくお願いします。

>>56
必ずしもそうなるとは思ってないですけど？
そうなるように意識して記述するとそうなるだろ？

確かに誤解を招く表現だった。スマソ

>>55
本職IC作りではないけど、
`define はプリプロセッサだから基本的に使わない。
C言語でも定数宣言は #define をやめて const を使おう、となってきてるでしょ？
それと同じじゃないか？

あと、parameter は上位モジュールから書き換えができたはず。

>>58
命名規則を工夫すればいいよ。

ぶはははははははっ

ぶはははははははっ
ぶはははははははっ

>>58
そこはネーミングで頑張れ。

>>60
>C言語でも定数宣言は #define をやめて const を使おう、となってきてるでしょ？

んなこたぁない。Cはあくまでプログラマの自己責任。多少書きやすいアセンブラだ。
safe codeに固執する奴は初めからCなんて使うな
定数の定義に`defineを使うことは何の問題もない。

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優良串、優良串
ぶはははははははははははっ

>>64
C++では#define　よりconst使えって傾向はある
コンパイルエラーが出たとき名前が見えるのと・見えないではデバッグ作業が
大分違う。でも、使うか使わないかは自由だがな
　　
>>58
>>60が書いているが、自分で命名規則を作る
自分の場合C/C++の#define　でよく用いられるように名前すべて大文字

優良串、優良串
ぶはははははははははははっ

なるほど、なるほど。
みなさんありがとうございます。
Cの延長で書いているので、ついつい`defineとやってしまいます。
今後は、パラメータも使い分けて書くようにします。

でも、ココで新たなる疑問が。ということは、`defineはどのような時に
使って、parameterはどのような時に使えばいいのでしょうか。
moduleをまたがって欲しくないときにparameter、
globalに知らせたいときは`defineということで良いでしょうか?

あと、以前から思っていたんですが、
`define　{　begin
`define　}　end
と、やれないでしょうか。連接演算子と同じなのでできないとは思うんですが。
どうもbeginをbiginと書いてしまうので。
もし出来たら、どんなに便利だろうかと。
連接を使わないようにすればクリアできるかも....。

>>71
verilogはあまり使わないから分からないが、emacs lispとかで自動補完、挿入してくれないの？

>>71
>

>>20
資金を出した が抜けている

ミスったorz

>>71
> でも、ココで新たなる疑問が。ということは、`defineはどのような時に
> 使って、parameterはどのような時に使えばいいのでしょうか。

人によって違うと思うけど、定数宣言は全てparameterで。
`define は `ifdef とかで利用する。

> あと、以前から思っていたんですが、
> `define　{　begin
> `define　}　end

begin end に慣れてください。
どうしても嫌ならVerilogをやめてSystemCとかを使うしかないかと。

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　　　　　　　　　　　(　ヽ　　:::__)..:: }
　 　 　 　 ,＿＿__／ヽ　　ー==　; 「おまえらのやりとり見てると」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「ど素人というよりバカだな」
　　　　/ ､､i　　　 ヽ＿＿,,/
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
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>>75
ありがとうございました。
良くわかりました。今後は僕もparameterを使うようにします。
begin endは慣れですか。頑張ります。

>どうしても嫌ならVerilogをやめてSystemCとかを使うしかない
SystemCはめんどくさそうです。
VHDLは記述が長いので、やっぱりVerilogですね。

ありがとうございました。

>>71
> でも、ココで新たなる疑問が。ということは、`defineはどのような時に
> 使って、parameterはどのような時に使えばいいのでしょうか。

俺は基本 parameter、ディレイで小数点記述など parameter では怒られるところは define を使ってる。

> あと、以前から思っていたんですが、
> `define　{　begin
> `define　}　end
> と、やれないでしょうか。連接演算子と同じなのでできないとは思うんですが。

逆のパターンだけど、

ttp://www.kouno.jp/home/c_faq/c10.html#0

要するによくないということ。
俺もソフトから入ったクチだけど、確かにいろんな言語がごっちゃになるよね。
Delphi で余計な括弧つけたり、もちろんソフト書いた後に Verilog 書き始めると
{ } もよくやってしまう。でも割り切ればすぐに慣れるよ。

頭ではわかっていても、体が勝手にｗ

個人的にプログラムなんかは自動補完使わないと書いてられないけど、意外とそういう人少ないみたいね。
VHDLが長いとか話があるが、lisp使えばverilogのべた書きに比べて圧倒的に早いと思うが、文法ミスも少なくなるし。

VHDLは条件コンパイルがないこと自体欠陥言語だ。
プログラム言語においても、条件実行のでいないコンパイラ言語は欠陥規格、Javaとかな
インタプリタはコードそのもので実行を制御できるからまぁ我慢できるけどな

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　　　　　　　　　　　|r-==［　｡］;［　｡］　　　
　　　　　　　　　　　(　ヽ　　:::__)..:: }
　 　 　 　 ,＿＿__／ヽ　　ー==　; 「てめえの未熟さ棚にあげ」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「コンパイラのせいにするとは」
　　　　/ ､､i　　　 ヽ＿＿,,/ 　　　　「思い上がりもはなはだしい」
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
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アホに限って、マジでm4使って条件コンパイルしようとする工夫もしねーで、未熟と放言して終わりなんだよな。
工夫をしないことこそがエンジニアとして未熟だ。
まともな技術屋はHDLであれプログラム言語であれ、
m4あたりのプリプロ使ってちゃーんと条件コンパイルしてるんだよ。馬鹿たれ >>82

さらに付け加えれば、そういう工夫をしなければならない仕様だからこそ問題有りってことだ。
わかるか未熟者 >>82

>>80
> 個人的にプログラムなんかは自動補完使わないと書いてられないけど、意外とそういう人少ないみたいね。

IDE の補完機能はあると便利だけど、ファームなんかはフツーのエディタで書くしかないことも多いからねえ。
でも今の開発マシンのパワーなら、昔みたいにコンパイルに30分もかかったりしない(どこまで昔だよ)から、
文法エラーはすぐ取れるよな。

localparam使っている奴はいないの?

使ってる

いろんな言語使ってると本当にややこしい
趣味でいろいろやってるけど、
ずっとVHDLでハードの方書いてて、次にパソコン側のソフトをCで書いてたら代入演算子を<=で書いちまって・・
エラーも何もでないから気づかなかったじゃないかｗ

>>83
社内IT管理者によって便利なツールのインスールさえ許可されないところもあるよね、きっと…
>>82のとこはどうなのかわからんが

有用なツールなら管理者説得して導入させるのも仕事のスキルだと思うが。
GNUを拒否ることがあるのかはしらないが。

　　　　　　　　　　　,, -──- ､._　
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　　　　 　 　：/ 　　oﾟ(（●）) (（●）)ﾟoヽ：
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　　　　　　　：, -‐ (_).　　　　　　　 ／
　　　　　　　：ｌ_ｊ_ｊ_ｊ と)丶─‐┬．''´
　　　　　　　　　　：ヽ　　　：i　|：
　　　 　 　 　 　 　：/　　：⊂ノ|：

有用性を説明して頼んでもやってくれない管理者は、実は名ばかりの管理者で
なにもできません＞＜

>>92
そんな会社でしか働けない自分の能力のなさを認識するべきだな

11ですが・・・
>>12は良くも悪くも上司向きですね。

一応動かないように作ってみる。

module cnt10(CLK,RST_X,EN,UD,CARRY,Q);
input CLK;　　　クロック
input RST_X;　　リセット(_X)
input EN;　　　　イネーブル
input UD;　　　　アップダウンセレクト(0でUP)
input CARRY;　　　桁上がりと桁下がり両方
output [3:0] Q;　数値

reg [3:0] Q;

always @(posedge CLK or negedge RST_X) begin
　if(!RST_X)　//非同期リセット
　　Q <= 4'd0;
else begin
　　if(!UD) begin　//アップ
　　　if(cnt9)　//カウンタが9でクロックがきたら
　　　　Q <= 4'd0;　//リセット
　　　else　//カウンタが9じゃないときは
　　　　Q <= Q + 4'd1;　//1上げる。
　　end
　　else begin　//ダウン
　　　if(cnt0)　//カウンタが0でクロックがきたら
　　　　Q <= 4'd9;　//カウントを9にする
　　　else　//カウンタが0ではないときは
　　　　Q <= Q - 4'd1　//1下げる
　　end
end　//レジスタはここまで

assign cnt9 = (Q == 9);　//カウンタが9のとき1
assing cnt0 = (Q == 0);　//カウンタが0のとき0

assign CARRY = (cnt9 & !UD) | (cnt0 & UD);　//どちらかのキャリーが起こる時、1

endmodule

上のつなぎで、CARRYを次の桁のENに繋いでやれば動くはず。
有難う小林さん・・・

ぎゃー、assign cnt0のコメントまちがえたー

>>94
ISE Foundationに聞いたら
「自分、EN使ってへんやん」
「assign cnt9 = (Q == 9)の9は、なんで4'd9と書かへんの?」
と関西弁で言われましたが。

シミュレーションが長くて暇だ･･･

>>96
節子、それおはｚ（ｒｙ

今回かいててQ <= Q;をいれそこねてるなー、と思ってたら
そういうことか・・・しくしく

ENは非同期リセット直後のelseに入れてくれ。

暇なら最後にQ <= Q；を入れてくれ

output reg [3:0] Q;　になっているので、Qは出力されるでしょ?

修正版↓
module cnt10(CLK,RST_X,EN,UD,CARRY,Q);
input CLK;　　　クロック
input RST_X;　　リセット(_X)
input EN;　　　　イネーブル
input UD;　　　　アップダウンセレクト(0でUP)
input CARRY;　　　桁上がりと桁下がり両方
output [3:0] Q;　数値

reg [3:0] Q;

always @(posedge CLK or negedge RST_X) begin
　if(!RST_X)　//非同期リセット
　　Q <= 4'd0;
else begin
　　if( EN == 1 ) begin
　　　　if(!UD) begin　//アップ
　　　　　if(cnt9)　//カウンタが9でクロックがきたら
　　　　　　Q <= 4'd0;　//リセット
　　　　　else　//カウンタが9じゃないときは
　　　　　　Q <= Q + 4'd1;　//1上げる。
　　　　end
　　　　else begin　//ダウン
　　　　　if(cnt0)　//カウンタが0でクロックがきたら
　　　　　　Q <= 4'd9;　//カウントを9にする
　　　　　else　//カウンタが0ではないときは
　　　　　　Q <= Q - 4'd1　//1下げる
　　　　end
　　end
end　//レジスタはここまで

assign cnt9 = (Q == 9);　//カウンタが9のとき1
assing cnt0 = (Q == 0);　//カウンタが0のとき1

assign CARRY = (cnt9 & !UD) | (cnt0 & UD);　//どちらかのキャリーが起こる時、1

endmodule

本当は１字の変数名はよくないんだけどね。

さっきの変更の予定は
if(!RST_X)
////
else if(EN) begin
////
else
　Q <= Q;　//リセットもしない、という暗示(当然いらない)
かな

どうもdefaultとelseがないと落ちつきませんのう・・・

ありがとうございました。
module CNT10(CLK, RESET, UPDOWN, ENABLE, CARRY_IN, CNT10, CARRY_OUT);
input CLK, RESET, UPDOWN, ENABLE, CARRY_IN;
output [3:0] CNT10;
output CARRY_OUT;

reg [3:0] CNT10;
reg CARRY;

always @(posedge CLK or negedge RESET)
begin
if (RESET == 1'b0) begin
CNT10 <= 4'd0;
end
else if (ENABLE == 1'b1 && CARRY_IN == 1'b1) begin
if (UPDOWN == 1'b1)
CNT10 <= (CARRY == 1'b1)? 4'd0 : CNT10 + 4'd1;
else
CNT10 <= (CARRY == 1'b1)? 4'd9 : CNT10 - 4'd1;
end
end

always @(CNT10 or UPDOWN)
begin
if (UPDOWN == 1'b1)
CARRY <= (CNT10 == 4'd9)? 1'b1 : 1'b0;
else
CARRY <= (CNT10 == 4'd0)? 1'b1 : 1'b0;
end

assign CARRY_OUT = CARRY & CARRY_IN;

endmodule

モジュール名とレジスタ名が同じな件について

ポート名を大文字、CLK,リセット,入力,出力はおおっと思ったが

組み合わせ回路をalways記述と
ifと?式の混在は・・・うーん。


?式は嫌いだなぁ、ま、動けば勝ちよね

>>101
細かいところ突っ込めばきりがないし、とりあえず動くことが大前提だからな

>>97 だっせー　素人まるだし

　　　　　　　　　　　　＿＿＿
　　　　　　　　　　／ノ^,　　^ヽ＼
　　　　　　　　　/ (○） 　（○）　ヽ
　　　　　　　　/ ⌒（__人__）⌒:::　ｌ
　　 ⊂￣ヽ＿|　　　|r┬-|　　　　|　
　　　　<_ノ＿ ＼ 　 `ー'´ 　 　／
　　　　　　　 ヽ　　　　　　　⌒,
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　　　　　 　 /　　　　（＿_／
　　　　　　 （　　（ 　　（
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　　　　　　　 (＿／(＿/

>>101 alwaysでコンビ嫌なら
wire CARRY;
assign CARRY = (UPDOWN == 1'b1)? (CNT10 == 4'd9):(CNT10 == 4'd0);

なんか、ソフト屋だと、これ、(cnt9 & !UD) | (cnt0 & UD);　
何している？って感じになる。cnt9とcnt0をUDでセレクトしているイメージ
がわかないんだよな。こう書くなら（UD)？ cnt0:cnt9にしてよになるな。

>>104
それならやはりcarryを最初からまとめずに、carry_up, carry_down作って
論理和とった方が分かりやすくないか？

ANDANDのORでセレクタにしか見えない俺の頭はもう・・・

>>104だとZもセレクトしてしまうから
合成後のシミュレーションがおかしくならない？

プルしとけばいいか。

>>104だと大丈夫だった。?式でアドレスとかセレクトすると、でした。

いい感じで話が続いていますね。そこで私も一つ教えてください。
ADコンバータの取り込みについてです。例えば、

／ＣＳ　　　　　　　　〜〜〜〜｜＿＿＿＿＿＿＿＿＿＿＿＿＿｜〜〜〜〜

／ｂｕｓｙ（ＡＤより）〜〜〜〜〜｜＿＿＿＿＿＿＿｜〜〜〜〜〜〜〜〜〜

／ＲＤ　　　　　　　　〜〜〜〜〜〜〜〜〜〜〜〜〜〜｜＿＿＿｜〜〜〜〜

　ＤＡＴＡ　　　　　　・・・・・・・・・・・・・・ＸＸＸＸＸ・・・・

/CSを下げると/BUSYが下がり、変換が終わると/BUSYが再度上がるので
それを見て/RDを下げてデータを読むという良くありがちなやつです。

それで、CS発行はFPGA都合でいいので問題ないのですが、
BUSYを見張り続け、↑になったことを知る場合に、僕は

　　if( (前回BUSY==0) && (今回BUSY==1) ) begin
　　　　RD <= 0;
　　end

　　前回BUSY <= 今回BUSY;

などとやっています。
この方法だと、BUSY↑発見〜RD↓まで2clockかかってしまい、
以前から「時間がもったいないなぁ」と思っています。

このような場合、みなさんはどのようにしていますか?
・エッジ見ずに、見込み時間でRD↓
・すでにBUSY=0なんだから、BUSY=1を見張る

>>108
さっきから珍解答だらけの自分ですが･･･

速度ではなくデータの読み込みの正確さを問えば
その記述はかなり優秀じゃないんですかね。

最悪で、はじめに髭がでるだろうけど、
assign RD = !CS & BUSY;

なんて考えてしまいましたよ(READ後ろのVIOLATIONなんて気にしない)。

BUSYをセンシティブにして、とか考えましたが
BUSYの波形のチャタなんてどういう形か見えないですし
なおかつ全レジスタが同じクロックの同期回路。

安心して眠れそうです。

・・・永遠におねんねかも・・・

　　　　　　　　　　　,, -──- ､._　
　　　　　　　　．-"´　　　　 　 　 ＼．　
　　　　　　 　：/　　　_ノ 　　　ヽ､_　ヽ.：
　　　　 　 　：/ 　　oﾟ(（●）) (（●）)ﾟoヽ：
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　　　　　　　：ｌ_ｊ_ｊ_ｊ と)丶─‐┬．''´
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　　　　　　　　　　　(　ヽ　　:::__)..:: }
　 　 　 　 ,＿＿__／ヽ　　ー==　; 「ここに」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「嫌がらせを書く」
　　　　/ ､､i　　　 ヽ＿＿,,/
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
　　　 |⌒`'､__ /　/　TEL/r. |
　　　 {　　　　￣''ｰ-､,,_,ﾍ＾　|
　　　　ゝ-,,,＿＿＿＿_）--､j
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verilogで、以下のようなことはできないのでしょうか?

input a;
input x;
input y;

reg b[7:0];
reg c[7:0];

always@(.....)begin
　　b[1] <= a;　　　　　　　　　　// bの2bit目に、wireのaを代入する
　　b[5:4] <= { x, y };　　　　　　// 部分的な連接代入
　　b[6:3] <= { x, 2'b11, y };　　// 定数の混じった部分的な連接代入
　　b[5:1] <= c[7:3]　　　　　　　// 部分的な値を部分的な位置に入れる
end

全部できると思うよ

>>108
別にサンプリングが早すぎて取りこぼすとかあるわけじゃなければそれでいいのでは？
詳細な仕様が書いてないからRD信号の必要性がわからないが。

>>108
そもそも相手はADだろ？
そんなおそーいクロックで1つ2つのイベントを取り逃がすことに何が問題あるの？
要はADのサンプリングクロックに関わる処理を逃さず処理することだろ？

>>108
ADコンはどこの何ですか？

　　　　 r'"ヽ !ヽ..　.../::::::::/'"￣￣ヾi
　　　　/ ､､i　　　 ヽ.|:::::::|　,,,,,_　 ,,,,,,|　
　　　 /　ヽﾉ　　j　,　|r-==［　｡］;［　｡］　　　
　　　 |⌒`'､__ /　/　(r ヽ　　:::__)..:: }
　　　 {　　　　￣''ｰ-､,,_ヽ　　ー==　;内は世界一の技術商社
　　　　ゝ-,,,＿＿＿＿_）-＼＿＿_!
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>>116
LTC1415CGNです。

モデルとか作っても仕方ないのかねぇ・・・
お勉強がてら

SPIシリアルADの取り込みで　教えてください。

現在は、こんな方法でやっています。
always @ ( ) begin
　　count <= count + 1;

　　case ( count ) begin
　　1:　CS <= 0;

　　2:　CK <= 0;
　　3:　CK <= 1;　data <= { data[14:0], DATA };
　　4:　CK <= 0;
　　5:　CK <= 1;　data <= { data[14:0], DATA };
　　6:　CK <= 0;
　　7:　CK <= 1;　data <= { data[14:0], DATA };
(続く)
　　30:　CK <= 0;
　　31:　CK <= 1;　data <= { data[14:0], DATA };
　　32:　CK <= 0;
　　33:　CK <= 1;　data <= { data[14:0], DATA };

　　34:　CS <= 1;
　　endcase
　　　:
　　　:
end

それなりに動いているのですが、マクロセルの小さいCPLDに組み込みたくて
規模を小さくする目的には、なんか賢くない方法だと思うんです。
規模を小さくするなら、何を改良すべきでしょうか。
僕が考えているのは、
・case文をやめて、data取り込みの繰り返しを工夫する
case(count) begin
　　1: CS <= 0;
　　2:　CK <= 0;　count <= 3;
　　3:　CK <= 1;　count <= 4;
　　4:　CK <= 0;
　　　　if( count < 34 )begin
　　　　　　data <= { data[14:0], DATA };
　　　　　　count <= 3;
　　　　end else begin
　　　　　　count <= 5;
　　　　end
　　5: CS <= 1;
こんな感じです。ところが、if( count < 34 )begin　とやってしまうと、
この比較のためにAND OR(セル)がたくさん使われてしまい、
これもどうかと思っています。

回路のクロックを、SPIのクロックにできないの？
それでも、カウンタが1bit減るだけだけど

>>120
回路サイズも良いけど、本当にちゃんと動いてる？
ADはCKの立ち下がりでDATA吐くの？
count = 0は？

ADは、clockの↓でデータを吐くので、clockの↑で読み込んでいます。
count=0については、resetの部分で count <= 1; にしています。
回路のclockをそのままAD clockにすると、ADがついてきませんので
2clock置きとか3clock置きに実行しています。

>>122
つ
default: begin CK <=1'b1; CS <=1'b1; end
でつ

>>124
それだと動くか、まだ細かいこと分からないが。SCLKをCSイネーブル時にしか出さないなら
SCLKでフリーランでシフトさせてしまえば？CSのタイミング考えてないけど

>>125 これでどうでつか？

switch(count) begin
　　0:　count <= (start == 1); CS <= 1; CK <= 1; break;
　　1:　CS <= 0;　counT <= 0; count <= 2; break;
　　2:　CK <= 0;　count <= 3; break;
　　3:　CK <= 1;　count <= 4; break;
　　4:　
　　　　if( counT != 16 )begin
　　　　　　data <= { data[14:0], DATA };
　　　　　　counT++;
　　　　　　CK <= 0; count <= 3;
　　　　end else begin
　　　　　　data <= { data[14:0], DATA };
　　　　　　count <= 0;
　　　　end
　　default: count <= 0;

>>126
シミュかけて動いて、合成して小さくなってればいいけど。
とりあえず他から突っ込み入る前に
・仮でもcountとcounTは勘弁
・レジスタごとにalwaysは分けるべきでは？

やっつけで作ってみた、シミュもタイミングチャートも作らずだし
勝手にサンプリング開始条件を決めてみた。

面積見積もり、5bitのバイナリカウンタ＋16bitシフトレジスタ＋csb回路少々かな？
書いてないけどcount=31でラッチするべきですが。

process (clk, rstb)
begin -- process
if rstb = '0' then -- asynchronous reset (active low)
csb <= '1';
elsif clk'event and clk = '1' then -- rising clock edge
if count_reg = (others => '1') then
csb <= '1';
elsif start = '1' then
csb <= '0';
end if;
end if;
end process;

process (clk, rstb) -- 5bit binary counter
begin -- process
if rstb = '0' then -- asynchronous reset (active low)
count_reg <= (others => '0');
elsif clk'event and clk = '1' then -- rising clock edge
if csb = '0' then
if count_reg = (others => '1') then
count_reg <= (others => '0');
else
count_reg <= count_reg + '1';
end if;
end if;
end if;
end process;

sclk <= not count_reg(0); -- sclk is clk/2

process (sclk)
begin -- process
if sclk'event and sclk = '1' then -- rising clock edge
shift_reg <= shift_reg(14 downto 0) & data;
end if;
end process;

http://ec2.images-amazon.com/images/I/61IRVoZJf1L.jpg

>>126

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　　　　　　　：, -‐ (_).　　　　　　　 ／
　　　　　　　：ｌ_ｊ_ｊ_ｊ と)丶─‐┬．''´
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12BIT全開で使わないで
8BITとかの256階調じゃだめなの？

とはいっても4BITくらいの節約しかならないけど

>>131
もともと16bitだろ

東京エレクトロンデバイス

氏ねよ、潰れろ、糞あらし、東京エレクトロン
東京エレクトロンは非買でって事で。
氏ねよ、潰れろ、糞あらし、東京エレクトロン
東京エレクトロンは非買でって事で。
氏ねよ、潰れろ、糞あらし、東京エレクトロン
東京エレクトロンは非買でって事で。
氏ねよ、潰れろ、糞あらし、東京エレクトロン
東京エレクトロンは非買でって事で。
氏ねよ、潰れろ、糞あらし、東京エレクトロン
東京エレクトロンは非買でって事で。
氏ねよ、潰れろ、糞あらし、東京エレクトロン
東京エレクトロンは非買でって事で。

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　 　 　 　 ,＿＿__／ヽ　　ー==　; 「東京エレクトロンデバイス」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「俺が仕様だ」
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TED基地外や>>130のAA貼り基地外はプログラム板ではみることないレベルの
超粘着超基地外だな。文をろくに書けないからAAを貼るしかないか

基地ってこんな過疎スレに一日何回来てるのやら
このスレを見ている人はこんなスレも見ています。(ver 0.20)
東京エレクトロン　CN事業をTEDに継承【06/05/12】 [機械・工学]

>>136
一日一回２４時間

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　 　 　 　 ,＿＿__／ヽ　　ー==　; 「荒らしに反応する奴も荒らし」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ !
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　 　 　 　 ,＿＿__／ヽ　　ー==　; 「東京エレクトロンデバイス」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「世界一の設計開発センターＤＤＤ」
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かつらはなぜばれるのか

効き目が長いから勝ち

こんばんは

設計ほどクソな仕事はねえよな。辞めるが勝ち。

こんばんは　こんばんは　もひとつオマケにこんばんは。
青木小夜子です。

おはよう。今から寝るぜ。

ずいぶん来ない間にすごい流れになってるな。
なにかあったのか？

教えてください。

昨日からずーっとバグっていたのが、治りました。
原因は僕のミスで、レジスタのbit幅指定が違っていたのです。
例えば、
　　reg [1;0]　count;

　　case (count) begin
　　1:
　　2:
　　3:
　　4:
　　endcase
となっていて、4まで変化するのに、2bitしか取っていなかったんです。
それはそれで僕が悪いんですが、ツールも「教えてくれればいいのに」と
思うんですが、どうでしょう。ツールはISE WebPack 9.2です。

ツールのsyntax errorは無く、シンセシスした後のwarningに、
「○○は用意されてるけど、未使用なのでGNDにしました」など
そんなメッセージばっかり。
「countのbit数が足らないよ」とか「そのcaseは3までしか動作しないよ」とか
教えてくれてもいいと思うんですが。

質問
　・そんな事言う僕は、まだまだ甘いでしょうか?　(因みにチェリーです)
　・シンセシス時のチェックを厳しくしたいんですが、
　　　　ツールの設定で可能なのでしょうか?
　・ちなみに、VHDLだと、こういう場合はどうなんでしょうか?
　　　　チェックが厳しいとも聞いたことがあるので。

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　 　 　 　 ,＿＿__／ヽ　　ー==　; 「>>148東京エレクトロンデバイスで」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「そんなミスしたら即クビだな」
　　　　/ ､､i　　　 ヽ＿＿,,/
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
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　　　　ゝ-,,,＿＿＿＿_）--､j
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　　 　|　 　　 　"'ｰ‐‐---''

>>148
　0:
　1:
　2:
　3:
にすればOKだったという話ですか?

>>148
VHDLは型に対して厳しいからstd_logicとintegerの比較は弾かれると思う。
verilogのこういった甘さはメリットでありデメリットだろ、そういう言語ということを頭に入れてやっていかないと。
とりあえず>>148みたいな書きかたしてたらこんなミスいくらでもおきるだろうな。

>>151
> >>148みたいな書きかたしてたら

と言うことは、こんなミスの起こり難い書き方を知っているということですね。
>>148をそれで書いてください。お願いします。

>>150
いえ、reg[bit幅]と実際の数値の幅を見て欲しい、ということです。
148の書き方だと0始まりにすればokなんですけどね。

>>151
ありがとうございました。
>verilogのこういった甘さはメリットでありデメリットだろ、
そうですよね。それは知っていたのですが。

>とりあえず>>148みたいな書きかたしてたら
これは、僕も知りたいです。どのような書き方がポカを防げるのでしょうか。
頭フラフラでやっているときでも、なるべく見すらないような書き方が、
ぜひ覚えたいです。

>>148
つ[シミュレーション]

シミュレーションで一蹴するようなネタじゃないな･･･うーん。

Caseの条件は2'b00で書いたらどうだろうかねぇ

reg [1:0] count;

case (count)
2'b00:
2'b01:
2'b10:
2'b11:
default:
endcase

ASICのプロではlintツールで見つけます。
ビット幅まで意識しないといけないのがソフト設計との違いと割り切るべし。

>>156
bit型の範囲指定(サブタイプ)と思えば良いのかな？

>>153
>>155や>>156が書かれてるようなこと。型、bit幅には自分でシビアにならないと
俺は自分で出来ないと思ってVHDL使ってる。
ところで2d'4とかで書いたらエラー吐くんじゃないの?

慣れてくるとミスはこんなミスはなくなるよ。そんな重く考えなくてもいいかと

さっきベンチでエンドレスwaitのエスケープ用に
initial begin
#3000000000;//3ms
$stop;
end
で流したら、#すっとばして0psで止まったんだけど
3000000000だと多すぎでだめだったのかな？
まあ、あしたコンパイルのwarnning眺めてみるんだけど。
シミュレータ依存とかかな？
ちなみにtimescaleは1ps/1psでした。

warning出してくれてるのだから、
そのままにしてはいけない。

数がでかすぎたとか
65535まで〜･･･嘘です

わり、warning眺めるの忘れてたわｗ

#2147483647;だとおｋで、
#2147483648;だとだめだった。
符号あり32bitのmaxだった

VHDLはシビアって言うけど、比較でビット幅が違ってもエラー出さないでしょ？

verilogで
　defparam foo.bar = 3'b000;
defparam foo.hoge = "HOGEHOGE";

A foo( ・・・　);
という記述があります。
VHDLに書き換えるとき
　fpp : A
generic map( foo => "000", hoge => "HOGEHOGE");
port map(・・・);
でいいのでしょうか？

VH大好きな香具師って長々かきこするの大好きだろ
記述量をみて、おらにはVHは使えないと悟ったよ

>>164
VHって長々書かなければいけないのにいい加減なんだな
でも、VHだと>>148はエラーを当然出すんだよね

>>164
VHDLで異なるbit幅比較で合成しようとしたらエラーでた
Verilogでも同様にしてみると、エラーは出ずに out = (d_2bit[0] xor d_1bit) nor d_2bit[1] という回路を吐いた。

>>166
VHDL使ってる奴で補完なしでちまちま書いてる奴なんていないって。

Verilogで、もっと厳しくチェックしてくれないですかね?
かといってVHDLは長いので書きたくない。

>>167
補完って、何ですか?　何かのソフトの機能でしょうか?

>>168
それをlintツール(でいいのかな、発音しかしたことない）で行います。
ただ、これは確か高いはずなので

ISEとか使っているなら、
意味が分からないWarning文が無くなるくらい調べる事によりなんとか事足ります。

それ以上に重要なのはやっぱりシミュレーションです。


あと補完っていうのは方言で、「おかあさん」のことです。

>>168
最初の数文字入力してtabとか押せば自動で候補を出してくれるとかそんなやつ、別にVHDLだけの話ではないけど
emacsのVHDLモードは非常に優秀。例えばレジスタのprocess文を書こうと思ったら
process->シーケンシャル選択->クロック->リセットで
process (<clock name>, <reset name>)
begin -- process
if <reset> = '0' then -- asynchronous reset (active low)

elsif <clock>'event and <clock> = '1' then -- rising clock edge

end if;
end process;
まで書いてくれる。
VHDLでよく言われるコンポーネント宣言のめんどくささもC-c,C-p,C-wでポートコピーしC-c,C-p、C-cで終了。

けど正直、時代の流れはVerilogなんで今更VHDLやるのもどうなのかな？

viでひたすらタイプするほうが早い俺…orz

>>170の
>時代の流れはVerilogなんで
これ本当ですか？
FPGA/PLDではVHDLの方が圧倒的に使われていると聞いたような..気がする
最近はFPGA/PLDでもVerilogが主流になりつつあるの？
なんで時代の流れはVerilog？　長文に疲れた？

メモリのシミュレーションモデルとかVerilog多いしね

>>172
少なくとも圧倒的ではないと思う

シミュレータの速度はVerilogの方が一般的に速い。言語仕様の違いだったかな。

>>175
それは初耳。

Verilogの方が取っつきやすい。

>>176
Verilogは何の合成語か知っている？それが本来の用途
当然、それはなるべく早くなるようにしている

>>178
シミュレーション用言語ね。

VHDL：HDL
Verilog:logic検証
だから、その違いが言語仕様に色濃くでるんじゃないか
Verilog：logic検証するのにハードの細かいとこを指定してもなー
VHDL：ハード作るんだからきっちりしないと、ハード作ってみたらあれーーーになるよな
てな感じじゃないか

ここでは、どちらかというとVerilog HDLじゃないか。

>>180
もともと米軍納入用の論理回路の仕様記述言語だもんな>>VHDL
記述の厳密さが優先されるわけだよな。

>>181
そうだな。Verilog曰く
検証パスしたんだから、とりあえずその通りの動作をするよう合成すればOKだよな。
ハードがどのように合成されるかなんってキニスンナよ。
えっ、ビット幅指定間違ってたって？
お前、検証ろくにやってないだろ、おれの使い方すら知らんのか、アホ！
俺は本来HDL屋じゃない、検証屋なんだよ

Verilogはシミュレータ名

>>183
わかりやすい説明!　ありがとう。

Verilog使いながらも、シュミレーションを1度もやったことが無く、
直接jedecを焼いては、オシロでテスト確認するオレがここにいます。

シミュレータを使わない理由は、
・設定がめんどくさい(と思う)
・シミュレータだとできて、実機で確認できないことが、意外に少ないので
・シミュレーションの完了が待ちきれない。

>>185
なかなかすごいな、お前さん。ｗ

テストベンチ書くのは確かにめんどくさいな。
あと、合成で出てくるタイミングレポートは最悪値なんで、実際はそれほど遅延しないこともある。
これは実機で確認するしかないな。SDRAM なんかの場合は、遅延量によってはクロック別けたり
しないといけないのでめんどい。

ただ、シミュレーションの完了が待てないって、いったい何やってんのよ？
シミュレーションしなくても試せるぐらいだから回路規模はそんなに大きくないだろ。時間設定間違えてんじゃないの。
逆にシミュレーション必須の規模になってくると、24時間で 1ms 程度のシミュレーションしか出来ないこととかあるけどね。

>>185
個人的趣味で、かつ小規模だったらいいんじゃね、それで。

でも、一度まともな環境作ったら逆に実機での確認はあまりいらなくなるよ。
ベンチ作り上げるまで最初面倒だけど。
小規模でも、ミスって機械が壊れることもないし、中の人の信号もすぐ見れるし。
シミュレータ便利だよ、つうか普通は必須だな。

>>172
別に圧倒的にVerilogの方が勢いがあるとまでは言わないが、アサーションなどの取り組みなどが積極的だし
HDL本もverilogが多い気がするけどな、あと>>173に書いてあるようにライブラリなどのモデルはVerilog記述が多い。
両方使えたらそれでいいよ、HDLの本質は記述の仕方じゃないんだし。

>>187
レビューなんて絶対通らないだろうな

てかタイミングチャート用にsimしない？
手書きでタイミングチャートかくより
ベンチ作って流してキャプチャの方が速い気がする。
ドキュメントにmodelsimの画面貼っとくとなんか説得力増すしｗ

>>188
たしかに結局、両方使うことになるよな
言語自体のバージョンアップも考えるとVerilogなんだろうけどね
昔からやってたり、古い環境にしがみついたりで、何だかんだVHDLも残ってるんだよな

＃SystemVerilogがSystemCに食われてしまわないように、Verilog応援してやってくれ

東京エレクトロンデバイス

Verilog使えるようになってきたんで一応VHDLも
勉強しておいた方がいいのかなと思ってましたがやっぱ必要ない？

なんかCQ出版の本だとVHDLで書かれた本が多い気がするんで…。

>>172
VHDLが圧倒的にユーザが多いってお前はいったいどこでその情報を入手したんだ。
Modelsim でもPEはVHDLはサポートしてない。
だいたい、国防総省お墨付きってところで、これからは結局Ada程度の普及率に減少するのは目に見えてる。
Verilogで不満があればSystemVerilogもあるわけだし、VHDLの厳格性なんて幻覚

>>182
>もともと米軍納入用の論理回路の仕様記述言語だもんな>>VHDL

それは違う。ディジタルシステム記述言語
回路記述はそのサブセットに過ぎん。

>>192
どうせならSystemVerilogとかに進んだ方がいいよ
VHDL使う必要がないのなら勉強しなくてもいいんだし、Verilogとあまり変わらないからすぐ出来るようになるよ

漏れのイメージだとこんな感じかな
　北米：Verilog
　欧州：VHDL
　国内LSI：VHDL
　国内FPGA：Verilog

SystemCは、別の言語（ソフトウェア屋用の言語）だとしても、SystemVerilogは覚えておく必要があると思う
もしかしたらSystemCにやられて滅びるかも知れないが、Verilogはまだ残るだろうし、それも無駄にはならないだろう

>>193
PEでもVHDLサポートしてるよ。

VerilogのほうがVHDLより1シグナルの状態数が少なくて
メモリ消費が半分って聞いたが本当？

>>197
VHDL 0,1,L,H,Z,X,U,-,W
Verilog 0,1,X,Z
だと思う。
Verilogでも信号強度があるわけで、そんな単純な話ではない。

>>195
おれのイメージだと、国内LSI/FPGAは基本Verilog
HDLに手をだしたのが遅いとこがVHDLって感じだ

>>195
> 国内LSI：VHDL　ってのは嘘だろ。

初心者の学生なんですが、加え戻し法ってやつと、引き離し法の除算回路の作り方
がさっぱりで困ってます。だれか教えてください

>>201
本に載ってるよ。
ヘネパタか、あるいはCQ出版の数値演算のディジタル回路？みたいな
タイトルの本を読むといいよ。

ヘネバタって何?

>>203

ヘネバタではなくてヘネパタ。

ヘネシーさん＆パターソンさんというコンピューターサイエンスの偉い人が執筆したCPUのバイブル。

パタヘネと順番を変えて呼ぶ人もいる。

彼等の書いた、「コンピュータの構成と設計」の上下巻はマジおすすめですよ。

中身はMIPSアーキテクチャのプロセッサについて書かれているのだが、見よう見まねでverilogを書いていた学生時代を思い出すなあ。
結局、手作りプロセッサはFPGA上で上手くうごきませんでしたけど・・・

>>204
> パタヘネと順番を変えて呼ぶ人もいる

おまい、それは別の本だろ。
ていうか、ヘネパタが別の本だ。

>>205

YES。
真逆でした・・・すいません。

本を出すたび、また版を重ねるたびにヘネパタとパタヘネを入れ替えて
いるらしいよ。まったく対等だということを強調したいそうだ。

コンピュータアーキテクチャはもってるんだが、それと比べてコンピュータの構成と設計はどんな感じ!?

>>208
どちらかというとヘネパタ（コンピュータアーキテクチャ ）より先にパタヘネ（コンピュータの構成と設計）だと思うが。
上下セットで9000円だと思ったが第３版安くなってる？

>>209
そういわれてもな…
コンピュータアーキテクチャ買った時、コンピュータの構成と設計は出版されてなかったような気がする…
内容的に違うこと書かれてるのか、同じ内容を表現をかえただけとか知りたかったんだけどｗ

ヘネパタとパタヘネはコンセプトに違いがあるらしい。
パタヘネの方が初心者向け、ヘネパタの方が上級者向けとよく聞くけど、
どちらも読み切るのは難しい本だと思う。

ありがとん、無駄遣いせずにすみました

>195
国内LSI：Verilog
国内FPGA：VHDL
じゃないか？

まあ、国内LSIもASICベンダーとセットでは微妙に意味合いも変わってきたりすぐのも確かだが。。。

国内LSI（ASICベンダー）：Verilog
国内LSI（セットメーカー）：Verilog/VHDL
こんな感じじゃないか？

それと北米の軍関連はVHDLだと思う

軍関係はEDAも指定してくるって本当かね？
けど最近は米軍も民間に投げまくって、中国でチョンボされた物納品されて大変らしいが。

パタヘネとヘネパタ
ttp://natu.txt-nifty.com/natsutan/2008/01/post_0982.html

>>213
　北米：Verilog
　欧州：VHDL
　国内ASIC：Verilog
　国内FPGA：五分五分からVerilogが優勢に

今後HDLはVerilogファーストでOK
もう、SystemC/SystemVerilogが使えることが要求されている。
いち早くこれらを導入、運用して設計工程の効率化を図る
これらをまだ早いから導入しなくてもいいよと思っているなら
もうダメポ企業決定！もしレッドオーシャンで戦っている企業なら敗退決定

でもVHDLの
「一度も初期化されていない信号は'U'」
ってのは、目からうろこだったな。

Verilogにはねーよ・・・Lintか

'U'はデバッグの時効いてくるんだよな

それってVHDLそのものっていうより、std_logicのライブラリだよね。
Verilogは知らんが、そういうライブラリ実装すればVerilogでも出来るんじゃねぇーの？

>>213,216
ああ、国内LSIと国内FPGAが逆ですね・・・漏れもVHDLメインでFPGAやってるのに・・・

SystemVerilogよりSystemCの方が、どう見ても複雑怪奇に見えるんだけど
それでも元ソフト屋はSystemCがいいのかな？
奴らはC++の悪口を、長いこと言いつづけていたように思えるのだけど・・・

>>220
SystemCだとC++分らん現バリバリハード屋は泣きながら勉強だろうね
爺・おっさんハード屋は自分の時代が去ろうとしていると悟ることになるかも。
若い奴だと、これ面白いと楽しみながら習得するかもしれんが
爺って"仕方なくいやいやながら"が多いんじゃないかな。

変革が起こったときにそれ(変化)についていけないエンジニアは去り
それに対応できるのが生き残るだけだよ

>>221
若い奴が新しい事に飛びつくのが好きとも限らないんだが、意外とせっかく覚えたのにまた覚え直さないとだめだからつらいかもな。
HDLの本質なんて文法とか記述方式にあるとも思えないし。どんな言語使おうとウンコ回路しか作れない奴は居る。

>>222
>意外とせっかく覚えたのにまた覚え直さないとだめだからつらいかもな
ソフト屋では新たな言語を覚えることは良くあること。
>HDLの本質　って何と思っている？

C++でGeneric使って書くと、俺はアセンブラにどのように落とされているのか
想像すら出来ないぞ。でアセンブラを意識して書く事なんて、ソフト屋じゃほとんど
無いんじゃないか。ひたすら実現したい機能をその言語で提供されているもので記する。
ハード設計も回路設計(ソフトではアセンブラに近いレベル）から機能設計にシフトして来ているんじゃないか
俺思うに、SystemCなんかはHDLよりさらに機能設計を進めるために出てきたんじゃないのか
ハード屋は現にHDLが有るのにSystemCがなぜ出てきたと思っている？
で、それの目指す設計スタイルは何？

>>223
何を作っているかよりも、どう動くものを作っているか次第じゃね？

プロセッサに仕事をさせる形で作るときは言語に関係なくアセンブラや
レジスタをまぶたに浮かべつつ書くし、数値処理ならアルゴリズムフローが
脳裏に浮かぶ。システムならシステム間インタフェースのシーケンス図を
頭に浮かべる。

結局言語に関係なく、解きたい問題に対応するレベルを脳内に浮かべつつ書だけ。
で、たまたま使っている言語にそれに近い記述機能があればそれで書くだけ。
言語はあくまで従。HDLだって同じこった。

>>223
高位設計にシフトしていきたい、そのためには抽象度を上げていくというのは分かる。
けど実際はWinアプリのソフト作るにしてもメモリ管理なんかはまだやってるんじゃないの？
ハード設計の場合も、マイコンなどの設計はまだまだハードを意識した設計しないと性能あがらないでしょ。

HDL齧ったことがある方がC++の習得は早くないか？
純ソフト的感覚とはオブジェクト指向に対する感覚がずれてるかもしれんが。

豚斬りますが、
ttp://www.fpgacpu.org/xsoc/index.html
を参考に今 verilog で processor を書いて
とりあえず FPGA に実装してる途中です。
その先コード書き直すか自分で設計し直して
LSI 用に論理合成してレイアウトしてテストして
ICにしたいんだけど、その EDA デザインフローの詳細が
よく分らないのです。特にテストの工程、方法。

大学で synopsys のライセンスあるんだけど、
あるだけなんで、インストールから自分でやらなきゃ
なんないんですよね。cadence はある。
ちょっとどういうデザインフローの選択肢があるか
ご存じの方いたら教えてくれませんか?
あとよい参考文献ありませんかね?
今は
ttp://www.amazon.com/CMOS-VLSI-Design-Circuits-Perspective/dp/0321149017/ref=tag_tdp_sv_edpp_i
読んでます。スレ違いだったら退散します。

>>224
納期に間に合ってものが出来ることが重要
それ以外は何だっていいんだ

>>225
組み込みならメモリも考えるが、Winアプリはやらないだろう
ハードにも余裕あるし、ソースの見やすさとかの方が大事
だから重たいソフトが量産されて（ｒｙ

>>226
それでもC++は言語として難しいから嫌だ（Cなら簡単だと思うがｗ
ソフト屋に仕事取られるし、なんとかSystemVerilogで落ち着いて欲しい

>>227
たぶん大学内で知ってる奴を探して聞いた方がいいよ

おれは一応、VHDLもCその他も仕事でつかってるけど、
C++で回路がかけるようになったからと言って
ソフト屋に仕事もっていかれるなんて一緒に仕事しているソフト屋のレベルからいくと
まずあり得ないとおもうがね。もともとハード屋としての感覚がある一部のソフト屋は別として。
ハードはやはりハードの実体を理解しているかどうかがエンジニアとしての力量で、
VHDLが使えるからどうのってのは単なるツールスキルであって技術力ではないよ。

>>224
>何を作っているかよりも、どう動くものを作っているか次第じゃね？
加算器の場合
何を作っているか：回路設計, AdderをGateで配線
どう動くもの：機能設計, c = a + b;

>>225 systemCで設計したのが性能を満足しないとなると、その部分は
別なやり方で設計するだろうな
ソフトでもほとんど全てをC++で作成したソフトでマルチメディアのリアルタイム処理はSSE系の
命令をアセンブラで記述してリアルタイム性が満たされたとか聞いたことある。

ソフトでも結局C/C++で低級な処理書いたりして優秀という人は
C/C++でこう書いたら、CPUではどういう風に処理されていってとかが詳しくわかるってところなんだけど、
C++で回路を書くというのは、CPU上の概念ではないものが対象になるので、
純粋にソフトだけの技術しか持たない人ではその辺のバックグラウンドやノウハウが崩れさって、
ツールスキルの人になってしまう。

>>229
ソフト屋に仕事を取られると言うことは無いと思うぞ。
あるのは、自分がC++ライクツールを使えないで仕事を失うってこと
ツールを使うにあたり、新しい考え方（たとえばC->C++で言うなら
オブジェクト指向）を身に着けなければならなくなって、それがなかなかできない。
すると、なんだよこの糞設計はと>>222に言わる。

ちなみにVHDLってかなりオブジェクト指向風味というかユーザ定義型ばりばりで
なんで基本がしょぼい言語をこんな複雑な仕様にしたのか疑問。
C++は今はオブジェクト指向ですらないマルチパラダイム言語。
回路設計の自動化や機能設計志向が進んでも実際は、
ソフト/ファーム/ハードの分業体制がさらに細分化されるだけで
仕事がなくなるってことはないでしょう。
むしろ電気系不人気で人へってますます仕事大杉な状況になりそうでこわい。

SystemVerilog でも SystemC でもいいけどさ、どれがメインになるんだろ

>>233
物理的なオブジェクト(回路)が出来上がるし、各モジュールがレジスタ(値)を抱えていて
それらの処理方法は各モジュールが知っている(というかそれをするのが回路そのものだが)

オブジェクト記述的な方向へ進むしかないだろう（w

まあ、Adaがベースだからなんだろうけど。
C++もAdaの影響うけてるからね。ある程度の類似性はあるよ。

http://www.infres.enst.fr/~pautet/Ada95/e_c33_p8.ada
脱線で申し訳ないが、ちなみにAdaのコードはこんな感じです。
VHDLそっくり。

>>237
激ワロタ、ほんとそっくり

Adaって米軍言語だよな。軍人って堅いの好きそうだよな
Verilogみたいなゆるい言語はしょうにあわんだろな

>>238
記述に解釈余地を残すと死に直結だしな。

ある意味
Ada → VHDL
で既にソフト屋の仕事って言う点では失敗してるのかも。

AdaというかALGOL系の言語は全部よく似てる。
PascalもDelphiもパッと見た時VHDLかと思った。

いや、ALGOL/Pascal系の中でも、Adaが圧倒的に似てるって。
wikiに洗脳されるなよ。VHDLが一番影響うけてるのは
圧倒的にAda。強力な型付けとかもうけついでる。

なんでこうも必死なんだろう。
パッと見たら似てるって言ってるのに・・・

全部よく似てるんでしょ??w

SystemCってC++によく似てるよな。だろだろ、なぁ

SystemCはC++の駄目っぷりまで継承

いまこそSystem Objectiv-C

SystemCは、C++ってとこがダメなんだよな
組み込み向けに直したC系の言語で、ファームから論理設計まで、全部出来たら面白いのだけどね

Verilogにedgeとかいう予約語があるんだが、これってうまい具合に使える？

>>249
うまい具合というのは分からないが、DFF意外でってこと？

>>242
影響受けてるというか、VHDLってAdaから来たんだけど。

圧倒的に似てるのを発見した人になんて物言いだ！>>251

と、今まで何もしらなかった人たちが初心者たちが必死です。

SystemCを勉強すればC/C++も出来るようになるんだからね
知らなかったでしょ

きっとJavaも使えるようになります

話の流れが見えない…。
Verilog, VHDL, アセンブラ, C, C++, Java, Python, VB
ならおれでも使える。
言語は必要な時に本一冊買ってきて3日で頭に文法たたき込みます。
SystemCはやったことない…。
大事なのは設計やアルゴリズムだね。

AX を 斧 と翻訳するのは辞めてほしい

>>256
その中にアセンブラを混ぜて良いのか？

>>256
違います。仕事をすることです

スパルタンとか買うお金があっても、それを利用する頭が無いから高卒

>>227

１）システム仕様、スペックとか決める
☆システム仕様書レビュー
２）ハードウエア（HW)仕様に落とし込む
☆HW仕様書レビュー
３）検証のゴールを決める
　　ブロックに搭載した機能一覧(検証項目）、確認事項、確認手法を
　　表にまとめる。これを検証リストという。
　　場合によってはサブモジュールにわけてつくる。
☆検証項目レビュー
４）検証環境を作る
　　実機でもシミュレータでも。検証項目に適した環境を使えばよい。
５）ブロック（モジュール）に分けて記述
☆コードレビュー（検証後のこともおおいけど）
６）検証をする
７）エラーと未実施項目がなくなるまで５〜６を繰り返す
☆検証完了レビュー
（大抵は顧客に対して）
８）納品
９）反省会（飲み）

できればキックオフ（飲み）も。

追記。
大人の事情によりレビューや工程は省かれたり、パラでやったり、後付けだったり、順番がぐちゃぐちゃになったりします。

>>256
おまえ、本当はRubyとPHPも出来るけど内緒にしてるだろ。

>>261
コードレビューもやるんだ、lintで終わりとやっぱり違う物？

>>261
理想だな

>>250
予約語で検索するとある程度の意味は出るんすけど
edgeにするとposedgeかnegedgeだけがヒットしてしまう・・・

エッジ検出といえば@(posedge CLK)とか上下なら@(CLK)で
ぶっちゃけ使えるのかこれ、てことっす

>>256
>言語は必要な時に本一冊買ってきて3日で頭に文法たたき込みます。

はぁ？じゃお前、1000ページ超えるプログラミング言語C++を3日で読みこなせたんかい。
仮にこれを3日で読めても、Modern C++ Design か C++ Templates を読まないと、
ジェネリックプログラムの本質はわかったことにならんわけだが、それも含めて3日で読破したんだろうな。
所詮、なんちゃって解説本を読んでわかったつもりになってるんとちがうんかい。

>SystemCはやったことない…。
3連休あれば習得できるんだろ？なぁ。すでにジェネリックプログラミングも習得してるんなら簡単だよな。
今週末に習得して知識披露しろや。


>>258
アセンブラも含めてるようだ。VB含めてる癖にC#も。Pythonみたいな字下げが構文解析に作用するような
糞言語を含めてる癖にPowerShellはおろか、PerlもRubyも、習得してる状況じゃないなんてのは
所詮しれてる。

>>267
またお前かうっといから消えてくれ。

>>267
またお前かｗｗｗ
この人何してる人なんだろ？ニート？

粘着も荒しです。スルーが基本。

>>269
>この人何してる人なんだろ？ニート？

ゲラゲラ
アホ程、自分と同じ境遇しか想像できねーんだろうなぁ

Pythonは糞じゃないもん

3時まで起きてるってことはニートで決まりだなｗ

>>267
３日で文法を覚えるって話に、

> ジェネリックプログラムの本質はわかったことにならんわけだが、
> なんちゃって解説本を読んでわかったつもり

>>269
俺、社内ニート、orz

>>256は技術者として使えるとは言ってないぞ。
覚えただけかもしれん

SystemC使うための読むべき本
Effective SystemC、More Effective SystemC、Modern SystemC Design、SystemC Templates
SystemC Template Metaprogramming
とりあえず、Accelerated SystemCを読め

>>275
それLSI、ハード屋の範疇超えてる。ってか、C++なんて仕様絞らなきゃソフトやだって大規模は無理だろ
でもまあC++とかは無理としても、大抵の言語なら3日あれば、文法くらいどうにかなるんじゃないか？
みんな同じような文法だし、複数言語で経験あれば、新規文法なんて少ないし・・・


ああ、SystemC消えてくれないかなぁ・・・出来ればSystemVerilogもいらないんだけど・・・


＃なんか最近、不況なのか仕事無いよな。久々にFPGAやるとか、回路やるとか香具師も多そうだｗ

>>276
不況は始まったばかりだぞ。これからバブル崩壊後の不況とは
比べ物にならないすごいのが来るよ。外需依存の日本さてどうなることか。
俺、社内ニートから真性ニートまっしぐらって感じだな。

ところで、現状ではSystemCとSystemVerilogってどちらの方が優勢？

>264
LINTは勿論有効で便利ですが、着眼点が違いますかね。
書き方の綺麗さ、つまりは読みやすさとバグ発生がしにくく仕様変更などの改造に対応しやすい記述、
そういったところを有識者に指摘して貰う。LINTとかぶる部分もありますね。
あとは、仕様の盛り込み抜けの発見。ちゃんと工数を割けばそれなりにバグを見つけることができるんですよ。
ただしレビュー参加者が仕様を理解してないと効果薄。
コーディングした結果の動作ミスはコードカバレッジで。

>265
まあ顧客の理解等ないとなかなか難しいですよねぇ・・・（予算が）
学生さんって事で、とりあえず理想型を。

>277
検証モデルや合成用ＲＴＬとかはSystemＣ
検証環境はSystemVerilog
という住分けをされているような気がする。
個人的な想像としては
環境とかは既にVerilogのがあったりするから、シフトしやすい？
（ちょっと嘘）
モデルはツールがＣやSystemＣ吐いたり、なるべくＲＴＬと違う視点で書くというのから、
SystemＣを採用。とか。

SystemＣでコーディングしたこと無いので、あくまで感覚の話ってことで・・・

C++は覚えるのさすがに時間かかったよ。
Direct3Dゲー作るために学生時代に覚えた。
一度C++まで覚えると世の中で一般に普及してる言語の文法は3日あればほんと十分。
PerlやPHP, JaveScriptも一応書いたことある。一応、コンピュータ系ブログももってる。

ハード屋としては、むしろPythonが一番役にたつね。
事務処理とか、PCからのデバッグに使えるから。
会社はいってからは、C++やアセンブラの方が使う機会がない…。
SystemCは実はあまり興味がない。仕事で必要にならない限りは覚えないだろう。

>>280
覚えるとはどういうこと？

> 一度C++まで覚えると世の中で一般に普及してる言語の文法は3日あればほんと十分。
> PerlやPHP, JaveScriptも一応書いたことある。
覚えたつもりが、しばらく使ってない言語を使おうとすると、変に混ざっちゃって文法エラー出まくり、とか・・・

>>282
あるある（w
都合のいい記述だけ使おうとして混ざってたりとか。

それだけ似ているということですね

>一度C++まで覚えると世の中で一般に普及してる言語の文法は3日あればほんと十分。
手続き型の同じような言語をいくつ覚えましたってアホかい。
これだけLisp実行環境として普及してるEmacs Lisp 3日で覚えて自慢してみろや

>>285
手続き型以外の言語で仕事したことあるの？Lispの仕事ってどんなの？

>>280
なぜそんなにたくさんの言語覚えたんだ？
趣味のためには覚えるが、仕事で将来要求されるものには興味なし？

ラダーはしばしばやるが、手続き言語的アプローチが身にしみてるから非常にやりづらい上、
我ながらゴミみたいなプログラムしかできない

おまけにラダー文化にはついていけないものがある
・レジスタ割付は基本的に全部手動
・変数名の使用はご法度
・レジスタにコメントを入れるのもご法度という化石もいる
・基本的にグローバル変数しか存在しない

そんなにたくさん、という程の数ではないだろ・・・

>>287
たくさんって、
C/C++/Java/Phthon/Perl/PHP/JavaScript
精通するんじゃなくて、普通一度くらいは書いたことあるだろ。
たくさんどころか、
win使ってるなら実用的な意味で、PowerShellやC#
あと、modelsim使ってるだろうからTcl/Tkになんで手を出してないかと聞きたいぐらいだ。
webいじってるならSQLあたりも必須だろうし、全然多いとは思わん。
あと、
SystemCは回路屋にとっては洋梨言語であることが保母確定したし。
Sim屋にとってもDかC#あたりをベースに作り直さないと、モデリングツールとしても問題ありすぎだろ。
それでも、とりあえず上っ面だけを利用するレベルならそれでもなんとかなるかもしれんがな。
下手に知ってることがばれてつぎはぎ言語の砂上の楼閣に住む魑魅魍魎と格闘させられることにでもなったらかなわん。
本職としてはせいぜいSystemVerilogで留めておくのが吉

設計の抽象化のレベルとかは議論の余地があるけど、
要は言語なんてどうせなれれば直ぐ覚えられるんだから、
言語間の違いなんて、そのとき必要なものをそのときおぼえりゃいいだけでそれを度騒ぐものじゃあない。

>>PowerShellやC#
単なる新しもの好きだろ。
ここはハード系のスレなので実用性でC#なんて選ぶ馬鹿は少ない。

>>DかC#あたりをベースに作り直さないと、
単に新しいものをあげれば良いと思ってるアホ。
ノイマン型、逐次実行の世界とハードの世界をごっちゃにしないで欲しい。
ハード設計にどれだけ使いやすい言語かは、
ベースがC#だろうがDだろうが、はっきりいって関係ないね。

>>291
>要は言語なんてどうせなれれば直ぐ覚えられるんだから
すぐって3日？

今、実際にSystemC、SystemVerilog使っているのいる？
いるの手を挙げて！

主流のソフト系言語では3日でも覚えられるよ。習得している言語が複数あって、新しい言語覚えることそのものになれていれば。
ソフトの世界はアセンブリ言語だろうが、手続き型だろうが、関数型だろうが、ベースはノイマン型なので実はあまり
考えることはかわりません。抽象度の高い言語でもリストやツリー、ハッシュみたいな定番アルゴリズムが
裏で動いているだけ。HDLはそれらとは根底の原理が違います。
プログラムなんて文系でも教育すればくめるし、実際世の中に大卒以下のプログラマは沢山いる。
能力がかなり高い奴なら1, 2日でおおかた習得できても、おどろかないって。
世の中には新しい言語を生み出してきたやつもたくさんいるんだから。
Adaみたいに元からコンカレント文があればハードにも移植しやすいかもしれないけどね。

最後の一行は編集ミスだな。

なんでそんなに必死なの？

残念ながら全く必死ではないよ。
ここの住人のレスは性格のゆがみを感じるけど。

ID:dmn7Q7Dn
本人必死否定でも、俺必死だと思う
>>295はソフト屋を馬鹿にしてないか？
ソフト屋は目的等に応じて色々言語を開発したんだから
ハード屋もハード設計に適さないPG用言語からパクリ持ってくるんじゃなく、
開発効率を上げ、ハード設計により適した言語を自分たちで作ればいいんだよ。

>>299
ソフト屋を見習うべきところが多いと思うが、漏れらは微妙な立場なんだよな
現�iクレって、ソフト屋がソフト作るのとは一緒に出来ないだろ・・・
ハード設計に適した言語を、ハードウェアで作れるならいいがｗ
まあ、そのうちハード屋出身より、ソフト屋出身が増えてきたら、状況も変わるんじゃないかな

でもソフト屋もあまり新しいもの生み出してないよな。いや残ったものが少ないと言うだけか・・・
あと基本的に技術屋なら　LSI屋　＞　ハード屋　＞　ソフト屋　の順で偉いだろう？
ソフト屋なんて使い捨ての（ｒｙ

endがVHDLに似てるから、Rubyがいいよ！

>>300
>ソフト屋なんて使い捨ての
って極東の島国日本では...
世界的に見たら、今、華なのソフト屋だろ

>>300
偉い？ってのは何が？
高給取りってこと？

そもそもソフト屋でひと纏めにするのがアレだな。

>>301
日本のソフト屋は、かわいそうだな
でも仕事いっぱいあるみたいで、ハードより余裕でやっていけそうだよ

>>302
地位かな。ソフトは一人倒れても代わりは沢山いるし・・・

>>303
ここでのソフト屋は、きっと組み込み系Cプログラマーでしょ？IT系やSEなんてのは関係ないもの
まあCが出来れば、すぐにでも使い回せるのがソフト屋なんだけどねｗ

>>304
>ここでのソフト屋は、きっと組み込み系Cプログラマーでしょ？IT系やSEなんてのは関係ないもの
PHPやPythonが出てきてるこの流れで、か？

今時、ハード屋とかソフト屋とかいって線引きしてあーだこーだ言ってる時点で
エンジニアとしてレベル低すぎ。

ハード屋がハードを作ったらソフトはテストコードからドライバから何から一切面倒見ないってのは時代遅れだが、
線引き自体は必要だろ

派遣元はグッドウィル＠栗タープロジェクト
派遣先は東京エレクトロンデバイス＠ＤＤＣ
お客様は、国策企業富士通様だ。
富士通様のデザインセンターで仕事をしたこともあるんだぞ

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http://qb5.2ch.net/test/read.cgi/operate/1206636885/657
駄目元で書き込んだ。
賛同してくれる人はこのレスに同意のアンカーをつけてくれ。

>>307
ハード屋でも簡単なテストプログラム作れるぐらいのスキルは必要だな。

スキルは必要だが、作るときはこっそりとｗ

>>314
それによって、何がどうよくなるのかが分からない

>>314
ここと違って基地が少ない板なら、IDなんていらんだろ
で、何で板違いなここに、そんなの張るんだ基地害

>ここと違って基地が少ない板なら、IDなんていらんだろ

つまりここには基地ガイル

>>307
ハード屋でもソフトのスキルも多少無いとソフト屋にバカにされそう。
動かないとき真っ先にハードのせいにされそう。
ソフトも多少できるハード屋もしくはその逆が理想じゃね？

>>320
理想は全部出来ることだけど、最近は並列分業が進んでるから無理だよな
LSI屋は回路分からないだろうし、ソフト屋はハード見るのも嫌って奴もいるだろう
ハード屋ソフトなんて全く分からないし、すぐに作れると思っている

趣味でやってるとか、小さな案件を小さな会社で取ってるとかじゃないと、難しいだろう

トラブルが起きたとき、犯人は俺ではないと主張できる程度の知識は持っておきたいね
お互いにさ

>>322
互いに俺じゃないと言って前に進まなくなるだけ

>>323
あんたの職場では自分が間違ってるって分かってもそれを隠して自分の正義を主張してるの？
そういう会社だったら相手の領域を知っていようが知っていまいが結果は同じだね
声のでかい奴が勝つ・・・サル山みたいな職場なんだろうな

けど俺の職場では自分が間違ってたらｽﾏﾝｶｯﾀとみんな言うし、
それで吊るし上げ食ったりすることもないんだ

>>321
> ソフト屋はハード見るのも嫌って奴もいるだろう
> ハード屋ソフトなんて全く分からないし、すぐに作れると思っている

いくらでも変更ききますよね(ハード屋) vs 余裕で即時処理可能ですよね(ソフト屋)

そしてシステム設計はなすり付け合い。

>>324
問題は、その不具合解析を誰がするかってことだろう

>>325
出来るのは、もっさり製品

>>324
別に吊し上げや隠蔽なんて無いけが、そんなくっきり線引きなんてしてるとインターフェイスでトラブルよ。

オレの会社では、
打合せ、仕様作り、金額見積、回路設計、部品発注、基板設計、
ハード製作、ソフト製作、デバッグ、調整、ドキュメント、納品まで、
全〜ん部1人でやるよ。
今までソフト屋 vs ハード屋でもめたことは一度もないのでいいんだけど、
唯一の問題は、技術的に困ったときに、聞ける人がいないということかな。

東京エレクトロンデバイスでは、何時つるし上げにあっても、アカンベーができるように
普段は株で儲けているよ。元派遣さんなか、総資産３億でクビにされても楽しそうでした。

不労収入で生活できるようになると、会社の命令なんて全然こわくないからね。

2chで聞くんですね
わかります

ID:dmn7Q7Dnって糞だなホントに

>ハード設計にどれだけ使いやすい言語かは、
>ベースがC#だろうがDだろうが、はっきりいって関係ないね。

SystemCがハードウェア設計のためにあると思ってる時点で馬鹿だわコイツ
C++の処理系を必要とするってことも知らない。
言い換えればC++の言語上のハードウェア設計にとっては何の利益もないデメリットをそのまま引き継ぐ。
そんなことすら理解せずよくもまぁレスつけられたな。 >>291 >>292 >>293 >>295 >>296 >>298 >>299
アホとしか言いようがない

SystemCの話じゃなくて言語ツール一般の話だろ…。

>>331
>C++の処理系を必要とするってことも知らない
何が?誰が？SystemCがC++を処理系必要ってサルでも知っていると妄想
>C++の言語上のハードウェア設計にとっては
???、妄想補完出来ん
高脳様の言うことは、低脳には理解不能だ
高脳様、低脳に解るように説明たのむ。

>>332
ID:dmn7Q7Dnのカキコ読んでみたが、SystemCの話はしてないな
それが、なんでSystemCになるんだか理解できない
やっぱ、高脳様の言うことは低脳には理解不能ということだな。

SystemCはC++という言語をベースに何でも設計できることを売りにしているが、
言語なんてなれれば直ぐ覚えられるんだから、言語が同じということをうりにしているのには意味がないってこと。
開発環境が一環していて検証が容易ってのは意味があるがな。

>>335
おーーーっ、そう言うことを>>331は言いたかったのか、トンクス

これって>>331に聞くべきか、>>335に聞くべきか判らんが
意味をなさない条件は "なれれば" がFALSEの時と解釈
この場合の覚えるって何を具体的に意味してるのか解らんが、
何を(に？)なれれば言語をすぐに覚えられる？
言語を覚えることを慣れればってこと？
現にVerilog/VHDLは使っているが他の言語は全く知らない香具師でも7日程度
あればSystemC覚えられる？

いくらなんでもHDLしかやったことないやつが、C++を1週間はふつうの頭じゃ無理。
ソフトはC++のあとは楽だが、最初がC++では壁が高い。
個人的にはハードとソフトを連携してデバックできるようになるのはいいが、
ハードウエアをC++で書けるなんて大きなお世話だし勘弁してほしい。
この手の研究者の自己満足なんだよ、全部C++ってのは。

そういやハードもソフトもいけるって言う、SpecCはどうなってるの？
解散してそうな感じだけど、どこかの企業で押してたりしなかったっけ？
もうどこの企業もやってないのかな
C++なSystemCより期待してたんだけど・・・

自己満足の段階なら被害は無いからSystemCを賞賛できたのだが、
それを普及させようとする業界の意思があるから困る。

>>336
この 「覚えられる」ってどういう状態のことを示してるのかな？別に>336に限った話ではないが。

>>337
>C++を1週間はふつうの頭じゃ無理
そう、orz
やっぱ、高脳基準なのか

>>340
覚えるって言う言葉に自分がどういうのをイメージ持つかしだい。
人それぞれだと思うが、>>336の場合の俺イメージは自分の業務遂行に必要な言語知識を
習得しかつ実際に使える状態かな。

補足
野球を覚える
英語を覚える
pi(パイ）を3桁覚える
名前を覚える
顔を覚える
覚えるって大変だね

ID:ci97S12h == ID:dmn7Q7Dn

ってやっぱり何もわからず妄想解釈をよくもまぁ恥ずかしげもなく妄想を書き込めたものよのう。
こいつはサル以下。
システム屋がシミュレーションなりソフトウェア&ハードウェアとの協調設計をするのに、
C++の処理系に頼るのならまだしも、ソフトとはほとんど馴染みもなければ知る必要もないハード屋が、C++の処理系に依存して、
合成不能どころか、ソフトウェア実行にも支障を来すようなダイヤモンド継承あたりが何の警告もなく記述できてしまうことを
まったく知らんのだな。言語の不都合がそのままハードウェアに波及してしまうことが問題だってことをこの馬鹿は皆目理解してない。。
ハード屋が前提としてC++の言語仕様の詳細を把握しなければならない理由がどこにあるよ。
ったく、馬鹿なのかこいつは。
VHDLがAdaの文法に似ているとか、VerilogがCに何となく似てるとかとは全く意味が違う。そこらへん理解してからほざけ。

>>336
331でも335でもないんだが、
SystemC でハードウェア記述の仕方を覚えるには1日あれば十分だと
勝手に思ってるんだが。

別に SystemC を使うために C++ の全部の文法をマスターする必要はないわけだし。
Verilog/VHDLでも全文法に精通しているハードウェア技術者なんてほとんどいないでしょう。

>>344
何が言いたいのかよくわかんないんだけど。
ハードウェア記述でダイヤモンド継承を使ってしまうケースがあるわけ？
実際にそういう問題が発生した事例に出くわした、ということなの？

ていうか、そのハード屋がちゃんと勉強しない（orバカ）なのが問題なわけで、
C++に問題があるというのは論点のすり替えにしか見えないんだが。

俺だけかもしれんが、C++よりもVHDLの方がよっぽど使いにくいですわ。

>>345
俺、SystemC、C++なんて、実際はほとんど知らん
だから、すぐに覚えられる基準を知りたかった。
SystemCに関しては高脳>>344様に聞いたほうが良いよ
高脳様はSystemC,C++をよく知っているみたいだし。

>>346
>何が言いたいのかよくわかんないんだけど。
こらこら、高脳様の言いたいことは高脳じゃないと理解できんのだ
俺は、低脳はSystemC使えないと主張してると理解した。

>>344　だって、低脳だもの
高脳様が低脳に解るように書かないのがイクナイ

あのさ。ソフトウェア言語っていうのは"できる"ことに主眼が置かれる場合がおおいけど、むしろ"できなくしてる"ことが重要なわけ。
C++の文法をベースにしたとかならまだしも、シミュレーションの処理系としてC++を使い続けてますじゃその穴を埋めるすべがないだろ。
それを論点のすり替えとか、VHDLが使いにくいとかいう上っ面の話を持ち出すなんてどこむかってレスしてる？

>Verilog/VHDLでも全文法に精通しているハードウェア技術者なんてほとんどいないでしょう。

文法に精通するレベルじゃなくて、込み入ったことに手を出そうと思えば言語仕様のポリシーにまで踏み込む必要が必要があるってこと。
言語仕様はもちろん、最低限Effective C++あたりは読破しとく必要はあるだろ。

ま、結局SystemCはどんなに養護しても、もう終わったに等しいわけでな

>>348
高脳様でも使えないの？

>>348
自分が使えないからって、SystemC＼(^o^)／ｵﾜﾀ　とか言わないで！！

>>350
ソフト業界でもC++は死にかけてきてるんだし、SystemC＼(^o^)／ｵﾜﾀは確定だろ
普通のハード屋なら（VHDL→）Verilog→SystemVerilogと行くだろうしね
ソフト屋からの移動組がいるとかなら分からないが、ハード屋はわざわざ辛い方向には走らない
上が決めてしまえば終わりな感もするけど・・・

いずれSystemJAVAができ（ｒｙ

SystemC、SpecCについてのスレ 2
http://science6.2ch.net/test/read.cgi/denki/1104436852/

Stroustrup自身はC++の問題を十分に知ってるけどな。

>>351
＞ソフト業界でもC++は死にかけてきてるんだし
死にかけてる？
「ソフト業界」って一括りにするなよ。
IT土方の世界だけがソフト業界じゃない。

確かに「ソフト業界」で使われている言語の「比率」で言えば
JavaやPerlやPHPやC#の伸びに押されてるのは確かだけど。

IT業界の10年後を行く、組み込みソフト業界
組み込みソフト業界の10年後を行く、LSI業界

言語以外の環境や開発体制も古かったりするよな・・・

>>354
IT業界（元コボラーの世界）の開発環境を過大評価（妄想?）しすぎ。
業務系システムの仕事なんてやったことないでしょ？

UNIX系の環境でも過大評価ですよ。一番使われてるのはprintf。
javaでもわざわざ導入されるくらい使われてます。

そもそもSystemCなんて言葉は一つも書いてないわけだが、あらぬ方向に行ってますね。
ID:ci97S12hは別人だし。おれ個人はSystemC否定派だよ。
>>344は文面自体も意味不明だけど、何か壮大な勘違いしてるようですね。
HDLは純然たるHDLで十分で、ソフトはソフトで別に覚えればいいだけの話。
両方やっている人は、HDLだろうがC/C++だろうが既に両方できるわけでたいした労力じゃあない。

見えない敵と戦う、2chではよくあることです。

http://qb5.2ch.net/test/read.cgi/operate/1206636885/657
駄目元で書き込んだ。
賛同してくれる人はこのレスに同意のアンカーをつけてくれ。

やはり、隣の芝生は青いってやつですな。
IT業界からみると組み込みやハードは頭よさそうな業界に見えているよ。
そもそもIT業界には基礎理論（電磁気学とか量子力学とか）ないし
「何バグってんじゃくぉらー」とか「ゆうた通りに動かんじゃねえかボケッ」
という顧客のありがたいお言葉が？理論？なので。。。

>>360
あなたのいる所はとても酷いアイテー業界でつね。

IT（技術）業界
IT（土方）業界

でホント分けてくれないかな。

ITai業界です

新商品提案＆開発と新規アルゴリズム考えるやつ以外は、みんな土方だと思うんだ。
先を見通して上手く、短期間に完成させられるかどうかの違いはあるだろうけど。

>>363
HDLを使って言われた通りのものが設計できますレベルじゃ
ITドカタとほとんど変らない感じだろうからな
この部分の仕事は人件費削減で外部・派遣へGoGoGoだろな

今日解雇されますたorz
明日からハロワ通いです

(　ﾟДﾟ)⊃旦~
小室よりは上だから頑張れ

ところでSystemCで作ったらＥＣＯはどうやってするんだろう？
信号追えるのかな。

内定取り消しが話題になってるなぁ

神様、Verilog超初心者の俺を助けて下さい。

1Khzのクロックで8bitの入力を受付け、
8Khzのクロックで8bitの入力された値と
同一の値を出力するモジュールを作成しなくちゃいけないんだけど
初心者過ぎてさっぱりわからない。。。

神様、お願いします。

まあ、FIFOかな。
8kHzだったらマイコンでいけるけど。

>>369
要は 1KHz と 8KHz の入力を比較すりゃいいだけだろ。
何の取っ掛かりもないとつらいのは確かなんで、とりあえずはこれでも読んどけ。

ttp://www.cqpub.co.jp/hanbai/books/33/33981.htm

これだけで今回のお題のコードぐらいは書けるようになるだろ。

たとえ分周で簡単に作れるとはいえ、初心者に複数クロックの回路作らせるかね？

もしかして、8kHzは、シリアル入力かい？

>>370-373
低脳俺は、>>369は意味不明なんだが
>>369は現状に途方にくれている自分に励ましレスくれると助かると言っているんじゃないか。
少なくてもVerilogで作成をしてくれとか、作るためのアドバイスをここの香具師にお願いはしてないよな。

>>369　がんばれ！

俺にも>>369の内容は理解不能
まあ、ホントに分からないからうまく説明すべきポイントも分からないんだと思うけど

1KHz,8KHzってHDLの出番じゃない気がするけど、もしかして、宿題？

>>375
「>>369 がんばれ！」分が抜けてる。レス失格だ。

>>369 がんばれ！

>>375
逆に考えると旨く説明出来るなら、すでに教えて貰うことも無かったりするんだよな。

>>369
がんばれ。

>>376 ごめんよ

>>369ｶﾞｿﾊﾞﾉﾚ!

>>375
どこが解らないかが分からないから、人にお願いではなく神様お願いなのかな
>>369はこのような悩み？を解決できるのは神様しかいないと言うことは
分かっているいるみたいだな。つまり、エスパー(すごい人)ですら難しいと判断したんだな。

>>369　超がんばれ

>>369
ガンガレ。超ガンガレ。

シフトレジスタ作れってことじゃないか？
宿題だとしたら、ありそうだし。

>>381
>>369 ががんばって分かるように説明してくれないといやはやなんともだが
パラ(1Khz, 8bit)<->シリ(8khz,8bit長）双方向変換機をverilogでかもしれん
つまり、パラシリ両入力出力対応シフトレジスタ

>>369　がんばれ、がんばれ、369！ウォーッ

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みんなありがとう
まさかこんなに自分の書込みこんなに励ましのレスがつくとは思ってなくて今見ました。

頑張る！！！

東京エレクトロンデバイスの派遣社員ですが
おまえらバカすぎ。
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東京エレクトロンデバイスの派遣社員ですが
おまえらバカすぎ。
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派遣元はグッドウィル＠栗タープロジェクト
派遣先は東京エレクトロンデバイス＠ＤＤＣ
お客様は、国策企業富士通様だ。
富士通様のデザインセンターで仕事をしたこともあるんだぞ

えへへへへへへへへへへ、えへへへへへへへへへへ
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富士通様のデザインセンターで仕事をしたこともあるんだぞ

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秋月スレで荒らしすぎて、ヤバいことになったから逃げてきたの？

ここ一年ぐらいでこのスレ荒れるようになったな。
前は全然こんなことなかったのに。
あるメーカの名前が挙がりだしてからね。
（東京エレクトロンデバイスではないよ。）
だから次世代最下位なんだと。

次世代の最下位は、身売りしたサンヨーなんだが。

三洋、パナの子会社になんかなって大丈夫かなぁ。
経営はへたくそだけど、研究部門は有機半導体コンデンサとか、エネループとか
ユニークさが得意。
一方のパナは、カンキョーやジャストシステムに訴訟攻撃掛けてベンチャーを潰しにかかる。
パナの子会社になったら、三洋のエンジニアは転職していなくなってしまいそう。

不況で転職先なんてないよ。
ダンボールハウスにプロの空き缶拾い業かな

最近のダンボールハウスはすごいよ。
テレビにビデオ、インターネットまで完備。

いや、インターネットは無理だろ

ケーブルいらずですぐに繋がる無線LAN

ダンボールハウスって電気はどうやって調達してんの？
街灯から引っ張ってくるとかかな。

つ　太陽光発電

>>406
なにそのエコ住宅？

設計の仕事ってホント糞だよな

糞だと思うなら職変えたら？

ウンコ好きのｽｶﾄﾛ野郎もいるよ

ダンボールハウスの設計に転職なんてどう？
建築士の資格がないとダメなのかな。

>>411
既に特許（ry

ttp://www.j-tokkyo.com/2008/E04B/JP2008-002184.shtml
ttp://www.j-tokkyo.com/2007/E04C/JP2007-308956.shtml

設計の仕事ってホント糞だよな。

仕様の設計からやってるなら、そうでもないんだが
ただ部品(RTL記述)を集めて組み合わせるだけなのを設計と思っているなら確かにダメだな。

商品企画が上から降りてくるので、仕様策定からやってるのにやりがいが無い
なんて職場も多そうだ。特に民生品。

ころころと変わる仕様
固定された納期
金くれるから付き合ってやっているだけ。
仕事は糞だよ。

今日もバカ客の子守だぜー

辞めちゃえよ、甲斐性なしが。

>>417
どんなふうにおバカさんなの?

>>417 の方がバカだと予想。

>>414-415
やっているのが設計であって開発じゃないからだろ。
ハイ、設計しました、おわり。こう言う感じなんだろな。

>>369
しっかりがんばれ

こっちも馬鹿客の子守りが大変だよ。

>414 は設計じゃなくてコーディングだよ

バカにはバカがクルーーーーって常識だよね
そして、おまえもなーーーとお互いに言い合う

クソ客の馬鹿さかげんにはあきれるぜ。
請け負いさきで、馬鹿にされてるともしらないで。

>>426
お前も客に馬鹿にされてるのも知らないで・・・

スレチガイすら認識できない>>426は仕事でもこんな調子なんだろな
やっぱり、バカにはバカがクルーーーーって常識なんだな

内は世界一の技術商社
東京エレクトロンデバイスだ
おまえら、ど素人はだまつてろ
このクズどもが

自分で出来ないか人手が足りないから請負に出すわけで、
理解して自分で出来るなら仕事なんて来ないんだよ。

お互いに、出来ないから頼んでいる、助けることで仕事を請け負える
ことを理解しないとな。
これを理解せずに相手を馬鹿にしてるのが一番馬鹿だと思うんだが。


仕様変更で無理を強いてくることがあったりするだろうけど、
出来ないことを依頼してるわけで、仕様などを明確に伝えられないのは当たり前で
明確に伝えられるところは自分のところでも出来ることなんだな。

只言われたことをだけを実行するだけじゃなく、相手の真意を理解し相手を導いていく
不明確なところを明確にしてあげるてゴールに導いていくことが必要。

>>430
なんかちょっと感動した。

>>430
自分たちじゃできないから丸投げしてるくせに
(当初担当するハズだった)元請けのオッサンは

エンドにはウチの社名を一切出せない
エンドの言うことを理解せずしかも曲解し
各メールに"重要度:最高"をわざわざ付け、
オッサンなりの解釈で変な指示を入れる
エンドと直接会話させることを避ける
俺の質問を「理解できないから」握りつぶす

とか、メンツだけは一人前だった。
ブチキレました。

今はエンドと直接話せるのでまるで別世界だ。忙しさは数倍に増したけどw
ウチの営業、エンドから直で取り直してくれないかなあww

>>432の状況に加え次のことがあるんだよな
・エンドユーザの仕様でわからないことを俺にえんえんと聞く
おまえがエンドユーザに確認とらなきゃ、俺もわかんねえよ

>>430
俺のところは、人手が足りないと言うよりは
会社の人材をかけてやる意味のない部分を、外部に出すことが多い。
つまり、コストセーブ。これのために派遣やら請負を使っている。

>>432
典型的なドカタ構造だな。
でもな、基本的に駄目なのお前の会社だぞ。
２次受けしか受注出来ないような会社ってことだ。
お前はエンドと直接やっているけどな、金流れははしっかりエンド->元受->お前の会社になっているんだぞ
>今はエンドと直接話せるのでまるで別世界だ
何もしなくて金はしっかり入る、やっぱガキだねとおっさん、ほくそ笑っているな

>>435
あんた、金さえ入れば何でもいいと思ってるでしょ？
世の中、生きていく分の金を確保できれば過程や結果を重視する奴が大勢いるってことを知った方がいいよ
で、あんたみたいなのはあんたが食い物にしていると思ってる奴らがへそを曲げたらとたんに立ち行かなくなるわけだ

>>463
何か勘違いしてないか？
食い物にしてるんじゃないだろう。
自分から苦労を背負い込んだのは>>432で、その結果、
おっさんの所、その案件に関してなにもしなくても金が入ることになったじゃね。
請け負った仕事を丸投げするってソフトなんかではよくあることで、
それを食い物にしてって言うのもどうかと思うぞ。
あと、あと下請けがへそを曲げるなんて簡単にできると思うか？

間違えた
>>437は -> >>436

>>369
しっかりがんばれ
>>369
しっかりがんばれ
>>369
しっかりがんばれ

>>430
なーに、寝言いってんだ、だからＳＯＮＹ製電池搭載の富士通パソコンが燃えるんだよ。

三洋の電池も燃える燃える、あ仕様だよね。

電池萌えるの仕様あるね
食べ物にぶない物入っているも仕様あるね
そんな常識仕様知らない日本人は基地外あるね

派遣元はグッドウィル＠栗タープロジェクト
派遣先は東京エレクトロンデバイス＠ＤＤＣ
お客様は、国策企業富士通様だ。
富士通様のデザインセンターで仕事をしたこともあるんだぞ

えへへへへへへへへへへ、えへへへへへへへへへへ
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>>430
それがおまいに一番足りないものだ
と部長が言っていたな

後輩や２チャン相手にせいぜいいきがってくれよん

お互いに気持ちよく仕事できるかってことだけなんだけどな。
上手くすれば相手のやる気を引き出したり、前向きな協力をしてもらったりできるし。

仕事をとってくるところから、実務、受け渡し依頼まで一通りこなしている人ならわかるだろうけど、
上から振ってくる仕事を言われたとおり黙々とこなしてるうちはあんまりそのことに気づかないんだよな。
職場でもいるだろ仕事だからつきあってるけど、気の利くいいやつと、あんまり関わろうと思わないのが、
社外でも一緒だよ。

付け加えておくと、自分は管理職ではなく若手なんだけどな。

>>446
だからどうした、このタコ

やかましいヌっころすぞバカたれ

うるせーバーカ

この業界の人は ガラが悪いことだけはわかりました

↑なに調停人きどり氏ねよ
ばーか

うーるせバーカ



こうですか？わかりません！＞＜

>>446
ぷーぷぷぷぷ、自称若手ねぇーーー。
哲学ばかりで技術がおいちゅかないでちゅー。。。

>>453
馬鹿は黙ってろ

>>445
>仕事をとってくるところから、実務、受け渡し依頼まで一通りこなしている人
営業、資材(購買）、技術、製造、品管、全て一人でやっているのか？
ところで社員何人いる？

>>454
お願いしますはどうした、このカス。

アルテラの開発環境QuartusIIについて、質問です。
日本語の入力は、どうしたらいいのでしょうか？？

VHDLにて、コメント文を入力しようとしたところ、半角英数記号は入力できるのに、
半角カタカナや全角文字が入力できません。
トランジスタ技術2006年4月号によるとバージョン6.1では、
メニュー「tool」-「option」からtexteditorのフォントを日本語フォントにすればok らしいのですが、
最新の8.1や一つ前のバージョンの8.0sp1で試したところ、入力ができません。
どうか、知恵を貸してください。

>>457
そんなことくらい、てめえで考えろ！

>>457
確かにやってみたけど出来ないね。
俺なら別のエディタを使うか、環境の問題が多いからコメントとはいえ日本語は使わないかのどちらかにする。

>>457
入れ知恵　１泊５０００円
浅知恵　１泊１００００円
悪知恵　２泊３００００円

どの知恵をお貸しましょうか。

ソースは日本語でコメントしてコンパイル時はソースリーダのところで
ストリップする

バカ客の子守りに疲れて、、、、

糞客のあいては幼稚園児のあいてとおなじ

ところでC++ってなんて読むの？
しーぷらぷら？

たすたす

しーいんく

>しーぷらぷら
なんか垂れ下がってそう

まあ、30過ぎるとなんだ、…

しーぴーぴー
どっとしーしー

関連会社入れて数万人

verilogでのデュアルポートRAMの記述はみなさんどうされていますでしょうか。

ttp://www.cs.hiroshima-u.ac.jp/~nakano/wiki/wiki.cgi?page=%A5%D6%A5%ED%A5%C3%A5%AFRAM

上記URLに載っている
・読み出し優先
・書き込み優先
の2つを試してみたのですが、QuartusIIにて書き込み優先の方しかRAMとして合成されませんでした。

>>457
フォント変えれば8.0でも表示は出来るよ
一応、文字コードにも注意だよ
入力は、出来ないんだっけ？外部エディタしか使わないから分からないorz

>>471
Quartus2使う時はこれ参考にしてる
ttp://www.altera.co.jp/literature/hb/qts/qts_qii51007_j.pdf

>>471
およよ。どっちがウンコなの、Quartus　or　コード

>>473
おお、ありがとう。
ちゃんと見本が載ってますね。
助かりました。

>>474
推奨記述を使わないでネットで拾ってきた漏れがうんこｗ
選ぶターゲットデバイスによってはどっちの記述もRAMになったりするからよくわからん…。

ブロックRAMが正しく合成されるかどうかが記述に依存するってイヤじゃね？
ベンダのライブラリ呼んだ方がよくね？どうせデバイス依存なんだし。

megafunction使えばいいという話もあるんですけどね。
デバイス変えるたびに生成し直さないといけないしシミュレーションも面倒になるし…。

DesignWaveMagazine 2009/03で休刊、季刊化らしい

まあ内容がコア(怖)過ぎるわな。



…ごめん。

バカ杉な質問するんじゃねー、このクズ
そんなこともわからねーのか、さすがクズだな。

バカ杉な質問するんじゃねー、このクズ
そんなこともわからねーのか、さすがクズだな。

バカ杉な質問するんじゃねー、このクズ
そんなこともわからねーのか、さすがクズだな

バカ杉な質問するんじゃねー、このクズ
そんなこともわからねーのか、さすがクズだな

大事な事なｎ（略

答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ

>>484で初めて思ったけど、
「大事な事」って、「頭痛が痛い」みたいなもんなのかな。



最近、話がそれまくりだな。

そんなに >>471 をイジメるなよ

>>486
大事なおおごとって言ったらもうあれだな。

そんなに漏れをいぢめるなよ

答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ
答えはウンコだよ

そろそろSystemVerilogとSystemCも仲間に入れて上げてください。
やっぱり、まだダメでしょうか。。。

既に論理合成がちゃんと機能してるSystemVerilogとシミュレーションしか用途のないSystemCを同列に扱うな

SystemVerilogはVerilogの新しいのとして使えるしね
漏れんとこもVHDLは滅ぼして、SystemVerilogへ行くみたいだよ
まだ立ち上げたばかりで資産という資産もないし、FPGA系なんで比較的サクッと変更出来るしｗ

当然ASIC部隊の方は、そんな簡単にはいかないんだけどね
こう言うのはCOBOLみたいに、ずっと残っていくのかな・・・

SsytemCは、使う予定も全くないな。C++なんて分からないし。
ソフト屋から来る香具師でもいれば考えられるのかも知れないけど、ソフト屋の方が人足りてないしなｗ

↑だからどうした、このタコ

DKは入れてもらえない？

o○ｗ
えへへへへへへ、えへへへへへへ
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>>494
http://soyokaze-jp.cocolog-nifty.com/photos/spider/asidaka060820.jpg

ほれプレゼント

>>493
逆！
ハード屋をソフト屋にするのがSystemC
つまり、需要の少ないハード屋を需要の多いソフト屋に強制転職させるのがSystemC

ソフト屋なんて星の数ほどいるよ
わざわざ稀少なハード屋を転向させる必要はない

バブル以後、日本人ハード屋の低脳基地外化が進み今の現役では世界市場で戦えません
そこで、これからはハードの設計は優秀な外国人にになってもらうことにしました
国籍を問わず人材を世界に求めることで優秀な人材を確保する所存です
このスレを見れば日本のハード屋がいかに低脳か明らかですね

確かに低脳だ>>500

実際、おまいらのトコはハード設計を海外に出してんの？
うちは今のとこ無いみたい。

まだ１０年選手だからわからんけど、
昔に比べて国内の設計屋が少なくなってるのでしょうか。やっぱり。

>>502
海外の外注に出してるんじゃなく、海外に開発・設計センターを設立
うちは中国・インドに開発センターあるが、エンジニアを日本に比べはるかに安い給料
で雇えるとか言っているよ。で、日本よりそっちの方が安くて優秀となると、工場の海外移転
同様に開発・設計も移転(とりあえずその市場向け製品開発部隊から）となる可能性ある。

こんなスレも見ています
にVerilog VHDLスレがあるんだなぁと思って見たら

人いない・・・OTL


海外に設計センターをって
ソフトウェアのほうがよく聞く話じゃないか？

ハードウェア設計もそうなってきたら中小死亡か・・・俺か・・・

ソフトはいいけど、ハードは、検証やデバッグを一緒にできないからなぁ。
何十人も一度に必要になるプロジェクトも少ないし。

>>505
担当製品の開発部隊が海外移転なら、お前も当然そこに転勤だろ？

> 何十人も一度に必要になるプロジェクトも少ないし
そんなことはないだろ
ハードでも大規模プロジェクトはいくらでもある
ソフトみたいに手戻りが楽じゃないから胃が痛いぞ

あーゴメン
ハードって言うからボードのことを考えてた。
LSIはそうだよね。うちは数人のプロジェクトだけど、ベンダーさんは何十人もかかってそう。
まあ、それは海外でもよさげ。

o○ｗ 、デブで身体能力最低、
情報処理専門学校卒で情報処理試験不合格
毎週競馬で負けて、収入は派遣での稼ぎだけ
派遣元は栗タープロジェクト
派遣先はＴＥＤ
ＴＥＤの正社員の振りしてＦ通のデザインセンターに
はいった事もあるんだぞ、
警備でＴＥＤの社員と偽って、
門を出るときはＦグループの一員きどり。
○○の宿に帰ってきがついた、俺は客先常駐、栗タープロジェクト
住の実家ではPSにアニメを録画しているアニメお宅
マザコン実家通勤の４０歳の童貞男の子
年齢＝彼女いない歴の俺様

えへへへへへへ、えへへへへへへ
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　　 ノ|/　∴　ノ　　３　ﾉ､　 くさい　
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IC設計は頭脳勝負だから、頭の良いインド、中国人にやらせたほうがいいよ

なんか定期的に自己紹介してる人が居るみたいなんだがファビョりっぱなしなの？
それとも別人に感染する病気なの？

>>511
そんなハード屋が多いってこと

>>510
あのさ。インド人なんて頭いいとおもってんの？
いったいどういう根拠でインド人がオツムがいいのか明らかにしてくんないかな？
2桁のかけ算なんてそろばんからすれば屁みたいなもんだし。
0の概念なんて別に起源をたどればインドに行き着いたんだろうが、加減算やればかならず0なんて行き当たるわけだし。
インド移転なんて設計というよりITドカタ人件費削減でのコールセンター転送がほとんどだろ。

>>513
アメリカ･ヨーロッパの会社と仕事すると良く分るよ

チッ、結局具体的になーんも説明できないのかよ。
別に欧米企業をもちださなくともインド人は俺の職場にも居るがな。
で、そのオツムの良い国が何で300年にもわたって英蘭に搾取され続けてきたんだい？
日本は丁髷切ってわずか40年で当時の最強国ロシアに勝利したよな。
お前の尊敬するインド人がもっとも尊敬するのは日本だとさ。
具体的になーんも知らずに、上っ面の報道を鵜呑みにしてることを恥と知れ

　さて、そろそろ寝ようかな。

インド
独自に核兵器を開発したのは純粋にすごいと思うぞ

インドはカースト敷いていたもんで
下克上できるようになってきたのは半導体と同時期。

って、地理の先生が言っていたような・・・
要は大企業の下っ端的な位置にいるところなのかねぇ

あとは人口多すぎで発展しきれないとか？

・・・経済？

インドはカレーの国だから、絶対凄いに決まっているだろ、おまえら
子供の大好きなカレーの国だぜ！

>>515　
当時の最強国ロシア勝った国がアメリカに無条件降伏、ロシアにはいまだに北方領土取られている
って凄いよな。昔は昔、現代じゃないからな。

歴史を知らない奴がなんか言ってるな

日本は連合国に無条件降伏したのであってアメリカに無条件降伏したのではない
連合国にはソ連も入っているんだぞ

最強国ロシア勝った国が落ちぶれたんだね

>>520
いまは日本も連合国の一員だ 敗戦国条項はあるけどな
いまだ連合国の一員になってない国ってスイスと台湾と後どこだったっけ?

>>513
普通に考えれば、人数の差だろう・・・

中国、インドって人多いからな。
優秀な奴の人口比少なくても、母数がでかいから
優秀な奴の数は日本より多くなる可能性あるな。

>>524
ついでに言えば貧富の差が激しいから、出来るやつと出来ない奴の差も大きい
金持ちか有能な奴でもないと、勉強できないからね
勝ち組になろうと必死だし、昔の日本のようによく働く
今の腐った日本じゃあ、日本語が使えることくらいしかアドバンテージがないよｗ

ところでVHDL 2008ってどうなったの？

日本の優秀な奴の人口比も少ないからな

C言語の__DATE__みたいに。
コンパイル日時を保持するマクロってありませんかね。

a <=COMPILED_DATE;
とかやると
aにはx"200812041528"
みたいなのが代入されるとか。

>aにはx"200812041528"

こんな回路が合成されたらキモすぎる
プリプロセッサ代わりに一度Perlでも通すならできる

m4つかえ 常考

>>528
“コンパイル日時レジスタ”が生成されるじゃね？
スタートアップの時に値がプリロードされてるの（w

bit数無駄だろ
エンコードして
ボリュームシリアル番号は 2EC5-56B8
みたいなフォーマットにすりゃ節約出来る

>>531
うそつくんじゃねー、このタコ

200812041528　は　38bit　？
ボリュームシリアル番号は月とか日とか99まで数える必要が無い部分を
圧縮したフォーマットだから　32bit　に収まるって話？

つか日時を焼き込む必要なんてあるのかね

現代の名工の俺としては自分名前ののAsciiコードを梅込たい

電源層にでも刻んどけ

>>535
名前なら固定値だし簡単じゃないか？

それならCADでお絵かきして名前入れた方が良いだろ、昔そんなの無かった？

今度仕様決めるときにレジスタの初期値でやってみようかなｗ

FM8のYAMAUCHIコマンドを思い出した。

おお、このASICは銘入りじゃないか、さぞや名のある人の手になるものなのだろう。
でもエロゲキャラの名前つけるのはやめれ。

レジストで名前入れてる基板は見たことある。
捨板のところだったけど、「遊んでんな〜ｗ」とおもた

6層基板の内層に入れたら見つかるかな？

X線検査がきっかけでばれて改版命令が出た例を知ってる…。

日本語のVerilogの入門書で、お薦めの書籍はないでしょうか？
Quartusの選択肢にVerilog2001やSystemVerilogとあるので、そう言った新しい規格にも対応していると嬉しいです。

>>544
kwsk.

verilogでsinやらcosを使いたいんですが無理ですかね？

昔のPC-98と周辺機器に使われてたNECカスタムチップ表面にチップの愛称？とおぼしき
名前が印刷されていてですね。何だよS-PULSEってｗ

>>546
基板の内層に自分の名前をこっそり入れておいたが、何かの問題でX線検査することになりばれてしまったらしい。
お偉いさんに認められず結局改版することに…。

>>549
名前なんて逆に製作メンバの名前を全員入れるとかしたほうが
よほど士気も品質も高まるだろうに・・・ダメなお偉いさんだな。

こいつらか、駄目なの作ったので恥さらしだな

どうせ入れるんならパターンそのものを文字に読めるように工夫すれば
消される心配はないのに

基板じゃなくてICで、名前入れたのが原因の不具合でリコールになった事例があったような。

>>547
テーブル使って適当に補間すればいいんじゃないでしょうか

>>545
改訂 入門Verilog HDL記述

http://www.cqpub.co.jp/hanbai/books/33/33981.htm

SystemVerilog設計スタートアップ

http://www.cqpub.co.jp/hanbai/books/36/36191.htm


出来ればC/C++も読んでおいた方がいいかな

24進カウンタをデータフローレベルでVHDLを使用して記述する課題が出ているのですが、
JKフリップフロップすら作成できないです。
どなたか教えてもらえないでしょうか？

JKフリップフロップと二進カウンタを宣言を削除したら、下のように書きました。
JKフリップフロップを動作レベルで動かしたもので代用しても二進カウンタが動かず涙目。

entity JK_FF is
port ( J,K,CK : in std_logic;
Q,Qnot : out std_logic );
end JK_FF;

begin
G1 <= J and S2 and CK;
G2 <= K and S1 and CK;
COMP1 : SR_FF port map ( G1, G2, S1, S2 );
Q <= G1;
Qnot <= G2;
end STRUCTURE;


entity TWO_COUNTER is
port ( I : in std_logic;
O : out std_logic );
end TWO_COUNTER;

begin
COMP1 : JK_FF port map ( '1', '1', I, O, Qnot0 );
end STRUCTURE;

基板の内層にドラえもんの顔を入れたのなら見た事ある。試作基板だったけどな。

>>547ですが
実は物体の回転の描画をうまくverilogでやりたいんです
三角関数の計算式で角度を少しずつ変えてやろうと思ったんですが
他にうまいやり方とかありますでしょうか？

三角関数はCORDICを使うといいらしいと聞いたことがあるけど、詳細はシラネ

>>547
それはDSPの仕事では？FPGAでやらせるには無理があるのではない？

>>558
その手の処理では三角関数は必須だよね。
メモリがたくさん使えるなら単純なテーブル引きが簡単でいいよ。
ちょっと賢くやりたいと思ったら下記が参考になると思う。
ttp://blackfin.s36.coreserver.jp/2191/program/sine/sine01.shtml

みなさん丁寧にありがとうございます
まだまだ初心者でわからない用語等ありますが、サイトを参考にして頑張ってみようと思います

三角関数の実装とかの話は以下の本に出てる。
最後の章はビデオエフェクトの話だからやりたいことと近いかも
ttp://www.cqpub.co.jp/hanbai/books/36/36171.htm

そういえばマクローリン展開の回路ってあんの？


>>556
クロックイベントの記述を入れないと
レジスタじゃなくただの組み合わせ回路に・・・

clk'event clk = 1みたいのだっけ？
もうVHDLはだめだな・・・

ttp://assam.iic.hokudai.ac.jp/~josch/workshop/math/montgomery/montgomery.htm

三角関数がマクローリン展開でそれなりの精度で出せる回路組んだら結構バカでかくならない？
乗算器大量にいるし。
テーブル引きが普通だとおも。
テーブルの量を減らす工夫はいろいろ必要かもね。

係数は定数だからそんな計算量ないよ
sin/cosの対称性考えて0<θ<π/2までの範囲で
精度があれば良いなら4項までで充分

演算1回あたり複数クロック要していいならかなり面積は減らせるぞ
LUTの大きさをとるか、演算レイテンシーの短さをとるかのトレードオフだな

>>568
CPUっぽく処理させるつもりか!!
楽しそう

クロック食ってもいいならそういうてもありだね。

精度それほどいらねーんじゃね。
それなら１度ステップで９０度ぶんのテーブルと、後は直線補間でどうにかならないか？
「CPUっぽく」ってのには何かそそられるものを感じるが・・・

まぁそれが正攻法だと思う。
クロック食ってもいいという条件で、
少ない乗算器で実現できればもしかすると
マクローリン展開の回路組んだ方がコンパクトになるのかもしれん…。

そういや漏れもロジック数減らすためにその手の数学っぽい処理の回路をCPUっぽく1個の演算器で時分割させたことはあるな…。
そうしないと安いFPGAに入らなかった。

しかしながらハードウェアの夢としては
ソフトウェアでは足元にも及ばないぐらい早い計算とやらをだな・・・

面積犠牲にしたいね

直線補間ってどのくらいのコストで出来るんですか？

質問です。
VHDLとVerilogでは、シミュレーション速度がVerilogの方が早いと聞きました。
実際に早いのでしょうか？

4値 VS 9値と言うのは分かるのですが、作り方もありますが、実際にmodelsimで速度差が出るものなのでしょうか？
SystemVerilogでは2値も使えるようですし、もうVHDLについてなんて議論の余地はないのかも知れませんが・・・

みなさん使用していない信号とかどうしてますか？
IPとか使用したときに自動的に生成される出力線などです。Synthesizeした時にWarningとして残るのがいやなのでお聞きします。

これでエラーが出る理由ってなんですか？
module lcd_output(
LED,
ROT_A,
ROT_B,
BTN_SOUTH
);

input ROT_A;
input ROT_B;
input BTN_SOUTH;
output [7:0] LED;

parameter init_value = 8'b00000000;
reg [8:1] led_status;

always@(posedge ROT_A or posedge ROT_B or posedge BTN_SOUTH)
begin
if(BTN_SOUTH == 1'b1) begin
led_status <= init_value;
end else begin
if(ROT_A == 1'b1) begin
led_status <= led_status + 1;
end else begin
led_status <= led_status - 1;
end
end
end
assign LED[7:0] = ~led_status[8:1];
endmodule

reg [8:1] led_status;

雨後の筍かと思うぐらいの質問・・・稚拙ながら

>>575
スルー(わからんっすOTL

>>576
差はでるだろうけど差が顕著になるぐらいデカイVHDL書けたらすごい。
ModelSimだといろいろオプションで早くなるから適切に。

>>577
Warningの中身を理解して、それで放置。
確かに気持ち悪いが、Warningが0なのに動かない！
なんて合成ツールを信頼しきるほうが危険

>>578
あんまり自信無いけど
assignの箇所はBIT列指定してあげる必要あるの？


・・・自信ぜんぜんなし・・・

>>578
Verilogの文法上、問題なし。シミュレーションでエラーがでたなら、ログを晒すべし。
合成できないのは、別の問題。実際、どんな回路ができるか考えてみたら？

そうですね、大丈夫そうなのでほっておくことにします。ありがとうございます。

すみません、初めて質問します。

Verilog-HDLで８ビットマイクロプロセッサの設計して来い、
と教授に言われました。
なんのこっちゃわからなくて、
とりあえずVerilogについてだけいろいろWebを見て回ったのですが、
マイクロプロセッサに必要なモジュールをVerilogで記述・・・って
実際にはどんな感じなんでしょう・・・。

ぜんぜんマイクロプロセッサとVerilogがつながりません↓↓
詳しい方いらっしゃいませんか？

また、馬鹿でもわかるお勧め入門書的なものがあれば教えてください。
いまからこの過去スレ全部見返していきます・・・。
ここが一番情報が多いかもなので。

8bitマイクロプロセッサを設計する
　↓
回路をVerilogで表現する
　↓
教授に提出
　↓
(ﾟдﾟ)ｳﾏｰ

8bitマイクロプロセッサの設計って、
ダイアログみたいなやつですか・・・？

すみません、リアルに無知です。
情報３回生とは言えません。

女子大製って>>585自体が女子大で設計された人口無能なの？

【技術名称】
　8bit マイクロプロセッサ

【技術内容】
　（１）特徴

○ 8ビット命令デコーダ制御装置
　・演算論理ユニット
　・8ビット算数／論理演算
　・16ビット算術演算
　・ブーリアン操作
○ レジスタ・ファイル・ユニット
　・汎用レジスタとフラグレジスタの二重セット
　・2つの16ビット・インデックス・レジスタ
○ 割り込みコントローラ
　・3モードのマスカブル割り込み
　・ノンマスカブル割込み
○ 外部メモリインターフェース
　・最高64kBのプログラムメモリのアドレシング
　・最高64kBのデータメモリのアドレシング
　・最高64kBの入出力デバイスのアドレシング
○ メガファンクション上のダイナミック・メモリ・リフレッシュ



これ？

自分のバカを自覚しているならもう一年、やればいいじゃないか。

とりあえずあと一年かけてやるんつもりですよ。

マイクロプロセッサとVerilogが繋がらないというか、両方何だかわかってないんじゃない？

>>587
Amazon.co.jp： CPUの創りかた: 渡波 郁: 本
http://www.amazon.co.jp/CPU%E3%81%AE%E5%89%B5%E3%82%8A%E3%81%8B%E3%81%9F-%E6%B8%A1%E6%B3%A2-%E9%83%81/dp/4839909865/ref=pd_sim_b_1

有志がVHDLで作ってた気がするんだけど、これ4bitなのがおしいよな

つ先月のトラ技

590>>
そうかもです。
どっちかわかったら、どうにかなるはずですよね・・・。


592>>
どういう意味ですか？？

私の好きな言葉

光繊線路
小野剛
大内俊身
小川浩
大野和明
滝井繁男
今井功
中川了滋
古田佑紀
通話明細の蓄積漏洩
暴力団体の組織犯罪
旧郵政省の行政職員の利権
総人労と交換屋との愚劣な権力闘争
再就職先を確保するという利権争奪
小野寺正
児島仁
大星公二
西村守正
北海道人脈による旧郵政省関係者との対立を偽装した癒着
警察組織や検察組織までが、関与している
祷雅和、
小寺広哲、
佐田敦彦、
早苗慶太、
田中敏晶、
平木伸幸、
吉田俊宏

「CPUの創りかた」って書こうと思ったらすでに書かれてたｗ
しかもスルーされてるｗ

>>591
その本の通り再現するのが目的であれば
HDLでTTL作ってそれを組み合わせるなら意味あるけど
(普通はHDLでそんなことしない)
HDLで(TTLじゃなく)その本のCPU書くと簡単に出来すぎて拍子抜けする

TTLつか基本ゲートな。

うんうっかりしてたけどそのつもりで書いてた
ごめん
でも伝わったみたいでよかた

>>593
2008年１２月号のトランジスタ技術の
特集がまさしく８ビットＭＰＵのＶｅｒilog記述そのもの

>>587
>　・8ビット算数／論理演算
まじですかｗ

＞女子大製（生？）　本当に詳しくなさそうだが、がんばれ。
文系の女の人が工学部に学びに行ってコンパイラの作り方の本を書いた事例も
あるぐらいだ。やればなんとかなるかもしれない。

マジレスすると
教授の所に毎日行け

「容易に聞いてくるな！」といわれても
「これだけ調べてきたんです！」とか手土産もって

こういうところでひょいひょい助けてもらってもいいが
今後の大学生活(少しだけど)や人生で不利だぜ。



え？8bitマイコン?
ごめんなさい・・・

http://science6.2ch.net/test/read.cgi/denki/1214543643

http://inagisou.homeip.net/cgi-bin/web_proxy.cgi

通報しました

>>603
んー、この流れでﾅｾﾞ?

注意！アラートオープンを発見！ (3)
危険！mailtoストームを発見！ (3)
危険！ニュースストームを発見！ (3)
危険！Telnetストームを発見！ (3)

質問です。
現在Verilogを使っているのですが、最近時間があるのでSystemVerilogに挑戦してみようと思います。
そろそろ初めても面白いですよね？

そこで質問なのですが、C++とSystemCにも挑戦しておいた方がいいでしょうか？
SystemCがどんなに素晴らしいものか、知らないので迷っているのですが、
シミュレーション速度が速い等、何かハードウェア技術者にも利点があるのでしょうか。
SystemVerilogの方が数倍早いとかなら、必要も無さそうなのですが。

>>587
とりあえずトラ技の12月号でも読んで自分なりに理解して教授のところに行けば教えてくれるっしょ

システムCは素晴らしい。
シミュレーション（計算）は早いし、クロックサイクルは意識しないで済むし、乗除算も一撃。どんなデカい配列も使い放題。I/Oも抽象化して設計できる。ソフト屋を連れてくればあっと言う間に設計完了。


でも、いつになったらハードにインプリ出来るの？

なんか>>608とはいい酒が飲めそうも無い気がする。

ただなんとなくだけど・・・

>>609は誰とでもいい酒の飲み方ができない下戸っぽいな

>最近時間があるのでSystemVerilogに挑戦してみようと思います

そのままとーさんするだろうから、
別なスキル身につけた方がいいよ

>>608
ほんと素晴らしいよな。
今は製造海外だが、時期に開発の下流工程も海外・外部になる
そうなった時にSystemCをやってて良かったとしみじみ思うことになるよ

SystemCってあんまり歓迎されてない雰囲気だから気にしてなかったけど最近はどうなんでしょう。
C言語でアルゴリズム検証したあとさらにCでRTL風に書き換えて結果が変わらないことを確認した後
Verilogで書くって感じのやり方なんですけどこのCでやってる部分がSystemCで置き換えられるんですかね。

アルゴ検証完了=設計完了



ツールまだ〜　（・∀・)っ/凵⌒☆ﾁﾝﾁﾝ

それができたら大歓迎だねぇ。
でも、設計の時点でRTLを意識しないでいて
○○の処理は面積消費していいから○○クロック以内で！
とか
△△の処理は△△クロックまで使っていいから限界まで面積を小さく！
とかそういう要求対応できるん？

そのための合成ツールでしょ。
出来なきゃ存在意義ないよね〜

ってか、存在してないか…

高いくせにバグが多いから困る。

CよりもVerilogに書き換えやすい状態でアルゴリズム検証できるんならやってみる価値あるかな。
合成はまだまだ期待しないでおこう…。

書き換えなきゃいけないって時点でね、もうね…

実際、おもしろ半分に手を出してみるけど、使ってはいないってのがSystemC
でも技術が進めば、いつかSystemCの時代が来るんだと思ってしまうorz

もしかしたらFPGAなら、もう使ってる香具師も居るのかもしれないが。

>>616
海外の高脳エンジニアがやってくれるよ

日本は電子系開発に使っているソフトって弱いからな
黒船ソフトばかりだからな。
おまえらって、日本製の電子系開発ソフトって何使っている？

>>621
別に電子系に限らないでしょ、ソフトだって開発環境は舶来物ばっかりじゃない？

Rubyｗ

>621
Veritak

CircuitViewer

http://www.suigyodo.com/online/schsoft.htm

一太郎＆花子

LHarc

秀丸

BSch

>>630
>>626

D2CAD

秋月のH8コンパイラとか

おいおい、何だよ、そんなレベルかよ
デファクトスタンダードレベルの日本製開発系ソフトないのかよ

デファクトスタンダード（笑）

んじゃ、質問を変えよう
おいおい、何だよ、そんなレベルかよ
お前らが作ったデファクトスタンダード(笑)レベルの日本製LSIないのかよ

初めてDSPを作ったのは日本だけど、開発ツールがしょぼくてTIに負けた
という話がちょうど今月のInterfaceに載ってるね。

D-RAMは、デファクトスタンダードだったろ。

SD-RAMあたりから負けたけど。
iTRONもあるじゃない。

嶋正利さんがいるじゃまいか

３人中１人だと多数決で舶来

久々にVerilogの話に戻そうか・・・

皆さんは負論理の信号名には
NAME_X
NAME_N
NAME_B
XNAME
NNAME
その他

のどれを使いますか？

ｎNAME

右に倣えで使ってるけど
B（とX）は何から来てるん？

NAMEn
nNAME

うちはXは双方向で使う。

負論理でも気にしない

俺も>>643は気になるな
starcの本にも負論理のときは_nか_x使えって書いてあった希ガ

NAMEnかな。

書いてあればどんなでも良いような、統一はして欲しいけど。

便乗。
クロックとかリセットとかの信号名どうしてる？
正論理ならこんな感じ？
Clock
Reset
Clk
Rst
Ck
Rs

みんな大文字使ってるのか…orz

モジュール間(input output)は大文字
モジュール内(wire reg)は小文字なイメージでやってる

頭文字と意味の区切りを大文字にしてる。
AdrCnt
CalcState

OSEnvironmentReaderFromJava5SystemGetenv
みたいな名前になっちゃうよ

bはバーだと思う
文字の上のバー
古い回路図やICの端子とかで、チップイネーブルとかでみかけるよね

あんまり使ってる所はみないけど。
普段は末尾に_Xかな
大文字小文字の混在は避ける

基本的には会社などの決まりに従って、無いなら構文チェッカーに従ったらいいんじゃないかね

>>649
CLK
RST_Xかな？(既に負論理

Nしか使ったこと無い。
Xを使ってる人、割と多いのな。

うちの会社はxが多いかな。
信号名は小文字で、パラメーター宣言は大文字というのがうちの会社のルール。
設計を外注すると、記述ルールが違ったりして、とても見にくいっす。

>>658
なぜ指示しないの？

>>659
しかしまぁ、作ってもらったのをIPと考えるなら
こっちから出した仕様書どおりに動けば○、ダメなら×でいいんだけどな

「うごかねーぞこらぁ！」って言って返すだけ。

・・・でもテストベンチもこっちから出してるだろうしなぁ・・・

負論理はRST*見たいに表すことが昔多かったから、
見た目*に似ているXを自然と使うようになった。

￣RST

＃ＲＳＴ

>>661
疑ってｽﾏﾝがこれホント？

~RST じゃないかのう?

/RSTって表記もなかったっけ？

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>>666
それ、R/~W　みたいなとき使いにくいんだよな

Rと/Wで　R/W　でいいんじゃねーの？
ピンに複数機能がある時とかの事だと思うが。

>>664
代表的なページどれがいいか分からんので適当に、その他多数。
http://www.st.rim.or.jp/~nkomatsu/zilog/Z80SIO.html
http://ndap3-net.ebz.epson.co.jp/w/www/PDFS/epdoc_ic.nsf/vw/5F4F8BA45764D6DD492570A0001ABEE2/$FILE/S1D13700F02.pdf

やっぱり nRESET でしょう。

兼用ピンのときも、CHINCO/nRESET/MANCO/CONFIGと普通に書ける。

>>670
あー、回路図で知らない訳じゃなくて
* → x の流れがホントかなと思って。

でもよく考えると乗算で * を使うし、 
640x400 みたいな書き方もするから
別にヘンじゃないのか。

でもHDLで周りの人間が X を負論理として
使ってるのを見たこと無いのよ。
このスレで使っている人が多くて戸惑っている。

負論理は末尾に#だろJK

頭に何かつけるのは辞書順でソートした場合に同系列の信号なのにバラけるからという理由で
俺ルールでは末尾につけることにしてる

RnESET

大文字と小文字の区別が無い場合があるので、nRESET は使わなかった

負論理の話が多いけど、
レジスタなのかワイヤなのか、
はたまた、入出力なのか内部レジスタなのか
の表現はどうしてますか?

入出力のときにIN_CLOCK、出力のときにはOUT_CARRYとかやる人を見たことがあるけど、
面倒じゃないのかな?　慣れの問題か。

辞書順でソートした場合にみやすい鴨試練

レジスタは信号名にregをつけるが入出力極性はつけないな
in,outをつけるとどこかでin = outみたいなところが出てくるし

verilogについて質問です

レジスタAの値が変わったらレジスタBの値が変わるようにalways文で記述しているのですが、
一度bの値を変えたらaの変化にかかわらず何秒かは変わらないようにしたいのです。
何かいい方法はありませんか？

ありますよ

目の付け所が # でしょ。

always@(posedge clk or posedge RST) begin
if(RST)
b<=0;
else if(a)
#5 b<=b+1;
end

こんな感じですか？

この場合の5秒って
どのクロックを基準にしてるんだろ

シミュレータの単位時間では御座らぬのか

5サイクルだった
5秒ってどっから出てきたんだろうｗ
吊ってくる orz

サイクルという表現も微妙におかしいと思うけど。
秒は>679に書いてあるからな、というか数秒って合成する気は無いのか

しかし、何秒かは変わらないようにって、
1nでやったらシミュにすげー時間がかかりそうだ。

イベントが発生しなきゃシミュレーションには時間はかかんないよ。
timescale 1s/1ns
とか出来るかな？

それ以外のロジックが無いなら、一瞬だろうけど。
しかし、どのみちシミュ記述だ。

デルタ遅延対策と仮定して・・・

クロック周期が一本だけなら
気にしなくていいけどな。

それより出力PINを組み合わせで出さず
クロックで叩いてやる事を忘れなければ無視していい

・・・非同期とかだと考えないと厄介だよなぁ

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今年は、SystemVerilogへ移行考えて、VHDL減らしていかないとなぁ
C++も勉強しておかないとなぁ・・・
あとは英語とPythonをやれれば・・・無理

ﾋﾟｼﾞｮﾝって何に使うの？

パイパン信者ここにもいたか

>>693
ピジョン　乳首　で検索

ありました先生

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　　　　　　　　　{　ヽ、　 ﾃ彡⌒ ⌒}　 ﾉ |　
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　　　　　　　　　|. {　　　　　　　　　　　} |
　　　　　　　　⊆ﾆゝ　　　　　● 　　ヽﾆ⊇

今更Python使うぐらいならPowerShell覚えろ

>PowerShell
MS信者乙

┏━━━━━━━━━━━━━━━━━━━━━┓
┃ ━　╋━╋　╋┓┏┓　┳┻┳┏━ 　 ┣━┳━ ┃
┃ ━　┏┳┓　┃┃┗┛　┻━┻┃ 　 　 ┃ 　┃ 　 ┃
┃ ━　┗╋┛　　┏━┓ 　 　┃　 ┣┳ 　 ┏━╋━ ┃
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　　　　　　　　　　　　　　 ２００９年 元旦

スクリプト言語ってみんな何を使ってるんだろ？上でPythonやらPowerShellなどが出てきてるけど。
俺はPerlぐらいしか使ってない、何だか一つ使えたら事足りるような気がするし、別にそれがメインのお仕事でもないしなぁ

>>701
普通にPerlやshぐらいじゃないかな？
保守するわけでもないのならPerlでいいのだし、新しいの使ってる香具師は少なさそうだよね
どうしても移行しなくてはならなくなったら、その時考えればいいし
それよりもSystemVerilogやSystemCの方が恐ろしい物に見えるよ
移行しろって言われたらどうしよう・・・

>>702
そんときは本とかが山のように入ってきてwktkですな。

SystemVerilogってどこか勉強できるところある？

まあ、ツールがまともに使えるものになってから心配すればいいよ。
別の言語が出てくるかもしれんし。

正月で旧友に会ったんだが、未だにスケマ入力だってw
言語で書くとクリティカルパスが厳しいって本気で信じてるみたい。10年前じゃないんだからさ…

いやいや20年前だろ それ

むしろ20年前に言語で論理合成できてたことがすごい。

　どうでもいいが、仕事あるの？

20年前でもAbelみたいな記述言語はあった。アドレスデコーダとかには便利だった。
ここだけ20年遅れているスレで聞いてみなw

>>704
スケマはさすがに見たこと無いけど、HDLでべた書きは見たことあるかな。

そうでもね〜よ。俺の周囲でもスケマ健在ｗ
FPGAの分野じゃまだかなり残ってるんじゃないかな〜中年以降が現職の職場で・・・

verilogでウン万行になるやつ助まで書ける？

スケマで書いたのをVerilogに変換すると何万行にもなるだろ。JK
普通、edifかもしれんが。

おまいの手変換は糞！！とボケてみるｗ

SN7400 cs1 (.a1(cs0), .b1(add［12］, .y1(select) ... なんたら

>>714
>.b1(add［12］,

ダウト？

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回路図入力の何が嫌かってバスの接続だな
Din(31 downto 0) <= Bus(31 downto 0 )と一行で済むところが
マウスをチマチマカチカチやって配線なんてやってられねぇ

スケマでもバス配線できるじゃん。name[15:0]とか信号名付ければ。

同じ部品の多重定義もできるよね＞スケマ
まあいまさらスケマに戻りたくはないけど

バスの配線なんて飾りです、えろい人にはわからんのです
ネットにちゃんとラベqwせdrftgyふじこlp＠

まぁ最初スケマでやってても回路が大きくなると信号名のみで配線するように
なってくるし、結局四角いブロックに文字を書くだけの作業になり
回路図であることのメリットが何も無くなってしまう。
そんな感じでVerilogに移行した私です。

空とぶ円盤　ＵＦＯのＡＡです。　けちつけんじゃねーぞ。

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ttp://www.sapporobeer.jp/chocolatbrewery/image/main_img.jpg

アルゴリズムを忠実にverilogで書いたらロジックバカでかくなった。
紙の上で回路図書いてそれをverilogに変換したら半分くらいになった。
回路図も捨てたモンじゃないんでは。

そういう時は、CADを使おうよ

頭の中を整理するにはCADより手書きが有効

>>724はHDLを使いこなせてないだけｗ

CADで回路図書くとHDLにしてくれるツールってありますか？

おいおい、ネットリスト出せないCADなんてあるのかよ？

>>728
ISE

>>724
チラシの上で表現出来る程度の小さな回路の話をされても

なんか暗にでかい回路を組んでる俺はすごいと言いたげだな

ほめてやるからさっさと回路規模を減らす作業に戻るんだ
ロジック工夫しないでうすらでかい回路作る奴は偉いわけじゃないぞ

>>732
日本語に不自由してないか？
>>731
誰だって「初めの一歩」からじゃないか。

>>733
>724乙

うんこ

三週間前から独学でverilogをやり始めた新参者ですが、お力を貸していただけないでしょうか？
本に載っていた回路記述の動作を確認したいので、テストベンチを書いてみたのですが動きません。
適当な任意の入力で出力を確認をするだけの簡単なものなんですが・・・
http://kansai2channeler.hp.infoseek.co.jp/cgi-bin/joyful/img/8645.txt
上が記述で、下が私の書いたテストベンチです。
基本的におかしな箇所が多いかもしれませんが、訂正箇所のアドバイスをいただけると助かります。
よろしくお願い致します。

ぱっと見、よさげだけど。
とりあえずシミュレーションしてみたら？

ごめん、動かないのか…
どういう状態で止まってるのか確認しる

>>736
http://pc11.2ch.net/test/read.cgi/tech/1230678123/930

ヒント
Compiling source file "8645.v"

Error! syntax error [Verilog]
"8645.v", 505: clk;<-
1 error

PMX のインスタンスの端子名のあとの ";" は "," だ。で、最後の ")" のあとに ";" な。

いちおう何か波形らしきものは出てくるぞ。

ソフトクリームのアイスの部分のＡＡ


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やけにでけぇアイスだな
このクラスのでこの形のって中どうなってんのか凄く気になるんだが

何が動かないのか、エラーメッセージや状態の説明がほしいね

とりあえず812さんの指摘事項さえ直せばコンパイルは通るよ
$stopは$finishにした　俺の好みで

Cygwin+Cverで確認。

みなさん、アドバイスをいただきありがとうございました。
指摘いただいた箇所を直してコンパイル出来る様になりました。
動作内容の理解が目的なのですが、initial以降の値の与え方等見直しが必要だと思われます。
後はそこをいじりつつ考察してみようと思います。
ありがとうございました。

テメェ、せっかく人が C/C++ 宿題スレで回答してやったのにシカトかよ。

うるせぇな。
シカトが嫌なら答えんなや。
こちとら半端にマルチしてんじゃねぇんだ、このカス野郎。




という心の声が聞こえたので代弁しておきます。

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ポトン
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昔ソニーの品川テックのエレベーターの中に「ソフトクリーム」がとぐろ巻いてたって話思い出した。

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t_0 <= signed(a) / signed(b);
aとbが固定小数点数で
a<1,b>1の時ってどうなるんでしょう？
常にt_0は0になるんでしょうか？

このページのサンプルをveritakで実行したのですが
errorとなってしまいます。
何が間違っているのでしょうか？

http://cas.eedept.kobe-u.ac.jp/~arai/Verilog/chap4.html

>>760
>何が間違っているのでしょうか？
おまえさんの環境

もう少し詳しく御願いします・・・

>>760
どうせならveritakのページ見ながら勉強したら？

VHDLなんでさっぱりなんだけど、Verilog＋Veritakってそんなにいいのかな
Core DuoのノートPCとか使ってる漏れは、シミュレーションは遅いものと諦めているんだけど、変えたら幸せになれるかな？

あと、みんなはどんなマシン使って開発してるの？

>>763
トチ狂ったうちの教授がいきなりHDLとか言う言語でプログラム書いて提出とか言い出したので
veritakしか知らんのです；；

他のソフトでもいいので解説が詳しい奴があったら教えてください

>>764
それなら迷わずに、そのまま突き進んだ方がいいと思うよ・・・
まあVeritakのヘルプでも見ながら頑張ってくれ

>>760
やってみたけどエラーはでなかったよ。MIXIで聞いてみたら。

>>763
Core i7 爆熱の割には速くない。

>>766
i7ダメなんだ・・・
Core2Quadや高クロックのCore2Duoの方がいいのかな？
PhenomIIマシンは、会社で買って貰えなさそうだしorz

同時にシムを回すなら8スレッド使える i7 が早いよ。

>>767
会社で使うのなら別に熱くても関係ないでしょ、C2Dより速ければそれでいいと思う。
けどまだ値段的には割高だから、今ならまだC2D買った方が良いだろうね

>>768
同時に？同時には無い気がします
とりあえずはmodesimの対応次第ですかね

>>769
やっぱりコア数より、高クロックの方がよいですかね
10万切ってるといいですｗ

>>766
ありがとうございます

やり方は、新しいプロジェクトの作成→名前をつけて保存→and2.vとand2test.vを追加してexit
でその後、名前をつけて保存した奴をload　verilogで読み込めばいいんですよね？

>>771
記述例に問題はないよ。
どんなエラー？　　　タイプミスによるシンタックスエラー？

図4.7 で、12〜13行目($dumpfile/$dumpvers)は実行環境依存じゃないかな？

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>>772
もう一度移しなおしたら何とかできました。
ありがとうございます。

これから課題の自分で一から作る作業に移ります

ＨＤＬみたいに歯車機構を記述する言語仕様ないですか

HDLで書けるだろ。

基本的な問題で申し訳ないのですが加算a＋bをverilogで書くと

module plus(a,b,c);

output c;
input a,b;

initial
begin

c=a+b

end

endmodule

でいいのでしょうか？
regとかwireとかあと、ビット数値の入れ方とか分からないくらい壊滅的に理解していないのですが・・・
なんとかここまで書いてみました

仮に、a=1、b=1のとき、cはどうなる予定なの？

ｃ＝2です

C言語でa＋bを計算するプログラムをverilogで表せという内容なので

＞output c;
↑は、2の値を取れないです。。エラーになる。
てか、ちょっと検索すればverilog文法説明してるとこあるんで、
そこを一読するだけでも>>778はできると思うぞい

もしくは、他の人たちの乱暴な口調の丁寧なツッコミを待つもよし。