【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel　12

　　今をときめく半導体、FPGA、CPLDのスレです。

　　雑誌の付録にも付くようになり、その名を良く知られるようになりました。
　　20年も前からやっている超ベテランも、こないだから始めたビギナーも、
　　仲良く情報交換しましょう。

　　FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとかの
　　製作談もお待ちしてます。

　　その他、FPGA関係の話題なら、何でもどうぞ。
　　雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

　　　　さあ君も　レッツFPGA !!

　Xilinx　　　(p)http://japan.xilinx.com/
　ALTERA　(p)http://www.altera.co.jp/
　Lattice　　(p)http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
　Actel　　　(p)http://www.actel.com/intl/japan/

　　前スレ
　　11 http://science6.2ch.net/test/read.cgi/denki/1246360585/　2009/06〜

　　前スレ
　　11 http://science6.2ch.net/test/read.cgi/denki/1246360585/　2009/06〜
　　10 http://science6.2ch.net/test/read.cgi/denki/1234640921/　2009/02〜
　　09 http://science6.2ch.net/test/read.cgi/denki/1221925121/　2008/09〜
　　08 http://science6.2ch.net/test/read.cgi/denki/1206114803/　2008/03〜
　　07 http://science6.2ch.net/test/read.cgi/denki/1187612023/　2007/08〜
　　06 http://science6.2ch.net/test/read.cgi/denki/1154900133/　2006/08〜
　　05 http://science4.2ch.net/test/read.cgi/denki/1139847266/　2006/02〜
　　04 http://science4.2ch.net/test/read.cgi/denki/1129771211/　2005/10〜
　　03 http://science4.2ch.net/test/read.cgi/denki/1119984464/　2005/06〜
　　02 http://science3.2ch.net/test/read.cgi/denki/1104330395/　2004/12〜
　　01 http://science3.2ch.net/test/read.cgi/denki/1081231226/　2004/04〜

◆関連リンク

ALTERAデータシート
ttp://www.altera.co.jp/literature/lit-ds.jsp
ALTERAナレッジ・データベース
ttp://www.altera.co.jp/support/kdb/kdb-index.jsp

XILINX資料
ttp://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp
XILINXアンサー データベース
ttp://www.xilinx.co.jp/support/searchtd.htm
LE数比較
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Lattice
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QuickLogic
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OpenSources
ttp://www.opencores.org/

某社の宣伝
ttp://www.synopsys.co.jp/today_tomorrow/60/tt60_datapath.html
ttp://www.infohobby.jp/
ttp://www.natrium42.com/projects/jtag.php
ttp://fpgapark.com/sp3/sp3stkit.htm
ttp://www.dallaslogic.com/ezfpga_cyclone_c3c6.htm
ttp://www.altera.co.jp/products/devkits/kit-dev_platforms_partner.jsp

SDCC / Nios
ttp://sdcc.sourceforge.net/
ttp://japanese.sugawara-systems.com/opencores.htm

おつかれちゃーん

おつ。

ところで古いISEとEDK欲しいんだけど、入手方法ない？
新しいのにデバイスが対応してなくてさ。

安かったので、ここでFPGAキット買ったけど、デバイスが
認識せず・・。安かろう悪かろうを地でいくとは・・・。
誰かここで購入した人いる？
↓
http://www.csun.co.jp/SHOP/440950/list.html

あと、掲示版をみると☆１つと５つの両極端な評価ｗ
(５つ付けてる奴は店側の人間?)
↓
http://www.csun.co.jp/SHOP/rating_list.html

>>5
参考までにPCの環境と買ったKITの型番を教えてもらえると助かる

安いねぇ、びっくりだ。

>>5
安かろう悪かろうに飛びついて、安物買いの銭失いを地でやったな

実はボードのデバッグを体験出来るキットとかじゃ……

そんなに安いとも思えないが…

>>5
動かなくてもその原因を調べて動くようにするのがキットの醍醐味なんだよ・・・・・キット。

動かなかったときの確認リスト。

半田のブリッチの有無の確認。
ダウンロードケーブルの不具合確認。（正常なボードで認識する事を確認する）
各電源電圧の確認。
modePINの設定確認。

ワンタッチで接続だったらないと思うけど、JTAGケーブルの逆接続とかも極性ないタイプだとあるね。
御店で検査済みの製品だったら問い合わせてみればいい。
送料取られると思うけど動作確認してくれると思うよ。
半田チェックは注意が必要。隣のピンとショートしていると思ってハンダ吸い取り線で取ったんだが、ウンスン。
色々調べて悩んで問い合わせしたら・・・・・ショートと見えるのは必要なジャンパーだったってのが一度だけあった。orz

試作専用から量産品に使える値段に切り換えたから安くなったんじゃね？

すんません。ALTERAのNIOSはXILINXのPicoBlazeみたいなもんですか？

>>13
そうですね。

すみませんやっと.Vファイルと.VHDファイルの違いが分りました。
次に、ISE10.1を使ってDEC.Vというファイルをダブルクリックしてみます。
自分の予想ではソースファイルが開いて書き換えが出来るのだと思うのです。
しかし、「このファイルを開けません　DEC.V」と出ます。
素直に理解すると、ISE10.1には.Vファイルのエディターが付いていないから別に用意する必要がある。
という事なのですが、そんな馬鹿な？という思いが80パーセントです。
例えば、ファイルメニュー→ニュープロジェクトでの設定になにか間違いがあるのでしょうか？
どなたかよろしくお願いいたします。

>>15
エクスプローラからダブルクリックで開けないなら関連付けされていないから
ISEからファイル→開くか何かで開けば開けるんじゃない？

件のボードの会社

>会社名 株式会社 日昇テ

なんか某FPGAインフォメーションの軽石のスメルが

> 主な取引先 　IT技術者

をい！www

ブラスタもどきは普通に使えた
ボードはちょい手直ししたら使えた　インターフェイスボードはLED、７セグ、スイッチとか多くていいね

WEB PACK ISE ver10.1のProcessesウインドウなのですが

User Constraints
Create timing Constraints
Floorplan IO - Pre-Synthesis
Floorplan Area / IO / Logic - Post-Synthesis

こうなっています。ネットで参照する旧バージョンのISEでは以下のようになっていたりします。

User Constraints
Create timing Constraints
Assign Package Pins
Edit Constraints(text)

>FPGAのピン固定」ツール（Xilinx PACE）を起動します。
という操作をするためにAssign Package Pinsを右クリックしてrunを実行するというのですが、
ver10.1ではどれを選べばよいのでしょうか？

何方かよろしくご教示お願いいたします。

Floorplan IO - Pre-Synthesis

これでPACEは走るよ

>>20
ありがとうございました。

Xilinx EDK ですが、UpdateBitstreemの時「権限エラー」がでてファイルコピーが出来ないで
止まるんですが、原因はなんですかね。

>>22

プロジェクトのディレクトリに2バイト文字が入ってたり
Cleanupプロジェクトしたらなおったり
Vistaだったり
らじぱんだり

らじぱんって何?

Cygwinと　VMwarePlayerってなにか影響する？
VMwareを入れてるとEDK（Xilinx)がおかしい。

>>13
どちらかというと、MicroBlazeだと思うが

>>25
PATHが被ってて別のとこのコマンドを使ってるとかでは？

>>26
NIOS と NIOS II のどちらが PicoBlaze と MicroBlaze に対応するの？

>>5
たけーよｗ

>>28
Nios：Altera初期のソフトコアプロセッサ。SPARCのようなレジスタ・ウィンドウを持つ。現在保守モード。新規設計はサポート無し。
Nios II：Stratix/Cyclone世代にあわせて再設計されたソフトコアプロセッサ。初期のMIPSに似たアーキティクチャを持つ。Niosとの互換性無し。
MicroBlaze：Xilinxのソフトコアプロセッサ。初期のMIPSに似たアーキティクチャを持つ。
PicoBlaze：マイクロシーケンサーに分類されるソフトコアプロセッサ。MicroBlazeとは互換性無し。

現行、NiosIIとMicroBlazeが使用可能。どちらも進化中。
PicoBlazeに対応するAlteraのソフトコアプロセッサは無い。

USB Blaster互換
ttp://page18.auctions.yahoo.co.jp/jp/auction/w42904002

値段はこれくらいが妥当でしょｗ

PacoBlazeならばALTERAでも動くんじゃないかな。

>値段はこれくらいが妥当でしょｗ

この値段でXilinx はないのか？

>>32
>PacoBlazeならばALTERAでも動くんじゃないかな。
Xilinx独自のプリミティブで記述されていて論理合成できないと思うのですが
どうすれば動くようになるのでしょうか？

>>34
それはPicoBlazeの方ですね。

PacoBlazeはオーソドックスなVerilog記述なので
どんな環境でも論理合成できると思います。

>>35
ライセンス的にどうなのかな？

>>36
ライセンスはBSDスタイルですね。

Pacoじゃないけど、PicoBlazeはUART,etcをくっつけ、
アルゴリズム検証用デザインのレジスタ制御シーケンサ
として重宝してます。シンプルでコンパクトな所がｲｲ。

>>30
�d。

PicoBlaze, PacoBlazeは8ビット。マイクロシーケンサー風。
MicroBlaze は16ビット。MIPS風。
Nios II は32ビット。MIPS風。

PacoBlazeはXilinxとAlteraの両方に使えてBSDライセンス。
PicoBlaze, MicroBlaze, Nios II は各メーカーのチップでのみ使用可。

まとめるとこんな感じかな。

>>38
自己レス。下記リンクにもまとまってた。
http://ja.wikipedia.org/wiki/%E3%82%BD%E3%83%95%E3%83%88%E3%83%97%E3%83%AD%E3%82%BB%E3%83%83%E3%82%B5

>>33
ttp://www.tmplex.co.jp/jp/sample5.html
これ使えばUSB-BlasterをXilinx用に使えるようなので人柱キボンヌ

関係ないけどFR60付録の号ってまだ入手できるのね

ＦＰＧＡのISEでピン配置の指定をするために Xilinx PACEを起動して、Desing Object ListのLoc欄のプルダウンメニューからP88とかを選びたいと思うのですが、
表示されるのはBANK0〜BANK7という7つの表示だけです。
Locの右隣にあるBANKとなにやら混同されているような？どうしてそうなってしまうのか？何方かアドバイスの程お願いいたします。

よく知らないけど、そのBank表示は無視。
Excelのように、そのセルに直接「P123」と入力する。
P無しに「123」リターン　だけでもOKかも知れない。

補足説明
Paceでピンを指定するのに、複数の方法があるみたいです。
1つは、>>42のように直接手打ちする方法
2つ目は、Paceで、画面の右側に出てくる図の丸く表示されたピンを
マウスで　画面の左の表の上にドラッグしてくる方法。
いずれの方法でも、表中に記入された(登録された)ピンが、
画面の右側のICの図の丸いピンのマス目に、斜線がついて、使用済み(登録済み)であることを
表現している。

サンプルプログラムが作られた使用環境（ISE,EDK等）と自分の使用環境が合わないみたい。

サンプルプログラムの作られた使用環境が知りたいんだがどうすればいい？

筆者に問い合わせる。

それは掟破り
問い合わせ窓口はあくまでも編集部

>>43-44
ありがとうございました。なるほどそういう事でしたか。感謝感激です。

>>47
書籍の編修部が電話応対なしでFAXのみの対応らしい。
いつ返ってくるかも分からんないし。

>>49
対応窓口があるのか。編集部すごいな。

Altera USB Blaster コンパチ品
ttp://www.easy-chip.com/product/Magic-Blaster/001.html

ttp://cgi.ebay.ph/ws/eBayISAPI.dll?ViewItem&item=150367223609
ケース無しだと$16+$5送料らしい。

出てたっけ？

中国すげえな
昔の日本みたいなやる気を感じる

自作できるからな、コンパチBlaster

Cyclone 2 スターターキットはUSB Blasterでデータ送受信してるようなのですが、
これって付属のコントロールパネル以外のプログラムから同じようにデータ送受信可能なものなのでしょうか？

774ワット発電中さん、この名前だと誰だかわからないので、まずハンドルネームを決めてください。
これがネチケットです。(^。^)
で、質問の内容がよくわかりません。
コンフィグの話でしょうか。
ゴーグル先生で調べてみましたが、サイクロン2 スーターターキットには、、USBブラスータは付属しないみたいです。(+o+)
付属のコントロールパネルと言うのも判りません。(>_<)
軽石が持っている自作バイトブラスターでは、書き込みはできても、通信はできないみたいです。(-o-)

>USBブラスータ
にワロた
さすが、軽石大先生（＾▽＾）
先生はサイクロン2 スーターターキット持っているの？

すみません。54です。ハンドルネームをジェンズマジカとします。
Cyclone 2 スターターキット＝Cyclone II FPGA スタータ開発キットで、下記のキットです。

http://www.altera.co.jp/products/devkits/altera/kit-cyc2-2C20N.html

このキットはUSBケーブル一本のみ接続することで、コンパイルされたプログラムのSofファイルをダウンロードするのも
サンプルで付属するプログラム（プログラム名がコントロールパネルである）を利用してSDRAMやSRAMの内容を読み込むのも
両方可能です。

キットをPCと接続すると、USB-Blasterというデバイスとして認識されるので、おそらくキット側にUSB-Blasterデバイスが
内臓されていると思うのですが、PC側のプログラムとキット側は、おそらくこのUSB-Blasterデバイスで
通信するしか、方法がないと思うのです。

しかし、肝心なPC側のプログラムのサンプルコードがないため、PC側のプログラムを開発することができない状態です。

Quartus�Uで作成した回路の回路規模と動作周波数を調べたいのですが
FullCompileした後のどの数値で判断すればいいのですか？

>>57
>キットCD_ROM のインストール後、コントロール・パ
>ネルのハードウェアおよびソフトウェアは、<kit path>\Examples
>\CII_Starter_demonstrations\CII_Starter_USB_API_v1 ディレクトリ
>内にあります。Verilog に精通しているユーザは、Verilog コードを使用
>してコントロール・パネルの機能を変更することができます。

>>59
購入したキット付属のCD-ROMにはサンプルには下記のディレクトリがあります。

\DE1_demonstrations\DE1_USB_API_v1 ディレクトリ

この中にはSWとHWディレクトリがあり、HWにはVerilogコードとQuartusのプロジェクトがあり、
このプロジェクトはコンパイル可能です。
SWディレクトリにはDE1_Control_Panel.exeがあり、これ以外にはPC側プログラムなどはありません。
おなじSWフォルダにFTD2XX.DLLがあるので、もしかしてFTDIのAPIを利用しているのかもわかりませんが
とくにそのような記述はどこにも見当たらないです。

単体の純正のバイトブラスータはFTDIのDLLを使っているみたいです。(^。^)
でも、コンフィグレーションしかできないとおもわれます。(>_<)

軽石さんを爆破する

初心者の質問のよくないところは、目的が書いていないことだ。

PC-FPGAで通信したいの?j自分アプリでConfigしたいの？
JTAGポートだと基本的には通信できないよ。

>>63
>JTAGポートだと基本的には通信できないよ。
JTAGで通信する例
http://www.cqpub.co.jp/DWM/contents/0086/dwm008600870.pdf

>64

アルテラではどうなの？軽石さん

ブラスータ流行らないかなぁ

>>65

軽石さんじゃないけど。
もう4〜5年前だと思うけど｢JTAGベースのデバッグを可能する為のライブラリを提供｣云々・・・
と日本ALTERAのWEBに載っていたので代理店に問い合わせしたら「はぁ？」みたいな回答でしたよ。
納得行かなくて直接米本社に問い合わせしたら「特別な契約をしないと公開しない」って言われました。
面倒なので諦めました。
今は当時考えてた様なツールを純正で用意してくれているので文句ないです。

USBブラスータいいよね。
USBブラスータ高いけど。
USBブラスータ使ってる？
USBブラスータって言いたいだけじゃないからね！

Terasicのブラスータ使ってる。
中華のごく安ブラスータも人柱したいなぁ。
単なる開発ツールコレクータの独り言でした。

ちなみに、純正よりもテラシックの方が基板のアートワークがいい感じ。

ブラスータとか馬鹿か
Terasicでいいよ、中身変わらんし

>>63
一応目的は前述のとおり、スターターキットとPC間で通信することですね。
ただ、現状それを実現しているのがコントロールパネルというサンプルに付属の
PC側プログラムです。

それと同じ機能をVCなりVBで作成したいということです。

一応確認ですが、スターターキットとPC間での通信とは、データの送受信であり、
プログラムのダウンロードではありません。
USBケーブル以外のケーブルはキットでは接続しませんが、サンプルプログラムは
データの送受信を行っているようです。

>>61
USB-BlasterはFTDIのDLL使ってるけど、ByteBlasterはパラレルポートだから使わないよ。

>>70
USB-BlasterでJTAGアクセスする自作プログラムは作った事あるんだけど、
汎用の通信をするなら、命令/データレジスタへのアクセス手順が公開されていない限り無理だね。
空いているピンを使ってバウンダリスキャンで通信するという方法なら、可能だろうね。

回路図がないので想像だけど、ConfigのJTAGラインと一般Pinがパラになっていて、Config後は一般Pinで通信とかじゃないかなぁ、ALTERAのバヤイは。
Config中はInputでWeakpullupに設定しとけば成立するけど。
回路図とかFPGAのSource見れば判るかも。

今更だけどCPLD入門にカメレオンUSBロジアナの完成品買ってきた
とりあえずロジアナとして一通り動かして感動できたし、
動くものが入手できたのでよしとする
今のところ5Vトレラントが必要なのでアルテラのはスルー

>>73
それだと何らかの方法でJTAGピンを切り離さないとconfigモードに入っちゃうよなぁ。

MegaWizardにJTAG経由で信号の読み取り・書き込みが出来るモジュールがあったからそれ使ってるんじゃないかな。
http://www.altera.com/literature/hb/qts/qts_qii53021.pdf

ＳＵＺＡＫＵで研究しているけど、
数学、物理、電気回路系でいい研究内容ない？

>>73
http://www.altera.co.jp/products/devkits/altera/documents/cy2_fpga_starter_board_schematic.pdf

ブラスータ以外に通信機能があるんじゃまいか？EPM3128ATに。

>>76
マンデルブロでも計算しとけ

プログラム使わないでなんか研究ないかな？

半導体材料の研究でもしとけ

「Freeman氏の発明者殿堂入りは誇り」，Xilinx社CTOにFPGAのこれまでと今後を聞く
http://techon.nikkeibp.co.jp/article/NEWS/20090925/175659/

Bolsens氏　　Xilinx社が設立されたのは 1984年。
以降，これまでに25年が経過し，顧客数は2万社を超えた。
現在，PLD市場における我々のシェアは50％を越えている。
つまり，競合他社をすべて合算した数値よりも我々単独のシェアの方が大きい。
現在，65nm世代のハイエンドFPGAについては，我々が90％以上の市場シェアを持っている。

65nm世代のハイエンドFPGAについては，我々が90％以上
65nm世代のハイエンドFPGAについては，我々が90％以上
65nm世代のハイエンドFPGAについては，我々が90％以上

つまり、AのS�Vはタコなの？
ツールは秀逸なんだし、デバイスがタコなんだろうが、
なにが理由でタコか知ってる人いますか？

>>79
プログラムはハードより5倍難しい。

>>82
＞プログラムはハードより・・難しい。

うそこけ。文字列をいじくるほうが、電気電子部品を弄ぶより
ずっと楽チン。それは全世界の人々の共通認識なんだろ。

>>82-83
まーた始まった(AA略

そりゃ電子部品弄くる環境より文字列弄くる環境の方が
そろえ易い(開発ソフトタダでDLできるしな・・・)だろうが、
ハードが向いてる奴、ソフトが向いてる奴なんて人それぞれだろJKFF

>>81
arriaGX2とかstratixIVは40nmだからじゃね？
そっちは独壇場でしょ

>>プログラムはハードより・・難しい。
>うそこけ。

ソフトは人災が多いので、ハードより難しいかも。

外注が近藤＠日湘（軽石）だったら同じような世界だ。
もっとも、やつはWindowsCEの元ソフト屋だけど。
（嫁と一緒にWindowsCE Fanの掲示板荒らしてた。）

>>82
一例を示すと状態数が10倍以上ある。

>>85
45/40nm品はAもXも出てないでしょ？サンプルくらいしか。
まだファンドリ立ち上がってないんじゃないかしら？　リスク生産扱いでしょうて。
よってメインストリームは65nm

なぜ、だんだん細くなっていくのですか?

細いと何が嬉しいのでしょうか?
・単位面積あたりの配線本数が上げられるので、結果的に
　同一サイズなら高機能、高容量が狙える、
　同一機能なら、小型化が狙える、ということでしょうか?
・core電圧が低くなってしまうので、I/O電圧が上げられない、もしくは
　I/O電圧を上げると、bufferが何段にもなり、速度の低下を招く。
・歩留まりが上がらない。
・同業他社に対して、営業的アドバンテージが確保できる。
・

高速動作だろ。
あと、歩留まり上がらないなら実用段階ではないんじゃね？

>>90
FPGA に限って言えば、高容量に出来るから他社差別化できる。
高くても買ってもらえるしね。
でも、ASIC に関しては、そうでもない。
だけど、古いプロセスをやってるファブがないから仕方なく65nm。
開発費高いし、時間かかるしいいことはあまりない希瓦斯。
まあ、ソフトと同じで無駄に高容量になっているのも事実。

＞古いプロセスをやってるファブがないから仕方なく65nm

これはダウト
ファブが理由でなくてメーカ（AなりX)が止めてるだけ。

TSMC/UMCも0.13/0.18/0.25/0.35とかバリバリ現役なんですが。

>>93
0.35とかって、今じゃ高電圧用のプロセスじゃないの?

たしかにハイボルもやってる。
だけど、それだけじゃなくて、
従来通りのロジック、MixedSignal/RF　とか色々やってファブ回してるのよ。

>>77
ソースコードを見ると、JTAGで通信を行っているようです。
JTAGの解析モジュールがあり、そのなかでJTAGコマンドに応じてLEDを点燈させたり
７SEGのLEDを動作させています。

とりあえず今回は４０ピンIOを利用してEZ-USBのGPIFにてデータ送受信するように
して見ます。

どうもありがとうございました。

FPGAでなんかシミュレータかなにか使って研究課題ないかな？

プログラムは苦手です。

>>96
MITOUJTAG でも出来るぞ!

ゼミに友達いないなら指導教官に聞けばいいのに

>>97
トリップ高速解析の実装とか？

>>99
あほか？指導教官に聞けないから、ここで聞いてるんだろう？
10月に研究課題探してるんだ！少しは察しろよ！

>>101
ヨコからコメントだけども、
おまいさん、態度がなってないね。
しかも自分で考えられない時点でセンスないんじゃないかしら？
道間違ってない？

> ヨコからコメントだけども、

もうすこしROMってからコメントしてもいいと思う。

あほか？指導教官に聞けないから、ここで聞いてるんだろう？
10月に研究課題探してるんだ！少しは察しろよ！

>>103
本人に気づかせるのが主眼なんだがね。
用事が済んだらスレ見に来なく可能性あるだろ？
こういう指摘は早い方がいい。

貴殿とは着目が違うみたいだね。

ゼミねぇ・・・
こいつが卒業しても
うちの会社にはきませんように。

>>101
指導教官に聞けないってどうして？
嫌われてると思い込んでるの？
指導教官に嫌われてたら、院に行けないじゃん。
行ってもマスターで追い出されちゃうよwww

技術が無いんだったら人間関係でうまく立ち回れよ
それも出来ないんだったらただのクズです

研究課題の結果もここで聞くんだと思います。

電卓でも作ってれば？
Fラン乙

> 10月に研究課題探してるんだ！

日本語からだな....まず。

＞FPGAでなんかシミュレータかなにか使って研究課題ないかな？

FPGAで制御するアダルトグッズ
おんにゃのこ100人に使ってもらって感想を聞きました・・

>>112
共学だったらなぁ・・・
渋谷でスカウトするか？

共浴に見えたorz

HUMANDATAのEDX-002でスタディしています。ライターを使わずにUSb経由でBITデータを書き込めるのですが、書き込みソフトがCDに入っています。
その都度CDをドライブに挿入しておくのは面倒なのでバードディスクにコピーしたいのですが、普通にコピーするだけではエラーとなり使用できません。
なにか別の操作方法があるのでしょうか？それとも、CDで使うしかないのでしょうか？よろしくお願いいたします。

メーカーにきくよろし

　　　　　＜￣｀ヽ、　　　　　　　／￣＞
　　　　　　　　ゝ、　　＼　／⌒ヽ,ノ 　/´
　　 　　　　　　　　ゝ、　`（ ´･ω･)／　 ＜バードディスク！
　　　　　　　　　　 　　>　 　 　,ノ 　
　 　　　　　　　　　　∠_,,,/´”” 　　　

どういうエラーか位は書かないとなぁ。

MacのBootCampなどで、ISEと、USBブラスター等USB系書込ツールは
使えますか？

外で作業するのに、Windowsのノートはは少し前の古い遅いのしかないので、
合成だけでも(多少は速くて画面も広い）Macでやりたいのですが。

できると思うよ。以前それでやっていたから。
でも、キーボードのキー配置と内容が違って、使いにくいのであきらめたけどね。

>>120
XPあたりでそうなるのは、XP上で一度他の配列を指定して、
元に戻すと直るんじゃなかったっけ。
違っていたらスマン。
因みに俺はUSkeyのマクブクのparallels4.0でXP動かして、
XILINXのPlatform Cable USB II　使ってる。
問題なく動く。VirtualBoxではうまく認識してくれなかった。

マックでやってる人、結構いるんだな。
下手なWin機より速いからなあ。

やっぱりHDL書きには、Thinkpad Wシリーズが最強です。

>>119
ISEはVMWareでOK。wineでも行ける可能性がある。ダウンロードに関しては、
USB接続の物なら、WMWareで大抵OK。だめならBoot Camp使用。
パラレルポートでのダウンロードは、Macではあきらめた方がよい。
俺は、wineやQemuのソースコードを改変して、パラレルポートでのダウンロードを
試みたが、時間が20分以上かかったので、実用的でない。
これは、memory mapped i/oをエミュレートするのに、大変なオーバヘッドが
発生するためと思われる。

Macで電子系の開発するって俺的に変な感じするんだが
それが普通の会社あるんか？
トラブル生じそうなことを会社でやるなんってと思うんだが

電子系ではないけど組み込みの開発にMac使っているひとはよくみかけます。

というかMSの技術者と打ち合わせするときにも
MSの技術者でMac使っているひとをよくみかけます。

intelMACでwindowsの動作テストをしているのかもしれんぞ

単にオサレだからだろ
Mac買える金があったらDellなら２台買える

>>128
つまり、オサレで金アル、ハイカラ会社ってことか
オフィス、開発作業室も当然良いんだろな

>>126
このスレから、ハード開発でもMacでオサレに開発している多いみたいだぞ
てか、普通の会社だとよほどのことが無いと会社標準以外のものって使えないようなきがするが
意外と好き勝手に会社使用パソコン選べるのところって多いのかな
レンタル、リースする時、俺Mac、じゃ俺HP、うんじゃ俺Sonyって俺の会社じゃ
ありえないな。こんなことすると情報シス部がヒステリー起こすな

Macユーザは、殉教という言葉に特別な思いがあるからなぁ。

なんで会社の話になるんだろう
趣味でやってる人だって居るだろうに

ハイテクドカタにMacみたいなオサレなのは似つかわしくないんだよね。
VAIOもダメだと思う。
せいぜいDynabookかNEC。Sharpでもいいかな。

いや、なんていったって男はFMVだ。

PCI単行本や記事で有名な筆者もMACでプレゼンしているな。
KEYNOTESだけ？あれをCQセミナで使っていたし、ALTERAの
開発紹介のときはVmWARE＋XPに切り替えてた。

なんで趣味の話になるんだろう
仕事でやってる人だって居るだろうに

叩かれるのを予想して書いたが、このスレは寛容性があるね。
プロが多いからかな。俺が趣味の電子工作にMacを使ってるのは、
>>130の「殉教」精神もあるが、電子工作だけのために、
コンピュータの台数を増やしたくないというのが一番の理由。
１年ほど手元にあったFMVの中古も、雑誌付録のLatticeのFPGAに、
Macからダウンロードできる事が実証できたので、人にやってしまった。
それ以外の付録もここ2年くらいは結構溜め込んでるが、ほとんどMacから
ダウンロード可能。また、EzUSBは、最初からダウンロードのアプリケーションが
ついているので、以前はよく使った。

>>136
＞叩かれるのを予想して書いたが、このスレは寛容性があるね。
もうすぐヤツラがやってくると、そうは行ってられなくなるがな。

一時期なら、バッテリーでの長時間駆動はiBookに分があったしなぁ。
俺もそれでiBookを買ったクチ。
それもやがてパナに食われ、更にネットブックの出現で完全に優位性が無くなったが。

>更にネットブックの出現で完全に優位性が無くなったが。
それは言い過ぎ。
電池寿命だけならNetBookに歩があるが、それ以外の、
画面の大きさ、キーボードの大きさ、処理速度、など　
どれをとってもネットブックにはメリットがないよ。

スレチは消えろ

actel使いたいんだけど、Flashpro3って個人で買える？

デジキーで買えると思うよ。

ありがとうございます。
digikeyは代理店ではないようで、Actel製品はありませんでした。
mouserは在庫なしでした。

>>141
Future Electronicsなら買えるっぽい。
http://www.futureelectronics.com/en/technologies/development-tools/development-tool-hardware/Pages/7233612-FLASHPRO3.aspx

軽石のぐぐりネタばっかだな。
買ったやつはいないのかよ。

Xilinx EDKのGPIOですが、EDKのV９．２でOPBバスのGPIOを使う方法は
ありますか？　９．２にはXPSバス用しかありません。

>>146

メニューで、
「Edit」 → 「Preferences」 で出てくるダイアログで
左のツリーで 「IP Catalog and ...」を選択

右の設定項目で
「Display "Available" IP cores ...」にチェック

ライセンス絡みで新しいEDKが気軽に買えなくなったから9.2iを使い続けるしかないな…

ALTERA MAX2 を使う予定なんだけど、
おススメの参考書ってありますか？

タシートで何が不足なんだ？

不足したなｗ
データシートだ。

spartan 3a スターターキット購入したのだが、動作がおかしくて困っている。

FPGAの単体で起動ができ最初っから書き込まれているものは動作はしてるのだが、
新しく書き込もうとするとデバイスを認識しない

http://d.hatena.ne.jp/propella/20080525/p1
こういったところで確認はしてるのだが

initialize chainも585エラーが出たりする。

初期不良だろうか？

>>149
148は背景知識等無くCPLDを始めようとしているのではないだろうか
つまりMAX2に対応した入門書を薦めてほしいのではないだろうか

まあ俺はデータシートとweb上の情報だけで入門したけど
ちゃんと本読んだほうがいいとは思う
系統立った物がないと知識が偏ってしまうし、セオリーみたいなものを知らずに組んでしまうから

ダウンロードケーブル(PC←→Spartan-3Aボード間のケーブル)は、
Xilinx 純正USB方式のものを使っていますか?

>>153
はい。純正を使ってます

いろいろな参考サイトをみたのですが、コンパイルしてからＩＭＰＡＣＴでデバイス認識しようとすると、エラーが

ケーブルはUSCを認識しています

>>148

MAX2を使うといってもMAX2を使ったボードから作るのか
ボードを買ってきてコーディングだけするのか
使用する言語はVHDLなのかVerilogなのかとか
そういうのがないとなぁ

昔インタフェイス自作してパラレルポートに繋げた時のドライバを外すんだ！

>147
ありがとう。助かりました。

　EDKで作ったロジックがどの程度リソースを使っているかってのか見る
方法ありますか？　ISPにロードしないとわからないですか？

ＰＣからプラットフォームケーブルＵＳＢを使ってＣＰＬDに書き込みたいのですが
書き込み用のライターを自作することはできるのでしょうか？
調べてもパラレル用のものしか見つからなかったもので

できるよ。俺には無理だけど>>160が何とかしてくれる。

回路自体は難しいものじゃないので自作できなくもない
ttp://sa89a.net/mp.cgi/ele/ub.htm
ttp://www.ixo.de/info/usb_jtag/

プラットフォームケーブルUSBってことはザイリンクスだよね。
ザイのUSBケーブルは互換品が無いから>>160のに別のソフトを組み合わせるとかしないといけない。
アルテラなら>>160ので決まりなんだけどね。
誰かザイのケーブル解析しないかな。

あと、自作JTAGはこんなのもある。これならプログラムの書き込みが要らないからいい。
http://www.digientity.com/d3services/den2mm/index.php?JTAG

>>159,160,161
ありがとうございます。

サイト見させていただきました。
プラットフォームケーブルの代わりになるものを自作する、という内容だと思います。

私は、
基板にCPLDのソケットとJTAGのジャックがあり、裏面を配線したものに
ＣＰＬＤをソケットに入れて書き込む基板、のことを想定していたのですが
うまく伝わらず、すみません。

もちろん既製品もありますが、CPLDを取り外して使いたいので
どうにか自作できないかと思っています。

#CYCLE というのは、単位はなんでしょうか？

>>162
電源とJTAGピン繋ぐだけなんだから何も難しくないよ
パラレルのはあったって言うけどJTAGなら元がパラレルだろうがUSBだろうが関係ないじゃん

>>157
個々のIPがどれだけリソースを使ってるのかは見れなかった気がする

alteraの波形シミュレーションは便利だけど、ザイリンクスは機能が貧弱な
気がするのですが、使い方が悪いだけなのだろうか？
　両方使ってる人どうですか？

教えてください。

FPGAの載った基板上に「MT48LC16M16A2P」というSDRAMがあります。
　　　　http://www.micron.com/products/partdetail?part=MT48LC16M16A2P-75
これをFPGAで使おうと、XilinxのISEのCoreGeneratorを起動しました。
いくつかの質問に答えていくうちに、DDRか?それともDDR2か?と聞かれました。
それで、Dataシート内を検索したのですが、DDRという単語は見つかりませんでした。

そこで質問です。
・「MT48LC16M16A2P」は、DDR、DDR2、あるいはシングルDataRateなのでしょうか。
・ISEのCoreGenでは、「MT48LC16M16A2P」が使用できるIPは生成できないでしょうか?
よろしくお願いします。

>>167
そのURLにあるデータシートを確認すればわかりますが
MT48LC16M16A2Pはシングルデータレートのようですよ。
CoreGenの件についてはよくわかりません。

167です。
1つわかりました。
>・「MT48LC16M16A2P」は、DDR、DDR2、あるいはシングルDataRateなのでしょうか。
MT48LC16M16A2Pは、単なるSDRAMで、SDRと呼ばれ、DDRでもDDR2でも無いようです。
ありがとうございます。

>・ISEのCoreGenでは、「MT48LC16M16A2P」が使用できるIPは生成できないでしょうか?
についてはわかりません。どなたか、ご存じの方どうぞ宜しくお願いします。

（出来上がったIPコアに手をいれりゃいいじゃん．．．バカ？）

>>164 ありがとうございます。

難しく考えすぎてました。
もう一度よく考えてみて勘違いに気づきました。
あと自分の知識不足も

お騒がせしました。

>>168
ありがとうございます。
前の投稿と時間差でした。ご親切にありがとうございました。

仕事じゃないんだろうから、IPなんざ使わずやったら？
同期回路の書き方を知ってれば、そう難しくないと思うし。

>>167
そのURLのページに、ちゃんと「Data Rate: PC133」と書いてあるじゃないか。

>>174
ありがとうございます。
>ちゃんと「Data Rate: PC133」と書いてあるじゃないか。

Data Rate: PC133というのが、DDRのことなのでしょうか?　すみません。
SDR = Single Data Rate
DDR = Double Data Rate と、どちらもDRという文字があり、区分けがつきません。

PC133という言葉は、clock周波数のことでしょうか。
パソコンのPC、133MHzということでしょうか?
(このメモリは7.5nsなので、逆数をとると、133MHzになります)

すみません、よくわかっていません。

ＤＲＡＭメーカーのサイトから技術資料をダウンロードして勉強しる

もっと勉強してから出直してきな

>>175
PC133はメモリの規格の名前だ。ちょっとは調べろ。
SDR　PC66 〜 PC133（SDRの数値はメモリクロック）
DDR　PC1600 〜 PC4400（DDR以降の数値はモジュールの転送速度[MB/s]）
DDR2 PC2-3200　〜　PC2-6400（最近はもっと高いのもあるが規格外）

CoreGenで作ったところで、SDRAMの仕様を理解していないようだから動かせないと思うよ。

http://www.elpida.com/ja/products/index.html
「SDRAMの使い方 - ユーザーズマニュアル (PDF: 721KB)」を熟読してください。

> Data Rate: PC133というのが、DDRのことなのでしょうか?　すみません。
> SDR = Single Data Rate
> DDR = Double Data Rate と、どちらもDRという文字があり、区分けがつきません。
データシートの波形を見てください。
まずは言葉に惑わされずに、データシートを読んで理解してください。
話はそれからです。

EDK使ってると、cygwinを古いバージョンにしてくれってのが出たけど、
どうすればバージョンダウンできる？

僕の会社に出入りしているHDL屋さんは、FPGAは使うものの、その中にはいつもマイコンを作り込んで
マイコンで全て動かしているようです。
僕はマイコンはわかりますが、FPGAはわからないので何も言えませんが、
FPGAにマイコンを組み込んでくるぐらいなら、はじめからH8やSHを使えばいいと思います。

マイコンの方が、外付けフラッシュROMいらないし、単価も安いし、流通もいいです。
以前にFPGAにマイコンを組み込む講習会に参加しましたが、
聞き慣れないバス線を自分でつないだり、LED1個を追加するだけでも、あちこちの設定を
修正しました。今ひとつFPGAマイコンの嬉しさを感じなかったです。

FPGAのほうか嬉しいことがあるのでしょうか?
おしえてください。よろしくお願いします。
(FPGAが好きだからとかマイコンは遅いからとかではない理由をお願いします)

FPGAにマイコンを入れると良い点は
ロジックだけでは対応できない処理が可能になります。
マイコンの周辺回路も1チップに入れ込みできます。
部品数を減らせるので不良率を下げられます。
不具合や仕様変更があってもJTAGひとつで何でも対応できます。

逆に良くない点は
高性能なマイコンにすると規模の大きなFPGAが必要になります。
わずかな修正にも全体を書き換える必要になります。

一般的にはコスト要求からFPGA内マイコンを採用するのが殆どです。

　XilinxでPowerPCを使うのなら、外付けの方がいいのじゃないだろうか？
SDRAMに配線をかなりとられるし、フルパワーでは動かないし、価格は高いし
メリットは殆どない。
　しかしマイクロブレーズを外付けなしで、内部のブロックRAMで動かすていど
なら、メリットはある。かなり柔軟性の高いハードになる。
しかし、FPGAもそこそこのチップが必要だから、市販なら５万程度かたや
H8＋FPGAなら１００００円以下なので、どの程度メリットがあるかは問題。
　使い方も難しいし、マイクロブレーズCPUもバージョンが代わって、バス
をサポートしないなど、２，３年まえのIPがすでに使えない。そのあたりは
H8のディスコンと同じ程度に危険だが、ソフトを保存しておけばなんとか
なるので、その点のメリットはあるかもしれない。

＞部品数を減らせるので不良率を下げられます。

　BGAが難点

SoCは格好良い。
H8使うのは格好悪い。

CPUコアとIOが内部同期バスで接続されるので高速にデータのやりとりが可能。
（さらにDMAのハードを用意すれば最速）

H8等の汎用CPUは外部非同期バスを介すの遅い。

>>184
BGAなど今どき当たり前

>CPUコアとIOが内部同期バスで接続されるので高速にデータのやりとりが可能。

マイクロブレーズのGPIOで、リードするとリードパルスでカウンタを自動
インクリメントしたいのだがよくわからない。
　だからリードする毎にリードアドレスをだしている。
　リードパルスを取る方法ってあるの？

うちの会社じゃBGAの半田不良ほとんど無いけどな
ノウハウとか足りてないんじゃない？

>>188
おれも"XPS_GPIO"は変な仕様だと感じている。
なんか気持ち悪いので、PLBにつながるGPIOを自作して使っているよ。

一度自作したらどう？
どうしても分からなかったら教えてあげる。

>190
教えて。　HardWareのCreatePeripheralでしょ。やってみたがさっぱり
解らん。　出来上がっても最後にネットエラーになる。

FCPU-X USB JTAG
$119

xilinxのケーブル互換らしい。

BGAは設計がメンドイ

マルツのSpartan3E基板と一緒にX-CABLEというのを買った
代引き送料込みで4000円
XC9500とかの5Vなら簡易ケーブルでいいんだけど
バッファ入れると小さく作れないし時間もない
手持ちノートがちんこだからパラレルも現役

さらにマルツの基板に付いているCN1Aコネクタに差す、
2mmピッチのメスは電子部品屋でほとんど扱ってないが、
T-ZONEにちょうど良い変換がある。(TZEX-2254P)
これにX-CABLEを繋いで3.3Vを供給すれば、
必要なハンダ付けはヘッダだけになる。
しかしこれだけでもう1万超えてしまった。

FPGA導入に既製品の組み合わせで済まそうとすると高いね。
マイコンならせいぜい数千円なのに。

あ、水晶振動子も必要だね。
FXO-31FLは秋月で100円の27MHzのを入手した。
マルツ基板は他のメーカーでもいいみたいだけど。

http://www.youtube.com/watch?v=a8Ch5HHt5QQ

5:13-15 あたり

>H8等の汎用CPUは外部非同期バスを介すの遅い。
DMAが強力だよ。シンプルで使いやすいし。

　しかし日本の電気業界は戦略を失敗したよなー。FPGAをやっとくべきだった
よね。まあ次の新世代デバイスではやるだろ。デバイス作るまでは
世界1なのに、その利用ソフトが弱いんだよなー。

>>198
>しかし日本の電気業界は戦略を失敗したよなー。

　日本の戦略がチグハグなのは今に始まったことじゃない。「石油を止めら
れた。死活問題だ。」と、蘭印に(ワザワザ、必要ないのにアメリカに宣戦
布告して)攻め込み、油田を確保したのは良いけれど、石油タンカーを用意
していなかったり、世界最大の戦艦を作ったは良いけど、まったく戦闘に
参加させようとしなかったり、「レーダーやソナーなんて、ワザワザ闇夜に
提灯点けて、相手にこちらの位置を知らせるようなものだ。」と言っとき
ながら、相手のレーダー波やソナーのpingを探知する機器を持っていな
かったり、運動性のためだと狂ったように軽量化し、弾を食らった時の
ことをまったく考慮していない戦闘機を、後で防弾化しようとしたり･･･。
　まあ、ようするに「頭が悪い」ってことですな。例の戦闘機は、未だに
「当時世界一の･･･」とか言っている。反省心もゼロです。あ々、元々
ゼロ戦だったか･･･。

>FPGAをやっとくべきだったよね。

　やったよ。NEC。その他にも 8086互換CPU。DSP。非ノイマン型プロセッサ。
グラフィック・チップ･･･。ぜーんぶ、失敗した。

>デバイス作るまでは世界1なのに、その利用ソフトが弱いんだよなー。

　理由、もう分かるでしょ？

まぁ，帝大卒がえらそうにのさばりだしてからというもの，
ロクなことになってないわな。

人生負け組の墓場糞ﾜﾛｽ

FPGAを使用してUSB]ターゲットの開発を行おうと考えているのですが
どのように行っていけばいいのかよくわからないので誰か教えてください

>>202
USBインターフェースまでFPGAで実装したいのか
USBインターフェースはコントローラに任せてFPGAではデータだけ処理したいのかどっち？
必要な帯域はどのくらい？
予算はどれくらい？

>>199
VMTechnologyのことですか？

>>202
カメレオンUSBと、USB関連本を買ってくればいいと思うよ
本は、この辺だったか。立ち読みしてくるといい

オリジナルUSB機器の設計と製作
ttp://www.cqpub.co.jp/hanbai/books/34/34501.htm

>>204

>VMTechnologyのことですか？

V30のことだよ。

ttp://www.wdic.org/w/SCI/V30

　戦略上、最大の間違いは、Intel(当時は弱小企業)と喧嘩して、著作権
違反は免れた(名を取った)が、以後、互換CPUを作らないと約束した(実を
取ってない）ことだ。経営規模の差からして、上手くIntelを取り込むこと
は可能だったはずで･･･、まあ、そんな未来を見据える頭がないのだから
しょうがない。

これが専門家か

汎用品をやめることで異議はないかな？

>>198
FPGAのBRAMをSHのバス経由で、SH側のメモリに転送したいんだけど、
今はまだソフトでゴリゴリ転送してる。

DMA、いつかは使おう、と思ってるけど、早めに勉強した方がいい？
使ったこと無いんだよなぁ。

DMA使った外部バスと、CPUが動いてる内部バスは別に動けるんだったっけ？

当たり前だろ。でないと意味ない。勉強するほどのこともないよ。
FPGAのカウンターGOと同じだよ。
RS232とかでもDMA転送で直接メモリ転送できるよ。

>206
V30でアウト出されて、互換用にマイクロコードを使わないV33作ったんだよな。

独自の非互換CPUでパソコン作って売ってたら、また多少は変わってたのかもしれんなぁ。
ソフト的に互換がないと当時国内では圧倒的だったPC9801シリーズの資産を
継承しないのと同義だけど、V60,70にはV30エミュレーションモードもあるし……
ま、どっちにしろWin95発売で独自路線はMSに殺されたようなものだけど。

Intelは後もCyrixとかAMDとかに外部互換CPUを許したものの、
PenII以降は（バスなど周辺を固める形で）排除して現在に至る訳で。
一方AMDは、別のバスを使う事でハード非互換ながらソフト互換で対抗。

AMDは苦戦しているから、今こそ、合従連衡のチャンス。
そろそろOSの改良も頭打ちになってきているから、OSもハードも
ごっそりひっくり返す。

NECってライセンス受けないパクリやってたのか、超恥ずかしな
そんなことやっていたから、ダメポNECエレになりでいよいよルネに吸収(実質)
昔は日本企業＝パクリ会社って感じだったんじゃないのか？
パクれなくなり日本の半導体の天下終わったんじゃね？

パクリといい加減さなら、中韓企業には絶対に勝てないからな。

DSPとFPGAってどういう関係なの？
お互い良好な関係保っているの？

ラブラブです。

ラブラブとかそんなのを超越した関係だと思うよ

そうか、これが友愛か！

FPGA:ハード育ち
DSP:ソフト育ち

LatticeのispLEVERのエディタでホイール回すと1行ずつスクロールして遅すぎる。
Windows標準の3行ずつスクロールに変えられないのかな？

>>211
>独自の非互換CPUでパソコン作って売ってたら、また多少は変わってたのかもしれんなぁ。

　残念ながらNECにそんな度胸はなかったし、V60,70に対してCコンパイラひとつ、
直ぐには付けてよこさなかった。ましてやOSともなると･･･。

>>212
>AMDは苦戦しているから、今こそ、合従連衡のチャンス。

　もはや、日本の半導体産業にそんな余力は･･･。使える技術者の数も圧倒的
に不足しているし。

>>213
>NECってライセンス受けないパクリやってたのか、超恥ずかしな

　70年代までは、コンピュータや半導体に関して著作権の概念がそんなに
厳しくはなかった。ライセンスを受けていないセカンド・ソースが沢山あった
し、パクリ、パクラレの世界だった。もっとも日本は、もっぱらパクリ側
だったが。日立なんて、80年代になっても手癖が直らず、おとり捜査に
引っかかって恥晒している。

　ttp://ja.wikipedia.org/wiki/IBM%E7%94%A3%E6%A5%AD%E3%82%B9%E3%83%91%E3%82%A4%E4%BA%8B%E4%BB%B6

>>215
>DSPとFPGAってどういう関係なの？

　DSPが登場する以前は、デジタルの積和演算のための専用IC(乗算器＋アキュ
ムレータ：各1個)を使って、デジタル・フィルタなどを組んでいた時代が
あった。が、さすがに段数が多くなると大変なので、1個の積和演算器を使い
まわすようにプロセッサ化したのがDSP。今のFPGAは内部で大量の積和演算器
を結線してフィルタやFFTを行うので、先祖がえりしていると言える。
　ちなみに、初期のDSPのシェアを２分したのがTIのTMS32010とNECのμPD7720。
特に前者は、早くからCコンパイラを出して来て、使いやすさが特徴だったが
長い間、浮動小数点化は行われなかった。後者はいち早く浮動小数点化した
μPD77230を出したが、Cコンパイラを付けることが出来ず、その後の結果は
ご存知のとおり。ある人は、このμPD77230のことを「戦艦大和みたいなDSP」
と呼んでいたが、当時、世界最高性能の積和演算部とそれに比例しないI/O部
の低性能、そしてアセンブラしかない使い勝手の悪さから、言い得て妙かと。

>218
>そうか、これが友愛か！

　そうです、これが友愛です･･･。って、「Change！」とか口先だけで、まだ1発
も削減していないのに賞金もらいに行く、どっかの恥知らずよりはマシかと。
友愛で、なんとか3兆近く、掘り出してるからね。

>>221
DSP　→　1個の積和演算器だけ搭載
FPGA → 腐るほどの積和演算器を搭載

ってこと？

だからFPGAでは、フィルタとかの答えが1clockで出る。
DSPは、1つあるいは少数の積和素子をグルグル使い回す。
だから500tapのFIRフィルタの答えが、DSPでは500clock後、FPGAでは1clock後に出る。
Virtex6では、積和が2200個も入っているとか。素晴らしい。

Freescaleあたりの最新DSPなら
1コア8並列MAC　X　6コア　X　１GHｚ駆動　とかじゃないかな？

結構な分野においてDSPで済んでしまうかも

>なんとか3兆近く、掘り出してるからね
ここは笑う所ですね、っはっはっは〜

>だから500tapのFIRフィルタの答えが、DSPでは500clock後、FPGAでは1clock後に出る。
それだとFPGAの動作速度はせいぜい 100KHz だけどね。

>>224
>Freescaleあたりの最新DSPなら1コア8並列MAC　X　6コア　X　１GHｚ駆動

　すべてが並列で動いて、演算器が遊んでいないというのが理論ピーク性能。
現実にはあり得ない条件だから、話１/１０で見積もった方が良い。I/O部の
性能が、演算部の性能に見合ったものかどうかも問題だし。

>>226
>それだとFPGAの動作速度はせいぜい 100KHz だけどね。

　？大丈夫？(最近の)FPGA、使ったことある？

掛算がパラでできても足し算ができないんじゃね？

そもそも、500clock後にならないと500tap分のデータがそろわない。

>>227
うん、わかってる。
わかって言ってる。

最初の話がFIRフィルタ例題だったのでね。
複雑な分岐処理とか入り組んでくると話は違うだろうし、
1コア辺りでも命令並列度がそうも８並列化できるかという話もある。

フィルタ係数キャッシュ当たるだろうし、
逐次投入する新データも、取り込めば内部でシフトするだけだしね。

FIR例示しといて１／１０は言いすぎかもね。

なんだか
>>223,227も>>226も両極端であり、ちょっと引くなあ

>>222
言い得て妙かと。

>>223
どっかの恥知らずよりはマシかと。

DSPとFPGAのコストパフォーマンスってどうなんだ？
まさか1万のFPGAと2000円程度のDSPの性能比較なんてな馬鹿なこと
してないよな。

お前らの会社は製品発売開始後に機能追加･性能うｐとかいってFPGAのコンフィグ
変えるとかやっている？ マイコン・DSPのファームではよくあるんだが、FPGAなんかじゃどう？

>製品発売開始後に機能追加･性能うｐとかいって
実はバグフィックスですね、わかります。

サービスパックという名の・・・・

LatticeのFPGAはDSPの代わりに使えそうだと思ったけどな。
価格的にも。

digikeyだとspartan3a 400k(乗算器20個)が2000円ですね

>>232
うちは製品発売後に2、3回ぐらいアップデートします。

製品にもよると思うけど他社はどんな感じでしょうか。

＞パクリ、パクラレの世界だった。
甲板を蹴って発進する足つき戦闘機開発計画とか
衛星でレーザーを反射させてICBMの迎撃計画とか・・

FPGAも64pinぐらいの大きさが便利だと思うんだけどな

>digikeyだと
商社から買わないの？
零細すぎて相手されないの？

商社から買うと何かいいことあるのかな？

っていうか商社が出した価格をネットに書くわけにはいかんだろ

だしちゃえ、だしちゃえ☆

このスレの中だけでいいよ。出しちゃえば気持ち良いよ。

FPGAのアルゴリズム集とかない？　エッジだとか、重心だとか、書いていたら
段々めんどくさくなってきた。パクれるソースないかなー。

FPGAのアルゴリズム?ってなんのことだっけ？

>>241
ん？
digikeyって承認図もらえるの？

商人図？
RSならプレゼントいろいろもらえるみたいです(^。^)。
そろそろCEATECの戦利品レポート書かないと(>_<)

>>245
俺もラベリングとか重心とか書いてるけど、参考になるソースが凄く欲しい。
案外落ちてない。

>>246
「FPGAで使える画像処理アルゴリズム集」とエスパーしてみる

>>250
だとしたら、画像処理アルゴリズム集は大量にあるんじゃないかな？
IPかRTLのソースということなら、(FPGA)デバイスごとに用意することに
なるわけで、それはベンダ次第だろうし。

C言語でいうところのcomplex.hみたいなもんがほしいんジャマイカ？

VHDLのソースがあっても、見てもわからんだろな。解読するくらいなら
作ったほうが速い。
図入りの解説付きで、ソースがあれば、１万くらいならバンバンうれるん
じゃまいか？

>253
バンバンは売れんだろう。

汎用のライブラリーで作ったとしても、それが動く環境とか条件とか制限を受けると思うよ。
ソフト単体って事はなくて、信号入力ハードウェアとセットでだったらありそう。

NTSC入力で、１０種類くらいのライブラリーを入れて作ったら１０万位だったら安いと思う。
ＩＰを実装済みにして、貸し出しとかやったら使って見て欲しいと思うユーザーがちょろちょろいるくらいかな？

よーし、パパ、シリパラ変換の IP 作って売っちゃうぞ！

サポート付きだったら３万でも売れるだろう。

　今はVHDLでやっているから、めんどくさいんだけど、たとえばシステムC
とかだと簡単なんだろか？　
　依頼されるのがVHDLなんで、VHDLしか知らないが、Velilogはかじったくらい
だけどもっと簡単だった気がする。VHDLはやたら面倒。特にポートマップが
嫌い。

ポートマップって何ですか?

横浜には象の鼻パークというのがあってだな…
あと、今はオクトーバーフェストで盛り上がっているぞ。

もともと普通にロジックIC使うつもりで設計した回路を、
実装スペースの都合でCPLDに置き換えを検討中。
今回みたいに回路図がある場合、何を使って記述するのが便利？

……まだ石も決めてないけどさw

何も考えなければ回路入力とか？
これを機会にVHDLとかで記述しなおしても良いとは思うけどね。

>>260
IDにもHDLが含まれているゾ　吉兆だ

えっ、船場吉兆？

>>260
SystemCだな

>>264
いきなりソレかよｗｗｗ　酷いｗｗｗ

>>264
エシェロン様

>261
回路図での入力なら、直感的に操作出来るから便利だな。

>262
QHDLってことは、VHDLの……？w

一応、XillinxのISE（WebPack）をインストールしてはある……んだけど、
なぜかProject Navigatorを叩いてもウィンドウ枠が描画されるだけで何も起こらないorz
再インストールするか。

>>267
クラゲエントリーならば、
本当ならばALTERAのMAX+�Uが素晴らしかったですよね。
でももう旧世代だし
もしXが駄目っぽいなら、ようこそQuartus�Uの世界へ

>>260
回路図があるならTTLライブラリを使ってschで書くのが一番早いかもね。
何も考えずに、部品おいて配線するだけ。
動かなかったら回路図を設計した香具師にデバッグさせればいい。

タイミング図とかがあるなら言語で書くといいかも。
経験ないなら手ごろな練習台に使える。

>>260はそん事すら自分ところでで決めらなくて、ここで相談って
何をしているんだ？　仕事じゃないよな

>269
自分で設計してるよ。もちろんタイミング図もあるよー。
回路を構成するロジックの大半はシフトレジスタ、データラッチ、
カウントダウンタイマを使った同期回路だからタイミング図は必須。

>270
もちろん、趣味でやってる。
CPLDは今まで全く手を出してなかったから、手探り状態だ。

仕事は純粋なソフト屋で、最近はVBで製造設備関係の保守。
ヘタなバグ仕込むと製造ラインが止まる恐怖w

http://karuishi.servehttp.com/free/manga/coffee.htm

XilinxとARM提携発表したね。

い一体何が始まるんです？

Coretex-X1

Coretex-X0
Coretex-I0
Coretex-L0
Coretex-I1
Coretex-N0
Coretex-X0

X0がダブってるよ。

PPCやめてARMにするらしいよ。

PPC版ってファブIBMだったのかな？
そうならば、呪縛から抜けれて嬉しい　とか？

Apple−IBMの共同開発じゃなかったっけ?

初歩的な質問をさせてください。

2つのassign文AとBがあり、互いにその結果に影響される時ですが、
たとえば、Aが遅延カウンタでBはカウンタが一定値になるとクリア信号を出す。
Aはクリア新ゴアが出た時にカウンタをクリアする。

というものなのですが、こういう互いに影響しあう場合、タイミングがずれる恐れは無いのでしょうか？

日本語で(ry

記述を出したら？

タイミングチャートを書くことをおすすめする

>>281
assign文は、ふつう一直線な回路にしか使わないと思う。
2つのassign文が絡み合うというのは、おかしいんじゃないかな。
自分の出力が、回り回って、自分の入力になり自分の出力を決定するのって、
何か変な感じがするし。

assignと記述しているのに中身はregになっているのかもしれん

>>284
つ RSフリップフロップ

>>281 の記述を考えてみる

reg [3:0] A;
wire B;

always@(posedge CLK or posedge B) begin
if(B == 1'b1)
A <= 4'b0000;
else
A <= A + 4'b0001;
end
assign B = (A == 4'b1111) ? 1'b1: 1'b0;

こんなかんじ？
あれ、assignじゃないし。
Bのハザードが、、
面倒なんでやめた、、、

ところで、どうして順序回路をフリップフロップ、いや、フリップフロップを順序回路と和訳したのでしょうか？
組み合わせ回路と順序回路がどっちがどっちで・・・となるのでぜひ知りたいです。

フリップフロップを 順序回路とは訳さないでしょ。
動作が、まるで紙を裏返したり表に戻したりということで、フロップフロップと言う

・Combinational circuit → 組合せ回路
・Suequential circuit → 順序回路

順序回路は原理的に状態保持機能が必須なため
ほとんどの順序回路の実装でFFを使用してるってだけの話

すこしまえにFPGA,およびCMOSセンサー焼損の失敗をさらしたものです

結局原因はUSBからの５Vを単純に３端子で受けたということになりそうです。
また皆様からあほ馬鹿としかられそうです。

なお設計者はロシア系アメリカ人です。
最近棒ベンダーがつぶれましたがこれも一員ありそうでしょげてます。
基本的にはロシア人＝無責任＋暗い、アメリカ人＝そのとき動けばいい
と思っとります。

>>288
＞組み合わせ回路と順序回路がどっちがどっちで
組み合わせ回路は入力の「組み合わせ」だけで値が決定する
順序回路は入力信号の「順序」によって値が変わる

順序で決まるわけじゃないぞ。

Nervous breakdown, I am afraid. ,

無理に定義をきめなくてもw

回路の違いはない。概念の違いだ。

actelの65ナノへの以降は来年になるようだな。

ＡＶボードって何の為にあるの？

alteraだけど、一部VHDLを公開したいのだが、残りをIP化っていうか
ライブラリ化ってできるの？

腰ぬけ！
男ならソースコード全部をさらせ！！！

>>300
ワロタ

XC95辺りのCPLDで74HC4053相当の
マルチプレクサ/デマルチプレクサ(入出力がどっちになるか不定)
を作りたいんですが、可能でしょうか？

74HC4053ってアナログだったっけ？
XC95のみだと無理じゃないでしょうか。

アナログじゃなくていいです(CPLD側の閾値のon/offで信号が出れば)

けど双方向なんですよね？

やっぱ入出力の方向定めないとだめでしょうか？
そういう意味で4053は楽だったので大量に使いたかったんですけど
CPLDで作れれば基板面積小さくて済むかなと

回路上方向を固定するか
別の信号で方向を切り替えるようにするか
とかしないと無理ではないでしょうか。

というか自分は思いつきません。

なるほどだからアナログなのかな・・
1線で入出力が変わるようなシリアルバス信号を、
経路を変えてそのまま通したい場合、何か定石があるでしょうか？
デジタルでやるならプロトコルを知ってないとだめということ？

電気的に切り替えるとなると74HC4053みたいなものを使用するしかないかもです。

完全にデジタルにするにはそのバスを受信して別のバスに送信するような
機能が必要になるんではないでしょうか。

何のバスか不明ですが、I2Cなんかはそれ用のスイッチやリピータがあった気がします
4053の回路構成を見れば分かりますが、普通のトライステート構成のIOでは
アナログ双方向の信号を伝えるのは無理です

こんな便所の落書き板に質問する程度のレベルなら
アナログスイッチ使ってたほうがいいだろね．
無理やりやろうとすると，綱渡りみたいなことをしないといけないから

よくわかりました
これからも74HC4053を愛用していくことにします

アナログスイッチ内蔵のFPGAとかCPLDって無いかな?

LVDSのレシーバを・・・

>>313
PSoCは？
AVNETから出てるSpartan3AやSpartan6のボードにも載ってるよ。

>>313
デジアナを混ぜるつもり？

＞アナログスイッチ内蔵のFPGAとかCPLD
PSoC3/5は入ってたような気もする

気もするじゃなくて、ちゃんと調べてから発言してくれないかね
PSoC厨の宣伝はうんざりしてるもんで

>318

なんだ、話題のチップを知らんのか、軽石。

何で>318のご機嫌とりなんかしなくちゃいかんのだ？
嫌ならNGワードにでも指定しとけ

PSoC3/5ならアナログスイッチもCPLDも入ってる
ついでにALUやDMAもあるから何かと便利に使えそうだ．

アナログ・デバイセズの高精度アナログ・マイクロコントローラ
tp://www.analog.com/static/imported-files/jp/overviews/Precision_Microcontrollers_J.pdf

アナログスイッチ（ピン間を直結状態にできる）じゃなくて，
アナログマルチプレクサ＋A/Dのように見えるが

元の話は74HC4053だしね。

>>318
PSoCスレにも出入りしてるのに、うんざりもなにもあるまい。
格安FPGAボードとしても使えるから、リンクでも貼っとくかね。

http://www.em.avnet.com/spartan6lx-evl
http://avnet.co.jp/design/Kits/xilinx/AES-SP3A-EVAL400-G.asp
http://avnet.co.jp/design/Kits/xilinx/AES-S6EV-LX16-G.asp

Spartan-3AでPCIボードを設計しようと思います。
何か気を付けることはありますか？

>>325
対応スロットの電源電圧

>>326
ありがとう。了解です。
Spartan3AのI/Oの割り付けは以下のように考えています。
問題あれば指摘してもらえると助かります。
(1)PCKクロック(33MHz)はGlobal Clockのいずれかに接続。
(2)基板のパターン配線のしやすさを優先して、Slartan3AのIOピンに
PCIバスの信号を適当に接続する。（ただし全信号を同一バンクに接続）
(3)コンフィグレーションROMはSPIフラッシュを使いたいが、PCIレジスタ
の読み出しに前にコンフィグレーションが完了するかちょっと不安
以上、よろしくお願いします。

軽石の本名なんだっけ？

>>314
ピンに制約あるよ

近藤＠日湘

＞以上、よろしくお願いします。
なんか，態度が図々しい

↑ そう思ったら答えるな。アフォー。

ありがとう。了解です。
Spartan3AのI/Oの割り付けは以下のように考えています。
問題あれば指摘してもらえると助かります。
(1)PCKクロック(33MHz)はGlobal Clockのいずれかに接続。
(2)基板のパターン配線のしやすさを優先して、Slartan3AのIOピンに
PCIバスの信号を適当に接続する。（ただし全信号を同一バンクに接続）
(3)コンフィグレーションROMはSPIフラッシュを使いたいが、PCIレジスタ
の読み出しに前にコンフィグレーションが完了するかちょっと不安
以上、よろしくお願いします。

ttp://www.tokudenkairo.co.jp/sp6brd.html
これ買った人いますか

>>334
それ、ES品で作ったやつでしょ。
ま、ES品を商社がどこからか仕入れて売っちゃうってのもカオスだけど。
まさか、xilinxはES品を売ったりしないよね。

きせい

ＸはＥＳの付いたのも普通に売るぞ

ＥＳって言っても量産マスクと同じならば無問題では？
（つまりＥＳとして最終品であり改修なしなやつ）

無問題ならタダで配らんだろう。

ES配布と平行検証中はタダで配るんだろう。
で、検証済んだ段階から量産突入するだろうが、
ES扱い品は多少余ってるんで売ったんじゃないの？
時系列上の扱いの違いだけなんじゃ？

CQ出版のStratix開発キットもEP1S10のES版みたいです（＾o＾）
只ではもらえませんでした（＞＜）

ガンダムもサイド7で検証してたES品だけど普通に使えてたよ?

メーカーは「ES品は製品に組み込まないでね」ってゆうんじゃないの？

例としてES1,ES2,ES3（問題解決量産判断）

とかなら1,2は使うなでしょ。
3はかまわないんじゃないの？

ESといってもリビジョンあるだろうし、
時系列の話もあるし、
ぜんぶ一緒くたに話すのはどうかと思うが。。。

まだES品しかないようだが。
XIの純正評価ボードもES品だし
このままES品しかでなくて終わるんじゃね？

FPGAじゃないけどエラッタ山盛りのES品を売っているメーカもあるよ。
(たぶんチップの評価目的)エラッタの情報が開示されてれば
問題ないんじゃないかな。

エラッタとして処理されればマシだな。
データシートからこっそり削除するところもあるし。
でもWebにはまだ記載されてるというのは何の罠だｗ

>>341
書籍扱いは、流通マージンがでかいよ。
あの値段ならStratixはタダでもらってると思われ。
ってか、数的にいって、量産品にESの捺印をしたくさい。タダで出荷するために。
メーカー純正とか公認の評価ボードの場合、売価を下げるためにありえる話。

>>346
どこの製品か気になるなｗ

そういえば、Motorola（現Freescale）のPowerQUICCもドエライエラッタリストで吹いたなｗ
RevA、RevB、RevC　とか改版するけど延々直ってない項目とかｗ
ちょっと懐かしい
今現在もそうかは知らないけど

ロジック的には簡単に直せても、
レイアウトに影響するようなエラッタは
直さないことがあるからなー。
インテルにてもそうだし。

>>346
>>ES品を売っているメーカ
それさぁ、メーカと直取引で買ったのか？
直取引でないなら、商社がダークなルートから仕入れたんじゃないの？
インチキ商社なら、儲かりさえすれば、女体でも白い粉でも売るけど、
ICメーカがES品の注文を受けて売ってるなら、世も末だな。

微細化が進むと
マスクコストと特性面とでそうそう安易にイジれなくなるよね

>ってか、数的にいって、量産品にESの捺印をしたくさい。タダで出荷するために。
>メーカー純正とか公認の評価ボードの場合、売価を下げるためにありえる話。

ありえないw

Spartan-3Aスタータキットの拡張コネクタにFT2232Hを接続する拡張基板を設計した。
こんなの誰もいらないよね。

>>353
何か大人の事情がからんでるんだろうけど、
本物のESにしちゃ、多すぎる気がす。

うーん、
なんかあるのかねえ。

そういえば、Xの45/40n世代からは東芝落選してUMC&サムスンになったよね。
オイラの記憶だと40UMC、45サムスンだった気もする。

45nm＝S6だから、アレか、法則発動　とかよく茶化されるやつ。
きっとリーク電流が酷いやつとかじゃないのかなあ？

>>351
メーカの直販通販サイトで売ってます。

ちなみにそれはPSoC3ってマイコンのことです。
現在メーカが販売している評価ボードにもES2品が実装されているのですが
そのES2品のチップ自体も直販サイトで購入できるようです。

ttp://www.cypress.com/?id=2218&shopID=2232
型各にES2がついているものがカートに入れられる。

ちなみにエラッタはここ
ttp://www.cypress.com/?rID=35179

みるとわかりますがES3で治るよ〜〜って項目が沢山あります。

>>358
ついに世も末か。
けど、カートに入れたら$0-になってた。
誰か、まじめに買えた人いるかなあ。

>>354
欲しい
どんなの？

>>344
そういう問題じゃないよ。
PSoC3とかは、新コンセプト商品だから特例として、通常のESなら、シリコン
自体は、量産と同じ。　そうでなきゃ、ユーザの試作機がちゃんと動作テスト
できないでしょ。
けど、ICメーカは試作用部品として無料でユーザに渡してるんだから、転売したり、
商品に搭載するのは、ルール違反。

あとメーカにもよるだろうけど、ESは動作テストがちゃんとされてないから、
エラッタと別に不良率が高い。　全然動かない石なら、複数台の試作ですぐ
わかるけど、特定機能だけ動かない中途半端な不良品だとICのデバッグなんだ
か、HDLのデバッグなんだかわからなくなる。

>ICメーカは試作用部品として無料でユーザに渡してるんだから

361はどのICメーカーがどんなES品を無料でくれるのか教えてくれ。
俺もほしいから

Xの赤い方の代理店

赤い代理店は少なくとも２つあるし、それじゃどのデバイスかもわからんな
ES品をタダってのは、せいぜい１個か２個もらったっていう程度だろ

あまり、メーカーや代理店の信用を汚すことを妄想でいわないほうがいいと思うよ

バケラッタ？

>>364
まあ、落ち着きなよ。
ICメーカもボランティアでESを配ってるわけじゃない。
正規量産品をたくさん買ってくれそうなところにしか回ってこないよ。
日頃からX製品を買ってる仕入先に聞いてみるといい。
年間100万くらいの小口取引でもESくらいはくれるんじゃないかと思うが、無理かなあ。

にしても、Xのbuyonlineからlinkされてるnuhorizonsのって、Xは売ったんだろうか？
それとも、無料で渡したのを勝手に売ってるんだろうか？
やっぱり、もう21世紀だからES品も売買されるのがデフォなのかね

モトローラのMC68060あたりは
最後までES品のXC68060しか
出回らなかったと聞いているが・・・

たとえばMC68060RC50なら、こんなとこで買えるらしい。
http://www.freescale.com/webapp/shoppingcart.buynow.framework?partnumber=MC68060RC50
Arrow Electronicsは在庫9だとか。

>ICメーカもボランティアでESを配ってるわけじゃない。
>正規量産品をたくさん買ってくれそうなところにしか回ってこないよ。
ESは流通に乗った製品です。CSと同じような値段で売ってます。
あまり誤解を生じさせるようなことは書かないほうが良いかと。

もし有力代理店とか評価ボードメーカーに無料で配ってるのがあるとしたら、ESになる前のもっともっと前のサンプルでは？さすがにそれを流通させたらまずいだろうけど。

>にしても、Xのbuyonlineからlinkされてるnuhorizonsのって、Xは売ったんだろうか？
普通に仕入れて、販売してるんでしょう。
XのES品は、Digikey、Avnet(米国)、NuhHorizonで売ってる。
Aなら、Stratix IVがDigikeyで売っています。
どれもCS品と同じような値段で。

>それとも、無料で渡したのを勝手に売ってるんだろうか？
だから、どうしてそう腹黒い推測をしたがるの？

>やっぱり、もう21世紀だからES品も売買されるのがデフォなのかね
前世紀からそうでしたが何か。

>それとも、無料で渡したのを勝手に売ってるんだろうか？
心と財布がしみったれてる考えだねｗ

>>370
ESとはいえ、リフローするICなら湿度管理がいるし、
IC自体が無料でも、小分けして、再密封まで無料はきつい。

だから、ESでもICは無料じゃないってば

サンプルは無料だろ、JK

女子高生のサンプル？

サンプル＝無料と思う奴おおすぎ。
FETのES品なんか現在のES無しの2倍の価格で買わされたよ。

ESの代金は、LSIを製造する時のマスク代などの初期費用に含まれる
手作業が多い分、一個当たりの製造コストはかなり高いはず

別にESばらまくこと自体は企業の勝手でしょ
ただし「品質保証」に対するモラルを疑われてもしかたない
全ては結果責任

新しいデバイスとか何処よりも速く評価しておきたいとかあるからね〜。

エンジニアリングサンプルとちょっと違うけど、

数個でも入手できるのがサンプル。
10Kロットで単価120円のデバイスがサンプルだと2個セット8000円。

っていうメーカーもある。

>373
軽石さん、よく知らないことは無理に回答しないほうがいいですよ。

>>369
engineering sampleでググったら、君にぴったりの台詞がみつかったよ。

　ttp://kamochan.at.infoseek.co.jp/semi-j.html

ここの一番下のほうに

>>＃たまに、悪用されるお客様がいるようです(^^;)

ICメーカも、どうせ悪用されるなら、もう最初から有料で出荷
しようって流れなんだね。

しばらく書けなかったから連投スマソ。
一応、これも貼っとこう

http://www.xilinx.com/warranty.htm

の「Legal Disclaimer for FPGA Engineering Samples」
の部分、誰か日本語訳よろしく。探せば日本語版もあるかな

単価が安いCS品ならタダでくれるね。チップトランジスタなんかは１レール50ｐｃｓ位とか・・
FETのES品は10万位したけど；；

>>1-382
おまえらエンジニアリングサンプルとサンプル請求の違いぐらい理解しろ

Cyclone3ってコンフィグレーションROMにSPIフラッシュ使えますか？
専用FLASHは高そうで。
自分ではまだ何も調べてません。

使えないよ

>>385
ありがとうございます。
えっ、使えないんですか。
それではXilinxを使い続けようと思います。
Cyclone4はどうなるのかな？

特にアナウンスしていないから4でも使えないんだと思う
Alteraはそっちの方向をサポートするつもりがないんだろう

地味だけどSPIシリアルが使えるのって便利だよね
FPGAで不具合出しても結構簡単にフィールドでアップデートできる

>>387
了解です。
そうですよね。私もSPIフラッシュは入手製が良いので気に入ってます。
実際、インターネット経由でMicroBlazeを介してリモートアップデートしています。

年間、数千個しかFPGAを使わないユーザーですけど、SPIフラッシュを
サポートしてくれたら検討させてもらいます。 ＞アルテラさん

>385

軽石さん知らないことは無理に答えないほうがいいですよ。
ASモードが使えるやつだと旧STMicroのnumonixのM25P**でいけるのあります。
どっか日本語のページもあったはず。
ググッて見て。

>>389
スマン、Cyclone3のデータシート見る限り見つけられなかった
どこに情報ある？
できない事はないって言うレベルかな？

>>388
MicroBlazeに何やらせてる？

データシートに出てるわけないっしょ。
ググレって。

データシートにないレベルならいいや…
Xilinxなら型番指定でデータシートに出てる

と思ったけど、見つけた
ttp://office-dsan.hp.infoseek.co.jp/fpga_board/fpga_borad_7.htm

ちゃんとできるんだ、Quartusからも書込みできる。
という訳で、 >>384 へ できるって。

Alteraが公開していないって事は、使って欲しくないって事か

データシートに載ってないようなことを仕事で使う勇気はないです。
ダメ元で代理店に聞いてみます。

>>388

外付けUSBコントローラからコンフィグレーションデータを受け取って、
XPS_SPI経由でフラッシュに書き込みします。
（インターネットにつながったPCとUSBを介して接続）

CPUから直接コンフィグレーションする
FWも更新できてお得・・・でもないけど

　EDK９．２でデバッグをしようとしている。
Microblazeは4.0bなんだが、デバッグしようとしてIPカタログを見ると
MDM1.00aしかない。　4.0bはmdm2.00aしかサポートしないと書いてある。
一体どうしたらいいの？
　それではと思って、SDKを立ち上げようと１週間トライしているが、SDKは
ダウンロードするときハングしてどうしても立ち上がらない。

>Alteraが公開していないって事は、使って欲しくないって事か

保証外って事だよ

altera

Quartus2 V9.1 WEからnios2無償化？


評価版て文字が無いんだな…

これは切羽詰ってきたのかもしれんね

初期開発費がペイしたのでわ

WEだけでちょっとしたコントローラなら組込めるのは良いな
Nios2/eって他のと比べてどの程度なの？
キャッシュなし、パイプラインが浅い程度？

>>398
>これは切羽詰ってきたのかもしれんね

　うーん、これは、ダメかもわからんねー。

>>400
>キャッシュなし、パイプラインが浅い程度？

　キャッシュなし、ノン・パイプラインのナイナイづくし。

ttp://www.altera.co.jp/literature/hb/nios2/n2cpu_nii51017_j.pdf

ただし、今時のFPGAに組み込むと軽く100MHz以上で動くから、下手な
組み込み系CPUより、遥かに強力。

くやしいのう くやしいのう　くやし伊能忠敬

ちょっと >>393 を殺しにいってくる

>>401 下手な組み込み系CPUより、遥かに強力。

その資料には 0.15DMIPS/MHz とあるから、100MHzで動かしても15DMIPSにしかならない。
8ビットマイコンには勝てても、16ビット以上だと全敗では？

消費電力あたりのパフォーマンスを指標にすると8bitにすら勝てないと思う

消費電力や性能よりも周辺回路を含めた実装面積が重要な事もあるし。
色々選択肢があるのは良い事だよ。

最初の選択肢にはないな

8ビットマイコンで周辺回路内蔵で48pinQFNとかあるし。

マイコンだけで済んでしまうシステムで
そもそもFPGAすら用無しだろ

この手のはFPGAありきのシステムにおいて
マイコンを併合してコストダウンOR省面積化　とかいう検討候補だろうて

あと既存の流用設計・開発案件で機能追加とか、そういう柔軟性かな

これメインで提案する馬鹿はそいつが馬鹿であってNiosは悪くないという話
本当に馬鹿なのか、印象操作したい作為なのか知らないが

FPGAなんて全く使い物にならないっていう評価をしないと
日本の半導体会社にとって不利になるからね。
そういう呪文なんだと軽くスルーするのが正解だと思う。

>>404
>その資料には 0.15DMIPS/MHz とあるから、100MHzで動かしても15DMIPSにしかならない。
>8ビットマイコンには勝てても、16ビット以上だと全敗では？

　同じ資料には100MHzでしか動かないとは書いてないのだが…。

http://japanese.sugawara-systems.com/opencores/YACC/newpage11.htm

君の仮説が正しいとすると、SH2 7045Fあたりは、他の16ビット以上の
マイコンに全敗となるはずだが。

>>405
>消費電力あたりのパフォーマンスを指標にすると8bitにすら勝てないと思う

　うーん、FPGAは大飯食らいだからねー。電池、なるべく長持ちさせたい
ので、良い8bitがあったら紹介してよ。えーと、仕様は、UARTが32個ぐらい
で、EtherとUSB、SPIモードでいいからSDも付けてほしいな。何時も割り込み
でトラブルから、出来たらJTAGあたりでCPUへの割り込み線を直接見れると
良いね。あ々、あとソース・レベル・デバッガも付けてね。

>>407
>最初の選択肢にはないな

そういう場合は、後の選択肢にもない。というか、後から上がって来た時点
でアウト。

>>408
>8ビットマイコンで周辺回路内蔵で48pinQFNとかあるし。

SDRAMも付けたいんですが…。

>>409
>これメインで提案する馬鹿はそいつが馬鹿であってNiosは悪くないという話

PICで済む話に、FPGAはメインで提案しないって。

>>410
>FPGAなんて全く使い物にならないっていう評価をしないと
>日本の半導体会社にとって不利になるからね。

　その辺が的を得ているかもね。

CH間で同期している20MHzのSPIが4chほしいってだけでマイコンは選択肢にない。
アイドル時にμA以下の消費電流とか言い出すとそんなに機能のないマイコンを選ばざるを得ない。
要は用途次第だろう。どっちも駆逐はされない。

＞100MHzで動かしても
ネイティブじゃないと
この日本語の意味が理解出来ないのだろう。

>>413
それ、触っちゃだめなヒトだから。

>>412
>要は用途次第だろう。どっちも駆逐はされない。

　うーん、Niosなどが登場する以前から、お遊びでFPGAにCPUを実装したり
してきたが、非常に贅沢で手を抜いた使い方というか、新しい革袋に、どう
しようもない古い酒を注ぐような方法だと思っていた。が、ここまで利便性
が向上し、性能も侮れないものになってくると、もうこういう考え方自体が
古いのかとも思う。もちろんコストや消費電力、耐ノイズ性など、色々な
問題があるのは事実だが。一方、国産のマイコン、ミドル・レンジあたりは
利便性なんてそっちのけ。零戦５２型甲、乙、丙みたいな意味のないバリエ
ーションを作ることに熱中しているようにしか思えない。ロー・エンドや
ハイ・エンドの方は…。まあ、言わない方がいいか。

>>413
>ネイティブじゃないと この日本語の意味が理解出来ないのだろう。

？？　一方は、新しい革袋に注ぐと、新たな味が期待できて、一方は
古い革袋しか得られないし、新しい革袋を求めると、中身も飲んだこと
のないものに変わってて、悪酔いするかもしれないよ…、と言おうとした
だけなのだが。
　馴れない言語で、小難しい話に首を突っ込まない方がよろしいかと。

>>414
>それ、触っちゃだめなヒトだから。

　貴様！ 生粋の帝国臣民に向かって何を言うか！！

うわｷﾓ＾＾

>>416
>うわｷﾓ＾＾

　２ちゃんは、基本、キモ、オタの巣窟ですが、何か？

>生粋の帝国臣民
大韓帝国臣民ですね、よくわかります。

>>418
>大韓帝国臣民ですね、よくわかります。

大韓帝国？　そんな時代あったっけ？　大清国属国時代なら…、おおっと^^;。

軽石です
みなさん、おひさしぶりです。
やっと会社の禁身が溶けました(^。^)。
これであんなことやこんなことができます(^。^)。
みなさん、よろしくおねがいいたじます。m(_　_)m

Nios2/eレポよろ

ご活躍に期待しております。
馬太郎先生にも宜しくお伝え下さい。

Nios�U初心者ですが質問させてください。
Nios�Uカスタム命令にオプションで付けられる、Internal Register Fileって主にどういう用途で使うものなんでしょうか？

またISEがコケました。
もう、驚きません。

>>423
>Nios�Uカスタム命令にオプションで付けられる、Internal Register Fileって主にどういう用途で使うものなんでしょうか？

　例えば、積和演算（＝掛け算した結果を加算していく演算）とか。

ttp://www.altera.co.jp/literature/ug/ug_nios2_custom_instruction.pdf

の1-12, Figure 1-8のイメージ。その他、一々、Niosのオリジナルのレジスタ
に書き戻すとめんどくさくなる場合。

　誰も、レス付けてやらんなんて、結局、Niosのことなんか良く分からずに
批判だけは一人前ってか。まあ、２ちゃんらしいと言えば、２ちゃんらしいが。

所詮軽石の巣だよ、ここは。

latticeの論理合成ツールのライセンス発行のメール待ってた。
Vistaのメーラーが迷惑メールのホルダに勝手に放り込んだ。
何で見分けてるのか疑問に思った。

>>425
レスありがとうございます。

カスタム命令用のロジック回路からInternal Register Fileに自由にアクセス

できるわけではなく、あくまでカスタム命令ロジックの入出力先をNios�Uのレ

ジスタの代わりにInternal Register Fileにできるってことなんですね。
Internal Register Fileを使ったとしても32bit2入力以上のデータをカスタム

命令ロジックに一度に取り込むことはできないと。

カスタム命令ロジックに32bit2入力以上のデータを読み込んで処理させたいの

ですが、何か考えられる方法はないでしょうか？
パッと思いついた方法がカスタム命令を2回呼び出す方法で、
�@1回目の呼び出しで、Conduit interfaceを使って外部の記憶回路に入力デー

タを保持する
�A2回目の呼び出しで、1回目の入力で入りきらなかったデータを読み込み、更

に1回目に入力したデータを外部の記憶回路から読み込み、処理する

ただ、もっとカスタム命令の利点を生かした良い方法とかある気がするのです

が。。皆さんの知恵をお貸しください！

↑
改行うざい

>>429
改行ではなくて「行間」だろうよ。
「余分な改行」かも試練。

ごめんなさい

行間うざい、とは書かんよなぁ・・・

空行

>>433
坊主の名前みたいだ

良い国作ろう、

>>428
>カスタム命令用のロジック回路からInternal Register Fileに自由にアクセス
>できるわけではなく、あくまでカスタム命令ロジックの入出力先をNios�Uのレ
>ジスタの代わりにInternal Register Fileにできるってことなんですね

？言ってる意味が良く分からないが？ ロジック回路からInternal Register
Fileに自由にアクセスできない？ なんで？

>Internal Register Fileを使ったとしても32bit2入力以上のデータ
>をカスタム命令ロジックに一度に取り込むことはできないと。

　Nios側のレジスタファイルは、実態はどうか知らないが、見かけ上２port
出力、１port入力になってるから、Nios側からカスタム命令ロジックに２
入力を超えて、同時にデータを供給することはできない。が、積和演算は
３項演算(＝入力が３つ)。

>カスタム命令ロジックに32bit2入力以上のデータを読み込んで処理させたいの

　当然、外から入力することはできる。

>パッと思いついた方法がカスタム命令を2回呼び出す方法で、

　もう、何を言いたいのか…。

>>428
ちょっと読みづらいんで、抜き出して・・・
主題を「カスタム命令ロジックに32bit2入力以上のデータを読み込んで処理させたい」
に限定して書き込んでみます。

ます、レジスタのインデックスは５bitx３渡せます。
５bitなので、レジスタをそれぞれ３２本指定できます。
operation a,b,c
のa,b,cを指定できるわけです。このa,b,cそれぞれのレジスタをカスタム命令ロジック
側に持たせれば、３２bitの制限は外れます。
しかし、気づかれてるとおり、NiosIIからは３２bitデータｘ２しか渡せません。
そして、カスタム命令ロジックからは３２bitデータｘ１しか返せません。

考えられる手法はいくつかあります。
・複数回命令を発効する
３２bitｘ２のデータをがんばって流し込む。効率悪いです。
・カスタム命令ロジックにAvalonバスマスター回路を持たせる
こうするとやり放題です。
ただ、カスタム命令ロジックにロード・ストアに相当する命令の追加が必要です。
例：cust_load c,(a)
カスタム命令cレジスタに、NiosIIのaレジスタが示すアドレスのデータをロードする
aの値はNiosIIから渡される、３２bitのアドレス値とします。
Avalonバスマスター回路は、aの値をアドレスとして、メモリからcレジスタに値を
コピーします。このbit幅は任意です。
メモリブロックをレジスタとすれば、１０２４bitレジスタを３２本実装しても4KBです。
※1クロック1演算させるには3ポートメモリが必要なのでメモリは倍必要
※もったいないからバランスを考えましょう。

さらに推し進めて、メモリ上にカスタム命令のレジスタを配置する事も可能です。
一度に一回しかアクセスできないので性能は落ちますが、こうすれば容量制限は
ほぼ無くなります（メモリの容量次第）。1レジスタ1MByteを32本とか制御できます。
またさらにレジスタの長さを可変長にすることも可能です。何に使うかは知りませんがｗ

ということでアイデア次第です。いろいろ遊んでみましょう。

と、ここで再考。その機能、ほんとにカスタム命令にする必要ありますか？
外部ペリフェラルで実装した方が楽では？
XilinxのMBに移行するときはそっちの方が融通効きません？
などなど、いろいろなささやきもあります。

>>437

　そんなに教えすぎると、自主性ってものが育たないよ。特に最後の部分ね。

お節介とスルーは２chだろ

>>404
>その資料には 0.15DMIPS/MHz とあるから、100MHzで動かしても15DMIPSにしかならない。
>8ビットマイコンには勝てても、16ビット以上だと全敗では？

　同じ資料には100MHzでしか動かないとは書いてないのだが…。

http://japanese.sugawara-systems.com/opencores/YACC/newpage11.htm

君の仮説が正しいとすると、SH2 7045Fあたりは、他の16ビット以上の
マイコンに全敗となるはずだが。

>>405
>消費電力あたりのパフォーマンスを指標にすると8bitにすら勝てないと思う

　うーん、FPGAは大飯食らいだからねー。電池、なるべく長持ちさせたい
ので、良い8bitがあったら紹介してよ。えーと、仕様は、UARTが32個ぐらい
で、EtherとUSB、SPIモードでいいからSDも付けてほしいな。何時も割り込み
でトラブルから、出来たらJTAGあたりでCPUへの割り込み線を直接見れると
良いね。あ々、あとソース・レベル・デバッガも付けてね。

>>407
>最初の選択肢にはないな

そういう場合は、後の選択肢にもない。というか、後から上がって来た時点
でアウト。

>>408
>8ビットマイコンで周辺回路内蔵で48pinQFNとかあるし。

SDRAMも付けたいんですが…。

>>409
>これメインで提案する馬鹿はそいつが馬鹿であってNiosは悪くないという話

PICで済む話に、FPGAはメインで提案しないって。

>>410
>FPGAなんて全く使い物にならないっていう評価をしないと
>日本の半導体会社にとって不利になるからね。

　その辺が的を得ているかもね。

頭のいい奴は質問にも光るものがあるし、回答もシンプルで解りやすいと
常々おもうな。

とりあえず、的を射る、な。

>>440
そんなに教えすぎると、自主性ってものが育たないよ。
>>442
あの的が欲しかったものだから、つい・・・

>>439
>お節介とスルーは２chだろ

「外野は黙ってろ！！」とジャック・バウアー風に突然キレるのも２ch？

>>440

　誰だー。人のレス勝手にコピペした香具師は。このカス。IP抜くぞー。
と無駄に吠えるのも２ch？

>>442
>とりあえず、的を射る、な。

　とりあえず、こんな意見も。

http://academy6.2ch.net/test/read.cgi/gengo/1177838243/l50

>>443
>そんなに教えすぎると、自主性ってものが育たないよ。

　そうか〜？




　

うわｷﾓ（＾＾

全レスきもいです＾＾

>>445, 446
「きもい」って言葉、やめてくれよ。
何なんだそれ?

IP抜くぞってコピペだよね？本気じゃないよね？

>>447
同感。
きしょいとかきもい、乱れてるな日本語。
こういう言葉遊びは、一人前に日本語ができる人がやることなのにね。

「1000円からお預かりします」　からってなんだよからって。
「レシートになります」じゃ今はレシートじゃなくて何なの?
「ご注文は以上でよろしかったでしょうか?」　なんで過去形?
「レギュがあっちっち」　レギュって何?　その言葉は、君しかわからない。省略せずに言え。

よろしかったでしょうかはマックがshall you? を誤訳したのが始まりだったらしいんだけど、
マックはいまでも言っているな

should you ...だった

>449に便乗して、「ファーストフード」って何よ？　何が一番だよ？w

言葉の乱れはファストフード店、コンビニ、ファミレスあたりがひどいが、
気がつけば普通のスーパーやデパートとかでも、
特に若い店員は普通に「○○円からお預かりします」とか言ってやがるのな。
釣りがある場合は「○○円、お預かりします」で、
ピッタリの金額は「○○円（ちょうど）頂きます」が正解。

>>436　>>437
分かりづらい質問に付き合って下さってありがとうございます。

>>437
>このa,b,cそれぞれのレジスタをカスタム命令ロジック側に持たせれば、３２bitの制限は外れます。

Internal Register Fileはカスタム命令を実装する際に、SOPC Builderが自動で生成するものだと思っていました（オプションで）。
そしてreadra,readrb,readrcポート及び、a,b,cポートはその自動生成されたInternal Register Fileの入力ポートのことだと思っていました。
なのでa,b,cポートでアドレス指定するレジスタファイルをカスタム命令ロジック側に持たせることが可能なのか今一腑に落ちません。。
もし何か参考資料がありましたら教えていただけませんか？
ざっとですが、下の資料は一通り読みました。
ttp://www.altera.co.jp/literature/ug/ug_nios2_custom_instruction.pdf

>>453
>なのでa,b,cポートでアドレス指定するレジスタファイルをカスタム命令ロジック側に持たせることが可能なのか今一腑に落ちません。。

　実機、持ってるならやってごらんよ。それが一番早いと思うけど。

>>452
言えてる、言えてる。
店長なり、会社側の人が、接客用語を教育しないのかな。
不思議でならないよ。

あと、疑問に思っているのは、人前で話すときに「これ、うちの奥さんが好きなんですよ」など
自分の妻のことを「奥さん」と呼ぶのは、正しい日本語かなぁ?
身内をさん付けっておかしいと思う。嫁とか家内とか女房とかでいいと思うんだけど。
どうなんでしょうね。

>>455
積極的差別是正

毎度お馴染み日本語LINTかｗ
Cyclone4出た話とかは無いんだなあ
まあ、俺も仕入れた情報無いけど

>>453
>Internal Register Fileは・・・思っていました。
違います。
>そしてreadra,readrb,readrcポート及び・・・と思っていました。
違います。

>なのでa,b,cポートでアドレス指定する・・・今一腑に落ちません。。
間違えた解釈を元に想像だけで話してるからです。
その資料を「読んだ」と言ってますが、全く読めてません。ただ見ただけです。
まずちゃんと読んでから話を進めてください。
その資料に必要な情報はすべて書かれています。

これにはちょっと驚いた
＞Cyclone IV E FPGA は消費電力に最適化された 60nm ローパワー・プロセス技術を使用しており

60nmってなんだよｗｗｗ
TSMCって90/65/55/40nmステップじゃないか？

ファーストフードはfirstじゃなくてfastだろ…

>>455
> 身内をさん付けっておかしいと思う。
自分をさん付けで呼ぶ人に言われてもねぇ・・・

>>461
はあ？

>>461
ん?

> 「レギュがあっちっち」　レギュって何?　
レギュレータだよチンカス

>455
　身内にさん付けは、刑事コロンボの
「ウチのカミさんが〜」で慣れてるので全然気にならない（あと 「嫁さん」も ね）。

だが、「奥さん」（「奥様」のくだけた言い方）は ”他人の妻”のニュアンスがある
（と私は思ってる）から、これについては自分の妻に使うのは確かに変に思う。

結局のところ、そんな使い方に聞き慣れてないだけかもしれないが。

>461-463 自動的に付く 名前欄 にかけたシャレかw

> ”他人の妻”のニュアンスがある
たしかに。

「カミさん、今日の下着は何色だい？　はぁはぁ」
「奥さん、今日の下着は何色だい？　はぁはぁ」

>460
ファーストはfirst、fastはファスト。
中学レベルの英単語だぞ。

>>467
フィストではなくて?

>>461
なんというセイロン

英語はファースト、ファストが米語、という話もある。
話し言葉では圧倒的に「ファーストフード」が多いっていう現実も。

よーし、パパ今日から自分のこと『お父さん』って呼ぶぞー

自分の子供を「くん」「ちやん」を付けて呼ぶ親。媚び売ってどうする。

日本人なんだから、子供には「お父さん」「お母さん」と呼ばせて欲しい。
　　(「パパ」「ママ」はあちらのお国)

悪いことをしたらはり倒せ。自分の子供だぞ。
怪我するからとカッターを使わせない親。アホ! 刃物は手を切って使い方を覚えるんだ。

流れぶった切りですみません。
どなたかお知恵を貸してください。

ALTERAのStratix2GX(EP2SGX90)を２個使用した基板で
Quartus�UのProgrammerからJTAGチェーンを見ようとしましたが見れませんでした。
ですがデバイス情報(型名、使用個数、チェーン順)はちゃんと見れるのです。

・Quartus�Uのバージョンは9.1
・Programmer ModeはJTAG、USBは認識済み
・コネクタ→244Buffer→FPGA1→FPGA2→244Buffer→コネクタ
・各TCK、TMSもコネクタ→244Buf→各FPGAへ入力
・コネクタ→Buffer間に22Ω／Buffer→FPGA間に33Ωのダンピング抵抗
・JTAGチェーンのハード線接続は正しい
・JTAGのBank電圧、USB用コネクタ、Bufferには同じ3.3V供給
・電源関係のハード線接続も正しい
・JTAG Chain Debugger を見ると入り口のTCIのラインに×
・書き込みケーブルはUSB Blaster、TerasicBlasterどちらも同じ現象
・何度試しても100％同じ現象

デバイス情報が見えるということは、チェーンが動作していると思うのですが
何がいけないのか分からず、対応も出来ません。

同じ現象が出たことがある方や、原因について思い当たることがある方、
どうかお知恵を貸してください。
お願いします。

>>473
ＥＳ品とか

>JTAGチェーンを見ようとしましたが見れませんでした。
>ですがチェーン順)はちゃんと見れるのです。

お手数ですが、質問は日本語でお願いします。(>_<)

>>472
父上、母上と呼ばせるのだ。

>>476
一休さんみたい

>>474
サンプル品ではありません。

>>475
申し訳ありません。
チェーン順が見える、というのはなしです。

ProgrammerをひらいてAuto Detectを押すと
普通はデバイス名が表示され、Add FileでROMをセットしますが
自分の場合Auto Detectを押すとチェーンが見えないというエラーが表示されます。
しかしデバッガーを表示すると、各デバイスは認識されています。

>>473
オシロかなにかで波形観測はしましたか

>>478
ここでいってる、デバッガ、って何のこと？

>何がいけないのか分からず、対応も出来ません。

設計や実装などが原因
あと頭脳タリン

ちょっとわからんのだが、ＩＣのモードはどうなっているんだろうか？
アルテラだとＭＳＥＬｘの設定が必要なんだが、書いていないって事は知らないって事かもしれん。
この設定がおかしいとＡｕｔｏでは認識できないのはなんとなく納得できる。

> ・JTAGチェーンのハード線接続は正しい

判断できる人なら動くはずだけどねぇ。
パターン長すぎとかデバイス間でTDI同士つないでるとか...。
じつは3.3Vじゃ駄目だとか。

できるならチェーンを切って、ひとつづつ動かしてみるか、オシロで波形見るか...。

コケたことがないのでわかりません。

>>473

ttp://www.altera.co.jp/literature/hb/cfg/stx2_sii52007_j.pdf

の 2-104、2-36図をじーっと見て、何か忘れているものない？

回路図は合っているけど、シンボルミスで...ご愁傷様です。

でも、チェーン不具合なのにデバイス見えてるって変だねぇ。
引き回し悪くて駄目駄目とか。
あと、244が７４HC244で波形トロトロとか。

>>485
>244が７４HC244で波形トロトロとか。
へー、HC244はとろいんですか?
何に比べて何の性能がトロトロなんでしょうか?

>>485
>でも、チェーン不具合なのにデバイス見えてるって変だねぇ。

>>478
>チェーン順が見える、というのはなしです。

　実際の結果と、本人の妄想が入り混じってるんじゃない？

くりさんのお話を聞きたい場合はあっちに行きますよ。
使い分けしてんですよ。名無しでいてくださいよ。

>>486
HC244とか、3.3Vで使えることになってるけど、おっそい。

LVとかLVCとかの3.3V駆動に比べると、格段におっそい。
波形がなまりまくりだ。

遅いおかげで助かることもあるけどね

おれは、イクのはっやい。

フリーのI2CのRTLって入手できないでしょうか。

opencoresに転がってる

某Q&A系とこっちと両方に投げたか

某Q&A系とこっちと両方に投げたか

大切なことなので二度言いました

>ID:eXKFnwAs

うるせーうぜー軽石豊広氏ね

FPGAを使用した回路設計をしていますが、教えて欲しいことがあります。
FPGAに仕様する電源のアンペア数の決め方です。
回路を試作すれば良いのかもしませんが、
FPGAがBGAのやつなので簡単でないことと、デバイスが高価なので、
簡単には試作ができません。どのように決めれば良いのでしょうか?
・Xpowerを信じる。というか、パラメータを入れるのが面倒だし、本とかな?という感じ。
・エイヤッで全部3Aを付けておけば良い
・データシートの消費電流を信じて、その倍の容量にする
・某評価ボード屋さんの回路図をダウンロードして、使用している電源ICから類推する。
　　　(あそこの回路図、ブツブツに切れていて見にくいんだよな)

2.5Vの電源が弱いと、デバイスに書き込む時にエラーすると言う人もいて、ビビっています。

>>498
エイヤ！で作った。

予想するリソース使用率と動作クロックで、全てのF/Fが毎クロック反転
てありえない条件で出してみて、これでギリ目いっぱいくらいを狙った。

試作も出来ない量ならば、チマチマ言わずに、コストを掛けて安全策を取って、
何かで変更できる時にギリに直せば良いさ。

動作周波数低いと、動作時よりコンフィグ時に消費するからそれ次第かも。

>>500
あるある

外部から直接Vccaux入れられるコネクタをつくっておいて
config時だけ外部供給できるように設計すれば安心だよ

Vccauxってコンフィグのときだけ消費するの？
知らんかった・・・。

アルテラはデータシートの最大値でよかった。
最大値はけっこうマージンがあるような感じ。

各メーカーが出している、消費電力計算ソフトは、使わないの？

コンフィギュレーションを更新しないようなボードだと、ツールの値でもいいけど、
アップデートの可能性があるなら、デバイスの最大値でいいよ。

そもそもFPGAって、なんで2つも3つも電圧が必要なの?
マイコンなんて、3.3VだけでOKなのに。
あるいは、3.3Vを入れてやれば、FPGA内部で降下させて2.5Vとか1.8Vとか
作ってくれればいいのに。
さらに言えば、なんでROMも外部にあるの?
マイコンのように内蔵してくれればいいのに。
また、RESET ICを内蔵してくれればいいのに。そうすれば、

マイコンみたいに
+3.3V→→→→FPGAで終わりになるのに。

コア電圧が必要でROMレスのプロセッサと比較すれば同じ手間かと

そういえばMAXIIってコア電圧用のレギュレータや
ユーザが利用できるフラッシュメモリって内蔵でしたっけ？

あとFusionにもフラッシュメモリが入ってたような気がした。

マイコンだけ使いたいならこんなところ来なきゃ良いのに・・・

>>509
FPGA使いの人は、スグにそう言うんだよね。

業界再編　秒読み開始か・・・・。

>>511　くわしく

latticeがactel買収とか？

Spartan-3ANのDDR2の使い方わかる人いますか・・・。
英語のマニュアル見てたらゲロはいた。マジで。orz

LatticeといえばLucentも買ったよね
落穂ひろいだ

とはいえ、第３の有力勢力が生まれるのは歓迎
AとXだけでも競争してるけど、もっと価格下げて欲しいし

>>514
Xilinxのスターターキットの回路図と、サンプルプロジェクトをそのまま使うと良い。

ゲロ吐くほどのマニュアルってどれだよｗ

ちなみにDDR2のことを知りたいなら
エルピーダに日本語のものがあるぞ。

エルピーダのDDR2の資料はDDRとの差分しか書いてないからわかりにくいぞ

DDR->DDR2とステップアップしてきた身だから、むしろ差分の方が楽でして。

日本国内の再編

>>506
それはI/Oインターフェース用の電源でしょ。
基本はCore電源とI/O電源で最低２種類必要。
複数必要なのはCPUも一緒でしょ。
PLDは手軽さが売りなのでMAX2やACTELなんかはIO電源3.3VでCore分も降圧器
内蔵してるけど・・・（ACTELのA/Dコン内臓は魅力的）
大規模デバイスは消費電流が多いので分けるしかないし、チャージポンプ
内蔵するスペースも無いと思うけど。

>>521
>複数必要なのはCPUも一緒でしょ。
マイコンは、殆どが炭田源。

>（ACTELのA/Dコン内臓は魅力的）
内蔵な。

>大規模デバイスは消費電流が多いので分けるしかないし、
ていうか、なんで1.8Vとか低いの?　3.3Vに統一とかしてくれれば、使いやすいのに。
「FPGA様」のために1.2V, 2.5Vの3端子レギュレータをご用意奉らないといけないのは、
なんかいやだ。

だいたいFPGAって、威張ってる感じがしてならない。
そのソフトやっている人も、なぜかマイコンを見下しているような感じ。
でもFPGAソフトのことはよく知ってるけど、ハードのことは全然知らない。
ていうか「おれはハードはわかんないし」とか言って、一線を引いてる。
それっぽく使えるのは、テスターの電圧と導通くらい。

単一電源で、A/D内蔵で、FlashROM内蔵で、JTAG OKで、パッケージがDIP40ピンからあって、
Xilinxで、そんなFPGAないかな。

その人がマイコンを見下してるんじゃなくて、
愚痴っぽいお前を見下してるってのなら、
その人のことは理解できそうだ。

＞ていうか、なんで1.8Vとか低いの?
そりゃ消費電力抑えたいしね。
大雑把に言って電圧1/2で消費電力1/4

>>522
比較するのならば製品グレード、土俵が違うと思う。
マイコン（H8）　　　　　　　　　　<===>　PLD（MAX、クールランナーとか）
CPU/DSP（x86、TI-C64系）　<===>　FPGA

じゃないか？

＞マイコンは、殆どが炭田源
そのマイコンってまさかとは思うけどPICとかの小規模なやつのこと言ってる？

PICやクラシカルな８bitマイコン程度まででしょう。DIPしか使えないみたいだし。
（あ、この辺のマイコンがどうこうじゃなくて。この辺も楽しい。）
今日日、マイコンもちょっと多機能な石を使うと複数電源になるよね。
この前使ったチップは1.8Vと3.3Vって構成だった。

>1.2V, 2.5Vの3端子レギュレータ
FPGA用の3出力のDC/DCを使うのだ。

質問です！

Xilinx の Spartan3AN を使おうと思っているのですが、
内蔵フラッシュへの書き込み方法が分かりません。
JTAG で見ると、Spartan3A コアとフラッシュの２つが
見えて、フラッシュへ書き込めばいいのでしょうか？

他のコンフィグROMに書込むのと同じ
Generate PROM file でMCS作ってフラッシュに書込み

>>529
普通に別々のやつは やったことあるの？

>>530 >>529
ただのSpartanなら使ったことあります。
コンフィギュレーションは、XC18を使いました。
3ANのJTAGが中でつながっているのか不安だったので。
JTAGピンをライターにつなげばいいんですね。
ありがとうございました。

スマン、ANだとちょっと違うね

JTAGチェインで見えるのはFPGAのみで、内蔵フラッシュは見えない。
iMPACTのメニューでFPGAに書込むか、内蔵フラッシュに書込むか選択できる
わざわざMCS作らなくてもbitだけで内蔵フラッシュに書込みもおｋ

Spartan3AN+iMPACTだと同時に内蔵FLASHとFPGA両方書けたりもする

そうなんですか。
内蔵FLASH と FPGA コアの接続の説明が載っていないので
どうなっているのか分からなくて・・・
まさか、SPI用のピンが出ているのかとかいろいろと考えてました。
JTAG つなげば大丈夫そうですね。
重ね重ね、ありがとうございます。

http://d.hatena.ne.jp/junnneko/

軽石先生ご光臨です。
毒舌吐く奴が現れtたら、それは嫁の重石。

>>473

ttp://www.altera.co.jp/literature/hb/cfg/stx2_sii52007_j.pdf

の 2-104、2-36図をじーっと見て、何か忘れているものない？

安いんだから評価ボードで試したほうが良いよ
俺なんかここでレスするために買った

>>473
あ〜あ、やっちまったな・・・

ボード作り直しか・・・

JTAGロジック修正して費用10万、フィルム代40万、部品取り外して載せ替え代・・・
うはっ！今年はボーナス無しだな

俺も過去複数の仕事を平行して仕事してたことがある。
月の残業時間が400時間オーバーを超え毎日朝の５時帰宅、
９時出社ということを数ヶ月繰り返した時期もあったが
JTAGが見れないというベリーイージーミスはやったこと無いぞ！

>月の残業時間が400時間オーバーを超え毎日朝の５時帰宅、
>９時出社ということを数ヶ月繰り返した時期もあったが
すげぇ。すごいですね。
(24+5)-9=10　1日20時間勤務
20時間 × 30日 = 600時間/月
600 - 8 × 22 = 424時間　　　　すげぇ。

体大丈夫でしたか?　ちょっと心肺です。

>>539
>月の残業時間が400時間オーバーを超え毎日朝の５時帰宅、
能無しですね。

>>523
５２３の意見にハゲハゲハゲしく同意

コイツ普段の生活もウジウジしてそう。

ところで４７３の続報は？

実際どこを間違えてるんだろうね？

>>541
オーバーを超え、とか言ってるもん。もう何もかもが能無しだよ。

まぁ「残業」なんだから、サラリーマンで、休憩時間や仮眠の時間もあるんだろう。

残業自慢＝無能

>>542
他人は自分を映す鏡。
その人は見下すようなことはしてないと思う。
彼がねたみの目でその人を見てるからそう感じてるだけじゃないかな。

まあ、同じ穴の軽石だな。

>>548
でも、ときどき
「あー、マイコンで処理ですか。ご苦労様です」とか
「あいつにはマイコンがお似合いだ」とか
「なんでマイコンなんかで　ちんたらちんたら　やってんの?」とか
「いまさらマイコンなんか　アホらしくてやってらんねーよ」とか
言うFPGAソフト屋さんって、社内にいません?

FPGAやってるのってなんかお高いんだよなぁ。ハード屋から見ると。
すぐ電源がおかしいとか、クロックのジッタで誤動作するんだとか、測定器使わずに言うんだよなぁ。
波形見てびっくりだよ。
クロックとデータが全く同じ位相だよ。
Fast Output Registeで出力してるからそんなはずないって、それだとほぼ一緒の位相になるの当然でしょ。
四の五の言わずにクロック反転してくれ。それだけで休出0にできるよ。
高級なCPU扱ってる人間もおなじだぁ。
回路図とリアルな信号見ておくれ。疑う時は証拠もつけてねっと。

>>551
なんで素人にFPGAやらしてるの？って思うけどなぁ。
ハード出身者がやるのが多いんじゃない？
ましてや、ソフト出身者にやらせるなら教育しないと。

>>551
激しく同意。

FPGAのソフト屋さんって、測定器使うのを嫌うよね。チップスコープだけでデバッグしてる。
ていうか、それしかできないんだろうな。
なのに「俺はハードウェア設計してる」とか平気で言うの。あんたのはソフトなの、ソフト。
FPGAのピンから期待通りの信号が出てきてナンボだと思うのに、
チップスコープではちゃんと動いているから云々・・・。
チップスコープがどういう結果を出そうが、そんなん知らないよ。
ピンから出てくる信号が、ロジアナやオシロでちゃんと観測できたら、初めて信用するよ。

半田ごてとかで泥臭く仕事するのがイヤなんだろうな、FPGAソフト屋さんは。
キーボード1つで、さわやかに、トレンディードラマのように華麗に決めたいんだろうな。いつもそう思う。
黙って聞いてりゃ、PC1台あればハワイのビーチでも仕事できる、って言い出しそうだ。

ハード屋の独り言ね。

とりあえず、時間も遅いから、今日は寝よう!

軽石がヒューマンデータの掲示板で開陳してたけど、初期値は信号宣言のところでやって、globalなリセットもなしなんてやる人たちだからなぁ。
どういう回路が合成されてるかイメージしてないのね。タイミングレポートも読めてないし。
chip scope,signal probeは曲者だ。現実”ぽく見えるから。”

FPGAならグローバルなリセットはなくてもいい。
絶対に必要と思ってたら馬鹿。

技術の腕うんぬんより人間性に問題があるのが多いからな

　中途半端に似たような仕事しているのに、お互いの仕事の中身は
理解できていないから、どうしても反発する事になる。
　人間性の問題なら対メカ屋の方が多くのトラブル原因になることが多い。

>>555
>chip scope,signal probeは曲者だ。現実”ぽく見えるから。”
その通り。1票。

>>553
>なのに「俺はハードウェア設計してる」とか平気で言うの
言えてるね。ちょっとFPGA使うだけで、よく言うよね。
「HDLの設計をしてます」ぐらいにして欲しい。

>556

ASIC屋さんの古き良きお作法だと、リセット時に初期値が入るように記述するし、simでもX伝播があるのでリセットは入れてたな。
端折るメリットってよくわからない。
FPGA内にもリセット用のリソースが用意してあるのに。
軽石と同じ記述してる？

HDL の設計できたらすごくね？

シミュレータと合成ツールも作らなきゃ。

>>561
わかったわかった、「HDLを書いてFPGAを使っています」でどうよ?

>>560
ちょっとマジで聞きたいのだが
たとえばRTLで記述された表引きテーブルが256バイト必要だとする。
表引きテーブルなので、必要な値を最初に入れる必要がある。

そのテーブルへの値代入は
constant := で確定してしまうか
リセット部分で代入するかどちらが理想的だとおもいますか？

ROMとして使うように設計した場合は
constant := で初期化してやるのが相応しいと思うが間違いだろうか。

＞「俺はハードウェア設計してる」とか平気で言うの。
俺はハートで設計してるぜ


てかてか

すまぬ、>>564は、>>563の発言です。

大丈夫ですよ、自作自演は2chの華ですから。

自分が影でどんなこと言われてるかも分からず仕事をする人・・・
そんな人がいるから、おれは波風立てないように生きてる

流れをぶった切って申し訳ないが、
今話題になってるFPGAのソフトって何？

FPGAのエミュレーションをするマイコンが出来たとか？

アーほんとに話ぶった切るな。
ソフト屋崩れが書くソースの事だよ。
WinCEから堕ちて来た軽石が象徴的存在。

FPGAが動く環境と、FPGA屋の納期遅れの言い訳のネタを提供するのがハード屋だからね。今日日。
五感で”電源が不安定だ”って言える神経がすごいわ。
PCの自作みたいに、相性悪いからレギュレータ変えろとか言い出しそう。

このレギュT

>>560
リソース消費が減るし、動作周波数が上がるよ。
実際はASICの時に困るから両方に対応できるように書いてるけど。

でもFPGAがらみのハードウェア設計ってどれも似通ってる気がする
よほど特殊な設計で無い限り、慣れてしまえばそんなに難しくないと思う。

XILINXのSpartan-3Aスターターキットを使ってMicroblaze開発をしてみようと思うんだが
サンプルプログラムのコンパイル、ダウンロードまではマニュアルをみて出来るようになったものの
C言語の組み込み関数一覧が見あたらないのでそれ以上のことができません
英語サイトも含めてかなり探しましたが関数リファレンスのようなものはないものでしょうか？
詳しい方よろしくお願いします

やることはいつもおんなじ

FPGAのソフトというのは、みなさんが毎日書いているHDLなことですよ。

VHDLやVelilogを書くだけで、ハード設計してると宣う(のたまう)みなさん、
HDL書きはハード屋ではなくて、ソフト屋さんですよということね。

マイコン上がりの人が書くHDLのことではないです。念のため。

>>575
EDKは入ってるよね？
EDKのDocディレクトリにある
sa_oslib_libxil_stdc.pdf
oslib_rm.pdf

FPGAはハードウェアロジックだっていうんだけど、
VerilogHDLとかで書いた情報を読み込んで、
うにうに・・・って回路がつながるの？

>>579
中の小人さんが電子ブロックみたいにつなげます。

>HDL書きはハード屋ではなくて、ソフト屋さんですよということね

そんな感じだね、今日日。

外ピンのsetup/holdもちゃんとしてほしいなぁ。
fast output regiterだから大丈夫って、それだから駄目なんだぞ。
何階言ったらわかるのか。自分で波形を見てみろよと小い(ry

波形を見ないのはHDL書きに限らんよ。
回路図で設計してた頃のASIC設計屋でもやっぱりそうだった。
奴ら現実の波形なんかロクに見てるとは思えない。

同じ社内の癖に、動作がおかしいから波形を見に来いと言っても、そんなことはありえないと言って決して来やがらない。
証拠を突きつけてやっとこ修正させても、1箇所直せば新たに2箇所おかしくなる、そんな世界。
奴らの世界では3アウトまでセーフなんだろ、とか陰口をたたかれていたものだ。

俺がいた会社は恵まれてた方なんだな。
設計してる連中はみんなオシロとかロジアナとかとお友達だったよ。

いい職場だね。
一人で路地穴とお城を独占できるのは、たまにしかなかったな。
ローテーションで融通していたから、ロジアナがない時には、オシロのプローブ４本でがんばったよ。
手間はかかるけど、工夫すればそれなりに何とかなるんだよね。

>551
ＦＰＧＡに入るとき、出る時それぞれ、クロックで同期化するのは基本だろう。
IBUFなどで同期化していれば位相が一致する事はない。
内部レジスタで同期化されているために発生しているとすれば、IBUF指定すれば直るはず。
おかしいからクロック反転してくれってのは、年寄りエンジニアがその場しのぎで叫ぶ根拠のないおまじない。
内部配線が変わるとディレイタイミングが変わってまた同じトラブルに出会う事になる。
お宅のＦＰＧＡやっている奴もたいしたことないけど、おまいもたいした事ないぞ。

AC特性の図とSTAのレポート持ってこいやー

>580
「電子ブロック」はどちらかというと ASIC寄りで、
FPGAは 同じ学研の 「マイキット」の方が似てると思う。

まあ多分 >579は「電子ブロック」や「マイキット」を知らない世代だろうけど。

FPGAソフト屋なら自分でロジアナとかつくればいいじゃんて思う

> おまいもたいした事ないぞ。

たいしたことない奴らに、毎度同期回路の基本を教えるのに疲れた。

>　内部配線が変わるとディレイタイミングが変わってまた同じトラブルに出会う事になる。

念のため、制約もよろしく。

珍しく回路図のこと聞きに来たと思ったら、またFPGAのPinアサイン間違いだよ。
聞き方が”回路図間違ってるようですが”

氏ね、疲れた、もう帰る。

>>589
半月ほど休暇取ることをオススメします。
ご自愛ください。

あと、配置配線で制約が守れなかったら、warningじゃなくて、errorで止めてくれ。。
現実世界ではerrorだ。そんな不完全なものリリースするなと。

それ配置配線以前に、論理と合成で勝負ありだから

毎回同じトラブルって、、対抗のデバイスのデータシートも持ってない？

あの人たちが、そんなもの見るわけないでしょう....。
HDLの教科書だけですよ。

なんか、Warningがいっぱいでるんだよねぇ。wireだとかregがうんたらかんたらって。
よくわかんね

削除しちゃえば出なくなるよ。

>>589
何回も教えないとだめなのは相手が無能なのかもしれんが、教え方が悪いんだろう。

制約以前に、おまいの指示（クロック反転）が間違えているんだから救いようがない。
環境がわからない状態じゃおまいも教えられないだろう、聞く時には必要な情報くらい書けボケ爺。

>珍しく回路図のこと聞きに来たと思ったら、またFPGAのPinアサイン間違いだよ。
>聞き方が”回路図間違ってるようですが”

この件だけは半分だけ同情してやるよ。
ただし仕様書が回路図通りになっていたとしていた場合だけどね。
仕様書と回路図と違っていたら回路図描いた奴のミスだ。
土下座してＦＰＧＡのピンアサインを変更してもらえ。
逆だったら、相手を罵倒して直させるのを許す。

（・Ａ・）ｻﾂﾊﾞﾂｲｸﾅｲ!!

やっぱ、何回言ってもわからない奴が問題だと思うよ。
珍しくオシロの使って見てるなーと思って覗くと、リセットの波形がおかしいって。
それは電源の立ち上がりで、あんた用のは800mｓ後だよと。


>596

ゴクロー。あなたみたいな人がFPGAサイドのリーダーだったら救われるよ。
貴重な人材だ。健康には気をつけて。
FPGAの連中に文句言うのやめて、Cypressのロボクロック君にお願いするよ。
専守防衛。制約の指導とか、中まで踏み込みません。
仕様書のSetup/Holdももういいです。

いまはFPGA部隊のほうが数多いからなぁ。
しかも外注やら派遣だし。
まったくもって、FPGAのソフト屋。

>589

よくわかる。今日はゆっくり休んで、明日の出勤に備えて。
でしょ。日曜だけど。

工程後半はつまんねー火の粉を払うのと

論理回路設計とソフトウェアという１８０度違う分野が
コーディングという手法で解決できてしまうのが問題？
教科書が絵に描いた餅すぎる？
口出しｽﾏﾇ

FPGA周りのタイミング調整。本来は、今でもタイミングは”設計”なんだけど、

>>598
審議ちう（以下略

ひょっとして、仕事のグチを2chにかいてるのか？
・・最低

ム板なら、マ板に書け、で済むんだよなぁ。
ここだと、氏ね、としか言いようが無い。

>600
タイミングは、ロジック石で組む場合ははっきりと見えるけど、
論理式で設計すると見えにくい。
だからか、ロジック石経験者はタイミングに気を遣うけど、
ソフトから入った人はぞんざいに扱う傾向がある。

クロックの↑と↓のどっちのエッジでデータが有効になるか、なんていう
基本中の基本すら気にしないなんて設計者としてどうかしてると思うけどな。

唐突に国語のレッスンするあたりここのスレの人間って変わってるな

> 、ロジック石経験者はタイミングに気を遣うけど

気を使うというよりは、ディレイラインで強引に辻褄合わせてたから、うちのオサンらはPLLで調整するもんだと思ってるみたいね。
崩壊寸前の多相駆動システムになってる。
リソースがきつくなってくると破綻して、seedsを変えてコンパイルしまくりで対処....。
ちゃんと動けば、究極チューンともいえるけど、もはや非同期システム...。

シロウトうざいよ

自称プロのグチ合戦ですかｗ

動けばよくね？
ってソフト業界だと９割以上がそんな感じだけど、ハードにも似たようなもんがあるのね・・・・。

＞ディレイラインで強引に辻褄合わせてたから
昔はとにかく遅かったから１クロック単位で遅らせていたらとんでもなく
無駄時間が増えてしまうしでね
そういう感覚というのはなかなか抜けないかもな

そういやXilinxでもCLBを一つ一つ手作業でつないでいた時代の製品は
ちょっと変更する度にあちこち調整しまくらないとどうにもならない
位遅かったっけね

Spartan-3ANのキットもってるかたでわかったら教えてください。

クロックにCLK_AUXを使おうと思ってるんですが、CLK_AUXは133MHzとあるんですけど、

always　@(CLK_AUX)
begin
　　　処理
end

とやれば、266MHzでいくのかなぁと思ったんですけど、だめなんでしょうか？

まさに『動けばよくね？』って感じだな

>>612
その記述だと順序回路じゃなくて組み合わせ回路が出来上がるよ　→　Verilogの勉強したほうがいい
エッジトリガのフリップフロップは立ち上がりor下がりのどちらかでしか動作しない　→　同期回路の勉強をしたほうがいい

どうしてもデュアルエッジ動作させたいならこんな方法もあるけどおすすめできない
レジスタが倍要るし、タイミングアナライザがちゃんと理解してくれるか不安
実際にハードマクロのDDRメモリ駆動回路はこんな構造になってたりするけど、内部記述に使うべきではない
例：カウンタ(出力：cnt)
always@(posedge CLK_AUX) cnt_p<=cnt_n+1;
always@(negedge CLK_AUX) cnt_n<=cnt_p+1;
assign cnt=CLK_AUX?cnt_p:cnt_n;

>>613
本格的に学んでもいないし、語学力も無くアホなのでトライ＆エラーでやるしかないのです。
とりあえず動くものが、まともにできるようになったら、基本に戻ろうかと。
じゃないと挫折する。

>>614
指摘のとおりですた。（Ｔ．Ｔ）
always @(CLK_AUX)だと一回しか動かんみたいです。

266MHzクロックがほしいならDCMで倍クロックにすればいいのでは?

>>578
それは気づきませんでした。ありがとうございます

>>607
多相クロックは、別々のクロックで駆動される信号の同期化をきちんとやらないと、
まともに動かない回路になるから嫌だよね。

>>616
倍にできる技があるんすか・・・？
やりたいことは、DDR2 SDRAMをいじりたいんです。
というより、BMP画像を読み込んで、VGAに表示してみようか。
BMPのフォーマット、VGAへの表示はできるので、それでは、画像がでかい場合を想定して、
512Mbitも要領あれば動画もいけちゃうな。げへげへ。と妄想したので、DDR2 SDRAMを勉強しようかなと・・・。
私のでたらめ翻訳では、125MHzが最低でも必要ってなったので、266MHzなら余裕かなぁと。
そしたら、動かないでやんの（Ｔ．Ｔ）

土曜日に国際ロボット展行ってきて、感動したから感動の薄れぬうちにと思ったけど、、、

そのBMPはどこに、入ってるの？

>>620
RS232-Cでやろかなと。
当初はSDカードに入れようかと思ってたんだけど、DDR2 SDRAMで躓いたから（Ｔ．Ｔ）
RS232-CでパソコンとSpartan-3ANでつないで通信しつつ、DDR2 SDRAMにWRITEして、
書き込みが終わったら、DDR2 SDRAMからREADして、VGAに表示する予定です。
JPEGとかは、VerilogHDLがまだまだわからないことだらけ＆不慣れなので・・・単純なBMPにしよかと。

最低が125MHz なら 133MHzを使えばいい。
本当に 266MHz（DDR2-533）で動かせたら逆に凄いぞ。

>>619
スパルたんは良く知らんけど、DDR用のIOモジュールないの？
LatticeXP2は内部クロックの2倍のクロック(4倍のデータレート)のDDRを扱えるIOブロックになってる

>>623
たぶんある。
けど、そこはそれ。なんとなく全部作ってみたくなるのも世の常・・・。

>>623
Coding以前に設計仕様書を書け
最初に静止画をSRAMぐらいから始めたほうがいいと思うよ。

>>623
Spartan3A(またはAN)に両エッジで取れるIOはある。
しかしデータリード時にDQS(データストローブ)を半波長ずらすような
機能はないので、地道にディレイをいれつつ低スキューにする工夫がいる。
(アプリケーションノートにLUTでディレイライン作る用例がある)

Spartan6だとDDRコントローラのハードIPがあるのでだいぶ楽になるらしい。

今日はSPIインターフェースのシリアルフラッシュのリードステータスの応答がないから見てくれとの問い合わせ。
メモリ出力がLぱなしなんだとか。
実機で見ると、出力になんかパルスが見え、入力はL。ん？。

FPGDI

FPGAのDIとメモリのDI,、DOとDOつないでたあよ。自分で見つけてくれ、頼むわ。

でも、回路図のネット名難しいね。INとかOUTにしちゃうと。

ほんと、ピンの外のことはお構いなしだよね。
リアルワールド見りゃ一発なのに根。

DIとDO,とかTDI,TDOの悲劇はよく聞く話だね。

簡単なルールを作ればミスはへらせる
がんば

>>608
>シロウトうざいよ

　おい、コラ。人のコテハン、勝手に使うな。大体、本人ならこの手の
煽り文句、軽く30行は書くから、成りすましたいなら、もっと頭使いな。

>631

読点(、)使いすぎ。

>>632
>読点(、)使いすぎ。

それが、本人の特徴。

>読点(、)使いすぎ。
低脳で、あれって?文しか、作れないって、ことニダ
低脳、何やっても、駄目って、見本だな
つまりだ、HDLであれ、プログラムであれ、あとは、お前ら、分るよな
お　ナ　時

>>634
>つまりだ、HDLであれ、プログラムであれ、あとは、お前ら、分るよな

　うーん、おしい。あと30%ほど増量すれば、もう少し本人のレベルに近づけ
ると思うぞ。

HDL、は、ハード、じゃ、ない。あれ、は、ソフト、だよ。

>>636
まあ、そう言うなって。
ここの人たちの多くは、半田ごても握らない、ICのデータシートの読み方さえ知らない、
「自称ハード設計者」ばっかりなんだから。

エッチングとかいうと別のことを想像しそうな連中ばかりだな

>>613
本格的に学んでもいないし、語学力も無くアホなのでトライ＆エラーでやるしかないのです。
とりあえず動くものが、まともにできるようになったら、基本に戻ろうかと。
じゃないと挫折する。

>>614
指摘のとおりですた。（Ｔ．Ｔ）
always @(CLK_AUX)だと一回しか動かんみたいです。

>>637
激しく同意

まちこ先生

>>637

まったく。
もっとも、ハードの人と、FPGA屋さん？HDL屋さんは別の扱いの方がいいかもね。
Winアプリの人と、ファーム屋さんは別人種だし。
抽象度が高いほど、中傷対象。

だよな。
ハードが原因かHDLが原因なのか切り分けもできないのに、
俺はハード設計屋だって言うなよ。
ハード屋ではなくてHDL書き屋です、と言えばいいのに。
ハード屋は、
・ハンダ付けが一人前に出来ること
・測定器がサッと使えること
・電子部品の知識があり、データシートが読めること
・ハードウェアの故障が直せること
・簡単なケーブルは、自分で作れること
・チップスコープだけでなく、ロジアナやオシロで期待する波形が出ていることを確認できてHDL作成終了と心得ること
このくらいの要件は備えているべき

>>643ができないFPGA屋さんなんているの？
どういう会社なんだろ。IP屋さん？

職業としてのハード屋だよな？
だったら、そんな新人レベルのことじゃなくて、
ボードの開発設計ができるとか、
そういうことだと思うけどな。
FPGA/PLDに限れば、
仕様設計〜実動作確認までできるとか。

>>644
そういうのを蔑称で「HDL屋」と呼ぶ
HDL(だけ)屋

ソフトの人でも一部の人は >>643 くらいはできるけど、
大体はエディタとデバッガしか使えない。
こういうのは「ソフト（だけ）屋」

ははは、だけ屋さんね。

643が無能なだけじゃないの？自分じゃ何も出来ない文句「だけ」

文筆業と呼んでくだしあ。

だけ屋〜さおだけ〜

玉無しですね。

ハード設計屋でも簡単なソフトのプログラムぐらい出来ないとエンジニアじゃないよな
プログラム作成っていまやエンジニアなら当然出来る基礎技能だろ
FPGA/ハード屋でもプログラム全くできないでは仕事できないだろ
お前らもアルゴリズム開発時になんかのときはソフト屋してるだろ

>>643
自称ソフト屋の俺でも出来るｗｗ

会社の規模と、スキルの幅は反比例するのココロ。

会社の規模が大きくてもちょっとした作業なら
自分で色々するでしょ・・・

それはまあ正式なものはしかるべき部署に
依頼する必要はあるけどさ・・・

なので、大きなところはちょっと窮屈だったなぁと。
半田ごてはおろか、唯一のアナログテスタが電池切れ...。
なんてところにいたこともあるし。

いまは機構から何でもござれです。良くも悪くもｗ。
給料とスキルは反比例....かも。

>653
俺もソフト屋だが、>643にある事は一通り出来る。
昔いた会社は、ソフト屋の俺にIFボードの製作から始まって、
回路の設計確認、量産試作基板組み立て（チップ部品有り）、
オシロ使って各部波形確認までやらせてくれたよ。

>>657
>波形確認までやらせてくれたよ。
多くの人が「波形確認までやらされた」と言うのに、
やらせてくれたと思えるのは、>>657はいい人だね。
そういう人ばっかりだと　いいのにね。

>657

もはや、ソフト屋じゃなくてよろずや（敬称）でしょう。

>>656
FPGAのHDL書きの人でも、仕様打ち合わせから設計、PG、デバッグまで、
頭からしっぽまでやらせてくれる会社にいることを、幸せに思っていいと思う。
大会社の人はスグに「俺はソフト屋だから」「ハードわかんないから」という線引きをして、
近づこうともしない。そんなことでは良いソフトすらできないと思うんだけどね。

僕は、子供の頃からハード一色で、会社でもソフトはやれなかった。趣味でPICで遊ぶ程度。
で、それがイヤで独立して、一人自営してる。
打ち合わせから納品まで、全部自分一人でやらないといけない。
やりだした最初の頃、ソフトは悲惨だった。右も左もわからず、徹夜の連続。
ボロボロのソフトを納入した。FPGAにしても同じで。マイコンと作法が全然違うので、
またまた徹夜の連続でした。まだまだ勉強が足りないです。
でも、会社にいて「ハードだけ」でやっているより、仕事をシステム全体として見ることができるようになり、
自分にとって、とてもプラスになった。

せっかくどちらもやれるチャンスがあるのに「ハードはわからない」とか
「ソフトはやらない」と言っている人を見ると、
その人個人として、何か　とてももったいないことを　しているように思う。

連投すまん。

だけ屋　に　よろず屋。　今日はいい言葉を見つけたような気がする。

器用貧乏にならないようにな。

>>660
うらやましいね。
実力もない香具師でも仕事が取れる時代っていつ頃の話なんだろうか？
最近じゃ、同じ位いできる人でも仕事がない。

技術的に経験がある＝仕事ができる、じゃないからなぁ・・・。
ないよりあったほうが良いけど。
それ以外にも重要なことはたくさんある、ということだろう。

>>663
さすがに今年の不景気は大打撃だよ。
まだFPGAは弱いけど、それ以外は広く浅くできる(と思われている)ので、
ソフト、ハードの改造とかは、それなりに来ている。
新規設計製作はなく、改造改造が多いね。

>>663-664
経験、知識もろくにないところによく仕事出だしたなと俺は思ったよ。

俺的には技術者も会社の戦略なんかで言われる"(技術の)選択と集中"の時代なんだなと思うよ。
対象分野に関する知識・技術一流でかつハードもソフトも一流にできます
になれるなら良いが。 もし、たいしてソフト技術要らないハード屋のお前らのところにハードもソフトも
"2流"にできるの来たらどうよ？

ソフトのわからんやつが、いいハードをつくれるわけないやろ！

>>666
それが所謂器用貧乏でしょ。
ハード１流で周辺分野は3流あたりを目指せば良いと思う。

> " もし、たいしてソフト技術要らないハード屋のお前らのところにハードもソフトも2流"にできるの来たらどうよ？"

日本語が二流なのは困る。
なにが言いたいのか判らん。
読点よろしく。軽石さん(^。^)。

ところで
受託なり派遣でFPGAって
１０年くらい前は１人月１００万円くらいだったが、
今もそんな相場は維持出来てるの？

うちの会社は150万だよ。
というかそのくらいにしておかないとくだらない話が
舞い込んでくるからフィルタ代わりらしいけど

>>670
それ元請けの単価だろう。
その金額でFPGAの設計だけはうちの周りではないな。
８０万で、ブロック仕様設計＋コーディング＋デバッグだな。
その金額だと、取りまとめとかやる人の単価です。

>>671
話聞くだけでも意外と楽しいと思うけどね。
難易度高いのが多いならそれくらいはするかもしれんが、それだけ出す価値のある仕事ってなんだろう？
よほど仕事が速く、確実でないと頼めんな。

>>670
自社の社員すら仕事無くて辛いのに、派遣に１００万払う余裕は無いよ

>>671
残業も見込むなら妥当な額だと思うけど、今そのレベル出してくれるところは少ないorz
くだらない話って、小規模開発とか短期開発とかのことかな

>>672
元請けだと、８０万で仕事受けたら、普通に赤字になる
残業無しでも、１００万くらいは無いと辛い
でも、仕事無いから結構ギリギリの案件も取ってるよ
そいで残業無しでこなせとか、厳しい仕事になるんだけどね

優越感に浸ってんじゃねーぞオッサンども

>674
なにもできねぇガキは、テスターかってこい。
話はそれからだ。

>>671-673
下請けの会社なの？
下請けでも、受けたのを開発・製造ぐらいしているよね
それとも、設計だけ(設計だけ屋会社)？
自社製品を開発して売っていないの？

FPGA自体を論理回路シミュレータ上で作ってさらにそれ用の合成プログラムとか作ってる人いますか

>>676
受託と製品の両方
受託の場合は試作までかな。

>>676
基本的に設計請負だけですよ
自社製品なんて無いし、基盤や筐体、製造は他の会社に出している
そいで仕事が減ってきたからって、自社製品開発をとか無理な話が持ち上がっているような状況orz

>>676
うちも基本設計請負で、自社製品が少々。
設計請負が激減したので空いた時間で自社開発をやっているが、まだ金にはならない。
自社製品も時々注文があったが、最近はめっきり落ちてしまったので、自己資金の枯渇する日も近い。orz

ソフト屋さんでも請負->自社商品という話を聞いたが
やっぱり状況は似たようなかんじ。

ソフト・電気屋・メカ屋....工業全滅？

>>681
うちの主とするLSI、ファーム系ソフト、回路、筐体は厳しい。契約更新打ち切られたりしてる
請負元の経営が危うくなってるとこもあって、ひやひやだよ
ボーナスまともにでるのかな・・・管理職じゃないから、酷いことにはならないとは思うんだけどｗ

それでもソフト屋は、次の職を見つけやすい
ハード屋は、次が中々見つからない

でもハード屋って、後輩が育たないよね。
PCを使ってこなす仕事だと、スグに覚えるのに。
オシロ、ハンダごて、ケース加工、ハーネス作り、基板製作、
部品実装、部品調達、
感電、発煙、部品破裂、赤熱、過熱、ノイズ、誤作動、怪我、出血、

いいこと何もないか。

おまけに基板ができれば濡れ衣着せられるし。

しかもやたらに試験やら書類やら多いし。
故障率・化学物質・部品の承認図・安全規格・作標.....
温湿度・振動・梱包・絶縁/静電気・電波.....

ISOのおかげで不具合対応の時に技術の人間が現場入って
改修とかもやりづらいし。また書類と判子ですよ(怒

スレタイ読めないｷﾁｶﾞｲ（藁）どもは出てけよ。

金が無いなら、国の助成金を使って仕事すればいい
経費の半分を補ってくれる、FPGAボードを２０００万で作れば１０００万だしてもらえるｗ
実費の１０００万は自己負担だけど・・・領収書なんてどうにでも・・・ｗ

>>685
すごいね、そんなに覚えることがあるんだ。ハード屋って大変だな。
やっぱりFPGAのソフト(HDLのこと)の「だけ屋」の方が、楽だね。
ノイズ関係ないし、温度関係ないし、振動も承認図も関係ないし。

>685
FPGAだけ屋の指導もあるぞ。
紆余曲折の成れの果てにFPGA担当だれもぽかーんでクロック反転しろなのに、お前の指導が悪いとか言ってる連中だ。
指導されるのは恥じだぞ。

やっぱ、HDLの上で ソフトウェアテクニックを磨いてるだけのほうが楽だな。

動かないときは、ハード屋に見てもらおう

だけ屋　発見。

>　ソフトウェアテクニック

所詮回路図の置き換えなので、そのうち破たんするとおも。
スクリプトとかに長けた方がいいよ。
simでstimulus生成するとか、条件入れるとRTLがにょろって出てくるとか。

どなたか、マルツパーツのMFPGA-SPAR3E基板と
特電回路のjwriterを組み合わせて使っている方は、いらっしゃいませんか。

JTAG接続すると、
TCIだけはずす⇒jwriterのLEDは消灯（待機状態）
TCIをつなぐ⇒jwriterが赤点滅（Vref検出できず）
となり、接続できません。

訂正　TDIじゃなく、正しくはTCIです

>>693
で、特電さんは何と言ってるの?

>>693
前半の使いがいるかと後半の接続できませんとどう関係するニダアルか？
ウリはあまり日語できないニダアルから？ニダよ
恥ずかしがって重要なこと言わないのイクナイニダね

>>694　TDIなんて>>693に出てないニダよ
ウリと同様、日語だめアルネ。日語學習加油ニダ

なんでｼﾅとﾆﾀﾞが混じってるんだｗ

呼んだ？

>>689
泣いて逃げ出したと思ったけど、まだいたのか。

困った時のクロック反転てのは馬鹿のやる事。
クロックの同期化をちゃんとやれば、反転クロックなんてトリッキーな小手先の対応なんて使う必要はないんだよ。

そうそう、思い出したよ。
ちょっと前に時々おかしくなるロジックがあって、全部のロジックを見直していたら１箇所だけ反転クロックを使っている所があったんだよ。
原因はその場所だった。
入力信号が多かったので、ディレイが大きくて本人は苦肉の策としてクロック反転したのだろうけどやってはいけない典型的なパターンだった。
ちゃんとすべてを同じクロックでたたくようにしたら、その後は全然問題なく動いてくれたよ。
不具合になる頻度が１時間に１回とかだったので本人の確認ではたまたま動いているように見えただけだったみたい。

ま、爺の相手したＦＰＧＡだけ屋のレベルも対した事がなさそうだけど、指摘しているやつも同列だから愚か者同士バグをなすりつけ合えばいい。
クロック反転させても不具合は改善していないだろうからね。
直っているように見えても一時的なもの、１日くらいランニングテストすればボロが出るよ。

> クロックの同期化をちゃんとやれば、反転クロックなんてトリッキーな小手先の対応なんて使う必要はないんだよ。

ちゃんとできないFPGA馬鹿が多いっての。

>　時々おかしくなるロジック

ちゃんとタイミングレポートみろよと。
ロボクロックなんか使わせるなと。
ハード屋がお膳立てしてやってるのに気がつかない不遜なFPGAだけ屋。

つーても、ここはFPGAだけ屋のスレだったな。

そうそう、ほかのはデータシートもあって、”設計”できるんだけど、FPGAは外で調整地手やんないといけないんだよな。
中は首突っ込まないが、入りと出だけはしっかりしてほしいもんだぜ。
ランニングテストなんか頼るなよ。自分じゃやらねーだろうし。
わかってる？>699の口だけ坊や。

まぁ、そんなどうでも良い話題はおいといて。

ロジック中で信号を遅延させる場合ってVerilogだとどう書くのが正解？

入力されるクロックとデータバスのタイミングが際どいのでクロックより少し遅いタイミングでデータを取り込みたいんだけど。

>699

逃げずに指導的模範解答よろしく。
私は経過を見守ろう。

ダミーゲートで外だし中いれ

>703
答え書いているけど理解できないんだね。

もう少し判りやすく教えて上げないとダメなんだね。痴呆老人さん。

ＦＰＧＡから出る出力される信号をクロックに同期させるだけだよ。
出力する信号でセレクターを通したり、反転やＡＮＤやＯＲが必要な場合はその信号もクロックで叩いてから出力する。
１クロック分特定の信号が遅れないようにその信号に関係ある信号もクロックで叩けば問題はない。

そうそう、あんたが見ていた信号が間違っているって事もあるから回路図見直しもやる事だね。
仕様書と回路図のチェックはちゃんとやったかな？

>703
702に模範解答してね。

早くレスしろよ>703　D44++iBQ
自分で言った事の責任取れよ。

>707
根本的原因は、日本語の理解能力の問題だな。
一朝一夕に解決しないのがよくわかったｗ。

FPGAは痛い奴が作ってるんだな。
すき放題なはずだわ（呆

ご参考　一朝一夕　= いっちょういっせき　と読みます。

>>710
どうでもいいことだが、IDがｗｗｗ

>>709
使えない爺どもは早く引退してほしいね。
ただでさえ席が減っているのに、化石化した爺連中が席から動きゃしねぇ。
ルールで一度は席を立たなきゃいけないのに、居座ったままだからとっと田舎で畑でも耕してくれ。

> 使えない爺どもは早く引退してほしいね。

実力で取り返せって。

>　ロジック中で信号を遅延させる場合ってVerilogだとどう書くのが正解？
> 入力されるクロックとデータバスのタイミングが際どいのでクロックより少し遅いタイミングでデータを取り込みたいんだけど。

↑こういうのを指導してくれ。俺は本来担当外。
余計な仕事させないでくれよ。

匿名掲示板で責任て

>705
いろいろまちがっとるな。配置配線未経験の論理屋か。
んで、アスペルガー患ったり、FPGAだけ屋も、それなりに大変なんだな。
お大事に。

>710
ID素敵杉

安易に1clk叩いて同期化とか言えちゃうような対策が出来るレベルなら
それで済ませた方がいいよなぁ。

お気楽だわな（w

>>715
ASIC屋から"FPGAの配置配線ってなんじゃこりゃ、これで配置配線なのか"って言われたことあるよ。
論理屋が配置配線するFPGAの世界ってまだのどかな世界だよな。

0.18μm世代以降のASIC設計からIPコア開発を経てFPGAに移ったが、
確かにFPGA一筋っていう人の設計や、0.35μm世代以前の半導体をやっていた人の
クロックの取り扱いやタイミング同期に対する考え方は、
未だに凄い大冒険をしているように見える。

>>717
「これで配置配線なのか」というより、
「これがFPGAの配置配線」なんじゃないかなぁ。
どっちも大変だし。

とはいえ、FPGAはリソース使用率が低ければ、
あまり考えなくてもいいけど。

>>717
ASIC屋さんの言いたい事もわからんではないが、
メタルで直接繋げるのと、配線スイッチを設定する事
しか出来ないFPGAを比べられてもなぁと思う。

電子ブロックとマイキットくらい違うぞ（w

FPGAの使用率が上がってくると、ディレイが大きくなってアウトになるケースあるよね。
しかも配置配線の時間がだんだんとかかるようになってくる。
そのうち、配線は出来るけど、Setup/Holdタイムが要求仕様を満足できなくなってくる。
仕方がないのでスロット回してよさそうな配線を探すはめになる。

最後は運頼みをするしかないのが、最近の最先端のＦＰＧＡ開発。orz

それは入れ物の選択の時点で設計ミスしとる
もしくはピン振りがいい加減

つまりお前が悪い

パッケやダイを好きなように選べるとは！
なんとウラヤマシイ環境！！（w

マルツのspartan3eボード（2007年DWM付録同等にフラッシュ実装）に
parallel-3互換自作ケーブル（74HC367使用）接続してJTAG自動認識
するとunknownデバイスが22個も出て来てまともなの１つもない状況
になるのですが、これってケーブルの問題でしょうか？
ケーブル供給電源2.5V､3.3Vでも同症状。XC9572XLでは実績あり。

>>724
はい、そうです。
どうしたら良いですかは質問してないので答えませんが
それでは可哀想なので超お勧め方法だけ教えます
Xilinxの純正ケーブルを使ってください

まず、ゴーグル先生で調べましょう(^。^)
http://www.nahitech.com/nahitafu/dwm200501/spartan3.html

なんでみんな純正を使わないのかな。
不安がゼロなのに

純正も持ってるが自作ケーブルで十分。純正でも駄目な時は駄目。

日本アルテラ株式会社との代理店契約解除について
当社は、このたび、日本アルテラ株式会社の代理店戦略の変更に
より、同社との間で締結していた 日本国内における販売代理店契約
を、平成 22 年 3 月 31 日をもって解除することで合意しましたの
で お知らせいたします。
お問い合わせ先： 丸 文 株 式 会 社 広報室

アルテラは何がやりたいんだ？

ActelよりLEが多くて小さいパッケージっていうと
やっぱspartan6の8x8mmくらい？

LEって何?
ラッチイネーブル?
ロジックイネーブル?
ラッチエレメント?

ところで、Spartan3 と Cyclone3 だと、Cyclone3 のほうが
FF が多いような気がするけど、間違いないですか？

スパルタンもサイクロンもピンキリなんだから比較条件がないことには…
同ピン数とか同価格とか、シリーズ最大容量とか。

>>732
なんで4つ目の組み合わせを書かないんだよｗ

なんで釣られるんだよｗ

先生達の会社は、純正(または保証のあるサード製)のダウンケーブルだけではなく、普通に自作ケーブルも使って開発してるの？
趣味だったら自作ありと思うけど、開発に必要な数の純正･サード製すら用意できないぐらい貧困会社って多いの？
そんな貧困だと開発PCも中古購入してるのかな。で、もっと貧困になると、請負先から開発機材一式提供してもらってるの

そうです。　PCも開発ツールも居室も測定器も全部客先がそろえて
くれます。
なんせ殿様商売ですから。

いや、USBの使ってる。

とりあえず純正はコネクタ大き過ぎる。
あとQAや外部の会社と情報を共有するために、
ケーブル一本だけでテストプログラムが走る仕組みが必要だろ。

考えてもみろよ。
お前は、回路まで公開されている簡単なダウンロードケーブルさえ
動作の怪しい物しか作れない奴が作った装置なんか信用できるか？

>>741
5拍手

>>737
だいたい開発費で買って、その都度処分してるよ
何かあったときに純正で無いことによるものが原因だったら、責任おえないしね

使う物だし、出来れば経費で数個買いたいんだけどねぇ・・・・

>>737
能力の無い所はメーカーのお膳立てが無いと何も出来なかったりするね。
データーシートを読む実力があれば自分が保証すれば良いのだから自作ケーブルでも全く問題ない。
そもそも純正使った所で、メーカーは保証なんてしないし、何本も純正ケーブル買うなんて愚の骨頂。
そんな無駄金あったらFPGAのランクを上げたり設計時間に当てたりした方がまとも。

724です。ググってみると低電圧での速度が問題で低電圧でも高速で動作するロジック品種
を使用、出力コンデンサは外す、あたりが一般的対策のようです。
TC74VHC244が秋月にあったのでそれで再製作、しっかりデバイス認識できました。

ググってみると、というか726リンク先で十分でした

軽石も役に立つのか。つか偽者だろうけど。本物なら役に立たない。

>>744
自作ケーブルのコスト　＞　純正品のコスト

工数＆製造考えたら、純正品の方が安くない？

自作が安いのは確かだけど、純正品も言うほど高くないと思うんだが

>>744
>そんな無駄金あったらFPGAのランクを上げたり設計時間に当てたりした方がまとも
そんな無駄金あったら
FPGAのランク上げるって、なぜSP3をSP6とかに無駄金あるとするの？
そんな無駄金あったら
設計時間に当てたり、なんで無駄金が設計時間に化けるの？　
能力のある人の言うことは、超飛躍してて低脳には理解不能なんですけど,orz

>>750
設計を外注しているんじゃない？

>>744
>そもそも純正使った所で、メーカーは保証なんてしないし、
そうそう、何も保証はないよね。
だけど「デバイスに書込めることを確認している」ところが、自作品と異なるのよ。
Spartan3
Spartan3E
Spartan3A
Spartan3AN
Virtex2
Virtex2pro
Virtex4　　　　などなど
これらをメーカーが「ちゃ〜んと書き込めるね、よしよし」つて、確認してくれるわけだけど、
自作ケーブルで、それができる?
「○○くん、君の自作のダウンロードケーブル、Spartan3ANに書けるかな?」
「行けると思いますよ、いつもSpartan3Eではノーミスですから」
そんな未確認なケーブルで書けたとしても
「ホントに大丈夫???」と聞かれたとき
「いいと思います。だって動いてるじゃないですかぁ〜」としか言えない。

時間より金が大事なら自作もありだと思うけど
一本くらいはリファレンスとして純正を持っておきたいよね

>>752
>>744さんのケーブルは自分保証付きですよ(ただし作成者本人が使う分にはだと思うけど）
これは自分が作ったから動作しないらその責めを自分が負います(自分で自分の尻はぬぐいます)って
自分保証するってなんて素敵なことでしょう。

>>748
基板起こすついでに端に色んなツールの基板を作りこんでカットしてあるので、書き込みツールの基板ストックは現在数十枚ある。
ちょこっとしたロジックを載せれば使えるので部品代はしれてるし、工数は数十分。
勿論、自作じゃ無理な場合もあるので純正も使ってるよ。だけど、一人一個、純正を配るより
若い奴に自分で使うツールは自分で組み立てる様に指導してるので、たとえ組み立てに1時間かかったとしても
半田付けの練習を兼ねて生きた金の使い方だと思う。

>>750
>低脳には理解不能なんですけど,

仕方ないじゃん。人間には向き不向きがあるし、これが理解できなきゃ生きていけない訳でもあるまい。

>>752
>「いいと思います。だって動いてるじゃないですかぁ〜」としか言えない。

しょうがないね。所詮その程度の実力。
そんなに使いもしない種類を無意味に上げてるのは、実は自作ケーブルで書けるかどうか教えて欲しいと見た。
それ位自分で調べなｗ

>「いいと思います。だって動いてるじゃないですかぁ〜」としか言えない。

そんな馬鹿な社員はクビだよ

>>756
>そんなに使いもしない種類を無意味に上げてるのは、
>実は自作ケーブルで書けるかどうか教えて欲しいと見た。
>それ位自分で調べなｗ
オッサン、オレは純正使ってるよ。USBのね。でなきゃ商売にならないの。

>>755
そう言う意味合い加わってくると、微妙になるな
ただ、その基盤の予算がどこから出るのかが問題
うちは請負だからってのもあるけど、数万程度でどうにかなるのなら客先に買ってもらって仕事毎に廃棄
何かあったときの責任の所在、不具合解析の工数を考えると、自作しても良いことがないし・・・・

>>758
良かったねぇ

>「いいと思います。だって動いてるじゃないですかぁ〜」としか言えない。

なんてほざいてるゆとり世代でも仕事にありつけて。
うちの若い奴らはダウンロードケーブルなんて無くてもFPGAの仕事が出来るまでになってるよ。

量産しない一品ものみたいなことなら、動けばいい、でいいんじゃない。
メーカではそんなのありえないけど。

ダウンロードケーブルなしに、FPGAに書き込む方法を 教えてください。

StratixとVirtexとARMが載ってる基板だったらどの純正品を使うのか見もの。

>>762
基板上に回路を作りこんでUSBケーブルだけでやる。
ハードもソフトもQAもこれでやってる。

>>759
冶具の基板なんて数センチ角だから、製品基板の横につけても値段は変わらないね。
定尺からの切り出しだからある寸法までは、ほぼ同じ値段で済む。
FPGA用のケーブルに限らず、色んな冶具のパターンを暇な時に作ってあるので
基板発注時に値段が変わらない程度コピペして作る事にしてる。
ケーブルなんてオシロやPCと同じで、持ってて当たり前の機材だからうちは見積もりには載せないな。
一人あたり２〜３個作ってるから、調子の悪い時は交換して見る事も出来るし

（おかしい事は滅多に無いが）
純正だって壊れる時は壊れるんだから、手元に一個しか無い状態で開発するのはそれこそ不安だ。
それに、自分で作って自分専用にすると愛着が湧いて道具を丁寧に扱うようになる。
共有するオシロのプローブなんて見ると一番よくわかる。

お約束だが、PCBは基板と書く。

>「○○くん、君の自作のダウンロードケーブル、Spartan3ANに書けるかな?」
とか聞かれたら
「心配なら純正品買ってください。」
って返すのがいいんじゃないか？

>>763
そういうときは、別々のJTAGにするんだよ。同じJTAGチェーンに乗せて
やれないこともないだろうけど(オレはできない)

>>765
製品基板(量産基板)の傍らに治具基板も入れているって
俺にところからすると超驚きだ。
製品基板の生産担当は開発部門ではなく、生産部門(工場）だろ
それを生産部門がOKって言うのか？
6層の製品基板の傍らに豪華6層のダウンロード基板(内層に全面電源、GND層有、純正よりすごいよ）
世の中色々な会社あるからな

>>767
おまえ世渡り上手だな

てっきり、>>765は開発の人と思い込みしてたが生産部門の人の可能性あるよな。

>>765
> オシロやPCと同じで、持ってて当たり前の機材

うぅ、みんなリース品だ......

よろず屋自慢の次は純正ケーブル自慢かよ…
くだらねぇな

>>772
まあまあ、そう言うなって、だけ屋さん。

>>769
だから、たぶん量産しない製品だよ。
1k,10kで生産する板には載せられないよ。

>>769
そんなに驚く事かな。
捨て基板も含めて設計するのだから基板の工場の意見なんかに左右されないだろ。
実装屋に、捨て板取っといてね。とメールするだけで済む。

>>752
純正を否定するわけじゃないけど、問題になった基板は、純正ケーブル
とも相性が悪かったはず。

>>771
減価償却とかあるし、会社ならリースでいいと思う

>772

ツマンネと不平を言うよりも、進んで火を放ちましょう。

最近でたシリコンブルーってどうなの？
使ったことある人いる？

>>771
うちもリース。ある程度の期間で、新しいのに変えられるから、リースの方が好き
ただ最近コスト気にして買うことが増えてきてるかな。PC含めリースが減ってる
校正費用も馬鹿にならないと思うんだけど、何が得なんだろう・・・・

>>779
最近何か新しいのでたっけ？
営業さんとは、展示会で話したことしかない
LatticeやActelだって使わないし・・・・

○ブンオワタ・・・。

○ブンオワタ・・・。

自作ケーブルでもベリファイOKなら
OKなんじゃないの？

やりとりはあくまで情報なんでしょ？
昔のROMライターとは違って。

アスペル君が釣れるかな。

>>762
SDカードから書き込むってのをどっかで見た気がするが、見つからん。
このスレじゃなかったかな。　単価1000円とかってやつ。

罪だとSystemACEかな

VHDLのダイレクト・インスタンシエーションって使ってる？

>>780
それ税法が変わって、固定資産の償却がしやすくなったからだよ。
金額や会社の規模によってだけど、リースの節税メリットが無いことが
多くなった。

そろそろ2.5V I/Oに移行しなきゃダメかなぁ

えー！！！？
３．３Ｖがいい！

>>790
でもさぁFPGAの大口って通信屋でしょ
2.5V I/O多いんだよねぇ
それとプロセス的に3.3Vは耐えられない
領域になってきてるしさぁ

LatticeのispLEVER8.0が出てたから更新してみたけど相変わらずWin7でIPExpress起動できないんだな。
Win7出たあとのリリースだからいい加減対応してるだろうと思ったのに。
イチイチjava落としてきて上書きするのめんどくさい。

>>791 じゃなくても良いんだが
通信屋、なんで2.5V I/O多いんだ？
で、よ、なんで3.3Vなんて妙な電圧が超標準なんだ？
俺的には区切りの良い3Vとかになんでしないんだろなんだが
教えて、おっさん！

LVDS

>3.3V
バイポーラトランジスタの特性によるみたいです。
なので、1.8V、2.5Vはシーモスみたいです。

>>788
そんなのことが、あったのか
ただの節約だと思ってたorz
３年リースの方が良かったんだけどねぇ

>>791
統一して欲しいな・・・いや無理でも頑張れよ　＞大手

>>792
起動できないのって、エラーで落ちるの？警告メッセージがでて終了するの？

>>795
>バイポーラトランジスタの特性による
バイポーラトランジスタのどの特性から3.3という電圧になるの?　3.1でも2.9でも
いいような気がする。なんで3.3Vなんでしょ

たぶん5Vを2/3して3.3Vだね。
何故2/3なのかと聞かれたら・・・「キリが良かったから」程度の理由ではないかと。

俺がロジック電圧決める権利があったら5Vの次は√2で割って3.5Vにするね。

乾電池２本直列だと３．３Vくらいだからじゃないかしら？
初期電圧一本1.5V丁度でなくて1.65Vくらいなかったかなあ？

なんで初期電圧にしなければいけないの?

>>793
耐圧の関係から3.3Vじゃなくて3Vでやってねというデバイスもある

今ほど低電圧化が当たり前じゃなかった頃にTTLレベルとCMOSレベルで
繋ぐのに丁度よかったから…とかだったりして

ということで、なぜ3.3Vなのかは、謎に包まれたまま・・・・。

3.3/5 = 2/3　2/3とは66.666%。　何かこの変にわけがあるのかも、

なんで33MHzがあるんだろう

+5V動作を前提にしたときに当時のCMOSロジックデバイス（74HCxx）とかの
VIHがだいたいVdd電圧の2/3弱だったから，Vddを3.3Vにしておけば
3.3V系から5V系にはレベル変換無しで接続できるというのも利点だったかな

0.65 * 3/2 = 1
1 * 3/2 = 1.5
1.5 * 3/2 = 2.2
2.2 * 3/2 = 3.3
3.3 * 3/2 = 5

>>805
LPなんだろ（w

あれは33と1/3 MHzだな

>>806
お〜〜、それっぽい内容、感服しました。
でも、それホントですか?　よそで離しても大丈夫な情報でしょうか?

基板の余白に入れられるって事は小ロットだろ。

なんでだよ。

そうだそうだ。

What is your favorite tools for compile/pnr? In korea we use synplify ise.....--;

Synplify は、シノプになってから殿様商売でイヤになった。
だいたい、合同会社って何だよ！

>>814
This is a pen.

>>814
We love Quartus2

>>815
Certainly synopsys tools are too expensive......--; but there is no other tool like design compiler.

>>818
韓国得意のパクリでtoolを作るニダ
名前、Kynplify、design Kompilerにするニダ

>>819
Sorry. But it is too hard to use japan/korea tools. If you or I make design kompiler or samurai p

Omaera kokoha omaera no nikki ja naindazo?
Kudara nai koto wo res suru hima ga aruno nara
tamatteiru simulation demo yattoke ya!

日本語でおｋ

教えてください。

ISE10.1を使っています。
シンセシスが終わってから、View RTL Schematicで、回路を確認しています。
表示された回路図は「F7」と「F8」のキーで拡大縮小できます。

ここで質問です。

見たい部品をクリックすると、その部品が青くなります。
その状態で「F7」や「F8」で拡大縮小をすると、画面拡大/縮小はするのですが、
選択した「青く表示された部品」が画面外に行ってしまいます。
その青く表示された部品を中心に拡大縮小されると便利なのですが、
ISEにそんな気持ちは無いのでしょうか?

選んだ部品を中心に拡大縮小することはできないのでしょうか?

>823
うちの ISE WebPACK 8.1.03i だと選択した部品は赤くなるんだが…

F11(Zoom to Selected、アイコンだと「赤い四角を捉えた虫眼鏡」）で
選択部品を画面中心に拡大表示するから、それから F8/F7 で
適当に拡大縮小するのはいかが？

>>824
ありがとう。

確かにF11は、便利な機能なんだけど、
その部品(module)が画面一杯に表示されてしまうので、
見たいのが「他のmoduleとの入出力接続関係」という場合、
画面一杯に表示された選択部品を、「小さくな〜れ〜」とF7/F8を押すわけです。
ところが、縮小の場合も、僕の選択した部品はなぜか無視で、
何か違う点を中心に縮小されます。
で、僕の選択した部品は画面外に出て行ってしまう。(無視かよ!)

なんでこんな操作仕様になってるのか、不思議でならない。
選択した部品を中心に拡大/縮小してくれるだけでいいのに。
なんかISEって、使っててムッと来ることが多い。

わかりました。
拡大/縮小をすると、
・現在カーソールポインタのある位置を次回の中心にして、
・かつ拡大縮小をする
みたいです。
カーソルポインタの位置を反映しなくてもいいから、
・ユーザーが選択したものがあるときは、
　　・それが見たいんだな、と解釈してそれ中心で拡大縮小
・選択が無いときは、
　　・現在の画面中心で拡大縮小
してほしい。

Xilinxにメールしといたろ。






英語できんから、やめた。

>825
確かに縮小していくときにセンターからずれていきますが、
画面から飛び出すまで酷くなることもあるんですね。

試してみると、部品Aをクリック、シフトかCTRLを押しながら部品Bを
クリック で多重選択できるので、その後 F11はどうでしょう

>なんかISEって、使っててムッと来ることが多い。
私は専ら FPGAエディタで回路確認するのですが、そちらの画面
デザインも酷いです。 Lattice の ispLEVER よりはマシですが。

回路図化して合成結果を確認するという話が出たので、ふと思ったのですが、規模が大きい回路だと回路図をチェックするのも大変なので、ASICなどで使われるフォーマルベリフィケーションツールの、FPGA向けってあるのでしょうか？

>>828
なんとか３６０ってなかったっけ？
ドイツ製だかの
あー思い出せない

ノートン360


ってのはウソ。
フォーマリティをかける意味が未だに分からないけど、
FPGA なんだから、動作確認すればいくね？

というか、
合成結果をそれほど怪しむということは、
非同期設計とかソレ系の入れ込みも混ざってるのかな？
なんか関わりたくない臭いがｗ

>>831
>怪しむ
なんで? HDLが自分でイメージした回路になっているか確認するでしょ。
そういうことよ。なんで「怪しむ」になってしまうの?

>>832
ASIC（スタセル）ならわかるけど、
FPGAだったらLUT＋FFへのマッピングだしなあ　　とか普段は思ってるんで
回路をまんま意識しないんだよね。
遅延は気になるから、LEなりスライスの段数を気にするのなら同意するが。

ん？怪しむ気があるからフォーマル〜の話が出てるんじゃないの？

イメージした回路って、FPGAの場合、回路よりは正しく機能が実現できているかの確認に主眼を置いたほうが良いんじゃないか
必要なら等価ロジック図で確認で良いんじゃね。

>>833
そうだよね。
FPGA の中の配線を見ても、LUT につながってるだけで
AND/OR になってるわけじゃなさそう。

>>828
あのね、マジレスすると合成結果はチェックポイントだけを確認する。
チェックしやすいようにＲＴＬを書くのが基本。

小野真弓も笑顔だけでよくここまできたよな
ブレイク前の写真見るとまるで別人だからな

小野真弓の素顔を怪しんでRTLビューアで確認すれば良いのか？

どう合成されてるかわからんからな。
どれどれおぢさんがぁ。

>>839
おじちゃん、数100万する合成鶴じゃないと信頼できないよね。
100万以下の合成はフォーマルベリフィケーションを絶対するべきだよね
やっぱり、FPGA開発鶴でも数千万ぐらいかけなければ駄目だよね

>>834
何か勘違いしてないか?
>>823は「View RTL Schematic」を見ると言っているから
>必要なら等価ロジック図で確認で良いんじゃね。
それをやってるんじゃないのか?

合成した結果、組み合わせ回路か順序回路かどっちになったのか念のため確認したいときにはブロック図見られると便利だね。
センシティブリストが足りなくて順序回路になってしまったことを確認できる。

>>842
その手の事なら合成結果のログに、「ラッチが生成された」とか警告が出ると思うのだが？

出ようが出まいがエラーじゃなきゃゴー。評価部隊よろしく。
発覚まで暫し寝ます。

>>844
羨ましい会社だね。

Verilogで~busと書くと、1でビット拡張されるんだね
RTLビューワで確認しなきゃ気づかなかったよ
Latticeの開発環境じゃ見られないからわざわざQuartusに合成させて確認した

最近はじめたばかりの初心者なのですが
VHDLでのwait for 10nsはシミュレーションだけで遅延するものなのですか？
オシロで図ってみたら遅延してるように思えなくて。

そう。合成した時は無視されるよ < wait for

(記入無しで)合成した現物で10ns遅れてたら、wait for 10ns と記入しとけば
シミュレーションでもそう遅れるようにシミュしてくれる、という風に使うもの。

>>847
ありがとうございます
すっきりしました。

個人的趣味としてCPLDを学び、用いたいです。
以下が適切な手順か否か、アドバイス頂けないでしょうか。

1) まず動作を体験したい。手元のノートPCにパラレルポートが無いので、USBな評価ボードで、
かつUSBダウンロードケーブルとして使えるMAX II Micro Kitを購入する。(EPM2210F324)
http://solitonwave.shop-pro.jp/?pid=14040797
第一歩で余計なところでつまづきたくないので、この時点で自作はしたくない。

2) デバイス単品(PLCC)や、MAX2 CPLDボードなど購入し、1)を用いて書き込み、自作回路に組込む。
http://optimize.ath.cx/max2/index.html

所詮趣味なので、結局小規模なデバイスを主に使うことになると思いますが、
この様な場合でも 1) のキットを有効利用できるのでしょうか？
オーバースペックってだけなら問題無いでしょうが、不適切なのであれば、他を検討せねばなりません。

ご助言頂けますと幸いです。宜しくお願い致します

趣味ならもっとましなことがあるだろうに。

釣りとかゴルフとかだな

趣味でつまづきたくないって言ってたらダメだろ。
趣味ってのはつまづき成長する過程を楽しむもんだ。

>>850
予算が許すならそれでいいんじゃない？
学生か教育関係者なら同様にUSB-Blasterとして使えるFPGAボードのDEなんとかのアカデミック版が1万くらいで買えた気がするからそっちの方がいいかも。

>>850
手っ取り早く使いたいなら、同じMAXIIを使ってる
ｈttp://optimize.ath.cx/cusb_fx2/index.html
の方が良いかもね。

>>853
>趣味ってのはつまづき成長する過程を楽しむもんだ。
いいこと言うね。深〜く同意。
仕事も同じで、つまづいて成長するのだと思うけど、
つまづくのがイヤな若者の多いこと。
20代は失敗してナンボだと思うけど。
保身/護身ばかりみたいだね。

手段と目的を分けて考えて、目的以外のつまづきを回避するのは
それはそれで必要な力ですよ。

>>850
DE0について書いたけど、外部への書き込み機能があるかどうかわからん。

本当に大規模のデバイスを使うつもりがなくて自作はありえないなら書き込み用はこれでいいんじゃない？
http://csun.co.jp/SHOP/200901025.html

>>855
他のCPLDへの書き込み機能が使いたいって言ってるからそれじゃダメじゃないか。

>つまづくのがイヤな若者の多いこと。

躓いて半年間も缶詰ですが、、、

>>853-859
幾多の御助言、まことに有難うございます。大変参考になります。
いまご紹介頂いた製品を眺めてまたアレコレ考えております。

自作に関するご叱咤恐れ入ります。ただまずは信頼のできるものを
手元に用意したい次第でして・・・

>>860
>ただまずは信頼のできるものを
そうだね。最初はそれがいいかも試練。
でも、そのまま評価ボードだけで終わってしまうことの無いように
自分で何かI/Oでもつないで、何か作ってみてね。
FPGAはソフトを変えればいろいろと動くので、ソフトだけに注力とていると、
FPGAソフトだけ屋が出来上がってしまうから。

>>860
大人だね。なんか>>856よりはるかに大人ってかんじだな。
最初は全く実力ないからつまずき要素の少ないのでやるって正しいやり方と思う。

>>856
>保身/護身ばかりみたい　>20代
は>>850の評価、プロファイル？
俺、>>850の文章(2chらしくない文におよと思ったが)・内容からして20代のうぽぽんじゃないと思うんだよな
社会人経験十分な香具師だと思うんだが...

>>793
CISCOが2.5Vで行くって言っちゃったから
個人的には2.5Vすっとばして1.8Vか1.2V
が良かったけどね
XのV系はそこそこ前からシングルエンド
は2.5Vが最良の特性になってるよ
AはX程極端に作って無かったが
Lから下のグループはもういいでしょ

>>815
プロトタイピングが欲しかっただけだからな
あんな高価な電子ブロックにはかけらも興味
わかないが
そのうちFPGA Compilerに集約するんじゃね

>>817
早くVertexとSpartanサポートしてくれ

>>826
そんな難しい事は望まない
希望は一つGUIで直ぐ落ちるのを治せ
CUIでバッチ処理しか安定しないなら
GUIの開発は諦めろ

>>836
それが残念な事にASIC前提だとかの
RTLだとチェック用の論理とかクロック
ゲートとか作りやがる
STAで何とかするって考えてるから
FVとSTA欲しいなぁ
まぁアホなRTLの記述排除出来れば
一番いいんだけどさぁ

>>867
ASICの場合はバックエンド工程で支障が出るから、
RTLでのクロックゲートを禁止する所もある。

俺の経験上は、FPGAの方がクロックゲートを
受け入れやすいというイメージがあるけど、
FPGAでもクロックゲートは好ましくないのかな。

タイミングレポートが見にくくなるから、やらないに越したことなしですね。

ヨコからコメントだけど
FPGAの場合、クロックゲーティングはイネーブルつきDFFへ置換するんじゃないっけ？
なので本物のクロックゲーティングにはならないのでは？
等価な動作にはなるのだろうが

それってゲーティッドクロックの事？
FPGAでやったらタイミング制約がまともにかからなくて大変な事になる。
ASICは消費電力の抑制のために普通にやる。

verilogで
module(input A, output [3:0] B);
と書けるにも関わらず、
module(A,B);
input A;
output [3:0] B;
などと冗長な記述をしている例が多いのはなぜ？

>>872
moduleをインスタンス化するときに、下のように書いてあれば、
module Name(A
B);
この部分をコピペして、少し修正すればそのまま使える。

習慣の違い

それができるようになったのは Verilog-2001 から。
Verilog-2001に対応してない合成ソフトだとエラーになるから

>>872
ISEだったかな、modelsimだったかな。
2001設定でも受け付けてくれなかった。
2年ぐらい前に経験。

>>872
オレはISEだけど、バリバリに使ってるよ。

module ツリー (
　　input　　wire　RESET,　　　　　//　リセット
　　input　　wire　clock,　　　　　//　クロツク
　　output　wire　[15:0]　LED_赤　　//　赤16個
　　output　wire　[15:0]　LED_緑　　//　緑16個
　　output　wire　[15:0]　LED_青　　//　青16個
);

こんな感じね。

> LED_赤
とか、日本語の信号名とはすごいな。

くおーたす２は、日本語が表示はできても入力ができないので
メモ帳にはってコピペするというめんどうなことをしてるのは俺だけかな

>>878
えっ?　日本語出来ないんですか?

module 回路 (
　　input　　wire　初期化　　　　　
　　input　　wire　時計　　　　　
　　output　wire　[15:0]　デジタルバス
);

always@(posedge 時計) begin

　　if (初期化== 1'b0) begin
...

　　end else begin
...
end
end

こんな感じな。

module(input [buswidth-1:0] bus);
parameter buswidth=8;
こういう場合だとエラーになるツールもあるね

module 回路 (
　　入力　線　　初期化　　　　　
　　入力　線　　時計　　　　　
　　出力　置数　[15:0]　デジタル風呂
);

always@(正縁の時計) なら
　　もし (初期化== 1'b0) なら
...
　　ですが、 そうでない　なら
...
　　です。

　　常設　デジタル風呂　=　{　計数[3;0], 計数[7:4]　};　// swap

　　常設　有効旗　=　(計数[5] == 1)?　`男　:　`女;

ここまで

なにやら勢いづいてるぞ、近藤豊広＠善部町。

>>879
あれほんとだ。MSゴシックに設定すると見えるけどATOKで入力できない。
前は入力できてたと思うけど。
外部エディタだから知らんかった。

>>883
デジタル風呂ワラタ

泣いて逃げ出したと思ったけど、まだいたのか。

困った時のクロック反転てのは馬鹿のやる事。
クロックの同期化をちゃんとやれば、反転クロックなんてトリッキーな小手先の対応なんて使う必要はないんだよ。

そうそう、思い出したよ。
ちょっと前に時々おかしくなるロジックがあって、全部のロジックを見直していたら１箇所だけ反転クロックを使っている所があったんだよ。
原因はその場所だった。
入力信号が多かったので、ディレイが大きくて本人は苦肉の策としてクロック反転したのだろうけどやってはいけない典型的なパターンだった。
ちゃんとすべてを同じクロックでたたくようにしたら、その後は全然問題なく動いてくれたよ。
不具合になる頻度が１時間に１回とかだったので本人の確認ではたまたま動いているように見えただけだったみたい。

ま、爺の相手したＦＰＧＡだけ屋のレベルも対した事がなさそうだけど、指摘しているやつも同列だから愚か者同士バグをなすりつけ合えばいい。
クロック反転させても不具合は改善していないだろうからね。
直っているように見えても一時的なもの、１日くらいランニングテストすればボロが出るよ。

デジャブか

クロック反転が何でトリッキーなんだ。　FPGAはクロックラインがいっぱい
あるじゃん。

クロック反転が万能ではないことは認めるが、
それで済む設計も存在する。
分かった上での使い分けだよな。

意図して反転クロック使うのと、
反転クロック使ったら、よくわからんが動いたからおｋ、
の違いだろう。

参考までに教えていただきたいんですが、
反転クロックで動くようになるワケはなに？

setup/holdのタイミング違反をたまたま回避できるから?

>>892
それもあるね
tcoとclockのtpdが逆転してるとか
基板上だとよく起きるからね
STA前提RTL時の逃げには使うなぁ
多相clockとか残ってるしSRAMや
剰余算器だけじゃなくDelayLineも
欲しい時有るなぁ

クロック倍速にしたらだめなの？

横槍すみません。教えてください。

某社のSPRTAN3評価ボードを使ってFPGAの勉強しています。
ボード上に載っている18.432MHzと48MHzの水晶クロックを使って、
48MHzを使ってテストデータを作って、18.432のclockでUARTを駆動して
PCにデータを送っています。
だいたいうまく行くんですが、たまにデータが化けることがあります。
たぶん、48MHzと18.432の両clockが非同期なので、データの受け渡しの点で
しくじっていると考えています。

このように、全く非同期のデータを受け渡しをするときの作法、注意点を
教えて頂けないでしょうか。
僕の予想では、どんな周波数を使おうとも、非同期だと　いつか必ず「変なタイミング」
が来ると思います。そのときのセットアップとホールドの各時間が守られないと
データが化けると思うのです。違っていますでしょうか。

宜しくお願いします。