【always】Verilog & VHDLスレ【process】

HDLを使った設計者のみなさん、記述方法で悩んでませんか？
初心者からベテランまでｶｷｺどうぞ。

デジタル・アナログ混載のをやりたいのですが、
verilog-Aの解説書ありませんか？

ABELが一番いい

あぼーん

この板は工学者の集まる所だからな。
コーディング屋さんの場所は別の板があるからなあ。
しかも今どき【　】で挟んだタイトルとは。。

a,sousou,kimitachi,jibunwo kougakushadato kanchigaishinaidene wakatta?

↑はいはい、組み立て屋さんの妄想でした（ｗ

HDL記述で悩んでいる>>1は
ゲート使えば回路組めるんだろうね？

>>5
もうあんたらの時代は終わったんだよ・・・・
窓際ジジイは記憶力もどんどん衰えて大変ですなー　（ﾌﾟ

しかし、確かに単なるコーディングに過ぎないなんだよなぁ・・・・

　

俺は１じゃないよ
文系です

理系のおっさんは生きてて意味あるの？

スキルのない、文系おっさんよりは生きていて意味がある。

>5
HDL書くのはりっぱに工学だよ。TEXTだと回路じゃないと思ってる感覚が古い。
クラゲの回路図書けなくてもHDL書いて論理合成するほうが速いし、LSIの上位
設計はできる。あとの物理レイアウトとかプロセスとかプリント基板実装とか
は縁の下の力持ち諸君におまかせ。台湾や中国に委託って手もある。
>5みたいのは台湾か中国行けば？

spice girls

>>13
見たいな人が、回路のゲート見積もりも出来ずに
かってなコーディングをやってあとはコンパイラ任せ、
になるんだね。
今のコンパイラは馬鹿ばっかしでちゃんとああせい、こうせいって
指示してやんなきゃちゃんと思った回路を生成しないんだよ。
あ、出来上がり回路なんて想像できないか、ここの一年生は。

always @ (posedge age) begin
sage <= sage +1
end

endmodule

>>155
なんだか大変ですね。ご苦労さまです。

>>16
sageへの代入行でセミコロンが無いので、文法エラーになります。

>>15
おいおい、だったらいつゲート見積もりしてるんだよ。
で、その見積もり精度の誤差はどれくらいだ？
ゲート見積もりなんてしても、最近はあまり意味が無い場合が多々あるのに　ﾌﾟｯ

>>5は中国人に仕事を取られた模様です

//　　>>16 ｽﾏｿ

always @ (posedge age) begin
　　　sage <= sage + 1'b1;
end

wire age;
assign age = age & sage;

幼稚…

>>165
>一般人にLinuxが受けないのと同じか〜ぁ（ｹﾞﾗｹﾞﾗ

スマソ。親分にBSD勧めてこっぴどく怒られた。
お前は技術に傾倒しすぎで、一般人にうけるような
ことを言えと。一般人にもうけるLinuxにしとけって(藁。

>プログラムの書きやすさも大差ないし。
これはマジだが、ループが入ると純粋なRPNはしんどい。
スタックの上が0だとかそういう条件でやるのは結構面倒。
まあ、FORTH使ってたので苦痛ではないのだが、読みにくいね。

ごめん、違うスレに書けてしまった。なんでだろう。

間違えた記念に一言。

トラ技の付録便利そう。これまでこういうなのいろいろあった
けど、今回のトラ技の結構いいと思う。

http://www.ne.jp/asahi/data/japan/

デザインウエーブにも書いてあったのですが､ＨＤＬではなくジョンソンカウンタなら良い回路です。
ＨＤＬはバグがあるので論理式を書くのがいいです。

>>28
デザインウェーブ、忙しくって最近流し読みなんだけど、そんなの載ってた？
またまたK林荒らし？

ASCIIでタイミングチャート書いてる人、どんな感じ？
あと、ASCIIで状態遷移をかいている人がいたらおせーて。

＞＞２９
２月特集です。私のような入門者にも分かりやすく書いてあって感動しました。
Ｋ林荒らしってなんですか？　何かあったんですか？

組み合わせ論理回路とか順序論理回路を授業でやってます
あとVHDLでCPU設計してますが、これらは何の役に立つのでしょうか？
組み込みですか？

お前ら組み込みでこーゆー知識を使ってますか？

>>31
ホントに狙ってない？(藁。
2月号特集見直したけど、
>ＨＤＬではなくジョンソンカウンタなら良い回路です。
>ＨＤＬはバグがあるので論理式を書くのがいいです。
こんな極論書いてあるところがまだ見つからない。
今回は色々な回路が淡々と紹介してあるだけだよ。それと、
今までのK林本で抜けていた数値演算回路が付いているので、
2月号の特集は面白いね。数値演算回路の手ごろな参考書が
なかなか無いので、いいかも。5月号にも数値演算のことが
書いてあるけど、この人が参考にしてるのは90年12月号の
インターフェースだった。私もこの号が手放せないよ。
#90年12月号は某社の社員でUNIX機設計部隊#だった。
#某社の売店で買ったな。懐かしい。

>>32
ひょっとして、灯台？公務員試験には出ないよ(藁。

という冗談は置いといて、結構役に立つと思いますよ。プロセッサ
作ったら、一応色んな種類の回路作ることになりますし、一度に基
礎が覚えられていいのではないですかね。

>>35
マジレスありがとうございます。
東大じゃないです。w
偏差値は低いのですが、カリキュラムは一流の様な気がします（？）

これは組み込みの分野でも使われたりするのでしょうか？
自分はハードよりもソフト開発に興味があるもんで・・・・。

>カリキュラムは一流の様な気がします（？）
暫く前はこんなのできる大学が少なかったですから、恵まれて
いんではないでしょうか。

>これは組み込みの分野でも使われたりするのでしょうか？
VHDLを組み込みプログラミングに直接使うことはまずないで
すが、組込み関連の仕事はハード屋に匹敵するハードウェア
の知識を必用とします。なので、やっておいて損はないです。
例えば、組込みのプログラムはその実行時間が問題となる場
合が多いです。この時にCPUのクロックやバスの転送速度、
演算器の演算速度などを計算する必要があります。こういう
時にプロセッサ設計の経験があれば役に立つことでしょう。

一度、ファーム屋がとんでもない外注を呼んできたことが
ありました。RISCの実行速度が計算できんから、このルーチ
ン実行時間が分からんと...。固定クロックのCISCしかやった
ことが無いって....。おまけに、チップのマニュアルに書いて
あるHi-Zって何って....。こんな奴解雇しろ〜。

ｺﾞﾒｿ
「組み込み」って何？　おせーて君。
そして「組み込み」の対義語に相当するハードウェア分野は何ですか？

まぁその、＞38
この次付くレスから、彼らが語ってることが工学からほど遠い職工さんレベル
である事に気付くのがよろし。

電子レンジとか冷蔵庫とかじゃねーの？

>>38

まぁその、＞38

この次付くレスから、彼らが語ってることが工学からほど遠い職工さんレベル

である事に気付くのがよろし。

ここは初心者スレになりました。

>>39と>>41は、知らないなら知らないってハッキリ言えばいいじゃん。
好きなら好きと言っちゃえばいいじゃん。
恥ずかしいことなんて無いよ。
きっと職場でもしったかで、組み込みは〜　なんて会話してるんじゃない？
その点、>>40は親切さん。

>>37
レスありがとうございます
大変参考になりますです

ところでファームって何なのです？
ファーム屋とかいいますよね。
ハードっぽいってのはわかるのですが、調べてもよくわからんので、教えていただきたいんですが・・・

>>43　
>>39,>41はきっとリストラされたプロセス屋か回路屋で
システム屋を逆恨みしているんだろ。そんな
偏屈なのが多いからな。リストラされたらのんびり
ヒラメの養殖でもしていろってこった。

人間の扱える複雑さには限度があって複雑さが増大する
時には抽象レベルを上げる必要がある。だからＨＤＬやＩＰは
必然になる。７０年代ならレイアウトを管理できた。８０年代は
ゲートを何とかがんばった。９０年代にＨＤＬの動作記述を
導入した。と、非定型な回路を要求されるシステム屋はどんどん
抽象度を上げていかざるをえない。

クリティカルな部分は全体のごく一部に収まるように
概念設計をするから、その部分はトランジスタを手で
並べてでもがんばるが、他の部分は自動化しなければ
対応できない。また、そこまでクリティカルな処理を
しなくても利益が上がるシステムも多いから
生産量に応じてＦＰＧＡを使ったりもする。

全体がレギュラーな構造でセルさえ作れば誰でも出きる
ＤＲＡＭのようなものは参入障壁が低いから結局は投資が
続かなければ撤退せざるを得ないが、アプリは膨大だから
組みこみシステムはニッチで利益率の高い分野が多い。
（某社のようにリストラ社員を採算度外視して導入して市場を
荒らすのがいなければもっと皆が幸せになれるんだが）

日立？違うか

やっぱり…他人をののしる事でしか自分の価値を表明できない。
やっぱり人材使い捨て業のドカタくん達は、どこへ行ってもケンカ犬根性丸出し…
こいつらを見てると奉公してる職場のすさみ具合に比例してる。
技術蓄積もなんにも無い。只の職場。その場その場、その日その日のノルマ
をこなして、アマチュアのデジタルマニアに毛が生えた程度の技術的内容を
少々大規模にやってるだけなのに、気分は誇大妄想満帆。
だが盛りがすぎたらもう要らない人々。若い元気な野郎と交換しまーす。減る
までの利用価値しかない歯車。惑星メーテルの歯車。わ、くせぇ！

なんか雰囲気違うな。まず
>>38
から。「組込みって何」か。簡単に言うと、コンピュータそのものの
機能が第一の目的でない装置に「組み込まれた」コンピュータシステム
のことを言っているようだ。インターフェース5月号なんか、「組込み
向けCプログラミングの基礎」となっているので、関係者には十分普及
している言葉ななんだろうな。電子レンジとか洗濯機に入ってるマイコ
ンシステムは完全に組み込みだ。が、携帯電話の中のマイコンは組み込
みではあるが、スケジュール管理が付いてるので、コンピュータ機器に
近い。PDAはコンピュータとしての利用なので、用途的な考えでは組み
込みでない。でも、つかっている技術的には携帯電話もPDAも組み込み
と言って良いと思う。逆のものはパソコンをはじめとしたコンピュータ
だね。

>>44
次、ファームウェア。本当はプログラムの一種なんだけど、ハードウェ
アに密着したプログラムのことをファームウェアと呼んでいる。ハード
ウェアとOSの間に存在するプログラムという説明が一般的。PCの場合の
BIOSとか、CD-ROMドライブの中の制御プログラムがファームウェアの例。
大昔は「制御記憶」に入っている「マイクロプログラム」をファームウェ
アと呼んでいたように思う(ユーザがマイクロプログラム組んだ時代はリ
ア厨だった)。
現実にはOSの上しかさわらないAP屋と、ハード密着の部分を担当する
ファーム屋というのに分けてる会社が多いと思う。この定義は会社によ
って多少違うが、概ねファーム屋の方が工学的知識も豊富だ。

>>47：大企業向け人貸し業からの眺望
だったら、まともな奴よこせ。あれで1人分の工数払わされたらたまった
もんじゃないぞ。

別に煽るわけじゃないけど、なんか知識としてHDLやったのが
ここであれこれ教えてクンやってるみたい。
答えてる人のわりに質問が幼稚すぎる。
聞く前に何か作ってから聞いているんだろうね。

じゃー去れ
バイバイ

ぼく、大きくなったら機械の体をもらいに逝くんだ
pupupu
その通りになってﾖｶｯﾀねえ。＞ﾃﾞｼﾞﾀﾘｱﾝ惑星の職工さんたち。
あのアニメが流行った頃、底辺の職工さんといえば新聞社で鉛の活字をコツコツ
拾う人などが居たっけ。ノーミスであることが職工としての唯一の誇りだったろうな。
そして今。なんかコツコツとﾍﾞﾘﾅﾝﾄｶの活字ボタンを押してる姿って、似たりよったり
だと思うよ。つくづく思うよ。君らの働く姿を背後から監視するたびに、小一時間思うよ。
あ、そうそう、大企業の歯車クンたちも、５年もしたら根こそぎメンバーチェンジ
なんだよね。どこにどう換装されたか知らんが二度と顔を合わすことが無いんだよな。
ああ…今まで大言壮語を吐いてたゴリッパくんたち。どこへ消えたんだろうか。
鉛の活字なら溶かして再活用もあったんだろうが。ま、どこへ逝ってもあのふんぞり返り
根性では長続きしなかっただろうがね。。ね。体験的にうなずくだろ？＞設計マンパワ技士さん達

＞＞３４
２月号の１章は要は論理式が一番いいんだと理解したんですが､違うんでしょうか？
論理式で書くとには圧縮やジョンソンカウンタの話が大事なんで､後の章があるんだと思いました。

＞＞４７､５１
けっきょくどうすればいいんでしょうか？ やっぱりＨＤＬは駄目なんですか？

verilog-Aとかってのでアナログのもできるんでしょ。
ソフト方面もバイナリとかアセンブラで書いてらんない→コンパイラに任して高水準言語に
ハード方面もトランジスタとかコンデンサとか結線してくの面倒→記述言語使う
って流れなんじゃないの。
999といえば最後はネジにされそうになるんだっけ。
http://school.2ch.net/test/read.cgi/recruit/1013100517/l50

>>52

をを。ｽﾎﾟﾝﾁﾞのやうに吸収する年頃の若者よ、その汚汁だけは吸い込んではいかん！

それのﾆｦｲがつくと視野狭窄になって一生を棒に振るぞ。君にはｾﾞﾛ番地再起がないはずだ。

>>52
>要は論理式が一番いいんだと
ちゃうでしょう。著者本人の意向は別として(藁。
答えは>>45さんが書いておられる。
ではなぜ論理式から入るかというと、基礎からやっておかないと、
１．トラブルに対処できない
２．設計手法が変化したとき対応できない
からです。コンパイラに完全に任せると>>15さんの言うとおり
になってしまうし、クリティカルな部分特に外部からの入力など
はかなり気をつけなければなりません。
設計手法は>>45さんの言うとおり10年ごとぐらいに変化していて、
>>47の言うようにならないためには基礎を押さえておく必要があ
る。できれば、抽象代数も知っておいた方がいい。群環体束って
の。ブール束ってのね。

>をを。ｽﾎﾟﾝﾁﾞのやうに吸収する年頃の若者よ、その汚汁だけは吸い込んではいかん！
ついでに、若いうちはいろいろなことをやっておいた方がいい。
無線技術にも興味があったので、3年の時必須でもなんでもない
他学科と同じ講義となるマイクロ波工学の授業を受けた。スミス
チャートとかマイクロストリップラインってのをやった。当時は
よく分からなかったのだが、多少でもやっておいて良かったと思
う。役に立ったよ。

>>51
あのさ、今M1の学生さんの面倒見てるんだけどね、この人ら、
79年生まれなんだそうな。だから、一度も見たことないんだ
ってさ。もうちょっと新しいネタきぼーん。

出したレポート

ゲートレベル記述では，回路面積が小さく，動作周波数も早い．
RLT記述では，簡単に組めて，変更も簡単だということがわかった．
ファイルの内容はControl Signalsの部分がゲートレベルの方が簡単になっていた．

>>57
RTLじゃないの？

ネットワーク関係のソフト屋になりたいんですが、制御系じゃないと食べていけないでしょうか？
日本では、ソフト屋ってだけで不利ですよねー。

ネットワーク系って、制御とアプリケーションと、あとどんなのがあります？

あぼーん

>>58
そうだ
レヂスタートランスファーレベル？だっけ？そんな感じ

論理回路組むとき、熱設計とか考慮する？

授業だけだと現場のイメージがイマイチわかんないんだよねー

ゲートレベルっていうのはシミュレーション以外で使うセリフだったっけ？
RTLは>>61さんの言う通り。レジスタ互換の、とでも言うのかな。
>>57で言ってるのはひょっとしてビヘイビアのことかな？

>>53
>>ハード方面もトランジスタとかコンデンサとか結線してくの面倒→
>>記述言語使うって流れなんじゃないの。

恰好の事例が御座った。431の質問の起承転結から、何かを学びとって、成長なされぃっ！
http://mentai.2ch.net/test/read.cgi/kikai/1016104730/431-444n

MAX+plus�Uって知ってる？

>>66
3年後期の演習で使ったです…
何するソフトだったかもう覚えてない…

>>67
VHDLのシミュレーターだよ

君の学科は？
電気・電子・系？

やっぱりみんなビヘイビアでがんがん大規模回路書いてるの？
俺ViewLogicのCADとかOpenCADから始めたから、どうしても記述がRTL
になってしまう。
会社でHDL使えるの俺一人だから、すごい自己流非効率記述になってる気がして
鬱だ。

>>68
シミュレータではありません。
ましてやVHDLのシミュレータなんかじゃ
ありません。

>>69
ビヘイビアな記述をパースできるツールは
実用レベルではまだ存在してません。
論理設計はみんなRTL記述で、100万でも
200万でもかいてます。

>>71
そうなんですか。チョト安心シタヨ。
うちは作るチップも実験用FPGAもたいした規模じゃないから、
百万ゲート規模の設計は想像つかないよ。
それぐらいになると一人で設計とかはムリなのかな。

>>71
パースだけなら大抵のツールはやってるだろう、とつっこんでみるテスト。
ビヘイビア合成ツールも商用レベルで出てるから、実用レベルで存在しないは言い過ぎでわ？
　ttp://www.synopsys.co.jp/products/behavioralcompiler/detail.html
望む性能が出るかどうかは怪しいけど、それは論理合成ツールでも同じで、
どれだけ楽をするかとのトレードオフ問題。

ビヘイビア合成の普及度が低いのは、合成エンジン自体の難しさもあるけど、
今一般的なHDL言語との相性が悪いのも原因な気がする。
もともとVerilogHDLとかは論理シミュレータの発展期に出てきたから、
論理合成目的で書くRTLもけっこう変な記述になってたけど。
SystemCとかの次世代言語が普及すれば、ビヘイビア合成も一般的になるかな？

>>71,>>73
ビヘイビア合成もＣ言語合成もどちらも､今のところ最低数千万円の投資になる。
それに見合う効果を今のツールから得られるような職場環境というのは､まだまだ稀。
よほど迅速な開発スピードが要求されて､しかも莫大な個数がでるような設計を行う
所でないとね。

そうでない所が大半だし､CだCだと騒いでるのは今のところツール屋とマスコミだけ。
皆関心は持ってるけど､あくまで様子見の状態。
どうしても今のビヘイビア合成ツールを使わないと技術的に設計できない､という状況には
現時点ではまずならないのも､高い金出してツール買う気にならない理由。
将来いつかは､今の論理合成なみにビヘイビア合成が必要になるだろうとは思うが。

無料合成ツールが出回るくらいに処理系が安価にならないと､広い普及は望めそうもない。
しかしある程度普及しないと値が下がらないんだよね。それがつらいところ。（ｗ

>>72
上の何処かにあったようにせこせこシーケンサ作ってるだけなら1Kゲートでも
大規模だけど､演算やデータ加工などでそれなりの性能が出るような回路を作り出すと､
1Kゲートはおろか100K,1Mゲートでもあっという間に食いつぶしていくもんだよ。
色々なIPをてんこ盛りにしたり､性能を上げるためにパイプライン化したり並列化したり
すると､たいしたことしていないのにサイズが2倍4倍8倍…って感じで増える。

おもに並列化でサイズが増えてるだけで､並列化もしないのに単一機能で1Mや10Mゲートに
なるような設計ってのは今のところあまりないな。単一機能についてはRTLで十分間に合う。
一人でも十分組める。

だからツール屋が言うような｢サイズが大きいからビヘイビア合成が要る｣ってのは当たって
はいない。サイズよりは､どんな処理をしているのかという中身のほうが問題。
だから逆に1000ゲートの回路であっても一人では設計できない場合もあり得る。
非常に複雑きわまりない動作をする回路とかね。

ビヘイビア記述ツールが普及したと仮定してみると
今度はRTLレベルと違っていろんな制約をつけなきゃ
なんなくなるんだろうね。ソフトウェアでいえば
でかい大まかなところはCで書いて速度が必要になると
アセンブラをつかうようなもんだ。
ちなみにC記述の論理合成ツールは実際見たことがあるけど
なんかイマイチでこいつが標準化されるとはとても思えない、
ってのが正直な感想でした。

>>76
ビヘイビア合成がやるのは主に演算のスケジューリングで､スループットやクロックサイクル数､
クロック周波数などが制約条件になるはず。

Cは､最低でも並列性の記述がうまくできるようになることと､RTLやゲートレベルの記述と
柔軟に共存できるようにならないと､価格を議論しないとしても､現場ではまず採用しないん
じゃないかな。今できることは全て同じように出来て､さらにビヘイビア合成もできるという
環境でないと。

今はビヘイビアだけでしか書けないツールとか､並列処理が書けないツールとか（ツール任せになって
人が手を入れられない）､現役ハード技術者を無視して作ったんじゃないかというのが
けっこうあるよ。
まあ今は乱立状態でこれから淘汰が始っていくと思ってるんで､現場では飛びつかないわけよ（ｗ

>>75
確かにFPGAでもちょっと回路追加しただけで、どかんと規模が大きくなることありますね。
なるほどなんとなく肌で感じられます。75氏に限らずこういう話をたくさん聞かせてください。

>>76
C記述の論理合成ツールって、どこの？
興味あるんで、おせーて君になります。

あーあ。見てらんないねーたちまちツールの知識ひけらかし競演か。やっぱりDQN向きな職種だわい。

>>80
ラインの方は大変ですね。がんばってください。

>>79
2年弱前のUSでのEDAツールの展示会で見た。
メーカーは忘れちゃったけど数社が展示していた。
中で一社だけデモやってるところで見てたんだけど

VHDLで、RTLレベルとbehaviorレベルでの記述の
違いはどの辺にあるか教えてケロ。

俺はVHDLではRTLでしか書けないと思うのだが、
　architecture behave of hogehoge is
なんて書く奴を懲らしめるのだ。

>>83とか
シミュレーションするときさビヘイビア記述しねーだかや？
ベンダー提供シミュレーションモデルとかCQでも見るさ！
ためになるでよ。K林みたってのってねーずらぜ！
できりゃー
Cでビヘイブ記述してPLIインタフェースしてやるさ、
なんでもびへいぶできるずらぜ。

VHDLはFLIかや。

>>80単枠（腕力勝負の方へ）
確すかにツール知識は重要だよ。
それ以上にインポテンツ．．しぃつぁれいコンテンツ！
が重要なのはどこさいってもおねじずら。

あんたも旋盤の手入れするずらぜ。

PLIって使ってないなぁ。

ビヘイビアってスレッドみたいのがないと並列動作が書きにくいと思うんだけど
PLIでスレって立てれる？

>87元々このスレが板違いだから干されるだけだ。やめておけ。

>>83
VHDL使いじゃないので、ちょいと文法忘れたから記述自体は不正確かもしれんけど、
例えばこんな感じでは？

q <= d;
after time := 50 ns;
q <= not d;
after time := 50 ns;

本当ならば process文で clock'event を使って、信号変化を記述すると思うけど、
こんな感じで時間を挿入しても信号変化している。

抽象度が高いレベルでのステートマシン記述したときに、ステート遷移する条件に
時間(wait)を入れるのって、スーパーステートっていうんだっけ？違ったかな？

>>83
　言語の仕様をよく見た？
　VHDLは、かなり抽象的な記述が可能だよ。

合成可能でないだけってことでしょ>83。

C言語のビヘイビアだけど、データパスには使えそうなのが
出てきた。データパスは順序で動いてないので、向いてる
ようだ。それに、アルゴリズム屋さんはHDLを使えないので
この点でも需要が見込まれるようだね。
ってどこかのスレに書いたような気がするな。

>>91
　でも、最近話題のCとやらを見たのですがなにやら、VHDLに似ていると
言う印象を受けたのは私だけでしょうか？

あなただけでしょう。それがどーしました？

>>93
　追加されたサブセットを知らないと見える。

>>92
RTL(クロックによって状態遷移する)を書けば何で書こうが
大差ないということだと思う。

>>95
　確かにそう。Verilogだと記述不可能な回路も存在するしね。（非同期回路だから
書けたとしてもあまり意味は無いと思うけど）

歴史はvisualABELに回帰する。

だからABELがいいて言てるのに

デバイスに対して中立性を欠いているツールは難ありだよ。
それに、抽象度の高い記述ができんのも困る。

>>98
　VHDLでもVerilogでも同じ事が出来ますね。
でっ、ABELに戻るメリットとやらを教えてくださいよ。

その前に工学でないスレは出ていってくれ。板違いだと思うよ。

>>101
何をもってそう思う？

>>101
　電子工学用の板がないから、工学って意味で電子工学が共存
してるんだけど、なんかおかしいか？
　反論があるなら「論理的」に反論しろよ。（ｗ

物理
電磁気
電気回路
電子回路
半導体工学
計算機アーキテクチャ
バイナリ
アセンブラ
Ｃ言語
アルゴリズム
・・・
どこから工学なのかな？

電子系の仕事という範囲で言えば、全部含まれると思う。

>>105それはそうですね。

物理、電磁気の知識や結果は使うが、まあ理学だね。
計算機アーキテクチャ:昔は電子工学の範疇だったけど最近は情報工学かも。
バイナリ:何を意図しているのか不明。
アセンブラ:書くだけなら工学でないし、それ以外もほぼ工学の範疇から
消えてる。
C言語：書くだけなら工学でない。オプティマイザ関連はまだ工学かもし
れないけど、もう工学として語れる部分は少ない。プログラミング言語
一般については情報工学の分野かな。
アルゴリズム：どちらかというと理学。理学部での論文の方が多いと思う。

なんでもかんでも工学にする方法もある。
教育工学、感性工学etc。

>>106
みたいのが工学分野のレベルを引き下げている
理学屋に工学がわかるもんか

んな煽りじゃ誰も引っ掛からねぇよヽ（`Д´）ﾉ　ｳﾜｧｧﾝ!!

>>107
初めて「教育工学」って言葉聞いた時一体何かと思ったよ。
でも、そろそろHDLの話題に戻そう。脱線してスマソ。

>>107
ちょっと乱暴な言い方で表現すると、
　　理学：モノをつくらない
　　工学：モノをつくる
で区分けするってのは、どう？

次期製品のアーキテクチャの検討っていうのは、理学っぽいけど、工学の部分からの
視点も重要。んでｺｺでの検討したものが結局製品につながってくる訳で、その製造工程
は連続していて、担当者もかぶってくる。だから工学分野なんじゃないかなぁ。

age

揚げ

初心者です。ＶＨＤＬやり始めたんですがわからないことが
出てきたので来ました。

わからないのは同時処理と、順次処理です。
ＶＨＤＬといってもゲートでの振る舞いをプログラム化してるだけなので
同時処理で行うというのは理解できます。しかし、process文内の順次処理
は、プログラムにかかれた順に処理されるということですよね？ということは、
if(reset ='1')then
a <= x;
b <= a;
end if;
であれば、実行後のa、bには共にxが格納され、
b <= a;
a <= x;
であればaにはxが格納され、bにはxが格納される前のaが格納さると思うのですが。
どなたか私のもやもやした心を晴らしてください。

>>113
たしかにわからん。
なんで順次処理文というのか。。。
順次処理文というくらいなら、上から順番に処理するもんじゃないのか？

シミュレータを使えるなら、ModelSimか何かでsimしてみたら？
俺は分からなくなると、すぐに実験的にsimしちゃう。
いちいち面倒だけど。

　この程度のこと、ちょっと参考書買ってきたら書いてあると思うが・・・。
　それを惜しいと思うならVHDLなんか使わない方は良い。

>>116
>>114が回答しているような話しを聞きたいのだと思うよ。

で、
>順次処理文というくらいなら、上から順番に処理するもんじゃないのか？
上から順に処理だけど、if条件の成立している一瞬に順次処理してると
いう解釈だと思う。因みに、非同期リセットは危ないよ。

>>117
　失礼。脊髄反射してしまった。

　多分これは日本語訳したとき、この様な表現になったのでは
ないかと思います。原文を見たらヒョッとすると謎が解けるかも
しれませんよ。

あ、やっぱり非同期リセットって危ないの？
ＶＨＤＬの参考書とか、DesignWaveの特集では、よく非同期リセットの記述がされてる。
まぁ、書いている人がほぼ同じっていうのもあるけどね。
スタイルガイドってﾔｼを見たときは、やっぱり非同期リセットを推奨していた。
ASIC化する場合って、非同期リセット付きF/FをサポートしていないASICベンダも
あるから、基本は同期リセットかなぁって思ってた。
リセットかかるまで不定値が伝播するっていうけど、結局リセットがかかって初期化されるﾜｹだし。

>>119
こっちはHDLスレで、デバイスが仮定できませんのでね。

>>113
下のところのVHDL講座では、process文の条件式が上から順次処理されるって書いてあった。
ttp://vsac.jeita.or.jp/Education/eContents/vhdl_tut/p24.html

ちなみに、あなたの思ったような感じでデータを格納する方法ってわかります？
<= を := に変えるだけだよ。

みなさん、ありがとうございます。
>>121
サイト情報ありがとうございます。
プロセス文にかかれた順に処理は行われるが、その処理による信号代入が
行われるのはプロセス終了時（:=はプロセス内で代入される）ということですね。
ということは、ほとんど同時処理と等価なのでは・・・

NECのCMOSシリーズのマクロはFF全部非同期だったと思うが。
CADでデザインしてた時同期式に変えるのが大変だった覚えが。

スマソ、非同期→非同期リセット。

>>122
　全然違うって。（ｗ
　非同期でゲートを信号が伝達するイメージと、シフトレジスタ的にクロック同期で
データが伝達していくのは全然違うでしょ。

>>125
いえいえ、そういう意味で言ったんじゃないです。
順次処理という言葉の意味的に考えると、process内で
a <=x;
b <= a;
と書かれていたら、a、b共にxが格納されると思っていたからです。
でも実際は違っていた。だから同時処理的ではないのかと。

>>126
　process文内の処理が、イベントごとに順次処理される
（イベントがあるまでは、次の状態に遷移しない）のと、
イベントをトリガに最後まで処理が伝搬しprocess文内の
いくつもの式に同時に影響を与えるのは違いますよね。

　要するに、式単体では無くプロセス文として見ろって
事では無いかと。

＞＞１２６
すんません、後半の文の意味がわかんないす。
「イベントをトリガに最後まで処理が伝播し」の部分、よろしくです。

＞＞１２７
でした。すんません。

　process文内の式は記述順に上から下に順に処理され、これを持って
順次処理と呼んでいます。

　で、疑問の件は信号代入「<=」の事ですが信号代入の場合その行が
処理されても、すぐには代入されません。これはこの記述の仕様で、
式の評価と実際の反映が別々に行われているからです。
　process文の最後まで式を評価した後代入は最後に行われます。

>>129
例ぐらいいっとけよ。礼儀知らず。

>>130
ありがとうございます。
返事が遅くなり、申し訳ありませんでした。

TVで映画の予告編をやっていて「ロミオ＋ジュリエット」とクレジットが出て
「ロミオ・アンド・ジュリエット」とセリフが入った。

プラス記号じゃ、アンドじゃなくてオアとしか読めん、と思ったのは私だけですか？

>>133
std_logic_arithをきちんとuseしませう

この場合のアンドとは、論理演算のアンドでは無いよね？
しいて言うならば、連接かな。
ってことは、
VHDLならば、 映画 <= ロミオ & ジュリエット;
Verilogならば、　assign 映画 = {ロミオ, ジュリエット};

ってな感じ？

順序に関して俺も同じような疑問を持ってた。
順序処理っていう名前はわかりにくいよね。
処理っていうより逐次評価文だよね。

・順序処理文==逐次評価->同時代入
・同時処理文==同時評価+同時代入

を意識して教科書読まないと、文字通りに解釈すると勘違いするよ。
個人的には・・・

process内の

a<=x;
y<=a;

は、評価と代入がそれぞれ異なる時点で行われるから、
(時間tを使って明示的に書けば)

a(t) <= x(t-1);
y(t) <= a(t-1);

が実現できるわけで、一つ前と今の信号の状態を記述してるって意味で
順序処理っていうんだと無理矢理納得させてる。ホントは上から順番に評価
が行われるから順序って名前がついてるんだろうけどね。

順序、同時の名前で悩まないで

process　内部の処理、
architecture　内部の処理

っていう風に読み替えるのがいいかもしれない。順序回路と順序処理文がごちゃ
ごちゃになって丸2日悩んだことがある。

それにしても、VHDLって言語仕様としてゲゲボじゃないか？
俺、知らないだけかもしれないけどCのコンパイルオプションの
#if 〜　#endif
とか
#ifdef #endif
ってのが無いよね。if 〜 generate も同時処理文にしか効果ないし(generate
だからあたりまえか?)。
コメント文も一行にしか効果ない。アセンブラの方がずっと書きやすい。

大体、generic 文ってなんであるの? 定数をpackageで持っといて
useで取り組めば(ちょうどCの#define や const 文を書いた include
ファイル取り組むように)必要ないんじゃないか？どうも、すごく冗長
なことを書いてるような気がするし書きにくい。覚えにくい。

verilog はその点どうか知りたい。両刀使いの方長短コメントしてください。

polarisあぼーん
VCSに置き換えるか(´Д`)

>136
genericだと、ソースを公開しなくても済むからとか？

verilogはビット幅を把握しとかんと、コンパイラでのチェックが
無いから辛い。別途文法チェッカーを併用しないと不安。

>ってのが無いよね。if 〜 generate も同時処理文にしか効果ないし(generate
>だからあたりまえか?)。
順序でもできるけど。？？

>コメント文も一行にしか効果ない。アセンブラの方がずっと書きやすい。
アセンブラとの比較？？はともかくコメントにかんしては確かにそう思う。

>>139
コメントについては、複数行を一気にコメントアウトするマクロやらスクリプトを
自作してます。でないと、やってられん。

アセンブラとかのソフトウエア言語との比較は意味ないぞよ　>>136

>>139
あれ？if 〜 generate ってprocess内部で書けたっけ？
と思ってやってみたらエラーになりました。書き方が悪いのかと思っていろんな
本調べてみたけど"if〜 generate は同時処理文の選択"ってなってますが？違って
たら教えてmOm

>>139,140
>アセンブラとかのソフトウエア言語との比較は意味ないぞよ
そんなことないって、記述と実動作の比較を論点にするんだと意味ないけど、
単なる表面上の書式をいってるわけだから。少なくとも"言語"であってネット
リストじゃないでしょ？なんで言語を使うか？答えはただ一つ。生産性の向上
でしょ。そもそもが、Adaベースなんだし。後発なんだから他言語(ソフトウェア言語
も含めて)の便利なところは謙虚に取り入れるのがまともだと思うのだが・・・
ただ、spiceネットでも#if 〜 #endif ぐらいはほしいと思うけどね。こっちは、
リストだけいじってると回路図との整合性がわけわからなくなるからと我慢してる。

VHDLってどうもしっくりこない。統合環境上から使ってるからあんまり直接打ち込
むことはないけどarchitectureなんて長ったらしすぎないか？どうもたくさんの人の
手を経てこねくり回された言語仕様って気がするんだけど？違うのかな？簡潔さに欠
ける気がする。そのわりに上のコンパイルオプションなんて重要な機能がプアであっ
たり、抜けてる印象がある。
VHDL命っていう人のコメントを聞きたい。

あとSystem-CやSpecCが使えるシミュレータとか論理合成ツールってもう市販されてる
のか？俺そもそもLSI屋じゃないのでmodelsim,leospec,symplifyぐらいしか知らないん
だけど。
#modelsim 5.6b、leospec 2002c、symplify 7.1proではまだ使えないよね？

>>141
> そんなことないって、記述と実動作の比較を論点にするんだと意味ないけど、
> 単なる表面上の書式をいってるわけだから。少なくとも"言語"であってネット
> リストじゃないでしょ？なんで言語を使うか？答えはただ一つ。生産性の向上
> でしょ。

目標は高いほうがいいが、再利用性などはソフトなどとくらべると格段に落ちる。
論理合成ツールがいろいろある以上、最適なネット作成をするには、
それなりの限定された制約があるということで。

simだけで充分ってなら、現状の言語仕様が貧弱なのは分かる。
でも、それなら最初からCなりC++でやれって感じ。
回路イメージなく、HDL書かれたらたまったもんじゃない。

VHDLはまだましだけど、Verilogなんかをソフトあがりの素人に書かせると
後が大変なので、素人はガチガチのVHDLから学んで欲しいね。

あるよ。つかってないけど。
どの程度の実用性があるのかは知りたい。

>>142
＞VHDLはまだましだけど、Verilogなんかをソフトあがりの素人に書かせると
＞後が大変なので、素人はガチガチのVHDLから学んで欲しいね。

言いたいことは分かる、うん。
けど、ｿﾌﾄ屋がVHDLで書くことになったら、絶対途中でｲﾔになって辞めそう。
最近VHDLで設計することになった。漏れはVerilogからはじめたから特に感じるが、
やはりRTL設計・検証を考えると、VHDLは全然だめぽ。
記述量の多さ（しかも冗長すぎる）は、ﾏｼﾞ簡便。
signed/unsignedなんかはVHDLにあるから、演算器とかの回路設計する人に
とってはVHDLのほうがいいのかも。
（Verilog2000?とかでは、そのあたりは解消されてるけどね）

>>>139
>あれ？if 〜 generate ってprocess内部で書けたっけ？
>と思ってやってみたらエラーになりました。書き方が悪いのかと思っていろんな
>本調べてみたけど"if〜 generate は同時処理文の選択"ってなってますが？違って
>たら教えてmOm

processの外でかいてみそ。

>VHDLってどうもしっくりこない。統合環境上から使ってるからあんまり直接打ち込
>むことはないけどarchitectureなんて長ったらしすぎないか？どうもたくさんの人の
>手を経てこねくり回された言語仕様って気がするんだけど？違うのかな？簡潔さに欠
>ける気がする。そのわりに上のコンパイルオプションなんて重要な機能がプアであっ
>たり、抜けてる印象がある。
>VHDL命っていう人のコメントを聞きたい。
↑たしかにおっしゃるとおり。生立ちのせいだけど87
から93とかたいして改善してないからいまだに93って
一般的じゃないし？ベリログはシミュレータ言語？
として登場してるから、記述しやすいし2000でも↑が
おっしゃってるように記述量を減らせる工夫がもりこ
まれてるしね。

>processの外でかいてみそ。
順序処理文はprocess内部にしかないでしょ？
process の外にあるのは同時処理文でしょ？
そこでは当然 if generate が機能するのはわかりますけど。

>>142
#if 〜 #endif
は確かにCのプリプロセッサの機能だけど。
これを使えるようにしたからって、論理合成の支障には全くならないよ。
事実Verilog には`ifdef `endif があるじゃないの？

>ソフトあがりの素人に書かせると
電気系の教育を全く受けないでソフト屋やってる人間に書かせること自体
無理があるんじゃないか？ただ、ソフト会社でロジック設計手がけてるところ
多いんだけどね。だから、外注の彼らにちゃんと仕事やってもらうために今更
HDLになんか手を出してるんだけど・・・自分じゃもう設計はしないけど口だけ
出すってか？

>>145
VHDLの順序処理か否かっていう区分けは、processを使っているかどうか、だっけ？
clock eventな記述しているかどうか、じゃないの？

>>145
やけにいせいがいいじゃねーか！！
親切におせーてやってるのによー

ぷろせすをif generate でくくってみそと言ったつもりだが？
ひょっとしてソフト上がりか？
どのような回路をきじゅつするか
頭の中でイメージできてるんだろうな？

clock event として・・・
Verilog は always リストに XXXedge として属性を記述しますが、
process リストに属性を書かないVHDLはそれをクロックと認識するのは
process内部でif(clk'event and clk=1)と記述してはじめてわかります
よね？
いろいろ書物調べたけど俺の頭では
順序処理文はprocess内部、
同時処理文はarchi直下
としか解釈できない。というよりそう書いてるんですけどね。
表面的な理解だけで間違ってる可能性無い訳じゃないので一度
調べていただけませんか？間違ってたら教えて。日本語の書物
やDesign-Wave誌は全て持ってるので、この本のここ読めって言
ってもらえるとありがたい。

ちなみに順序処理文と順'次'処理代入文は使い分けてるんですね。

>>148
おまえあほか？
process そのものは同時処理文になんだよ。
process そのものは if generate でくくれるのはあたりだろうが？

誤字があるからも一回言ってやろう
>>148
おまえあほか？
process そのものは同時処理文になるんだよ。
process そのものは if generate でくくれるのはあたりまえだろうが？

アタマカタイネー
ハードなあたまでハードウエア設計

プロセスの戦死日ティりすとにクロックイベント
とクロックのアクティブ論理を記述すれば順序回路が推定できるし、
千氏日ティりすとに入力信号すべて書けば組み合わせになるでしょ。

これが頭の中で合理的に理解できなきゃちょっときびだんご。

だいたい技術者のくせして自分で調べようとしないのは
致命的よ。

おまえホントにわかってないね
全くわかって無くていやになるよ。それでよく金もらえてるな。
根本的な間違いは順序回路と順序処理文完全に混同してるだろ？
もいっかい教科書よみな。
今話題にしてるのは、順序回路と組み合わせ回路じゃないぞ。

>っていう風に読み替えるのがいいかもしれない。順序回路と順序処理文がごちゃ
>ごちゃになって丸2日悩んだことがある。
>ってのが無いよね。if 〜 generate も同時処理文にしか効果ないし(generate
>だからあたりまえか?)。

2日プラス今日までの日々

>>152
さらに、
おまえオペアンの使い方もSパラメータも知らないヘナチョコロジック屋じゃな
いだろうな？
アナログがちょっとでも出てくるとしっぽ巻いて逃げるんじゃねぇだろうな

じゃ何の話題なの？
直情的ね！会社で人気者だといいね！

逃げないよ！
なんか自慢することでもあるの？

>>156
も一回言うけど
お前、
順序処理文って何か説明してみな？
順序処理文を話題にしてるところで、これか？

>プロセスの戦死日ティりすとにクロックイベント
>とクロックのアクティブ論理を記述すれば順序回路が推定できるし、
>千氏日ティりすとに入力信号すべて書けば組み合わせになるでしょ。

順序回路と組み合わせ回路の説明して、お前がこれまでまったく混同しながら
仕事してきたこと暴露してるだけじゃねぇか。

両者ともちょっとずつおかしい？

このスレって電子工学科出身に良くいる
教養が無く教わった手順を理解できぬままこなしているだけのくせに、
プライドだけは富士山より高い人間の体質が、
的確に現れていて楽しいな。

ちっちゃい頭で一生懸命覚えた手順でせいぜい頑張ってくれや。

>if 〜 generate も同時処理文にしか効果ないし

同時処理文中のプロセスの中の順序処理文があるのなら
if 〜 generateも効果があるといえないだろうか？

醜い言葉尻のあらそいなのだが

なんか盛り上がってきてるぞ…

しかし、最終的にはチップが動けば
んなこたぁ〜どうでもイイって言われてしまう罠

>>162
ゲートにすることは考えず、単に言語としての仕様で遊んでいるだけだろう。
回路を実際に作る奴はgenerateごときで、ごたごた言わない。
実際にやってみればすぐにわかるから。

夏になったんだな、と思う今日この頃。
しかし、議論ふっかける割に内容が素人レベルとは見ていて悲しくなる。

>>162
特に揚げ足を取るつもりではないがそれは素人の考えだよ。
偶々偶然動いているだけの腐った回路が出来ている可能性もあるから動いている
事が全てではない。　特にHDLだと余計にそう。
ある程度経験を積んだエンジニアは、こんないい加減な事は言わない。

TTLｼﾞｼﾞｲの悪臭がﾌﾟﾝﾌﾟﾝしてるｽﾚはここですか

>164
いや、確かにそうなんだが、そういう上役って多くない？
ロジック的に怪しくても、過去の品種はそれで動いている。
変えて不具合が出る場合のリスクが怖いとかって。

単に、おのれが知らないだけだろうがと、小一時間…したいところ。

>>166
いや、「触らないほうがいい」が正解だぞ。

汚い設計を直すのが本人
　→設計能力がもともとないので、根本的解決にならない。

汚い設計を直すのが他人
　→汚いソースを追いかけるよりも、新規設計した方がTATが短い。

　HDLて〜所詮設計ツールで、言語だけを覚えても設計できないよ。
機能分担設計（どこのブロックにこの機能をやらせるかを決める設計）
とタイミング設計（データのタイミングがうまく合っているか合っていないか）
が重要よ。

>>68
その通りだよな。
だから=と<=の区別ぐらいで偉そうに煽る奴は出て行って欲しいものだ。
当人は努力してやっとこ理解したので
「=と<=の区別が出来る俺って偉い」
とか思ってるから煽ってるんだろうけどな。

まったくスレが腐るぜ。

>>166
非同期ばりばりで、ASICのプロセスが変わったら終わるような回路を、解析して
同期化して根本原因の根絶とかをやった実績があるから、「臭い物には蓋」
って言う逃げが嫌なだけだよ。

当然、互換性の問題が無いかはいつも不安ではあるけど、結局そう言った、
互換性が絡む「予期せぬ不具合」を解析する意味でもHDLは役立つという事ですよね。

ソフト屋さんにHDL書かせたら、すべて順次動作になってしまつた

wait until a='1';
上の記述が、
wait until (a'event and a='1');
見たいな動作になって困ってます。
これはVhdlの使用でしょうか？
それともシミュレータのバグでしょうか？
シミュレータはVisualVHDLです。

>172
ちなみに、想定している動作はどう考えています？

VisualVHDLっていうシミュレータを知らないんですが、有名？

>>175
Vが一つ多いぞ。（ｗ
日エレとか読んでるとよく登場するが実際使ってると言う話は一度も聞いた事が無いな。

>>176

＞これはVhdlの使用でしょうか？
＞それともシミュレータのバグでしょうか？
＞シミュレータはVisualVHDLです。

>>175-176
間違えましたVisualHDLです。
>>174
wait until a='1';　に期待する動作。
まず、実際のシミュレーションでの振る舞い
　この行に達したときにa='0'で、その後a='1'に変化する場合は、変化した時点
　でこの行を抜けます。
　この行に達したときにすでにa='1'の場合は、この行を抜けて来ません。
　（a='1'のまま変化しない信号なら、ずっと止まっています）
私が期待する動作
　この行に達したときにすでにa='1'の場合は、即時この行を抜けてほしい。

>>178
waitをやめてみてはどうでしょう？
っていうか、C言語か何かのように書いてるような。

テストベンチ系の話なんだろうけど、そういうつくりはよくないと思われ

>>179
おっしゃる通りテストベンチです。
実際はwait until IrqN='0';となっていて、割り込みが来たら次の処
理を行う流れになっています。
とりあえずは
while(IrqN='1')loop
　wait for 1 ns;
end loop;
とやって対応できました。
wait untilは動作が釈然としないので今後使用しないこととしました。

>>180
wait の使い方を誤っているかもよ。
解説本じゃなくて、IEEEの言語仕様で確認してみそ。

>178
waitだから、aが1に変化するのを待つということで、
動作としてはあっているような気がする。

じゃ、どう書くんじゃ〜といわれたら、神降臨を祈りましょう。
その割り込み部分だけ別のプロセスで書くわけには
いかないんですよね？発想を変えて考えてみると良いかも

>>141
> あとSystem-CやSpecCが使えるシミュレータとか論理合成ツールってもう市販されてる
> のか？俺そもそもLSI屋じゃないのでmodelsim,leospec,symplifyぐらいしか知らないん
> だけど。
> #modelsim 5.6b、leospec 2002c、symplify 7.1proではまだ使えないよね？

Symplifyは知らないけど、ModelSimとLeonardoSpectrumはSystem-CやSpecCは
使えないはず。Cから直接論理合成できるツールは無いと思う。一度動作合成して
RTLを出力させて、それから論理合成することになるんじゃないかな？
しかし、ModelSimなら、PLI(だっけ？)接続でなんとかなるかも。
VisualEliteっていうグラフィカルエントリーツールはSystem-CかSpecCかは
知らないけど、Cで書いたのをシミュレーション可能なはず。ただし、それから
RTLを出すのは無理。

>>175
VisualHDLはシミュレータじゃないよ。グラフィカルエントリーツール。
お絵かきをするとHDLを吐き出してくれるツールだよ。逆に、HDLを読ませて
絵を作らせることも可能なので、他人のHDLをもらってきて、絵を出力させて
仕様を理解するのにも使用可能。ブロック図, フローチャート, ステートマシンが
出てくるので、なかなか良い。
ちなみに、VisualHDLはVHDL版とVerilog版があったけど、今は統合して両言語
対応になってVisualEliteに改名してる。
RTLのVHDLをVerilogにコンバートしたり、その逆もできる。
VisualHDLの標準のVHDLシミュレータは遅いから、BorlandのC/C++でコンパイル
するようにした方がいいと思う。かなり速くなるよ。それでもModelSimにはかなわない
ので、ModelSimとの連携が最強。

>>183
>しかし、ModelSimなら、PLI(だっけ？)接続でなんとかなるかも。

たぶん、なんとかならないっぽそう。
PLIまたはFLIを使っても、純粋なCじゃないから、コードの切り出しが必要かもね。
あんまり詳しくないんだけど、いわゆるHDLに比べて抽象度が高いSystemVerilog（Superlogの生まれ変わりだっけ？）
とかだったらPLIなんかを使わなくても、CモデルとSystemVerilogを混在させたシミュレーションが
できるんじゃなかったかな？
ただ、それだとシミュレータにModelSimは使えなさそうだし、回路に落ちる部分を結局CじゃなくってHW用言語で
記述する必要があったりと、まだまだ問題アリのようだけど。

演算器やエンコ／デコ周りは早く使われるかもしれんけど、個人的には、Cを動作合成して
HWを設計するにはあと２年くらいはかかるんじゃないかな、と予想。
関数や処理を並列動作させるような、なんらかの制約の元でCを記述しないとダメそうなんで。

PLIの為にわざわざVCインストールした気が。（ｗ
かなり前フロートの演算器が入ったASICのSIMを手伝った事あるんだけど
演算器がどう論理合成されるんだろ？って楽しみにしてたら、メーカー提供の
ライブラリをネットでつなげただけだったからがっかりした記憶があるな。
今はどうなってるんだろ？論理合成できるのかしら？

DesignCompilerだと、金持ってる企業なんかはDesignWareを買ってるから
適当な演算器に落ちてるかもね。
多段の演算器はやったこと無いからわかんらんけど、Cで書くような感じでHDL書くんじゃなくって
ある程度丁寧にHDL書かないと性能がでないんじゃないかな。
１サイクル間のゲート段数とレイテンシを意識して、何度もHDL<->合成を繰り返すようなこと。

>>186
なんか昔と変わらないね。って言うか細かく中身を書く必要は
未だにあるって事か。
まあ、300[MHz］でレーテンシ4とかで動く演算器を書くのは
もう嫌だな。（苦藁

↑
アプリケーションの理論（アプリソフトの理論って意味じゃないよ）わかっ
てるわけでも、
システム設計できるわけでも、
Win の売り物ソフトかけるわけでもないＨＤＬ技術屋が、それを嫌がってたら
ほかに何ができるの？

>>188
HDLだけ書いてSIMやってたら仕事した気になれる会社って天国かもな。
って言うかそんな奴はこれから大変だぞ。

＞特に揚げ足を取るつもりではないがそれは素人の考えだよ。
＞偶々偶然動いているだけの腐った回路が出来ている可能性もあるから動いている
＞事が全てではない。　特にHDLだと余計にそう

大昔のschematic時代のなんかのほうがはるかにヒドいと思うけど。
ＨＤＬ設計ではＥＤＡ側でヒドいものの大半は弾いてくれるので。。

＞DesignCompilerだと、金持ってる企業なんかはDesignWareを買ってるから
＞適当な演算器に落ちてるかもね。
＞多段の演算器はやったこと無いからわかんらんけど、Cで書くような感じでHDL書くんじゃなくって
＞ある程度丁寧にHDL書かないと性能がでないんじゃないかな。

丁寧に書けば（ＥＤＡ側が論理圧縮の努力をしなくなって）余計
性能が出なくなるほうが多いと思うけど。

>>191
それは、丁寧に書いていないってこと。
前に組込みLSIのプロジェクトにいたころ、ツール任せだと性能が全然出なくって
Cellﾗｲﾌﾞﾗﾘとにらめっこして机上計算して合成を繰り返して、ｶﾞﾘｶﾞﾘ丁寧にHDL書いてたよ。
ま、はっきり言って、ネットリストを手書きしている状態（ゲート記述して dont_touch指定）だったけどね。
HDLと言えど、書き方はいろいろ。

どう圧縮してくれることを期待しているのか、それをわからずにツールに任せるのはいかがかと。

ゲートのイメージのないHDL設計者の書くHDLにロクなものはない。

>>190
>>191
得意になって書く程の事か？しかも死ぬ程前の書き込みに・・・。
大した事してないのがばれるからやめとけ。（ｗ

HDLスレがあると、いつもなんで190みたいな奴が出てくるんだ？
DCやらBGには、おだてて豚でも木に登らせてしまう
未知の力があるということなのか？

>>193
> ゲートのイメージのないHDL設計者の書くHDLにロクなものはない。

これ、まさにそうなんだけど、ＣtoRTLな設計手法になると逆に文句・薀蓄ばっかり言って
仕事にならない気もするんだよね。
そのへんは、時間と回路の質のトレードオフで、割り切って設計できるような人じゃないと無理っぽそう。
あとFPGAなんかだと関係ないかもしれないけど、CtoRTLで設計した場合、テスト容易化設計は
どうするんだろう？
率が出ない回路は、結構RTLをいじくることも必要だと思うんだけどね。

＞それは、丁寧に書いていないってこと。
＞前に組込みLSIのプロジェクトにいたころ、ツール任せだと性能が全然出なくって
＞ellﾗｲﾌﾞﾗﾘとにらめっこして机上計算して合成を繰り返して、ｶﾞﾘｶﾞﾘ丁寧にHDL書いてたよ。
＞ま、はっきり言って、ネットリストを手書きしている状態（ゲート記述して dont_touch指定）だったけどね

よほどヒドいツールなのか、記述が悪い、オプション設定が悪い、などツールを
使いこなせていないだけだと思うけど。（あるいはツールのバグか）
そもそも論理圧縮のような単純計算は計算機にはかなわんよ。特定の計算で
なんらかの間引きテクニックでも使うてんなりゃ別だが。

＞どう圧縮してくれることを期待しているのか、それをわからず
＞にツールに任せるのはいかがかと。

なに言ってんだ？　大雑把に論理圧縮に期待するのは
時間と面積の節約、それらのトレードオフ。記述上の構造の
保持を論理圧縮に期待したら論理圧縮にならないと思うが。

＞あとFPGAなんかだと関係ないかもしれないけど、CtoRTLで
＞設計した場合、テスト容易化設計はどうするんだろう？

ＣｔｏＲＴＬなら今のＥＤＡじゃ完全同期設計でしょ。　なら率が
出ないことはないと思うけど。

>>197
素人さん、ごくろう。

>>197
>よほどヒドいツールなのか、記述が悪い、オプション設定が悪い、などツールを

記述が悪い＝丁寧に書いてないってことなんだが､自分で書いてて気がつかなかったか？

>そもそも論理圧縮のような単純計算は計算機にはかなわんよ。

データパス系の回路を作ったことないだろ？

>>197
> ＞あとFPGAなんかだと関係ないかもしれないけど、CtoRTLで
> ＞設計した場合、テスト容易化設計はどうするんだろう？
>
> ＣｔｏＲＴＬなら今のＥＤＡじゃ完全同期設計でしょ。　なら率が
> 出ないことはないと思うけど。

この辺りが痛々しいなぁ。
完全同期であって、回路規模の制約がないならスキャン入れまくってテストはできるが。

197みたいなﾔｼの会社とは仕事したくないので、社名を教えてちょ。

教科書読んで解った気になってそのまま就職できてしまった感じかな。
その程度で許される職場って事だろうからある意味羨ましい。

外に出た時苦労するだろうが。

ツールベンダーって実際の設計現場を知らずに理想的なクリティカルネットを対象に
ツールデバッグするので実際にはうまくいかないこともあるかもよ。

ベンダーでサポートしている人って、ここにいる？

>>199
＞>そもそも論理圧縮のような単純計算は計算機にはかなわんよ。
＞データパス系の回路を作ったことないだろ？

いまだにゲート設計か。　ご苦労なこった。まあ、敗戦遅延に足
巻かれないようにがんばってくれや。

>>200
＞完全同期であって、回路規模の制約がないならスキャン入れまくってテストはできるが。

おまえんとこは完全同期設計まで手作業でＤＦＴ、で率上げるってか。
ご苦労なこった。

＞197みたいなﾔｼの会社とは仕事したくないので、社名を教えてちょ。

ここに出現する連中なら（しない連中でも）誰でも知ってる会社だと
は思うが。まあ、おたがいライバルどおし、がんばりましょーや。

＞>よほどヒドいツールなのか、記述が悪い、オプション設定が悪い、などツールを
＞記述が悪い＝丁寧に書いてないってことなんだが､自分で書いてて気がつかなかったか？

良い記述＝＝丁寧？　もはや絶句もんだよ。

あぼーん

あーぁ、人材派遣か下請けか知らんが、中小企業は必死だな。
発注してやるから、仕様書どおりに動くもの納期守って収め
てくれや。

>>197　が痛いところを突かれて逆ギレの模様。

>>184
VCSは6.0.1からDirectCと言われる技術が導入されてPLIのoverhead無しに
Cのプログラムを直接リンクできるようになった．

>>200
スキャン入れまくるってあんた，もはや古スキャンは常識だと思うが

ばうんだりーすきゃんとかじぇいたぐってあたりまえとおもっていたのだがなぁ

>>184
PLIじゃなんともならんかぁ〜。
時間の概念があるSystem-CやSpecCとANSI Cじゃ、確かに違うね。
コードの切り出しなんかやってたら、何のためにわざわざSystem-CやSpecCで
書いたか分かんなくなってしまう。

俺も、Cの動作合成から論理合成というフローが普及するには、もうしばらく
時間が必要だと思う。やはり、アルゴリズムに過ぎないCを(高品位な)RTLに
コンバートするのは大変だと思う。
抽象度が低いCのモデルを書くなら、最初からRTLを書きたくなるだろうし。
抽象度が低いCモデルじゃシミュレーションのスピードも上がらないし。


>>197
>そもそも論理圧縮のような単純計算は計算機にはかなわんよ。

これはそう思う。複数のアルゴリズムを実行して最良のものを採用したりして
くれるし。

>なに言ってんだ？　大雑把に論理圧縮に期待するのは
>時間と面積の節約、それらのトレードオフ。

納得できないこともないけど、最初からツールの論理圧縮に期待するのは邪道かも。
合成時の制約が緩いなら(タイミングが)問題になることは少ないと思うけど、厳しい
パスが存在する時にはツールの論理圧縮まかせではキツいと思う。

すみません、↑の名前間違えた。
俺は>>183です。。。

今,VerilogでALUを設計しているのですが,assing文の所で,つまずいています。
set on less than命令のassing文の記述の方法ですが、

((alu_cont==slt)&&({read_data[31],read_data[31]}==2'b10))? 1:32’bx;

と,書いてみました。出力ビットは,３２ビットに設定しているのですが,
この場合,真の時は,出力はどうなるのでしょうか?
１ビットで(1 or 0)と出力されるのですか?
間違っていれば、どのように書けばよいのか教えてください。
宜しくお願いします。

>>212

その記述は真にはならないから心配しなくてもいいよ。(w)

あぼーん

>>213
返答、ありがとうございます。
自分なりALUのassing文を書いてみましたが、やはり、コンパイルできません。
どこが間違っているのでしょうか？ 以下に、載せてみますので･・・・
お手数ですが、どなたか、間違いを指摘してくださる方、間違いを教えてください。お願いします。

parameter[2:0] and= 3’b000,
or= 3’b001,
add= 3’b010,
sub= 3’b110,
slt= 3’b111,

assign alu_out=(alu_cont==and)?(read_data1 & read_data3):
(alu_cont==or)?(read_data1|read_data3):
(alu_cont==add)?(read_data1+read_data3):
(alu_cont==sub)?(read_data1−read_data3):
((alu_cont==slt)&&({read_data[31],read_data[31]}==2’b00)&&(read_data1 <= read_data3))? 1:
((alu_cont==slt)&&({read_data[31],read_data[31]}==2’b00)&&(read_data1 > read_data3))? 0:
((alu_cont==slt)&&({read_data[31],read_data[31]}==2’b11)&&(read_data1 <= read_data3))? 0:
((alu_cont==slt)&&({read_data[31],read_data[31]}==2’b00)&&(read_data1 > read_data3))? 1:
((alu_cont==slt)&&({read_data[31],read_data[31]}==2’b01))? 0:
((alu_cont==slt)&&({read_data[31],read_data[31]}==2’b10)? 1:
32’bx;
assign zero = (read_data1==read_data3)? 1:0;

>>215
コンパイルエラーログを書いてよ

>215
case文で書けよ
読みにくくてしょうがない

andとorって、禁則文字じゃない？

ひらすら、read_data[31]同士を連接してビット演算しているようなんだけど。
それなら2'b01と2'b10はありえないんじゃない？
（それとも、成り立たないことを承知の上で、ただ単に全ての条件を明記しているだけなのかな）

>>215
禁則文字っていうか予約語だよな

あ、そうそう。
確か基本的なプリミティブが用意されてるおかげで、ゲート記述できるはずだよね。

まじレス付けてるおまいら、やさしいな。

いいかげんネタだと気づけよ。

>>222
そんなこと書いて、わざわざ教えてあげるなんて、おまいこそ可愛げあるな。

コード見ただけじゃ、僕わからん厨なお前は来るな、ﾎﾞｹｯ

>>223
逆切れ見苦しい

っていうかそんなことでageるなよ

初心者かな？

>>217
プライオリティデコードしたいんじゃないの？

>>225
それを言うならエンコードでは？

top module(テストベンチ）で、回路moduleを、呼び出す時の書き方って、

ex)
[file] [file] (a,b,c);
って、書けばいいんですよね？　間違ってるのかな〜〜〜？？

どこかに、書き方が分かりやすく載っているHPありませんか？？

>>227
それで合ってるよ。

ところで君は何年生ですか？

>>227

module testbench();

wire a, b, z;
block_a instance_a(a, b, z);
block_b instance_b(z, a, b);

endmodule

ファイル名ではない。
最初は、モジュール宣言したときの名前を書く。
２番目は、適当でいい。

ttp://member.nifty.ne.jp/kumineko/verilog/index.htm
[構造記述]の章でも読んでろ、ﾎﾞｹﾞｯ

もうVHDLいやボ・・・

FPGA Advantage って日本とアメリカでそれぞれいくらするの？
安かったら直接輸入したいんだけどね

>>231
値段は分からないけど、直接輸入しようとしたら日本法人を紹介されたりしないかな？
あと、日本法人から買った方がサポート面で安心だと思う。

verilog-HDL、VHDLはどこで入手すればいいのですか？
フリーですか？

>>233

http://www.synopsys.com/corporate/locations/japan.html

ここに問い合わせて値段を聞いてみれ!
VerilogもVHDLも売ってくれるぞ。

>>233
逆に聞きたい。
日本語はどこで入手すればいいのですか？フリーですか？
英語はどこで入手すればいいのですか？フリーですか？
韓国語はどこで入手すればいいニダ？幾ら払ってくれるニダ？

みんなVerilogとVHDLどっちが好きよ。
俺Verilog.
理由は今月号のデザインウェーブの特集に書いてた理由ほとんどそのまま。

ABEL

>>236
VHDL

回路的に考えると信号がどの様に変化するか定義する方が自然。
後、どちらも使ってみて思ったのがこちらの意図しない回路が生成
されている可能性は、Verilogの方が高かった気もするけどこれは
単に慣れの問題かな。
しかし、SIMの事を考えるとVerilogの方が自由度は高いね。

>>238
同意見です

自由度が高いVerilogは諸刃の剣ですな。

>>233-235
>>233
Verilogシミュレータだけなら、無償配布されてるＦＰＧＡ用ツールについて
いるのを使えばタダ。雑誌付録を毎月チェックするか、待てなければＦＰＧＡ
メーカーのＨＰからＤＬ．

まぁ、Verilogだな。
VHDLは記述量が多いし、宣言が冗長だし、大文字小文字の区別が無いっていうのは
致命的だと思うんだが。
ModelSimだとWaveWindowで信号名が小文字表記されるし、NC-Simのコンパイラは
大文字で出力するし。
意図しない回路っていうのは、記述が悪いだけで、単なる慣れだと思うな。
あと、ビヘイビア記述がしやすいからテストベンチも作りやすいしね。

漏れはどっちも変わらんよ。
VerilogだけじゃなくてVHDLもタダだし､記述量は毎回毎回１文字ずつ打つわけじゃなくて
カット＆ペーストするからほとんど気にならないな。

>>241
どうだろな？Verilogで解りやすい記述って言うか確実な
記述をした場合、限りなくVHDL風になるような気がするんだが。

ただ、今やVHDLが主流で無くなってるのは事実かもな。
漏れ的には納得いかんが。

>>243
VHDL風っていうのがわからん（ｗ
どちらもHDLでRTL書くってことは、大体似たようなもんだろ。
そこでの記述上の制限や規約が多いVHDLがｵﾚは嫌いなだけだよん。
あと、ゲートに落ちたときのイメージが無い人は、reg/wire宣言の使い分けに苦労して、
Verilogは使いにくいんじゃない？（そんなことも無いか）

使い分けっていうよりダブル宣言がちょっと納得いかない。

>>VerilogだけじゃなくてVHDLもタダだし
クラックばっかしてちゃダメダメ

>>244
reg、wire・・・非常にスマートじゃない気がするのは漏れだけか？
信号の変化えを回路の動作とする方がやはり自然だね。

もう一つ書くと制限が多いからこそバグを作り込む可能性が
低くなるとも言えると思うが。

惚れてしまえば痘痕も靨ってね、こういう百代言をなんぼ続けても不毛の堂々巡りでしかない。

>>249
それ言ったら何にもネタにならんだろ。
空気読めよ。

Adaもやっぱりこうなんかな？
俺が知ってるプログラム言語と比較すると、VHDLってしこたま書きにくいし。
とんでもなく記述量が多いよ。これで仕事しなきゃならないとしたら切れそう・・・
Veriの方がまし。ところでleonardo `ifndef は未だ通らないね。

貴様ら、Verilog2001は使ってますか？
Verilog記述の歯痒かったところが色々と改善されてるんですが。

>>251
プログラム言語とHDLを同じように扱うのはマズくない？
プログラム言語はアルゴリズムを書く言語で、HDLはアルゴリズムを具体化した回路動作を書く言語。
Verilogはシミュレーション言語って感じでプログラム言語に近いけど、VHDLはバリバリの回路設計用言語。
VHDLは曖昧さを除去した分、記述量が多めだね。バグが入り込みにくいのが良い。
Verilogは曖昧さが多分にあるけど、書きやすいね。

Leonardoの件だけど、'defineを書き足してやっても通らない？
会社に行けばLeonardoは使えるけど、最近忙しいので試してみる時間が無い。
'ifdefとかってシミュレーション用の(遅延とかの)記述じゃないの？
回路の動作を書くところにそんな記述はしないと思うんだけど。
まぁ、'ifdefとかは無視するべきだとは思うけど、そういうのを書いたファイルを読み込ませてやるのもどうかと。

ところで、Verilogの$readmemhって、VHDLでは同書くか分かる人いますか？

>>253
手順を記述してるか、ロジック回路＋タイミングを記述してるかの違いで、
Languageであることに違いはない。HDL自体、既存のプログラム言語を
言語仕様の礎にしてる。本来スケマ入力すればいいところをなんのために
HDL使うか考えれば、見習うべきところは見習う必要があるよ。

>Leonardoの件だけど、'defineを書き足してやっても通らない？
そういう問題じゃなくて、modelsim はVerilog2000に対応してるが
Leonardoは2000対応じゃないから`ifndef は通らない。Leonardo
使うときは `ifdef,`define組み合わせて相当のものを作らなきゃ
いけない。定数のインクルードファイルを2度読みしないようにする
ためには多少工夫しなきゃいけない。というより、

>'ifdefとかってシミュレーション用の(遅延とかの)記述じゃないの？
>回路の動作を書くところにそんな記述はしないと思うんだけど。
>まぁ、'ifdefとかは無視するべきだとは思うけど、そういうのを書いたファイルを読み込ませてやるのもどうかと。

これ見るだけで、すごく非効率的なファイル作ってそうだね。
まともなプログラム言語すら書いたことないんじゃないかね？

>定数のインクルードファイルを2度読みしないようにする
>ためには多少工夫しなきゃいけない。
これが `ifndef と何の関係があるかわかるかい？

`defineとか`ifdefとか使うなよ

>>256
アフォ

>>255
>これが `ifndef と何の関係があるかわかるかい？

大丈夫だ。
AがインクルードされていなかったらBをインクルードするとかだろ？
ポートのビット幅を変数にしておいて、その値は別のファイルに書いておくとか。

>これ見るだけで、すごく非効率的なファイル作ってそうだね。

それはそうかも。
形が決まったモジュールでビット幅が違うだけのものでも全部1ファイル1モジュールだ。
(こういうモジュールは自動生成するプログラムを準備しておけば良い。)

ポートのビット幅可変なら、俺ならparameter使うなぁ
`defineはスコープがないからchipレベルで破綻することがある。
`undefとか使い出すと鬱

>>259
parameter！それだ！
parameterはいっぱい使うかも。
VHDLのvaliable(だったと思う)と混乱して書けなかった。
parameter思い出して、なんかスッキリした。

parameterだったら、VHDLはvariableというよりconstantのほうが近いと思うんだけど。

>>259
>`defineはスコープがないからchipレベルで破綻することがある。

グローバルに使っていいところ、グローバルだから使うことに意味ある部分で
使うんだよ。仕様書読んでると必ず遭遇するはずだ。ディジタル・フォーマット
のフレーム長とかね。こんなのをモジュール内部でいちいちparameterで定義す
る意味ないだろ。

>>261
そっか、まだまだ俺の理解が甘いみたい。
言われてみれば納得なんだけどなぁ。constantも知っていても出てこないようでは。。。

>>262
>グローバルに使っていいところ、グローバルだから使うことに意味ある部分で
>使うんだよ。

機能ブロックのreusabilityを考えると、本当にグローバルで意味のある`defineなんて、
DEBUGとかLOGGING_LEVELとかぐらいしか思いつかない。

> 仕様書読んでると必ず遭遇するはずだ。ディジタル・フォーマット
>のフレーム長とかね。こんなのをモジュール内部でいちいちparameterで定義す
>る意味ないだろ。

俺はその場合、parameter定義したファイルをモジュール内部でインクルードする。
あんまりスマートではないけどね。

もっとプログラムっぽくやるなら、
module HogeFormat();
parameter FRAME_LENGTH = 1024;
　　:
endmodule
ってフォーマットのみを定義するモジュールを造って HogeFormat.FRAME_LENGTH
として参照すると、某言語風になるけどEDAツールがついてこれなそう。

学部3年ですが、verilogやSPICE、レイアウト等集積回路設計で就職できる企業って
選り好みできますか？
玉数が少なそうな気がするんですが。研究室選びで戸惑っています…。

>>264
ある記述部分をenable/disableにしたい場合、ifdefとdefine
つかわにゃ実現できないだろう？いちいち/* */ 書いたり、消したりするのか？
VHDL　みたいに -- を行ごとにべたべた書いたり消したりしたいか？
こんなのはハードウェア言語かプログラム言語か全く関係なく当然言語使用として
実現されてなきゃいけない機能だよ.

>defineはスコープがないからchipレベルで破綻することがある。

こんなのは2重定義してた場合ちゃんと合成時やSim コンパイル時にWarningがでるじゃないか。

>>266
誤解しないでほしいんだけど俺は`define不要派ではなく使用消極派だよ。
# っていうか　>>256　出てこーい。

>こんなのは2重定義してた場合ちゃんと合成時やSim コンパイル時にWarningがでるじゃないか。
たとえばA社で買ってきたIPとB社で買ってきたIPが`define使ってて名前衝突してたら困るよね？
C言語でも#defineの乱用が問題でC++でconstの拡張をして対応してる。
それでも、Cの場合#defineの有効範囲はコンパイル単位に限られるけど
Verilogの`defineの場合*.v読み込む順番に依存して、チップ全体に影響及ぼすし
さらに邪悪だと思う
もしparameterが使えるならそっちを使うし、
Verilog2001のconfigurationやgenerateで解決できるんなら検討すべきと思う。

>こんなのはハードウェア言語かプログラム言語か全く関係なく当然言語使用として
>実現されてなきゃいけない機能だよ.
たしかに条件付コンパイルはシミュレーター・コンパイラ依存部分を切り分けしたりと、
泥臭い作業のために今のところ必要だとは思うけど、言語として必須だとは思わない。
Javaとかはないし。

電子工学や電気工学の人って講義でVHDLやverilog-HDLを習っているのですか？
電気・電子系出身なら、ほとんどの人がHDLを使えるのですか？

あぼーん

>>265
>>268
HDLなんてWSいじれる素養があれば3ヶ月でマスターできる。
学校ではもっと基礎的なことに力を入れておいたほうがいいよ。

>>270
そうそう、HDL を書くために職業を選ぶなんて本末転倒だよ。
一つの設計手法にしかすぎないよ。HDL を自動生成してくれる
状態遷移ツールなんてのもあるし。
学校では専門分野の勉強に精出してくれ。
HDL勉強するのは会社に入ってからでもぜーんぜん遅くないよ。

HDLは回路設計の手段にすぎない。
HDLのマスターと設計技術のマスターは別物。
設計技術のマスターは一朝一夕にはいかない。

顧客要求を、詳細な仕様へ展開できるﾔｼのほうが重宝される。
ってことは、基礎的な回路方式にはじまり、学会などで取り上げられている
ﾈﾀを知識として身についてくんなまし

>>273 禿同

270の様に基礎基礎とお題目を唱える奴がいるが、
基礎だけでは差別化は出来ないんだよ。世の中
どれだけ応用力があるかということが問われる。
だから、HDLを勉強するんじゃなくって、HDLで
実現すべきアプリケーションがどのようになっているか
をケーススタディを含めて充分勉強しておくべき。
その中でHDLは勝手に身に付いて行くだろ。

その上で、自分で実際に動くものを作るというのが大切。
動くものはいい加減な理解では出来ないから、作った
ものが動いたという感動だけではなく、動かすための
緻密な思考が養えるぞ。
(これも教科書の例題程度じゃ役に立たない。もっと
大規模な設計が必要なものに取り組むべし)

でも結局は応用は基礎の積み重ねだ罠。
どちらかと言えば、どう応用して良いか解るだけの知識と
経験が必要と思うが。
アルゴリズムを知っているなら同時に実装方法も解って
ないと使い物にならないって事だし。

っていってる事は余り変わらんか。（ｗ

>>274
いいかげんでも動くものが出来るから、
HDL使いはバカにされるんだけど。。。

>>276
動くって何？　ファンクション（機能ﾚﾍﾞﾙ)シミュレーション上での話？
んなものは、動くうちに入らないよん。
とはいうものの、HDLの場合は昔に比べて設計のハードルが低くなったのは
確かなはずだけどね。
でも、やっぱｹﾞｰﾄに落ちたあとでチップ全体をｿﾌﾄが動かして何ぼの世界っしょ。
ｼﾐｭﾚｰｼｮﾝだと季節が変わっちゃうってんで、ﾑﾆｬﾑﾆｬ

HDL使いがバカにされる環境ってなんかDQNな香りがするな

>>278
動けば良いって考えの腐った回路を生成する奴は
馬鹿にされてしかるべきだと思うがな。（ｗ
HDLも単に使えるだけって奴がもてはやされる会社も
あるから世の中解らんよ。

HDLスレがたつと必ず「HDLは手段にすぎない。設計でもっと大事なことは〜だっ」って話になるのね。
けどHDLやそれを扱うEDA自体を研究するのも大切だと思う。

日本のメーカーだとツール屋よりは回路設計屋（また、回路屋よりはデバイス屋）が偉いみたいな
空気があって、より物理的な"モノ"に近い工程を神聖視する。けど本来技術に貴賎はないはず。

HDL自体にだって、システム記述、形式機能記述などチャレンジングな話題はいろいろある。
アメリカだったら、そういった技術がアカデミックな所で研究されたりベンチャーが立ち上がって
素早く製品に応用されていくけど、それが日本に伝わるのはSynopsysとかCadenceとかが
キャッチアップしたあと、陳腐化した技術になってからになっちゃう。

>けどHDLやそれを扱うEDA自体を研究するのも大切だと思う。

まことにごもっともだけど､日本の大学ではロクな研究してないね。自分で物を
作ってないから､実際の役に立たないピントのずれた話とか､おもちゃみたいな
物しか作れないような話が大半。全部だとは言わないけどね。

といって､メーカーだと今度はツールなんか研究してもどうせSynopsysが標準に
なってしまうからというんで､この不景気ではさらに腰が引けてしまう。
物作る設計屋が自分でEDAも研究するか､それが無理なら設計屋とツール屋が
密接に連携する体制でやらないといけないと思うんだけどね。

>HDL自体にだって、システム記述、形式機能記述などチャレンジングな話題はいろいろある。
>アメリカだったら、そういった技術がアカデミックな所で研究されたりベンチャーが立ち上がって
>素早く製品に応用されていくけど、それが日本に伝わるのはSynopsysとかCadenceとかが
>キャッチアップしたあと、陳腐化した技術になってからになっちゃう。

やっぱり設計屋とEDA屋がうまくリンクしていることが違いなんじゃないかなあ。

>HDLスレがたつと必ず「HDLは手段にすぎない。設計でもっと大事なことは〜だっ」って話になるのね。

いや､設計でもっと大事なことがあるのはそのとおりの事実だよ。HDLやEDAの研究が要らないという
話をしているのではないな。確かにアンチEDAで手作りマンセーのGGyは存在するが､それとこれとは別。

EDA研究が日本で進まないのは､そういう雰囲気のせいもあるかもしれないけど､個人ではどうにも
ならない体制的な問題のほうが大きいんじゃないかな。個人レベルでは､EDAの重要性を認識している人は
いっぱいいるというか､EDAなしで本当にやっていけると思っている設計者ってあまりいないと思うんだが。

自動化されてしかるべきことが分からない連中が多いからか、
分かってはいるが、自動化されると自分の存在価値が減ること
を分かっているからそれに抵抗するのか。。。。

>HDLやそれを扱うEDA自体を研究するのも大切だと思う。
　その通りだけど、日本発の規格ってなかなか標準化しな
いのよ。例外はメディア記録で、この分野だけは相当がんばっ
てるみたいなんだけど、Language関係で日本発の世界標準
規格ってあるの？先ずIEEEXXXやANSIで決まってから10年ぐらい経っ
てJISに取り入れられるものばっか。プログラム言語はJIS
になってるものもいくつかあるけど、HDLってJISになった
のあるのかな？
　SynopsysやCadenceやMentorと対等に商売する勇気のある
EDAメーカ自体日本から出てくること無理なんじゃない？特
に重要なのは論理合成だけど今更勝負挑んで勝てるのかな？
商売する気がなけりゃ研究もできないよね。
ディバイスのほうはAltera/Xilinxと勝負できるところは？??
でもまだEDAメーカより可能性はあるよね。

>>283
EDA、規格に関しては、日本が出したら全力で叩き潰しに
来るだろうね。正直そんな現実が見えてるから馬鹿らしくて
参入できないのが現実なんじゃないの？
もうカビが生えたような物で良ければ、SFLとかパルテノン
なんてのがあったけど、既に絶滅状態でしょ？

>>282
よく板金加工でも何でも機械に勝る職人芸がもてはやされるてな具合で､自動は
何でも駄目で人手が良いという精神的風土がけっこうあるとは思うな。おっしゃ
るように､自分の価値を維持するためにあえて自動化を否定する狸じじいもいるが。

別に人手の職人芸を否定するわけじゃないが､自動化を蔑んで否定するばかりなのは
良くないね。

>もうカビが生えたような物で良ければ、SFLとかパルテノン
>なんてのがあったけど、既に絶滅状態でしょ？

あれは優れた先駆的研究としての価値は認めるけど､開発で実用に耐えるかというとちょっとね。
まあ電話屋の研究屋さんが作ったものだから（以下略

>日本のメーカーだとツール屋よりは回路設計屋（また、回路屋よりはデバイス屋）が偉いみたいな
>空気があって、より物理的な"モノ"に近い工程を神聖視する。けど本来技術に貴賎はないはず。

ごもっともだね。
うちの上司は回路設計至上主義。回路の設計ができない人を思い切り見下してる。
ソフトウェア技術者やツールのプロには絶対に良い評価を下さない。
まぁ、その分横やりが入らなくて好き勝手やらせてもらっているんだけど。

>EDAメーカ自体日本から出てくること無理なんじゃない？

絶対に無理。日本の文化が物理的なものを神聖視する上、やる気を出しても絶対に
3強に食われてしまう。ViewLogicはSynopsysに食われ、イノベーダはMentorに食われて
しまった。あの3強が存在する限り、出る杭は打たれるよ。
Novasは大丈夫なのかな？

>特に重要なのは論理合成だけど今更勝負挑んで勝てるのかな？

これまた無理！
まず、DC万歳な文化がはびこってる。たとえ優れた論理合成ツールが出てきても、
設計者が受け入れない。新しいツールにチャレンジしようとする設計者って少数派みたい。
BuidGatesやSynplify(スペル自信なし)やLeonardoSpectrumが亜流扱いされてるのが良い
例だと思う。
PC版LeonardoSpectrumはなかなか良いと思うのだけど。
(wire_tableを面積に合わせて自動で選択してくれるとさらに嬉しいのだが。。。)

CASE文で作ったデコーダと回路で書いたデコーダ、どっぢが
解りやすくバグが出にくいかなんて考えるまでも無いのに
そんな単純な事が解らない年寄りが多いね。
早く絶滅しないかなぁ。

一つ忘れてたHDLとは関係ないが図研の
PowerPCBだったかな？これ結構海外で使ってる椰子居るみたいね。
ちょっとびっくり。
Orcad PSD 14.2 vs Protel DXPでもやるか・・・
値段が違いすぎる

innovedaの奴か＞PowerPCB
で、見たら
http://www.innoveda.com/default.asp
Mentorになったのかよ・・・

>287
確かに。過去の実績からDCっていっても
合成結果をマジメに解析してゲートまで見てる
ケースって、それほど多くないだろうし。
＃実際、レイアウト前後のシミュレーションと
＃タイミング解析程度しかしないなら、変わらないと思うが…

でも、ソースコードにシノプシスオプション埋めまくりとかなら、
他への移植する際に、そのオプションが無いと、ちょっと不便かも。

>>290
あれ？zukenじゃなかった？ごめん間違ってたかな？

１００円ショップで売っているスプーンを職人が加工したところで
市場競争力が無く、全く意味が無い。
ミリオンゲート時代において、ＥＤＡ抜きというのは１００円ショップの
スプーンを板金加工職人が手作りするようなも、いやそれどころでなく
バグ混入必須なので余計酷い。

日本のＥＤＡがあまり見当たらないというのは、いまさら論理合成とかを
やっても、というのはあると思うよ。残っているのはアナログ合成と
動作合成くらいか。まあ、オプト時代に入ったらバックエンド系は
もう一度やり直しになるのでそこは残された機会ではあるのだろうが。

どうせ今からやるなら、システム設計とかＵＭＬとか、プロジェクト
管理システムとの連動まで視野に入ったＥＤＡでないーと。

↑既にアナログHDL販売されてますがな。

因みに俺としてはアナログのHDLは別に要らない。通常タイミング
は必要ないから現行のネットリスト記述で十分だと思うし、
Spiceで当面は不都合はないと思う。１００ＧＨｚあたりから
合わなくなるらしいけどね。高周波の方ではADSが相当市民権を得てる。

おいお前ら、VHDLの構文ﾁｪｯｸにどんなlintツールを使っているか教えろ。
いや、教えて。
ううん、教えてください。
どうか教えてください、お願いします。

ちなみに、ModelSimやNC-SIMは使ってるけど、ちょっとﾁｪｯｸが弱い。
回路がRTL（いわゆる論理合成可能かどうか）っていうことを見るならば
シンセシスツールを使えばいいと思うんだけど、ｼﾐｭﾚｰｼｮﾝって話になると、それは
またちょっと違うんで。
Verilogならあるみたいなんだけどね。

>>297
俺は論理合成ツール(LeonardoSpectrum)を使ってる。
いつか合成するなら、最初から論理合成ツールに食わせてみればOKだと思う。
合成後に動かない可能性もあるけど。
あと、VisualEliteにImportしてコンパイルしてみて、Warningが出てるかどうかも
参考にしてる。

lintツールはよく知らないのでsage。

て、下げ忘れてるし。すまんかった。

>>297
論理合成ツールのチェック機能は良いと思うぞよ。
試しに、氏のにかけて見るべし。

DCは、check_designコマンドとかlogみて使っておりまふ。
Verilogを普段使ってるんだけど、ちょっと考えが違うのかにゃー
Verilogだと、文法が柔軟だから、lintツールを使ってﾁｪｯｸしたりするけど、
VHDLはシミュレータにしろ、シンセシスにしろ、Errorで落ちるってことかな。
とはいうものの、たまにｾﾝｼﾃｨﾋﾞﾃｨﾘｽﾄに信号名を書き忘れたりすることが
あって悩むんで（自業自得なんだけど）、便利なものがあったらいいなぁ、なんつって。

>>297
Verilogだけど、iVerilog使ってる。
FreeBSDでも動くのがうれしい。
ノートPCに入れて、出張の新幹線の中でチマチマ書いてる。

それで、シミュレーションの前には論理合成ツール(レオナルド)
を一回通すよ。シンプリシティが使えるときは、そっち使うけど
レオナルドはとりあえずライセンスを気にせずに使えるので、
とりあえずチェックの時にはレオナルドを使う事が多い。

>>302
iVerilogがチェックが劇弱だろ。
lint欲しいってのに全然役に立たないじゃないか。

Tフリップフロップって二進カウンタ以外にどのような用途で使われるのですか？

>>300
me too.
シミュレート->論理合成
って手順はおかしいとおもうよ。
論理合成していけそうだとなったら、シミュレート->論理合成ってのがいいんで
ないかい？

>>305
場合によりけり。どっちもあるよ。

>>306
そだね。論理欠陥があるのに合成してみるというのもおかしな話だし。
ただ小さなサブモジュールで合成してみて全体サイズのあたり付けるとかはするけど。

当然、職場でのＥＤＡ資源にもよるが、やはりＨＤＬの構文解析は専用のものを利用したほうがよいと思われ。
確かにｼﾝｾｼｽﾂｰﾙで解析するのも一つの手だけど、やっぱり不十分なんだよね。少し不親切だし。
かといって、高い金を払って買ったわりには、ひっきりなしに使いまくるツールでも無いし、職場で
コーディングスタイルが決まっていたり、ドツボにはまりにくいＨＤＬ記述をしている人からしたら、
ｼﾝｾｼｽでも十分だと思うんで、それぞれに合った手段があるはずだね。

使ったことないけど、RT-Qualifyをとりあえず。
ttp://www.hdlab.co.jp/service/rt/rt.html

verilog使いなんで、ｺﾚは使ったことある（でも昔のことなんで）
ttp://www-cad.ntt-at.co.jp/news/2001_019.html

そんで>>297の質問のVHDL使いの人（に限ったことでは無いけど）は、
特に専用の構文解析ﾂｰﾙは使っていないってことみたい？？？

バス幅の違うものどおしの演算、alwaysのセンシティビリスト抜け、
RTLでのXやZのアサインなんかは論理合成のＷａｒｉｎｉｇ全部見れば
分かる。
不本意なラッチ生成は合成結果からラッチを検索してみれば分かる。
不本意なセットリセットや３ステートも同じく。

最適化無しの最速論理合成スクリプト＆grepで不本意セル抜き出し
シェルスクリプトで結構なことが金かけずに出来るよ。

そうなんだけど合成って時間かかるんだよね。あれもっと速くならないのかな？

マシンに依存するだろうから、めちゃくちゃ高い金払って、高級EWSにメモリめいっぱい
積んでみれば？
５００万くらいあれば、Sunのマシン買えるだろう。

PCの方が速いと思う。少なくともCPUはPCが速い。
あと、論理の最適化を行わせないように設定。これでだいぶ変わるはず。特に、
1つのモジュールを複製させると、複製した分だけ合成するので著しく時間が掛かるよ。
LeonardoSpectrumだと、タイミング解析を自動で行わないようにチェックボックスの
チェックを外すとか。Fanoutの調整もやらせる必要は無いね。

合成で得られる回路を気にしないで合成の可否だけを見るなら、合成を行わずに
エラボレートするだけでOKだと思う。エラボレートしなくても、ファイルの読み込みの
時点でErrorやWarningが出そうだけど。

RTQualifyはレポートも親切で使い易いよ

>>312
それはちょっと乱暴な発言だな。確かにCPUのクロック周波数はそうだけどね。
PCとWSでは、32bitと64bitで違うし、でかいモジュールを合成するとなると、
トップダウンで合成すればメモリいっぱい食うし、ボトムアップで合成するならば
デュアルCPU構成で並列で処理することも可能だ。
ただ、PCは単価が一桁違うから、WS１台買うならばPC１０台買うっていうのもある。

単純にPCが処理速いっていうことは無いし、EWSﾏﾝｾｰという訳でもない。

>>314
Linuxを使ってればこの辺りは解消されると思うが。
メモリを死ぬ程実装して、HDDをRAIDで強化したサーバ用の
PCだと今やSunと大して変わらないと言うのが使ってみた感想。
当然DualCPUにも対応してるよ。
まあ、WS並みの信頼性を求めると価格も良い線まで上がるから
PCの意味があるかは疑問だけどね。

あと、Sunでしか動かないってソフトが多いからそう言う場合は
どうしようもないわな。（ｗ

>>315
Linuxとなるとそうだね。
確かにSolaris vs Linuxでﾖｰｲﾄﾞﾝでやったら、並みの負荷だったらLinux勝利したからね。
いまって、手ごろなPCのスペックを知らないんだけど、ﾒﾓってどれくらい積めるの？2GBくらい？
あとデュアルCPUのって手に入り安いのかな。
ウチの会社はﾎﾞﾝﾋﾞｰだから、コストとCPUパワーのバランスを考えて、WSとPC+Linuxの比率を
変えつつあるんだけどね。
ただ、マシンが増えると、今度はQueueの分散処理も考えたりと、いろいろ面倒ちゃんナノダ。

>>PC
24GBまで搭載できるのが有る
http://www.tyan.com/products/html/fam_thunder.html
んで、PCに積めるOSのほとんどで、一つのプロセスが使えるメモリに２GBの制限が有る。

thx! 24GBはｽｹﾞｰｰｰ!!

つーか、ＰＣベースのツールじゃ、ＧＵＩ中心でスクリプト化しずらいので

＞最適化無しの最速論理合成スクリプト＆grepで不本意セル抜き出し
＞シェルスクリプト

はやりにくいと思う。

ただ、できればＦＰＧＡ用無料ツールを使えるのでライセンス数の負担を
かけることないし、何より速いし、得るものは大きいな。

>>一つのプロセスが使えるメモリに２GB
それなんの制限だ？
セグメントとしては32Bitなんだから4GBだよな。

Linuxは32bitOSだろ？

>319
ツール側の作りが良ければcygwinでスクリプトガシガシ。
でもそうでないと、cygpath(だっけ？)でパス変換を
埋めなければならないので、エライ目に遭う。

正直PCベースと言いつつもNT系は遠慮したい。

>>320
チップセット固有のメモリ制御限界のことじゃないの？

パイプラインレジスタの回路モジュールを作るときって、
箱を一個作って、クロックの立ち上がりで、データの入出力をさせる感じでいいんすかね？

>>324
市販のICで似たものがあったら仕様を調べて
良ければぱくるのも一つの方法。

EN付きDフリップフロップって普通のDフリップフロップとどう違うのですか？
ENなしのDフリップフロップを使って作れるのですか？

ENとかCLRなどの記号は教科書に載っていないので調べようがありませんでした。
すいませんが教えてもらえませんか？

>>326
HDLとは関係がないので、スレ違いです。
フロップフロップスレへ行ってください。























ENはイネーブルのことで、これがHのときのみラッチする。
EN無しで実現するには、FFの出力のフィードバックとD入力とのMUXを
FFのDの前に置けばよろしい。

あぼーん

>>326
CMOSトランジスタまで落として考えようね。

>>327
探しちゃったよ。フリップフロップスレ。

>>330
実は、フロップフロップであって、フリップフロップではない罠

>>331
それじゃ何？

>>327
>>>326
> HDLとは関係がないので、スレ違いです。
> フロップフロップスレへ行ってください。

フロップってどういう意味だったっけ？

>>333
「ぎっとんばっとん」の"ばっとん"と同じ意味では？

フリップフロップスレが見当たらなかったので、一応立てておきますた
ご利用下さい
http://science.2ch.net/test/read.cgi/kikai/1036260991/l50

sage

電気の質問スレにしたら？内輪スレは嫌われるよ>>335

HDLの書式語る前にフリップフロップがらみの薀蓄ぐらい語れよ。
スレ違いだとはまったく思わない。

ネタにマジレスする人が多いッすね。
この板の特徴でつか？
それとも（・∀・）でつか？

>>339
ダサすぎる質問をしたからと言ってそんな誤魔化し方
しなくても良いじゃん。（ｗ
この程度の失敗ならごめんと言ったら普通許されます。

教えてください

VHDLの 「transport 〜 after DELAY」 に相当することをVerilogでやりたいのですが、

assign #DELAY 〜

ではDELAY値以下の変化が伝播してくれません。
どう記述すればいいのでしょうか？
教えてください。お願いします。

ヒント：感性モード

>>341
記述できないっぽい。
変化イベントのキューが１つ、というシミュレーターの仕様が標準みたい。

俺も以前同じ事で困って、仕方が無いので
小さい Delayの wireをたくさん直列に繋いで妥協したよ。

よー
ディジタル土方諸君
数学科では就職できなくて大変みたいなんだよ。
どうか励ましてやってくれ

http://science.2ch.net/test/read.cgi/math/1033095958/l50

大手にいじめられてる愚痴でも語ってやってくれ。

ディジタル
ディジタル
ディジタル
ディジタル
ディジタル
ディジタル
ディジタル

>>344
ディジタルだってよ。

電子回路の知識のないバカは逝ってよしだよ、間抜け。（ｗ

age

ど素人>>346 晒しあげ

【祭り開催中】このスレで晒されてもめてるよ。
警察にも通報したそうだ。
削除依頼もし証拠保全もしてるようだし、
こりゃ、ついに逮捕者が出るのかな
http://money.2ch.net/test/read.cgi/venture/983443343/l50

この辺あたりから名前でてるよ
http://money.2ch.net/test/read.cgi/venture/983443343/672-
ここから晒された奴の削除依頼が読めるよ
http://money.2ch.net/test/read.cgi/venture/983443343/700

>>348
よっぽど悔しかったんだろうな。（ぷ
お前こそ晒し上げ。

>>ディジタルだってよ。
何がおかしいの？

>>351
今時そんなカビの生えた様な言い方する奴を見てみたい。

>>352
プ。本も読んだことないズブズブ素人。
352はデズニーランドっていう大馬鹿野郎。
英語のマニュアルも読めんだろ。藁

>>352
まともな文献読んだ事無いだろ？
論文などはディジタルって記述しないと査読で怒られる。

>>354
そうそう。論文だけじゃないよね。まともな
技術書でdigitalをデジタルなんて書いてるのないよ。
実際、話し言葉としてはデジタルって言ってても。文書にデジタルと
書く専門家はいない。もしいたら恥ずかしい奴だね。
ただ唯一の例外はNTTなんかは社内用語でデジタルとかトラヒックなんて
書いてるようだから、それに合わせてトラックや仕様書あたりを書き換え
るなんて気の使いようをしてるメーカもあるようだが。
いずれにせよ。>>352はそういう類のことをまったく気にしたことのない
ど素人。もしくは派遣でもやらされてるまさに”デジタル土方”だろ。
同類にされたくないからこのスレから出て行ってくれ。お願いします。

「ディジタル」が正しい

と声高に主張するどーでもいい連中が釣られています。

しっかし、このスレは煽りに弱いなー。
HDLの話が半分くらいしかない　(´Д⊂ｸﾞｽﾝ

ディジタルが正しいかどうかは知らんけど、普通にdigitalの発音を日本語表記
すると、ディジタルになるわな。
ちなみに、Dはデーと言うことあるけど、Tをテーと言うのには凄く抵抗がある。

質問なんですけど、エレベーターの昇降部分の論理回路ってどうなるかわかります？
それをVerilogで書かなきゃいけないんですよ......

お勧めです。
http://accessplus.jp/staff/in.cgi?id=3683

エレベータぐらいの遅くてもかまわない、そして正確なデューティ
が必要ないロジックだとCPUの方が簡単でないかい？

それにしても上の>>346, >>350, >>352
恥さらしもいいとこだね。情けない。こういうアフォの活け作りが
"シュミレーション"って書くんだろな。合掌

富士通ディジタル・テクノロジー　http://www.fdt.fujitsu.com　に謝罪汁！

富士通ディジタル・テクノロジ　だった（スマソ）

英語で書いておけばええやんｗ

ﾊﾝｸﾞﾙで書くﾆﾀﾞ

問２ 入力SEL,D0,D1 が次の値の時、演算式の出力DOUT はどのような値になるか。
SEL … 1'bx
D0 … 4'b0011
D1 … 4'b1001
wire [3:0] D0, D1, DOUT; wire SEL; assign DOUT = (SEL==1'b0) ? D0: D1;
１ ． 4'b0011
２ ． 4'b1001
３ ． 4'bxxxx
４ ． 4'bx0x1
５ ．シミュレータに依存するので確定できない。

>360
なにボケたレスをつけているんだか。
エレベータの回路を書け、っていうのはステートマシンを
設計せよ、って意味だろう。速度もデューティも関係ない。

>>366
こらこら、流出はいかんよ。

>>367
MPUでやるだろうなぁ。ふつーは。

問２ 100 万ゲート規模のLSI 設計では、ホールドタイム保証（注）を実行した後
にタイミングレポートを出力させても、多量のバッファ及びインバータが挿入
されたパスを発見するのは困難である。どのような方法で、このようなパスが
あるかを確認すればよいか。100 文字以内で述べよ。

>>367
お前何ほざいてるんだ？
エレベータ程度の遅い制御で、しかもステートマシンになるなら何故先ず
簡単なCPUによる実現を考えないんだ？何を使って実現するかを考えない
ボケは一回死んで来い。

ボケといわれたのが気に入らなかったようだな（ｗ
>358はエレベータの論理回路をverilog書く方法を質問をしているのに
CPUで実現しろという答えはボケ以外のなにものでもないだろう。
実際のエレベータの制御をどう実現するかなんてのはまったく別の話。
設計以前に国語を勉強したら？

なるほどね
>>367はたぶん全体構成を考えるような仕事をしたことないんだろうな。
仕様書渡されて”はい。このとおり作ってね”って仕事しかしたことないんだね。
そうじゃなければ、こんな場合の第一の選択肢にFPGAは選ばない。
恐らくグルーロジック用にゲート規模の小さいPLDあたりを使うことになるかも
しれんがね。

誤）verilog書く方法を質問をしているのに
正）verilogで書く方法を質問しているのに

>372の想像力（妄想？）には恐れ入るよ。

お前らHDLの話してください。すれ違いの話題ではageないでください。

雰囲気悪くして正直スマンかった。>375
ところで>366、>369は下記のサイトのサンプル問題。
受ける価値はあると思うかね？
http://www.hdlab.co.jp/service/esa/img/exam_sample1.pdf
http://www.hdlab.co.jp/service/esa/img/exam_sample2.pdf

372はエンジニアとしてはまともなことを言ってるが､それ以前に日本語を勉強して
人（358）の質問に的確に答えるようにしような。日本語が読めないと仕様書も読めないからな。

>>376 別に受けるのが悪いとは思わないけど､わざわざ試験するほどの内容か？

>>376
カイシャ主催でやってたから受けてみたよ。本番もサンプルとほとんど同じ。
大学入試センター試験みたいに、どれも常識的な問題だから、
新しくプロジェクトを立ち上げて、人を集める時の足切りに使えると思う。

うちの会社、結構RTL設計できない人多いから...
スコア分布を調べると、
設計子会社 >> 半導体親会社
平技術者　>> 役職者(プロジェクトリーダー)
とか、なりそうで楽しみ。
外注切れ切れいってる上の方に見てもらって、
自分の会社がいかに使えない技術者を飼っているか解らせたい。

それにしても、教科書となる『デザインスタイルガイド2002』の値段が
１冊　￥42,000.-（税抜き）　とは如何なものか

デジタル、ディジタル論争を始める奴が一番レベルが
低い様に思えるね。下らん覚えて仕事が出来るんなら
世の中甘いんだけどね。
論文だけ書いてりゃ良い実践知らずや、現場しか知らない
脳味噌筋肉・・・どっちも要らない。

>>379
お前が一番要らないな。

>>376
この>>369ってホールドが保証されたってことでしょ。
でも多段のｲﾝﾊﾞｰﾀﾁｪｰﾝが挿入されて いる／いない を見つけるっていうけど、
どうすりゃいいの？

>教科書となる『デザインスタイルガイド2002』の値段が
>１冊　￥42,000.-（税抜き）　

中身見たことあるけど、そんな大層な価値のある本ではない。せいぜい出して1000円ぐらい。
システム設計だったら下記の本がおすすめ。
http://www.amazon.co.jp/exec/obidos/ASIN/4621047841/ref=sr_aps_b_/250-4370701-7171436
システムLSI設計のためのリユース・メソドロジ・マニュアル

>>380
言葉覚えるだけで仕事できるなら良いね。

簡単な論理回路でよろしいんでわかる方います？

>384
もう少し具体的に質問してください。
学校の課題かなにかですか？

>>383
言葉も覚えられん奴が仕事のかけらもできるかヴォケ

>>386
そう言うつまらん事にしがみつかないとまともな仕事も無い
奴が世の中にいるって事だろうな。
下らない用語一つ覚える時間があったら少しでも綺麗で確実に
動作するHDLを書く努力するし、SIMやデバッグにいそしむわな、
普通。
あんたにとって本質は用語記憶なんですか？つまらん奴だね。

たいして分かっちゃいない奴ほど言葉とか枝葉末節に妙にこだわるんだよね

>>381
（俺 376 じゃないけど）
うーん、よくわからんなぁ。いいやり方があるんだろうか？
とりあえず、

『ネットリスト中の INV や BUF セルをテキスト置換により
　非常に大きなディレイを持つモジュールに交換後、
　タイミングレポートを取ってワーストを見てみる』

こんな方法しか思いつかん・・・

>>389
ロジックに必要なインバータやスピードアップ用のドライバまで
全部痴漢されちまうから､くちゃくちゃになっちまうと思うが

インバータ・チェーンが挿入されている箇所をスマートに見つける方法か。
実際、設計していれば回路構造を理解していて見当をつけたりするけど、
それ以外となるとなぁ。

>>390
うん、もちろん痴漢後のネットは調査専用の捨てネットだよ
タイミングしか見ないので、ディレイを持ったモジュールの中身は
論理無しの素通しとかでいいと思う

>>391
100万ｹﾞｰﾄ規模とかいう前提だしね・・

>>392
DesignCompiler/PrimeTimeを使う前提ならば、
1)論理合成後のネットリストで、report_cellかreport_referenceだっけ？で、インバータ/バッファの
セルを特定する。
2)それらのセル一つずつに対して、IV/NIVをスルーするパスを出力するように
ｵﾌﾟｼｮﾝ指定してreport_timingを出力する。
3)多段になっているかどうかは、目視で確認かな。

ホールド保証のためのバッファ挿入だから、fanout違反が関係あるとは思えないし。
第一、上記の解では合成ﾂｰﾙ依存だから本質じゃ無いんだよな。
うーん、こういうのって難しい。そもそものRTL設計でホールド保証をsynthesisに任せてる
ってところに問題があるような気がするんだけど。

>369
「ホールドタイム保証を実行する前に最小遅延パスのタイミングレポートを取り
実行後のタイミングレポートと比較する。遅延値が大きく変化している
部分を見ることで多量のバッファ、インバータの挿入パスを確認できる。」

１００文字。　こんなんでどうでしょ。

>366はマジでわからん

>>394

> >366はマジでわからん

== で不定を判定すると、かならず偽になるということでしょ？

>395
alwaysの中だと確かに偽だけど…　if文ではどうだったか忘れた　
皆さん自明ですか？

>>395 に同意
演算子の仕様だから、どこで使われても必ず偽
（だと思うよゴメン未確認）

>>397
その通りです。

ところで皆さんシミュレータは何を使ってます?(もしくは何がお勧め?）

今はISEを使っている関係でModelSimXE使ってます。そろそろライセンス購入しようかと考えていますが、
XEのライセンスを購入するか、SEのアカデミックパックにするか悩んでおります(自分が購入する訳ではないけど）

シミュレーションにかかる時間がかなり違うと聞いたんですが、両方試す機会があった方いらっしゃるかな。
つかXEよ、そんなに遅いのなら1ライセンスで13万とかとらんでくれ・・・。

>>399
13万なんて、激安だと思うが…

貧乏研究室にとっては高い罠

もでるSIMって普通に買うと、300万位する。13万は破格だよ。

>>402
でも、13万@1week なら、そんなもんかも。

>366の問題を　Verilog-XL,NCverilog,VCSで確認してみた。

……>395,>397,>398の嘘つき！

>>366
VCSだと4になるよね
他のシミュレータは使ったことないからわからん

>>404
4番だたよ。

>>もでるSIMって普通に買うと、300万位する。
あんなので300万!???
じゃ
FPGA Adv っていくらするのよ？

>>407
AとかX版は、機能限定で本来のModel SIMとは全然違う物だと思うが。
あんな物ってどこまで使いこなしてんの？

>>366
漏れ、ｳﾞｪﾛﾛｷﾞの構文を勘違いして覚えてたのかにゃー

SEL==0 ? D0 : D1; だったら D1 が選択される。
SEL==1 ? D0 : D1; だったら D0 が選択される。
SEL ? D0 : D1; だったら D0 が選択される。

違うのかなぁ。それともｼﾐｭﾚｰﾀ依存が正解なの？

双方向BUSと同じ考えじゃ駄目なのかな。

>>409
> 漏れ、ｳﾞｪﾛﾛｷﾞの構文を勘違いして覚えてたのかにゃー

っていうか、落ち着いて書いてくれ。
不明な点が多い。

> SEL==0 ? D0 : D1; だったら D1 が選択される。
> SEL==1 ? D0 : D1; だったら D0 が選択される。
> SEL ? D0 : D1; だったら D0 が選択される。

SELが0ならばD0
SELが1ならばD1

不定の場合は、SEL==1’b0 の等号が成り立たないので D1 となる。
が、回路的には不定が伝播しないビットがあるので、
>>405 のような結果になるということか。

つまり、Verilogはバスは各ビット独立に評価演算しているということですね。
SEL==1'bx;
D0==1'b1;
D1==1'b1;
DOUT = (SEL==1'b0) ? D0 : D1;
ということか。

4番なのか。シミュレータって賢いんだね。

>>408
>あんな物ってどこまで使いこなしてんの？

俺もそう思った。
高速、正確、厳格で使いやすくて最高のシミュレータだと思う。
とはいえ、俺にはフルに使いこなせるほどの力は無いんだけど。

Verilogシミュレータなら良いのがいろいろあるけど、VHDLだと
ModelSimが標準でしょう。

↑派遣先のおこぼれで使わせてもらってる椰子が生いうな。

>>414
想像力が豊かだな。
ModelSimなら、俺は会社で自分専用のライセンスをもらってる。
ModelSimを使わせてもらえないからって、そんなに妬むなよ。

２５歳。
去年まで金無し君だったけど、オンラインカジノとパチンコで
二年で３５０万貯めた。一度やってみなよ。
初回のみだけど、１ドル以上のチップを買えば３０ドル（４０００円くらい）貰える。
もらうだけもらってプレイせずに換金することもできるし、ルーレットで赤か黒に
思い切って賭けてしまえば５０パーセントで二倍になる。
金なきゃオフラインでゲームすればいいだけ。暇つぶしになる。
ビデオポーカーとかスロとか色々あるのでマジでお勧め。
http://www.imperialcasino.com/~1j4z/japanese/

>>415
それはそれで、非効率な会社だね。
普通（というと語弊があるけど）は、フローティングライセンスで使用すると思うんだけどな。
一人で２本３本と使いたいときはどうするの？

>>366
これ、if文の場合はどうなる？

always @(SEL or D0 or D1) begin
if (SEL==1'b0) DOUT = D0;
else DOUT = D1;
end

>>415
自分専用のライセンスってどうやって管理すんのよ？
つまりお前じゃない誰かが使おうとしたときどうやってそれがわかるんだ？

Win版Fixed PCライセンスなんじゃない？
ドングルくっつけて。

一人で２本３本って？
一台のマシンの上で同時にModelSIM起動できるのか？
そういうライセンスがあるのか？

>>420
１台のマシンで複数走らせるのは別にめずらしくないぞ

413=415=430

無知は恥ではないが、謙虚な態度のほうが得するぞ

複数ライセンスか、良いね。
少ないライセンスを多人数で分け合って使ってる環境だから
羨ましくてしょうがないよ。

安物のSIM環境でも良いは良いんだが一回使ってしまうと
もう戻れないよね。（ｗ

使い込んでる人ならコマンドラインのほうが良い感じで無いかい？（ｗ

>>404　ｽﾏﾝ

Winでｼﾐｭﾚｰﾀ使ったことがなくて湧いた素朴なｷﾞﾓﾝﾇ
ModelSim はPLIも使えるようだけど、Win ではどうするんだろう。
DLLにするんだと思うけど、(ｺﾝﾊﾟｲﾗがあれば）手軽にMakeできるような
環境が付いてくるのかな？

>>425
たしかVCを入れる必要があったはず。
環境作りは結構面倒だよ。

ｼｸﾞｨﾝじゃﾀﾞﾒﾎﾟ？

簡単な質問をさせてください。
メモリーからの出力(32bit)を組み合わせ回路で出力するために
assign data=(条件）?memory[address]:32'bz;
と、書きましたが、論理合成する時にハイ・インピーダンスを出力させるのが
ひっかかり、エラーが出ます。
assign data=(条件）?memory[address]:32'b0;
と書くとまずいので、他の記述を探しています。
条件の時以外には、何も出力させないようにするにはどのようにすればよいのでしょうか？
簡単すぎて、申し訳ありません。

このスレは、日本語に不自由している奴が多いな。

>>428
よーわからんが、3ステートバッファの記述例が知りたいということか？

だからよ
>>428は下手に出ておねがいしてるじゃねぇか。
ちゃんと教えてやれよ。

>>428
３ステートバッファを構造記述

>>428
「ターゲットライブラリに3ステートバッファがない」に１カノッサ

>>430
あんたが教えてやれよ。

>>432
俺もそう思う。っていうか、単に合成ツールの設定をミスっていると思われ

よくこの手の質問を会社でされるんだけど、たいてい
「なんかエラーがでるんだけどどうしたらいいの？」（ママ）
ばっかり。

質問するときは何ていうツールでどんな操作をして、具体的にどんなエラーが出て、
何をしたいのかをちゃんと教えてくださいよ　○○さん！

>>426
情報ありがとう。 面倒なのかぁ。
DOS窓でMakeとか、ﾌﾟﾛｼﾞｪｸﾄ開いてﾋﾞﾙﾄとかって形式じゃないって事なのかなぁ・・・

>>427
gccでDLLをMakeする環境を自分で構築しないといけなそうだよね。
手間かかりそう・・・
でももしｼｸﾞｨｿ用のMakeが付いてたら全然別。それならスバラシイなぁ。

これにておしまい

おしまい？

はじめて書込みします。
これからFPGAについて学ぼうと思っているまったくの初心者ですが、VHDLとVerilogのどちらがお勧めでしょうか？また、違いなどを判りやすく教えて頂けると幸いです。
よろしくお願いいたします。

>>438
その手の話は荒れるだけ、不毛きわまりないから質問するな。
そして二度と来るな。

>438
全然記述言語を触った事がないのなら、言語的な制約が厳しいVHDLから
始めた方が変な回路になり「にくい」
やることは同じだから、結局どっちを選んでも大差は無いかも。

>439
まぁ、VHDL&Verilogスレだし。これから学ぶという「意欲」のある人には暖かく…

このスレで同じ議論がなされているにも関らず、
同じ質問を繰り返すような輩からは「意欲」を感じませんが。

Verilogの方がつぶし効くだろう
EDAベンダーもVerilogを優先してるよ
VHDLなんてやめとけ

どっちもやめとけ。これからはSystem C。

>>442
素人だね君。

学校関連ではＶＨＤＬ，企業（業務）ではVerilogが多い。

>441
あ、なるほろ…愛をかんじますな。
>438
とりあえず、今月のデザインウェーブだと触りだけでも
体験できるかも。Verilog/VHDLどっちでも大差は無いとおもう。
身近に知っている人が多い言語が良いんでは？

独学だと、サンプルソースを「探しやすい」方。

コノミだと記述量が増えてもガチガチのVHDLがコノミ。
業務だと、客先次第 or 既存資産次第

HDLやるには、ブラインドタッチできなければ
いけませんか？電気工学科３年なのに
いまだにタイプが遅いです。

>>447
そんなことはありませんｗ

http://petitmomo.com/mm/
ここがちょっぴりエッチ系のめぐが運営している出会いサイトです。
もしよかったら使ってみて、、、
ヨロシクです。

めぐ(^o^)-☆

例えばどーいうところがVHDLがガチガチなのさ？
ASICはVeli派が多いよ。

>>450
取り敢えず、只のツールがあるんだから試せよ。
聞く前に試せない様では君も大したこと無いね。

ビット幅が異なっていてもコンパイルが通過したり、
ビット幅の概念のない値がそのまま代入できたり…

そんなもん、気付かない方がタコって言えるかもしれんが、
コンパイラではじく方が親切。

LINTを買えって言うのは無しね。

>ビット幅が異なっていてもコンパイルが通過したり、
>ビット幅の概念のない値がそのまま代入できたり…
これは言語仕様の問題か？
それともvcomとか論理合成ツールの問題なのか?

>>453
vcomじゃなくて、vlogだよね。

veri は　vlog
vhdl は vcom
だけど。
意味わかったら、えーやないか。

>>454はVHDL型　>>455はVerilog型人間ってことですか。

うまい！
age

veri　と書いてしまう人がいるのか。ふーん。
logの三文字くらい惜しまず書いてね。

私電気工学科出身でソフトウェア会社で1年働き、転職考えてて
この仕事に興味あるんですが、この仕事の将来性、
また将来どんな立場の人間になるのか知りたいのですが

>>459
HDLかける人は、CやVBやJAVA書ける人より数が少ないのでそういう点では有利でしょう。
将来はまったくわかりません。今のまま行くことは絶対ないでしょう。
昔、スケマでバリバリASIC作ってたけどHDLに乗り換えられなかった人は、現在粗大ゴミになってます。
COBOLerより悪い立場だと思う。富士通のバブルメモリ屋と同じくらい冷や飯食ってる。

>>460
レスサンクス
やはり時代のニーズに合った技術を身に付けるってことですね
これがむずかしいけど

回路わからない人が書いたVHDLってめちゃくちゃ

>>459

自分は本職だからHDLは両方さらさら書けるが、C++の機能をしっかり
使えるソフト屋を見るといつもすげぇーなーと思っとります。
組み込みMPU用のANSI-Cは業務でもコーディングするけど、スレッド多用
するようなPC向けのC++はなかなか仕事になるレベルまでは上がらない･･

HDLはあと何年続くか判らんから、今のうちにC++を極めるのに一票。
JAVAとか.netにも応用効くからね。もちろんハードならSystemCとかにも。

うちの部署の新人研修は、ハードもソフト屋と一緒にC++やらしてます。
彼らがC言語によるASIC設計時代を支える予定..　わしらは仕様と業者対応に回るわ。

http://yahooo.s2.x-beat.com/html/b.html

スレッドそのものはC++でもCでも関係ないでしょう？
Cを十分書ければ自然とC++の仕様に納得できると思う。
十分っていうのはCを見てアセンブラを思い浮かべられる人。
アセンブラを書いたことのない人間のC,C++コードなんて吐き気
がするよ。大体一目見てわかる。

>>465
そうだね
最終的に実装が思い浮かばないやつが、高級言語を使ってもダメなんだと思う。

これから10年は飯が食えるソフト屋なら、デバイスドライバ屋はどうかな?
実は、デバイスドライバの世界にも、SMP対応って新しい波がやってきてるんだよ。
SMPのリソース管理知識(割込禁止のかわりにspinlock()使うとか)と
ハードウェア知識の両方を持っていて、デバイスドライバをかける奴は本当に少数。
しばらくは珍重してもらえると思うぞ。

僕はデバドラ屋というかDSP屋だけど、DSPだとたいしたことできないんですよ。
それで力不足を感じてHDLもやろうってことになった。みんな恐らくはじめから
何でもできたわけではなくて専門分野に限界を感じて範囲を広げていくんだと
思う。

上のスレで書かれてたスケマからHDLに乗り換えられなかったっていうのは、本人にとっても
会社にとっても大きな損失だと思う。もともとハードウエアの知識があるんだから一月ぐらい
研修を受けさせればソフト屋にHDL書かせるよりよっぽどいい仕事するんじゃないかと思うが？
仕事の入り口がちょっと変わったぐらいだと思うんだけどな

>>465
アセンブラのコメントにCソース書くのはｱﾘですか？ｗ

>>468
ハンドコンパイルですか?

全く話が変わっちゃうんですが
verilogで 'defineとparameterってありますよね
あれは一体どう使い分ければいいんでしょうか？
色々本を見て調べたんですがわかりませんでした
ていうか、本によって違ってること書いてあったりして･･･
これだ！っていうお勧めのﾍﾞﾘﾛｰｸﾞの本あったらいいんですけどね

＞上のスレで書かれてたスケマからHDLに乗り換えられなかったっていうのは、本人にとっても
＞会社にとっても大きな損失だと思う。もともとハードウエアの知識があるんだから一月ぐらい
＞研修を受けさせればソフト屋にHDL書かせるよりよっぽどいい仕事するんじゃないかと思うが？

良いほうはそれで問題ないんだけど、ダメなほうは昔の手法発想を無理やり
持ちこむんでダメなんだよね。（由に、乗り換えられなかったんだけど。）

ま、これは新人にしても、入社１年もしないで会社辞めるのがいることを
勘定すれば同じなんだけど。

>>471 そうですね。
悪い方法ってわけじゃないが、現在の大規模な設計には持ち込めないっていうか…

いい例えかどうかわからないけど
2KバイトでTinyBASICを実装するためにハンドアセンブルでカリカリにチューンする
手法を、そのままOfficeスィートの開発に持ち込むようなものなんですよ
> over 100万ゲートの規模のチップ開発に、スケマ設計＆手配線

確かに、スケマで設計すれば消費電力もゲート数も少なく出来るけど、
そんなやり方で1000万ゲート規模を設計したら、100人が10年たっても
終わらないわけで、HDLでえいやってやるしかないのが現状なんです。

でもHDL開発では、効率悪い回路しか作れないのも事実で(そもそも完全同期回路じゃないとダメだし)、
そういうのが許せない昔かたぎの人は「昔はこうじゃなかった」と言うだけの粗大ゴミとなる。

みなさんいろいろアドバイスどうも
やっぱCは基本ですね、私も今の会社組み込みCとかやりたくて入社したのですが
やったのはVBでの生産管理のシステムとか
HDLとかハードの知識とソフトの知識両方必要だからとても面白そうです
こんどこそいい職場にいけるようにがんばります

>>470
> verilogで 'defineとparameterってありますよね
> あれは一体どう使い分ければいいんでしょうか？

やっぱり、Cなんかと一緒で
コンパイル時に指定できるのが大きな利点だと思われ

>>465
アリ。条件判断とかはアセンブラだと一見して判断がつかないから。
アセンブラの内仕をCで書いたりすることもある。これだと自動でフローチャート
書くツールもある。

s[4:0]<=5'b11111;と入力する場合左辺を5'b111111とかじゃなくて
「全て1」的な記述方法はありますか？

>>476

s <= (others =>'1');

あれ、verilogって初期値いれられんの？

reg [3:0] r = 4'b0000;

みたいに

s[4:0]　<=　5{1`b1}

s[4:0]　<=　~0

>>478
Verilog-2001ならOK

>>470
'defineじゃなくて`defineです

>>478
それって一般的な記述？

8ビットのレジスタの1になっているビットの数を数えるRTLを書きたいのですが、
合成のことを考慮すると、どのように記述するのが速度、面積的に効率がいいでしょうか?
reg [3:0] count;

count = 0;
for (i = 0; i <= 7; i = i + 1) begin
count = count + reg[i];

だと、合成時に4ビットの加算器が7つできてしまい、あまり効率が良くあり
ません。(ちなみにcountをintegerで宣言したら、32ビットの加算器が7つ
できてしまいました)
ゲートレベルで書けば、ものすごく小さくできそうな回路なのですが。
合成にはDesign Compilerを使っています。

>>483
いわゆるビット重み加算器ですよね。乗算器によく使われます。
合成ツールまかせにするなら

-- for dataflow context (VHDL)
CASE reg is
　WHEN "00000000" => count <= "0000";
　WHEN "00000001" => count <= "0001";
　WHEN "00000010" => count <= "0001";
　WHEN "00000011" => count <= "0010";
　WHEN "00000100" => count <= "0001";
(省略)
　WHEN "11111110" => count <= "0111";
　WHEN "11111111" => count <= "1000";
WHEN OTHERS =>
END CASE;

みたいに、ずらずらって書けばよきにはからってくれます。
少なくとも32ビットの加算器が7つって事はないでしょう。

>>484
私の場合、483さんのやり方に加えて、
そのソースを自動出力するようにスクリプト等で書きます。
手書きだと、ミス入れやすいし、16bitとかだと、書いてられないので。

>>484
count=((reg[0]+reg[1])+(reg[2]+reg[3]))
+ ((reg[4]+reg[5])+(reg[6]+reg[7]))

とすれば、
１ビット全加算器４個　：　(reg[0]+reg[1])　ほか３組
２ビット全加算器２個、：　上の結果の足し算２組
３ビット全加算器３個　：　上の結果の足し算１組
で済むようになると思うけど。

４８６の訂正です。

誤：３ビット全加算器３個　：　上の結果の足し算１組
正：３ビット全加算器１個　：　上の結果の足し算１組

つーか、全加算器じゃなくて、半加算器だよーん。

>486の回路はHA7個、FA4個になると思われる。
もう少し工夫すると、HA３個、FA４個でできる可能性あり。
count=((reg[0]+reg[1]+reg[2])+(reg[3]+reg[4]+reg[5])+reg[6])+reg[7] ;


しかし今時こんなところに凝るよりも可読性のよい記述にするのがよいと思われ。
>484の記述からはたぶんアダｰは生成できないのであまり効率はよくないでしょうね。

>>489
たぶん >>484 の記述だと 論理圧縮した積和形式に合成されると思われる。
アダーを組み合わせるより積和の方が面積は大きくなるけど速そう。
アダーだとキャリーチェーンがあるからね。キャリーチェーン対策する回路を
入れると、結局面積は積和で実装したのと変わりないようになると思う。

今のトレンドだと面積より速さ優先だと思うんでどっちもどっちだって感じ。

>>489
禿同
中途半端に凝るくらいなら論理合成使うなといいたい

>>486の記述で、「＋」演算が加算器として必ず合成されるとは限らないから、
>>490の意見に同意ってことになる。

>483に便乗ですが、３２ビットのデータで、
ＭＳＢから数えて初めて１が出てくるのが何ビット目なのかを数えたいのですが
うまい書き方はないでしょうか？　ただし>484みたいなＣＡＳＥ文は勘弁してください

>>493
このような回路は、浮動小数点の加減算でよく使われますね。
こんな感じですか?

if din(7)='1' then
　dout <= "0111";
elsif din(6)='1' then
　dout <= "0110";
elsif din(5)='1' then
　dout <= "0101";
elsif din(4)='1' then
　dout <= "0100";
elsif din(3)='1' then
　dout <= "0011";
elsif din(2)='1' then
　dout <= "0010";
elsif din(1)='1' then
　dout <= "0001";
elsif din(0)='1' then
　dout <= "0000";
else
　dout <= "1000"; -- no detect
end if;

>>494 は 8bitの例です。32bitの場合は32回 elsifを並べてください

>>494
CASE文の方がまだマシな罠

しかし、>>493よ、そんなことで悩むより他に目を向けろよ。
その回路に使うゲートは全体の何％になると思っているんだ?

>>489
少なくともDesign Compilreは代入先の変数のビット幅によって、
加算器のビット幅が決定されるようです。なので、この場合も加算器の
ビット幅は4ビットになると思われます。

>>493
実際に合成してみたわけではないですが、こんなのはどうでしょ。

always @(din)
for (i = 0; i >= 7; i = i + 1)
if (din[i]) dout = i;
合成時にfor文は展開されてしまうので、これでうまくいくと思います。
LSBから数えさせたければ、for文の順序を逆にしてやります。

for (i = 7; i >= 0; i = i - 1)

case文で書き下すのは、ミスが入りやすいし、機能検証もしにくいので
個人的にはあまり好きではないですね。
256ビット幅とかになったら、コードカバレッジのことは考えたく
なくる・・・。

>>497
> case文で書き下すのは、ミスが入りやすいし、機能検証もしにくいので
> 個人的にはあまり好きではないですね。
> 256ビット幅とかになったら、コードカバレッジのことは考えたく
> なくる・・・。

だから、perlでもCでもいいから一気にHDLソースを吐くようにしろよ。
そういうのを手書きしようとおもわんでくれ。

これでいいのでは・・・？
process (din)
variable tmp : std_logic_vector (dout'range);
begin
　tmp := (others => '1');　--該当なし
　for n in din'low to din'high loop
　　if din(n) = '1' then
　　　tmp := conv_std_logic_vector(n, dout'length);
　　end if;
　end loop;
　dout <= tmp;
end process;

>496
MSBから最初にって条件があるから、ifで書かないとダメなのでは？？

>499
これはLSBから数え初めて、最後の'1'の部分が代入されるんですよね。
回路としてはどんな感じになるんだろ？？
＃これを初めからゲートで書け！って言われても漏れには無理…

書ける人いる？

>>500
>これはLSBから数え初めて、最後の'1'の部分が代入されるんですよね。
>回路としてはどんな感じになるんだろ？？

ループがそのまま回路になるわけじゃないから・・・。
ツールにもよるだろうけれど、合成結果は>>494も>>499も同じだったﾖ。

ところで、みんなコーディングのときタブを何桁にしてますか？
漏れは４。VHDL

>496
すまん、書いてから気が付いた…Caseで書けるし、ifよりはマシ。
WHEN "1xxx" => count <= "0000";
WHEN "01xx" => count <= "0001";
WHEN "001x" => count <= "0010";
WHEN "0001" => count <= "0011";
WHEN OTHERS => count <= "1111";
こんな感じか？

昔の合成だと、頑張って式とかで表すよりも、
力業でcaseで書いた方が、回路は小さかった記憶があるが。
loopで回すと全ビット見ていそうな気もするし。

だれか試しにcaseと>499のやり方とで違いを見て欲しい…
＃というか、>493の結果報告希望

>>502
残念ながら、VHDLのcase文では '-'や'X'を用いてdon't careの表現と
することはできません。これができると楽なんだけどねぇ

一般論としては >>494のように IF-ELSIF-ELSIF-ELSIF…END IFと書くのが
どんな合成ツールでも合成可能なジェネリックな書き方だと思うよ。

>>501
tabstopを4に設定した環境でコーディングされると、他の人が迷惑。
どうせなら全部ブランクに変換してけろ。

>>504
やっぱり８が主流なのかなぁ。
現役AHDLなんで（AHDLは４が主流らしい。ライブラリソースの大半がそうだし…）
VHDLで書くときにどうしようか迷っていたんです。

８にすればTABCONV.EXEとｵｻﾗﾊﾞなんですｶﾞﾈ...

>503
げ？そうだっけ…verilogが最近多かったので忘れてしまったか…

>501
結構賢そうですが、嵌ると凄まじい回路になりそうで
loopってあまり信用出来ない。
イメージとしては記述を展開したような形で合成が行われるから
大丈夫だとは思うのですが。

で、tabstop、使うならば4かな。

全部ブランクにするか、TABにするかは初めに決めておけば
問題ないし。中途半端にブランク３とか４とか混在するソースの方がイヤ。

昔はTABがあると通らないツールがあると聞いたけど、そんなものは見た事がないな。

hard tabのサイズは 8にしておくのが無難なんじゃないの?

というか、インデント入力の容易性なんてエディタの問題でしょ?
例えば emacsのマイナーモードの設定をちょっと変えるだけの話で
ハードタブのサイズをいじくるなんて乱暴なことをする必要性は皆無

＞昔はTABがあると通らないツールがあると聞いたけど、そんなものは見た事がないな

さすがにメジャーなＥＤＡではそんな恥ずかしい制限は見ないけど、
内製ツールの類じゃ、そうゆうの結構残ってたりするんだよね。
ま、という俺も自作ツールはＴＡＢの面倒まで見てたかどうかは
怪しいけど。

>>472

HDLやC言語で設計して、synopsysで自動レイアウトのチップでは、半導体屋は
食えません。ユーザーとして、ASICを設計して自分の組み込みに使うのなら別で
すけど。でも、後者も難しい領域になるとは思いますよ、だって、0.15umで
マスク代が5千万とかいっちゃうし、レイアウトツール代が1本1億円以上、メン
テ代が2千万とかかかりますから。

INTEL/MOT/ibmのMPUみたいに、システムが優れていて、HDLもCも回路図も使い、
自動もマニュアルレイアウトも使うということで、パフォーマンスを上げないと、
劇的に差は出ないなとは思う。

ま、FPGAならユーザーサイドですから、コストは吸収できますが。

>>509
なにも最新のところまで使わなくても、５〜６インチ、
０．５μのファウンダリもまだまだあるよ。
そのへんならマスク料＋レイアウト料で数百万ってところじゃ
ないかな。このあたりのテクロノジなら十分枯れているので
レイアウト寄りの失敗はそうないし。まあ、０．５μのＧＡ
でできることならＦＰＧＡでやりゃいいじゃないかという
考えもあるけどな。

外注のソースのTABも４／８入り混じってます。HDLに限ったことではなくてCなんかも。
その都度エディタの設定変えたりしてたけど、大した手間じゃないので気にしてなかった。
かといってソフトTABは正直鬱陶しい（いいｴﾃﾞｨﾀを使えば問題ないのかも知れないけど）

>>511
速攻でくそエディタは捨ててしまえ。

>>510
なるほど・・セット屋さんですか？半導体屋だと価格が厳しくて、
ロジック製品では技術レベルがそこそこ高いとこには競合が多くて
、利益スレスレの価格でないと売れないというのが現状だなぁ・・

技術がずば抜けて高くないと、マージンが取れないからなぁ・・・
そう思うと、このままでは半導体屋は衰退します。でも、そうする
と、中小のセット屋さんも苦しむだろうなぁ・・・

>>513
しみじみ同感…

>>513 ま、だから中小はFPGAに流れるんだけど、半導体屋なら
AやX以上に低価格でまともなFPGAをぜひ作ってくれ。

>>515
まぁ、AやXに匹敵するにはなかなぁねぇ・・多くの半導体屋は
かつてPLDをやっていたけど、ほとんど止めたということから、
そんなに簡単ではないやってことでしょ？

んで、低価格のロジック半導体製品は止める方向では
ないかな？MCU/MPUだって、スレスレの価格だもの。
Hだって、H-8とかSHとかは、金を生んではなんじゃな
いかな？

　本業が苦しくなっているんで、何時抜けてもオカシク
はないと思うよ。そうすると、セットメーカーは大変
だろうなぁ・・・特に、価格を厳しく要求する民生は
さぁ。

>>516
>Hだって、H-8とかSHとかは、金を生んではなんじゃな
>いかな？
ご冗談でしょう？SHは日立のドル箱です。そりゃ上を見りゃキリがない。

非同期シリアル(いわゆるRS-232C)の、
送信と受信、どっちが難しいんでしょうか?

>>518
RXDとTXDだけ使ってる分にはどちらも簡単。
完全に232Cの仕様を満たそうとすると、結構面倒だ。

>>518
一般には、受信の方が面倒でしょ。送信はただ垂れ流すだけでいいけど
受信は入力ストリームからクロックを再生しないといけない。

>>520
クロック生成なんて必要なしだよ．

CDRと勘違いしていないか？

UARTなら単にどのタイミングでデータを取り込むかというのを決める回路が増えるだけかと．
だから，通常x16とかのサンプルレートでストローブつくっているよね．

> UARTなら単にどのタイミングでデータを取り込むかというのを決める回路が増えるだけかと．

その処理がクロック再生そのものかと。具体的にはスタートビットで同期をとる。
要は受信部の方が送信部より回路規模が大きくなるってことだな。

>>522
単なるサンプリングをクロック再生とは言わないと思われ。（ｗ

>>523の言う通り、単なるサンプリングをクロック再生とは呼ぶことはないよね。
でも、「どのタイミングでデータを取り込むかというのを決める」のはクロック再生そのものだよね。

理屈上は送信の方が簡単だということはわかってたんですが、
HDL(今回はVerilog使いました)に慣れていないこともあって
あちこち落とし穴にハマり、2日かかってしまいました。

でもなぜか、受信は2時間足らずでできてしまったという…

お前ら、コメントありがとうございました
まあ、もまえら、もちつけもちつけ

>、「どのタイミングでデータを取り込むかというのを決める」のはクロック再生そのもの
だよね。
クロック再生というよりリサンプリングかな？
ディジタル無線なんかの同期検波のクロック再生って言うのは受信信号に対して、同期
信号パターンとの相関とって、Peak探して、複数フレーム間の相関Peak to Peakを平均
して、さらにフレーム内でも前半と後半では微調整して、フレーム間隔の伸び縮み、
サンプリングクロックデューティの伸び縮み、原振の精度云々・・・受信側と送信側が
それぞれ独立なクロック、勝手な精度(ppm)で動いてるものをクロックもストローブも無
いデータ信号だけから同期捕捉、追跡するのがすごく面倒なわけ。受信側は自分の原振
から作ったサンプリングクロックを信用できないので、いかにして送信側に合わせてや
るかに配慮しないといけない。UARTの回路構成とは根本的に違うように思うyo。
　受信っていうのは、ひとりよがりじゃ駄目で、規格内の周波数やクロックのずれのあ
る送信に対して正しく同調できなきゃいけない。ディジタル屋、ロジック屋は、同期〜
誤り訂正では送信よりはるかにやることは多いと思う(圧縮なんかは逆でエンコーダの
方が大変だ罠)。
でも、アナログ屋に言わせると、送信っていうのは単純構成で触るところが少ないので
逆に難しいって言う人もいるyo

>>526
いったい何がいいたいねん？
だらだらだらだら薀蓄をたれたがるだけの役立たず隠居ｼﾞｼﾞｲは氏ね

>>527
よう！コード書くだけの外注屋元気かい？

移動体無線通信の場合、マルチパスだのフェージングだのドップラー効果だのあるから
クロック再生は難しいよね。
UARTとかEthernetとかの有線の非同期シリアル場合のクロック再生は簡単だよね

でも、どっちもクロック再生だと思うけどどうよ?

>>528
元気だ。


か　び　の　生　え　た　薀　蓄　頑　固　ｼﾞｼﾞｲ　は　市　ね

>>530
アホの一つ覚えかい？
ボキャブラリ貧困だねぇ。
勉強しなくて大手に就職できなかったんだからせめて社会に出てからは
勉強に励めよ。次から次から転職繰り返さずに一ところに落ち着いてな！
いつまでたっても安月給でデフレスパイラルに貢献してんじゃねぇぞ

>>530
>>531
どっちもウザイよ。最悪板でやってこいタコ。

生半可な技術しかなくてリアルで相手にされてない香具師ほど、
こういうところで偉そうにするんだよなあ。。。

どうしてもできない所があってご助言おながいします
仮に10bit(想定では64)の入力があって1つだけ"1"が立っています。
他の入力として3が与えられたとすると
10bitの入力が00000_10000とすると出力を00111_10000と入力の3に対し
1の立ってるところから上位に3つ１を立てるという動作をさせたいのですが
どのような記述法がいいでしょうか？

>>534
全条件をcaseで記述せよ

>>534
すまん日本語が理解できん。

>>535
もうちょっとちゃんと聞きただせよ。
10bit入力と他方の入力は何bitなんだ？4bitでいいのか？
なら全て記述すると2^14通りだわな。

>>536
このていどが理解できないと仕様書なんか読めんぞ。

>534
10bitと4bitなら、上位ビット側はDon'tCareとかOtherで誤魔化せば
組み合わせは少ないかもしれんが…

想定では64bitだとすると、もう一方は6bitか？
書けても合成できるか心配…
＃そんな深いCaseは無限のメモリと時間が必要な気がする。
動作速度もワカランし。

マルチステージみたいにして、
何ビットの１が必要なのかを作り出すステージと、
それを指定されたビットの上位にはめ込むステージと
分ければ出来そうか？

>想定では64bitだとすると、もう一方は6bitか？
>書けても合成できるか心配…
こんなもんを羅列するのはそれこそ単なる馬鹿だろう？
だから適切なロジック考えてくれってことだろうな。
最適なロジックは知らないけど、ここは素直に
10bit入力のほうはMSBからbit9,bi8・・・を順番にチェックしていって初め
て1になるビット位置を覚えといて、そのビットより上位ビットを"他方の入力"の示す
ビット桁数分だけ順番に反転してやりゃどうよ？書くだけならそう難しく
ないんじゃないの？

>>540
そんなこともわからんヤシに正攻法を説明しても無駄。
シコシコと64bitのcase文を書いているほうがマシでしょう。

マジに考えれば、数分でロジックが頭に浮かぶでしょ、ふつー。
順番にチェックしたりする必要なんてないよ。

assign out = ((64'b1 << (n+1)) -1) * p ;

よーし、パパ、宿題にマジレスしちゃうぞ

module foo( dout, din, shift );
parameter WIDTH = 10;
parameter BITS = 4;
input [WIDTH-1:0] din;
input [BITS-1:0] shift;
output [WIDTH-1:0] dout;

integer i;
reg [WIDTH-1:0] dout_r[WIDTH-1:0];
always @(din) begin
dout_r[0] = din;
for (i = 1; i < WIDTH; i = i + 1) begin
dout_r[i] = dout_r[i-1] | (dout_r[i-1] << 1);
end
end
assign dout = dout_r[shift];
endmodule

>>543
おれもこれが正解だとおもふ

回路を想像すると樹形構造のビットスライスアダーになるかな？
ま記述によってできあがる回路は違ってくるだろうが。

>>545
アダーなのか？？

>>542の方法は
少し変えるだけでパイプライン化できるから
ヨイとおもう。。。

いーなぁVerilogはすぐ書いてみようって気になるもんね

>>546
ビットがどの位置にいくつ立つか書かれてない以上全部の
入力をチェックする必要があるのではないかな？

>仮に10bit(想定では64)の入力があって1つだけ"1"が立っています。
よくよく読み返してみれば、はじめから1の立ってるビット位置が
わかってるんじゃないのか?それなら10bitを入力にするんじゃなくて
1であるビット位置そのものを入力にすべきだし、
そうじゃなくて、はじめからどこが1かわからずとも、1がたってるのが
1bitだけであることがわかってるなら10個のcase並べるだけでいいよね。

皆さんありがとうございます。
初めての回路設計で行き詰ってしまい苦しい所をありがとうございます。
とくにパパ(>>543)ありがとう。
人づてに論理合成はif文やらfor文をあまり使わないようにといわれていた気がしたのですが
こう書いてもOKなんですね…。
DQNなのでCASE文で本気で書こうとまで思い悩んでいました。問題はいくつか残っていますが。
謝辞のページには何とか縦読みでも駆使して2chなりVerilog&VHDLスレなどを
組み込みたいと思います。。。
（>>550 1の立ってる位置は決まってなくて64通りあります、説明下手ですみませんでした。
verilogが終わっても別の回路のフルカスタム設計が待っている罠((( ；ﾟДﾟ)))ｶﾞｸｶﾞｸﾌﾞﾙﾌﾞﾙ ）

>551
謝辞？？
学生というか、課題だったら、もう少し試行錯誤をした方が…
悩むのが課題で、答えを単純に聞き出しちゃ、まずいっす。
せめて、試行錯誤の成果をアピールする表現を加えて
質問するとか(w

仕事で謝辞なんか無いし、縦読みで2chが出てきたら
それはそれで面白いが。
縦読みの埋まった仕様書…

↑ながながと内容のない書きこみだね。マジで頭悪そう

このスレの住人は
　・HDLが書ける
　・HDLを読めるが書けない。でも、煽りは書ける
の二種類に分かれるね。

>554
もうひとつ追加
・ＨＤＬは見たことがないが、煽りは書ける
の３種類にわかれる。

always @(posedge a or negedge b)
begin
if(a==1)
c<=0;
else if(b==0)
c<=1;
end

論理合成でエラーが出てしまいます。
どうにかしてこれと同じ動作が出来ないでしょうか。

どの合成ﾂｰﾙを使っていて、どういうライブラリを使っていて、どういうメッセージが出てるのかい？

素直に4046買うべし

>>556
ふつーのデバイスではクロックとリセットしか書けねーんじゃネーノ?

ﾋﾏなので作ってみた。VHDLﾀﾞｹﾄﾞ
architecture rtl of himadayo is
signal deta, detb : std_logic;
begin
process (a, detb)
begin
if (deta = '1') and (detb = '1') then
deta <= '0';
elsif rising_edge(a) then
deta <= '1';
end if;
end process;
process (b, deta)
begin
if (detb = '1') and (deta = '1') then
detb <= '0';
elsif falling_edge(b) then
detb <= '1';
end if;
end process;
c <= (deta and not detb) or (detb and not deta);
end;

VHDLなんでこんなに長いの？
どうしても好きになれない

VHDLがいいのVerilogがいいのと必死こいて論争してるうちは、はっきり言って素人。
両方使い込んだ人はどちらだって本能的にタイプできるから、長いの短いのなんてことは最早脳裏に浮かばない。
VHDLでもVerilogでも、それが好きになれないのは、１秒触っただけなのにもう全部分かったような気になって、まじめに使ったことはないからにすぎない。

>>562
ただ、長くやってると好みは出てくるよ。
行が長いから嫌いってことにはならないけど。

VHDLのtextioの利便性がVerilogにあればなぁ、といつも思う。

>>563
逆に俺の場合はVerilogのPLIがVHDLでも用意されていればと思う．
FLI経由でVC++にリンクできるって言うのは知っているけれど，そこにたどり着く
までの手間を考えたら，VHDLであってもMODELSIMで$dumpvars()とかつかえたほうがいい．

>>564
PLIがVHDLに欲しいのは同感。

でも、Modelsimに$dumpvars には要らんと思うけど。
write listすれば済むし、動的にダンプしたいならtextioで出来るような。

>>556のverilogも、合成できるように書けば長くなると思う。VHDLほどではないにせよ。
ちなみに>>560のVHDLを、合成できないような書き方にするとこう。
process (a, b)
begin
if rising_edge(a) then
c <= '0';
elsif falling_edge(b) then
c <= '1';
end if;
end;

>>556　はRSラッチをつくりたいんでしょ？
DesignCompilerなら// synopsys　async_set_reset "a,b"
を付けてやってみたら？
プライオリティがついてるから余分な回路がつくと思うけど。

（＾＾）

素直に同期設計しろよ

>>569
クロック同期のお手本回路しか使わない学生さんでつか？

>VHDLでもVerilogでも、それが好きになれないのは、１秒触っただけなのに
>もう全部分かったような気になって、まじめに使ったことはないからにす
>ぎない。
おう！！流石日々の糞ルーチン仕事をこなすだけのデジタル土方は、何の
問題意識も持たんようだな。そりゃお前ごときが問題意識持っても日銭
稼げんだろうよ。
VHDLもVerilogも言語仕様としてあまりにもpoor過ぎるからCベースなんての
が登場する羽目になるわけよ。実際begin〜end, then なんて邪魔なだけ。

>>571
ふーん、begin end then があると言語仕様としてpoorなんれすか？
Cベースが登場するのは begin end then があって記述が長いかられすか？ふーん。











素　人　は　引　っ　込　ん　で　ろ

>>571
わらった

そんなの構造化エディタ(死語?)の仕事だろ。HDLの文法がpoorなのではない。
メモ帳程度のエディタしか使えこなせない>>571がpoorなだけ。

>556
always @(posedge a or negedge b)
begin
if(a==1'b1)
c <= 1'b0;
else if(b==1'b0)
c <= 1'b1;
end

>>570
大規模回路になると回路の端々まで目が届かないから
チューニングがし辛いのが現実ではないか？

納期に余裕があるか、全部の回路を把握できる程小さい
回路なら別だが。

なんでここの人はすぐ他人を罵倒するんですか？
HDL設計ってストレスがたまる仕事なんですか？

ソフト屋だからじゃない。ハードを扱ってても言語を使うと
ソフト屋気質が出てくるのが面白い。

>>576
ここの人がっていうより、たまたま馬鹿が1人か2人いるだけだと思うけど w

>>578
その通り。
よほど鬱屈した人生だと推察される。

V*HDLをまともな言語だというソフト屋はいないね。
まともじゃないからCベース言語が期待されてる。

>HDL設計ってストレスがたまる仕事なんですか？
所詮下請け企業の従業員。まともな奴はいない。

たしかに「仕事を受けてあげている」って意識の
DQNは多い。はぁ。。。

回路設計の言語としてはC言語ベースはHDLよりも筋悪すぎだろ。
確かにHDLはテストベンチ用の言語だから回路設計には向かない面もあるけどCよりはマシ

回路設計という考え方ではなくて、ビヘイビア記述としてCベースが求められている。
回路は人が考えるのではなくて論理合成ツールにお任せしますって感覚じゃないの？
人が特に回路を記述したい部分はソフトコンパイラのasmに相当するものを用意すれば
いいんじゃないかな？でもHDLじゃハードと一対一で対応してるフィールがないからな。
直接ネットリストでも取り込むとかね。

>V*HDLをまともな言語だというソフト屋はいないね。
>まともじゃないからCベース言語が期待されてる。

beginやらendやら、妙に言語の見かけの外面にこだわるなと思ったら、お前やっぱりソフト屋か。
回路設計の言語で、言語の外面なんか後回しなんだよ。そんなことより回路が作れるかがはるかに問題なんだから。

今この瞬間Cベース設計ってのは、ハード屋から見ればろくでもない回路しか作れず、ソフト屋から見ればハードを
知らないと使えないという、中途半端な代物なんだよ。当面は期待できない。




それくらいは勉強しておけ、ソフト屋の
　素　人　ち　ゃ　ん
二度と来るな

>DQNは多い。はぁ。。。
その典型か-> >>584

まともな回路を作るっていうならスケマに勝るものはない。それじゃ
生産性が上がらないからHDL書いてるわけよ。
ところが、HDL自体に回路と1対1に対応する部分が見えない。それが最大の問題だ。
HDLの記述してて回路を設計してるっていう意識持てるか？スケマ書いてると
きはそうじゃなかった。今のHDLは回路を設計してるっていうよりやっぱりビヘイビア
を記述してる感覚が強い。もっとビヘイビアに特化した部分と回路に特化した部分の
両方を記述できる必要があるな。

>>585
ビヘイビアを記述できるHDLってもうあるの？
Verilog HDL も VHDLもまだRTLだと思ったけど？？

ビヘイビアっていうのは振る舞いの意味。
シミュレータで確認する段階はビヘイビアレベルの記述ってこと。

>586
VHDLは元々その為の言語だと思われ。

> VHDLは元々その為の言語だと思われ。
まさにその通り。
しったかぶりの知識で、マイ論理を押し付けている連中、うざい。

>HDLの記述してて回路を設計してるっていう意識持てるか？スケマ書いてると
>きはそうじゃなかった。もっとビヘイビアに特化した部分と回路に特化した部分の
>両方を記述できる必要があるな。

ばーか、両方できるじゃん。HDLが最上の開発環境とは決して言わんが、それ以前にお前のHDLの理解はそうとう酷いな。
ろくに使った経験がないのが文から見え見えだぞ（藁
ビヘイビアからの合成が実用になったらCへ以降するだろうが、並列処理の記述と合成品質にまだまだ問題がある。
だからCが簡単に広まらないし、HDLのビヘイビア記述もベンチでしか使わないの。
それくらい知っとけな。

> ビヘイビアからの合成が実用になったら

なりません
そんなの大学の研究屋のネタに過ぎないでしょ

>>588
585は論理合成可能な回路についての言及と読める。
このレベルのビヘイビア記述が今、できているのか？？

>>590
全く同意です。

>>591
あまり簡単に「できない」って言わない方がいいよ。

HDLを不完全だと感じる事はあっても、無い物ねだりをして使えない
なんて事を言う奴は、言語を使ってるんじゃなくて使われてるだけ
じゃないの？
そもそも、両HDLを使っていて出来ない記述がある時点で仕様に
問題があるか仕様をかみ砕いて記述できない本人の能力不足が
大きいのではないかと思うね。

それにしても何となくでも回路を意識せずに回路を「記述」して良い
ものなのか？

どーでもいいじゃん（汗）

アセンブラを不完全だと感じる事はあっても、無い物ねだりをして使えない
なんて事を言う奴は、言語を使ってるんじゃなくて使われてるだけ
じゃないの？
そもそも、アセンブリ言語を使っていて出来ない記述がある時点で仕様に
問題があるか仕様をかみ砕いて記述できない本人の能力不足が
大きいのではないかと思うね。

それにしても何となくでもインストラクションを意識せずに
プログラムで「命令」して良いものなのか？

吉○家のメニューを不完全だと感じる事はあっても、
無い物ねだりをして「ねぎのみ」なんて事を言う奴は、
牛丼屋を使ってるんじゃなくて使われてるだけじゃないの？
そもそも、吉・松　両牛丼屋を使っていて牛丼を食わない時点で味覚に
問題があるか牛肉をかみ砕いて咀嚼できない本人の能力不足が
大きいのではないかと思うね。

それにしても何となくでも混入した肉片を意識せずに
「肉抜き」をオーダーして良いものなのか？

595はEDA業者
Cがまだとても使える状況じゃないと言われたのが、よっぽどくやしかったんだね（藁

>並列処理の記述と合成品質にまだまだ問題がある。
現状のHDLが並列処理の記述が十分か？そもそも人間の頭のほうが並列処理に向いて
ないじゃんか？
ソフトでもマルチプロセッサのプログラムなんてすごく難しいように思うけどな。
アセンブラじゃとても無理でコンパイラにお任せって部分が多いように思う。
HDLでも記述時点ではよくわからないけど、スケジューリングをコンパイル時に
やってくれてはじめて人間が"あーこうなってるんか”って理解できるんじゃないの？

マルチプロセッサの並列処理の難しさと回路を作るときに使っている並列処理の難しさを
混同しないようにしようね。
今は人が十分理解して使いこなせる程度の並列性すら、まともに記述も合成もできないの。
だからロクに使われてないの。










想像で詭弁考えてごたく並べてる暇があったら少しは回路の実際を勉強しる、素人

>>598
釣り師にしては、荒すぎ。(w
マジレスなら痛すぎ。もうちょっと勉強してくれ。

Verilogの並列処理記述なんて、fork...joinと代入を遅延で遅らせられるところぐらいじゃん。
あとは>>598の言うとおりスケジューラが並列に動いているように見せてくれるだけ。

自前でスレッド立てられればそれで済むし、柔軟性がある。
その変わり同期にからむ諸々の問題を抱え込むことになるから
注意深くコーディングしなければならないけど、
クロック同期のRTLで書く分にはHDLと同じ考え方で良い。

HDLの並列処理記述が優れている言うヤシは何を根拠にしている？
ノンブロッキング代入か？（確かに便利だけど）

>マルチプロセッサの並列処理の難しさと回路を作るときに使っている並列処理の難しさを
>混同しないようにしようね。
大爆笑

回路の事を知らない奴が、ソフトでハードが作れるからハード屋は
失業するねなんて言って失笑されるパターンって今でもあるんかな？

C言語もどきで書きにくいのはパイプラインとかデータパスかな
これはHDLの方がずっと楽

>>603
腐るほど沢山あるぞ。598=603みたいなツール屋がセールストークとして言ってる場合も多い。
絵に描いた餅だけはいつも立派（藁
セールスの屁理屈を考えてるくらいなら、早く使えるツールを見せにこいよな。

>>601
HDLの並列記述が優れていると言っている奴はここにもいないぞ。Cもどき<<<<HDLだというだけだな。

598=602だった、すまん > 603

>>598 >現状のHDLが並列処理の記述が十分か？
>>601 >Verilogの並列処理記述なんて、fork...joinと代入を

590氏は「合成可能な回路」の並列処理記述にまだ問題があると言っているのであって、
テストベンチの並列処理記述について言っているのではない。
良く読んでカキコしようね！

レベルのひくーい技術論





あおり一発
もう飽きたんだよ。あふぉの一つ覚え。技術屋2年目の僕ちゃんよ

590=・・=599

>>596
どの言語を使っても、所詮ファストフード、ジャンクフードの牛丼という認識には
激しく同意。W

>>>591
>> ビヘイビアからの合成が実用になったら
>
>なりません
>そんなの大学の研究屋のネタに過ぎないでしょ
ビヘコンは？
使っている人の意見お願いします。

Cベース設計に関しては
583の言っている事が一番マッチしていると思います。

＞そもそも、吉・松　両牛丼屋を使っていて牛丼を食わない時点で味覚に

俺はいつもカレーなんだけどな。ってなことはどーでもいいんだったな。

並列動作させっぱなしのＨＤＬと違って、高級プログラミング言語では
並列動作開始後後のリソースが衝突しないようにだとかの管理のために
セマフォだとかスレッドだとか用意されている。それらもＨＤＬで有って、
合成ツールが対応していれば確かに楽になるとは思う。（自分で
衝突回避のシカケを書いていたところを、セマフォの記述から勝手に
衝突回避のハードを合成してくれりゃ楽だしな、ついでに与えた制約
からして衝突がありえない場合、それを勝手に削ってくれたり、複数の
セマフォを１つに束ねてくれたら更に楽だ。）

まあ、並列コンピュータの研究とかパッとしないことからして難しいんだと
は思うが。

＞ビヘコンは？
＞使っている人の意見お願いします

出力後のＲＴＬがちょっと人が読むには難があるのがな。
読むのに難が有る−＞誰も読まない−＞質を評価できない。
ってところかな。いずれは必要になる技術だとは頭では思っているには
違いないんだが。

あっ、でもゲート数とかのパイプライン効率とかの基準ならとても
良いツールだと思うよ。

＜血液型A型の一般的な特徴＞（見せかけの優しさ・もっともらしさ（偽善）に騙されるな！）
●とにかく気が小さい(神経質、臆病、二言目には「世間」、了見が狭い）
●他人に異常に干渉する（しかも好戦的・ファイト満々でキモイ、自己中心）
●自尊心が異常に強く、自分が馬鹿にされると怒るくせに平気で他人を馬鹿にしようとする
（ただし、相手を表面的・形式的にしか判断できず(早合点・誤解の名人)、実際にはたいてい、内面的・実質的に負けている）
●「常識、常識」と口うるさいが、実はA型の常識はピントがズレまくっている（日本の常識は世界の非常識）
●権力、強者（警察、暴走族…ｅｔｃ）に弱く、弱者には威張り散らす（強い者に弱く、弱い者には強い）
●あら探しだけは名人級（例え10の長所があってもほめることをせず、たった１つの短所を見つけてはけなす）
●基本的に悲観主義でマイナス思考に支配されているため、性格がうっとうしい（根暗）
●一人では何もできない（群れでしか行動できないヘタレ）
●少数派の異質、異文化を排斥する(差別主義者、狭量）
●集団によるいじめのパイオニア＆天才(陰湿＆陰険）
●悪口、陰口が大好き（Ａ型が３人寄れば他人の悪口、裏表が激しい）
●他人からどう見られているか、体裁をいつも気にしている（「世間体命」、「〜みたい」とよく言う）
●自分の感情をうまく表現できず、コミュニケーション能力に乏しい（同じことを何度も言う、知障）
●表面上意気投合しているようでも、腹は各自バラバラで融通が利かず、頑固(本当は個性・アク強い）
●人を信じられず、疑い深い（自分自身裏表が激しいため、他人に対してもそう思う）
●自ら好んでストイックな生活をし、ストレスを溜めておきながら、他人に猛烈に嫉妬する（不合理な馬鹿）
●執念深く、粘着でしつこい（「一生恨みます」タイプ）
●自分に甘く他人に厳しい（自分のことは棚に上げてまず他人を責める。しかも冷酷）
●男は、女々しいあるいは女の腐ったみたいな考えのやつが多い(他人をけなして相対的に自分の立場を引き上げようとする等）


それと、Ｏ♀はエコヒイキきつくて、冷酷だからな。

Ａ♂の異質排除×Ｏ♀の冷酷＝差別・いじめ　とあいなる。

>>611
使い物になっていて、良いものならとっくに普及していると
思われ。やはり生成される回路の質はRTLにはかなわないよ。


Cと言えば普通のC（純粋にVCとか）を、アルゴリズム検証に使い、
回路のエミュレータを作ったりしていたよ。エミュレータに期待値を
吐かせ、それをRTLに食わせて回路を検証するってな開発をして
いたから、その辺りがシームレスになる事を期待したいね。

ま、CでもなんとかRTLは書けるから環境を一本化できるメリットは
現状でもあるかも知れないがそれだとメリットが全然無いよね。（ｗ

>>604
>C言語もどきで書きにくいのはパイプラインとかデータパスかな
>これはHDLの方がずっと楽

HDLってパイプライン書きやすいのかな？
process begin
　@(posedge clk);
　p[0] = func0(in);
　@(posedge clk);
　p[1] = func1(p[0]);
　@(posedge clk);
out = func2(p[1]);
end
みたいに書くのが一番直感的で分かり易いし、
論理合成を試しながらパイプライン段数を調整するのもやり易いとおもうんだ
けど、上の書き方でVerilogでtaskをつくっても、絶対並行動作できないから
テストベンチでしか使えない。

毎クロック、スレッドが立てられれば、単一クロックでイベント待ちしている
限り上の記述はRTLと意味的に等価で、
VerilogタイプのRTLにも間単に変換できる。
（非同期リセットの記述方法は別に考えるとして）

にも関わらず上の記述を合成ツールにそのまま突っ込んだり、
サイクルアキュレートな回路モデルとして使えないのは、
ツール作成の難しさというよりもVerilogの言語としての並列記述能力が
ネックとなっているように思えていつも歯痒い。

低レベルな話でスマソ。

つまりVerilogは信号属性をalwaysの頭にしか記述できないってことが根本
原因ということなのかな？

確かにVHDLみたいに信号とその変化を記述する方が
理にかなっていると思われ。
センシティビティーリストなんてその典型ではないかな。

ワイヤー、ラッチで信号を定義する言う概念は少々回路
よりなのかも。

（＾＾）

verilogでパイプラインを実現させようと思ったらどうかけばいいの？

>>621
回路を意識してRTLで幾らでも書ける。

>>621
622が正しい。パイプラインレジスタを置いてパイプ間の回路を書けばそれで終わり。

回路がまったくイメージできないプログラマは記述の仕方がどうのこうのと言いたがるに違いないが、
ちょっとでも回路がイメージできるなら、はっきり言ってどうとでもできる。何の問題もなし。

>>621
あんまりいい例でないけど>>617のインチキ記述をRTLにすると、
parameter WIDTH=32;
parameter DEPTH=3;
reg [WIDTH-1:0]p[DEPTH-1:0];
always @(posedge clk) p[0] <= func0(in);
always @(posedge clk) p[1] <= func1(p[0]);
always @(posedge clk) p[2] <= func2(p[1]);
普通はこれにコントロール系の入力とリセットが加わります。

ここで2段目のF/Fをショートカットしてレーテンシを稼ぐ修正が入ったとすると、
漏れは
always @(posedge clk) p[0] <= func0(in);
always @(p[0]) p[1] <= func1(p[0]);
always @(posedge clk) p[2] <= func2(p[1]);
のように書き換えます。

まぁ、流儀は色々あるとおもうけど。

つうか回路をある程度解らないとろくな回路が出来ないと思うよ。
特にパイプラインにはなったが速度が上がらないとかさ。

CPU設計するとき命令ってどれくらい必要だとおもうよ？

>>626
んで，おまえはどれぐらい必要だと思うのよ．意見だしてから聞けよ．

verilog-HDLの勉強をはじめたいのですが
入門用にはどんな本がお勧めでしょうか?

modelsimのtcl/tkで何してるよ。

>628
そーいえば、verilogでお勧めの本って聞かないな

★http://jsweb.muvc.net/index.html★
　　　　　★こんなサイト見つけました★

>>626
IDがTRYだね。
頑張ってみ。

パタヘネ本だったかな、練習問題に1命令しかないコンピュータ
を紹介してる本があった。実用性はおいといて面白かったな。

>>627
うーむ、どれくらいだろ、馬鹿学生なんで本格的なものとか組んだことないから
わからんが、30くらいでｱｯﾌﾟｱｯﾌﾟ

>>632
貴殿もIDがedAですな

回路回路って鼻息の荒い奴が多いな。
ロジック回路なんて単なる機能図じゃねぇか。
こんなのでエレクトロニクスをわかった気になるなよ。寂しくなるね。

下で待ってる
http://science.2ch.net/test/read.cgi/sim/1019407526/l50

>>636
じゃあお前マイコン設計できるか？
鼻息荒いのはお前の方だろ。

>>637
思い切りレベルが低いな。
どの程度のマイコンを意味してるのか知らんが、
HDLだけで設計できるマイコンなんて所詮知れたもの。
そんなこともわからんところを見るとお前学生だな。

>638
また変なのがやってきたなぁ。
まあPentium４がHDL（RTレベル）だけで書いてあるとは思わないが、
普通のマイコンはHDLで書いてあるぞ。
だとえばARM１１、MIPS５Kシリーズはsynthesizableだ。
>638がこれらのプロセッサより優れたものを設計できるとでもいうなら
何もいう事はないがね。

>626
命令の量ってどうやってはかんの？
昔、勉強の為に０から作ってみたら、2週間で出来上がった。できた後にアセンブラを
作らないといけないことに気が付いて鬱。
もちろん、ALUをガリガリ作りこんだりしてない。8080程度のものを合成できる記述で
書いただけ。

>639
Pen4はバリバリの物理設計だろ。セルベースでも1GHzぐらいならなんとかなるが

>>641
初心者ですみません。
物理設計、セルベースって何ですか？

>>638
だから>>637は「まあPentium４がHDL（RTレベル）だけで書いてあるとは思わないが」と書いてあるだろ。
文脈をよく考えてレスしろよ。まさか100%セルベースで設計しているのか？設計にHDLつかわん話はないだろ。

最近ALTERA/XILINXスレもそうだが、脊髄反射のカス技術者が集まってきたな。

>>642
セルベースは初心者にはまったく縁のない、プロセスの話も絡む物理デバイスの種類を示すものだよ。
もっとレベルアップしたら自然にわかるから、いま知らなくてもいいよ。
ちなみに「物理設計」という言葉は意味不明。無視してよいかと。

>>643
最近どうもすぐ煽る馬鹿がいるよね。
なんだか矢鱈にHDLを目の敵にしてけなしたがるんだが、よほど鬱屈してると見える。w

>643
オレは>639だが>637ではないよ。

HDL設計やC言語設計を語るのに良い回路ができるかどうかばっかり語るというのはどうかねぇ。
検証環境やテストベクタの生成がこういった設計方式を用いることで
どう効率化されるかにも目をむけたらもう少しレベルの高い論議になるのでは。

あと>643のこの説明↓はなにかの釣りなんでしょうか？？？　マジレスしてはいけない？

>セルベースは初心者にはまったく縁のない、プロセスの話も絡む物理デバイスの種類
>ちなみに「物理設計」という言葉は意味不明。

試しにマジレスしてみたら

>>643ってものすごいシッタカ君だな。高校生かなんかの釣り？

HDL設計者の多くは自意識過剰であることがよくわかるスレですな。
もちょっとﾏﾀｰﾘやりましょうよ。

648に同意
つか、1の
>HDLを使った設計者のみなさん、記述方法で悩んでませんか？
>初心者からベテランまでｶｷｺどうぞ。
からはかけ離れたな

>HDL設計やC言語設計を語るのに良い回路ができるかどうかばっかり語るというのはどうかねぇ。
>検証環境やテストベクタの生成がこういった設計方式を用いることで
>どう効率化されるかにも目をむけたらもう少しレベルの高い論議になるのでは。

高位記述のそういう利点はみんな分かってるんじゃない？
検証でＣ＋＋その他の記述を使うという方法は別に目新しいものじゃない。
必要な所では１０年以上前からとっくに各自工夫してやっていること。
Ｃベース設計で議論されてるのは、それをどうやって世間で広く使える統一した方法にするかということ。
世間に広まるためには、合成でそこそこ使える回路が出せるというのは必須条件だから、
そこに関心が集中するのはいたし方ない。
ＨＤＬだって合成が使える品質になってようやく使われ始めたんだから、Ｃベースも同じこと。
合成がちゃんとしないと、高位で何をどう書いたところで絵に描いた餅。

>>638
で君はそのレベルの低い「低速動作」のマイコンは書けるの？（ｗ
口だけはデカそうだね。

煽る奴がいなければ、初心者がアホな質問しようがしったか君が恥かこうがマトモな
スレになると思うんだが。
アホもしったか君もここで少しでも賢くなれば良い。今まで回りにマトモな奴がいな
かったんだなぁと同情する余裕があってもいいと思う。



といってみるテスト

>>563
＞VHDLのtextioの利便性がVerilogにあればなぁ、といつも思う。

ここはいかが？
ttp://chris.spear.net/pli/fileio.htm

>>652
つうか煽りの内容を見ていると同情したくならないか？
所詮その程度かよ？ってさ。
まそう言う事だよ。

-------------------------------------------
本日23：00時より祭りを開催いたします。
是非、参加下さいます様、お願いします。
携帯ＰＨＳ
迷惑メールサイト一斉訪問お祭り開催
http://jbbs.shitaraba.com/news/bbs/read.cgi?BBS=853&KEY=1043335260
-------------------------------------------

HDL屋といっていいのかどうかわからんが・・・
1.何か専門分野をもっててそれを具現化するのにHDLという選択肢を使う香具師
と
2.専門がHDLで別にアプリケーションで専門といえるものがない香具師と
このスレはどっちが多いんだ？
2よ。それで満足してるのかな？

>>656
2だとエンジニア的に終わってる。

VHDLってよく聞くのですが、これは何の為に
使うものですか？
また、どういった業種の人たちが使っているのですか？
LSIの設計とかに使うんですかね？
先輩方教えてください。

>>657
ASICのベンダなどには2の仕事をしている人が大勢いる。
この前のリメイクではとてもお世話になった。。

>>658
目的はVerilogと一緒。米軍に収めるときはVHDLでないとだめ。誰かもっと補足してくれ。

>>656
2は大企業にいっぱいいる。しかも大抵それで満足している。
漏れは657に同意。

1.何か専門分野をもっててそれを具現化するのに牛丼という選択肢を使う香具師
と
2.専門が牛丼で別に日本料理が専門ではない香具師



別に牛丼オンリーでも世界一なら料理人として終わってはいないが

>>661
牛丼は誰でも作れる

>>656
大企業にいるエンジニアってゆーのは多くの場合アプリケーションエンジニアだ。
学校の研究室の延長上の配属先を希望する奴がやっぱり多い。
本人の意思がそのまま通らなくても全く畑違いの分野はやっぱり希望しない場合
が多いように思う。最近はHDL教える学校もあるけど、所詮は設計の一手法だもんな。
HDLだけ書いてる大企業のエンジニアっていうのは事業所毎に設置されたLSI設計を
一括して引き受ける部門だな。でもこの部門はけっしてメイン部門じゃないよ。それに
多くはここを経由して外部業者に発注される。

んー、何で技術に貴賎をつけたがる香具師が多いのかな？
漏れはASICベンダ側の人間だけど、
逆に日本のLSI開発は一技術者に広く何でもやらせようと
し過ぎに思う。

各種規格書を斜め読みして仕様作って、
再利用に気を使う間もない速度でHDL書いて、
もちろん検証は設計者自身が自分で自分の回路をチェックして、
どっかからコピペしてきたスクリプトで合成・レイアウトして、
テストや評価設計するころには完全なデスマーチになって、
そのまま次の案件に突入する。

そんなだからアドホックなやり方で終始するし
各工程がタンデムに並んだウォーターフォールな開発プロセスから
脱却できない。

開発スピードとスループットをあげるには、
工程別に各人の専門性を高めて効率化し、
プロジェクト毎に専門家を集めて各工程を一斉に始め、
有機的にコミュニケーションを取り合って、
さっさと開発して解散するのが一番だと思うんだけど、
専門家間で貴賎意識があると巧くいかない。

特に前工程>>後工程、アプリ>>インプリの意識があると、
実際、下流工程は上流工程の日程遅れの割をくって勤務もハードだから、
みんな上流をやりたがりローテションさせるため、
専門分野に対する人材の流動性が高く人もツールもノウハウも育たない。

もっと外注も含め、他の人の仕事をリスペクトすることが大切だと思う。

専門に集中しても、技術者なら自然に周りの技術・応用技術に
気が行くだろうから、専門バカになることはないと思うよ。

>>665
いいこと言うね。
理想ですね、これは。

>665
>特に前工程>>後工程、アプリ>>インプリの意識があると、
>実際、下流工程は上流工程の日程遅れの割をくって勤務もハードだから、
>みんな上流をやりたがりローテションさせるため、
>専門分野に対する人材の流動性が高く人もツールもノウハウも育たない。

　こんなことやってる会社ってあるの？大企業2社経験したけど、こんな話聞いたこと無い。

>専門に集中しても、技術者なら自然に周りの技術・応用技術に
>気が行くだろうから、専門バカになることはないと思うよ。

漏れもそう考えてたけど、現実は漏れの周りは専門バカばっか。ウチの部署が
DQNなんかな？

>>667
俺は６６５でないが、けっこう言えてると思う。

＞特に前工程>>後工程、
人気とかはともかく、前工程のほうが高学歴（修士）が配属
される場合が多いよ。労働環境は重装備をしなければならない
前工程の方がずっと悪いと思うけどけどね。

＞アプリ>>インプリの意識があると、
アプリ：営業・マーケ寄り、なのでこっちの意見のほうがどうしても
強いんだよねえ。

＞専門分野に対する人材の流動性が高く人もツールもノウハウも育たない。
優秀な人ほどさっさと管理職になって現場離れるか、別の会社に
移るかしちゃうからなあ。結局、レースに勝ち残れなかった人達が
残っちゃうのよ。べつにそんなレースに勝ったからといって、そんなのは
どおってことは無いはずだけど、レースに勝てる人達のほうが頭の回転が
速かったり、何やっても要領が良かったり、何を言うにも説得力があったり
するからなあ。

うーん。俺が言いたかったのは、そうじゃないんだよね。
人気はともかくローテーションなんて無かったし、逆に専門性が高すぎて流動的にできない
方が問題になっていた。
個人的には自分以外の工程がしっかりしてるから仕事が成り立っていると考えていたんで、
好き嫌いはおいといて上下は考えたことは無い。
そういう人たちをうまく使わないといけない立場だったからかもしれんけど。

>アプリ>>インプリの意識があると、
>>アプリ：営業・マーケ寄り、なのでこっちの意見のほうがどうしても
意味が伝わってなかったｽﾏｿ
アプリっていうのは直訳すると応用って意味だけど。
僕が意味してたのは専門分野って意味。
例えば、
画像圧縮を専門にしています
とか
CDMAを勉強して来ました
とかね。それを具現化する手段としてHDLも使うよ。ってな感じ。
害虫頼むにしても、一応HDL読めて仕様書も書けるというような
技術者が大手では多いってこと。

例えば(工程というより)仕事の流れでいうと

基礎研究->規格作るための研究->製品作るための研究->製品開発・設計->量産

言い換えると上の研究もこなせるエンジニアがアプリケーションエンジニア。

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>>670
なるほど。
でも、むしろ、正常だと思う。アプリケーションあっての半導体だしね。
会社にしても、勝ち組みの会社は、そうゆう特化したアプリケーションを
持ってるか、強い企業と組んでいるところかだし。
インプリする側（下請けになる場合が多いだろうけど）も、独自のＥＤＡ
ノウハウでどこよりも高い生産性を誇るとか、中国やインドのエンジニアを
活用して他よりずっと安くできるとか無いとね。

HDLウンヌンは、今後は仕様書を日本語とか英語とかでなくてC言語やら
UMLやらで書くことが主流になるかもしれないし、それら一通りは身に
つけて置いたほうがよさそうだね。

>>672
今更だが仕様書を書ける能力こそ設計者としての能力だろ。

verilog関連サイトって少ないですよね（汗
海外のサイトにはいろいろあるみたいだけど…やっぱし英語は大変…

みなさんのお勧めするサイトとかってありますか？

>>674
英語分からないのなら、WEBでちまちま探すような効率悪いことせずに
ベンダー講習会行けよ。
それとも学生か？

>>675
すいません学生です
別に英語が全くわからないわけではないんですが、そんなに得意ではないということです
ベンダー講習会に行っても、多分ちょっと僕にはまだ高度かなぁって思ったりもしてます
まだまだ勉強勉強の段階です

>670
言いたいことは判ったが、一般的に言われるアプリケーション・エンジニアとは多分
違う。少なくとも中途採用の募集職種にかいてあるのとは。

オイそろそろ誰か例題出せや。

>>676
英語は必須だよ。
今でこそ、FPGA/PLD関連なんかは競争厳しいし、ASICとか異分野
との競争もあるしで、そっちの営業さんが懇切丁寧に教えてくれる
だろうけど、FPGA/PLDが１，２社に集約されたりしてきたら
果たしてそこまで懇切丁寧にしてくれるかどうか。それに、ASIC向け
EDAではマニュアル類は英語だけってのが大半だしね。

第一、最新の情報は英語でしか手に入らないし。

　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　∧　　　　　　　　∧　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　　　　　./　 ヽ　　　　　 ./　 ヽ　　　　　 ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　 /　　　ヽ―――/　　　ヽ 　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　 ／　　　　　　　l＿＿＿l　　　＼ 　　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　ﾁﾝ☆　　へ　　　 |　　 へ　　　　　ヽ　 ./　　　　　|　＜　仕様書まだぁ〜？
　　　　ヽ　　 ＼＼　　＼　 ＼＼　　　　ヽ/　　　　 ／ 　　＼＿＿＿＿＿＿＿＿＿＿＿＿
ﾁﾝ☆ 　　　　　 ＼＼　　.＞　＼＼　　　　　　　　　　ヽ 　　　　　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　　ﾁﾝ☆　 ＼回回回回回／￣￣ヽ　　　　　　　　/￣￣ ／| 　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　　　　　./　 ヽ　　　　　 ./　 ヽ　　　　　 ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　 /　　　ヽ―――/　　　ヽ 　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　ﾁﾝ☆　　へ　　　 |　　 へ　　　　　ヽ　 ./　　　　　|　＜　RTLまだぁ〜？
　　　　ヽ　　 ＼＼　　＼　 ＼＼　　　　ヽ/　　　　 ／ 　　＼＿＿＿＿＿＿＿＿＿＿＿＿
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　　　ﾁﾝ☆　 　　　＼＼/　　　　＼＼　　＿　　　　　　 | 　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　　　　＼￣￣￣￣￣￣￣／　 /￣　　 ヽ　　　　/　　 ＿ 　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　ﾁﾝ☆　 ＼回回回回回／￣￣ヽ　　　　　　　　/￣￣ ／| 　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　　　　　　　　　　　　　　　　　　　　　　　　　　　　|　　　　　　| 　　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜

>>679
だから676は英語はわからないわけじゃないって言ってるじゃないの。
まぁ学生のうちはある日本語の文献で勉強して実務に入ってから英語
と格闘すればいいじゃない。まったく何もわからんうちから英語はきつい罠。
でも、技術英語は簡単だし、すぐに慣れるから心配は要らない。感嘆文もないし、
ほとんど分詞構文もない。日本語訳でわからないものも原書見ればわかることも多い。
ただ特許英語のsaid,said・・・には気が狂いそうになるけどね。

　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　∧　　　　　　　　∧　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　　　　　./　 ヽ　　　　　 ./　 ヽ　　　　　 ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　 /　　　ヽ―――/　　　ヽ 　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　ﾁﾝ☆　　へ　　　 |　　 へ　　　　　ヽ　 ./　　　　　|　＜　テストベンチまだぁ〜？
　　　　ヽ　　 ＼＼　　＼　 ＼＼　　　　ヽ/　　　　 ／ 　　＼＿＿＿＿＿＿＿＿＿＿＿＿
ﾁﾝ☆ 　　　　　 ＼＼　　.＞　＼＼　　　　　　　　　　ヽ 　　　　　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　∧　　　　　　　　∧　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　　　　　./　 ヽ　　　　　 ./　 ヽ　　　　　 ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜 　　 /　　　ヽ―――/　　　ヽ 　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜　 ／　　　　　　　l＿＿＿l　　　＼ 　　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　ﾁﾝ☆　　へ　　　 |　　 へ　　　　　ヽ　 ./　　　　　|　＜　バグまだぁ〜？
　　　　ヽ　　 ＼＼　　＼　 ＼＼　　　　ヽ/　　　　 ／ 　　＼＿＿＿＿＿＿＿＿＿＿＿＿
ﾁﾝ☆ 　　　　　 ＼＼　　.＞　＼＼　　　　　　　　　　ヽ 　　　　　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜
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　　　　　　　　　　　　　　　　　　　　　　　　　　　　　|　　　　　　| 　　　　　　　ﾏﾁｸﾀﾋﾞﾚﾀ〜

>>684
おい・・・
ま、それがあるから楽しいわけだが・・・

ものすごい初心者です。
RTLで記述すると髭が出てくるのですが、これってあたりまえなのですか？
単に記述の仕方がまずいのですかね？

シュミレーション？
実機？どっち？
同期ロジックとかクロックのスキューとか
ああああああああああ
そんなの、原因なんていくらでもあって
漠然としすぎ・・・・

>686
どこかで遅延つけてるからでしょ

徹夜で検証してると、ひげが伸びてくる・・・

ってそれは無精ひげ

>>689
おれ漏れも

シュミレーションか・・・
ネタだよな
今時こんなネタもうはやらない

>>686
>RTLで記述すると髭が出てくるのですが

スタティックハザードのことでしょう？で、ヒゲがでてなにか問題でも？
まさかヒゲで誤動作するとか？

686です
すいません。なんかみんなを不機嫌にさせたみたいで･･･
え〜っとシュミレーション上での話です。
誤動作は別にしないと思います
なんとなく気になったもので･･･

相変わらずシュミレーションしてるんだな

>>694
そうです

>>694
シュミレーションだろうが
シミュレーションだろうが
分かればいいの！！
英語が母国語じゃないんだから
日本人に発音しやすいほうで発音してんだよ
うっさい、欧米かぶれのクズ・・・

浜崎あ●み　盗撮ランキング１位
http://www.candyroom.net/wsr-rank/in.cgi?id=arifish
松浦○や　盗撮ランキング２位
http://lt.sakura.ne.jp/~daidai/ranking/ranklink.cgi?id=arifish
安倍な●み　盗撮ランキング３位
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後藤○希　盗撮ランキング５位
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02年間ランキングベスト１はこの人!!!
http://www.pvranking.com/in.asp?ID=6854

こんにちわ
VHDL初心者の大学生です。
今、CQ出版社のDesignWaveマガジンに載っている、
DesignWave設計コンテスト２００３のハフマン符号用可変長デコーダの設計書の作成をやっているのですが、
どうしても４ビット上位レジスタの記述の仕方がわかりません。
どなたか詳しい人や、知ってる人ご講義お願いします。
使用ツールはQuartus�U2.1で、VHDLで書いています。
宜しくお願いします。

4ビットvectorつくって
適当にCLKで叩いとけ！！

すみません、４ビットvectorの意味がわかりません。。

>>700
std_logic_vector
って知ってる？

http://bw-www.ie.u-ryukyu.ac.jp/~wada/design03/spec_j.html
これのことか？
そんなにシャツがほしいのか？？？？

>>696
アホの逝け作りとはお前のこと。
"si"を"シュ"と発音しやすいのか？お前在日北ﾁｮｿだろ。
金の国へ帰れ。
指摘されて逆切れとはますますﾁｮﾝらしいやね。

仕様書にシュミレーションと書いとけボケ。

std_logic_vectorは知ってます。
ためしに４ビット下位レジスタは作ってみたのですが、
どうも４ビット上位レジスタとバレルシフタにCODEを送るタイミングを
制御する方法がわかりません。
カウンタなどをつけようかと思ったのですが、ぜんぜん的外れですかね？

>>703
なんで、シミュレーションをシュミレーションと誤記？
するかよく考えたことある？
SIだけみてどうすんの？
全体みろよ・・・

貴様、英語や現地の言葉の発音に忠実すぎた地名呼称
最近までつかってた外務省の役人みたいだな・・・
外務省も改めたんだぞ・・・

>>704
あんたは、HDLの書き方以前に、動作仕様を決めていないのが問題だ。
まず、仕様をきちんと決めておけ。
HDLは単なる実現手段だ。HDLを書きながら仕様を考えるような真似は入社一年目までしか許されない。

>>705
漏れは703じゃないが、そろそろくだらない話は終わりにしてくれ。
素人なら屁理屈ごねるのは自由だが、
まがりなりにもプロならシュミレーションなんて堂々と言い放ったうえ屁理屈つけて開き直る時点で、
こいつ駄目だなと馬鹿にされて仕事がなくなるのが世の中。

>>707
シミュレーションだろうがシュミレーションだろが
どうでもいいじゃん
つかそんなくだなんことをいちいち指摘するほうが
くだらね

http://science.2ch.net/test/read.cgi/sim/962652788/
ってのがあった・・・
シミュレーションみたいに発音がこんなに話題になる
外来語って他にどんなのがあるんだろうって
気になった、関係ないけど

で、シムなんですが、無理難題の納期を死守するために
もうほとんどシムすっとばしてASICに固めてしまって
ボロだしまくり、というのを良く聞くけど
どこもそうなのか、気になった

Handel-C について情報キボン
http://science.2ch.net/test/read.cgi/sim/981553632/26

>709
業界によって違うと思うな。
エンジン(死語)ではプログラムでなんとかする場合もあるが、
しょせん悪あがき。消費電力関係したりしたら、もう大変(意味深)
カバレッジなんて知らないというやつがいるかと思えば、リカバリ
できるように工夫しいてる香具師もいる。
でも、物理ピン周りはロジックとは違うアナログな罠。(W

>>705
アフォもいい加減にしろ
己のアフォを指摘されて、反省どころか、
屁理屈つけて詭弁をこね回すやつは仕事でも同じ。
自己弁護にばかりたけて、スキルにおいては何の進歩も
せずに短期間で会社コロコロ変わるのが関の山。
こんなことにも気づかんカス野郎は仕事にそれ相応の仕事しかできん罠

ATPGを「えーてーぴーじー」
フリップフロップを「ふりふり」
って読むな！俺も使ってしまうじゃねえか！！！

>>706
＞あんたは、HDLの書き方以前に、動作仕様を決めていないのが問題だ。
＞まず、仕様をきちんと決めておけ。
＞HDLは単なる実現手段だ。HDLを書きながら仕様を考えるような真

正論だな。といっても、仕様あやふやでもHDL書きに丸投げなんて
現実よくある話だし。
ということで、ＨＤＬ書き専門にしようと思っても仕様書きの
スキルは必須だよ。逆もそうだけど。
幸運にも両方担当することになったら　>>706のとおりの
正攻法を歩みましょう。

長文ｽﾏｿ

記述の参考書が先月DWMの栗須さん記事しかない俺に、
Verilog HDLの記述について教えろ。いや、教えてください。

wire xxxx = yyyy;
のような、wire に assign を合体させた記述は合法?

モジュール呼び出しのときに使った、バスでない信号は、
暗黙のwire宣言されたものと等価に扱ってよい?
module instance(out_signal, in_signal);
assign in_signal = out_signal;

reg, wire のバス宣言は
reg [7:0] a, b, c, d, e;
のように、同じバス幅のものを列記してよい?

always @(posedge clk) a <= b;
always @(posedge clk) c <= d;
のように、同じクロックに属するレジスタを、
always 分けて書いてもよい?

他にも疑問があったような気がするのだけど、
本業の疲れで頭がウニってて思い出せない…
とりあえず上記の記述は、手元の処理系
(ISE, Quartus, Leonardo いずれも無償版)で
問題なく喰えてるのだけど、裏付けが取れないので
念のための質問ですた。

>>715
> wire xxxx = yyyy;
> のような、wire に assign を合体させた記述は合法?

違法ではないが、不法行為です。
バグのもとなので、assignだけにしてください。

> モジュール呼び出しのときに使った、バスでない信号は、
> 暗黙のwire宣言されたものと等価に扱ってよい?

よいです。

> reg, wire のバス宣言は
> reg [7:0] a, b, c, d, e;
> のように、同じバス幅のものを列記してよい?

よいです。
むしろそうすることが多い。

> always @(posedge clk) a <= b;
> always @(posedge clk) c <= d;
> のように、同じクロックに属するレジスタを、
> always 分けて書いてもよい?

そう書くほうがベターです。
まとめて書くのはバグの素。

>>716
ありがとう。

> 違法ではないが、不法行為です。
> バグのもとなので、assignだけにしてください。

この言いつけは守ります。
元々は守ってたんだけど、ついついCみたく書いたら
問題なく動いちゃってたんで、そのままにしてました。
ちゃんとバラしておきます。

>>710 ここ見れ
http://www.celoxica.co.jp/home.htm

ところでさあ、いつも思うんだけど
検証Toolの吐き出すCode Coverageって何の意味あるの？

良いテストベンチ→Code Coverage高い
Code Coverage高い≠良いテストベンチ

だと思うんだけど。
あのいかれた数値をサインオフの項目に入れるの、止めてくれないかなあ。
だれかうちのアホ上司説得してよ。
そんなの私の所だけ？

>>719
マジレスすると、コードカバレジなんてものを議論している時点で
回路設計の話から遠くなってることに気づいているよね？

HDL自体の検証率を考えるときに、
回路化を無視するなら全パターン検証をやれ。
それくらいの時間は充分にあるはず。

>>720
>マジレスすると、コードカバレジなんてものを議論している時点で
>回路設計の話から遠くなってることに気づいているよね？
混じれ酢サンクスです、
解っているからあえてこんな書き方をしてみました。

でも
>HDL自体の検証率を考えるときに、
>回路化を無視するなら全パターン検証をやれ。
ってのには、少し？？なのですが。。。
だって
全パターン検証保障済み＝100%Coverage
って事ですよね。

もしDUTが全パターン検証を容易に許すような小規模な設計ではなく、
十分大規模だと仮定しましょう。
Coverage向上のそれなりの努力として
１．Vector生成の抽象化とDUTのモデル化
２．Vector生成時の乱数発生等による統計的アプローチ
などの生産性向上の努力は当たり前に行われていると仮定しています。
この場合は一見「回路設計とはほど遠い」と思われる、
その数値のみが検証パターンの品質を保証しているのでは無いでしょうか？
はい、その通り、「回路設計」のセンスから言うと納得いかない話です。
でもどこかで妥協点を見出さねばなりません。

それに全パターン検証が容易に出来てしまう程度の設計だったら、
近ごろの半導体設計なんて仕事にならないのじゃない？？
なんかの下請けか趣味程度で小さい回路作ってるなら別ですが。

>>718
そのＨＰは見たのですが，実際に使ってみた方の感想が聞きたいとおもいまして。
Handel-C について、よろしく、おながいします。

>>722
Cで書いたRTL
ハードを知らないとまともに使えず、ハードを知っていると無用の長物

結局ある程度ハードの事を知った上でしかも最終回路をも
意識できないとHDLその物も使いこなせていないのでは？
と思う事が多い。
100万ゲートを越えるASICの開発ではそうも言ってられない
現実があるんだけど、結局バグ、動作不良の温床は論理合成
ツールが悩むような曖昧な記述をした部分である事が多い
と言うのが現実ではないかな。　単なる経験則でしかないけど。

つうかソフトで作ったエミュレータが吐いた結果とHDLでの
シミュレーション結果の照合がシームレスに行える環境を
作っている場合、統合環境ががあればなぁと偶に思っても
全部Cで出来たらなとは思わない。（ｗ

>724
実は、その程度のことはルールを決めてしまえば解決してしまう。100万だろうが500万
だろうが関係無い。つーか、規模が大きいほうがシビアだと思うのだが・・・

>>725
「その程度の事」が出来ていない所が多いし、また出来ているつもりでも
見落としている事がある。
まルールがきちんと守れてる設計をしているかを確認する事の方が断然
難しいと思われ。　それがQCなんだろうがなかなかまともに出来ないのが
現実かな。

>724
>つうかソフトで作ったエミュレータが吐いた結果とHDLでのシミュレーション結果の照合がシームレスに行える環境を
>作っている場合、統合環境ががあればなぁと偶に思っても全部Cで出来たらなとは思わない。（ｗ

Cで全部できたら、その照合を行わなくて済むんだが。

>726
見落とさないためにツールが存在する。現実的にはツールでも100%ではないし人間のミスが
０になるのを期待するのは無理。でも、その辺も最初から織り込んどくのがリーダーの務め。
だが、断然難しいというのは納得いかん。俺らはその類は数年前からやってるし、100〜400万
程度の規模でもそれなりに問題がないレベルでできている。もちろん、慣れていない連中の
手戻りは合成前にいくつか発生している。
多分、726はその工数を確保できない程忙しいだけなんじゃないか？
この手のことは俺自身はもうルーチンワーク化していて、いいかげんLSI設計から足を洗おう
かとさえ思っている。なんか、これってスキルって言えないような気がして。

>>728
納期があれば苦労しないわな普通。（w

>>727
Cの環境ってそんな便利な物なのか？結局テストベンチを
吐いて自分で食うんじゃないの？
現物に触れる機会がないからどれほど便利な物なのか
さっぱり解らん。
つうか今の環境を棄ててまで乗り換える程の価値がある
物なのか知りたい。

>>730
この手のツールを一番欲しているのは、管理者サイド。

工期短縮と、人件費圧縮を考えると、C言語ベースの開発体制は魅力。
なんといっても、C言語をしってる奴は山ほど居る。
FFを知らなくても、Cを知ってる奴なら安く雇える。派遣でも可能。

実際に使い物になるかどうかよりも、可能性への魅力が大きいのだから、
設計者はハード設計経験にあぐらをかかないようにしないと、足元を救われる。

１００％使えるHW設計者１人よりも、７０％のC言語取得者を５人雇うほうを選ぶ。

>730
すまん。単なる論理設計者だったんですね。
その立場だと何のメリットも無いです。

>731
管理者が欲しがってるとは知らんかった。
確かに、そういう考え方なら欲しがるかも。

スレ違いになってきたので俺はこの辺で...

>>732
> 単なる論理設計者だったんですね。

酷い言われようだね。
設計内容としては、3D用のジオメトリ2Dグラフィックと
結構いろいろやってきたのだが正直ショックだわ。

設計の内容、工夫、知恵もろくに知らないくせに
単なる論理設計者、単なるＨＤＬ書き、単なるインプリメンターという具合に
人を労働機械としか思わないの香具師も問題があるね。
単なる労働者が多いのも否定はできないが。

HDL設計されている皆さんは論理合成したあと
シュミレーションしながら、レイアウト(チップ内、基盤配線）
も行っているのですか。最近のボード上の信号はRFに近いから
配線やそのシュミレーションがたいへんではないですか

> HDL設計されている皆さんは論理合成したあと
> シュミレーションしながら、レイアウト(チップ内、基盤配線）
> も行っているのですか。

デフォルトの配置配線のままで、仕様にミートすればそこでおしまい。Happy!
でもそんなことはまずないので、いろいろレイアウトいじるよ。

> 最近のボード上の信号はRFに近いから
> 配線やそのシュミレーションがたいへんではないですか

IBISモデルとかSPICEとかのキーワードで検索してみよう
おれはせいぜいパラレル133MHz/シリアル1.25GHzくらいまでしか
やったことないんで、詳しいことはわかりません

７３６さん、ありがとうございます。
いろいろ見て回りました。パラレル133MHzは
ＦＭラジオの周波数より高いし、シリアル1.25GHz
なんてテレビより高いと思うのですが、伝送線路シュミレータ
フル活用して配線設計しなくても大丈夫ですか？

>>737
133M位迄なら、100Mと大して変わらないルールで配線して
も問題ない（私の場合無かった）です。

DDRで、200M（レート400）って言うのも最近やりましたが、その時は
事前にSimをしました。

ただ、数年前の時点で、80M辺りからだんだん基板上を走る周波数を
上げて行きその要所要所でSimを行い現実とのギャップ、パターン配線
へのフィードバックを行う等の蓄積があったから上手く行っているだけで
いきなり何のノウハウもない状態から高速な信号のパターン配線をSimで
となったら相当の苦労を覚悟した方が良いでしょう。

ちなみに大手のA/W屋でSim出来ますと大風呂敷を広げて仕事を取ろうと
する所がありますが、実際こちらで過去に起こした基板のSimをさせて実力
を見てみると、まだまだという所が結構あります。
酷い所は、集中定数しか扱えないようなシミュレータで解析してきて自慢げに
結果を発表する事があったりで実際にノウハウを持っている所は結構少ない
のが実情のようです。

やはりHDL設計といっても高周波が使えないとダメみたいですね
７３８さんのところの高周波ノウハウすごそう
やはり分布定数使って、スミスチャート等で
緻密に解析していくのですか

>>739
スミスチャートでパターンの特性を見るという事は偶にしますね。
Simの結果とパターンの特性の関係を見たりするには非常に
便利です。
今付き合ってる、A/W屋さんがICテスターのベッド（円形で数十層
の基板）を作ってる所なので実機の設計製造と測定を出来る環境が
あってノウハウの蓄積がやりやすくて助かっています。

良い外注と付き合う事も実は非常に大きな意味を持つ事と言うわけですね。
お陰でこっちがあまり勉強しなくなったという弊害もありますが。（w

>>739
ただ残念な事に、HDLからシームレスにそこまで行ける訳ではないです。
少なくともウチの環境は。

741さん
HDLからシームレスにそこまで行ける訳ではないです。
というのは、シュミレーションして、実装して、
インサーキットエミュレータなどで測定して、
また練り直してという地道な作業でできあがるということですか。
やはり、ほんとのLSI設計は深く難しいですね

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>>742
ASICを設計したと言っても実は部品、製品の一部を作ってる
と言う認識で次行程の事も考える人は結構少なくて、中には
基板上に乗っかったら自分の仕事ではないなんて考える
奴まで居る位です。（w
ま上から下まで一通り担当して量産試作までは面倒を見ると
言うウチのシステムはしんどいと言えばしんどいけど、製品化
に至る行程で何がネックになっているのかが見れてなかなか
面白いです。
元々ASIC屋では無く、製品開発の中で必要に駆られてASIC
の開発をするようになったって経緯もあるのでしょうが、ASIC
だけを設計すして終わりって言うのは性に合わないですね。

>744
正直、そういう仕事をしている人がうらやましい。
>おれはせいぜいパラレル133MHz/シリアル1.25GHzくらいまでしか
>やったことないんで、詳しいことはわかりません
なーんてセリフ、吐いてみたいよ。俺はなりたくてなった訳ではないASIC屋だが、実装した
ことまで考えて作りたいのに上司が「必要ない！」と言ってやらせてくれん。皆ASICという
殻に閉じこもっている。
会社名教えてくれ。転職するから(w
（実際転職活動中）

>>745
転職はお勧め出来ないなあ。（ｗ
つうか、社内で一人外注みたいな仕事をしてるから
自然とそうなったのかな。
自分で一通り開発出来るようになりたかったから
職域を乗り越えて色んな事をしてるうちにこうなった
ような気がするなぁ。
そもそを人が少なかったってのが真相な気もするが。（ｗ

将来独立等を考えてるならなるべく色んな事を経験して
全体の行程（当然外注の使い方も含めて）を一通り
覚えないとね。

独立すると一体何がいいの？

>>747
それが見いだせない様ならそんな事を考え無い事。

>>748
独立する気はないから考えないけど独立すると一体何がいいの？

>>749
世の中君みたいにサラリーマンで満足してる奴ばかりでないと言う事だよ。
嫌な上司の顔見なくて良いだけでも漏れ的にはメリットがあると思うな。

>746
さいですか。このまま今のところにいてもスキルアップは望めないんで、悩んでるんですよね。
ま、746さんは目標があるんで良いってことですか。やっぱ大手はダメですね。かといってでき
れば請負はやりたくないし（今と変わらん）。

>>750
漏れは上司が気に入ってるんで独立する気ないけど、他には何のメリットがあるの？

メリットがわからんやつは、独立なんて無理だから気にするな。

はぐらかす以外にないってことは、結局たいしたメリット無いんだろ？え？（ｗ

独立のメリットって、人から説明されんと判らんほど難しいのか？

煽りは無視すべし。

独立する意味がわからん馬車馬が多いんだね、このスレ

そんで何のメリットがあるの？

煽りにマジレスすると、先ず収入面でのメリット。大型の受注を取れれば
億単位も夢ではない。　個人では通常数千万位だと思うけど。
あと時間的なメリット。好きな時に仕事を始め終えられる。

あとは、趣味の開発が出来るって所が最大のメリットかな。

よく見ると全然メリット無いね。（w

>>759
それは個人営業の独立の場合だよね。
数人集まって会社にすれば、それ以上のメリットがあるんだけど
このスレでそんなことを書くのはスレ違いだね。

ま、一つだけ書くとしたら　758や754のような人を雇用できるってことだな。

>>760
> 758や754のような人

要らん。（w

独立前よりも収入が減って仕事だけは２４時間連続になった、てのをイパーイ知ってるがね

>>762
既にスレ違いも良い所だが、それは経営が下手なだけ。

>762
限りなく迷走を続けるけど、経営だけじゃなく技術も自分の思ってた程じゃなかったとか、
時代の要求や流行から自分の技術がかけ離れてしまったのに、アップデートできなくなったとか、
ｼﾊﾟｰｲする可能性はイパーイあるわな。

自分を振り返ると、５年くらいは１人でもやってけると思うけど、ずっと途切れず食っていくのに
充分な仕事がある？かという不安はぬぐえないよなあ。

>>764
だからこそコネクション作りの方が重要になってくるわけで
それがある意味経営の本質でもあると思います。

だねー。技術もそうだけど、結局人、モノ、金、時間、情報・・・と
そういうのを自分の味方につけてかないと一本立ちはﾑﾂｶｽｨ

某Tを立ち上げたI氏は、最初の2年ぐらいは一人だったらしい。
という話を聞くと、いくら億万長者になる可能性があるとはいえそう簡単には
独立できんわな。

ソフト屋はＰＣ１台で身軽に独立できるかもしれないが、ハード屋は経費がかかりすぎるんじゃない？
ＨＤＬやるだけでもツール買って保守費払って、多少は基板起こしたり工具買ったりで、馬鹿にならない。
個人ハード屋でも億単位の仕事がごろごろあるならかなり割に合うかもしれないが。

>>768
HDLのRTL設計だけなら、そんなに費用はかからないぞ。
Simツールも安いの使えばね。

>>768
金掛かるよマジで。中途半端な気持ちで独立すると、半派遣に
近い形で客先に入って委託設計をすると言う形で終わっていく
人が多い。

だから>>769氏の言うように安めのSimツールを上手く使って仕事を
繋ぎながら作業内容をだんだん大きくして行くわけよ。
マジな話、億単位の受注も多くは無いが本当にあるからそれを
狙って頑張ってたりする。

でも大きな仕事を取ろうとすると、設備とかでアドバンテージが無いと
難しくなるからこの辺りはジレンマになったり。さじ加減が難しいよ。

>>769
それでも安いもので数十ﾏｿ、
第一線で使えるものとなると数百ﾏｿになるわけでしょ。
腕一本で喰ってける(かもしれない)ソフト屋に比べると敷居が高い。

それともアレかね、無償版だけ使って論理設計だけって
仕事が転がってるのかね? そんなんだったら
あしたにでもジョブチェンジしちゃうぞおじさん。

という漏れはソフト屋ですが何か?

>>771
出来れば、中途半端にHDLが使えるだけでハード屋気取りの勘違いを
しないで貰えますか？

ってそれはウチの会社の事な。スマソ。

>>771
設計仕様書をきちんと書けるなら、無償版程度のツールでも食っていけるぞ。
がんがれ。

>>720
お前は指数関数も知らん大馬鹿野郎だな。
いったいどこまで暇なんだよ。もいっかい高校から行きなおせ。
一生シミュレーションやってろ糞が。

>>無償版程度のツールでも食っていけるぞ。
まあ。いくらでもやりようはあるでしょうね V^^
これ以上はいわないでおくけど。

>>774
そんな古いレスに息巻くあんたに惚れたよ

synplify 7.2.2　だけど、
久々にsynplifyを新たにダウンロードしたけど・・・？
RUNボタンがイネーブルにならない???

always@( )begin
T <= Q;
B <= E;
emd
と
process( ) begin
T <= Q;
B <= E;
end process

では、代入されるタイミングって同じ??
…つまり、連続した2つの代入文は同時に代入されるんでしょうかね？

◆ピンクエンジェル◆↓↓↓↓↓↓↓↓↓
http://www.pink-angel.jp/betu/index.html

>>777
always@( )begin
T <= Q;
B <= E;
emd <<Syntax Error : 624>>
と <<Syntax Error : 624>>

どうもしっくりこない。
やっぱりタイミングがよくわからない。
ひとつのalwaysしかなければなんとかわかるんだけど。
複数のalways文があって相互に依存しあってる場合、目視スケジューリング
だとぜーんぜん予測がつかないぞｺﾞﾙｧ。結局タイミングシミュレートして
現物あわせでごまかしてる。鬱
みんなソースコードパッと見てわかるのか？

>>780
では何のためのシミュレーションなんですか？

＞設計仕様書をきちんと書けるなら、無償版程度の
＞ツールでも食っていけるぞ。

つーか、設計仕様書をきちんとかけるほどの人材をインプリメンター
とかツールオペレーターとして使うのはもったいなさすぎ。

>>780
想像するに、
　クロック同期のレジスタで色んなフラグをつくり、
　それぞれのフラグに対しalwaysブロックのなかで、
　他のフラグと入力信号を見て、データ系を制御すると同時にフラグの更新を行う
というような書き方になっているのではないでしょうか？
（自分が最初そうだったもので。。）

そのような場合、関連ありそうなフラグをまとめてビット列をつくり、
それをステートマシンの状態と見なしてダイアグラムを書いてみると
すっきりすると思います。

>780
仕事だったら仕様書ぐらい書きなさい。趣味なら知らん。
業務でソース＝仕様なんてことやってる奴は×。

（＾＾）

age

気がついたらム板にこんなスレが勃っていたワケだが。

暇だからVHDLでも書こうかな
http://pc2.2ch.net/test/read.cgi/tech/1043858153/l50

相互リンクしていいものやら。と書いてみるてst

残念だが VHDL の時代は終わったらしい

http://www.eedesign.com/columns/industry_gadfly/OEG20030407S0056

>>788
消える運命なのは仕方が無いとして、VHDLのイベントの概念を
取り入れて貰えないかとはよく思う。

色々と書いていると、どうやってもVerilogでは書きづらい記述が
出てきてしまうからね。
両方使ってるとどうしても互いの悪いところが見えてしまうからなー。

HDLでBCD1桁同士の加算器をなるべく小さく作りたいのですが、
普通に
　input [3:0] a, b;
wire [3:0] sum = a + b;
wire cout = (a + b) > 10;
とかくと4bit binaryの加算器が合成されます。
それでも機能的に問題ないのですが、
もっと加算部分の回路を小さくする方法って有るのでしょうか？

単純に考えると
- 4bit binary 加算 : 入力が16*16通りの組み合わせ。
- BCD1桁の加算 : 入力が10*10通りの組み合わせ。
でBCDの方が小さくなっても良いんじゃないかと思ったのですが...

頭の中で仕様書はできていて、波形も手書
きで完璧に書いているんですが、何も指示
されないので他人が理解できるような仕様
書を書いていません。それでもいいですか。

>>790
>普通に

とか書いているがデバッグしてないな。
sumの値が間違っている

>>790
加算器くらいゲートで書け

ゲートで書いたらCLA使ってくれない。

>>790
よく見たらcoutの値も間違っている。　a+b=10のとき。
もっとよく考えろ！

>>792
すんません。デバッグしてないです。
自分の欲しい回路が、実は
『1桁BCD加算器ではなく入力にa<10, b<10の制約がある場合の4bit binary加算器』
だったので、間違えました。
carryのとこは、マジバグです

直しました。
input [3:0] a, b;// operand
output [3:0] out;// BCD sum
output cout;// carry
wire [4:0] sum = a + b;
assign cout = (sum >= 10);
assign out = cout ? (sum - 10) : sum;

>>792
HDLスレなのに...

ゲートで考えてもいいのですが、知りたいのは
上記のVerilog記述中の　sum=a+b　を構成する回路で、
入力a,bのとり得る値が0〜9の範囲であるとき、
半加算器1ヶ+全加算器x3ヶ で構成するよりも回路を小さくできるか？
です。

http://yahooo.s2.x-beat.com/html/yahooobbs.html

今月のトランジスタ技術ではVerilogですね。
今まではVHDLの方の記事が多かったと思うのですが、どでしょ？

つっか、どうせ両方やるハメになるんなら、
Verilogから覚えたほうが早いか？、VHDLから覚えたほうが早いか？

なんとなくVerilogの方が、Cに似てない事もないから、とっつきやすい？

>>799
Cから入るなら、Verilogかな。
どっちも使ったが一長一短。個人的にはVHDLが好きだが
将来はないだろうね。