1 :
Socket774 :
2012/04/11(水) 07:21:08.26 ID:KsJ1mwiy
2 :
Socket774 :2012/04/11(水) 08:13:17.50 ID:KXV+ghBM
おっぱい
3 :
Socket774 :2012/04/11(水) 10:32:50.37 ID:Ln/wjDs6
おっぱいおっぱい
4 :
Socket774 :2012/04/11(水) 13:50:23.67 ID:m+Ccjxy7
おっぱいいっぱいおっぱい
5 :
Socket774 :2012/04/11(水) 14:43:49.64 ID:x2UMAo/y
ゆっぱい
6 :
Socket774 :2012/04/11(水) 20:23:45.94 ID:gPxdpkz3
いちもつ
7 :
Socket774 :2012/04/12(木) 08:34:02.22 ID:cvF5KVBd
荷物
8 :
Socket774 :2012/04/12(木) 10:01:27.63 ID:1Sergi5U
み物
9 :
Socket774 :2012/04/12(木) 11:48:26.00 ID:vYR6XOMy
臓物
ハスウェル期待
テスト
(」・ω・)」うー!(/・ω・)/にゃー!
> 998 :Socket774 [sage] :2012/04/10(火) 16:01:40.56 ID:DCw9rvKM (2/2)
>
>>991 >
>>973 のrestrict云々のとこはエイリアシングのことを言ってるが
> 前半はキャストの話だからpointer masqueradingのことじゃないの
ますます聞かない単語が出てきたぞ
結局 IvyBridge の出荷が遅れているのは、歩留りのせい。それともsandayの在庫が多いから? なんかinteも3Dトランジスタに苦しんでいるようだけどこの先大丈夫かな。 3Dトランジスタが順調だったらAMDもARMもぶっちぎりになったんだろうけど。
90nmのときと似ているね。 これで本当にTDPが95W、アイドル時の消費電力増加、OC耐性の低下が本当なら プレスコットほどにはないにせよドタン並みのトラブルに現場はなってそうだな。
ステッピング変更を待つべし Tri-gateがいきなり上手くいったらリアルにAMDが逝ってしまうかもしれないんだから 初めの躓きは丁度良いくらいだよ intel的にはtick-tuckモデルがうまく機能してる実証になるだろうし
18 :
Socket774 :2012/04/18(水) 16:15:03.49 ID:WDby/O8p
a
The AMD's Cafe
IvyBridgeはTDP最大95Wとなるが実際はTDP 77W以下で動作する、6コアモデルも登場する?
http://blog.livedoor.jp/amd646464/archives/52272471.html IvyBridge最上位モデルとなるCore i7 3770KのパッケージにTDP 95Wと書かれていましたが、実際にIvyBridgeの上位モデルはTDP 95Wとして販売されるとのこと
スペック上はTDP 95Wですが、実際には最大TDP 77Wで動作するとのこと
なぜスペック上TDP 95Wとしておくかと言うと、互換性のためにマザーにTDP 95Wに対応させることと、将来製品でクロックを向上させたり6コアモデルを出せるようにするためのようです
実際に6コアが計画されているかは分かりませんが、是非期待したいところですね
後半の意味がわからない
>>19 1.「実際は減少したが書類上は95W」としておけば、
メーカーはSandy(あるいはそれ以前の95W級)向けの廃熱設計を使い回して
開発費用・期間を削減できる。
これまでにないTDP帯が設定されると、たとえ減少方向でも検証からやり直し。
2.GPUをCPUブロック2つに置き換えた新ダイか、Sandy-E叉はIvy-Eのアンコアを1155相当に殺したものを使った
95W級6コア1155を計画している可能性を指摘している?
流石にこれは考えにくいような…
単純に高クロック品を投入するためのマージンだろう。
なんか印刷ミスって話も出てきたぞw
23 :
Socket774 :2012/04/21(土) 22:28:30.06 ID:5Mb3u5w9
E-450レベルで、ファンレス可能なギリギリのチップと sandyレベル以上の作業用チップのデュアルチップ構成にして欲しいな ファンレスはやっぱ重要だよ 集中できるもん
アイドル時は無音で負荷がかかったら爆音でもいいということか? ノートはみんなそんな感じだと思うが
25 :
竹島は日本領土 :2012/04/22(日) 20:46:20.13 ID:s3JookxF
作業用ってヘビーな作業用ね
1.6万ピン、ワロタ
>ハイエンド・ロジック・パッケージの一例として富士通からスーパーコンピュータ「京」の
>心臓部であるCPUパッケージの詳細が発表された(講演番号FB1-1)。
>45nm世代の8コア・ロジック・チップは、チップ当たり1万6000ピンの
>接続端子を、176μm間隔で配置したはんだ接合フリップチップ技術により
>実装している。低誘電率(low-k)半導体絶縁層(inter layer dielectric:ILD)への
>アセンブリ・ストレスを緩和するとともに、高い伝送速度を実現するため、
>19層のガラス・セラミックス基板を採用した。
ttp://techon.nikkeibp.co.jp/article/NEWS/20120421/214271/
ベクトル型CPUなんてそんなもんだろ
AVX 8コアのx86 もSPARCVIIIfx と総ベクトル長は変わらないぞ
SX-9の倍か
Cool Chips XV - 基調講演で明らかとなったIBMのBlueGene/Q
ttp://news.mynavi.jp/photo/articles/2012/04/26/coolchips_xv_bgq/images/015l.jpg 故障/(TFLOPS*月)
0.1-1.0 Cary XT3、XT4
2.6-8.0 x86 cluster
0.01-0.03 BlueGeneL、BlueGeneP
京が話題になって、スパコンのスレが各所に立ちまくってた時、
x86 のコストパフォーマンスが高いからそれ以外を作るのはバカ、みたいな
ことを言うやつがわんさかいた。しかしこういうデータを見ると
x86 の汎用鯖を汎用ネットワークでつなげただけみたいなシステムが
HPC用途ではゴミだというのがよくわかる。
(x86 を使って信頼性の高いシステムを作ることはできるが
そうするともうシステム全体の価格優位は僅少になる。
しかも優位は初期費用だけだ)
>33 リンク先から BlueGene/Q ・1.6GHz は公開されていたが電圧が初公開 0.8V ・L2 がMulti-Versioned Cache ・4スレッド/コア これは既知かな ・インターコネクトバンド幅は京に負けるがレイテンシは京より少ない
>>34 そういう内容のないレスは感情に対しては効果あるけど
論理というか、情報の中身?には効果がないな
京がtop500のベンチを取ったときは無故障で28時間完走したのこと 壊れてみないとわからんが、とりあえずBGに負けてはいない BWの代わりはCrayらしいが、上の故障率で10PFは厳しいね
x86は市販品使ってとりあえず自分で直せるというメリットがあるのがでかいけどね
高価なコンピュータ使ってる、恐らく重要な計算するのに素人修理はありえないし それなりの技術者を用意しておくならパーツも用意しておくだろ常識的に
>>39 全くだ。自分で直せるメリットだとか、一体どこの世界の話をしてるんだか。
メモリのECCエラーでもまずは設置業者に連絡するのが当然だってのにCPUを自分で交換だなんてw
これからはPC用のCPUはモバイル重視 サーバやHPC向けのCPUはコアが16、32と増える傾向にある Xeonの中でも安い方のラインナップのような PC向けのチップをサーバ向けに流用するやり方が成り立たなくなってくるんだろうな
なんかすっかりHPC信者の希望的観測&関係者の宣伝スレになっちゃったな。 HPC専用スレはハードウエア板にあるのでそっちでやってほしい。
モバイル、ハイエンドHCP:消費電力性能 デスクトップ:シングルスレッド性能 と、デスクトップが孤立を深めていくような気がする
>42 因果応報かもな。京関連で立った多くのスレがパソコンを知っていれば コンピュータを知っていると勘違いしている人間のレスで埋まっていたのだから
47 :
Socket774 :2012/04/28(土) 18:21:20.37 ID:V4l297/I
ゼロ拡張でも消せるのか、zeroing idiomの発展で上位nビットクリアとかができるのかな? ソースがr16の場合に言及がないけど
>>33 超ハイエンドではメリットあるだろうけどそれでは商売にならないのが問題だな。
実際京ですら全体を使うことは少ないし。そんな極々一部のジョブに向かないから
といってHPC用途で汎用鯖がゴミだということにはならないね。
50 :
Socket774 :2012/04/29(日) 10:12:46.99 ID:tLF1sN56
>>49 まあ確かに>33 はハイエンドHPCと書いたほうがいいかもな。
#ハイエンドはエンドだから超はないかと
やっぱり気が変わった まあ確かに>33 は中大規模HPCでは〜と書いたほうがいいかもな。
今も昔もx86のメリットはソフトの方なんだろうな…
国策でグローバル競争に勝ったものって何かある?
SPARC64 VIIIfxやSPARC64 IXfxのようなCPUを作れる国は少ないんじゃね? 命令セットはSPARCだけど独自拡張してるし今は命令セット以上にマイクロアーキテクチャの方が重要だし それだけ技術力はあるということだよ
日露戦争
通商産業省時代にいくつか。ただし当時は ”グローバルなんとか”と呼ばれるようになっていなかったと思う
国策主導だろうと民需主導だろうと円高に進む限りどの産業も先は見えてる
日本製DRAMが席捲した頃とかかね。
価格強調してるけど、IBMはがっつりサポート料いただきますなソリューションだしなあ
え、IBMってサポートが売りでしょ
64 :
竹島は日本領土 :2012/05/02(水) 04:58:58.76 ID:VI+Pqks4
節子その記事あんま大したこと書いてない
内燃シミュレーションの話じゃないが、空力シミュレーションを高精度で やるようになってから、自動車のデザインがつまらなくなった。 物理的な必然として仕方がないんだろうけどな
単に時代の雰囲気だろ>自動車の外形 空力なんて最後の最後に味付け壊さない程度にしか介入できないって話だぜ 室内空間どれだけ取れるかとか、流行のデザインにするとかが優先 そりゃもちろん、横風くらったら横転やスピンするとかの無茶なデザインだったら空力屋が止めるだろうけど
衝突安全の絡みもあるだろうな この辺の縛りは地味に強くてリトラクタブルライトは完全に消滅してるし
>>71 最初から同年代出しておけばいいんだよw 10年ほど違うのだったら、今の国産車でもかなり変わってくると思うよ俺はw
というか、その約10年後のセリカと比べたら、やっぱり似てるでしょ117クーペと初代セリカと、そのブルーバード
>やっぱり似てるでしょ ぜんぜん
時代の雰囲気みたいなのわからないかなあw ま、スレ違いの話題でもあるし、君の言う「没個性が進んでる」に 俺からも「ぜんぜん」で応えて終了ってことにしとこうw
板間違えたかとw
コア強化出来る程の開発費は出せないから数だけ増やしました的やっつけ感がある
実際欲しいのはsimd性能だけだから xbox360,ps3よろしく整数はin orderか
Macオタさんの推測どおりPowerPC A2なんじゃない?
Bulldozerのカスタムってのはどこに行ったんだろ
それはPS4の方
PS4はBullじゃなくてK10って噂だ
>>81 次世代XBOXだったはず
予定にあったブルの16コアIBM製だったら燃えそう
世の中、プログラマブルシェーダがすべてじゃない。
プログラマブルシェーダを採用していないところは結構ある。サーバーなんてのもそう。
ここの
http://www.axell.co.jp/のAG10とか 、パチスロとかで使われているが、
プログラマブルシェーダではない。
後、VIAの組み込みプロセッサーとかMatroxのGPUもプログラマブルシェーダを使ってない。
PowerPC A2 コアのCPUは通信用のPowerENとBG/QのCPUが有名だけど 片やPBus、片やクロスバーでチップとしては全然違うものだな。 A2コアが本当だとしてもチップ全体はどちらとも似ていないのかも
viaのigpはdx9対応で matroxもvsはdx9対応
>>84 そもそも、「世の中○○が全てじゃない」の使い方すら分かってない池沼だということはよく分かった。
日本語の問題とかの細々した話は別にして、コンシューマゲーム機ではCPUを中心とした コンピュータアーキテクチャでは冒険はしない時代になったってことでしょうね。 ヘテロジニアスコンピューティングが流行るためにはソフトウェア側のサポートが どうにかならないとどうにもならないってことですかね。
ゲーム機がプログラマブルシェーダー搭載しないこととヘテロジニアスはあんまり関係がない。 後ろ2行には同意。
ルネサスもか・・・ orz
93 :
Socket774 :2012/05/23(水) 16:40:03.23 ID:Ispz4Dwa
XBOX360後継機はPowerPC-AC2のカスタム搭載予定とのことだが、 このCPU16コアで1コアあたりの性能はPPE並(Pentium3クラス?)で スレッドのスケジューラー機能を持ってるらしい。 もしかしたら、Sandyやivy並みの性能があるとか?
昔CPU2つ積んでるけどバス競合で一方が動いている時にはもう一方は止まってるゲーム機があったな。 16coreあってもバスネックで実質4coreしか動かないんじゃないか。
95 :
Socket774 :2012/05/24(木) 09:16:56.87 ID:Q3MCnmpR
最近のPowerPCはキャッシュが混載メモリらしいから、これはちょっとやっかい だな。今のx86のキャッシュの帯域では対抗できない。 多分、キャッシュの帯域では数倍上だろう。
混載メモリってMCM? まあオンダイでもオンダイで大容量キャッシュ積んだx86には遠く及ばないことは確かだな。 でもうまくいけばi3位の性能は出るかも。ゲーム機に使える値段でそれならすごいな。
モノもでてないうちから確かだなとかw
98 :
Socket774 :2012/05/24(木) 10:22:54.32 ID:Q3MCnmpR
ゲーム機は、ソフトメーカーからのライセンスで利益上げるから ある程度、コストのかかるパーツが採用できる。PS2のGPUの混載メモリなど こういう、小規模だが帯域が広かったりするパーツがあるから PCとのスペック比較のさいに部分的に優位になってしまう。
今更そんな古いやりかたしてくるかねえ
100 :
Socket774 :2012/05/24(木) 17:47:41.74 ID:Q3MCnmpR
混載メモリは演算で使うロジックICの素子とメモリーICの素子を混合させて 帯域を上げる方式。Power6だかPower7とXBOX360のGPUについてる混載メモリ で帯域256Gbyte/秒ある、x86CPUのキャッシュもDDRやXDRに比べたら 帯域があるが100Gbyte/秒の帯域まではなかったはず。 それに大容量のキャッシュと言っても32MBや64MBもの容量はない。 あくまでもゲーム機と比較して多いだけ。それにFPU性能は帯域広い方が 優位になりやすい。 Power6 Power7 XBOX360GPUキャッシュ 256Gbyte/秒 ハイエンドGPU 150-200Gbyte/秒 x86CPUキャッシュ 50Gbyte/秒?
XBOX360の混載メモリは別ダイ、製造はNEC 当時のATI資料からGPUとの接続部は22〜32GB/s、内部256GB/s
Sandy・IvyのL3の構成からすると、2MB辺りがローカルL3へのキャッシュの帯域で、 8MB辺りはリングバスの帯域になってるんじゃないの?
ゲーム機の話になったらやたら伸びるな
というか逆に、x86だと伸びないっていうか話が出尽くしてるからな
x86なんて終わりと言われて十余年、その間にRISCが終わってVLIWも失敗。命令セットの汚いトップ3が残りましたとさ。
Itanium…
据え置きゲーム機はPCの敵みたいなもんだからな。 自作民としては、安物ゲーム機ごときの技術に負けはせんという気持ちがあるからな。
RISCが終わったというよりはRISC、CISCというカテゴライズが 終わったんじゃないか
だがVLIWだけは絶対に許さない
111 :
Socket774 :2012/05/25(金) 12:40:57.63 ID:g1G/n7f3
>>110 x86みたいに、デコードに余計な手間かけるのよりはマシ。
112 :
Socket774 :2012/05/25(金) 12:48:12.97 ID:aDpEf1ah
IvyやSandyでキャッシュ帯域500Gbyte近くあるのか、へたな混載メモリや GDDRより性能あるんだな。
113 :
Socket774 :2012/05/25(金) 13:19:07.54 ID:aDpEf1ah
トランジスタが100万程度しか詰め込めない時代に性能上げるにはRISCの方が 良かったんだろう。
>>112 いやキャッシュだからオンダイなんだが。メモりはDDR3-1600が2chで25.6GB/Sだ。
ただ1coreあたり256KBのキャッシュがあるから4coreで1MB、下手なSOCでは話にならない。
>>112 なんか認識間違ってない?
性能的(帯域、レイテンシ)には、
オンダイSRAMキャッシュ→オンダイ混載DRAM→MCM DRAM→別チップDRAM
容量や歩留まり対策で、混載DRAMやMCMがいい場合もあるけど、基本オンダイSRAMキャシュが最速だと思う
>>115 >CoreMarkの方が現実的として、今回はCoreMarkのスコアを前面に打ち出してのプレゼンテーションとなっている
L1内しから図らないCoreMark
完全に無意味なベンチ
まぁARMもCoreMark推してんだけど
よく知らないんだが、組み込み系はDhrystone/CoreMarkが標準ってことなのかね 組み込みといってもスマートフォンに使われるような処理になってくると SPEC CPUのほうがより適切じゃないかと思うけど
IntelはItaniumの時のように全く違うアーキテクチャに移行するのではなくて 基本は一緒で命令フォーマットだけ よりデコードの負担の少ない効率的な新しい命令フォーマットを用意すればいいのでは? そしてARMのARM命令とThumb命令のように切り替えられれば 徐々に、よりデコードの負担が少ない効率的な命令セットに移行できそう 移行期間が10年くらいあれば完全に移行できるでしょう
おまえ、頭いいな
122 :
Socket774 :2012/05/26(土) 11:19:20.08 ID:gU+dIX0q
このスレはPart 1の最初からみているけど、
>>119 のアイデアは他にみたことがないし、なかなか面白いとおもう。
デコード負荷が変わるだけなら 特定CPUでしか動かないソフトを 作るメリットがないよね
あ、でもアドレッシングモードやMMUの互換性は変えられないから、 あまりメリットでなさそうw
PCのような過去からのソフト資産が大量にある場合はそうかもしれないが
だからこそ
>>119 は移行期間が10年っていってるんでしょ
今後CPUの使い道として汎用機であるPCの割合はもっと減っていくんじゃないかな
PCにしたってMACの68→PPCの移行とかの事例もあるし
Intel : 青 AMD : 赤 NVIDIA : 緑 もう二色ほしいな。
ピンクは全業種で探してもなかなかないぜ
VLIWは将来ビッグになるとうそぶくフリーター男
133 :
Socket774 :2012/05/26(土) 18:18:08.63 ID:nnUobCOn
でもイエール大学出てるVLIWは
だんごさん、最近見ないなぁ・・・
>>129 VIAとSIS(RISE買収)が遠い目をしています。
136 :
竹島は日本領土 :2012/05/31(木) 09:32:54.34 ID:AwRuMDSJ
化学・バイオコンピューターは電気だけじゃなくて、ご飯も食べさせないと動かないからなあ
それなんて人間
カレンデバイスと申したか。
やはり脳のクロックアップか
マジレスすると酸欠で死ぬ気が。
TurboBoostと同じ原理で死ぬ前に短時間でやめる。世代を超えて やり続けるとそのうち進化して脳の酸素と糖分の備蓄が増加
格闘ゲームの超上級者になると、集中力を高める瞬間を適切に振り分ける「意識配分」なんて概念があるくらいだからな。
PS4のCPUはpowerからx86に移行するらしいけど、互換性がなくなるからあまり良くないと思うんだよなあ power7 4コアとPPE 1コア+SPE 8コアを載せたCELLBE互換のヘテロ構成でやってほしい とにかく互換性がないのは売り上げ的にやばいよ
SPEとかゴミじゃん
案1:SPEを強化してゴミと言われないようにする 案2:コスト増を我慢してPS3のパーツを搭載 案3:互換性を無くしvitaの二の舞にならないことを神に祈る 案4:テレビゲーム事業から撤退!
x86はないでしょ。やったら本格的に終了
とにかくPPEは捨てだろうなあ 今となってはGPUでやる方が安上りだし
まちがえた、SPEだ
何をするにしてもPPEが一番いらんだろ
>>147 SPEを強化したらバスがもっと混雑しそう。。。
つなぎ方が重要でコアなんかなんでもいいんじゃないのか。 Intelの最新チップみたいなリッチな前段を積まないのなら 他はドングリの背比べだろう
スループットが必要なタスクはnVidiaかAMDのGPUにおまかせ CPUはx86でもPPCでもARMでも何でも良い 今はSonyにも東芝にもEEのVUやCellのSPEみたいなバブリーなコプロを新規設計する体力なんかないし 夢もキボーもない時代になったもんだ
intelはFD-SOIの採用をコストの観点から渋ってるけど 実際に採用してみたら今よりさらに省電力になるのかね?
trigateで完全空乏にできるから要らんでしょ
すでに実現してるんだね Fin-FET全般の特徴なら今更SOIとか言ってみても微妙な感じなのかな
アホを真に受けない方が良い
top500 の150番目にE5 + MIC のシステムが載ってる。 ダイ上のCoreを全部は使ってないみたいだな。コア数が半端。 電力効率はnv 搭載システムと似たような値
MICの売りはx86コードが動くことか
規模が大きくなるほどノード間のインターコネクトやそれにともなう冷却コストで電力効率は悪化するから 同じクラスのスパコンと比べるがええよ。
>>162 開発に本物のC/C++が使えることじゃねーの?
CUDAやOpenCLのようなまがい物じゃなくてね。
多倍長整数とか扱うのに便利なベクトル整数命令もあるし使い勝手はかなりよさげ。
使い易さという面では、ヘテロ構成を意識しないと性能が出ないって点で あんまりアドバンテージにならない。
MICに最適化するなら、512bit ベクトルへの最適化も必要だろう? そんな資産はないじゃないか
Top500から逆算するとKnights Cornerは 54core 1.11GHz 960GF 消費電力はXeon E5-2670 * 2 + Knights Corner * 1で720W Top500の消費電力はいい加減なこともあるけどこれが本当だとまずい。
同じtop500 に 2xE5 + 2xM2090 766Wとか4xE5 + 4xM2090 1.56kW とかあるからな
×4xE5 + 4xM2090 1.56kW ○2xE5 + 4xM2090 1.56kW
DangoCornerに期待。
171 :
Socket774 :2012/06/19(火) 15:47:48.00 ID:dbbHnxaJ
IntelのクラスタはInfiniband-FDR使用。 HPLはQDRどころかGbE程度でもFLOPS数だけは稼げるから、単純に割って比較はできない。 ・・・にしてもBlueGene/Q強いな。京の電力効率の3倍とか。
>>173 マジレスなのかネタなのかわからないけど、
固有名詞がかぶっているだけじゃないのかな
Sequoia is a programming lanaguage
for writing portable and efficient parallel programs.
http://sequoia.stanford.edu/
おいらも詳しくは読んでないけど 一応「Cell Broadband Engine」って出てるし、SPEがどうこうって話もあるから たまたま同じ名前の別のものってことはないんじゃね?
Sequoiaは最初CBE用から作り始めたみたいね 分散メモリシステムを対象にしてるんだから時期を考えると妥当なとこだろう
どういうことやって、早いって言ってるんだろうね ベンチマーク用のコードは公開されてないの?
Sequoia language という言葉が出てくるからプログラム形式みたいなものかな。 これを使うとCellで頭打ちのSGEMVとかHMMERがコア数に対しリニアになるのか…
179 :
Socket774 :2012/06/21(木) 18:12:01.53 ID:delJKLyl
AMDのメニーコア路線がオワコンて言われてるけど、あれはなんでなん? HWが並列処理バッチコイになっても、今までのSWじゃ性能を使い切れないってこと?
低脳バカが何人いても意味なし 烏合の衆
単にシングルコア性能がほしいってだけでは? コアたくさんがいいようなソフトではちゃんと性能出てるように思うよベンチマークとか見てると
なるほどのう… まあ烏合の衆って意味じゃGPUこそは池沼がワラワラいるような感じか 結局ソフト屋が頑張ってCUDAとかOpenCLみたいなのでソフト作ってくしかないのかのう もしくはもう並列処理を投げ捨てるか
AMDはM$から公式に偽デュアル宣告されたからな
windowsは逝ってる向けにチューニングされてるからじゃあ amdのlinux環境で適当なのビルドするとクアッドコアの性能出てるけど GUIなアプリをマルチコアで負荷分散みたいなことやるほうが難しいんじゃないの?
>新製品の「i-PX9800/A100」は、「ACOS-4シリーズ」の大型機 >「i-PX9000/A300」の後継製品。新開発したNEC製プロセッサ >「NOAH-6」を搭載し、CPU性能を現行機比最大3.5倍に向上した NOAH-6って何れすか?
>>186 1994年にメインフレームをCMOS1チップ化してNOAH(-1)、
2001年のNOAH-5 まで発展。その後Itaniumuへ移行するプランを
開始したが、Itaniumの先が不透明になったからNOAH-6 が復活
という感じらしい
またNECの病気が始まったかーと記事見たら早速突っ込まれててワロタ もう駄目だろこの会社・・・
Itaniumがあの有様じゃ何か代わりがいるし、仕方ないだろ この分野にXeonとか使うわけにもいかないしな
とはいえ、そこからつながっていろいろ売れるしな
メインフレームは色々入っている料理の具の一つみたいな感じなのかな
そういや、富士通や日立はIBM互換機(PC互換機じゃないw)、日電は独自機って感じじゃなかったっけメインフレーム 今でもそうなのかな?
プログラム系を一から作るのは大変だから 土台になる完全オリジナルなアーキテクチャはどうなのかな クロスな開発環境作るのは20世紀末にくらべて楽になったけど
ACOS6は由緒正しいMulticsの系統だな と思ったら4か
そういや番号が9800だな。
なんかみんな活き活きしてきたねw
MRAMは組み立てる時HDDとの不意な接近とか心配だけど磁気シールドしとけばどうにかなるかな
アホか…
熱とか電場磁場とか目に見えないものの話になるとアホになる
メインフレームは、富士通もIBMも完全独自のCPUだな。 x86でもなければ、ARMでもないし、PowerPCでもない。 そんな汎用じゃないCPUを使うメリットはなんだろうね
いわゆる「汎用機」のCPUが汎用じゃないとはこれいかに
要約すると「オープン系分かんねえから汎用機でいいよ」ってことね
違う。適材適所。
cobol言語にどっぷり依存してるところもあるから、メインフレームってのは亡くならないんじゃね 一時、cobolマンセーやってたな 新規のスパコンは使う用途が違うみたいだし
COBOL.netの時代がそこに
.netの先行きも見えてきたような?
COBOL++
>>211 ぶっちぎりで大規模だから
まあ、ちゃんとスケールしてるんなら偉い
一般にGreen500は小規模システムの方が有利なんだけどねぇ インタコネクトを内蔵してるのが効いてるのか?
IntelがASMLの株式を買ったそうだ ファウンドリによる半導体製造装置メーカーの囲い込みが始まるのか?
自由経済だとどうしてもそうなるのかもしれないが、 弱いところが力を付けることよりも 強いところがさらに強くなることの方が楽なルールになっている気がして Intelとか見ていてつまらないな。 逆にするうまい方法ってないのかな。メジャーリーグの新人獲得 (前年低迷したチームに翌年優先権がある)みたいな
canonとnikon合わせても届かないんだからnikonというより日本勢がとっくの昔にオワコンなんだろう 日本の半導体産業なんて所詮国策電機とセットで生まれた昭和の無駄遣い放漫財政の申し子 身の程知らずに輸出で稼いでるなんて法螺吹き続けた結果がこのザマだよ
日本のエレクトロニクス産業が強かったのは本当だよ。 ”だから”米欧を本気にさせてしまい、反撃食らって今の苦境がある。 米欧のやり口はいつもと同じ。勝てないのなら勝てる ルールに変えてしまう。産業構造を徹底分析して米欧が負けない ルールを「スタンダード」「オープン」などと称して公平であるかのように 理屈をつけて押し付ける。
日本はいつも、バカ正直に既存の慣習を尊重して 戦略を練り戦術を鍛え、勝てるようになったら 戦場のルールをひっくり返される、の繰り返し
>ルールに変えてしまう 目先の利益だけ考えてる 先がどうなるかは考えていない
日本が強ければ欧米は協力 米が強ければ日欧は協力 欧州が強ければ日米は協力 日米欧で綱引きしてるだけだろ
なんという三国志
じゃあ中国は匈奴あたり?時代が違うけど
何故にLP64にしたんだろう
LLP64なんてMSぐらいじゃね
なかなかナイスなボケだな
Linuxではx64もLP64だよ ARMのLinuxがLP64でも問題なし
そろそろ限界が見えてきたような気もするんだが、まだしばらくは上積みできるし停滞しないだろうな
電圧は落とせないの?
電圧落とすのも可能だけど技術難度は結構高いんでしょ intelなんかも今年のIDCかなんかで しきい値の近辺まで電圧を落とせるって新しい回路技術を 画期的で今後もっとも重要になる技術の一つとかって触れ込んでたし
電圧落とすと歩留まりが
>駆動電圧(Vdd)も70%へと下がり >トランジスタが1.4倍の高速動作が可能になる。 1/0.7≒1.4 Vdd?
ARMの64bit化2015年とかマジ? 遅すぎて話しにならんじゃん
> ARMv8の実際の製品は2014年ぐらいになるそうです。 これのことじゃね? 遅れてる?
Appleは自社のプロセサにx86/PPC/M68000のデコーダを組み込む気はないんかね。 トランジスタ余りまくりなんだろ?
今更そんな物作っても需要ないだろ。
Crusoeが草葉の陰から
>>239 を見つめています。
Transmetaナツカシス。
68kならデコーダじゃなくて実物組み込んだほうが早くないか
EUV絶望だって( ´Д⊂ヽ
http://jbpress.ismedia.jp/articles/-/35780 >
>40年以上ムーアの法則を牽引してきた半導体の微細化がスローダウンし始めた。
>今後5〜10年間で本当に止まるかもしれない。
>
>その原因は、次世代のリソグラフィEUV(Extreme UltraViolet)の開発が
>絶望視されていることにある。
>
>リソグラフィの歴史を見てみると、常に「もう限界だ」「微細化はもう止まる」
>と大騒ぎが起きたが、結果的にその壁は突破されてきた。
>しかし、今回に限って言えば、どうやら本当に困難な壁に突き当たっている。
>少なくとも、2013年に量産機完成、2016年に量産適用という目論見は実現不可能である。
うわぁ・・・
TSMCがリソグラフィの関係でコストが見合わないなら、 20nmの次は14nmじゃなくて、16nmか18nmを挟むって去年言って、 今年になってから20nmの次は16nmって話が出てきてるからなー。 EUVは間に合わないんだろう。 x86なんて高単価なチップ売るintelは液浸でゴリ押しするのかな。
MIPS,PowerPC,AlphaAXPをサポートしたNT4がさりげなくディスられている件について。
NTカーネルは移植性と互換性を兼ねた良い設計だな まだ箱の中でPowerPC版動いてるし
今度ARM版が出て かつてClipper, SPARC, PA-RISC版が存在あるいは計画されて i860が初期のターゲットだったわけか
IA64忘れるとか許さんぞテメー
Yamhillが草葉の陰でハンカチを噛んでいます。
そろそろ退役だな
インテルはNASAと異星人から技術協力を得ているから問題ない。 ただ今の人類には手に余る代物だから出せないだけで。
なるほどな。
スレ違いかもしれないが一応CPUアーキテクチャということでここに書かせてもらう。
wikipediaのIntel 80386
ttp://ja.wikipedia.org/wiki/Intel_80386 に
>x86アーキテクチャCPUとしては初めてパイプラインを採用し高速化を図っている。
>80386のパイプラインは4段で構成されている。
とある。これが以前から気になっている。
私の記憶が確かなら、Intel 80286は386と同じ4段のパイプラインだった記憶がある。
そうでないとIntel 80286
ttp://ja.wikipedia.org/wiki/ のIntel_80286の記述中の
>特にAMDとハリスは、ライセンスが受けられない80386に対抗するため、16、20MHz、ハリスは25MHz、といった、より高クロックの80286を市場に投入した。
>後述するようにDOSで動作させる限り、同一クロックの80386よりも高い実行速度が得られたからである。
と言う事実と併せて考えると386の記述が正しければ、80286はパイプラインを使わずに16bit演算では同一クロックの80386と同等かより高い性能が出たことになる。
さすがのintelでもそれは無理な気がする。
8086が命令フェッチと実行の2段、80286と80386は4段のパイプラインだった記憶があるのだが、記憶違い???
(wikipediaはアンチintelがインテル製品の不当に低い評価で書いている気がする)
80286には4段どころかパイプラインそのものが存在しないよ
8086がフェッチと実行の二段とか言ってる時点で信用に値しない。
初期インテルのCPUは互換性重視、新技術とかあんまり手を出さないって類だったからな Wikipedia見てないけど今の最新技術てんこ盛り最先端CPU!みたいなのに慣れてると ちゃんとした記述だったとしてもアンチが書いたみたいな感じもするだろう
>>256 たしかにアンチが変な文章を書いているwikipediaの記事は特に日本の比較的新しいCPUの記事でよくみかけるが、
その記事は変ってわけでもないな。そもそもIntelのアンチって世代的にあまり昔のこと知らんし。
アホかw
>>262 夏休みは有意義に過ごしたほうがいいぞ
8086のマニュアルにプリフェッチと実効はin a pipelined mannerと書いてあった
>261 ですよね。 AMDが386のセカンドソースのライセンスをもらえなかったとき、286は同一クロックの386と16bitコードなら同じかより高速と宣伝していた。 286がパイプラインなしで4段パイプラインの386と同等の性能が出るはずがない。 wikipediaの記述は286と386で矛盾している。 >x86アーキテクチャCPUとしては初めてパイプラインを採用し高速化を図っている。 の部分が、パイプラインの有無が実際には高速化に役に立っていないことになる
図っただけなので失敗して高速化できてなくてもおkという論理
wikipediaに書いてるじゃんか >同クロック、同等構成のPCで、MS-DOSなど16bit OS、またプログラムを動作させる場合、構造が32bit化されたことや高機能化のために複雑化した80386よりも、構造がシンプルでオーバーヘッドなどが少なくて済む80286の方がいくらか高速であった。
http://en.wikipedia.org/wiki/Intel_80286 の方にははっきり
It had 134,000 transistors and consisted of four independent units: address unit, bus unit, instruction unit and execution unit, which formed a pipeline significantly increasing the performance.
と書いてある
>>264 in a pipelined manner と書いてあることが pipeline ではないことを示している
ということが分からないのか?
そなの? in a pipelined manner ならパイプラインであることを示してるんじゃね?
パイプラインは分かれているけど並列して動作できないって事?
だから実行とプリフェッチじゃなく実行とBIUなんだって。
翻訳しやすいように()を追加して google翻訳 It had 134,000 transistors and consisted of four independent units:(address unit, bus unit, instruction unit and execution unit,) which formed a pipeline significantly increasing the performance. それは134000のトランジスタを有しており、4独立したユニットから成っていた:(アドレスユニット、バスユニット、命令ユニットと実行ユニット) これは、パフォーマンスが大幅に増加するパイプラインを形成した。 やっぱり4段パイプラインだね google先生が正しい。
google 翻訳 in a pipelined manner ->パイプライン化された方法で >268、>270 は初歩の英語も読めない馬鹿 .ni 7 /ノ ヽ\ バーカwww バーカwww l^l | | l ,/) / /゚ヽ /゚ヾ\ .n ', U ! レ' / / ⌒ ⌒ \ l^l.| | /) / 〈 | (____人__) | | U レ'//) ヽ\ |lr┬-l| / ノ / /´ ̄ ̄ノ ゙=ニ二" \rニ |
ステージとパイプラインは別物。これが誤解されていると思う。 1999版のインテル・アーキテクチャ・ソフトウェア・ディベロッパーズ・マニュアル上巻:基本アーキテクチャ(資料番号243190J) では>276よりも詳しく書かれているので引用する。 インテル・アーキテクチャでは、当社の顧客の膨大なソフトウェア資産を保護するため、オブジェクト・コード・レベルにおける下位互換性の維持に全力が注がれてきた。 同時に、アーキテクチャの各世代において最速、最強のプロセッサを製造するため、常に最新かつ最高効率のマイクロプロセッサ・アーキテクチャとシリコン製造技術の導入が図られてきた。 インテルは何世代にもわたり、メインフレーム・アーキテクチャが持つ洗練された技法をマイクロプロセッサ・アーキテクチャに導入することに努力を傾けてきた。 これらの技法のなかで性能の向上に最も寄与したのが、並列処理用の各種ユニットである。 Intel386?プロセッサは、複数の並列ステージ(Intel386 では6 ステージ)を持つ最初のインテル・アーキテクチャ・プロセッサとなった。 並列ステージに含まれるのは、バス・インターフェース・ユニット(他のユニットのメモリやI/O にアクセスする)、 コード・プリフェッチ・ユニット(バス・ユニットからオブジェクト・コードを受け取り、それを16 ビット・キューに渡す)、 命令デコード・ユニット(プリフェッチ・ユニットから受け取ったオブジェクト・コードをマイクロコードにデコードする)、 実行ユニット(マイクロコード命令を実行する)、 セグメント・ユニット(論理アドレスをリニア・アドレスに変換するとともに、保護チェックを実行する)、 およびページング・ユニット(リニア・アドレスを物理アドレスに変換し、ページ・ベースの保護チェックを実行し、 最近アクセスされた最大32 のページに関する情報を持つキャッシュを格納する)である。 続く。
>277の続き Intel486 プロセッサは、基本的にはIntel386?プロセッサの命令デコード・ユニットと実行ユニットをパイプライン化された5 ステージとすることで、さらに並列実行処理機能を改善したものである。 各ステージは必要に応じて、異なる実行ステージにある最大5 つの命令を他のステージと並列に処理する。 各ステージは、クロックあたり1 命令を処理できるため、結果としてIntel486? ではCPU クロックあたり1 命令を処理する速度で動作する。 また、8K バイトのL1 キャッシュをオンチップでプロセッサに追加したことで、クロックあたりのスカラ・レートで実行可能な命令の割合が大幅に増大した(オペランドがL1 キャッシュにある場合は、メモリ・アクセス命令も含まれる)。 Intel486 プロセッサはまた、浮動小数点ユニットをCPU と同一チップ上に統合することでも、インテル初のプロセッサとなった(この後の2.3. 節「インテル・アーキテクチャの浮動小数点ユニットの変遷」を参照)。 さらに、ピン、ビット、および命令を新たに追加したことにより、L2 キャッシュやマルチプロセッサなどのより複雑で強力なシステムをサポートできるようになった。 よく読んでもらうとパイプラインとステージが異なるのがわかると思う。 286にパイプラインがないと言っている人は、パイプラインとステージを混同している。 上記に従えば、 >Intel386? プロセッサは、複数の並列ステージ(Intel386 では6 ステージ)を持つ最初のインテル・アーキテクチャ・プロセッサとなった。 ただし4段パイプライン。
>>278 パイプラインの段数として数えるときは、命令デコードのステージから数えてるからじゃないの?
486は386にあるバス・インターフェイス・ユニットとか含めてないじゃない。
286がパイプライン化されているのか、されてないのかは、俺にはよくわからんけど。
そもそも、各ステージが並列処理できないと、パイプライン化しているとは言えないと思うんだが。
だれも286云々に突っ込みを入れてはいないんだがなw そもそも英訳なんかどうでもいいw 本当、馬鹿ばっかw
>280は 8086は命令プリフェッチと実行 ではなくバスインターフェースユニット(BIU)と実行ユニットの2つだと言いたいの?
バスインターフェースユニット(BIU)が、現在実行中の命令の次の命令を読み込めばそれは命令プリフェッチだと思うけど。
ttp://ascii.jp/elem/000/000/552/552029/index-3.htmlの図5がパイプライン化されていない構造だけど 、
writebackの前にfetchするれば
>古いCPUでは、DecodeとData Fetchが一緒になって4ステージとか、
>ExecuteとWritebackを一緒にして3ステージとか、
>FetchとDecodeも一緒にして2ステージとか、いくらでも簡単にはできるのだが、
>機能で分割すればおおむねこの5ステージとなる。
の2ステージのパイプラインで、8086がそうなんだろ。
>280は8086のBIUと実行ユニットは並列動作しないと言いたいの?
それとも名称がおかしいからバカと言いたいの。
パイプラインって何ですか? レベルの馬鹿は救えないな。
>>279 386のデータシートが見当たらないので、Intel386? EX EMBEDDED MICROPROCESSOR USER’S MANUAL
から抜粋する。
3.2 Intel386 CX PROCESSOR INTERNAL ARCHITECTURE
Figure 3-1. Instruction Pipelining(図を再現できればいいが)
BusUnit :Fetch1| Fecth2 |Fetch3 |Fecth4 | StoreResult1| Fecth5 |
DecodeUnit : | Decode1 |Decode2 |Decode3 | Decode4 |
ExectionUnit : | Execute1 |Execute2| Execute3|
MMU : | Adrr&MMU | |
のように Fetch1の命令がパイプラインでExecute1に進んだ後、Execute1実行中にAdrr&MMUが並列実行される。
これが「各ステージが並列処理」の意味のはず。
Execute1と Adrr&MMU が並列に実行できなくてもパイプラインは成り立つ。
資料がないので推測だけど DOSのプログラムなら、 Execute1の実行後Adrr&MMUを実行しても,MMUが関係しない分、速度が低下しないのでは。
80386の後、平行に実行できるユニットが複数あるようなアーキテクチャが続くから、
「複数の並列ステージ(Intel386 では6 ステージ)を持つ最初のインテル・アーキテクチャ・プロセッサとなった。」
と記載されているのだと思う。
ステージと言うのが紛らわしいけど、ユニット数とパイプライン段数は当然異なるし、
同じパイプライン段数でも並列実行可能なユニットは当然異なる(スーパースカラ)。
>283 図が全然ダメでした orz
80486からはキャッシュが内蔵されたので プリフェッチやMMUなどはパイプラインに数えなくなったのだ 簡単な命令は1クロックで実行できるようになったので RISC的な、1ステージ1サイクルのパイプラインになった
IA-32 インテルR アーキテクチャソフトウェア・デベロッパーズ・マニュアルのIntel386に関する記述は、
・Intel386?プロセッサは、複数の並列ステージ(Intel386 では6 ステージ)を持つ最初のインテル・アーキテクチャ・プロセッサとなった。・・・・・・・
から
・最大4G バイトの物理メモリをサポートする32 ビット・アドレス・バス
・セグメント・メモリ・モデルおよび「フラット」1 メモリモデル
・4K バイトの固定ページサイズによって仮想メモリ管理を実現するページング
・並列ステージのサポート
に簡略化された。
>277,278と同様の記述があるpdf(英文,1997年)
ttp://download.intel.com/design/intarch/manuals/24319001.PDF ところで、>277に記述されているセグメント・ユニットとページング・ユニットは通常はMMUと呼ばれるから、
「Intel386?プロセッサは、複数の並列ステージ 云々」の部分は、「intel386にはCPUとMMUが含まれ、CPUとMMUは並列動作可能。」ぐらいの意味になる。
同様に
8086,286=CPU
80386=CPU+MMU
80486=CPU+MMU+FPU+キャッシュコントローラ+キャッシュメモリ
・・・・・・・・・・・・・・・・・
core i7=CPU+MMU+FPU+キャッシュコントローラ+キャッシュメモリ+???+メモリコントローラ+GPU
という流れからすると確かに、”複数の並列”ステージを持つ最初のインテル・アーキテクチャ・プロセッサになる。
「x86アーキテクチャCPUとしては初めてパイプラインを採用し」や「80286には4段どころかパイプラインそのものが存在しないよ 」というのは
「Intel386?プロセッサは、複数の並列ステージ(Intel386 では6 ステージ)を持つ最初のインテル・アーキテクチャ・プロセッサとなった」
の”複数の並列ステージ”の部分を”パイプライン”と解釈した誤解だよ。
(この文だけを読むとそう誤解するのも無理はないけど)
RISCvsCISCと聞いて飛んできましたw
団子さん曰く、CISCのコード密度の高さは大きな利点。 そう思う。
>>289 V850やARMのthumb2のように2バイト命令と4バイト命令2種類あるだけでかなり高度密度は高くなる
MIPSにもmicroMIPSがあるし、組み込み向けで使われるCPUでは当たり前になりつつあるね
まったく目的が違うけどな それは単にRAM容量の少ないマイコン向けに平均コードサイズを小さくするためであって 性能を稼ぐためではない。 x86は1命令あたりの演算密度にフォーカスしている。 SPARC64 VIIIfxのHPC-ACEでは、実質1命令あたり6バイトに拡張しているし POWERも8バイト命令を用意している。 オペランド空間を拡張するために命令長を長くすることは悪ではない。 1命令あたりで出来る演算が高機能され、結果的にコード密度が小さくなる。
>コード密度が小さくなる。 コード密度が高くなる/コードがコンパクトになる
>x86は1命令あたりの演算密度にフォーカスしている。 16bitの頃からの互換性を引き継いでるだけじゃん その16bitの命令も8bitの8080頃からの互換性を引き継いでいて 機械的な変換で8080の命令から8086の命令へ変換できた
だな。恐竜の尻尾を美化してもダメだよw
CISC vs RISCって次元の話じゃねえのかよ
> その16bitの命令も8bitの8080頃からの互換性を引き継いでいて > 機械的な変換で8080の命令から8086の命令へ変換できた これもアセンブリニーモニックの互換性であってコード体系ではないはずだが・・・
> CISC vs RISCって次元の話じゃねえのかよ サーバやメインストリームPC向けの高性能CPU(ラージコア)には、複雑な演算ユニットを持ち 各演算用途に特化した命令を追加していくCISC的アプローチのほうが有効で (命令を単純化してクロックあげるのもあるいはパイプライン並列化でIPCあげるのも既に限界) 組み込み向けのスモールコアには2バイトワードのコード体系が向くというだけでは? でもx86のパフォーマンスの要ってアドレッシングモードなんだよね。 どっちかというとパフォーマンスの要になってるのはModRM (+ SIB + DISP) によるアドレッシング だと思ってるんだけどな。RISCのコード体系ではほぼ不可能だし。 演算値はレジスタに置け?アホかと。 こうかな? 8086 ModR/Mによるレジスタ/メモリアドレッシングモード 80386 SIBの追加 Opteron REXの追加 Sandy Bridge VEXによる固定長プリフィックスおよび3レジスタオペランド化
>>299 下はよく分からんけど、上4行は分かった
>どっちかというとパフォーマンスの要になってるのはModRM (+ SIB + DISP) によるアドレッシング x86の利点はロード命令と演算命令もしくはストア命令と演算命令が1命令で実行できること RISCにはこれはできないからコードサイズが大きくなる ARMやPowerPCのメモリアドレッシングモードはそれほど貧弱じゃない PowerPCのロード命令、ストア命令では16bitDISP+ベースレジスタのアドレス指定 またはベースレジスタ+インデックスレジスタのアドレス指定ができ ベースレジスタ+インデックスレジスタのアドレスでメモリからロード後 ベースレジスタ+インデックスレジスタの値をベースレジスタに代入するモードもある ARMはもっと複雑で12bitDISP(ローテート可能)+ベースレジスタ またはベースレジスタ+インデックスレジスタ(5bitまで左シフト可能)でアドレス指定ができ PowerPCと同様にロード後にベースレジスタとインデックスレジスタを足した値で ベースレジスタを更新することが可能 また、ベースレジスタをアドレスとしてロードした後に ベースレジスタとインデックスレジスタを足した値で ベースレジスタを更新するアドレッシングモードもある 逆にRISCの欠点はロード命令、ストア命令を使わないとメモリにアクセスできず 演算命令はレジスタ同士の演算しかできないことでコードサイズが大きくなること x86の欠点は場合はDISPに8bitか32bitしか指定できず 一番使用頻度が多そうな16bitDISPが使えず 8bitの範囲に収まらない場合にコードサイズが大きくなる
SIBまでつくと命令が中途半端にでかくなるしな ロードした値は一回だけ使うケースが多いのでレジスタメモリ間演算命令は効果は大きい それゆえx86のレジスタの少なさは見かけよりはマシだ 偶然の産物だとは思うが、68厨が叩くほどx86は悪くない、つか68より上だね まあちょっと命令セットは整理した方がいいと思う
>>299 まったく理解できない(汗)
レベル高すぐるw
>>302 x86の呪縛から解放されて、さいきょうの命令セットを作ればすごいのできる??
(IA64のことは忘れて)
>>304 x64の完成度はかなり高いのでたいしてすごくはならないと思う
プリフィックスの山だけはどうにかしたほうがいいとは思うんだけどね
1バイトOpcodeの空間がけっこう無駄かなあと思う。 たとえばadd eax, ecxが1バイトで済むけど、destがeaxのときだけコードサイズが小さくなって どれだけメリットがあるのか? 大して無いんだよね。 1バイトOpcodeを廃して、全ての命令がModRMを持つようにしたほうが、もっと デコーダはシンプルにできそうだね。 あと、シフトの変量も*CXじゃなくて任意のレジスタを指定できるようにして欲しいとか アセンブリレベルでコーディングしてるとモヤっとすることは多いね。
必要もないのに、汗で汗かくことに精出してるんかね
POWER7+ のL3は80MB (10MB/core) だってさ
IBMもTSVの研究やってるが、見る限りそれらしきパッドはないしPower6(L3外付)→Power7(L3チップ内に内蔵)という経緯があるから7+も内蔵だろう。45nm→32nmと微細化もあるからな。 あまりメモリ面積がないように見えて、eDRAMはSRAMと比べてチップ面積に対し大きな容量を持つ。ただし恐ろしいほど手間がかかるから贅を尽くせるメインフレーム向けと言ったところだ。
大原さんの記事って後藤ちゃんの記事くらいに信用できるレベル?
気象情報と地震予知くらいかな
話のまとまらなさで言ったら大原さんの右に出る人はいない あれだけ資料用意するのは偉いと思うけど 最後のページだけ話半分で読んでおけば良し、という…
大原さん、思い込みで書いて確認せずに間違えることも目につく
317 :
312 :2012/08/27(月) 22:13:57.33 ID:wjQmxQsV
参考になった。d。 とりあえず、黒歴史シリーズはおもしろいので読むw
>>318 もともとCLIEやPSPでカスタムDRAM使ってWide I/Oもどきやってたんだから、
当然の流れだろうね。
PSPが当初の予定どおり8MBのEDRAMのみだったら 世紀のクソハードになってたろうね
x86 CPUの弱点が浮き彫りになったNehalemマイクロアーキテクチャ
http://pc.watch.impress.co.jp/docs/2008/0428/kaigai438.htm >例えば、オペランドやアドレスのサイズを変化させる命令プリフィックス「LCP(Length-Changing Prefixes)」が
>あると、プリデコードが極めて遅くなる弱点。
>Core MAは、通常なら最大6命令を1サイクルでマーキングできるが、LCPがつくと効率が落ちてしまう。
なんでこんなアホな命令作ったの?
>ちなみに、プリデコード全般について見ると、
>Intelの次の命令拡張「Intel Advanced Vector Extensions (Intel AVX)」の「VEX(Vector Extension)」
>エンコードフォーマットが、有利になるかもしれない。VEXでは最初の1byteで、
>命令オペコードの位置がわかるため、命令マーキングがより容易になる可能性があるからだ。
はじめからこうしとけばイイのに、
Intelのアーキテクトってアホなん?
>>323 > なんでこんなアホな命令作ったの?
実装の都合
> Intelのアーキテクトってアホなん?
君の夜郎自大ぶりには恐れ入る
これはREX prefixをネタにAMDを叩く流れか
LCPは32ビットセグメントから16ビットセグメントのデータを手軽にアクセスするためのものなので win95時代はともかく今日日なんのメリットもない
>>326 なんだ。
じゃぁ、遅くても問題ないね。
>>327 問題なくもないが
16bit演算を行うとLCPプレフィックスが命令に付く
CWDEというAXレジスタを符号拡張した結果をEAXレジスタに格納する命令
MOVSXという8bitを16bitに符号拡張したり16bitを32bitに符号拡張する命令
MOVZXという8bitを16bitにゼロ拡張したり16bitを32bitにゼロ拡張する命令
これらの命令があるから16bit整数を32bit整数に符号拡張やゼロ拡張して
32bit整数として演算することでLCPプリフィックスの使用頻度はかなり減らせる
ただ、16bit整数をメモリに保存するときにLCPプリフィックスが必要
LCPを使わない16bitレジスタ→16bitメモリの命令もあったらよかったのに
x86に限らず、RISC CPUでも 16bit整数は32bit整数に符号拡張やゼロ拡張して 32bit整数として演算する
4年以上前の記事今更持ってくるところに白々しさを感じる
μOPs cacheがあるので利用頻度の高いコードでのLCPストールは滅多に起きません
AgnerはSandyではLCPストールの発生は確認できないと書いてるね まあLCPストールが有ろうと無かろうとどのみちpartial register accessを無くすためにmovsx/movzxを使ったほうがいい
μOPs cacheがないAtomは?
Atomは現役のIntel CPUで唯一LCPストールが発生しない
2並列デコードだから命令の頭出しはそんなに複雑じゃないからね。 LCPストールは回路をケチってデコーダの並列度をあげるためのトレードオフでしょ
μOPs cache の中身見たことあるんだ
Ivy Bridgeの細長いチップの写真を見ていると、なぜintelはキャッシュをsandyの1.5倍にしなかったのだろうと思う。 22nの歩留りが悪いのかとも思ったが、そうでもないらしいし。 キャッシュを1コア3MB(4コア12MB)にすれば、性能はもちろん向上し、放熱も楽になったと思う。 GPUにももう少し面積を割り当てて性能向上できたと思う。
Tickだし
CPUはAtomみたいなシンプルなコアにして、 あとはGPU部分にトランジスタ割り当てた方がいいんじゃないか。
それじゃ結局AtomであってCPUとしてただの大劣化 インテルがやる事じゃないしその価値はないね 長期的にはビッグコア少々+シンプルコアのMICで GPU部分を取っ払ってシンプルIAコアの出番って長期計画じゃん
ちょっと違う
どうなってんだよおおお
自社ファブに最適化されたコアを用意しておいて ASIC デザイン会社に売り込むんじゃね?
ARMとファウンダリは協力して、各ファウンダリごとに合わせたのを作って、 それをファウンダリ負担で、設計会社はライセンス料フリーで使えるってライセンス形態があるから、 64bitのARMでも同じようなことやるんじゃないの?
大原のNehalemの記事を今更見たが相変わらず妄想全開だな LSDをバッファの名前かなんかだと勘違いしてるし そもそもLSDはCore2にもあるっての そしてmacro fusion可能な組み合わせが増えたことや movups/movdquが改善したことには全く触れないという コイツはIntelのマニュアルすら読む気がないのか?
読まずに書いても仕事がなくならないんだもん
別に仕様書の手引きじゃないんだから触れないとこころがあってもいいと思うし LSDはIntelがバッファと言っているんだからそれを尊重してもおかしくない
マニュアル読む奴はゴミなんか参照しないから問題無し
それもそうだなw
352 :
Socket774 :2012/09/11(火) 23:47:43.82 ID:OGrwqlRe
データシートやマニュアルを読んでも、「Intel386?プロセッサは、複数の並列ステージ(Intel386 では6 ステージ)を持つ最初のインテル・アーキテクチャ・プロセッサとなった」を 「x86アーキテクチャCPUとしては初めてパイプラインを採用し」などと誤解するバカやアホが大勢いるから、わかりやすい解説は必要。 大原さんの記事が「わかりやすい解説」かどうかは別にして。
大原はバスの専門家ではあるがロジックの素人であり理解のレベルは読者と大きく違わない。その上でやたらと推測で記事を書く。推測の根拠は思い込みとベンチマーク結果だ。 だからいろいろ間違ったことを書いては訂正を繰り返すことになる。
HDDと組み合わせても利点になりそうだけどMRAMって磁気に弱いんだっけか
wikipediaにはっきり弱いと書いてあるな
ロボット向けだな
弱点があるほうがヒーローの話は作りやすいんだよ!
結局WiiUってPowerG7?
363 :
Socket774 :2012/09/17(月) 15:35:18.60 ID:L8JcM27n
iPhone 5のGreekbench,A6チップはデュアルコア1GHz iPhone 5についてです ・iPhone 5 Benchmarks Appear in Geekbench Showing a Dual Core, 1GHz A6 CPU by MacRumors iPhone 5のGreekbench結果が掲載されていますスペックも出ており, ARMv7ベースの2コア@1GHzと判明しました メモリも情報通り1GBとなっていますね スコアは1601と出ており, 新型iPad(A5Xチップ,2コア1GHz)のちょうど2倍程度, iPhone 4S(A5チップ,800MHz)の2.5倍程度となっています Androidと比較すると4コア1.3GHzのGoogle Nexus 7とほぼ同等となっており良さそうですね Cortex A9と比較するとIPCがかなり高そうで,どのようなコアを使っているのか気になるところです
>>363 iPhone5は世界初Cortex-A15のデュアルコアCPU搭載であることが判明
http://ggsoku.com/2012/09/iphone5-cortex-a15/ ARMの開発スケジュールの関係で、今年の前半迄はCortex-A9のクワッドコアCPU
が最強で、今年の後半からCortex-A15が利用可能で搭載メモリ量も4G超が可能。
次は2014年のARM 64bitで、それ迄はあまり進歩が無い。
心臓部がサムソン製なので銀河3SにはハードスペックでiPhoneは勝てない。
iOSの優位が崩れたらあっという間に…
Cortex-A15だと言ったのはAnandtechで、後にA15ではなく独自のコアかもしれないと訂正している
独自のコアだとしても、ARMv7ベースは忘れないでね。 Cortex-A15は電気食いで嫌われていて、Cortex-A9を改良してCortex-A15の機能 をカバーしようとするメーカーもあるみたいだが、Cortex-A9のコアは非力だか ら2コアのままで倍速ならCortex-A15ベースだと思う。
AppleがA4を出したのは2年前だからその頃から独自コアの開発をしていた可能性も否定できない QualcommのKraitと同じように完全な独自コアかもしれないよ
それなりの実力のあるところ買収してるんだし、金も余ってるし、独自コアに行っても不思議はないんだよな確かに
ID: joK0Ycmn 脳内発酵
ルネサスの動向を見届けたい
会社買うよりは品数減らしてライブラリ揃えさせた方が良いんジャマイカ。
DDR4は1600MHzからスタートっていらないだろ 3000MHzくらい出せるようになってから商品化しろよと思うんだが
JEDECも、もうデスクトップはついででモバイルにばかり熱心な感じ
Fused Multiply Addって何がうれしいの?? 積和算ならdppsがあるじゃん?
379 :
377 :2012/09/29(土) 12:58:07.91 ID:FxjFOLhO
ピークFLOPSを倍にするという意味ではAVXと同じインパクト。 スカラ演算にも効くという意味ではAVXより有用かもしれない。
381 :
377 :2012/09/29(土) 22:15:32.04 ID:FxjFOLhO
BulldozerがSandyより良くなるなベンチで良くC-Rayが挙げられるけど あれはソースがスカラの浮動小数点演算のみで書かれてて コンパイラがスカラのFMA4命令を生成すると速くなる、というからくり Haswellでは逆転するだろうね
スカラFPじゃなくて、SIMDだとどうなんの? ああいう分野のアプリケーションってベクトル化が非常に有効そうな イメージがあるんだが
SIMD使えばBulldozerとSandyのピークFLOPS/clk自体は同じだから 手動で最適化すれば近いスコアになるんじゃない C-Rayにコンパイラの自動ベクトル化が効くかどうかは知らんが ともかくアセンブリコードが一切入っていないのは事実
大原がNetBurstの記事でまたアホなことを... >この倍速ALUは、一度にデータ処理できる幅は16bit分しかない。 >そのため32bit命令を処理すると、等速のALUと同じ処理性能にしかならない。 コイツは32bitだろうが0.5サイクル毎に入力できるごとを理解できんのか? 演算器自体は0.5サイクルのレイテンシ、2基で4命令/clkのスループットだ まあ実際はトレースキャッシュとリタイヤの帯域が3uop/clkだから4uop/cycleは維持できんがな
大原さんの記事って嘘ばっかなのか。 ここまで言われると信用できなくなるね・・・ もう、団子さんが記事書いてよ。
昔xbitlabsだったかどっかに載ってたネトバのreplayに関する日本語解説まだー?
団子w
391 :
えるえる :2012/10/02(火) 22:43:13.79 ID:DB3oVCBP
392 :
Socket774 :2012/10/05(金) 21:09:52.07 ID:HF+JjCbu
>>130 そうやってすぐに「GPUだけの勝負」に持ち込んで勝ち誇るしかなくなったのか。
なんでCPUなのにCPUvsCPUで評価しないんだ?
100%負けてしまうからだろ?
アム猿はブーメランになることしか言えない池沼
「「「「「「「「CPU性能はもう十分とかチンケな言い訳で即逃亡」」」」」」」」」」」」
3770や2600買うような奴らが単体GPU持ってないとでも思ってんの?w
貧乏人だから2600すら買えませんって正直に言えばいいのにwwwwwwwwwwwwwww
ブル土下座なかったコトにしてんじゃねーよ生ゴミ野郎wwwwwwwwww
まぁ底辺のカスにはお似合いだしお布施してあげればいいよAMD株価瀕死だしwwwwwwwww
>>391 その記事が出た時まさにここかIntelスレでその解説そのまんまの書き込みを見た気がする
NetBurstのL2キャッシュの実効レイテンシがパイプライン段数と一致してることについて 俺も持論述べたことあったかな また、だからL1Dは自動プリフェッチが強力なんだと、たるさんあたりも書いてた気が
どんどん高性能になっていくよなぁ・・・ でも、どこかの記事で見かけた、科学技術演算系の教授の言葉が印象的だった。 今のパソコンって、CPUはいいけど、ソフト・制御がダメ。 いわゆる頭はいいけど、その頭の使い方が追いついていないって言ってた。 頑固になっちゃってるのかな、今のコンピュータって。
ハードとして見るなら、速くなってればそれでいいんじゃね? 速さがなければどうしようもない分野ってのはあるわけだし、速くなれば速くなるほど使える分野も増えてくる まず速さってのは間違ってないと思うね。
その話は間違いではないが 並列処理は50年前からの課題です
簡単にいうと、NetBurstのスケジューラは、データがL1キャッシュ(レイテンシ2)に ヒットするという前提で組まれててμOPsの実行順もそれで決めてる。 で、キャッシュミスは分岐予測とミスしたミスと同等のペナルティが生じるんだ μOPsではなく「実行トレース」をキャッシュするNetBurstならではの問題だね。 このへんはたるさんのページの過去ログにもあったと思う。
>>398 昔からの課題だけど、啓蒙活動や利用促進がなかなか進んでいないってのが何とも…
さすがにマスチタスクOS自体は普及した物の、未だにシングルスレッドしか組まない人多い気が…
関数とかをスレッドとして書き易くするとかじゃ駄目で、関数を強制的にスレッド扱いしちゃうコンパイラとかが普及しないと駄目なのかもな…
パフォーマンス上げようとマルチスレッドでループ分割したら謎のオーバーヘッドで逆に遅くなる。 非同期なタスクを分けるのには効果的だけど、タスク間でのデータの受け渡しのコード記述が煩雑で可読性も著しく悪い。 この点についてはトランザクショナルメモリで解決される??
インテルコンパイラは自動でマルチスレッド化する機能あるけどイマイチ かえって遅くなったりするから自分で組むほうが良い でも正直マルチスレッドプログラミングは難易度高いので そこらじゅうにいるプログラマーにやらせようとしても無理 結果スレッド化はなかなか進まない
激しく同意。
マルチスレッド化が進まないのは、人間の本質から来るものじゃないかな 仕事をチームでやるより、一人でやったほうが楽だもん 人間の社会(生態)が、粘菌みたいに「全にして個、個にして全」だったら自ずとマルチスレッドのスタイルになると思う 根拠のない想像だけど、リーダー的気質の人はマルチスレッドが得意そうな気がする 仕事の全体を捉え、要素に分割して、個々のメンバーに仕事を割り振るのが得意な人が
なるほどね。 シングルスレッド性能がどんどん向上していた時代は一人の優秀な人間がどんどん仕事をこなしていくイメージ。 しかし、仕事の規模が大きくなてくると、一人ではどうしても効率が悪くなるため、チームを組むことになる。 ILPや電力の限界に達してマルチコア路線に転換したのがこの状況。 仕事の細分化はどんどん進んでいき、GPUコア的な限られた専門分野の仕事を効率よくこなす兵隊さんが 増えるという、大企業の様相を呈するようになっている。 無論、それらをまとめるアーキテクト的存在が最も重要。
>>402 〜406
そうグダグダ言ってるから導入が進まないのだ…
自動スレッド化をデフォルトにして、遅くなる部分が何処になるのかに慣れて逝く方が
マルチスレッド化は早く進む筈!!!
と言うことで、自動スレッド化コンパイラがさっさと普及してしまえば良いと言う事にwww
409 :
Socket774 :2012/10/08(月) 06:38:04.94 ID:a8WhMOtx
Elbrusって99年ごろに、IA-64より高性能な独自アーキのサーバCPU E2Kを開発したと言ってたとこだよな。 あれって、仕様書どうりに作ったらIA-64上回っていたのかな?
エミュレータの理屈がいまいち分かってないのだが、 x86のCISCのCPUは複合命令セットで動くが、効率化のために今では中身が 縮小命令セットで計算するRISCチップになっている。 x86チップは複合命令セットの変換機構をハードで実装しμOPという縮小命令 セットに変換してRISC演算回路で計算する。 x86のCISCの複合命令セットをARMのRISCの縮小命令セットに変換するソフトを 作ればエミュレータができる。今は、マルチコア時代だから休んでいるコアに 変換の仕事を割り振れば結構早いよ。 …という事で良いのかな?
どこのHotSpot VMだよ
0.5クロック 半周期で動く回路がこの世にあるんだ 宇宙人? 未来人?
x86エミュレータがARMでできただの速くなっただの言ってもねえ 「PC-AT互換機エミュレータ」が速くなきゃ意味が無い
マルチスレッドはコンテキストスイッチのオーバーヘッドがでっかすぎてやる気うせる
そういう問題をうまく隠蔽してプログラミングすることが必要なんだけど 一般プログラマにはできないなだよな、これが こういうのは、むしろプログラミングを手段として使用する技術者研究者の方が上手くプログラミングできちゃうんだな
隠蔽っつってもなぁ、コア数とかCMTとかHTとか、OSカーネルの賢さ賢く無さとか、 そういう外部ファクターで実行速度があまりにも変化するんだよマルチスレッドプログラムは CPUコアのシングルスレッド性能は、コアアーキ、クロック、L2容量、DRAM容量・速度である程度読めるし、変化量も小さいんだけど
アプリレベルのコンテキストスイッチのオーバーヘッドって、なんのことだ?
GPUみたいにハードウェアスレッド制御で切替コスト0にしてほしいし、 それができないなら、OSがちゃんとしてほしい。 ただでさえアムダールの法則に制約されちゃうのに、 ムダを増やしてどーすんのよ。
今週の大原は冒頭で
>>385 の言い訳をしているように見えるが
その言い訳すら滅茶苦茶でもはや読むに耐えない
> ただしこの倍速ALUは、一度にデータ処理できる幅は16bit分しかない。そのため32bit命令を処理すると、等速のALUと同じ処理性能にしかならない。 16bit命令ならフルに倍速が出るとしか読めないよね で、今週は > 誤解しやすい点であるが、この仕組みでも16bit演算のスループットは変わらないわけだ。 しれっとこんなことを言っているわけだ
大原ェ・・・
えっ
Willamette/Northwoodのfast ALU1個は、2個の倍速16bit サブALUで構成されている。 1命令を実行する際は、最初の0.5サイクルで下位16bitを、次の0.5サイクルで上位16bitを計算する。 当然パイプライン化されており、上位16bitを計算している間に下位用のサブALUでは 次の命令の下位16bitを計算できるので、0.5サイクルおきに命令を発行できる。 結果的にfast ALUに発行できる命令間のレイテンシは0.5サイクル スループットも0.5サイクルというのがWillamette/Northwoodの実装なわけだ。 (Prescottではフォワーディングパスが一部省略されたのかレイテンシは1サイクル) 32bitの等速ALU1個ではそれぞれ1サイクルにしかならない。
ドミノ回路ってヤツか。 電力喰うみたいで、もうやめちゃったね・・・。
> NetBurst ArchitectureのALUの構造。図では下と上、2つのALUが配されているように見えるが、実際はひとつの16bit ALUが2倍速で動いている。上位16bit側のALUは入力の手前にラッチが用意され、下位16bit分のALUが動作している間は、上位16bit分のデータを保持している
>>426 こういう前提からして間違った理解をしてるからあんなアホな内容になるんだろうなw
事実の確認より自分の妄想をいかに正当化するかで文章を書いてるとしか思えない
>>428 思い込みが激しいくせにアホでセンスもないから、サブALUのフィードバックを見ても何とも思わないんだろうねw
安藤先生、頼んます。
Silverthoneの時代はCPU(L2含む)単体でバスの幅を確保しないといけなかったし あとのノース統合版AtomはそのSilverthoneのマスク設計をそのまま使いまわして ワンチップ化してるから当然でしょ。 しかもその頃にはもうメインストリームCPUでは32nmの量産が始まってて 45nmのFabリソースは腐るほどあった。 コアを小さくする理由も無かったわけだ。 最初からGPU統合前提で極力小さくなるように組まれてるBobcatと比べれば面積の 差が出てもおかしくないでしょ。 それでなくともTSMCに生産委託して作ってるから1枚のウエハから たくさん取れるようにする必要はあった。
やっとx86のこと好きになったのに・・・
Chrome搭載PCみたいなもんだろうけど、以前売ってたやつって売れた気がしないんだが・・・。 今度こそ成功するのかねぇ・・・。
そもそも店頭で売ってるところを見たことがない 直販オンリーとかだったんだろうか でもそういうのって、ピピンとかガラパゴスとか、まともに売れずに 撤退や方針転換ってのがお決まりのパターンだからなあ
ガラパゴス懐かしいなぁ NetWalkerも思い出してあげてね
おっとラリー・エリクソンが毎回挑んでは失敗するシンクライアントをディスるのはそこまでだ
CE系とかLinux系とか、webさえ何とか見たいな奴は、まぁ出来ては消えて、だよな…
webブラウザだけで良いってならタブレットでも我慢できる訳で
キーボードが欲しいって事は、入力仕事…
つまりは文書作成含めた、何らかのoffice系スイートを使いたいって欲求が多い訳だから…
>>439 wwwwwwwwwwwwwwww
というか、その「タブレット」にキーボードつけた奴ってことだろこれ。ARMで出してきたってことはいよいよ本格的にさ。
Androidで充分だろ。
>>442 東芝AZとかNEC lifetouch Androidは爆死したけどな。
「ちょいパソ」なら、まだ売ってはいるが
こいつは根本的にCPUパワー不足だから…
AllwinerA10積んだバージョンもあるにはあるが。
パワーといえばA6はどのくらいあるんだ コア数同じでA5の倍速ってことは、そう悪くないよなあきっと
A6とかまぎらわしいです
攻撃機なのか基板のピン番号なのか 一目では区別つかないかもー
449 :
,, ・´ ∀ `・ ,,)っ-○○○ :2012/10/24(水) 18:41:12.19 ID:6yOxAW3x
Cortexもあるし次からは"Apple A7"って表記しないと どっちのA7だよってことになりかねないわな
もしかしたらA6のAがAppleの意味なのか、 もしそうだったら頭痛が痛い状態になるのかとか考えたりする
放送作家で作詞家のA6輔さんのことかもしれないじゃないですかやだー
ややこしい書き方してすまん AppleA6ってことで しかしもうAtomに匹敵か凌駕ってとこまで来てるのか。 バッテリ駆動あきらめてクロック上げたら、そろそろデスクトップもいけるんじゃないかって気はするな
Allwinner A10
そーいやAMDのもあったな。空気だから忘れてたが。
団子さんはIntel信者だからねw
いや、正直次のJaguar(28nm)はヤバイと思う(魅力的な意味で) AMDのラインナップの中で一番買う気起きるのはEシリーズだからね。 現行のはSSEがAtomより遅いケースがあるから購入を見送ってるが 弱点を潰されたら買わない理由がなくなる。
未だ団子をNGしてない奴がいるのかw
bobcat世代より更に組み込み用に特化されるjaguar世代にSSE128bit化なんて無用の長物
組み込み]用途は完全に切り捨てです
>>458 Cortex-A15もApple A6もわざわざNEONを128bit化してきたのにそれはない
団子さんのレスはためになるよ。
大原はこのままばっくれるつもりのようだな
大原今回の記事も酷いなw >簡単な演算命令「だけ」ならば1サイクルあたり2命令となるが、 >一般的な「ロード+演算」命令だと、1サイクルあたり1命令が現実的なスループットである。 >しかし前述のとおり、一応2命令同時実行の実行ユニットを持っているとは言え、 >実質は1命令/サイクルの処理しかできなかった。3命令同時実行のPentium Mと比較すれば3分の1で、 >4命令同時実行のCore 2以降と比べればさらに性能は劣る。 突っ込みどころは ・「ロード+演算」命令が一般的かはまあ置いておくとして Sandyより前の世代もこれらの命令は1命令/サイクルしか出ない ・そもそもAtomはP6系とは異なり「ロード+演算」命令を複数uopに分解せずに実行するので 「ロード+演算」命令はport0のみを使い、port1でその他の命令を同時実行可能 すなわち「ロード+演算」命令と演算命令の組み合わせでもちゃんと2命令/clkが出せる これはPenMまでと同等のスループット、uop fusionの無いPen3までと比べるとデコーダの制約がない分有利 Atomがピーク2IPC+インオーダで実効IPCがかなり低いと言う点は誰もが認めるところだと思うけど その論拠を全く見当違いの理由で片付けるのがいかにも大原らしい こんなのちょっとコード書いて回してみれば分かるのにね
全部文章じゃなく、図かなんか書いて、その補足を文章にしてくれるとありがたい
>>463 自分で
> ちなみにインテルによれば、一般的なプログラム実行時の動作状況を検証してみると、平均で96%の命令が、ひとつのμOpにそのまま変換できるという。
と書いてるくせにねえ
レジスタと書くべきところまでRegister Fileと書いてるし、そもそも意味不明な記述が多い
「もうすこし」のころから老害化してたような
Core MAの内部は3IPCだとか随分必死に主張してたな。
> 続く「Register File」は、実際に命令を処理するにあたって、どのRegister Fileを使うか割り当てる部分だ。
> 「AG」「DC1」「DC2」と続くのが、データキャッシュからのデータ取り込みである。「Address Generator」によって取り込むアドレスを確定し、それに相当するデータを2サイクルかけてDC1/DC2のステージで取り込み、先にIRFで確定したRegister Fileに格納する。
大原よ、IRFステージでレジスタを読まずにどうやってアドレスを生成するつもりだ
途中のステージでレジスタに書き込んでどうするんだ
大原はAGUが一つしかないと思い込んでいるようだが(ポートごとにある)
http://origin.arstechnica.com/news.media/sv-diagram.gif それで
> Issueでは、どちらの命令ポートで実行するかが決定される(後述)。パイプライン図ではここから線が2本出ているように見えるが、実際は「どちらの命令ポートで処理するか」を示す1bitのタグがμOpに付加されるだけで、物理的にはまだ一本化されている。
こんな妄想を炸裂させているのか
団子が言うな お前も大原と大差ない
んなもん手前がドヤ顔で説明しなくてももっと正確な資料あるわいな Atomは4年は使ってるしな
まだ気付いてないのかな その突っ込みには重大な誤りがあるんだけど
団子さん、かっこいい・・・
濡れちゃうよね
団子はいつもドヤ顔だw
477 :
竹島は日本領土 :2012/10/29(月) 23:13:53.96 ID:Pk6lCYbJ
完成する頃にはARMが今より 下火になってそうな気がしてきた
opteronて事はarmサーバーが想定商品?
そ v8は最後のメジャーISAになるかもしれないのに、全く面白味に欠ける
int2000というちょい古めのベンチなのが、まあいかにもARMだなw
当然、2006を使わないのはなぜ?という話になっちゃうわな
2006は2000よりメモリを食うからじゃないの? Cortex A5xは4GB以上のメモリをサポートするけど実際に4GB以上のメモリを積んだ環境では 電力効率のスイートスポットを外してしまうという微妙なプロセッサだと思ってる
3年後に8GbitのDRAMを4個繋いだら電力効率のスイートスポットを外す? そんなバナナ
3年後かぁ。20nmってそんな先の話なんだな。 Microsoft的は64ビットARMはあまり好きではないようだけど。
そりゃ、MSの資産はx86に大部分寄ってるから 別のアーキテクチャが台頭したらMSの価値はその分下落することになる。 かといって64bitARM版Windows Server出したところで市場性はないから、 手をこまねいて見ているしかない。 面白いはずはないな。
armはタブレットやCE機器専門で棲み分けでええやん
おっと、NT4をディスるのはそこまでだ。
NT5カーネルはXbox360にも移植されてるけどね
AtomとBobcatの丁度中間あたり
>>498 AtomとBobcatってCPUコア単品の性能はそんなに変わらんやん
>>497 見るとA57は同クロックのシングルスレッドで倍くらい出てねー?
Pentium MとかAthlon IIに近いコア性能なんじゃ?
まずIPCだけを比べたいのかターゲット周波数も含めた総合的な性能の話をしたいのかをはっきりしないと
IPCは高そうだし750mWで2.5GHzって計画通りに行くなら結構性能高そう
知りたいのは周波数を合わせたときのIPCです。 ARMのコアは発熱を気にしないなら結構周波数を上げられるので。
>発熱を気にしないなら結構周波数を上げられる 何を根拠に
>>504 その図は電圧上げて周波数を上げれば性能は向上するという
定性的なアタリマエの話を説明しているだけ。
多少はあれどどんなプロセッサだってそうでしょうよ、
定量的なグラフではないので概念図以上の意味は無いね。
そのグラフをどう読むと「発熱を気にしないなら結構周波数を上げられる 」になるんだ
おっとかぶった
君が考えているような意味ではない
でも電圧上げれば3GHz超とか出てるから 結構周波数を上げられる、って言い方も そう間違いでもないような?
で、いつになったらARMでお手軽自作できるようになるの? 自作板でひたすらARMの話題を振り続けるくずぅさんw
ARMなど、絶対性能ではx86の足元にも及ばん。
まあ喚いてもまだA15自体の製品出荷されてないからなぁ。 どれも発表どまり。
>>511 でもTIもただ闇雲に4GHzとか書いてる訳じゃないだろうし
結構クロック耐性ありそうな感じがするけどね
TSMCの28nmで2.9GHzが3Wちょっととかって書いてるし
519 :
Socket774 :2012/11/04(日) 00:09:45.35 ID:nsPRnlbk
>>516 何が闇雲なのか意味不明。
全然理解していないようなので、誤解を恐れず書きなおすとTIのA15と
ARMのA15は初期設計図が同一なだけの別モノだと言っている。
いわゆるラボでの話だろうね>4GHz
>>519 どう別モノなのか知らんがTIが物理設計を最適化してても
それを含めてARMアーキの高周波数特性じゃん
A15だからステージ数が15+ってのは変わらんし
かなり高クロック志向なコアに仕上がってると言って差し支え無い
用途がマイクロサーバーとかなら3GHz超も普通に出てきそう
>>521 >それを含めてARMアーキの高周波数特性
4GHzのTI版A15とARMリファレンスの電力特性は同一ではないだろう。
スピードビンの違いだけで2.5−4.0のばらつきはあり得ない。
よって、それらをひとくくりに語ることが適当だとは思えない。
実際、オレが関わったA9はローパワーに振った為、X00MHzしか出ないが、
だからと言って2.5GHzのA9と同列に扱ったらおかしな話になるだろう?
まあ、魔改造品がどこまでオリジナルかって気はするな むかしサムスンがARMを無理やり1GHz越えで動かしたときのことを思い出す
>>522 物理設計やファブが違えば電力特性が同一なんてありえんが
そんな話よりアーキテクチャ的にはパイプライン段数が15〜だから
P6の10、NetBurstの20、Prescottの31、Core MAの14で
高周波数との親和性は概ねCore MAクラス
あとはプロセスとか物理設計次第って考えりゃいいんじゃねーの?
実際リファレンスのA15がTSMC20nmなら2W以下で3GHzってかなりじゃん
>>511 わかっちゃいるとは思うが、合成可能なソフトマクロIPのライセンスと言っても
パイプライン切りなおせる程に中身さわれるライセンスと、手を入れちゃ駄目ってライセンスがあるからな。
TIは命令セット含めて中身に手を入れられるライセンスだけど、中身に手を入れたコアなら
クアルコムのSNAPDRAGONみたいに別の名前で呼ぶのが通例だし、
Cortex-A15と言ってる以上は中身には大きく手を加えていないと考えるべき。
でも、
>>510 の端に書いてあるup to 4Gってのは
ぶっちゃけカタログスペ(ryだと思ってた方が無難だよww
現行のA9もカタログスペック上では40nmでupto 2GHzだしね
>>524 >リファレンスのA15がTSMC20nmなら2W以下で3GHz
そこからTIは4GHzと言っているから、一律A15は高周波数だと
なるのはおかしいと言っている
大本の話の流れ>発熱を気にしないなら結構周波数を上げられる
という話にはどう転んでもならない
ちなみにARMの出す消費電力はキャッシュ抜きの値だからな
その観点では、もはやSoCの時代なのでキャッシュだけといわず周辺全込みの電力で比較しないと意味はないかもね。
>>528 合成可能ソフトコアは、キャッシュ量がユーザー設定だからな〜
>>529 ARM自体はIP屋だから、SoC単位になるとねぇ。
用途違いのSoC比べてもってなっちゃうから…
>>528 まったく同一条件でもクロックイールドみたいな話でバラつきは出るだろ
一律とかそんな話はしてないつもりなんだが?
電圧やTDPを上げられる用途なら周波数もそりゃ上がるだろ??
よく判んないんだけどそれを否定してんの??
売りに出せる(買い手が見つかる)レベルで無理、眉唾って言ってるんだろw
>>532 >クロックイールドみたいな話でバラつき
スピードビンの話は既にした。その喩は不適当
>よく判んないんだけどそれを否定してんの??
というか、判断するだけの情報はまだ出てきていない。
律速要因はTDPや電圧だけとは限らない
そしてパイプ段数のみから推し量れる物でもない。
Ivy登場前にパイプラインはSandyから引き継ぎで22nmで
トランジスタが高速化しているから、Ivyはクロックアップ
し放題だぜIYH、と言っていた輩と何も変わらない。
同程度に愚かな話だ。
電圧上げるなら数割くらいのクロックの伸びしろはあるにきまってんだろw
このスレでいいのか分からんけどたるさん閉鎖
あらぁ・・・。 楽しく読ませてもらってました。 お疲れ様でした。
突然だったのでビビった 寂しくなるな・・・
過去の記事まで消すことなかろうに・・・
541 :
Socket774 :2012/11/06(火) 10:10:25.97 ID:cc30NzJr
うわーまじだ これは残念だなぁ まぁいずれ復活してくれることを信じてるよ
>>536 あんな手前味噌全開の妄想文章をいままで楽しく読めてたなんて……凄いなw
>>543 また…
あの68kからPowerPCに移った時の悪夢を
あのPowerPCからIntelに移った時の悪夢を
繰り返すのか…
こりないねぇw
Jobsがいない今の経営陣じゃ そう直ぐには移行の決断はできないだろ
信仰心の見せ所だろ、いわゆるビッグウェーブ 外野は黙って信者のおもしろ行動に期待してるだけでいい簡単なイベントでございます
御神体たるジョブズが居なくなったわけだからな。
移行したから生き残れているというわけ。
メリットが伴っての移行なら分からない話ではないが
いつか寄生している宿主の勢いがなくなったときには そこから出て行かなくてはならないので、そのときの対策は打っておくって感じ。
ジョブズはAppleの創設者にして経営難を立て直した実績があるからこそ慕われてるわけで そういう人物って皆無だよね クックは優秀ではあるだろうけど技術畑を知らないからね
>>544 雑誌やネットの記事だけから知識を得てましたって感じだったよね
そうでもない
X-Geneの4命令同時実行OoO3GHzのARMv8コアって素敵そう 2012年末までに製品化って当面は最高性能のARMチップになりそうじゃん
16コア、メモリ4ch、チップ全体で50Wぐらい?RASまでついてればそう安くはないよな。
>>513 消費電力1wどうしで比べてそんなに差があるとは思わないけど
medはスマホ分野で全然期待どおりに採用進んでないようだけど
メモリ積層化は22nmのPenwellから。 CloverTrail+もまだだし今の段階で採用機種がいくつか出てること点、企業は採用に前向きだな。
メモリ積層化のSoCで、しかも標準品ってさ スマホ作る側からしたら、採用しにくい製品だろ。 Android2.3からAndroid4みたいに、とりあえず基板そのままで メモリだけ増やせばなんとか動くってのを作るとき、SoCごと買い換えろ!ってな話で ぶっちゃけSoC作って売る側にとって有利になるだけだよな?
性能も上がって小型化もできる コストが妥当なら積層しない理由は機器メーカーにはない
PoPのDRAM積層なんて普通に採用してるやん AppleもA4,A5,A6と全部PoP使ってる
>>561 コストが妥当なら
ここが最大の難関だな
Core i7 3970Xは6-coreでHyperThreading technologyにより12-thread駆動に対応する。
L3キャッシュ容量は15MB 、メモリコントローラはQuad-channel DDR3に対応する。
周波数は定格3.50GHz / Turbo時4.00GHzとなる。
対応Socketは今までの“SandyBridge-E”同様LGA2011であるが、
TDPは150Wとなり、今までのモデルと比較すると20W高く設定されている。
ttp://northwood.blog60.fc2.com/
幸か不幸か、ARMではまともに動かんよ そんなARM要らないという人もいれば、 そんなOffice要らないという人もいるだろう
へえ、そんなにマイクロソフトの技術は低下してるのか
創業者で大きくなった会社は、創業者が手綱握ってないと、 客の誰も望んでいない、仕事のための仕事をし始めてしまうのだよ。 スタートボタン取り除いてみたり、野菜を売り始めたり。
花柄のマッキントッシュと申したか。
それは創業者の仕業
>>564 基本クロックが0.2GHz伸びてTB後クロックが0.1GHzしか伸びない
その上TDPが20Wも上がって150wとなると訴求力が足りない気がする
OC耐性もそう変わらなさそうだ
だって
新itaniumは動作周波数が一気に上がったな 歴代の製品を見ると10年の間まったくクロックが上がってなかったんだよな
素朴な疑問。 Out-of-Oderでなく、In-Oderでも、 コンパイルの時点で並列に実行できる命令を近くしておけば、 同等性能まで持って行けるのでは? 複雑なスケジューラを搭載しなくてイイ分、 ダイコスト的にも消費電力的にもウハウハじゃん。
μアーキテクチャごとにアプリを最適化する気か
OoOはキャッシュミスした場合でも後続の命令を実行でき、これがプリフェッチ的に働くので強い
577 :
574 :2012/11/09(金) 20:45:53.55 ID:jUDwPLA0
>>575 あ、そうか。
OoOするのはuOpsか・・・
じゃぁ、こんなのはどうだろう?
uOpsの命令列がバイナリになった実行ファイル(以後uOpsExe)を実行するとして、
最初からuOpsに対応した高効率CPUだったら、そのままバイナリを流してやればイイし、
旧式のx86バイナリからデコードするタイプのCPUだったら、
ランタイムやドライバで一旦RISC->x86にコンバードする。
578 :
574 :2012/11/09(金) 20:46:33.30 ID:jUDwPLA0
オーバーヘッドはデカいが、動かないことはなくて互換性は維持できるし、 新しい「最初からuOpsCPU」に買い替えればとても快適になりますよ!(゚∀゚) ってな具合で購買意欲も煽れる。
579 :
574 :2012/11/09(金) 20:50:22.33 ID:jUDwPLA0
>>576 それはキャッシュミスによるメモリアクセスを他の命令実行で隠ぺいするってことだよね?
インオーダーでも命令ウィンドウを相当広くしてやれば大丈夫じゃないのかなぁ?
それに今はハードウェアプリフェッチも活躍できるし、そもそもキャッシュサイズも膨大だ。
インオーダーでCPUをシンプルに保ち、コンパイラで色々頑張って並列処理させるというのを目指したCPUというのは そのものずばりでItaniumなわけですが・・・
μopsは命令長が長くコード密度が低いのでコアの外に出すとフェッチがたいへん
インオーダーで命令ウィンドウというところからして理解が間違っている
583 :
574 :2012/11/09(金) 21:03:28.01 ID:jUDwPLA0
>>580 Itaniumは何で覇権をとれんかったん??
>>581 なるほど・・・
x86はデコードが大変だけど、コード密度は高い。
RISC的命令はデコードは簡単だけど、コード密度は低い。
どっちもどっちや。
>>582 すんません、よく分かってないw
>>583 その発想が間違ってたので覇権がとれなかった
せめて予定通り出てればまだ目があったものを あとあの糞みたいなx86コア無くして今みたいなソフトエミュレーションモード最初から持つとか まあそれにしたってレジスタが多過ぎてダイコストが半端ないしそもそもパイプラインが全然埋まらないから 空命令を発行し続けるVLIW/EPICの弱点をいつまでも克服できないとか開発が遅れに遅れてパフォーマンスが全然上がらないわで そりゃユーザーも開発側も見限るわ、Oracleより先にMSが見限ったのは予想外だったけど
昔から互換性の高いほうが勝ってきたからなあ x86とほぼ同等なAMD64が出たところでIA64の命運は尽きた 互換性に対抗できる数少ない勝利の条件「安さ」なんてのもあるけど、IA64はむしろ高い側だった
587 :
574 :2012/11/09(金) 21:28:04.81 ID:jUDwPLA0
やっぱりインオーダーはダメかぁ・・・ こりゃ、ヘテロジニアスコアでがんばるしかねーな。
コンパイラの問題として、分岐をこえたスケジューリングが非常にやりにくいというのもあるね
結局ヘテロコアもプログラミングモデル変わらないといけないし既存コードでパフォーマンスが上がるわけでもなし AES-NIやVTみたいにアクセラレータが付加されたリッチなコアが4〜16コア並ぶ状況が当分続くんでねえかなあ GPGPUがHPCでしか普及しないのも要は「普通のプログラマ」が書けないからだし もっとFlopsが欲しい並列問題ってならKnightsに放り投げりゃ取りあえずそのまま動くわけだしな
基本ブロックを超えたスケジューリングは できるだけ勘弁してくださいっていう感じ
ハイパーブロック変換がんばってv(^^)v
VLIWとOoOの二種類のコアを用意しておいて、 どちらで実行するか、コード部分の特性に応じて切り替えるとかいう 論文を読んだ気がする
意味がわからん VLIWの命令を分解してOoOで実行するのか? それともVLIW用とOoO用に別のバイナリを用意するのか?
Thumbみたいに普通にモード切り替えでいいんじゃない メリットは薄いと思うけど
VLIWの命令充填率の低さ補いたいならItaniumみたいにハードウェアマルチスレッドするとか 投機実行スレッドで並列実行させてあたった方採用とかすればええねん
>>593 うろ覚えだけど、確か仮想マシンが噛ませてあって
通常はOoOコアを使い、プロファイル結果を元に
コード片をVLIWへ変換するって方法
intelのPARROTみたいなもんかな
Transmetaが健在ならばよもや・・・
よもや?
実際問題として、今のOoOコアは効率もいいし、分岐予測次第だがIPCも限界に近い 長いトレースを動的に最適化するアプローチも電力的にも労多くして益少なしだ 当面はマルチコアメニーコア以外にはなさそう コア間の同期と通信が貧弱なのは困り者だが、そのうちなんとかなるだろう
もうプログラマに負担かけてもいいから、 超効率が良くてオーバーヘッドも小さいプロセッサ作ってくれよ。 がんばってプログラムするから。 飯のタネにもなるしねw
応用にもよるがFPGAでがんばってくれ
FPGA遅いよ・・・(涙) 125MHzくらいで悲鳴あげやがるw 並列度で稼ごうとするも、 内部RAMやDSPはすぐ使い果たしてしまう。 やはりASICでギュウギュウに詰め込まれたCPUやGPUが一番だ。
じゃあ、リコンフィギュラブルもぱっとしないし Tileraとか
>>603 それはだいぶ旧い世代のFPGA使ってるんじゃ
Virtex-5(スピードグレード-1)でも250-300MHzぐらいは狙えた
最新世代なら500MHz前後は行けるんじゃね
>>606 うん、Virtex5は高性能だった。
でも、量産向けのCycloneとかで作らんといかんのよ(涙)
あ、Xilinxの場合はSpartanだったか。
初代Cyclonは100MHzぐらいが限界だったな。
> 超効率が良くてオーバーヘッドも小さいプロセッサ作ってくれよ。 これCellだと矛盾してるんじゃね? たとえば8ビット値のロード・ストアのコード書いてみればわかるけど何命令もかかって決して効率はよくないよ 向いてる演算が限定的。 プログラマに負担がかからないのと高効率は両立しうると思っている。 高クロックはリーク電流が増えてダメ、高IPCも4並列程度で実用上の限界。 そして第三局は「高オペレーション密度」。 よく使う演算に特化した専門の演算ユニットを作って複数オペレーションを1つに纏め上げることで 性能を引き上げる。 命令数こそ増えるが高度なビット演算が1サイクルのスループットで可能になる。 最近のFPGAも単純なビット論理だけじゃなくて加算器見たいなよく使うのは あらかじめ用意してるし。
CISCの王道だね。今はマイクロコードによる実装にはならないと思うが。 省電力目的ならgoogleがAndrod の頻出コードのハード化を研究していたような。
>>611 それっぽい書き込みしてるけど、その辺によくいるチンピラ程度なんだね
団子は結果ありきだから持ち出す例がいつも極端なんだよ
団子は大原といっしょで願望や妄想にあわせて事実をねじ曲げるタイプだな
↑どこぞのARM厨と一緒で単発IDで事実を捻じ曲げるタイプだな
団子さんも単発IDじゃないですか〜w やだ〜w
top500 にXeon Phi のシステムが7位を含めて 7つほど入ってるね。LINPACKなら理論値の70%くらいか
寧ろ気になったのはopteronとケプラーで一位になった機種 価格も一番安そうじゃないか?
DOEすごいなー
ジョブズ一周忌だけはPPC搭載花柄iPadで追悼したいな
実アプリで実行効率どんぐらい出るもんかね DGEMMだとCypressで90%、Tesla(G200)70後半ぐらいって記憶があるが
624 :
MACオタ :2012/11/13(火) 22:08:05.84 ID:Ho/6lUh2
IBM がロシアで行ったPOWER7+発表のプレゼンにPOWER8の開発状況の記載があります。 www.ibm.com/ru/events/presentations/astana2012/boyko.pdf (P.8) ・More Cores ・Larger Cache ・4th Gen SMT ・Reliability ++ ・Accelerator ++ ・22nm ・High Level design complete and in implementation phase
625 :
MACオタ :2012/11/13(火) 22:32:53.30 ID:Ho/6lUh2
こちらも POWER8 の話。このプレゼン、主に IBM 謹製 HPC 向けシステムをネタにしてハードウェアの実装のせいでプログラマが苦労する…という話題なのですが、P17に POWER8 における VSX ISA の改良が示唆されています。 xsci.pnnl.gov/PPME/pdf/Almas_pres.pdf -------------------- ■No instructions to communicate between VSX vector registers and fixed-point registers - Units designed by two different committees ■Solutions: bounce through altivec registers; bounce through cache ■Power8 will fix this --------------------
まあいくらGPR-VR間の転送命令があってもBulldozerみたいにround-tripで20サイクルぐらいかかるようなタコ実装じゃ困るんですけどね
それよりAltiVecは即値でシャッフル/シフト/ローテートができないのがすげー使いにくかった記憶があるけど そのあたりは改善されたのかな
>>627 イミディエイトがなくてレジスタのみ?
PPCは結局使わなかったのでわからん。
そ。まあ5bitのimmを全レーンにbroadcastする命令はあったから シフト/ローテートはまだマシだったけどね シャッフルに関しては1バイト単位でpermuteする命令しか無かったから そもそもimmでは不可なんだが、4バイト単位で並べ替えたい時も わざわざメモリ上にpermute vectorを用意せにゃならんので面倒な事この上なかった 調べてみるとVSXでは倍精度のみimmでシャッフルできるようになったみたいね
>>629 解説ありがとう。
まーRISCらしいって言えばそうだけど、アレだよね。
そんなことで面倒くさがっていたらSHなんて…ブツブツ
めんどくさいプログラミングは悪だ。
>>632 ARMのアセンブラはめんどくさいですよ…
>>633 今度の仕事はARMで組まないといけないかもしれない・・・
RISCのアセンブラとかヤダw
x86ラブw
x86ラブって……おまw
アセンブラに関してはx86-64はかなーり天国だと思う windowsだとcalling conventionがちょい嫌な感じだけど ARMはまだやりやすい。PPCは最初スタックフレームが訳わからんかった。
637 :
レトリック君 :2012/11/15(木) 19:57:49.95 ID:lDjGfbb0
>>636 x86_64のABIはLinux(のgcc)もけっこう複雑だよ。
ググレばpdfの仕様書が見つかると思う。
単に慣れじゃないの('A`) x86に慣れてる人がいじったら、そりゃx86が一番楽だろ('A`)
RISCは書くときはもかく読むときは辛いね
>>637 ABIといってもcalling convention以外は特に意識する必要はないでしょ。
x86-64のスタックフレームの制約はスタックトップのalignmentがある程度。
そこそこレジスタが多く、そこそこの数の引数をレジスタ渡しできて
スタックフレームの構築が楽で、IP相対アドレッシングが出来るのでPICなコードの記述も楽。
定数の扱いが楽だし、多くの命令でメモリオペランドを使える。
慣れ以外の理由でx86-64が他と比べて天国だと思うのは以上の点。
641 :
レトリック君 :2012/11/15(木) 21:44:27.15 ID:B9kFYm8U
>>640 g++-4の途中で仕様が変わったc++のシンボルのnamespaceあたりの複雑さは別格として、
いろいろな型の引数を持つ関数はどれがどのレジスタでどれがスタックに渡ってくるか、
構造体の渡し方や返し方、いわゆるcalling convention、
少しでも性能上げるため効率よくすることが目的なんだろうけれど、結構めんどくさかったがなー。
まあセンブラで書く面から見たアーキテクチャとしては、書きやすい方だと思ったけれど。
え、OMAPなくなるのかよ
>>642 Samsung いれるならAppleも。
そしてルネサスェ……
Appleは他社向けには作ってないので除外しといた あそこの場合作ればiデバイスという超高付加価値製品に入るから気楽だな
Samsung って外販してたっけ
>>642 omap高速だったのに残念だな
しかしLGもサムに対抗して独自チップ出すそうだから商売的には正解かも
完全に傾く前に撤退する判断の速さは見習いたい
>>642 って、NVってあったわ。すまん。
俺がNVをディスってた
>>642 アマゾンがTIのモバイルチップ部門買収するかもって報道が出てたけど、関連するのかね?
>>653 もちろん。製品が売れるなら事業は売られにくい。
もちろんAmazonはTIの代わりにOMAPを売りたいのではなく、KindleとデータセンタにARM SoCを最適化させたらどんな価値が生まれるかを考えている。 CPUコアはかつて半導体の中心だったが、いまや関心はその周辺に何をどう組み合わせるかに移った。
近いうちに中華SoCにみんなしてやられたりして
>>655 intelは莫大な市場を失いそう
Itのリーディングカンパニーの一つamazonが成功すれば他所もマネするだろうしamazonは実績作って大規模システムも売る気かもね
Amazonは絶賛赤字計上中ですが クラウド市場にVMware自ら参戦 そのCEOが元Intelのゲルジンガーってのが面白いな。
amazonって創業以来赤字続きだったはずだが、黒字になった期間あるんだっけ それにしてもPhiはすばらしいな
営業利益862 Million US$ (2011年12月期)[4] 純利益631 Million US$ (2011年12月期)[5] 総資産25,278 Million US$ (2011年12月31日時点)[6]
>>658 ああx86対ARMっていう構図でいうと、
VMWareはx86陣営にあたるわけか
べつにx86上でARMマシンのVM大量に走らせるとかでもいいんじゃね んなことするぐらいならネイティブ実行できるx86仮想化のほうが効率いいけど
龍芯でx86エミュを
AtomにAVXが実装されるのはいつ頃になるんですかね・・・
amazonに対抗して、Koboちゃんがi.MXを買い取る展開に期待
まさか自前のCPUぐらい持ってないとIT企業として素人という時代が来るとはな
団子はFFT使用することあるのか? こんなのかなり特殊用途でしか使わんと思うが・・・ 確率密度求めるとかやるのかな
信号処理でよく使うよ。
まー確かに俺個人で一番使うのは単精度の4x4行列積を大量に・・・とか?w Phiだと基本これで良いから楽なんだけども(インターリーブする必要があるが) vloadps zmm0, zmmword ptr [A] vloadps zmm1, zmmword ptr [B] vmulps zmm2, zmm0, zmm1{aaaa} vmadd231ps zmm2, zmm0, zmm1{bbbb} vmadd231ps zmm2, zmm0, zmm1{cccc} vmadd231ps zmm2, zmm0, zmm1{dddd} vstoreps zmmword ptr [C], zmm2 HaswellってFMA2個に対してshuffleユニット足りなくないかなと思ってる LRBniみたいなSwizzleつきFMAがあればレジスタをケチれるんだけど。
団子は、あの団子アイコンの死アカ以外のtwitterアカは持ってないの?
最近のGPU内蔵CPUの場合、ディスクリートGPUに比べてPCIExpressを経由しないで済む分、 CPU->GPUの転送が高速なのかな? まだメモリ空間までは統合されてないから、形式上、CPUから一旦、GPUに割り当てられたメモリ領域に コピーされるんだろうけど、LastLevelキャッシュに乗ってれば、短レイテンシでコピー可能で、 ディスクリートGPUへのコピー速度を上回るのでは?
CPUとGPUの間でデータが行き来するケースは少ないので、あまりご利益はない
SSEと同じ感覚で使えってのは無理だね。 汎用レジスタ-*MMレジスタ間の転送が1サイクルでできるのはすごい便利なんだけど
そもそもGPUで実行すれば速くなるようなものは並列度の分だけ帯域を食うわけで レイテンシだけ下がってもね
別のものだから別の感覚で使うってことだよな使うにしても
レイテンシが性能に影響するのは隠蔽しきれなかった時なわけで GPUのように粒度の非常に荒い計算しかできない場合には低レイテンシでもあまり関係がない Phiならうれしいかも
681 :
675 :2012/11/18(日) 11:06:59.43 ID:v1KJItwm
>>676 GPGPUでは一般的じゃない?
>>677 SSEと同じ感覚で使えたら最高なんだけどなぁ。
>>678 >>680 SSEでやるには重すぎで、
dGPUでやるには軽すぎて、カーネル起動に時間がかかり過ぎたり、
スレッドが十分に立ち上がらず、メモリアクセスストールを隠ぺいできない。
そういう微妙な位置付けの演算というのがある。
というか、直面している(汗)
次の世代のXeon PhiでP5ベースのx86コアからAtomコアに置き換わるといわれてるけど
そのメリットって何だと思う?
たとえば、より高クロックで動作する。
多分14nmの新Atomコアは2.5GHz程度でも動作すると思うんだ
一方ベクトルユニットはクロックの半速の1.25GHz動作にとどめる。
ベクトルユニット側から見てベクトル演算命令の供給が最大2倍に増え、実効性能比が上がる。
Core*には及ばないまでもそれなりのスカラ性能を発揮する。
そうすると、CPUとPhi側で無理に連携しなくても、まるまるPhi側に投げちゃってもいいことになるよね。
もしこうなれば
>>681 氏のニーズはある程度は満たせるかもしれない。
フロントエンドと演算器で周波数のドメインまで変えちゃうといろいろ厄介な気がする
684 :
675 :2012/11/18(日) 23:53:12.57 ID:v1KJItwm
>>682 >そうすると、CPUとPhi側で無理に連携しなくても、まるまるPhi側に投げちゃってもいいことになるよね。
すばらしい。
たしかにスカラ演算能力がそこそこ高けりゃ、丸投げしたい。
Intelは今もPhiをCPUコアに統合するプランを持っているんだろうか?
統合チップでそこそこの値段で手に入るようになる日が待ち遠しい。
>>683 Pentium 4で経験済みだよ。
SIMDユニットはメインクロックの半速、FastALUは倍速。
Phiのコアはどこまでx64なのかよくわからんからな インテル以外のツールベンダーが参入しやすくなるなら大歓迎
ABIについてはGNU binutilsにK1OMの名前でコミットされてる。 そのうちGCCとかの開発ツールも使えるようになるでしょう。 Phi上でLinuxが動くと言うことは事実上オープンソースOSは何でも動くということ。 CellのときはSPUはライブラリを経由して自前で触るしかなかったけど Phi用のオープンソースの開発ツールは俺も探してる。 命令セットが単純だからわざわざ自前でYASM改造してる最中だけどwww あ、あくまで趣味ね。 Fixstarsあたりが1台単位で買えるカード出してくれるなら個人で購入してみようかしら なにかしら儲けの匂いがする。
688 :
MACオタ :2012/11/19(月) 06:23:43.44 ID:RjfJdDqk
様々なプロセッサでの実用的ベンチマークとして、7-zip の圧縮/解凍速度を比較したサイトが公開されていました。 結果のMIPS値はCore2/2GHzを 2000 として規格化しているとのこと。FPU, SSE, マルチスレッド対応は無効でコンパイルされているとのこと。 //www.7-cpu.com/ シングルコアの結果をいくつか抽出してみるとこんな感じ。 CPU 圧縮[MIPS] 解凍[MIPS] Cortex A9/1.2GHz 790 1080 Cortex A15/1.7GHz 1850 1830 龍芯3A/900MHz 476 650 POWER7/3.55GHz 2700 3350 AMD K8/2GHz 1800 2080 Intel Atom/1.6GHz 700 900 Intel SandyBridge/3.1GHz 3830 3430 (Turbo disabled) ソースやバイナリも公開されていますので、自分で試してみることも可能です。
>>687 Xeon Phi の開発ツールなら、公開されているMPSSに含まれていますよ。
//software.intel.com/en-us/articles/intel-many-integrated-core-architecture-intel-mic-architecture-platform-software-stack
当該サービスを開始すると、良くあるPCクラスタ用OSのように MIC カード側にOSを配布してブートしてくれるとのこと。
起動後は ssh や付属のツールで通信できるようです。
ストレージOS専用で使えるようなDSP兼DMAコントローラを備えたASICとかねーのかな?
SandyBridgeはええな 圧縮が速いのはメモリか分岐予測か
AES-NIじゃないの?
電力あたりやトランジスタあたりで割ると面白い
A15はCore2並のIPCなのか そしてAtomェ…
このテストではSSE不使用なのでまだ変身を残しているな。 圧縮はRAMの速度依存(圧縮辞書は32MBでキャッシュに収まらない)、展開は整数演算依存だそうだ。 モバイルは急速にバスを拡大しているので、デスクトップCPUの比較優位は今後揺らぐかもしれない。
命令セットがバラバラなのに MIPSってどういうこと?
Drystone MIPS から始まって、CPUの相対性能値はMIPSと呼ばれる慣習がある。 この場合のInstructionは、強いて言えばCore 2 2GHzが1クロックに1命令処理するとみなしたときの仮想的な命令のことだ。
>>688 公開されていましたって、ずっと前からあるし
最近Cortex-A15の結果が追加されただけ
しかもその肝心のCortex-A15の数値を写し間違ってるし... compressionは1850じゃなくて1350な
辞書は全部で32MBかもしれないけど辞書内の語句のヒット率は 偏ってるよな?
Cortex-A15の寿命はあまり長く無さそうだな。 本命はCortex-A57だし。 Atomの勢いを止めるために中継ぎで出てきた感じ。
>>699 Samsung Exynos 5250 (Cortex-A15) (2 cores)11700 1350 1830
2 2270 3560
4 2450 3540
4スレッドでi7 3960xの1/10前後か
価格や消費電力も1/10以下だけれども
とってもご機嫌ななめだわ!
現行のAtomよりFP速いからFP性能十分だとか思わないけどね SSE*はSIMDの論理レジスタ少ないから、とくにレイテンシの大きいFP演算は レジスタリネーミングがないとろくに性能出ないってのはわかりきったことだから
脱半島、脱Q社依存!
国内メーカー連合、アクセスネットワークテクノロジがんがれ!!
ドコモ、日韓のスマホ半導体合弁中止 技術流出懸念
http://www.logsoku.com/r/newsplus/1333377457/ > 富士通など国内メーカーは半導体技術が海外に流出するのを懸念。
> 技術を相互にオープンにしたいサムスン側の条件提示をのめず、交渉が行き詰まった
↓
富士通タブレット「ARROWS Tab」に載る、“国産”通信処理プロセッサ「COSMOS」とは
http://www.itmedia.co.jp/pcuser/articles/1211/20/news092.html > 国産CP(通信制御プロセッサ)で初めてLTEをサポートした従来チップ、
> 開発コード名:SAKURA+UBB4の次世代版として展開し、
> GSM(2G)+W-DCMA(3G)+LTE(3.9G FDD、TDDともに対応)の
> マルチ技術を1チップでサポート、100Mbps超のデータ通信に対応
> 「Qualcommの現世代同等性能のCPと比べ、消費電力は2割ほど低い」(説明員)
> 「ANTはアプリケーションプロセッサベンダー(NVIDIAなど)とも
> 協調・連携しながら進めていく。」(ANTの坂田社長)
こりゃIntel独走だな。 ついにプロセス競争で誰も付いていけなくなった・・・
まずいいつIntelが28nmはじめたのかと ワシントンリポートのまとめになってないまとめかテメエ
Intel、14nmうまく立ち上げられるのかなぁ・・・
確かにIntelが先行してるからって14nmでつまづかない保証は何もないよなあ
14nmプロセスに行く前に、21nmプロセスとかの段階があるだろう。 28nmプロセスで先行している以上、14nmプロセスに行く前のひとつひとつのプロセスの課題を クリアしていけば、躓くことはない。
クリアできればそうだけど、できるとは限らない どうせどこかで限界にぶつかるわけだし、先行してる分、先に限界にぶつかる可能性は高い
既に始めてる他社を巻き込んだCPU以外の省電力化がそれじゃないの 規格みたいになっちゃえばintel以外のCPUに乗り換えられなくなるし
今、Intelは22nmじゃないのか?
>>714 65かその前で躓いたと思うけど
そして今も苦戦してるとか読んだけど ライバルよりかなりマシだけど
>>716 pcで散々苦汁を舐めてるだろ intelだけ儲かって他はどこも儲からないって路線
だからトップシェアのhpですらpc事業を売りたがっていた
スマホ、タブで同じこと繰り返したくないよ 他に儲かりそうな逃げ場がないのに もっとも儲かってるのはapple samsungくらいらしいが
そもそもOMAPで15ドル、Tegra3 82mm2で20ドルがラインなのにintelがここに参入して利益を出せるのか
しかし放置していたらそれこそ削り取られて最終的に死ぬだろう
一応流れをせき止めようとはしているみたいだけど、うまくいってないみたいだが
130、90、65、45、32、22、14、10、7、5、3って完全に70%になってないね。 何で22の次は16じゃないんだ?
>>721 インテル以外では16nmでやるメーカーもあるみたいよ
16相当よりもゲートピッチを縮小できたからでは?
結局パソコン市場は、自社製品の差別化ができない市場になっちゃってるからな Appleは例外として、あとは自社で何か工夫しても、Windows標準と違ってたら不便だから嫌われる 標準の機能だけだったら、素人が組んでさえ十分な性能と耐久性がある で、価格と納期以外でメーカーが工夫する余地がほとんどなくなってしまった
EUVとは違う何かか!?
富士通>>>Qの証明
ドコモ/au版「Optimus G」を比較する(後編)――通信速度やバッテリーの持ちはどう?
http://www.itmedia.co.jp/mobile/articles/1211/22/news064_2.html > 検証時に限らず、L-01Eでは本来LTEエリアであるはずの場所で、
> スリープ解除後、数分〜数十分の間、LTEで通信できない事象がよく
> 見られた。この場合も、F-05Dの方はやはりLTEで通信できていた。
>
> これは筆者が今まで検証してきたXi端末での挙動面での
> 経験則の話になってしまうのだが、L-01Eも含めて
> Qualcomm製のLTE通信チップを搭載しているXiスマートフォンでは、
> 程度の差こそあれ、このような現象がよく見られる。
>
> 一方、他社製のチップを搭載している端末(F-05Dや
> 「ARROWS X F-10D」)では、そのような現象は「弱電界」と
> 言われる電波の弱い状態でない限り起こらない。
>
> ドコモのXi端末の多くがQualcomm製チップであることを鑑みると、
> この現象は看過できないはずなのだが……。
やっぱり品質なら日本だな。
450mmシリコンウエハーとEUVリソグラフィーの導入でおそらく3.5nmか2.5nmまでは叶だろう。 でもそれより更に微細化するならカーボンナノチューブ&グラフェンを実用化してシリコンと決別 するしかないね。これが実現したら1nm以下も可能になる。 ただ10年以内に実現する見込みはほぼ無い。20年後に675mmウエハーとEUVリソグラフィーの後継の 組み合わせで1nm以下になるだろう
一方TSMCは14nmから16nmに後退した。 28nm ARM vs 32nm Atomでほぼ性能互角とするなら、16nm ARMと14nm Atomなら 理屈上は実質1世代分Atomのほうが引き離すことになる。
狸を皮算用するこの流れはAMDっぽいな
あと、32nmのAtomがいま戦ってる相手って、40nmのTegra3じゃない? そして、16nm TSMCと14nm Intelであがる収益が同じだったら、 高収益企業を強いられているIntelの負けでしょう。 そもそも、Windows8がご覧の有り様なのに、Windows タブレットは市場あるんでしょうか?
それは28nmの需要が逼迫してて十分に供給できないからだろ?
だから28nmが潤沢でないこの間に Intelはもっとアゲアゲでいかないといかけなかった。 やっぱり需要ないんですよ、x86スマフォ。ARM Windows と同じくらい。 バイナリ囲い込みの強力さは、まさにx86の歴史が示す通りでしょ。
EUVは実質死んだ
先月ASMLがCymer買収してたし、まだやる気っぽいけどね
TIはスマホ向けから撤退して車載・マイクロサーバ向けのハイエンドに特化するようだけど こっち方面ならAtomも勝算あるんじゃないかしら? 28nmでSoC1チップ50ドル程度だし。
EUV死んだって事は遅れをとってる日本勢にも勝機がある かなぁ・・・多分ねーだろうな
EUVはASMLの一人勝ち 日本企業が開発を再開して後追いしようにも半導体メーカーの ファブレス化で納入先の企業は減り、残ってる企業もASMLと 結びつきが深くなってるところばかり
ありゃ大金をドブに捨ててるだけだよ ニコンやキヤノンはEUVの光源問題がどうにもならないことをよくわかってる
代替なしでそれを言っても詮無いような
人類は今、進化の岐路に立たされているのだ
EUVは実用化出来ないから インテルの一人勝ちになっちゃうんだろうな
EB直描の時代が
あと数十年後にはpm時代が来るのかな?
パラレルで
露光に匹敵する並列度を稼ごうと思ったら、世界中をFabで埋め尽くさないといけないぞw
ステンシル使ってスタセルベースの設計を高速に直描する技術なんかも研究されている
EBで速く描くことができるのか!? こりゃサブ1nmも夢じゃないな・・・ ラボレベルとかではそういう超微細なプロセッサとか試作してるんだろうか? 見てみたいぜ・・・ジュルリ
Intelがスマホ参入するのにARMと同価格帯でSoCを売らないと競争できないが ARMの高性能化によりそれと競合するAtomも高性能化しないと競争できない その低価格、高性能化したAtomにPCユーザが流れると より高価格で売れていたCPUが売れなくなる そうなるとIntelの利益は激減してしまう
ARMが64bit化し、スマホに4GBまたはそれ以上のメモリが搭載されるようになると 扱えるメモリ容量を制限するというやり方もできなくなる
>>752 もう既に来年のモデルで3GBと4GBのスマホを製作しているメーカーがあるようだ。
4GBの方は完全に試作モデルで来年は商品化されることは無いだろうが。
スマフォはこれ以上大容量化するより 不揮発メモリ化したいところだろうな
>>754 実用化は64bitARMより後になりそうだがね
液浸リソグラフィの次はEUVリソグラフィーに行く前にダブルパターニングを中継ぎに したほうがいいな。一部の日本企業はダブルパターニングでしばらくしのぐみたいだし
全世界でそうでしょ
↑ごめん、「1サイクル当たり256bitのロードしかできない」に訂正。
そりゃロードと演算の比率次第だな。 ロードの比率が高いコードではSandyだと256bit化しても大した効果は出ないだろうね >AVXを使った256bitの二項演算のスループットが2になっちゃうよね そりゃ全ての入力オペランドを毎回メモリからロードしなきゃいけない状況なら 実質的なスループットはそうなるがね Haswellでは256bitロード2つと256bitストア1つを並列実行できるから ロードのスループットに対する制限は緩和している。
761 :
758 :2012/11/25(日) 14:57:18.41 ID:q7Ibt3rZ
>>760 ありがとう!
やっぱりそうか〜。
Haswellでは改善されるんだね。
AVX2で整数演算にも対応するし、
AVX本領発揮だな。
それみて解らないとか言われたらどうしようもない
Pentium4ってL1命令キャッシュないんだっけ?そこまで尖ってたかな。
つーかSandyのデコーダとuop cacheを縦続接続させてるその図はおかしいよ それにuop queue+LSDの構造はSandy以降にもあるしな
Nehalemまでは128ビットLoadユニット×1でやりくりしてたので 256ビットロードでも32/64/128ビット値のブロードキャストはロード1回分で済むので 行列積なんかではそれほどLoadユニットのスループットはネックにならない。
電力性能もトランジスタ当たり性能も凡庸もしくは劣悪だったから。
・・・ ブルのアーキテクトはクビだね・・・^^;
CMTとブルの性能は全く関係ない Atomからi7まで性能全然違うのに全部SMTだからと一括りにするようなもん
ブルができない子なのはツールが悪かったという話も
ツールの選択の時点で勝負はとっくに始まってますがな
やろうとしていることは悪いとは思わないし ある意味成功しているともいえるけど ピーク性能で見比べると残念だよね
始まったんではなく決まったという意味だよ
たしか設計を一部自動化させたんだっけ? そこが足を引っ張っちゃったか・・・ 内蔵GPU性能が高くなかったら息の根を止められてたね。
自動設計を全く使わないことなんてあるのかね
GPU部門とのクロスエンジニアリングがどうのこうのが言われてたからな GPUの設計と共有できるブロックはなるべく共有化+自動化にしてるんだろう CPUの開発の遅れはGPUとかにも影響する可能性は高い
そもそも1コア当たりのトランジスタ減らして性能と食う電気抑えて、 代わりにコア数増やして勝負するというんじゃなかったっけか。
GPUが場所をとるからCPUをコンパクトにっていうのが最初の着想?なんじゃね 結局Bullの開発が遅れたから、初のAPUとしてk8投入→ハイエンドしか残ってないからコア倍増に逃げた
シンプルなほうが性能それ自体は上げにくいけど効率は上がるから たくさんのシンプルなコアをってのは、あの当時よく言われていたよね cellなんかもその流れかな
シンプルな方がってそりゃ当時っつーより今も昔もだろ GPUやMICなんかはその極地のシンプルコア ARMのbig.LITTLEなんかはそういう特性を踏まえた性能と効率のバランス取り 問題は汎用処理だと大概アムダールの法則で並列化出来ない処理に引っ張られるってんで その部分の高速化をどうするかという所で異種コア混合プロセッサーだっつー流れになった だからAPUがGPU側の高並列コアと処理分担させる展望だったなら 半端にシンプルコアでTLPの高いビッグダイを採用してスループット狙ったのはちょっと意味不明
もうAMDにはbrainiacは無理なのよ
>>783 Bulldozerがシンプルコア??
いかにCPUとGPUの役割分担が大事だといっても、複雑で高IPCなシングルコア+GPUなAPUなんて用無しだろ
なんちゃって2コアを実現するために、Bulldozer はむしろ複雑になって しまっていると思うな
低IPCな整数コア2基とfpコア1基を1つの複合モジュールとしたヘンテコCPU インテルが2コアの場面で4コア、 インテルが3.xGHzの場面で4GHz、 ってな具合で競合をマーケティング的な論理だけでやっつけようとしたんじゃないかね?
>>785 とりあえずCore MAとの実効IPC格差を埋めなきゃAPU自体洋梨な状況だが
問題はBullの1モジュールがSandyの1コア(SMT)より遥かに大きく消費電力も食うのに マルチスレッド性能がせいぜい同程度でしかないこと。 当然シングルスレッド(整数コアの半分が遊ぶ)だとお話にならない。 スループット志向ならシングルスレッドで負けるのは仕方なくても マルチスレッドで平均2-3割程度は上回らないと割に合わない。
「2コアフュージョンしたらダメだったから戻すね。てへぺろ」まで含めてギャグだったのに 途中で鐘一つ鳴って退場させられたのがAMD
Apple A6はPWRficientを作った旧P.A.semiの設計チームが徹底的に電力管理やってるから 消費電力を抑えられてるんであって、魔法でもないと無理ってことでしょ。 20nmの次は20nm+FinFETに過ぎない自称16nm。 どうやら魔法はなさそうですね。
EUVリソグラフィーにいきなり行かないでダブルパターニングを中継ぎとして採用しようと言う メーカーの方が賢い気がするな。インテルなんてダブルパターニングを採用しないで いきなりEUVに行こうとしているし
うまくいけばEUVのほうがお得ってことはねーの?
Intelは45nmからダブルパターニングを採用してますが
EUVや450mmシリコンウエハーは10nmからかな? 2016年とか書いてあるみたいだけど2018年ぐらいになりそうな気がする。 インテルでこれだからTSMCやGFなんかは2020年ぐらいになるんじゃない? 日本メーカーは更に後になりそう
富士通脱落、ルネサス脱落、エルピーダも東芝も脱落寸前で 日本勢は誰も10nmまで残らないような。
インテルがスキップするのは既に採用しているダブルパターニングではなく
トリプルパターニング。ダブルパターニング→EUVと言うのが数年前からの計画。
>>799 円高さえ是正されればなんとかなると思うよ。今の現状は異常な円高が原因だし。
円高も要因の一つだが、海外勢にキャッチアップできない大きな問題は別にある。特にルネサス。
802 :
Socket774 :2012/11/29(木) 17:16:09.22 ID:C9L6D4Vm
省エネ、節電で今すぐ原発いらないとか言ってる政治家がいるしなあ 原発である必要はともかく電気の安定供給が無くなりゃ 今以上に日本に工場置く必要が無くなる
>>801 ルネサスは、何かもう車載に特化してそれ以外はやる気ナクネ…
既に成立した契約から手を引くわけないでしょ 新規がないだけで
いや興味があるのは今後だよ。 「WiiUのような案件」≠「WiiUの案件」
売れて数千万台のWiiUがおいしいかどうかわかんないけどね 家電にも載ってゲーム機にも、なら美味しいけど、ゲーム機専用じゃ食えないでしょ
逆に聞きたいけどルネサスってWiiUに利幅とれるようなIP提供してたっけ?
WiiUってWiiと互換取るためか知らんけどG3ベースで1.2GHzなんだって? 近年希に見る大失敗になりそう 携帯機器向け載せた方がまだマシなレベルじゃ
外国でもう売ってなかったっけか。
ARMはCortex-A15からでしょうね。Cortex-A9はインテルと戦うには力不足。
A15になっても実際にメモリが繋がってる帯域幅が32bitのままじゃ同等なんてとても無理じゃね…
Appleのはメモリ幅がっぽりとってるんじゃなかったか
AppleはずっとPCと同じ64bitデータバスだね。 ARMがA9 MPcoreを発表したときはAtomより速いって吹聴してたのになー レジスタ上でデータをこね回すのだけは得意だけどメモリの読み書きは苦手でしたという 想定どおりのオチがついたわけで。 CPUコアの性能自体は4年前の45nmのN270あたりからほとんど変わってないのに 急に高性能になったになったかのような錯覚を覚える今日この頃。 Atom自体はすげー遅いぞ!
CoreMark(笑)で勝利宣言してたな
A15もDhrystoneやCoreMarkだけはクロック当たり性能Phenom X4なみですから
まもなく次世代Snapdragon登場:
低消費電力と高パフォーマンスの両立 「Snapdragon」の開発思想
http://www.itmedia.co.jp/mobile/articles/1211/30/news032.html 説明会の冒頭では、2012年3月まで
Intelのシニアバイスプレジデントで
ウルトラモビリティ部門のジェネラルマネジャーを務め、
8月にQualcommのシニアバイスプレジデント兼CMOに
就任したばかりのアナンド・チャンドラシーカ氏が
Qualcommの事業の概要や注力分野を説明した。
同氏はIntelでCentrinoやAtomといった、モバイル向けの
プラットフォームを立ち上げてきた経歴を持つ、
PC業界ではかなり名の知れた人物。
IT業界の時流の変化を如実に感じさせる一幕だった。
>>821 ARM勢の進化はすごいな
ATOM完敗じゃねーかw
「よく使うとこだけ強化」ってのは悪くない選択だと思うけどね ちゃんと「よく使うとこ」になってるかどうかは、タブレットとかのソフトやったことないので知らんけど
いや、A9出たときに既にAtom負けてたんですが。ARMの大本営発表ではね。 とりあえずA15は20nmにならないとスマホには使い物にならないし Atomだっていつまでも梃入れしないわけではない。
>>824 CoreMarkだけ強くて実アプリがボロボロってのはどこが強化されてるんだろうなと思うけどな
消費電力増えるからメモリ帯域控えめ、単価あげられないからキャッシュ容量控えめ
このあたりが大本営ベンチほどにはARMの実効性能が振るわない要因。
逆にスマホ用という足枷をとってやるとそこそこ伸びそうな気はする。
>>825 28nmでA15のスマホは来年大量に出てくると思うよ
バッテリーもbig.LITTLEで上手く体裁を整えるだろう
要はファブのスループットの問題でボリュームが確保できれば
タブレットとスマホでチップ選別、振り分けが行いやすくなり
来年はハイエンドスマホからCPUの世代交代が進む
いま28nmで製造されてるのってApple A6くらいかな?
A6は32nmじゃないのか
A6は32nmで
>>821 のExynos5と同じプロセス
まもなく28nm化したExynos5450に移行するらしい
KraitはTSMCの28nmだな
Cortex-A15でAtomと正面から戦える性能にようやくなる。 そして、大本命のCortex-A57に繋げるわけだ。 Cortex-A9は残念ながら力不足は否定できない。WindowsRTでMSが全然やる気が無いのも Cortex-A9が低性能だからだろう。Cortex-A15で本気を出して、Cortex-A57で成熟と言うのが 狙いだろう
どの世代のAtomとよ? 今のAtomなら45nmから全く進化していない。 22nmのは最早別物。
スマホとかのSoCはな〜 特にデバイスがな〜 特に中華系とかは…ってか、この手でぶっちゃけ高速汎用バスとして使える奴ってUSBぐらいだからな。 無線LANとかの通信関係をUSB接続で別モジュールにしたら、それこそ実使用性能がどうなるか判ってるだろうとww アンテナ込みで許認可取ってる別モジュール使う方が手間が無いってのは解るんだが… かろうじてSDとかフラッシュメモリはインターコネクトでSoC内のIPに繋がってるモノが多いけど ぶっちゃけ生のSDやフラッシュメモリの速度じゃな。 現実問題として、大手の奴の戦略商品(AppleとかSamsungとか)用SoCでも無い限り、あんまり期待しない方が良いんだぜ…
比較対象が古いな。AtomはClovertrailから本気出すだから。22nmからだっけ?
アトミックな処理がしやすいようにコア内部に共有メモリを...
うえのほうで貼られてるx86、A9、A15のベンチみると整数が遅いとはいうが実アプリベンチだとFPでも 絶望的な格差付けられててキャッシュとメモリバンドがしょぼいっつー巨大すぎる弱点がもろに出てるのがなあ WideIOとか次世代メモリがきてメモリが広帯域大容量になればすこしは改善されるのかねえ
Appleみたいに高く売れる製品抱えてるならキャッシュも大きくしようがあるし クロックゲーティングなどの電力管理機構にトランジスタ割いてその分メモリ帯域も大きくしようがあるが 低コストが制約になってるとどうしても難しくなるね
そこでi7で儲けた利益をスマフォに注ぎ込んで 売れてないのに高性能チップヲダンピングできるAtomですよ! ってことですか?
バッテリの持ちがちょっと悪くても高性能なら売れるって意図があるんだろうからAtomがあ〜なんだと思うけど。 外部メモリ帯域幅はコストにも消費電力にも直結する要素だから… 基板にも金が掛かる、と言うかヘタなSoCだと基板の方が高かったりww
>>842 収益化するまではそうなるね。
それいったらオンラインサービスなんてみんなそんなもんだぞ。
基本無料で赤字垂れ流してある程度ユーザーがついてきたら課金コンテンツで回収する。
AtomはCeleronより安いが小さいので数さえ出せば利益になる。
32nmが意外とうまくいったので22nm投入は後ろにずれこんだようだが
>>843 それA15ではなくて?
CeleronのTがほしいけど全然売ってないな PentiumならTも在庫潤沢だってのに…
Clovertrailはうまくできはしたけど うまく売れてる感じは全然しないよ。
スマホはともかくWin8タブレットはそこそこ高評価を得てると思うけど あと車載ナビとかでも引きはあるようだし
誰か身の回りで買いました?欲しいなって話題になりました? NetbookやiPadはそういう肌感覚で、ああ売れてるなって感じたんだけど。 Windows 8はもうダメだし(絶対数は依然として莫大だけど、成長的な意味で)、そこに多くを依存しているIntelは 自社の製品の出来と無関係に火の粉を被るのは免れないかと。
Surface Proは非常に魅力的だな 売れるかどうかはともかくとして
考えてみれば、典型的にはMIPSやAlphaですが、CPUはそれ自体の出来不出来よりも、それを採用した製品の市場からの影響を 強く受けてしまう歴史でしたね。
>>835 いつの日かItaniumとXeonが完全に統合(ItaniumにXeonの命令が全て乗って
エミュではなく完全なる互換性を持つ)されて、サーバー用の機能が落とされてPCにも搭載される事を願う。
IA-64イラネ
>>848 いやぁ、まず国内じゃ売ってるとこ少ないでしょ。
コンシューマ向け製品ではないところで使われてるとこでは地味に使われてるよ。
(ぶっちゃけ一時期そっち方面の「中の人」やってたし)
要するにVIAの領分が食われてるわけだ。
今のって消費電力こそ劇的に落ちたにせよ絶対性能は4年前に大ヒットになったEeePC 901Xと
大して変わってないわけで、個人的には22nm次第かなあと思う。
縛りがいろいろときついモバイルでatomがやって行けるだろうか? Kraitなんて28nmでもHKMG使って無いという話だし 高額なintelプロセッサだと苦しい気もする
まあ出来ると言っているようだからあとはばんばん製品が出れば 市場が判断するんじゃね
WiiUのCPUとGPUについてはどう? GPUまで、PS3や360よりも性能が下というわけではないよね
安藤さんの所で知ったんだけどintelの今のTri-gateって消費電力的にモバイルでは使えないらしい FinFETもコスト上の理由でモバイルで使うのは難しいとの意見もあるそうだ ともあれ、atomがこの先どうなるか興味深く見守るとしよう
>>847 armで基盤整ってるのにわざわざatom採用する奇特な本当に会社があるのかね コスト厳しいだろうに
スマフォの電力バジェットのままARMより二倍速ければ採用されるかもですな。無理だけど。
AtomならWindows Embedded for x86が動く。 VC++で動くWindowsアプリケーションをそのままもってきて動かせるの。 開発終盤まで「実機」を用意する必要がないので短期間・低コストで開発が可能。 産業向け組み込み方面は、PCベースの機器を流用してるものが多いよ。 蓋を開けてみたらIntel謹製のD525のマザーボードがそのまま入ってるなんてこともよくある話。 少量生産品はわざわざ1から作るより市販品を使ったほうが安くつく。 あとFPGAボードなんかのコントローラでも採用製品が増えた。 こっち方面はPowerPCなんかが使われてた分野だね。
書いてて気付いてると思うけど、それ「少量生産品」だから VIAにはいいけどIntelには辛くない?
書いてて気付いてると思うけど、「少量生産品」が「様々な企業から多種類」販売されているから 総計だとそこそこの数になるよ。
> VIAにはいいけど 少量生産なりの価格をふっかけてるからいいんでしょ。 Atomが出てきたからうまくいかなくなった。 VIA製で今出回ってるのはAtomが出てくる以前にオーダー確定したものが大半だよ。 組み込みは10年は提供しないといけないからね。 > Intelには辛くない? こっち方面はIntelは自作ユーザー向け需要を兼ねてmini-ITXボードを売ってるだけで 組み込み向け専門に特別何かコストをかけてやってるわけではない。 PCI/PCIe/USBなど一通りの拡張性はあるから後はお好きに、でしょ。 また、自作向けに売れなくなったら売れなくなったで価格をふっかけることもできる。 スマホ・タブレットはまた別問題。 でもタブレットはおおむね成功じゃないかな。 あとはそのタブレットを使ってどう業務に活用するか。このへんはアプリ屋次第だ。 Windows 8タブレット向けのアプリはiPadのようなObjective-Cではなく、VBやC#で開発できるし 高価なエミュレータなど要らない。
ルネサスも客の要望で少量生産品を多数抱えてきつかったと書いてあったな
汎用性はもたせてるから量産品を少量ニーズに役立ててくれというのが Atomの組み込み市場の戦略でしょ。 IntelはCortex-Aなみのハイエンド組み込みかそれ以上の単価で売れる市場にだけ進出するだけなので そんなに幅広くやるつもりはない 個々の産業別にSoCをつくろうってわけじゃないし、それこそ各用途に応じた コンパニオンチップを乗せたほうがかえって低コストになるでしょう。 ルネサスはそれこそ単価100円以下のワンチップマイコンも含めても少量生産多数だし 統合しても製品ラインをうまく整理できなかったのが破綻の原因かと。 円高の影響ももろにうけてるしね。
まぁ統合時の品種統合が中々上手く逝かなくて、合併前に比べてシェアを落としているからな… 会社組織統合に伴っての品種統廃合を想定したユーザーが安全策に走るのは当然なので シェアを一時的に落とす事自体は想定されていた事の筈だけど、それにしても… まぁ震災時の生産遅れってのが今の苦境の直接的原因だろうけど。
インテルは将来的にはSoCを更に進めて、無線用LSIまでも一体化するようだ。 この次はオーディオアンプも完全にデジタル化して一体化してしまえばもうメモリー 以外は全て1チップ化できるな(メモリー自体もTSV技術の導入でかなりの部分が1チップ化できるから 以前ほどには外付けのメモリーは重要じゃなくなる)
ルネサスは異常なまでの円高の影響をもろに被った形だな。 エルピーダも遭難だけどさ。 個人的にはモバイルSH-G5を復活させて64bitCPUにも再参入して欲しいが・・・・
小泉時代のドル円120円に戻ればルネサスは加齢によみがえりますよ
時代に見合ったCPUを供給し続けるのにどんな人材がどれくらい要るのかな。 才能ある若い人から見て、日本発でこれまで続いてきた いくつかのCPUに携わることは魅力的だろうか
加齢かあ 定年延長?
なんでえ、有料記事の宣伝かYO
>>873 ARMとIntel x86だけになるのはさびしいから、第三のプロセッサーがもっと成長していってくれることを願う。
VIA「…………。」
IBM、MIPS、サンマイクロ「・・・・・・」
VIAはx86とARMじゃん
ルネサス「………」
ARMの時価総額は107億ポンド 1ポンド130円として 1兆3900億円 ARMは簡単に買収できない規模の企業になってきたな
逆にARMを買収できるような企業は独禁法の制限を受けるような企業のみ ヨーロッパ企業だから余計にARMを簡単に買収できるIT企業はない
そもそもARMの価値はライセンシーにアーキテクチャが公開されていることなのに 買収する動機ってある?
armの資産価値はライセンシーの多さ以外何も無いだろ。 ライセンシーが多い理由も先端プロセスファブの建設費高騰により半導体生産が水平分業に以降した波にうまく乗れただけで、性能とかは儲かって開発費を掛けられるようになったつい最近までゴミレベルだったし。
StrongARMが当時としては性能が頭一つ抜けてたな ライバルはSH3とMIPS R4x00
>>887 SH-G5の復活と再開された新MIPS64が対抗してくれない物か
>>887 StrongARMが出てきた時にはSH4があったよ…
日立本体から出たSH4搭載コンシューマ向けCE機はHPW-600系のHandheld PC Pro3.0機だけで終わったけどさ。
せめてHandheld PC 2000で作って欲しかった…
SH4はDreamcastに載ってなかったっけか。
SA110が出荷されたのが1996年半ば SH4は1998年12月 SH4はちょっとハイエンドすぎて直接のライバルにはならない
NEC VシリーズのWikipedia >各種多様なオペレーションに人知れず大量採用されている。 ワロタ
とりあえず、StrongARMがなかったらどうなっていたかはわからんね StrongARMがいかに画期的に速かったかはNewtonユーザーが証言してくれるでしょう
とりあえず14nm世代で現状のCPU+GPU+ノースブリッジに加えてサウスブリッジも 内蔵されるわけだ。SoCを完全にするには次はメモリーを内蔵することになるだろう。
DRAMよ・・・次はおまえだ・・・
MRAMだったかナンだかがお安くなってくればDRAMも引退できるんじゃないか
DRAM「我が生涯に一片の悔いなし!!」
SRAMはついにメインメモリにはなり得ないのか。
>SoCを完全にするには次はメモリーを内蔵することになるだろう。 eDRAMとどう違うの?
eDRAM = CPUダイの一部をDRAM化。 SoCを完全にするには次はメモリーを内蔵 = TSVによるDRAMの統合
eDRAMはCPUダイに内蔵だけど、TSVは上から貼り付ける感じかな? eDRAMは横でTSVは上と言うイメージなんだが。 もしくは水平がeDRAMで垂直がTSVと
インテルのCPUはサウスブリッジも内蔵されるとDMIやQPIやFDIも要らなくなるから 更にダイサイズは小さくなって余裕が出来ると思う
今度はピン数が増えるな
何でもかんでも1チップにまとめるとピンも足りないしバリデーションコスト上がるし廉価版作りづらいしダイサイズ上がってエラー率も上がるし IOの高電圧とか入ってくるのでトランジスタの種類変えにゃならんしであまりいいこと無いよ
増える分→もともとPCHから出ていたピン数 減る分→DMIのピン数、PCH用電源関連ピン 増える分のほうが多いんじゃね?
とりあえずHasswellのモバイル向けSKUについてはMCMだからバリデーションとかダイサイズは気にしなくていい
>>898 今のCPUってキャッシュミスが続いたら極端に遅いし、
実質キャッシュをメインメモリとして動作してるようなものじゃないか。
揮発、不揮発の違いはあるけど、キャッシュとDRAMの関係は
限られたDRAMにHDD仮想記憶を加えていたのと本質的に同じだろう
アドレッシングが違う
大雑把にいえば、どちらもアクセス時間を犠牲にして空間の広さを得ている。本質的に同じと言って良いだろう。
>>912 は半分だけ正解
キャッシュはふつう物理アドレスだが、HDDは違う
単一アドレス空間OSもあるけど、あんまり一般的じゃないよね
>>913 論理アドレスキャッシュだってあるし、違いを言ったらミスヒットの処理・管理主体から何から何まで違う。
そこは「本質」の話じゃない。
>>914 論理アドレスキャッシュが実装の容易さとうらはらにあまり使われていないのは
まさに「本質的な」使いにくさによる
キャッシュと仮想記憶を混同してはいかんな。 似てるのは階層構造になってる所だけだし。 キャッシュ=ハードウェアが制御=高速SRAM>低速SRAM>DRAM/ROM 仮想記憶=OSが制御=DRAM(主記憶)>SSD>HDD>磁気テープor光ディスクwithオートチェンジャー
ハードウェア制御の仮想記憶も過去にはあったんだけど パソコンでは見かけないよね
で、
>>914 の好きな論理アドレスキャッシュはOSが制御しないと使い物にならないわけだが
まさに階層構造こそがコンピュータのメモリの本質、「空間と時間のトレードオフ」を表しているのだよ。 逆の質問をしてみよう。909のいうキャッシュとDRAMの関係と「本質的に同じ」ものの例として、他に何を挙げる?
CPUの性能指標がほぼキャッシュに依存している。 ほぼノーヒットのケースでは指標が全く大嘘になる。 こんな状態でDRAMを”メイン”メモリと呼んでいる方がおかしいんだよ
主記憶の対義語は外部記憶、キャッシュもDRAMもBIOS ROMもCPUから直接アクセスできるものは全部主記憶だ。 大元の発想が局所性を利用して高速化を図るためのキャッシュと 速度を犠牲にしてアプリケーションからの使い勝手と大容量を目指した仮想記憶は目的が違うだろ。 キャッシュならメモリに限らずネット関係でいくらでも実装例があるから自分で調べろ。
君が概念と実装の区別がついてないだけだよ キャッシュと仮想記憶は別の実装から同じ概念に到達しただけのこと
なんつかこう、間違ってはいないんだけど、半分だけ正しいって感じか
目的の話でネットを持ち出すのは適切なのかな。 ネットのキャッシュの目的はトラフィックの軽減が主で レイテンシの短縮はおまけだろう。 CPUキャッシュはレイテンシの方が主。 どうせバンド幅は外部チップとのバンド幅で制限されてしまう
>>924 >どうせバンド幅は外部チップとのバンド幅で制限されてしまう
まぁそうなんだけど、キャッシュのラインフィル動作が主メモリのバースト転送機能を利用する事によって
主メモリのバンド幅を有効に利用しているという側面もあるから…
>>924 何言ってんだ?CPUキャッシュの帯域がどれだけ広いか知らないのか。
一次キャッシュは命令と複数のデータアクセスを同時に行えて、二次キャッシュもCPUコアと同一クロックで動作する。外部メモリとは桁が違う。
メモリアクセスがキャッシュ内で完結して外に出さないからそれだけ広い帯域が有効利用できる訳で、ネットと本質は同じじゃん。
927 :
Socket774 :2012/12/08(土) 03:45:42.81 ID:T8QChHh/
昔話をすると1990年代のスーパコンピュータはSRAMがメインメモリ。 SX2とかVPとか。 アクセス速度10-15nsecぐらいの非同期SRAMだったと思う。
金田研にお邪魔した時はメインメモリはDRAMだとおっしゃっていたのでS820だと思う VPPもDRAMです
じゃあもっとキャッシュたくさん積めばいいんじゃね(提案
たくさん積むにはキャッシュが足りない(予算
キャッシュを積めばキャッシュを積んでくれるんですね?
ベクトルスパコンの主記憶はバンクインターリーブしているので 少々遅いDRAMでもかまわないのです
キャッシュ容量を無闇に増やしてもレイテンシが増えて効果がないからな。容量が一桁違う複数の階層に分けて、さらにスコープも分けるのが効率が良い。 L0:数KB:デコード済実行順命令 L1:数十KB:命令、データ独立 L2:数百KB:コア独立 L3:数MB:複数コア、GPU共有 coreMAだとコア数が増えるとL3の容量が増えるとともに近接コアからのレイテンシが小さく、遠隔コアからのレイテンシが大きくなって、実質的にL4を兼ねる動きになるよう考えられている。 少なくともキャッシュに関してはcoreMAは最先端を行っている。
L4キャッシュ=eDRAM L5キャッシュ=TSV が理想L1〜L3まではSRAM
eDRAMはSRAM比で2倍程度の容量しかない
そもそも存在価値が殆んど無いから浸透していない
やるならPowerのようにL3を入れ替えるとかであって
容量も大差ないのにL3とL4の併設など馬鹿らしすぎる
ついでに3Dや2.5Dで大容量広帯域が来ると益々存在価値がなくなる
>>934 など完全な無駄
BG/QはL2が32MBのeDRAMだな 何にせよワークセットを考慮せずに階層だけ増やしても有害無益 キャッシュのオーバーヘッドは小さくない
扱うデータによって最適な設計は異なるけど、現時点でCPU外部にキャッシュを設けるのはNGじゃないか。オンダイでキャッシュをある程度載せてしまえば後はレイテンシ、スループットとも中途半端な外部キャッシュよりもスループットの高いメモリがあった方がいい。 キャッシュ用のSRAM繋ぐ位ならDRAMのバス幅広げた方がいいってこと。
Alpha21064だか21164だかはレイテンシ抑えるためにL1を4KBに抑えてた記憶。
I/Dともに8KBだけど? ページサイズもそれにあわせて8Kになっている
記憶違いか。すまん。
もっとも、一般的な4KBページではないのは ダイレクトマップにしたかったからかもしれん
>>935 GPGPUとして考えるならeDRAMもありなんでは?CPUだけ見てたらそんなの要らないけど
内蔵GPUの為にL4キャッシュとしてeDRAMを搭載するはいいんじゃない?
CPUはこれまでどおりL1〜L3のSRAMを使用したらいいしさ。
一応はeDRAMはSRAMの倍程度の容量は搭載されるしGPUには有効かと
>>942 相変わらず馬鹿だなぁ
2倍程度しか違わないってのは
SRAM20M積める所をSRAM10M+eDRAM20Mになる訳
密度が2倍じゃ2倍すら詰めないの
こんなんで階層増やす意味ないの
せめて1桁違う位じゃないと存在意味無いの
eDRAMが全然広まらないのは意味がないとお前以外みんな解ってるから
>>943 インクルーシブキャッシュだと容量変わらんw
eDRAMがそんなにいいものなら、今頃ルネはウハウハだな
よく新しいCPUが発売される半年くらい前から、アーキテクチャの詳細を発表したりするけど、 あれって、他社に知られて損にならないのかな? 何も言わなければマネされることもないだろうに。
発表ったって概要だけで設計や製造のノウハウを公開してる訳じゃないし マネされても完成するまで何年も掛かって完成したころには時代遅れになってる
Intelの最新CPUを真似て何年もかけて作ったら大変なことになったAMDですねわかります
なるほど。 開けてびっくり玉手箱、むしろ競合相手に自分たちの優位を見せつけるくらいなんだね。 今から追いつけるもんなら追いついてみろよ、ってか。 まぁ、逆の立場になる可能性もあるけど・・・。 ブルをドヤ顔で発表してた人の心中は如何ほどだったか・・・w
eDRAMが広まらないのは製造コストがかかるからだろう
>>952 AMDのAMD64をマネたら糞遅かったC2D、AMDのメモコン内蔵をマネたらメモリの相性が出まくったNehalemなら知ってるが、
その逆は知らんなぁ。
グリスバーガーでも5年以上先行してたAMDの製造技術は世界一ぃ〜
>AMDのメモコン内蔵をマネたら こんなこと言うから信者扱いされるんだ
Intelも早々にノースとメモコンを統合したかったけど、 RambusがCSI関連の特許でゴネて見送りになったんだよね。
発表される程度のネタなら発表待たなくても知ってるだろ 実際に作られる以前に理論とか構想は出るもんだし 製品でいきなり画期的なものが出てきた例なんて、あってもわずかだろう もちろん「競合他社が製品に突っ込んでくる」ってのは貴重な情報だろうけど
インテルもCPUと内蔵GPUの橋渡しの為にL4キャッシュを搭載する事を検討しているようだが またSRAMなのかな?eDRAMが無いとしたら
今からやるならTSVじゃね
>>959 理論として構築されてるものがほとんどだろうけど、
それを製品として投入したかどうかを知られるのがどうかと思うんだけど。
今度のHaswellだって、早速パイプを増やしたって言っちゃってるけど、
秘密のベールに包んでおけば、
いざ製品が出てきたときにめちゃくちゃ速いとなれば、
なぜなんだろう、と競合他社があたふたするじゃん。
パイプ増やしたって知ってたら、
「よし、じゃぁ、うちらもパイプ増やそう」って簡単にマネされちゃうじゃん。
競合他社が不甲斐ないから
AMDは存続そのものがヤバそうだもんね・・・ APUやHSAの志はすばらしいのに、どうしてこうなった・・・
>>962 逆に考えるんだ
パイプを増やしたのとは別に
速くなった真の理由がありそれは隠されているんだ、と
>>965 そういうことか!
Intelは試合巧者だね!
>>962 パイプラインを増やすってのは変わった発想じゃないからなあ
AMDこんなざまの最大要因はキャッシュ制御機構のシパーイでしょ
>>968 Duronの時はキャッシュ機構に救われたのにねぇ…
キャッシュも戦犯だが戦犯の一人に過ぎない
AMDは外人部隊が持ち込み案件一回だけしか仕事できない体質を改めない限りダメだろう。K7からK8は頑張ったけどまとめて単一マイクロアーキテクチャーで括っていいし、それ以後は御察し下さいだし。
技術力やら技術者の責任にしていいのは製品の良し悪しまで 会社が傾くのは100%無能な経営陣のせい
今からeDRAMを開発するよりは確実に早い
>>974 L4キャッシュも普通にSRAMでいいだろ
占有ダイ面積が大きいわりに効果が薄い、という評価になるであろう
容量増やしすぎるとこんどはレイテンシ上がってキャッシュの意味なくなるし…
一方で、鶴岡が持つ低消費電力の混載DRAM技術は、世界でもルネサスとIBMしか持たない。 現在は任天堂向けが大半だが、モバイルなど低消費電力への需要増で世界有数のIT企業から の引き合いが急速に増えている。 いずれはeDRAMが日の目を見るときがくるってことか
L4キャッシュは内蔵GPUとCPUとの橋渡しでどうしても必要になってくる。 TSVはすぐには無理だし、eDRAMはダメだというしSRAMしか道は無い インテルはどうするかな?eDRAM採用したらルネサスを救う事になるが eDRAMは技術的に意味が無い物らしいから無いのかな?
あ
い
う
eDRAMって『えどらむ』?
え
江戸RAM
えっドラム?
次スレは?
>>989 懐かしのSIMMか・・・・
その後継はDIMMだがDDR4移行は行き詰っているな。RIMMの復活を願うばかりだ
あ
うめ
>>990 RIMMは高性能だとしても広がらなければ淘汰されると言う現実を魅せつけてくれたな
RIMMは全然高性能じゃなかったから すぐ後に出たDDRに負けてたし価格は10倍 売れるわけねぇ
RIMMは性能よりも空きスロットにも信号雑音抑えるためにダミーカードささなきゃならんかったのが一番の問題だったな いまだとボード上のターミネータで済むけど当時はまだまだそういう実装できなかったからねえ
性能が出てればC-RIMMぐらいは文句出なかったような気がする
.
.
∧,,,∧ ( ・∀・) 1000ならジュースでも飲むか ( ) し─J
1001 :
1001 :
Over 1000 Thread