【Verilog】記述言語で論理設計 Project6【VHDL】

HDLの処理系も、それを実際に動かすシミュレータ・評価基板も
安価で入手できるようになってきました。

このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。

日曜工作のHDL書き、学生さん、プロの方、カキコお待ちしております。
関連情報は >>2-10 あたり。

前スレ
【Verilog】記述言語で論理設計 Project5【VHDL】
http://science6.2ch.net/test/read.cgi/denki/1174319964/

前々々々スレ972情報

FPGA
QuickLogic　http://www.quicklogic.co.jp/
30日間無料だと思った。ワンタイムだけどね・・・

ASICベンダ推奨ツール類（高価）
Synopsys http://www.synopsys.co.jp/
Cadence http://www.cadence.co.jp/
Mentor http://www.mentorg.co.jp/
Synplicity http://www.synplicity.jp/

Verilogシミュレーター（無料）
Icarus http://icarus.com/
　説明 http://ryusai.hp.infoseek.co.jp/icarus.htm
http://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html
IVI http://ivi.sourceforge.net/
　説明 http://www.kumikomi.net/article/explanation/2005/10icarus/01.html

VCDフォーマットの波形表示（無料）
GTKWave http://www.cs.manchester.ac.uk/apt/projects/tools/gtkwave/
　説明 http://ryusai.hp.infoseek.co.jp/gtkwave.htm
http://www.is.kyusan-u.ac.jp/cgi-bin/is-admin/wiki.cgi/CAD?page=GTKWave

関連スレ
【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 07＠電気・電子
http://science6.2ch.net/test/read.cgi/denki/1187612023/

暇だからVHDLでも書こうかな＠プログラム
http://pc8.2ch.net/test/read.cgi/tech/1043858153/

フリーのツール(情報追加よろしく!)
ALTERA Quartus II Web Edition http://www.altera.co.jp/
XILINX ISE WebPack http://www.xilinx.co.jp/

評価基板とか(追加情報よろしく!)
Spartan-3 Starter Kit http://www.xilinx.co.jp/products/spartan3e/s3eboards.htm
CQ出版のシリーズ http://www.cqpub.co.jp/eda/

雑誌
Design Wave Magazine(DWM) http://www.cqpub.co.jp/dwm/
※基板が付録で付いている号はバックナンバー希少になりがち
Interface http://www.cqpub.co.jp/interface/

スレ立て乙です。

前スレ993さま
前スレ992です。
ありがとうございます。
初心者用と書いたのは、トラ技の付属の小冊子です。

>>1乙

◆ALTERA.COM ◆XILINX.COM トリップを探してるが全然ヒットしねえぞ!
(あたりまえ…)

特定文字じゃないからな。
Cyclone3でトリッパー作れば、100ﾏｿくらいで実用的なのがつくれそうだが、誰か作らないのかな？

>>6
もうちょっと緩めのものならあったぞ
ttp://www.neko.ne.jp/~freewing/fpga/des_tripcalc/

そうなのだが、56bitをフルに計算するにはもっとパワーがいるから。
前に計算したのだが、ゲート単価だとCyclone3が安い。QFPもあるから基板も作りやすい。ツールもフリーだしな。まあ、作っても“すげー”って言われるだけだから…
おっと、少しスレチだな。失礼。

シミュレーション以外で := 使うな、とかいうレスがあったけど、使うでしょ。

>>6
今100ﾏｿつぎ込めればかなり爆速なものが作れるハズ。
つか M は末尾特定文字だってば。見つかるかどうかは別として。

>>7-8
EP1S10 用 http://svn.sourceforge.jp/cgi-bin/viewcvs.cgi/trunk/Toriya/?root=naniya

5年前だとPCで回すのがアホらしくなるくらい速かったよ。

Sboxをあらかじめ全パターン計算し終わったものを使うと高速化出来るかもしれない

確かに面白そうな用途ではあるな。

>>11
それなんていうLUT?

レイテンシは死ぬほど遅くてもスループットさえ小さくできればバンザイなんだろ？
既存のIP使わずにDESを一から書き直さにゃならんのだな。

>>14
茶々入れるとスループットを高めないとバンザイできないでしょ。

質問なんですが、Verilog HDLでモジュールを配列的に配置するための記述はありますか？

>>16
配列ではないが generate endgenerate で調べれ。
Verilog2001の文法だ。

>>14
レイテンシを縮めようとしたら fmax が下がる。
fmax を上げようとパイプライン段数を多くすると
(F/Fは有限資源なので)収容ロジックを圧迫する。

>>10 の実装では、1ステージあたりのレイテンシ(==パイプライン段数)は2.
800クロック後に結果がぼこぼこ出てくる。
Stratixではfmax=200MHzを超える能力があるが
ギチギチに詰めるとfmax=160MHzとかになってしまう。

つワケで、安価で大容量のデバイスが載った基板を紹介してくださいみなさん。

Stratix3 や Virtex4/5 だと BGA で基板が作れない。
DES 自体は、回路規模は小さいから、１つのFPGAに
詰め込むよりも、FPGA の数を増やすという方向が
イイと思う。

XC3S500E-4PQG208C $24.90
EP3C25E144C8NES $39.50

あたりだと、QFP だから自分で基板を起こせるし、
ゲート単価も安い。
100万円コースだと、↑のFPGAを200〜300個使える。
結構行けると思うのだが…

マジで、スレ立てしてくれれば、協力するよ。

>>19
Cyclone3が数発〜数十発載った基板に興味アリ。

要件としては

・外部I/Oは少なくても構わない。
・FPGA間のインタコネクトはそれなりに欲しい。
・ホストインタフェイスはRS-232Cでも構わないけどUSB2くらいは…

・WEでも扱えるとええなぁw
　(いちおサブスクリプションはあるけど)



で、"最速のトリップ基板"スレ、マジで立てるの?ww

ちなみに現状では

EP1S10....13M (フルパイプラインDES x2)
C2Q 2.66GHz...12M
PS3 CBE(3.192GHz, PPC+SPUx6)...15M

なので、これらをブッチぎるような速さがないと話にならん。
2chトリップ仕様については、ある程度答えられます。

まあ遊びで使える金額次第だよな、設計自体は簡単だし。

単純にデバイスをたくさん並べると消費電力がすごいことになるぞ
電源周りだけで結構なコストになるから、大容量BGAデバイスを
使った方が結局トータルで安上がりになると思う

>>19 です。

Altera 環境を入れていないので、とりあえず Xilinx で DES だけ
入れてみた。（演算時間400クロック）
3S500E で、DES だけなら30個入る勢い。
結果を比較するとか諸々の回路も入れるから、まあ現実、20個くらいか。

150MHzで動かして、DES 1回路当たり、375k鳥/sec
20回路入れて、7.5M鳥/sec/FPGA。

あとは予算次第だな。
FPGA×4くらいのボード(30M鳥/sec)=１万円ちょっと
を作って、複数並べるのが現実的かと思う。

56bit やるには、30M鳥/sec だと、28000日かかる。
1000万あれば、28日！(平均すれば、14日)
だれかやってくれ！


Device utilization summary:
---------------------------
Selected Device : 3s500epq208-4
Number of Slices: 153 out of 4656 3%
Number of Slice Flip Flops: 128 out of 9312 1%
Number of 4 input LUTs: 298 out of 9312 3%
Number of IOs: 143
Number of bonded IOBs: 131 out of 158 82%
Number of GCLKs: 1 out of 24 4%

Timing Summary:
---------------
Speed Grade: -4
Minimum period: 5.326ns (Maximum Frequency: 187.751MHz)
Minimum input arrival time before clock: 5.521ns
Maximum output required time after clock: 4.496ns
Maximum combinational path delay: No path found

既にやってるやつはいるよ
http://www.copacobana.org/

もはよう。

まだ単独でスレ立てるほどの話題はなさそうだし
かといってあまりここで続けるとスレチ…?
ホンネは基板起こしたいし、妄想では億万おじさんに
ASIC起こしてもらいたくてしょうがないのだけど
現実的には、容積の大きなデバイスの載った基板が
こづかい程度で手配できるかどうかってことになっちゃう。


>>23
このサマリは、DESコア1つの場合?

Verilog = javascript
VHDL = Java

>>25
QFP で基板を起こそうかなって話。BGA だと実装も面倒だし…
Stratix や Virtex は、開発ツールの問題もあるし。
会社のリソースを使えば可能だけどなあ。EP2S90 の基板もあるし。

>>23 は、DES コアのみ、１個。
内部のRAMを有効に利用できればもう少し回路削減できそうだけど。
ま、スレ違だからやめるわ。

>>19
>>25
おもしろそうだからここで続けていいんじゃね
漏れは手伝えることがなさげだけど

シミュレータの板＆スレあるけど、過疎ってるみたいなんでこっちで質問。

GTKWave 3.1.4のWindows版使っていますが、リロードで死にます。
C:\gtkw\binというところにすべて放り込んでパスも通してあります。
なんかコツでもあるんでしょうか？

Linuxが利用できるところではLinux版使ってますけど、WindowsとLinuxを
行き来するのはやっぱり不便です。

>>27
>>10の論理は、MRAMを存分に使ってる。
スペックをあらためて書くと、EP1S10 で DES 21Gbps 相当。
ノーマルDESと違い、Salt処理があるので
既存IPを流用できない可能性が高い。
むしろ鍵をシーケンシャルで喰わせていいので
DESは新規に書き起こした方がいい。

トリップのために専用基板起こすってのはクールなのだけど
製造単価以外にもイニシャルがバカにならないでしょう。
なので俺は躊躇してる。

先にも述べたけど、既存の基板(自製含)とかPCのものの
パフォーマンスを遥かに凌駕できる目処が立たないと




大蔵大臣にしばかれます（；´Д｀）
娘(10ヶ月)に成果物を蹂躙されます（ ´∀｀）

形だけでも汎用で使えるよう装わないと人は集まらんだろーなー。

とりあえずDWMの付録でも動くものから作るか

>>29
andLinuxはどうでしょう

>>33
なんと、いつのまにやらそんなものが。
まだググってちょっと情報を見ただけですが、リモートXサーバーとして、
CygwinよりもXが使いやすいとうれしいですね。

DWM(2007.03)の付録DVDからWEBPACK ISE 8.2i(インストール先のOSが2kの為)を
インストールしようとした出来なかった。
2kのノートにUSB1.1でDVDROMドライブ接続してるんだが、DVDがドライブの中で
回ってるだけで、一向にインストーラーが起動しない。
他のPCソフトは普通にインストールできたから、DVDROMドライブが壊れてるってことは
ないはずだし、DVDの裏面見たけど傷は特に無し。

なんでだろう・・・・。
他のPCでDVDのイメージ作って仮想ソフトに突っ込まないとダメなのかしら。

>>35
いっそサイトからダウンロードしてみては?

>>36
サイトから9.2i以外ってDLできるんですか？
9.2iがXPとVistaしか保証してないので、DVDからインストールしようとしたんですが。

イメージ作成してもダメだった・・・・。
イメージを仮想ドライブに入れて起動しても応答なしになる。。。（;´Д⊂）
OSが2kだとインストールできないのかなぁ。

Setup.exe みたいのを直接実行してもダメなんかな？

>>38

exe叩いてもダメだったんで、9.2iをDLしてインストールしたら無事動きました。
とりあえずこれでなんとかなりそうです。

ISEのLinux版は、リモートからは使いにくいな。
ローカルエリアでも結構遅いが、インターネット越しなんかになると
とても使えたもんじゃない。それほどたいした描画情報が必要だとは
思わないんだが。

Cygwin X じゃないよな?

おせっかいなアプリは全般的にリモート遅延でもたつきやすい感じガス

CygwinのXサーバだけど？

ISEより描画量が多いはずのWebブラウザでももう少しマシに動く。

ISE→Win32API→WINE→Xlib→(ネット)→Cygwin/Xserver→Win32API→画面

win版をremote desktopで使った方が全然軽そう

「ソフトの皆様，お待たせしました」
http://techon.nikkeibp.co.jp/article/NEWS/20080314/148965/?ST=edaonline

今回のバージョン・アップによって，当初から目標としてきた「C言語を使う
ソフトウェア設計者がLSIを開発できる環境を提供する」ことが実現したという。

ピントがずれすぎ
| 「C言語を使うソフトウェア設計者がLSIを開発できる環境を提供する」ことが
実現 |「処理の詳細な調整を可能にしてきたが，ソフトウェア設計者にはそれが...
(2008/03/14 22:13:50)

オオカミ少年
いつも大風呂敷を広げれば皆寄ってくると信じているのがＣＡＤ屋さん。ソフト
ウェア設計者がＬＳＩを設計って、ＨＤＬのときにも聞いたな。
(2008/03/14 13:18:16)

停滞気味のＥＤＡの法螺吹きでしょ？
ここに限ったことじゃないですがまるで実体が伴わないいつもの
話題づくりとしか。。。値段が１０万円、よいハードが普通の
Ｃ＋＋を変えずにワンタッチで出る、が完全...
(2008/03/14 09:37:51)

簡単な電卓を作ろうと試行錯誤していますが、全く回路が生成されません。
resetをアサートした後、setを押すたびに値１，値２、演算子がラッチされる仕組みです。

`timescale 1ns / 1ps

module calculate(reset,set,in_value,out_value);

　　input reset;
　　input set;
　　input [7:0] in_value;
　　output [7:0] out_value;

　　reg [7:0] 　　value1;
　　reg [7:0]　　value2;
　　reg [1:0]　　operand;
　　reg [7:0]　　display_buffer;
　　
　　reg [1:0] process;
　　
　　// assign statement
　　assign out_value = display_buffer;
　　
　　// event statement
　　always @(posedge reset)
　　　　begin
　　　　　　process <= 1;
　　　　　　display_buffer <= process;
　　　　end

　　always @(posedge set)
　　　　case(process)
　　　　　　1: /* latch value1 */
　　　　　　　　begin
　　　　　　　　　　value1 <= in_value;
　　　　　　　　　　display_buffer <= in_value;
　　　　　　　　　　process <= 2;
　　　　　　　　end
　　　　　　　　
　　　　　　2: /* latch value2 */
　　　　　　　　begin
　　　　　　　　　　value2 <= in_value;
　　　　　　　　　　display_buffer <= in_value;
　　　　　　　　　　process <= 3;
　　　　　　　　end
　　　　　　　　
　　　　　　3:　　/* latch operand and calcurate*/
　　　　　　　　begin
　　　　　　　　　　/* fetch operand */
　　　　　　　　　　operand <= in_value[1:0];
　　　　　　　　　　
　　　　　　　　　　/* execute calcuration */
　　　　　　　　　　case(operand)
　　　　　　　　　　　　0:　　/* + */
　　　　　　　　　　　　　　display_buffer <= value1 + value2;
　　　　　　　　　　　　1:　　/* - */
　　　　　　　　　　　　　　display_buffer <= value1 - value2;
　　　　　　　　　　　　2:　　/* * */
　　　　　　　　　　　　　　display_buffer <= value1 * value2;
　　　　　　　　　　endcase
　　　　　　　　　　
　　　　　　　　　　/* initialize */
　　　　　　　　　　process <= 1;
　　　　　　　　end
　　　　　　default:
　　　　　　　　process <= 0;
　　　　endcase
endmodule

なにが悪いのかどなたか教えてください。

operandが入った時と計算する時が同じだから動作としては
入力　val1(1) val2(1) ope(1) 　　val1(2) val2(2) ope(2)
出力　　　　　　　　　　無効値　　　　　　　　　　　val1(2) val1(2) ope(1)
って感じになるかと

なるほど・・・並べたとおりに実行されるワケじゃないから。。。
解決しました、どうもありがとうございました！！

ごめんなさい・・やっぱ解決してないです。
operand を無くして
/* execute calcuration */
case(in_value[1:0])
にしたのですが、やはり回路が生成されません。原因がわかりましたら助けてください。

なお
WARNING:Xst:647 - Input <reset> is never used.
WARNING:Xst:646 - Signal <value1> is assigned but never used.
WARNING:Xst:1780 - Signal <value2> is never used or assigned.
という警告がでます。>>45-46のresetの立ち上がり記述はこれじゃダメなんでしょうか？

当たり前の話だが、もちろんこれトップモジュールなんだよね？

トップモジュールには違いありません。
ためしにプロジェクトを作り直してもダメでした。もう泣きそうです。
なお利用しているのはISE 9.1です、重くてもう泣きそうです。

これで回路が生成されないって事は他のサンプルとかでは上手くいって動作してるんだよね？

always @(posedge reset)
begin ... end

を消したらうまくいきました、回路が生成されました。
でもresetがないと意味がないし、まるでresetが常時実行されますって言ってるような挙動です。

回路が生成されないってのを最適化で消えるとかそういうのだと思ってたけど
もしかしてエラーでてたんじゃない？・・・
もしかしてコピペミスかと思ってたけどresetのほうのend module無いんじゃ…

イヤ違う何を言ってるんだ俺は・・・

イヤ違う何を言ってるんだ俺は・・・

別々の always で同じ信号を制御しちゃいかんよ。
一つにまとめて、

always @(posedge set or posedge reset)
if(reset) begin
process<= 1;
display_buffer<= 0; //知らんけど
end
else begin
ほにゃらら
end

ってしてね。

解答どうもありがとうございます。
時間がないので帰ってきたら試してみたいと思います。

まずステート図を書けと小一時間…ｗｗ
年寄のタワゴトでｽﾏｿ。

VHDLのフリーのシミュレータってあります？GHDLはだめぽ

あ、RTLでのシミュレーションです。

ModelSIMで十分だろう

FreeHDLは？
使ったこと無いけど。

c++プログラムの特定の関数でメモリアクセスが何回起きてるか調べられるシミュレータってありますか？

デバッガかバスアナライザ使え

Verilog関連での国家資格ってありますか？
あれば取って転職の足しにしたいです。
検索しても出てこないからもしかしたら、無いのかもしれませんが・・・

そういや
ここにいる人たちって、なんの資格持ってんの？

自分は転職するとき、資格を尋ねられたことないわ
経歴書はごっつ突っ込まれたけど。
でも、やっぱ資格持ってると違うのかな。どなんｎ持ってます？

普通自動車第一種運転免許

第四級アマチュア無線技師

×技師
○技士

第二種電気工事士

第一級アマチュア無線技士 (和文通信術があった頃にとったジジイ)

マイコン検定4級

>>68-73
ありがとありがと。

うちは>>71を持ってると資格手当が出るらしい。
>>72なんかすげぇ

あと田舎なんで、転職するときは>>68が絶対条件だった。

ISE WEBpackでこれでRUNできないのだが、理由おすえてください。

module AND (IN,OUT);
input IN;
tri1 PUP;
output OUT;
assign OUT = IN | PUP;
endmodule

エラーメッセージ読んだ？

RUN できないの？
エラーになるんじゃなくて？

ERROR:Xst - "test.v" line 1: Unsupported tri1 net type.
ERROR:Xst:861 - "test.v" line 3: Unsupported tri1 net type.

errorはこれです。
本に書いてあるとおりにかいてもだめですた

ポートタイプPUPはどっから来たのよ？

適当にぐぐったら、
Xでverilogのtri0、tri1、triregはunsupportedだって書いてあったです
携帯なんで引用めんどい

まぁ普通使わん

どいうこと？

>>80
ｔｈｘ

プルアップ、プルダウンは、入力未接続時の論理固定か、電圧レベルが異なる機器に接続したり、
一つの端子に何十mAも流して機器をドライブするとかFPGAが対象外の機能だからな。

シミュレーション用の記述で合成してるとおもわれ

上司からCPUインタフェースについて勉強しておけと言われたが・・・。
何をどう調べればいいのかさっぱり。
どうしたもんか

>>85
i/fというからには相手がいるはずだが?

>>85
のハズなんだが、CPUとか聞いても回答返ってこなかった。
話聞いてると、”マイコン-I/F-他のブロック”のようなイメージみたい。
うーむ・・・

内部接続のI/Fのことなのか？
PCIexpとかSATAとかの。

実際にマイコンのインターフェースを作るのか、それともPCのようなインターフェースを作るのか…
まあデータの流れ方以外あまり変わらないとは思うけどね
アドレス
ケーブルセレクト
ライトイネーブル
アウトイネーブル
データ
がどう動くか理解しておけば良いんでね？

どこのCPUを使うのか指示はあった?
それもないようだったら、とりあえずAMBAでも勉強しておいたら。

はじめまして。
VHDL初心者です。
ライブラリ宣言とパッケージ呼び出しのことで下記のエラーが出たんだけど、自力で解決できませんでした。どなたか詳しい方いませんか？
VHDL Entity Declaration warning at baseball_pkg.vhd(4): primary unit already exists -- overwriting existing primary unit with new primary unit

野球_pkg.vhd(4行目)のVHDL Entity Declaration警告:
プライマリユニットは既に存在しています。
新しいプライマリユニットで既存のプライマリユニットを上書きします。

その日本語じゃ>>91じゃない俺にも何がなんだかわからないぞ
まあVHDL使いのやつには常識的な単語なのかもしれんが

レス相手間違ってた。寝ぼけながらのレスは危険だ。。。

インタフェースよりI/Oと表現したほうが良いのかもしれない。
PCIexとかSATAのような規格ではなかった。

出された課題が、マイコン(CPU?)とメモリやレジスタ、パラシリ変換とかのブロックとの
データのやり取りについてのものだったから、89氏が言ってた事が当たりでした。

全くの素人にクロック乗り換え込みの回路の設計仕様書3日で作れってのはどうなんだ；；
マイコンとかサッパリなんで、ワケワカランですよ。
タイミングチャートが鬼門すぎる・・・orz

>>93
>>92は
・問題のコードも提示しない
・コンパラが何かも示さない
・メッセージを和訳しようと努力した気配すらない
>>91に対する嫌味でしょ。

>>94
3日で分かる範囲で仕様を書いて図面を描いて基板発注
　↓
基板のバグ出し
パターンを削ってジャンパ飛ばして図面もソフトも仕様も随時修正
　↓
基板の改正をかけて再発注
　↓
ｳﾏｰ

>>96
それ、なんて○ニー？

>>96
> 基板のバグ出し
> パターンを削ってジャンパ飛ばして図面もソフトも仕様も随時修正

実作業する下請け死亡。
俺＼(^o^)／ｵﾜﾀ

>>97
SOニー？
違いますよ

>>98
SOニーはどうか知らないけどうちの場合、初回の実作業は図面引いた奴がやりますね
初回だけじゃバグがで切らないと下請けを管理する部門から文句言われまくります
シミュレーターやら評価ツールやらそういったのを使いこなす能力ない連中ばかりなのでこんな風になってます

つか、3日じゃどうにもならないのにどうにかせいって言われたらこんくらいしか手がないと思うんだけど？？

wireとtriの違いがいまいち解りません。
triは「トライステートのネットを宣言する物」と考えていいのでしょうか？

シリアルーパラレル変換の回路に２つのモード切り替えるものを考えています。
(パラレル変換後のbit数は8bitで考えています)

1:入ってきたデータをそのままシリアルーパラレル変換して8bitデータにする。
2:入ってきたデータを逆順にしてシリアル-パラレル変換して8bitデータにする。
例　10101100 (左をMSB 右をLSB）　-> 00110101

当初シリアルデータが8bit分溜まったら、バレルシフトでしようかと思ったんですが
データを取り込んだ後に8CLK分の時間がかかるので、あまり良くなさそうに思えたので。

2の処理を早くする方法ってどのようなものがあるのでしょうか。

右シフトと左シフト、2系列のシフト回路を用意して常に動作させておいて、
出力だけをモードによって選択するようにしたら？

モード1と2がビットエンディアンの違いだけという事なら、2通りの結線を用意するだけでOKでは。

　MODE1_OUT <= (7=>IN(7), 6=>IN(6), ..., 1=>IN(1), 0=>IN(0));
　MODE2_OUT <= (7=>IN(0), 6=>IN(1), ..., 1=>IN(6), 0=>IN(7));

>>100
「トライステートをネットで宣伝する物」に見えた。つ秋月か！

moduleのI/O宣言で
inputと
input wire
の違いがわかりません。

>>105
どっちも同じだと思う。

port宣言した信号のNet宣言は省略できるけど、
それを明示的に記述してるダケかと。＞input wire

そういやwire宣言無しでも通ってるな
モジュールの宣言の時点でインアウトも決められるしVerilogは楽で良いな

>>101

シフト量が決まっているなら1クロックでできるのでは。
SIPO[7:0] <= SIPO[0:7];
みたいな。

シリアルデータが入る前に逆順にすることが確定しているなら
最初から逆順で入力してもいいかも。
if(MODE1) SIPO[7:0] <= {SIPO[6:0],SIN};
else SIPO[7:0] <= {SIN,SIPO[7:1]};

順番の入れ替えがシリアルデータ入力後または入力中に確定だったら
assign POUT[7:0] = MODE1 ? SIPO[7:0] : SIPO[0:7];
のが簡単のような。

記述はうろ覚えなんで間違ってたらごめん

まあ、別々に2つ回路を組んでも損はないと思うよ。

>>105
`default_nettype noneしてるときに、
Precisionだとinput wireじゃないとエラーが出る。
SymplifyやQuartusだとinputだけでOK。
規格的はどっちが正しいんだろう？

クロックの立ち上がりに同期する信号と、立下りに同期する信号が同じ回路に
含まれてる場合always文でどうやって定義するのだろう

>>111
両エッジに同期ってこと？

always @( signal)　　// posedge,negedgeの付け忘れじゃないよ
begin
　　//　処理
end

じゃなかったっけ

>112

CSBという名前の信号がCLKの立下りに同期で、
WEB,REBという信号がCLKの立ち上がりに同期する回路
優先度としては、CSB＞WEB=REB です。

>>113
別々のFFで出力させたら？

でないと、記述は出来でも、回路にはならないと忠告しておこう。

>>111
always文×2

出力なら
あるイネーブル信号を基準に、立ち下がりと立ち上がりそれぞれ動作するalwasy文を記述して

入力なら
CSB信号を 外部-FF1-FF2と繋いで(FFは共にCLKの立ち上がり同期)、
FF１==1'b0、FF2==1'b1なら立ち下がり検出でいいんじゃないか。

どんな回路作ってるか知らんが、CLKのデューティ比が50%(H区間：L区間=50%：50%)
とは限らないし、立ち上がり側と立ち下がり側のタイミングを合わせるために
ゲートレベルで回路を作るか、FPGAでセルの位置決めまでしないといけないから
単純な言語設計の枠を超えた話になるな。

むしろクロックダブラーでも使った方が....

クロックダブラーってなんだよｗ

周波数逓倍器？
昔ラムダブラーってソフトがあったのを思い出した

Verilog2001の解説本でお勧めありますか?
レベルは入門編を卒業した位です。(と思っている。)

入門編を卒業したなら、実際に回路を書いてシミュレーションしたり、FPGAに焼いてみたりすることをオススメするよ。

どもども。

「FPGAの部屋」を見ていると「Verilogでこんな記述が使えるだぁ」的なが良くありまして、
調べると2001から拡張された新しい記述方法だと分かったり・・・。
こういう事は入門編の書籍には書かれていない事が多いんです。
それでお勧めの解説本があれば買ってみようと思っているわけです。

2001だと、signedが使えるようになったり、配列関連が拡張されてたり、便利になってるよね。
ちゃんとした文法書があるといいんだけど。
洋書でも当たってみるか…

verilogで質問です。

moduleから他のmoduleで定義されてるregにノンブロッキング代入ってできますか？

>>124
できない

お答えありがとうございます。

同じ機能を実現するためにはmodule分けずに記述しないとだめってことですね。
複数のmoduleがMUX経由で一つのレジスタを共有するような場合は
全体を一つのmodukeとして記述するしかないってことですか。

かきにくいなー

いわゆるレジスタファイルのことだな

レジスタファイルっていうよりは、
複数のSERDES（同時に動くのは一つだけ）でレジスタ共有して
小規模なCPLDに入るかなーと思ったのですが
１つmoduleつくって複数のインスタンス作って終了ってわけにはいかなさそうですね。

>>124
厳密に言うと、インスタンス指定すれば代入は出来るよ。
回路にはならないけどさ。

レジスタのモジュールを1個、Muxのモジュールを1個、SerDesのモジュールを複数個
インスタンスしてwireで接続じゃダメなの?

>>130
そう思って、
>>124の質問になったんじゃまいか？
Serdesモジュールからレジスタモジュールに入れたい
→Serdesモジュール内でノンブロッキング代入
みたいな

>>124は、SerDesモジュールからレジスタモジュール内のレジスタへ直接代入する
ノンブロッキング代入文を書けますかという質問で、それはできないよと回答があったのでは。

>>130で言いたかったのは、レジスタモジュールが内部のレジスタへ書き込むための
インターフェース、例えばWriteDataとWriteEnable、を作ってMux経由で複数のSerDes
モジュールから書き込むのじゃダメなのという質問。
要はSRAMマクロに対して複数のモジュールから書き込みをするイメージ。

皆様いろいろとありがとうございます。

>>130-132さん
その場合各Serdesモジュール自体はレジスタを持たなくてもいけるのでしょうか？
全体でSerdesとして使うレジスタは一つ（8bitだけ）にしたいです。

>>133
うーん、ヒントどころか答えをモロ書きしてるんですけどねぇ。
>> 要はSRAMマクロに対して複数のモジュールから書き込みをするイメージ。
これの意味するところを良く考えてください。そうすれば求める答えが分かります。

　　　　　　　　　　　　　　　　　　　,／￣ヽ＼
　　　　　　　　　　　　　　　　　　// 　 　　V }
　　　　　　　　　 　 　 　 　 　　 { {ｒﾍ,. -ｰ‐}/‐-　._
　　　　　　　　　　　　　　　　　／ヽ　 ｀ヽノ　　　 ヽ｀ヽ、
　　　　　　　　　 　 　 　 　 ／ ／　ヽ ＼　＼　　　 ｉ |、ヽ
　　　　　　 　 　　　 　 　 / ／／／＼､　＼　＼　　l | ヽ ヽ　　　　　　　　　　　　　　　　　　　　 _
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　　　　　　　　　　　　　 l.//／　　　　　　＼＼ ｣ f⌒＜_心ｒﾄﾍT7┐　　　　 　 _　　　　　,.　'´　／
　　　　　　　　　　　　　 !_彡　u　 ヽ、　　　 ＼辷{　 ＿,>ｪ<´_￣}_〈　　　　　 / }‐-､,.　'´　　／
　　　　　　　　　　　 　 ,�亟　>;==､、　　　　　 く.〈_ {仁ﾄ廻ﾉ}コ} {_｣　　　_ノY　ﾉ＜⌒ヽ　 ＜
　　　　　　　　 　 　 　 {.／!. {〈 ;::::::}.!　　　　 ,.二幺L￣l7＜￣r<ノ　　,.ｲﾉ　ﾚ　＼　､　 V　 ﾉ､
　　　　　　　　　　　_,.／ｲ |　　ゝ-'′　 　 　 /::::ヽVL>《､__,》┘´　 ／,　〉　 |　　 }　}.ゝ┘ノ ,ﾉ
　　　　　　　　　 ｒく　|/､ ゝ! /// 　 　 '　 　 廴':ノ } /!| 》　《ｒ＜}／／-‐L_　｢　 く 　 {二 ‐　ﾉ　　　　DualPortSRAMで楽してズルして
　　　　　　 　　＜ヽ＼>''´　､　 　 「￣ ７　　///　.ｲ._||_ｒへﾊ〈　　　　　=辷.　　　 ト､＿,.しｲ 〉　　　　いただきかしら
　　　　　　 　 匸｀ヽ∨_,.へ、＼　 ヽ　ノ　　　　／ｦ|! ﾘ ／/　〉〉　　 　 　 〉 　 K 人　　　〈 | ）
　　　　　　　（( >'´￣　　　ｒ=＝=､ｰ-　 ＿,. ィ.三ﾆ{_ 　 ∨　//　　　　　　V/　 ヽ　 ） __ ノﾉ {
　　　　　　 　/　/ 　　　　 ||__/__,＞ｪｪ=＝＝=､-∠( 　　／| |二　　　　 ー∨　　ﾍ ∨　Y　V
　　　　 ｒへ､{_　 ／　　　　￣{　／ 8 ||＼　 |　||二Z　　　 /| |_＞､__　　ヽ、└く_/_ 　　 ﾉ_ノ
二ヽ､＿_＞-; ､二}　 /!　　　／‐- ､__||＿＼!_｣|ﾆて_ノ-‐⌒ヽ!　　　 ￣￣ ＼__ｧ‐'⌒￣
／￣￣｀´　 | |l　　 / |　　 /　ｒ‐--‐､||　　　　　 }
　 　 　 　 　 | |　　/　 〉　/　く／ハ＼>!　ﾄ､ 　 〈
　　　ヽ ､　　| |　 /　 /　/　 ＜＞＜＞||　　. 　　ヽ
　　　　ヽ.＼ リ ,/　 /　　　_r┘ノ　L└ﾘ､　　＼ 　ヽ
〉　　　　　　　 /　 /　__r┘r‐┘　　└┐└ｎ_　　　 ヽ

>>134
デュアルポートRAMのことではないだろうか？

みなさまレスありがとうございます。
SRAMは使ったことないのですが、
ようはただのフリップフロップ、レジスタですよね？

moduleから他のmoduleで定義されたSRAMマクロ/レジスタ
に書き込む具体的なコードなど示していただければ幸いです。

ヅアルポートラムはきちんと書けばFPGAに"少量では有るが実際に存在する"RAMに割り当ててくれる筈

>>137
module_ram module_ram0(
wadrs( wadrs ),
wdata( wdata ),
radrs( radrs ),
rdata( rdata ),
);
とか、そのまま。

>>139さん
レスどうもです。

それのramを複数のmoduleから利用する場合ですが、
ramにアクセスするそれぞれのmoduleで

module_serdes serdes1(
input Clk,
input in_data,
output out_data,
省略
);

always@(posedge clk) begin
 wdata <= out_data;
end
って感じに書けるのでしょうか？
wdataにノンブロッキング代入する時点で怒られように思うのですが、どうですか？

まさかとは思うけど同タイミングで同じRAMに別のデータ書こうとしてるバカなの？
それともハード的に考えたら複数モジュールから同じデータ領域に書き込むためには、優先度決めたりするモジュールが存在する必要がある事が分らないソフト屋なの？

>>141
ソフトでも同じハードを複数のスレッドやタスクで叩く時はセマフォやクリティカルセクションというのを使ってだな

>>140
>それのramを複数のmoduleから利用する場合
この意味がよくわからないが、

>wdataにノンブロッキング代入する時点で怒られように思うのですが、どうですか？
これは普通にできる。

自分で問題だと思っているところ全体を記述してみました。
SDI1 or SDI2 から入ってくるデータをtopで定義してある Des_dataに入れる感じです。

module top(
input Clk,
input Select,
input SDI1,
input SDI2
);
reg Des_data;
wire Data_in1,Data_in2;
MUX MUX(
.Select(Select),
.Data_in1(Data_in1),
.Data_in2(Data_in2),
.Data(Data)
);
des des1 (
.Clk(Clk),
.SDI(SDI1),
.Data_out(Data_in1)
);
des des2 (
.Clk(Clk),
.SDI(SDI2),
.Data_out(Data_in2)
);
always@(posedge Clk) begin
Des_data <= Data;
end
endmodule

module MUX(
input Select,
input Data_in1,
input Data_in2,
output Data
);
assign Data = Select ? Data_in1 : Data_in2;
endmodule

module des(
input Clk,
input SDI,
output Data_out
);

always@(posedge Clk) begin
Data_out <= 1'b1;
end
endmodule

これで合成すると、
Reference to scalar wire 'Data_out' is not a legal reg or variable lvalue
Illegal left hand side of nonblocking assignment
のエラーになります。

とりあえずエラーをなくしたいなら、module desに
reg Data_out;
を記述すればいい。
それ以外は、何がしたいのかよく分からんのでパス

>>144
always@(posedge Clk) begin
Data_out <= 1'b1;
end

これ自体を、
assign Data_out = 1'b1;
とするか、
reg指定は省略できないので指定する。

>>145-146さん
reg指定すればエラーがないのはわかるのですが、
その場合、各moduleでもレジスタが確保されてしまいますよね？
>>133で書いたように、レジスタを節約するため
全体でレジスタは一つという構成にしたいと思っています。

>その場合、各moduleでもレジスタが確保されてしまいますよね？
はい。レジスタを必要とする記述を>>124さんがしているから。

>>146さんの
>assign Data_out = 1'b1;
これを採用すればレジスタはひとつ（topのDes_data）で済むのでは。

もしくは↓とか
module top(
input Clk,
input Select,
input SDI1,
input SDI2
);

always@(posedge Clk) begin
if(Select) Data <= SDI1;
else Data <= SDI2;
end
endmodule

長らくお付き合いいただきありがとうございます。
今の議論が一番ききたかったことで、
Desの機能を一つのmoduleとして書ければ全体がすっきりすると考え
>>144のようなイメージでいたが、エラーになる。
で>>124の質問になり、結局module化はあきらめて>>148のように書くしかない
ということですか？

>>144のコードdes moduleの
Data_out <= 1'b1; は　Data_out <= SDI;　
の間違いです。すいません。
実際のDesが1bitってことはないのでクロックに同期して
Data_outには随時SDIの内容を入れていくためには
同期回路として、ノンブロッキング代入しか使えないと思うので
assign Data_out = SDI;
は無理そうです。

SDIのインタフェースが不明なので
>実際のDesが1bitってことはないのでクロックに同期して
>Data_outには随時SDIの内容を入れていくためには
>同期回路として、ノンブロッキング代入しか使えないと思うので
↑ここがよく判らないけど、
あと、>>124の質問の仕方も変なんだと思うけど、

（moduleとか階層関係なく）
複数の順序回路からひとつの出力を得ることは>>125

他の人の意見も待ってみて。

もしかして>>124はシリパラに使うF/Fを各SerDesで共有したいって言ってるの？？
そんなものSerDesでも何でもねぇだろ。単なる入力切替！！
>>144の des モジュール(にreg Data_out; を補足したもの)のSDIの前にMuxを付けて
SDI1とSDI2を切り替えれば十分だろ。
SerDes間でレジスタを共有していって言ってるから、おそらくこのスレの100人中100人が
シリパラ後の出力を格納するレジスタを共有する話だと思っているぞ。
>>125-143までの議論は全てそうなっている。

あと、>>149の Data_out <= SDI; はシフトレジスタになっていないけど、これで良いの？

話の流れをブッタギル様。

Emacs の verilog-mode.el について、インデントルールなどの
デフォルトがキモすぎる(しかもバージョン毎にまちまち)なんだが
このへんのカスタマイズについて誰か教えてくれ。
つか"俺が使ってる設定はコレ!"とかでもいい。

ｸﾞｸﾞﾀｿﾞｶｽ

>>152
verilogなんとかHDLを使わないか
自分でテキストエディタ作ればよくね

verilog の勉強で SDRAM アクセスの回路を作っています。inout の信号に遅延を入れるにはどうすればいいのでしょうか。

一度合成してできたタイミングレポートのピン間遅延情報をTopモジュールにまとめて入れたいと思っています。
input や output の信号はいいのですが、inout の信号はどうすればいいのでしょうか？今は次のようにしています。

module TopModule(
　:
　DQ
);

　inout [15:0]　DQ;
　:
　wire [15:0]　 wDQ;

　parameter DQ_DELAY = 16;
　:
　assign #DQ_DELAY　DQ[15:0] = wDQ[15:0];

　SdramIf SdramIf(
　　　:
　　.Dq　　　　　 (wDQ[15:0])
　);

DQ が SDRAM とのデータ通信(ピン)、SdramIf モジュールの Dq 信号も inout です。
これだとREAD 時に SDRAM からの出力データを取り込めません。
こういう場合は、SdramIf モジュールの Dq 信号を input と output に分けて、

assign #DQ_DELAY　DQ[15:0] = !oe ? Dq_out[15:0] : 16'hzzzz;
assign #DQ_DELAY　Dq_in[15:0] = DQ[15:0];

などとするしかないのでしょうか。(oe = output イネーブル信号，ローアクティブ)
ご意見お聞かせください。

>>154
ディレイはどう実装するつもり？

>>152
ソース見てパラメータ変えればいいんじゃない？

>>155
> ディレイはどう実装するつもり？

遅延を実装したいのではありません。
とりあえず出来上がった回路を合成して、レポートされた遅延情報を
シミュレーションに反映させたいんです。何か間違ってますか？

…と見返してみると、なるほど、誤解しそうな書き方でしたね。スミマセン。

バックアノテーションしたいわけね。でチップ外の部分のディレイですね。

３項演算子で書くと慣性遅延になるから、直接DQに代入しないで一度alwaysのセンシティブリストに吐かせて
そのalways文でDQにノンブロッキング代入したほうが良いと思うよ。

>>159
うー、新しい概念が…＞慣性遅延。調査中…。
できれば簡単な例など示していただけないでしょうか。

後、遅延の種類だけではなく、入力時の問題もそれで解決するんでしょうか？

ブロッキング代入とノンブロッキング代入っていつも意味が反対っぽく感じてしまうなあ。

Spartan3EスターターキットとISE10.1使ってるんですが
基盤付属のDDRメモリを使おうと思ったら一番簡単なのはやっぱりCoreGeneratorでしょうか

Micronの公式資料やVerilogモデル読んだけどとんと理解できない俺orz

>Micronの公式資料やVerilogモデル読んだけどとんと理解できない

何が目的でやりたいのかなあ。正直やめとけ。

エルピーダの資料がわかりやすかった。

http://www.elpida.com/ja/products/documents.html

Xilinxのアプリケーションノートも読んでみれば。

>>163
何が一番効率的な方法か分らないので情報収集中です。
目的を達成するためには必要ないってことでしょうか？

>>164
うぉぉ！英語資料をがんばって読んでた日々が嘘みたいだっ！
次メモリ買うときはエルピーダにします。

って…age過ぎだ自分orz

>>165
無理に ELPIDA のメモリ買わなくても、ELPIDA の資料で概要をつかんで
Micron のメモリ使えばいい。verilog 用のモデルもあるし。

>>167
(自作パソコン的な意味で)エルピーダの売り上げに貢献したくなった、ってことですｗ
分りにくくてすいません。

>>168
ほほう。
俺はやっぱり入手性かな。

>>168
しっかり頼むぞ

　　　　　　　　　　　　　　　　株主より

>>162
ISEはもう10が出てんのか‥

予定通り納品されないけどな。

バージョン上がるたびにタイミングレポートの結果が良くなっているな。
動作周波数上がってるし、遅延も小さくなってる。
信用していいのかな。

配置が頭よくなってると信じれ。

この手のツールって
バージョンアップのペース早いよな
modelsimにしろ、論理合成ツールにしろ
あまりに早すぎてついていけてない
メジャー改訂直後マイナーバージョンアップの
パッチが山ほど出るし。
実際、ホントに必要なバージョンアップなのかな？
スキンとかもころころ変わって、
あったはずの設定項目を探すの苦労したり
もうちょっと落ち着いてリリースしてくれないかな。

ModelSimの使い方がまったくわからん俺…licence.datってそこにあるじゃんよ…指定しても拒否るなよ…orz

古いバージョンだと設定が面倒だったけど、最近のバージョンではそれほど難しくはないよ。

>>176
割っただろ

>>171
QuartusIIは8.0が出てるし！
コンパイル平均時間が 1/3 ってほんとか！？

>>179
ごめん、はやまった。WEのダウンロード開始は6月3日からだった

>>180
（・言・）…


コンパイル時間短縮は期待

>>173
配置が同じだったりしてないか確認しるｗ

>>176
LM_LICENSE_FILEにlic.datのパス指定した？

>>178
試用版です＞＜

>>184
俺もwebEditionで登録ができねぇ('A`)人('A`)

どっちのWebEdition？

話の流れからしてModelSimしかないと思うが？

EAGLE が 5.0.0 になってたんで入れてみた。
前にデータに互換性がないらしい報告があったけど、ひとつ前のバージョンの
データもとりあえず読めた。

ボードデザイン画面の背景が白になったのは違和感あるけど、シルクデータが
少し透けてて見やすくなったんじゃないかな。

シートの一覧ペイン(ウィンドウ)が追加されてるけど、フリーバージョンじゃ意味ねぇ。('A`)
もちろん消した。

Linux 版も入れてみよ。

ごめん、すげー誤爆した。

ゆるさん。

まーそう言わずに。続き書いたから。
http://science6.2ch.net/test/read.cgi/denki/1182856252/

アマチュアじゃあるまいし、なんで今時オールワンでないEagleみたいなわけわからんアプリをつかわにゃならんのだ。
回路図との整合性はどうやってチェックするんだ？ネットリストのチェックとかできるんか？
あと、伝送シミュレートぐらいできんのか？

アマチュアなんだけど。

アマチュアならアマチュアらしく、手書きでいけ。

>>193
あんまりきれいな基板つくんなよ。
アマチュアでもこんだけの基板作れましたとかなったら、
廃業せにゃならんプロが山ほどいる

プロは納期内で最低限の品質のものをつくっとけ。
工芸品はアマチュアに任せろ。

確かに、品質でプロ > 尼ってのは大間違い。
手間暇掛けられる尼の方がいい物できる可能性が高い
しかも、Protel DXP/Altium Disgner あたり同じツール使えるなら、
尼の方が圧倒的に有利

>>197
下二行詳しく

Protelなんかで、ろくな基板設計でけへんよ。
やっぱ国産のCADに限る。

それはお前がアホだから

しかもProtelなんて既にないしな

Mentorユーザーって多いの？

>>202
何の話？
シミュレータならダントツ
論理合成ならSymplifyに負ける
基板作成とかかなりマイナー

まあ、synplicity も synopsys に買われた訳だが

ハァ？
何をちゃちゃ入れてくるかと思うとホントくっだらん奴だなお前。
だから、わざわざ製品名で書いてるだろうが。
会社はSynopsysに吸収されても、製品のSynplifyそのものはちゃーんと存続してることぐらい確認してから言え

ISEWebPack使ってるんだけど、論理合成のたびに You are using evaluation ほげほげ　と出て、残り日数が表示される。
これって、そんだけ過ぎちゃったら論理合成すら出来なくなるってこと？

>>205
つまり、symplify マンセーってわけか

>>206
ほげほげ、の内容次第。

>>208
WARNING:Xst:1530 - You are using an evaluation version of Xilinx Software. In 27
WARNING:Par:331 - You are using an evaluation version of Xilinx Software. In 27 days, this program will not operate. For

ですがどうでしょう。

WebPack じゃなく、Foundation の評価版使っているというオチは無いだろうか？

ネット上から落としたものがFoundationの評価版かもしれない、ってこともあるのか

>>196
正論ですな

>>211
その通り

syMplify(www

おすすめのフリーのVerilogシミュレータを教えてください

>>215
Cver

アルテラのQuartus使ってる人いる？
自動生成やSoPCビルダーやIPコアなどで作る部品ってVerilogコード読める？

ライセンス的に流用しちゃ行けないのは知ってるけど、俺のVerilog力の血肉としたいんだ。

>>217
それは甘い考えだろう…

opencores逝って読みまくれ>>217

デジタル回路に詳しくないのだが

module test(clk,R,OUT);
input clk;
input [7:0] R,B;
output [7:0] out,out2;

reg [7:0] out,out2;
wire Y;
Y = R/5+G/5;
always @(posedge clk)
if (Y > 0 )begin
out <= 8'b0000_0000;
out2 <= 8'b0000_0000;
end else begin
out <= 8'b1111_1111;
out2 <= 8'b1111_1111;

end module

と記述したときoutの出力が全部一気に1にならないのはなぜか教えてくれませんか？

>>220
verilog なら

:
end else begin
out <= 8'b1111_1111;
out2 <= 8'b1111_1111;
end <== 追加
endmodule <== スペース削除

かも。ていうか、ツールでwarning出ないか？

>>221に追加して、
Bって何だ？
outとOUTは何だ？
Yって1ビットか？
デジタル回路の前に、伝えたいことは正確に書こうな。

>>221
コンパイルしたやつのソースコピペしないで手動で書いたので・・・・

Quartusのシュミレーションでやってみるとずれて立ち上がるのでデジタルはもとからなのかなぁと

ずれて立ち上がるためにクロックで同期とるの

割り算ってそんなに気軽に使えるものなんか？
俺は大小比較も極力避けて、== か != で判定できるように工夫してるんだが…。
無駄なんかな。

合成するつもりなら割り算は避けるべし
つーか、HDL言語はデジタル回路を知らなくても回路設計できる魔法のツールではない

できるだろ。
あとはシミュレータで確認しとけば。

>>225
>俺は大小比較も極力避けて、== か != で判定できるように工夫してるんだが…。

同期回路で？

>>ID:H+l+MEyX
合成した回路の速度とか面積を考えたことはないのですか?

速度もシミュレータでわかるがな。リソースはフィッタでわかる。
にぶーいお前のオツムで考えるだけで、検証すらしねーのか。

>>225
例えば、4ビットバスで、8と等しいかどうかを調べるには4ビット全部調べないといけないが、8以上かを調べるには最上位ビットだけを見れば済む。
回路規模や速度を重視することが必要なときもあるが、可読性を重視して欲しい。個人的には。

>>230
マルチプレクサとバス記述、それぞれの利点と欠点言えるか？
そういう知識無しに行き当たりばったりでHDL書いてから検証してるのか？

なんにせよデジタル回路の知識は必要だと思うけどな。

>>230
RTL設計の理論でも学んでみ。
そんなこといってるのが恥ずかしくなるぞ。
残念ながら日本にはちゃんと理解しているひとが少ない。
この板にも殆ど理解している人はいないだろう。
いかにして大規模で高速な回路システムを記述するか、
HDLの文法構造がなんでできあがったのかもわかるよ。

それと、ただ書いて、シミュレータで確認して安心なんて単なる初心者。
小規模なのならいきあたりばったりでもいけるが。
種種のカウンタの使い分けもできなそう。

>>233
何を言い出すかと思えばRTL設計ごときのレベルのひくーい職人レベルの理論になってない
理論風で、目から鱗ってか？お前のオツムってのはレベルなんだろな。幸せな奴だ。
RTL設計なんてもんは、決め手になるような理論があるわけでもなく経験則の羅列だ。
そんなことも知らずよくもまぁは恥ずかしいレスをつけられたな。

>いかにして大規模で高速な回路システムを記述するか

>>233
>いかにして大規模で高速な回路システムを記述するか

ゲラゲラ、それはな。できあがりの検証を十分にされたFPGAメーカのお墨付きのライブラリを使い回すことだ。
おきまりの回路をおきまりのツール使って設計するRTL設計に何アホな独自性求めてんの？
しょせん釈迦の手の中で七転八倒してるだけってことにいーかげん気付や。
幻想いだいてるんだろなコイツ

いやあ、俺はアナログ回路からOOPまでやってるんだが、
ソフト系のやつによくある勘違いだよね。
HDLが設計ツールであるかのように思いこんでいる人。
スケマティックでもシミュレータとにらめっこしながら、
行き当たりばったりで部品組み合わせるだけなら
同じことができるんだが、そりゃ設計とは言わない。
しかも、シミュレータやフィッターはそもそもHDLとは
独立した連携ツールでしかないのに、HDLを書いているというだけで、
なんでもHDLの力だと思ってしまうアフォがあとをたたない。

>おきまりの回路をおきまりのツール使って設計するRTL設計に
RTL設計というのは日本では言葉ばかり広まっているだけで、
理解している人がほとんどいないんだよ。書籍もまともなのがない。
お前もその中の一人。

>>234
…？日本語使ってくれ。
>RTL設計ごときのレベルのひくーい職人レベルの理論になってない
>お前のオツムってのはレベルなんだろな

文法構造の話なら
Verilogはいろいろ厳密じゃないあたりが落とし穴で嫌だが
VHDLは文体のもっさり感がもっと好みじゃない。

>>235
…Quartus派？

FPGAメーカのお墨付きのライブラリを使い回すだけで、
大規模で高速な回路システムを記述とはｗ

>>233
>それと、ただ書いて、シミュレータで確認して安心なんて単なる初心者。
>小規模なのならいきあたりばったりでもいけるが。

ふふーん。
経験の少ないシロート+αを大量に使って安く仕上げるのがRTL設計のそもそもの思想
つーかな、アナログ回路であってもそのやり方でやれる。PSpiceこねくりまわしてりゃ、
フレッシャーズも設計10年選手も大して変わらん。
パターン設計にしろ伝送シミュこねくり回してりゃ、ちゃーんと物は設計できる。
お前が必死になってレベルの違いをほざこうとも、ツールのおかげで、日本人がやらなくても、
チャンコロでもベト君でもちゃーんと設計できるんだ。

RTL設計では
メモリ、レジスタ、外部I/O
をすべて広義の"レジスタ"として据えるところから
スタートするのよ。
>>234はなんか勘違いしてるけど。

ん？なんでFPGAが前提になってるんだ？

>>242
お前何レベルのひくーい解釈してんの。

デジタル回路知らないけどRTLのお陰で楽々だよ！って言ってる奴は
アセンブラ一切知らなくてもC言語使えるならプログラマ名乗れると思ってるんだろうな。

まぁそうなんだけどさ。

>>244
俺の解釈じゃなくて単に君が知らないってだけ。
多分、君は周りのレベルが高くなくて、
シミュレータも満足に使いこなせるやつがいないおかげで、
自分が設計できる気になっちゃってるだけだよ。

>>236
お前さ、アナログ回路からOOPまでやってて、
よくそういうレベルのひくーい解釈してるな。
目先の納期だけに追われて、いったい自分が何をしてるかを見通せてないだろ。
しかもHDLとシミュとフィッターが独立って、何当たり前のことをわざわざレスってんの。
自分がどういうプロセスで設計してるか、
アナログ回路、ソフトウェア、ディジタル回路それぞれちゃーんと紙にでも書いてみ。
そうすりゃわかるわ。

>>246
おまえさ、>>242に書いたお前の話はRTLの下位レイヤの解釈に過ぎないってことがわからんかい？
そういうレイヤのことを話してるんじゃないことぐらいいい加減気付や

>>245
アセンブラどころかCなんて組み込みかデバドラ書く以外商用では使わんだろ。
組み込みでもミドルウェアの買い物組み合わせてるのが実情のようだしな。

探したけどあまりいいソースがみあたらなかったな。
もちろんRTL設計はデジタル回路の基礎がないと満足に理解できないよ。
学問分野的には デジタル回路→スイッチング理論→RTL設計(HDL)
だから。

http://www.cs.gsu.edu/~cscapp/4210/course_notes/ch_4.htm

>>249
ソフトもかけんのに乙。

レスが進んでると思ったら変なのが沸いてるだけだった(´・ω・｀)ｼｮﾎﾞｰﾝ

レベルが低い高いとか言ってるだけじゃなくて設計メソドロジーを議論して欲しいものだ。
IPを組み合わせるだけで回路ができるっていうのは妄想だよな。
ってことで、俺はまたROMに戻りますｗｗｗ

http://www.rocw.raifoundation.org/computing/BCA/computerarchitecture/lecture-notes/lecture-25.pdf

Register Transfer記法をほぼそのままの形で
シミュレーションや設計に応用したもの = HDL
実際にはゲートレベルやビヘイビアレベルも混じってたりする。
もとは70〜80年代の大型コンピュータの研究の課程で理論化が進んだ。

>>250
お前さ。学問を持ち出す前に

　　デ　　ジ　　タ　　ル

なんて表記したまともな専門書は一冊たりともない事ぐらい認識しとけまぬけが。

デジタル回路→スイッチング回路だぁ？
アホかお前はよ。で、ミドルウェアが何かもわからんってか。片腹痛いはアホが。

デジタル回路　→ 論理設計/スイッチング理論
なんだけど、大学ではデジタル回路だけで終わることがおおい。
あのカルノー図とか実際にはほとんど役に立たないやつ。

>お前さ。学問を持ち出す前に
持ち出すも何も、学問板だよ、ここ全体がw

>デ　　ジ　　タ　　ル
>なんて表記したまともな専門書は一冊たりともない
学問と無縁な人の勝手な妄想ですね。アフォに限って表記がどうのと…。

表記をきちっと書けない奴は一事が万事この調子。
お前デジタルって書いて特許はそのまま明細書ができあがるが、
論文はそのまま通るとでもおもっとんのかアホ。
論文の一つもまともに読んだことのないまがいもんが学問などと笑わせんな。
お前のいう

　デ　　ジ　　タ　　ル

回路が信学会でどのソサイェティかも知らんだろお前

>>255
>持ち出すも何も、学問板だよ、ここ全体がw

んなこたぁ。わかってるがな。およそ学問に縁のない所詮学卒レベルのお前が
糞生意気に学問を持ち出すから注意してやったまでだ。論文の一つも書いたことがないどころか、
日頃から読むに値しない糞仕様書書いてることが手に取るように見透けたんでよ

…今はじめて、"ディジタル"にこだわりが有る奴を見た。

多分こいつは、バイオリンもヴァイオリンって表記しなきゃ気がすまないんだろうｗｗｗｗレベルの低いことでｗｗｗ

信学会が好きらしいな

デジタル の検索結果のうち ieice.org からの日本語のページ 16,600 件
http://www.google.com/search?num=50&hl=ja&q=%E3%83%87%E3%82%B8%E3%82%BF%E3%83%AB+site%3Aieice.org&lr=lang_ja

ディジタル の検索結果のうち ieice.org からの日本語のページ 17,600 件
http://www.google.com/search?num=50&hl=ja&q=%E3%83%87%E3%82%A3%E3%82%B8%E3%82%BF%E3%83%AB+site%3Aieice.org&lr=lang_ja

信学会でも表記がゆれてるんだよ、どちらも正しい
「デジタル」と書いただけでファビョる 6AyK6ezM は糞

ていうか「ソサイェティ」って何？ｗｗｗｗ

>>250 こっちの方がよかた。
http://calab.kaist.ac.kr/~hyoon/courses/cs311/cs311_2006/Ch4.ppt

>>259

お前アホだろ。なぁ。論文って書いてんのに、
信学会でも部外者相手の解説頁を引用して何してんだお前アホ

>ていうか「ソサイェティ」って何？ｗｗｗｗ


所詮このレベルなのが >> ID:y1m4oDXM
一稿でも論文誌に載せてから言えホント片腹痛いわ
お前のできるのは所詮ターム検索だけかいこのウジ虫野郎

262は地デジのことも地ディジって呼ぶの？　ねぇ、どうなのよｗ

263はディズニーランドのこともデズニーランドって呼ぶの？　ねぇ、どうなのよｗ

>>264
ハァ？誰が読んでもディズニーはディズニーだしデジタルはデジタルだろ？
文盲？池沼？

>>264
ネズミーランドって呼んでたりしてな。

ディゼニーランド

デゼニワールド

>>262
読点w

>>268
あまりのネタの古さに吹いた

14Vにエサやるなよ。居付くから。

そうさ、イエティは、雪男さ。

6Aの人気に嫉妬ｗｗ

まだやってたのかｗ

>>268
まず予約な。

なんか突風が吹き荒れていたようだ・・・

ワーニング馬鹿を罵倒スレ
http://science6.2ch.net/test/read.cgi/denki/1190012676/

過去にはこういうスレがあったのだが、ここの>>1と同一人物とみた。

>　デ　　ジ　　タ　　ル
>　　ア　　ホ　　は　　死　　ね?
このスペース空けの書き方とか…マジで同一人物確定だなw ﾜﾛﾀw
昔からこんなんで粘着紙続けてるのか。

H8,SH系マイコン限定スレ 6チップ目
http://science6.2ch.net/test/read.cgi/denki/1200361592/

の>>1でもある。
まさしくキチガイ。

QuartusIIで7か8あたりから日本語入力ができないんだが、できなくなったのだろうか？それとも設定次第か。
6までは普通にできてたんだけどね。7からは入力ボックスが左上に表示されて確定しても入力できない。

もしできるならやり方教えて欲しいです。

ああ、FPGAスレだと思ったら違った。ごめん。
あっちに書き直してくる。

>>232
>なんにせよデジタル回路の知識は必要だと思うけどな。

アナログ回路は知識の前提無く設計するわけにいかんだろうが、
デジタル回路なんてそれこそ、単なる論理演算シンボルの接続にしかすぎんだろ。
はっきり言って、こんなもんは文系の奴でも理解できるし、中学生でも理解できる
こんな薄っぺらいもんを"知識"だなんてよく祭り上げられるな。

レベルの低い煽りだが乗ってやる

たしかにロジック設計だけならシンボルを接続するだけだろう。
それでもModelsimの中では動くように見えるかもしれない。

だがそれはアナログ回路も同じ。
増幅器、フィルタ、演算器、Z変換なんかのシンボルを接続するだけでも
MATLABシミュレーションなら問題なく動くように見えてしまう。

難しいのはロジック設計ではなく、実回路にする実装だ。
デジタルでもアナログでもぞれぞれの回路特有の知識が必要となってくる。
それらを知らないと動く製品はできあがらない。

>>283
レベル低いのはお前だろ。アナログ回路でZ変換ってお前は専門卒か？
だいたい、アナログ回路のシミュレートにSpiceでもADSでもなくSimulink使うなんざ、随分悠長な仕事してるじゃねーか。
Over 100GHzの回路でもいじってるんか？あるいは専門卒どころかシミュレータの選択も知らん学生か？
そもそも、アナログ回路だって、物理現象をLCRに等価変換して書いてるわけだが、
それでも2階の線形微分方程式にしろ、d/dt→jω、∫→jωなんて最低理系教育を受けてないと絶対理解できない。
複素平面の概念を理解できない奴だと、できあがった実装回路のインピーダンスマッチングとるのに
ネットワークアナライザいじることすら不可能

これに対して、デジタル回路の方は、単なる機能図の接続情報だ。
接続と立ち上がり、立ち下がりのタイミングだけ、フローチャートを横に書いただけとも言える。
実際、電気系の専門教育を受けてないソフト屋にもHDL書かせてるのが現状だ。
シミュレーションだけでなくロジアナ使ったデバッグぐらいは十分できるので、外注のソフト屋なんかには実際やらせてる。
アナログ系の設計は理系教育受けてないようなソフト屋には絶対やらせない。

まだやってるんですかｗ

×∫→jω
○∫→1/jω

さぞかしレベルの高いお方なのでしょうｗ

>>284

お前さ。学問を持ち出す前に

　　デ　　ジ　　タ　　ル

なんて表記したまともな専門書は一冊たりともない事ぐらい認識しとけまぬけが。

デジタル回路→スイッチング回路だぁ？
アホかお前はよ。で、ミドルウェアが何かもわからんってか。片腹痛いはアホが。

表記をきちっと書けない奴は一事が万事この調子。
お前デジタルって書いて特許はそのまま明細書ができあがるが、
論文はそのまま通るとでもおもっとんのかアホ。
論文の一つもまともに読んだことのないまがいもんが学問などと笑わせんな。
お前のいう

　デ　　ジ　　タ　　ル

回路が信学会でどのソサイェティかも知らんだろお前

ソフト屋に回路の不備をねちねち指摘されて他人に八つ当たりしているハード屋がいると聞いてやってきました

ごめん、日本語の論文なんて読まないから。

回路設計、論理設計のレベルはわからないが、
コミュニケーションレベルは低いとしか・・・。

>>284
アナログ回路でZ変換っていったらインピーダンス変換のことだろ 常考
文脈上どうやっても勘違いしようがないのだが…

聞きかじった用語に少しでも似たのが出てきたら飛びつくあたり、底の浅さが見えるな

なんかエロゲの議論で延々と言い争ってるテンプレ思い出した。

まだやってるんですかｗｗ

>>293
アナログ回路で離散系前提のZ変換持ち出してインピーダンス変換？アホだろお前。

>>203
お前、デジタル回路があーだこーだご託並べたあげくZ変換ごときもほとんど
使いこなしてないだろ。マジ専門卒か学生レベルだろ。

学生レベルつーかアホ学生の >>293へ

http://ja.wikipedia.org/wiki/Z%E5%A4%89%E6%8F%9B


間違いの多いwikiだが、これはとくに問題ないから参照しとく
Z変換ぐらいはちゃーんと理解しとけアホ

Zと書いてインピーダンスを表すことも知らない人がいるとは
ここは本当に電気電子板なのか? (ﾌﾟ

「ディジタル回路」じゃなくて「デジタル回路」でもよくなったんですねｗｗｗ

ユトリ世代のアホ学生の代表 >>293 == >>283へ

http://www.google.co.jp/search?num=100&hl=ja&q=%E3%82%A2%E3%83%8A%E3%83%AD%E3%82%B0%E5%9B%9E%E8%B7%AF+Z%E5%A4%89%E6%8F%9B+%E3%82%A4%E3%83%B3%E3%83%94%E3%83%BC%E3%83%80%E3%83%B3%E3%82%B9%E5%A4%89%E6%8F%9B&btnG=%E6%A4%9C%E7%B4%A2&lr=


苦し紛れのSCとは恐れ入ったあ・ほー

>>299
>Zと書いてインピーダンスを表すことも知らない人がいるとは

ちゃ・はー
Ｚ変換のZをインピーダンスと解釈して通用すると思ってるアホ学生の >>299 == >>283 でした。

ヘキサゴンのアホ以下のアホでした

ま、>>299のようなアホでも学費払えば居候させてもらえる糞大学もあるってことで。チャンチャン！

アホ学生にとって

Z変換 == インピーダンス変換

だってよ。
ギャハハハアホならではの独りよがり表記

世の中通用しねーんだよ。アホ

マジレスするよ

インピーダンス変換の意味でZ変換と表記するのはごく普通のこと
いっぺん「Z変換 マッチング」等でぐぐってみてはいかが
TZアンプ(Trans Z amplifier)なんて言葉も知らんのだろうな

もちろん離散系処理のラプラス変換に類似する畳込み演算のことも
同じく名前のZ変換と表記されるが、このふたつは異なる分野で使われるため
混同される心配はまずない。

ただし「聞きかじった用語に少しでも似たのが出てきたら飛びつくバカ」が
いない場に限るけどな

Z変換といえばデジタルフィルタの例のヤツしかないと思ってしまうのって
あまりにもモノを知らな過ぎで残念なことです

>>283
>増幅器、フィルタ、演算器、Z変換なんかのシンボルを接続するだけでも
>MATLABシミュレーションなら問題なく動くように見えてしまう

インピーダンス変換をZ変換と称する時点でアホ丸わかりなんだが、
ちなみに
http://www.google.co.jp/search?num=100&hl=ja&client=firefox-a&channel=s&rls=org.mozilla%3Aja%3Aofficial&hs=MAM&q=MATLAB+%E3%82%A4%E3%83%B3%E3%83%94%E3%83%BC%E3%83%80%E3%83%B3%E3%82%B9%E5%
A4%89%E6%8F%9B+Z%E5%A4%89%E6%8F%9B&btnG=%E6%A4%9C%E7%B4%A2&lr=

わずか8件

http://www.google.co.jp/search?num=100&hl=ja&client=firefox-a&channel=s&rls=org.mozilla%3Aja%3Aofficial&hs=pBM&q=%E3%82%A4%E3%83%B3%E3%83%94%E3%83%BC%E3%83%80%E3%83%B3%E3%82%B9%E5%A4%89%E6%8F%9B+Z%E5%A4%89%E6%8F%9B&btnG=%E6%A4%9C%E7%B4%A2&lr=

わずか28件


http://www.google.co.jp/search?num=100&hl=ja&client=firefox-a&channel=s&rls=org.mozilla%3Aja%3Aofficial&hs=isg&q=Z%E5%A4%89%E6%8F%9B&btnG=%E6%A4%9C%E7%B4%A2&lr=

14900件

おまえの意図するZ変換 == インピーダンス変換など世の中通用しないってこった

アホ故の間抜けぶりをまさにものがたる google検索結果であった。
アホ == >>283　俺ならここまでアホさらすならムトウハップにサンポール注いで自殺するわ
恥ずかしすぎるからさ。>>高卒283

インピーダンス変換ごときをMATLABでシミュレート

アホ高卒ならではのアプリの利用法！

ロジックで必要なのは高尚な知恵と知識じゃなくて納期までに地道にやり遂げる力だよ。
頭が良くて優れていても何も生みだせていいなら無いのと同じ。どんなに頭が悪くやり方が悪くても結果が全て。

デジタル回路 解禁ですか?

まだやってるんですかｗｗｗ
というより、まだやるのかよ(#ﾟДﾟ)ｺﾞﾙｧ!

一生やってて良いけどスレ違だから消えてくれない？
該当スレがないって言うならスレ立てても良いから

いいぞ、もっとやれ。

カタカナ英語の表記にこだわるやつ == 英語表記を扱う世界にいないやつ

まぁ、RTLもソフトウェアと同じでコーディングは誰でもできる、
という点では同意せざるを得ない。
しかし、誰でも低面積・高スループットの回路を設計できるという訳ではない。
H+l+MEyX, 6AyK6ezM, uonJjdx8 （同一人物？）はその辺が全くわかってない。

設計において難しいのはアルゴリズムであり、アーキテクチャでしょう。
工夫の仕方によって面積や性能が大きく変わるってことを体験したことがないんでしょうかね。

>>309
禿

>工夫の仕方によって面積や性能が大きく変わるってことを体験したことがないんでしょうかね。

おまえと同程度の工夫も誰でもできる

ロジックでも、FPGA/CPLDとASIC。
それからフルカスタムの大規模なプロセッサ
では、全然考えることの量が違うだろ。
このスレの場合は殆どがFPGA/CPLD、いってもASIC程度だからな。

>>317
おまえにはできない

こっちのスレと棲み分けしますか？
http://science6.2ch.net/test/read.cgi/denki/1185598168

>>319
糞仕事を山より高い仕事のように吹聴してなにかいいことあるんかい？雑用係が( ﾟдﾟ)､ﾍﾟｯ。

>設計において難しいのはアルゴリズムであり、アーキテクチャでしょう。
>工夫の仕方によって面積や性能が大きく変わるってことを体験したことがないんでしょうかね。

年がばれちゃうよ、超小規模３０年前のゲート設計ならそれでいいが。

レベルが低いじいさん限って、波形図だの、仕様書だの、工夫だの、書きたがる。
工夫なんて自動設計ツールにやらせる時代だよ。

出力動作だけ書いて、flatten effort high set_max_area=0 で金曜の夜に
シノプシスに合成させれば、人間が下手に考えた設計より
総合的に、低消費電力、最小回路規模、最高速度、の回路がでる。

部分的に人間の設計が良くても結局総合的設計は自動設計が上回る。
自動設計だから、なんだかんだで実機で記述通り動く。

でも１０００ゲート級の研修用回路なら人間に勝ち目がありますよ。
相当に熟練した人間に限られますがね。

１０００万ゲート級なら熟練人間でもミスなく総合的にいい設計できる訳ない。
今では１０００万も小規模扱いだし。

仕事してる限り仕様書は絶対なんだが、これを否定するなんて底が知れてる。

趣味程度で規模も小さく一人で完結するようなもので、
やりっぱなしで数年後に改良や修正等で二度とさわることがないならいらないが。
あと、規格を記している規格書も仕様書なんだよね。

ツールを使えば組み合わせ論理は最適化できるけど
高速化のためにレジスタをどこに挟むか、全体のタイミングの整合性をどうとるとかは
人間が決めることだよ。

ソフトなら１つの処理が速いか遅いかで考えるところを、
ハードは複数の処理を正確に何クロックでどうするかを考える。
ハードでも制限を緩やかにすればソフト間隔で簡単に作れるけど速くはない。

>>323
＞ソフトなら１つの処理が速いか遅いかで考えるところを
んなこたーない。

アセンブラで直接書くよりコンパイラの最適化の方が優秀とかいう話に似てる罠

まともな仕様書を作らないNとかSみたいな社風の所もあれば、
回路の構造まで指定するような仕様書を作る所まで色々ある。

本当に必要な仕様書は、
インタフェースと動作の定義がきちんと行われているものなのだが、
そういう仕様書にはお目にかかったことが無いｏｒｚ

>>323
>高速化のためにレジスタをどこに挟むか、全体のタイミングの整合性をどうとるとかは
>人間が決めることだよ。

タイミングを決めるのが重要なんじゃなくて、出力タイミングも書いとけば、
あとはツールがやってくれることとを >>322は言ってる。
何が不満なんだよお前

>>323
>仕事してる限り仕様書は絶対なんだが、これを否定するなんて底が知れてる。

機械がオートでやるより低レベルの仕様書なら、機械でもここまでできますよで、
せせら笑ってユーザに説明すればいいだけの話。改善提案。
つーかQuartusかISE標準ツールしか使ったこと無いんだろな

どうも俺が言いたいことが伝わってないようだ。

合成ツールの有用性は否定しないよ。
設計期間が短くなっていく中でツールを使わずにゲートレベルに落とすのは不可能だ。
そんな常識的なところがつっこまれるとは思ってなかったｗ

ソフトウェアだってコンパイラの性能がいくら上がっても、
バブルソートはクイックソートに勝てないだろ？
ハードウェアだってアルゴリズムやアーキテクチャで
スループットが変わる、ってことが言いたいのだよ。
そこはツールがいくら性能向上しても人間が考えないといけない。

動画像コーデックや無線通信モジュールの1つや2つぐらい設計してから反論してくれ。
作ってるのにわからない人は詳細設計書を見てコーディングするしか能がない人。

327 は TLM のことを言ってるのか？
TLM は俺はやったことがないからわからないけど、合成できたんだっけ？
合成できるにしても、アーキテクチャは人間が考えないといけない点では同じだ。

>>315

>バブルソートはクイックソートに勝てないだろ？

それはアルゴリズムだろうが。
実装より上位レイヤの話。お前は実装時の工夫を主張してたんだろ。
Turbo符号のEb/N0 vs BER がたたみ込み符号/Viterbiデコーダより
XdB改善されましたってのと同じ。誤魔化すな。

>動画像コーデックや無線通信モジュールの1つや2つぐらい設計してから反論してくれ。

なーんか全然違うアプリの設計やってるなんざ、お前映像でも、変復調の専門ってのでもなくて、
ユーザからCレベルのアルゴリズムもらってせっせとHDL書いてるだけの下請け害虫だろ。
えっらそうに。ホントにアルゴリズム理解してんのかい。
そのCレベルのソース書くときにやる工夫こそが一番重要ってことすらわかってない。
お前らがやる工夫は落ち葉拾いレベルの話

>>322の言うとおりだったら、1万個の0〜65535の値を入力すると
大きさ順に並び替えた1万個の値が出てくるって出力動作だけ記述すれば
ツール様が一晩で良きにはからって、最小の面積、最高の周波数、
最短のクロックレイテンシの回路をつくってくれるんだよね?

>>330
ハードウエアアルゴリズム、算術アルゴリズムってあるでしょ。
バブルソートやクイックソートはあくまでも例かと。
Cレベルのアルゴリズムもらって設計って何のことだからさっぱり。
そんな仕事してるやつが周りにいるの?
ハードとソフトのアルゴリズムって互換性ないもん。

なんか話が脱線してきている気はするけど、
自動設計だけで高スループットの設計ができるってほんと
性能が重視されず、数もあまりでない組み込みの専用設計だけだろう。

とりあえず、330が日本語が不自由なのがわかった。

ターボ符号とビタビ符号で誤り訂正能力が違う、っていうことを言ってるのではなく、
同じターボ符号でも設計の仕方によってスループットが変わる、と言っているのだ。

それに、俺は「実装」とは一言も言ってない。「設計」の話だ。
まさか「実装」と「設計」の意味の違いもわからずにこの業界にいるのか？

Cソースを与えて自動的に高スループット・低面積の回路を出力、というのは
現時点での合成技術では不可能だからちゃんと人間が考えないといけないわけだ。
単純作業で変換できるってのは妄想。
それができる時代が来ればよいのだがな。

>>328
そうだな、グループ会社や１社から仕事を請け負って設計をしてるている程度なら
ユーザーにべったりで説明すればいいんだろうけど、
不特定多数のユーザーをターゲットにマスク起こして月産何万個と量産するような
仕事してるとな仕様書がないと、次の製品作ったりするのに忙しいのに設計者が
毎回かりだされて説明しないといけないし、ユーザーも使い方が分からなくて困る。

自社を基準に考えすぎてたようだ、チップメーカーなら仕様で話を進めるんだが、
組み込みだとプロセッサなどに接続できた後は既にある「プロセッサの仕様書」に
任せてしまったり、とりあえず動いてればそれでいいみたいな感じであまり仕様書は
必要ないのかなぁ。

>>322

> 出力動作だけ書いて、flatten effort high set_max_area=0 で金曜の夜に
> シノプシスに合成させれば、人間が下手に考えた設計より
> 総合的に、低消費電力、最小回路規模、最高速度、の回路がでる。

消費電力減らすのにどれだけ苦労しているか知らないとは幸せ者だなあ。

だいたい、ツールを使っている人間なら、“シノプシスに合成させる”なんて
言わないと思うけどな。

ところで楽しい？

くやしいから止められないんでしょ。

とりあえず、>>330はコテ付けてくれ。
ディジタル君　あたりの名前にしてくれると分りやすくてGJ。

デジタル回路の知識皆無だとスキューとかの用語すらわかんないだろうし
デバイスの仕様書読むにも9割以上意味が分らんと思うぞ…。

>>338
それ、俺からも希望。そうすれば「あぼーん」設定できる。
俺様論理を撒き散らすならば、それくらいの礼儀はわきまえて欲しい。

>>338
デバイスじゃなくて、ディヴァイスとか言い出すはず

仕様書が存在しないけど実物が納入されて万事動いているシステムってお前は俺の会社かよ？ｗ

それ普通だろ。仕様書、書ける奴なんて出会ったことねえ。

Verilog で符号付きと符号なしの掛け算って普通に

module test(

input [7:0] A,
input signed [15:0] B,
output signed [23:0] O
);

assign O = B * A;
endmodule

じゃだめなのですか？

>>343
何のためにFPGA上にわざわざブロックRAMと並んで乗算器があるのかとｒｙ

>>344
すいません。
今月のデザインウェーブのものがVHDLで記述されていて、Verilogに変換したいと思ってました。

これでできないのかなぁと

符合付きと符合なしを乗算すると符合なしで評価される仕様だった希ガス

>>346
やっぱりそうですか・・・・・・
ありがとうございました

ずっとXilinx使ってる俺だけど、なんかむしゃくしゃしたのでQuartus8.0入れてみた。
…さしあたり何をしたらXilinxに無い楽しみ方が出来るだろうか。

>>341
仕様書が完璧だけど、実物が動かないお前の会社よりましw

仕様書は現物に合わせて書くんだよ。
それでも間違ってることは多いけどな。
現物と異なる場合は現物優先と注記しとかにゃな。

>>350
> 現物と異なる場合は現物優先と注記しとかにゃな。

(参考になる: +5)

./J か！

間違えた。
/.J だ。

× ./J
△ /.J
◎ スラドw

仕様書なんてどうせ誰も読まないよ

検収条件の確認に必要だろうw

誰もつっこまないので一応礼儀として

> 現物優先と注記
不動産屋かよ!

>349
読解力が足りなそうお前

>>348
つ Nios�U




むしゃくしゃして入れた。
Altera なら何でもよかった。
今は反省している。

仕様書関連の話を要約すると、
仕様書の管理の仕方が担当者レベルでまともに
出来てない人がいるという事でＯＫ？

>>350

設計ミスではありません。さあ、仕様書を書くぞ。

　　　　γ⌒'. .: .:.　.:.:. γ⌒' 　ＣＯ ＣＯ　ＣＯ　ＣＯ　　　　　O　｢｢｢l
　　　 ノ　.　　　.: ,; ,;;;, :.） 　ＣＯ ＣＯ　ＣＯ　　　　　　　　　o ＼. V7
　　　,.．'". .:.:.::. .　. .:.::..）ＣＯ ＣＯ　　　　 　　　 　　 　　○｀)　|　 |　　 　 　 　 r‐､
　　　（　　.　. .:.::;;;._,,..．'" ＣＯ 　　　　　　　　 　　　 　 (⌒) o　|　 |　　 　 　 　 >､,>
　　　） . .:. .:.:;;.;;;.:.） 　ＣＯ　 　　　　　　　　　　＿＿＿_`o ○　|　 |.　　　　 　 |　|
　　ノ　.　　 ..::.:;;;.;.ノ 　ＣＯ　　　　　　 　 ／／　　　　　 |O｡ﾟ-ﾄ､.　|　　　　　　|　|
　　（　 ,.．-‐''"~ 　　　　　　　　　　　.／／|　／(･) ∩　|o.　 |　|　|　　／＼　|　|
　　　　)ﾉ 　　　　　　　　　　　　 　 　|／／|　　　　　　　|　　 |　|　|　/　　　| |￣｀l　　　　 ／＼
　 ＿＿＿＿ 　　　　　　　　　　　　　|／／|　　 (･)　　　＼＿|　|─/　　　 /く　　|　　　／　 r､/`ｰっ
　|＼＿＿＿.＼ 　　　　　　　　　　 　|／／　 ＼　　　　 　 　 　 |　/　　 ／　 |　　＼／＼／　 `ｰ'"
　|　.| National | 　　　　　　　　　 　 |／　 ヽ＿＿　　　　　　　／/　 ／　　　|　　　　　／
　|　.|.　　　　　..| 　　　　　　　　　　　ｍｎ＿＿＿_|＿＿＿r──l__／　　　　|　　　　／
　|　.|≡≡≡≡| 〜 　　　　　　　　　　ヽ＿＿＿＿＿＿＿|＿＿ノ────' ──''"
　＼.|＿＿＿___| 〜 　　　

>>361
これは大量○人兵器かなにかですか？

>>360の日本語？の意味がよく分からない。
自己紹介乙でいい。

>>361
ムトーハップとサンポール混ぜた画を描いた自殺幇助で通報しといた

ナショナルって洗剤だしてたっけ
仕様書読めよ

交通事故より自殺の方が多いんだ

FFファンヒータの話だろ。
未だにナショナルのトップページに貼ってあるよ。
パナソニックにブランドを変えて逃げるつもりだろうな。

しかし、カツオ君は東芝のほうが似合うな、やっぱし。

仕様です。　仕様書はないけど　仕様です。

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　／＼二＿＿_＼ 　|　|
　 　 　 　 __,,,,,, 　　　　　　　　　　　　　　　　　　　　　|＼／‖　　　''' | 　|　|
　　　 ,.-'''"-─ `ー,--─'''''''''''i-､,,. 　　　　　　　　　　|　|　 ‖┌┐　.|　 |　|　　　給排気筒
　,.-,/　　　　　 　 /::::::::::::::::::::::!,,　　＼. 　　　　　　　　|　|　 ‖└┘　.|┌|=.|ヽ＿＿↓
（　 ,'　 　 　 　 　 i:::::::::::::::::::::;ﾉ　ヽ-､,,/''ー'''"7　　　　|　|　 ‖　　　　.|二|　|回＿凵
　`''|　 　 　 　 　 |:::::::::::::::::::::}　　　　　｀`ー''" .　　　　|　|　 ‖　　　　.|└|=.|/
　　 !　　　　　　　'､:::::::::::::::::::i 　　　　　　　　　　 　　　|ﾐ.|　 ‖　　　　.| 　|　|
　　 '､　`-=''''フ'ー''ヽ、::::::::::/ヽ､-─-､,,-'''ヽ　　|＼ノ.|ﾐ |　 ‖　　　　.| 　|　|
　　　 ＼＿／　　　　 ヽ--く　　 _,,,..--┴-､ ヽ　.|＿》 |　|　 ‖　　　　.| 　|　|
　　　　　　　　　　　　　　　　｀`"　　　　　　＼>. 　　　＼|＿‖＿＿__.| 　|　|

仕様なら問題ない
仕様通り設計して、仕様通りか検証して
仕様通り製造して、仕様通りか検査して
仕様どおりの製品を発売した
だって松下電器が仕様通り仕事しない訳ないじゃん

さあ、通常業務の後付け仕様書作成
ますば実物の動きの観察からですね

実物がちゃんと動いたらシミュレータの波形をぺたぺた貼り付けましょう

入出力も後付けが基本、先に決めれる人は予言者だよね

何でか知らんが、凄くシニカルな空気が漂っているな。

>>329
その言い方だと、まさかゲートで設計してるとか。

もしそうなら、
そのアンティークな会社、何処の会社だか教えてくれません。

仕様書を後で書く方が多数派のようだな。
先に書くって人はいないのかい？

すげー小規模回路で納期は未定なら先に書けんじゃねえ

後に書くよ。
先に書くものはでっちageにしかならん

挙動と仕様がごちゃまぜな奴、多いな。

verilogファイルからEDIF出力して、それをQuartusに食わせたいんだけど、
verilog→EDIFを無料のツールでやる方法がわかりません。
誰かわかる人がいたら教えてください(><)

仕様書先にかくとかいってる厨は、よほど簡単な小さな回路しかやって事ないんだよ。
仕様書先に書けるわけねーつの。

１２８ビットリスク型パイプラインＣＰＵ
積和演算子プロ４基搭載、メモリー２次キャッシュ対応で
仮想アドレス空間１０Ｇバイト以上、割り込みベクタ１２８本

の仕様書を一週間で書いてみろよ。

仕様書先に書きたいやつは勝手に先に書いてればいいのにな。
すぐに他人に仕様書先に書かかせたがる。
ようするに自分で出来ないから他人におしつける。
技術的に本当に重要なら、通常の技術者なら他人にしゃべらないぜ。
他の技術者を陥れる為に、他人に先に仕様書書かせたがるんだよ。
あとで、クレームとかつけて、俺は偉いと主張するためさ。

>>380
まずは3日以内に企画書等必要書類出してくださいね。
ほら、書いちゃうと途中で仕様変更できませんから。

>>380

>１２８ビットリスク型パイプラインＣＰＵ
>積和演算子プロ４基搭載、メモリー２次キャッシュ対応で
>仮想アドレス空間１０Ｇバイト以上、割り込みベクタ１２８本

>の仕様書を一週間で書いてみろよ。

お前、仕様書の意味わかってないだろ。しかも外仕と内仕の区別もつかん大馬鹿野郎と見た
仕様書を見ながらもの作ったこともないんだねかわいそーに。
どんな仕事してんの。

>>380
NECの下請け？

仕様書はともかくブロック図先にかかないやつっている?

>>383
おれのかんがえたさいきょうきんにくちょうじん
に、よくレスできるな、ちょっと尊敬。

だからといってExcelでブロック図を描くのもどうかと思うんだ

外資無いし
その言い方で系列バレるぜ

>>385
作りながら、時々整理するためにブロック図に落とす。どうにもバス周りが苦手なので。

>>383
おまえ、害仕や無い仕書くよりも、２ちゃんに書く事しかできないだろ。
仕事なんてしてないよな。ぷーぷぷぷ。

_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/


名前に「who-fusianasan」
本文に「>>1」（知りたい番号）と入力する。
書き込みを押すと投稿者が表示されるよ。
アンチ仕様書君の自演がまる見え。

_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/

>>380

>>391
すげーコマンド>>380の自演が表示されたよ

機能仕様、或いは要求仕様は、書くけどなぁ。
設計仕様はあとでいいけど。

>>349
おまえしか理解できない、おまえ仕様書ですか？

申し訳ありません

オレが仕様書だ！





あ、仕様ミスですね。

仕様書が意味不明な場合、書き手の書きかたが悪いか、読み手のスキルが皆無かのどちらかなのだが

通常は政治的な理由できまります。『ここが重要ですね』

同じ社内なら、役職、休職、勤続年数の低い方が悪くなり。
社外なら、外注、下請けが悪くなる。


社内レビューを重ねて世の中にでる高品質な仕様書は大事な事程小さく書いてある。

生保なら、
特大フォントで「入院１日につき５０００円至急」
そして端のみずらいところに極小フォントで「最大５日間」

読み手を
「書いてあるのにちゃんと読んでいないから悪い」
へ、おとしいれる事ができる高品質な仕様書になっている。

あ、仕様間違えた　休職⇒級職　おれが仕様でいいか。

あ、至急もちがう、あ、読み手のスキルがないということで。

仕様書だのブロック図だの先にでっち上げたい奴は勝手にかいてろ

先に書かないやつって、いったい何を基準にモノ作りするんだろうな。
作らないからいいのか。

休職>>>若手 と読み､ヒエラルキーの悲哀を感じた｡
5000円至急の部分は当たり前に読んでしまった｡

こうやって齟齬がうまれるワケだな?

>>380

↑書き込む前に２チャンの仕様書よんだ？

仕様書よまない君は東急沿線にお住まいですね
おれは先も後も仕様書かかない
仕様書書くのってド新人のやることだよ

>>380にかみついていた
仕様書君は人の仕様書は読まないくせに
俺様仕様書を押し付ける馬鹿でいい

俺だけ使用で前に書く
ブロック図前に書く
人の仕様書は理解できない
どなり散らして俺様使用
ええいますいます

ぷ〜ぷぷぷ
２チャンの仕様も読めない奴が
回路の仕様だってよ
うぇ〜ははははははははは

２チャンに仕様はちゃんと読んでるぜ
糞客の仕様はよまないがな

糞下電器は仕様通り殺人ストーブですか

ぶははははははははは
しっかりと賠償しろよ
殺しのつぐないだな

こりゃ日本語の使用方法から学びなおすべきだな

ふつう仕様書やブロック図はいらない
べりログが仕様記述そのものだ
字幕が必要な上司や客の子守はほんと重労働だよな

回路図が仕様だとかコードが仕様だとかそういう寝言はいい加減聞き飽きた

正直、ブロック図かかないやつってプロのハード屋とは思えないんだけどw
他人に理解できない、理解できない者のせいにするやつってプロとして失格。
絶対一緒に仕事したくないな、おれは。人に理解させるのって結構楽しい作業だよ。

Cのソースがまさに仕様だとかいってるソフト屋なんてまさしく能なしだし、
ドキュメントが書けない技術者はレベルが低いだけ。
時間があればいつだってちゃんと書きたいのだ。

>>411
ほんとゴミだなおまえ
それでまともに仕事してんのかカス

あらすじ聞かれて全編通して視聴しろって返すやつがいるのは、このスレですか？

違うな

ここにいるのは、本編見せろといわれたら
本編の20倍の尺のメイキング画像素材を出してくるバカ

釣られた…orz

>>414 がいいこと言いました。

特に最後の行。

codingするまえにブロック図とか大体のレジスタまっぷ書かないと
コードも何も書けないよ

そんなものは私の頭の中にある。
と、古の巨大ロボアニメの博士なら言ってくれるさ。

>>414,419
そうそう、書きたいけど時間がないから書けないよね。

>>422
俺は食品偽装業だけど本当はちゃんと検査したいんだ、本当は。
検査したいんだけど時間がないからできないんだよね。

お前らはこれを認めるか？

食品偽装は金儲けしたいからであって、時間がないからではない。
ちゃんとニュース読め。

外から見れば言い訳が違うだけで同じ結果。
客に「されてない」理由なんか関係ない。

>>425
おいおい、じゃあ、

A. 仕様書が完璧！でも動かなかったりすることがあるから頻繁にリセットが必要
B. 仕様書が適当・・・しかし完璧に動くし、長期間連続動作してもOK

設計期間の都合上、仕様書も成果物も完璧にはできないとしよう。
どっちがいいの？Aの方がいいっていう人はいないだろ。

だから仕様書は後回しになりがちだと言ってるんだ。
客のことを考えるなら仕様書を書いている間にテストしてる方が
いいと思うんだが？

うちもいい加減で設計仕様所は最後まで作らない場合が多いけど
機能仕様所は絶対に先につくってるなぁ。
機能仕様所がないと検証項目抽出できないので、仕様書書きと
検証が並行して進められないし、仕様書書いてレビューを通さないと
あとから機能追加依頼されてたまったもんじゃないし。
(というか、機能追加はレビュー後にも言われて泣きたくなるが)

祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝祝


グッドウィルが廃業、来月は東京エレクトロンデバイス@ＤＤＣの正社員決定。

「ここで正社員として働かない」って言われた。
さよならインタープロジェクト＠横浜営業所の犯罪者諸君。
もうピンハネできねーでやんの。犯罪グループの一員ですかね。
まもなく東京エレクトロングループの一員である俺の靴を舐めてもらおうか。

俺は東京エレクトロングループの一員です。おまえら派遣は失業おめでとう。


正社員正社員正社員正社員正社員正社員正社員正社員正社員正社員正社員

>>415
東京エレクトロンデバイス正社員の俺様に派遣がなんのようだい？

>>429
早くこの前のESECで出してた
アバールデータのPCI-E FPGA変換のチップ積んでる、
汎用I/Oボードの詳細ページ作ってもらえませんか？

あとあれってドライバの雛形(orボードと通信するためのDLL)って付いてくるんですか？

VerilogやHDLソースが仕様って言うなら、ソフト屋から『この○○レジ
スタの○○フラグがセットされるタイミングは、いつですか？』とか、
『○○と△△のイベントが同時に発生したらこの××はの動作はどう
なりますか？』なんて聞かれたら、即答できるようにしてもらいたい
もんだな。

外人が日本人を特別視してるってのは、自分の国の歴史少しでも知ってたら誰でも分かるだろ。
まず、資源が全くないってことはすごいこと。もう両手両足もがれたぐらいのハンデ。
しかもすごいのは、米国の3分の1の人口、わずか25分の1の領土で、
その上ただでさえ極小の国土の7割が山、山、山。なーんにもない、山・・・。
だから農業で輸出して食べていくことすらできない。条件からして最貧国でもおかしくない国。
そんな国が、100年ほど前で当時世界最強クラスだった露助とか清をあっさり倒して、
非白人国家で普通に白人常任倶楽部仲間入りしちゃってて、おまけに米国敵に回して
ガチで戦争して、世界で唯一米国本土爆撃して、英国の無敵艦隊フルボッコにして、
オランダ倒して、世界で唯一原爆落とさせるほどてこずらせて。しかも二発だよ。二発。考えられない。
敗戦とか言ってるけど日本のせいでアジアから白人の植民地全部消されたし。
しかも信じられないのは、戦争に負けてただでさえ何にもない国がさらにインフラまで全部叩き潰されて、
多額の賠償金まで背負わせて１００％再起不能にしといた極貧衰弱国家で、
今度こそ生意気なイエローモンキーが消えて数百年はウザイ顔見ないで済むと思ってたら、
直ちに再び白人社会に経済で参戦して来くさって、参戦どころかごぼう抜きでたった2,30年であっという間に米国さえ抜いて世界第一位。
東京の土地だけで米国全土が買えるほどの呆れた価値になっちゃう程の超絶経済力で世界中( ゜Д゜)ポカーン・・・状態。
その後もずーっと二位維持。頭一本でそれ。
しかも経済の８０％が内需。内需だけでそれ。
金融とかでまだ全然進出してないし車や家電、工業製品ももまだまだ進出しきってなくてそれ。
もうキチガイの域。伸びしろありすぎワロタ。戦後60年一発も打たずに侵略せずにこれ。
何気に世界最長寿国とかなってる。んで今度は漫画・アニメ・ゲーム。気がつけばハリウッドの規模とっくに超えてる。
アメリカの検索で一位になってるのが日本のアニメとか。世界中で一番人気の映像作品が日本のアニメとか。
極めつけは世界一長い国号、2000年のどの白人より長い王室ならぬ、その上の皇室保有。エンペラーに代表される歴史。
普通の神経してたらこんな国怖くて関わりたくない。

日本が無資源というのは政府のプロパガンダに過ぎない
石炭 石灰岩 天然ガス 鉱物資源などたくさんあるよ 水や木材も豊富

ただ、石油が乏しく人件費が高いのがネック

>>426
それが実験ならAでいいけど、
自社製品や受託物であるなら、
両方だめでしょ。

仕様書を書く時間がないとか、じゃなくて、
時間は作るもんだ。

製品の出荷検査や出荷判定で、
仕様書なしでokって会社があるとしたら、
取引したくないな･･･。

>>431
そんな質問するソフト屋いねーよ

このまえテレビで本人が歌ってるのを見て、
声が酒焼けしてて、ぞっとしたんだが、
こいつ当時からへたくそだったんだな。
http://jp.youtube.com/watch?v=zNozAaYnQiY

それに引き替え
http://jp.youtube.com/watch?v=xpWglqTEVi8
感動した。こ
んなにいいメロディだったとは。
本人も感動して涙で歌えなくなってるのな。

>>431
んなことないだろ。RTOSはイベントドリブン
優先順位とかタスクディスパッチを知らずどんなソフトを書くんだ？

仕様書を書かないことと、出来上がったソフトウェアやハードウェアの
品質が良くなることに、>>426は、どんな因果関係があると言い訳するん
だろ？

そもそも、>>426の居るような会社は、仕様がない状態で何を基準に製品
を作り、何を基準に良否判定しているんだ？

仕様がない状態で開発に着手して、ずるずると開発期間が延びた挙句、
出来上がった製品は品質が悪く、ドキュメントもろくにないという話は
よく聞くけどな。(w

ドキュメントって成果物の一部であり、当然「質」が要求される対象に
含まれるとは考えないだろうな。

こういう連中って、年中残業しながら、スパゲッティプログラムや、参考
回路の継ぎ剥ぎで無駄だらけの回路を量産しているから困る。

仕様書、先だ、先だ、と口うるさいのは何処の学生さんですか。
就職して仕事やれば、仕様書を先に上げるなど無理だと身をもってしるだろうよ。
理想は先に仕様書があがる事だが、その仕様書も先輩社員や客の読解力が低ければ君の
書き方が悪い事になる。年功序列だからしかたないよ。

でも、面接では
「仕様書は先に書くべきです、私は先に書きます」
「先にかかなくて、どうやって設計するんですか」
の応対でいい。

まちがっても、面接で「仕様書は後で書く」といってはいけない。
面接する方も、その件については、十分に承知の上で会話しているら問題ない。
「先に仕様をでっちあげるのですか？」と意地悪な質問がくれば手応えありだ。
骨がある奴だとみこまれて反応を観察されている。
（嘘つき、又は世未経験だと疑われている可能性もあるぞ）

新卒ならそれでいいんじゃねぇ。

中途で
「私は何時も仕様書は先に書いて設計をしてきました」
と答えれば即落とされるぞ。

履歴書が東京大学卒なら説得力あるが、愛知工業大学卒とかなら、即落ちる。

本当に仕様書先に上げてるやつが、２チャンで粘着してる訳ねーよな。

仕様書って書く時、機能, 要求, 設計仕様などなど明記してね

松下電器様からの要求御仕様書です。


　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　／＼二＿＿_＼ 　|　|
　 　 　 　 __,,,,,, 　　　　　　　　　　　　　　　　　　　　　|＼／‖　　　''' | 　|　|
　　　 ,.-'''"-─ `ー,--─'''''''''''i-､,,. 　　　　　　　　　　|　|　 ‖┌┐　.|　 |　|　　　給排気筒
　,.-,/　　　　　 　 /::::::::::::::::::::::!,,　　＼. 　　　　　　　　|　|　 ‖└┘　.|┌|=.|ヽ＿＿↓
（　 ,'　 　 　 　 　 i:::::::::::::::::::::;ﾉ　ヽ-､,,/''ー'''"7　　　　|　|　 ‖　　　　.|二|　|回＿凵
　`''|　 　 　 　 　 |:::::::::::::::::::::}　　　　　｀`ー''" .　　　　|　|　 ‖　　　　.|└|=.|/
　　 !　　　　　　　'､:::::::::::::::::::i 　　　　　　　　　　 　　　|ﾐ.|　 ‖　　　　.| 　|　|
　　 '､　`-=''''フ'ー''ヽ、::::::::::/ヽ､-─-､,,-'''ヽ　　|＼ノ.|ﾐ |　 ‖　　　　.| 　|　|
　　　 ＼＿／　　　　 ヽ--く　　 _,,,..--┴-､ ヽ　.|＿》 |　|　 ‖　　　　.| 　|　|
　　　　　　　　　　　　　　　　｀`"　　　　　　＼>. 　　　＼|＿‖＿＿__.| 　|　|


要求仕様書通りの製品がでてまーす。だから、設計仕様書と機能仕様書あとで書くよ

だれも最初から完全な仕様書なぞ要求してない。
途中で変更があったら、都度修正すればええ。
時間が無くて、物を仕上げてから修正する事もあるかもしれん。

ただ、仕様書無しで作り始める事はありえない。

>中途で
>「私は何時も仕様書は先に書いて設計をしてきました」
>と答えれば即落とされるぞ。
特にこれなんか、ありえなさ過ぎ。こういうこと書く目的が不明。
目標がぼんやりとしか決まって無い研究開発だって、概要の仕様くらいは書く。

↑コイツだれかに『その通りだ』と言ってもらうまで荒し続けるぞ、

荒し呼ばわりするしか反撃のし様がないんだな。
哀れだ。

その通りだ

>>439 == あほ確定

>>323-447
ここまでをまとめると、

・仕様書を最初に全部書くとか無理
・仕様書を全く書かないとかありえない
・ブロック図とか最低限は書いてから作り始める

でおｋ？

おｋ。

自分で作るならそんなもん頭の中にありゃ十分だ。

まあ、仕事の場合は自分の中だけでクローズする訳じゃないから、
他のメンバーや後工程担当者へどうなってるか伝達する道具として、
色々なドキュメントも必要なわけですな。

俺の経験では、ソフト担当に出した仕様書の不備が原因のトラブルで、
一週間くらい毎日終電まで仕事をする羽目になった事もあるし、
ドキュメントはバカにできないですわ。

『その通りだ』

>>451
で、そのソフト屋さんは３日間くらい徹夜したわけですね。
分かります。

まぁまぁオッサンどもえー歳こいてけんかしてねーで、
これでも見て一服してけろ！
どーせりあるに青春してたんだろ。
http://jp.youtube.com/watch?v=ro9DY0_Kqsk
http://jp.youtube.com/watch?v=XXWvbZXf5pw

上司先輩、客の仕様書ならどんなに酷くても
「大変に素晴らしい仕様書です」
と持ち上げゴマをすりまくり

部下後輩、外注の仕様書なら
なにがなんでも欠点を見つけて、いちゃもんつけて、
怒鳴りちらして、俺様は偉いぞと主張する最低君いる。

もし君の上役が仕様書お宅なら最低君だ。
でもねぇ最低君にも長所があるんだ。
社長の仕様書ならトイレットペーパについたウンコでも
平気でなめますよ。

自演仕様書先に付けさんは仕様書書くために残業かな
ゲラゲラゲラゲラゲラゲラ

ゲラゲラとかどこの昭和40年代だよ

彼にはそろそろ「仕様書」の意味を知って欲しいと思ったり、忘れたり。

『その通りだ』

>>458
よけいなお世話だ、バーカ。

『その通りだ』

ここで聞いていいのかわからないけど、Visual Elite使ってる人います？
今度仕事で使うんだけど、周りに使ってる人がいなくて困ってます
実際に動かして試してみるのに、よさそうなサイトがあったら教えてもらえませんか？
ググっても全然いいのが見つからないorz

自己解決しました

『その通りだ』

ときょエレレロロンは新入が半年でマルハゲになる職場だからな〜
漏れは３ヶ月持たなかった

俺は本業ソフト屋だが
"仕様書はいいからHDLソース見せれ"
といいたくなる。

逆に、おかしい原因を推測してレポートあげると
その通りだったりすることも多い。

『その通りだ』

しかし、相手がおかしいと言えるのは仕様書があるからでもある。

話の流れぶったっぎって申し訳ないのだが。

今modelsim XEを使用してるんだけど、SIMの波形を画像ファイル
にしたいのですが何か方法ないですか？
SIM画像をExcelファイルに貼り付けたいのですが、psファイルだと
Excelが読み込めないし。

>>469
PrintScreen→ペイント貼り付け

『その通りだ』

その通りだ砲、発射ーーー
『その通りだ』
『その通りだ』
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これはいい、都合の悪い書き込みがあったらスルーで上にながす。
『その通りだ』
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…なんか恥ずかしい書き込みでも消したいのかな。
まだ続くようだったらちょっとログ追ってみようかな。

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>>475も都合悪い書き込みだったのかｗｗｗ

>>468
普段コードを相手にしてるソフト屋なら、
HDLの文法が分かれば、
仕様書と違う動作をしてる箇所を見つけるのは、
それほど難しいことではないかもね。

『その通りだ』

>>478
無理だと思う。
組み合わせ回路ぐらいじゃないかな、わかるのは。

>>478
それですぐ出来たらシミュレータは要らないんじゃね？

ソフト屋＋HDLの文法
これだけじゃ無理だな

1モジュールの中に always 文1つだけでソフト的な書き方をしている
糞RTLならソフト屋でも読めるかもな

Verilogでcase()〜endcaseにて質問。
例えば
case( hogehoge )
　4'b0000: x<=x+1; y<=y+3;
endcase

みたいに、一つのStatementに複数の命令を埋め込めないものだろうか？
VHDLとかなら平気なのだが・・・

case (state)
init :begin
　x<=0;
　y<=0;
end

ここまで書けばわかるだろう

>>484
よく覚えてないけど、begin-endで囲んだらできたと思うよ。
でも、case文を分けて書いた方がよいと思う。

『その通りだ』

コードがあるならシミュしてみりゃ仕様と一致してるかどうかなんてすぐわかるだろ
だいたい、ソフト屋ならシミュ用のテストベンチぐらいは自分で書けるんだろしな

>複数の命令を埋め込めないものだろうか？

命令と言ってることに違和感があるんだ

『その通りだ』

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『その通りだ』
はい、つぎもかた

『その通りだ』
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『その通りだ』
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『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』

ソフト屋といってもピンキリ。
有能なソフト屋、ハードに強いソフト屋ならはわかる。
どこまで興味と知識の幅があるかが問題。
ハード屋だけど、最近の流行のプログラミング/スクリプト言語も
読める程度には大概覚えていってるし、ソフト屋のコードを読んで原因を
調べるときもある。知識の許す限りなんでもあり。

ピンとキリって、どっちが上だっけ？

ピン芸人
キリが無い

ピン：仕様書不要　　なぜか実物が動く
キリ：仕様書マニア　実物動かない

どっちも最低だな。

実物が動く＝儲かる　結果がすべてさ。

何を作ったのか説明も出来ないものでか？

ああ、儲かればいい、
何を作ったか説明できても儲からなければクソ
これがプロの世界だ。

いや、儲かるのか？って・・・

やっぱり、どっちも最低だな。

その理屈で言うなら、実物がなくても儲ける詐欺師が一番だな。

外注に仕様書かくの面倒だから実際のコード渡して
”こんなのつくれ”
ってやってったらほとんど自分で書いてた
... って経験はあるぞ

最も重要なのは売れる回路のコピーセキュリティー
仕様書は分かりずらく、中身の説明ができなくて、実物が動くのがプロの理想。

せっかく売れる回路をつくっても、コピー業者や同業に解析コピーされたら利益をむさぼられてしまう。
セキュリティーは最も重要で通常は分かりづらく解析されにくい回路構成をとりますが、
作った本人さえ解析できないのが理想のセキュリティーです。
作った本人が退社をしても回路情報は一切漏れることなく資産は会社にのみのこるからです

Windowsも未だにセキュリティーホールで更新だらけ、つぎはぎのもぐら叩き状態。
分かりづらくて仕様書もないよね。仕様書がちゃんとしてれば更新はない。
そして実物は動いて売れている、ＭＳは儲かってるよね。これがトップのプロの仕事。

『その通だ』

>これがトップのプロの仕事

合法詐欺師じゃまいか？
捕まらない程度にいい加減な仕事でごまかす,っとwwww

超初心者ですが、質問です
QuatusIIで2ビットのレジスタをつくっているのですが、ブロック図をコンパイルするときにエラーがでてしまいます。
エラー内容をみるとVerilog　HDL記述が間違えているみたいなのですが、どこが間違えているか教えてください。

/* REG2 */
module REG2module ( EN, CLR_B, IN1, IN2, CLK, Q );
input CLR_B, CLK;
input IN1, IN2;
output [1:0] Q;
output EN;
assign EN=FUNC_EN (IN1, IN2);
function FUNC_EN;
input IN1,IN2;
if (IN1>0|IN2>0)
FUNC_EN=1;
else
FUNC_EN=0;
endfunction
wire [1:0] D;
CONECT (IN1,D[0]);
CONECT (IN2,D[1]);
reg [1:0] Q;
always @( posedge CLK or negedge CLR_B )
if( !CLR_B )
Q <= 0;
else if(EN)
Q <= D;
endmodule


エラーにはError: Node instance "comb_8" instantiates undefined entity "CONECT"
Error: Node instance "comb_9" instantiates undefined entity "CONECT"

とでています。CONECTが定義されていない？とはいったいどういうことなのでしょうか・・・
どこをなおせばいいか教えてください。

エラーの原因はこれ↓

CONECT (IN1,D[0]);
CONECT (IN2,D[1]);

多分、

assign D[0] = IN1;
assign D[1] = IN2;

に書き換えたら動くんでないだろうか。
期待している動作と合ってるかわからんが。

>>511
ありがとうございます。あとで試してみます

>>510
>定義されていない？とは
定義されていないってこと。
まさかとはおもうが、CONECT-->CONNECTとか。

すいません、またわからないところがあったため質問させてください。
これさえ完成すれば電卓が完成（する予定なので・・・）
１つの4ビットの入力と2つの5ビットの入力の中から5ビットの出力を選び出す回路です。

/* 3-5SELECTOR */
module SEL3_5module (A, B, C, SEL, OUT);
input [3:0] A;
input [4:0] B, C;
input [1:0] SEL;
output [4:0] OUT;
wire [4:0] IN;
CONNECT (A[0],IN[0]);
CONNECT (A[1],IN[1]);
CONNECT (A[2],IN[2]);
CONNECT (A[3],IN[3]);
CONNECT (0,IN[4]);
assign OUT = SEL4_5_FUNC (IN, B, C, SEL);

function [4:0] SEL4_5_FUNC;
input [4:0] IN, B, C;
input [1:0] SEL;
case ( SEL )
0: SEL4_5_FUNC = IN;
1: SEL4_5_FUNC = B;
2: SEL4_5_FUNC = C;
3: SEL4_5_FUNC = 0;
endcase
endfunction
endmodule

Error: Node instance "comb_4" instantiates undefined entity "CONNECT"
Error: Node instance "comb_5" instantiates undefined entity "CONNECT"
Error: Node instance "comb_6" instantiates undefined entity "CONNECT"
Error: Node instance "comb_7" instantiates undefined entity "CONNECT"
Error: Node instance "comb_8" instantiates undefined entity "CONNECT"
がエラー内容です・・・
>>511を参考に自分でも試してみたのですが、どうしてもうまくいきません。
どこをなおせばいいかアドバイスお願いします。

>>513
それも試してみたけど同じエラーがでました。>>511の通りやったらできました。

always文以外でcase文が使われてるのを初めて見た。

CONNECTってQuartus特有なん？

2ch で宿題の質問するのやめようぜ・・・
そういうのは友達に教えてもらえよな

>>514
INってどこにつながってんの？

で、そもそも CONNECT って何？

>>518
http://homepage3.nifty.com/hdl_design/verilog_ams4.htm
これのことじゃね？

>514はマルチだし

まぁ、やりたいことを想像するにassignで良いんじゃないだろうか。

回路イメージ無さ杉じゃ？
言われたとおりに「文字列を書き換える」だけの対処じゃ上達しないよ。

>>519
Verilog-AMS か…聞いたことはあったが… Quartus とは関係ないな。ってか、使えないだろ。
だからインスタンスがなくてエラー

VHDLとVerilog使いだが最近BASICを覚えようと思って勉強してるが
VHDLに似てないか＞？

>>523
論理回路を描くイメージで書いてないとHDLはすぐにダメになるorz
ソフトウェアと似てるとは思えん…

>>524
いや
if thenとか似てるなぁと

そら、表面上は似てるでしょ。英語なんだし。

=じゃなくて:=なところは好き

<=はすきじゃないの？

製品仕様書よんでないし
設計仕様書かいてないし
俺自信なにつくったか良く分からないし
ましてや説明なんて出来ないし
会話はいつも噛み合わないし
コメントもないし
抽象度低い記述だし

あるのは
．１８の１０００万ゲート２５０ＭＨｚの回路を作った実績だけ

でも仕様変更も何故かできるから不思議だ

製品仕様書よく理解したし
設計仕様書かいてレビューしたし
周りにも何を作ったか理解させたし
会話はいつもかみあうし
コメントは充実しているし
分かりやすい抽象的な記述だし

問題なのは
実物が動かない事だけ

仕様変更なんて入ったら、なぜか作り直しだから不思議だ

>>529
あまり小人さんを酷使するなよな

>>531
寝言に突っ込みは、かわいそうだよ。

みんな、やっぱ小人さんに会ってんの？

自分は夢の中で妖精さんにバグを指摘された。
翌日、確認してみたら確かにバグってた。

同僚は、仏に「あのプロジェクトにはあと１０個バグがある」と言われたそうだ。

神仏は崇めるものではなく一人一人の心に在るもの。

つまり、仏様が１０個あるといっているように見えて、

　あー今回は納期追いまくられるは仕変の嵐でgdgdだわ。
　この分だとどうも見切れてないあの辺とその辺は地雷があるな。
　だいたい１０個くらいは本番になってから出てくるかなぁ・・・

と本人が内心で思ってるんだよ。ただ、ほぼ確信してても
実際にあることを他人に示せないからストップできなくて
ジレンマになり、夢に出てくる。

南無阿弥陀仏

小人さんがHDの中でテニスをしているようです

>>536
なむぅ〜（−人−）

うちの会社は仕様書を書く部隊と
荒手、仕様書なをて書かなくて大規模回路作る部隊があるよ

>>538
携帯から乙

いやＰＣからだか、改行から判断したか乙仕様書と同じで改行は読みずらくするのか癖さ

やっぱり携帯か。

はははＰＣだって
１００歩ゆずって携帯だとして
だからなんだってんだ

>>542
なむぅ〜（−人−）

勿論、仕様書は見づらく分かりにくく書くのがポイントだよ。

一酸化炭素を噴出すのが、こうのすけ電器の仕様ですから、うぇ〜ははは。

分かりやすかったら大変だよな、うぇ〜ははは。

コロシの賠償しっかりやれよ、こうのすけ電器、うぇ〜ははは。

Ｈｅｌｐキーはジャストシステムの特許、常識だよね、こうのすけ電器くん。

地上デジタルＴＶ量産して地球環境どんどん破壊してくださいね、こうのすけ電器くん。

消費者は毒ガスでころされ、つかいすて従業員は過労でころさせ
殺下電器に殺された御霊に南無・・・
まね下電器が一日も早く潰れますように、合唱・・・

何かパナに個人的な恨みでもあるんだろうか、この人。

>>540
パソコンで「を」と「ん」を打ち間違える奴見たことないぞ…携帯なら良く見るが

みちゃだめ！

こんなのできますた　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　／＼二＿＿_＼ 　|　|
　 　 　 　 __,,,,,, 　　　　　　　　　　　　　　　　　　　　　|＼／‖　　　''' | 　|　|
　　　 ,.-'''"-─ `ー,--─'''''''''''i-､,,. 　　　　　　　　　　|　|　 ‖┌┐　.|　 |　|　　　給排気筒
　,.-,/　　　　　 　 /::::::::::::::::::::::!,,　　＼. 　　　　　　　　|　|　 ‖└┘　.|┌|=.|ヽ＿＿↓
（　 ,'　 　 　 　 　 i:::::::::::::::::::::;ﾉ　ヽ-､,,/''ー'''"7　　　　|　|　 ‖　　　　.|二|　|回＿凵
　`''|　 　 　 　 　 |:::::::::::::::::::::}　　　　　｀`ー''" .　　　　|　|　 ‖　　　　.|└|=.|/
　　 !　　　　　　　'､:::::::::::::::::::i 　　　　　　　　　　 　　　|ﾐ.|　 ‖　　　　.| 　|　|
　　 '､　`-=''''フ'ー''ヽ、::::::::::/ヽ､-─-､,,-'''ヽ　　|＼ノ.|ﾐ |　 ‖　　　　.| 　|　|
　　　 ＼＿／　　　　 ヽ--く　　 _,,,..--┴-､ ヽ　.|＿》 |　|　 ‖　　　　.| 　|　|
　　　　　　　　　　　　　　　　｀`"　　　　　　＼>. 　　　＼|＿‖＿＿__.| 　|　|

仕様書通りですか、それとも仕様書無視？

こんなのできますた　


　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　／＼二＿＿_＼ 　|　|
　 　 　 　 __,,,,,, 　　　　　　　　　　　　　　　　　　　　　|＼／‖　　　''' | 　|　|
　　　 ,.-'''"-─ `ー,--─'''''''''''i-､,,. 　　　　　　　　　　|　|　 ‖┌┐　.|　 |　|　　　給排気筒
　,.-,/　　　　　 　 /::::::::::::::::::::::!,,　　＼. 　　　　　　　　|　|　 ‖└┘　.|┌|=.|ヽ＿＿↓
（　 ,'　 　 　 　 　 i:::::::::::::::::::::;ﾉ　ヽ-､,,/''ー'''"7　　　　|　|　 ‖　　　　.|二|　|回＿凵
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　　 '､　`-=''''フ'ー''ヽ、::::::::::/ヽ､-─-､,,-'''ヽ　　|＼ノ.|ﾐ |　 ‖　　　　.| 　|　|
　　　 ＼＿／　　　　 ヽ--く　　 _,,,..--┴-､ ヽ　.|＿》 |　|　 ‖　　　　.| 　|　|
　　　　　　　　　　　　　　　　｀`"　　　　　　＼>. 　　　＼|＿‖＿＿__.| 　|　|

ねぇねぇ、仕様書みせてよ。

こうのすけ　いわく
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
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『その通りだ』
『その通りだ』
『その通りだ』
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『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』
『その通りだ』

その通り連投はつまらんのでヤメレ

本人は面白いと思ってるらしいからつつかないであげてｗ

まぁこんだけ空気読めないとリアル生活のほうで相当苦労してそうだよなｗ

と言うよりも、仕様書ネタ自体飽きた。どうでも良いでしょ。
書かなくてもうまくやっていける所はそのままで良いし、
書く必要がある所は書く。それで十分でしょ。
文句がある奴は、こんな所で愚痴を垂れてないで
上司に直接言ってくれ。

じゃ次はスケジュールは必ず遅れるネタ

じかんはもどらない

納期は遅れないだろ。


客からどんだけ仕様変更が入っても。

無駄なことはやらない
頼まれていないことはやらない
だんだん質落ちて行くんだよな

>>558
これはある意味依頼する側の要求仕様に問題ありともとれるな
依頼された側は頼まれた通り作業したってことで
頼まれていないことを気を利かせてやるかは、依頼する側の人柄次第

といってみるｗ

まさにデスマーチ

●頼まれていないことを気を利かせてやる

　うまくいった場合⇒口先だけで「ありがとうございます」と言われる
　うまくいかなかった場合⇒賠償問題になる

●頼まれていないことはやらない

　うまくいった場合⇒「仕様書通りつくりますた」
　うまくいかなかった場合⇒「仕様書通りつくりますた」


●余計な事はやらない事だ。ワイヤードオアだろうが、電源ＧＮＤショートだろうが
　おせっかいな事はしない、意図した電源ＧＮＤショートの可能性がある。
　例えば電子制御式発火ライターかもしれない、
　発火できない電子制御式ライター納品したら賠償要求されるからね。^^;

質問いいでしょうか。

VHDLを始めたばかりなのですが、
AD変換に関係した回路の設計をしています。
分解能４ビットで返還する際、
ADする波形の振幅が0000から1111の範囲を超えて
オーバーフローする場合があります。
このオーバーフローを検出し、オーバーフローしていることを
示すフラグを１にするような回路を設計したいのですが、
検出の方法がよく分かりません。
ご存知の方がいましたら
教えていただけないでしょうか。
よろしくお願いいたします。

寝る前にに『小人さんヨロシク』といってから寝る

>>562
AD変換ってVHDLで出来るのか？
とりあえず５ビットにして５ビット目使っとけばいいんでないの？

>>564
当然できる
知らないのはおまえの勉強不足
恥を知れ

>>565
なにに対してできるって？
説明できなければもっとたちが悪いハゲ！
ちゃんと主語を書けよ。

>>562
変化量を監視して一定以上の差が生じたときにフラグをセットするのを期待しているのかな？
フラグのセットはなんとかなったとしても復帰条件をどうするかがよくわかんねえ。
今度は平均をとって変化量が一定以下になったら正常になったとするのかな？
この手の問題はデータの変化を眺めていけばどうすれば良いかが見えてくるはずだ。

説明は小人に任せた

>>566
>なにに対してできるって？

よみとれないのはおまえが糞だから。


>フラグのセットはなんとかなったとしても復帰条件をどうするかがよくわかんねえ。

ま、糞のおまえじゃわからんだろうて。

最近なんでこのスレでは喧嘩が起きてるんだろう?

ここだけじゃないし。

>AD変換ってVHDLで出来るのか？

ハードが普通のロジック入力だけでは、無理なんでない？
例えば外付けまたは内蔵のコンパレータがあればできるけど。

景気が悪いからみんなイラついているんだよ。

>>565,568みたいに仕事がなくてネットに張り付いて他人を貶して楽しむしか娯楽がない自営が増えているからね。
おれもいつもはレスしないけど、上司と口論した直後だったので思わず反応してしまった。

ヒントをちゃんと書いているのにそれすら読めないTwtkBZ0Iは文盲同然。
悔しかったらまともなレスつけて欲しい所だが、所詮能力不足で罵倒する事しか出来ないのは>568で証明済み。
出来ると書いたけどその方法を書いていないのも自分の勉強不足を晒している。
頭が硬化してプライドだけの自営はこれだから困る。

文章を読み取れないゴミ野郎が何をごちゃごちゃ糞レスつけてんのカス野郎こと ID:zdppefhY

>>ID:zdppefhY

>上司と口論した直後だったので思わず反応してしまった。

あひゃひゃひゃ！どーりでなぁ。やっぱりのう。
おまえのようなあほが部下にいるとかわいそうなもんだな。
上司もこまってんだろ。あほの取り扱いには。
おまえのようなあほは組織の願だし、文章も読めない知障ではとてもエンジニアなんかむいてない。
これを機会にさっさとやめて缶拾いでもやってろ戯けが。

まーた14Vが涌いてるのか。
巣に帰れよ。

めしからかえってきたらまだはりついているよこのバカ。
うちの上司は2chにはりついていないからまだ救いようがあるけど、こいつは救いようがないね。

賢い所をちょっとでも見せてくれるかなと思ったけど、わざわざ誤字変換して意味のない反論しか出来ない。
結局答えられない己のバカさを証明しただけ。
一度病院に見てもらった方がいいよ。
興奮すると正常な文字認識ができない病気持ちなのは間違いない。
レスしなくていいよ。どうせゴミレスしか出来ないのは判っているから。
こう書いてもレスするんだろうな、いやぜったいやる。この手のバカは興奮すると我慢できないから。
賢い人はレスしないで無視するよ。ぜったい。そうして相手（俺）をイライラさせる。
でもおまいはできない。
ほら、うずうずしてきたろう。興奮しすぎてキーボード壊すなよボケ。落ち着いて人差し指でキーボードを見ながらゆっくりと入力しな。
気が向いたら見てあげるよ。

562です。

>>566どもです

質問しておいて申し訳ないのですが
今日確認したらオーバーフローをしているという信号は
上位モジュールから貰えるようでした。
お騒がせいたしました。

562です。

>>566のバカへ

知ってておちょくりの質問してみますた。
マジレスするなんて本物のバカですね。
天然記念物ものですよ。

AA貼りってどうしようもないな。

こんなんだから、日本のLSI設計技術は台湾、韓国の背中を拝むハメに。

納期、まもらない、まもらない、って騒いでれば、
「仕事をしてるー」って気になるからね。
君たちの周りにも必ずいる筈。。。

>>577
ちなみに質問ですが、
「"0000"の次に"1111"が出力されるとオーバーフローである」
ということは、使っているA/Dコンバータの出力は2の補数形式ではなくて、
符号なしということですか？

>>565
出来るわけねーだろ…

VBでネオン管点灯できますか？とか聞かれてもできると答えるのか？
あくまで言語は目的に到達するための手段であって、デバイスではないんだから。

日本に足りないのは技術よりも、まともなプロジェクトリーダーだな。

派遣でピンハネする事と、怒鳴りチラシの俺様リーダしかいないからな。

特定の人だけ負荷が多い→ミスる可能性が大→うるさく言われる→辞める→多くの負荷が残る
→他社へノウハウ流出→事業部がなくなる→他社の空いた席に落ち着く

>>585
理系を大事にしないからそうなる

未だにwireとasigneの差が分からない

asigneを検索してしまったじゃないか

担当はある日突然前触れもなく辞めるもの
技術がなくなるだけならいいが、
競合に技術が行く事がおおい。
Ｓ○ＮＹにはＦＴＤＬそっくりの言語がある。
さて、とこから流出したんだか。

日本国内に現役LSI設計者って何人いるの？

引越し前に、いやがらせの花束がおくられます。

雛形：
○年間大変お世話になりました。
これから会社に貢献するという時にこのような形になり大変に申し訳ないです。
いやがらせの花束を受け取る。

本音：
えらそーに、プチッ、もう子守はたくさん、勝手にやって終了してくれ。

帰り道：
受け取ったいやがらせの花束は武蔵引田駅のゴミ箱直行。退社したから環境保護も関係ないし。

日本はもう駄目ポ、どのプロジェクトも外注（製品開発の為というより、上前はねが目的）ばっか、

もうじり貧じゃ。

武蔵中原駅のゴミ箱も花束で飾られている事が多いよね。
駅前にＩＴの大会社がありますが？

>>594

理系を大事にしないからそうなる

設計スタイルガイドはどこまで使えるんですか？
もう信用しきっちゃっていいんですかね

>>597
あれはあくまで第２、第３参考物だろ……
場合によっては当てはまらない場合もある

STARCとかですかね。
キッチリ守るのは難しいし、書きにくいから、都合のいいところだけマネすればいいんでねの？
ベンダーの違いもあるしね。
あとは経験値を上げるのみ。

直属のリーダのSTARCスコアーがお前らの半分以下ならどうする。

STARCスコアって何？

ESA

わかんねえ

スコア５５以上なら誰かの半分という事はない

Ｖｅｒｉｌｏｇも建築士みないに国家資格制度のほうがいいだろう。

>>604
残念 1000点満点だ

>>606
内の会社の平均点は４５点　いちおう一流って呼ばれてる会社。

これか：

業界唯一のデジタル回路設計者 技能検定試験 ESA
- ttp://www.shin-yokohama.jp/pdf/071018d.pdf
- ttp://www.hdlab.co.jp/web/a040assessment/0010starc_esa.php

　難易度の設定：RTL設計経験３年で６０点取ることができる

だそうな。

Verilogで、異なるModule間で同一名のparameter定義を共有したいのだけど
どうすればよいのだろう？
Moduleの外で定義すると文法エラーだし。
defineマクロはなるべく避けたい

perl使って置換

>Ｖｅｒｉｌｏｇも建築士みないに国家資格制度のほうがいいだろう。

プロでVerilog使ってる人のうち、何％くらいの人がCPU作れるものなの？
例えばMIPS系のシンプルなCPU。

>>611
条件抜きで「CPU」なら、作れないプロなどいないと常考

>>612
ハァ？せいぜいPICレベルつくるのが精一杯のお前が笑わせんな！

平均点４５の会社はどっちだ？

このスレを見ている人はこんなスレも見ています。(ver 0.20)
東京エレクトロン　CN事業をTEDに継承Ver 3.0 [機械・工学]
現SCEの会 Part48 [ソニー]

> 条件抜きで「CPU」なら、作れないプロなどいないと常考

> ハァ？せいぜいPICレベルつくるのが精一杯のお前が笑わせんな！

PICって簡単だと思ってるんだろうなぁ・・・

>>609
defparam で上から渡す

ソニー　スコアー４５
↓設計委任
富士通　スコアー７５
↓奴隷代理店
東エレ　スコアー３５
↓家畜以下の害虫　スコアー１５
グッドウィル［ただ今国から業務停止命令施行中

組み込み系のMPUってほとんどヘネパタそのものだから
基本はどれも変わらないんだよな。

>>608
試験代高すぎｗ

cpuつっても外部IFの量次第じゃないか？

また馬鹿が出た

わざわざCPUを作るプロはいねーよ。
検証が面倒だし、コンパイラやデバッガもいる。
ソフトが悪いのにプロセッサが疑われる。
ちょっとしたシーケンサを組んでソフト屋に公開したら大変な目にあった。
CPU周りはベンダーに任せてしまえ。

FPGAだと外に出さずに中で済ませてしまうとか
できるのに対して
同一ピンを何通りも使い分けしたり
実際のCPUの方が面倒なことが多い

わざわざCPUを作らないとなると、プロは普段、何を作ってるの？
もっと難易度の高いLSI設計って素人の俺には、ぱっとは思いつかない。
ただ単に視界に入らないだけかもしれないが。

孕み女だと外に出さずに中で済ませてしまうとか
できるのに対して
同一コンドームを何回りも使ったり
実際ピルの方が面倒なことが多い

>>624
>わざわざCPUを作らないとなると、プロは普段、何を作ってるの？

CPUメーカでもないのにCPU作るプロなんているかよアホ
邪魔だからいー加減すっこんでろ

>>624
あなたがCPUにさせると思ってるような処理を、CPUじゃ遅すぎるから
回路で組んでるんだと常考。

ここには２社の社員がいる

このスレを見ている人はこんなスレも見ています。(ver 0.20)

現SCEの会 Part48 [ソニー]
東京エレクトロン　CN事業をTEDに継承Ver 3.0 [機械・工学]

CPUでやるのが良いと思われる処理を、HDLでやらされるこの苦痛をお分けしたい今日この頃

いいじゃん、思いっきりでっかいデバイス使って、きっちり請求すれば。

そうだよ。５００円のCPUでできるのに、４００万もかけて俺って
何をやってるんだろ。

いいじゃん、思いっきりいっぱい勉強して、きっちり請求すれば。

ハードで複雑な挙動を実装しようとすると、どうしても
なんらかのステートマシンを組んでシーケンシャルにならざるを
えないし、分岐機能入れた日にはＣＰＵっぽくなってしまうよね？

>>633
> ハードで複雑な挙動を実装しようとすると、どうしても
> なんらかのステートマシンを組んでシーケンシャルにならざるを
> えないし、分岐機能入れた日にはＣＰＵっぽくなってしまうよね？
>
これらと、CPUは、別に関係ないぞ。

結局、順序回路はCPU使うのと大差ないってのは至極当然の意見だ。
それすらわからん >>634は死にな！

組み合わせ回路からステートマシンを作ることを考えた奴は天才だと思う。1次元から2次元への世界を開いたような感じ。
ステートマシンからCPUなんてものを思いついた奴は天才だと思う。2次元から3次元に飛び出したような衝撃だ。

Verilog書いてると、1クロック未来が恐ろしく別世界のように感じながらも、レジスタを使ってその橋渡しをすることにも戸惑いを覚える

これが3ヶ月FPGA弄った俺の感想。反論は受け付ける。

論理書いてると、タイミング合わせで論理は入らないFFがすげーもったいなく思えてくる
どうしたらいいんだ

出力ピン → CR → 入力ピン

>>616
へー！defparam勉強しようっと
いままでparameterファイル作っては`includeしてました。

ありがとうございました。

>>598
そうなんですねぇ。
最終的にはお客さんの仕様にあわせますもんね。

・・・しかし会社内なら統一してほしい・・・
(同RTLで負論理がXPINかPINnかになっててプルの設定ミスとか・・)

>>637
FPGAの場合はＦFがたくさんあるんだから気にするな。

どうしても気になるならASICの世界に旅立てばいい。
そうすればFFのありがたさがよく判るよ。

ASICで設計してると、クロックツリーやホールド保証とか、
論理に関係ないバッファが大量に入ってすげーもったいなく見えてくる
どうしたらいいんだ

>>641
出てきたネットリスト見るわけじゃないですし
面積犠牲にして動かないASICを作っても仕方ないんで

我慢するしかないんでしょうかね？

半分はホールド保証バッファー　動く
ぎちぎちの手設計　　　　　　　動かない

当然、動くほうがいいよな。

>手設計　　　　　　　動かない
これは比較するのが・・・。
せめて、工数がかかるとか、で比較して欲しいが。

スキャンとかMemoryBISTとか勿体無くてたまらねえ
手でマルチサイクルとか全部考えると相当バッファ抜ける気がする、でも多分死ぬ

>>641
クロックツリーなしって、非同期回路はどうよ

担当のスキルがＳ級でないと動きません

>>641
俺はバッファーを入れないと不安になるけどなぁw

>>646
非同期回路動かせる奴なんているのか？

andが１個だけとか、そういうのなし。
１０状態以上の本格ステートマシンとか、動いたら軌跡だね。

設計方法論は昔からいくつも提案されてるし、
ちゃんと使えば対応してる遅延仮定の範囲内ではちゃんと動くのができるよ。

SCEじゃ非同期回路職人は山ほど（いた）

伝説の非同期ステートマシン
　確かに理論的にはありえるが実現できる職人さんはもういないでしょうね。

そのＳＣＥとやらに作ってもらいますか？

非同期設計と言ってもイロイロあり、職人でなくても大丈夫な設計手法も存在する。

非同期式ディジタル回路ってど〜よ？
http://science6.2ch.net/test/read.cgi/denki/1101395104/48-

非同期設計のARMコア
http://journal.mycom.co.jp/articles/2006/05/19/spf2/index.html

STGで書ける仕様ならpetrifyとかで回路を自動合成してくれる。
非同期設計を十把一絡的に職人技と思ってると取り残されるかもしれんよ。

>>653
上で言ってるのは非同期のステートマシン設計の話だろ

>>655
デジタル回路って組み合わせ回路とステートマシンの2種類しかなくね？

>>654
非同期な時点で１００年遅れてるよ

>今話題になっているのは，多分になりゆきまかせで成立していた
>大昔の非同期設計の復活ではない．
>現在，開発が進んでいる非同期設計は統一されたマナーによって
>統率された方式であり，昔の非同期設計とは異なる技術であると
>言える．

しかしながら非同期回路って動くと最速なんですかねぇ。

RDYBSYだらけの回路になりそうで怖いです。

ハンドシェークとかしっかりやるなら速さは期待できないな。

素人疑問なんだけど
なんで日本って1GHz超えるCPUを開発できないの？
クロックは目安にもならないけど、IntelだとかAMDとの
CPUとは実力差ありすぎ。
なんとかならないの？

1GHzを超えるCPUは出来るし作ってるけど

cellはソニー製だと思ってたが。

動作周波数だけが性能の全てではないよ

３進カウンターについてなんですがx=1,x=0でそれぞれ１、０を入力することを
意味して、状態をSiとしてDフリップフロップQ1,Q2を用いて状態を表すとき

状態・Q1Q2
S0・00
S1・01
S2・10

としたときQ2’＝Q1~(x@Q2)が答えなんですが（~が否定。＠がXOR）、
カルノー図を用いるとQ2'=x~Q2+xQ1~Q2~となってしまうのですが、これだと
不正解らしいです。なぜこれはダメなのかわかりますか？

その論理式に値を代入して調べてみれば？

>>661
日本はデスクトップ用のプロセッサで商売してるところは既にない
大抵が組み込み用だ。で、クロックに比例して消費電流が増える。
やみくもにクロックを上げるメリットがないからそういう選択をしない

>>665
１、２、サーン！でアホになってゼロに戻すという話かと思ったよ

>>665
ダメじゃない。正解。表現が違うだけ。

＞日本はデスクトップ用のプロセッサで商売してるところは既にない
商売してないんじゃなくて、技術力が足りねーからニッチに
追い込まれた負け組にしか見えない。

>>670
業界がわかってないようにしか見えない。

だから聞いてるんじゃないのか？

ソニーと東エレのリベート対決、がんばれやーー

いままでのやりとりから
　非同期派　ソニー　　同期派　東エレ
　仕様書肯定派　ソニー　仕様書否定派　東エレ
だろう。

>>670
足りないのは技術力でなく政治力。
日本は組み込み向けが強いが、ハイエンドのCellとかもある。
今のインテルx86系も元々は電卓向けに日本と共同開発したって話だったと思う。

確かに商売という面ではIntel様にかなわない。
だが、それは技術力だけに起因しているわけではないのだよ。

あと、組み込みはニッチではないよ。
だからIntelもAtomとかをがんばって売ろうとしている。

でおまえはソニーか？東エレか？

x86互換作って巨大な市場で正面と戦わないのはなぜ？
政治力？国家間の闇の契約でもあるの？
ハイエンドにCellがあるだの言われてもねぇ。
事情知ってる人、plz

Intelは日本企業のおかげで創業からの主力だったメモリ事業撤退に
追い込まれてるわけで、自分がコントロールできないような相手には
絶対ライセンスしないんじゃないか？

x86互換を作らないのは投資しても回収できるかどうかわからないし、
リスクが高いからなのでは？M$様と手を組めれば別だがな。

おい、>>676、Cellの性能なめんなεε=ヽ(　`Д´)ﾉ ｳﾜｧｧｧﾝ
あと、プロセッサだけが半導体産業だと思うなよ

Cell作る資金力あるならx86互換作れたと思うのだけど。
最悪、PS3という需要があったわけだし。

Cellの利用目的考えたらx86にするメリットなんてなにもないが

つーか、Cellは実質IBM設計ですよ。
日本のハイエンドの代表格がCellになっているやつは
プロセッサ業界を知らない(そもそもCellはハイエンドの分類じゃない)。
日本にもSPARC64というのがありますが何か?
ハイエンドマイクロプロセッサは米国と日本しか作っているところはなく、
米国が圧倒的ってだけ。他の国に比べればまだまだ設計能力があります。

たまにはARMのことも思い出してあげてください。

> 日本にもSPARC64というのがありますが何か?

？？？。どこが「日本」なんだ？
ライセンス生産を「自国独自の技術」とかいうのと同じ位イタい・・・

そこでSPARCを出すのも、ライセンス生産と言うのもどうかと思うがな。

i4004だとかz80は嶋さんによる設計であったこと考えると
今の世代は情けないと思うのは素人視点？

うん。

まぁ86互換CPUを作るノウハウは確実にIntelに敵わないだろうな。
だがそれだけで、CPU部門ｵﾜﾀするのは早すぎる

>>685
いま新たな（なんの特徴も無い汎用の）CPUを大枚はたいて開発して、どうやって回収するの？
PS3用のみたいに、マーケットが計算できて、用途から目標とする方向と性能が決まれば、
開発もできるだろうけど。
Z80とかの時代は、そもそもCPU自体が流行りものだったわけだし。

アクアラインは需要もなければ回収も出来ない。それでも作った。

そりゃ一部の懐が暖まるからな

売れないCPU作っても、ただでさえ寒い日本の半導体メーカーの懐がさらに冷えるからなぁ
装置メーカーは別にインテル様ががんばってくれてればみたいな状態だし。

つまり、x86互換CPU開発を国家プロジェクトで、ということですね。

互換って時点で本物には勝てない。

>>692
> 国家プロジェクトで、

それ死亡フラグ（w

互換うんぬんではなく商売のやり方をかえないとね

例えばクロックは1GHz程度だけど省電力でWinXPが実用的に動きます
ってな国産x86CPUってのは作れないの？

ぶっちゃけスレ違い

やべぇ、このスレレベルが低い…。
>>684
富士通のSPARC知らないのか?
汎用のハイエンドでは唯一日本の設計のものだよ。
もちろん命令セット何かなんて今の時代あまり重要じゃないんで。
アウトオブオーダー実行をまともに備えたやつで米国以外のがあれば
あげてみろよと。
PPCベースでIBMが実質核の部分を設計してるだけのCellとは
もちろん違います。
他にもベクトルプロセッサなどは国産のものが多いが。
何しろ外国というと米国しか比較対象がない
病人に何をいっても駄目レッテル張られちゃいますが。

今時SPARCって（笑）

へ？SPARCってSUNじゃないの？
あと、Cellも命令セットがPower互換ってだけで別にPPCベースではないんでないかい？

>>700
少しは自分で調べてから来い。
無知すぎる。

>>699
命令セットにこだわるやつが多いが、技術屋なら流行よりも中身で技術力を判断してほしいわ。
マルチコアとハードウエアマルチスレッドでアウトオブオーダー。
このクラスのCPUを実際に(日本で)設計できてるってところが意味があるの。
命令セットはそもそも今は技術的にはあまり重要じゃないのよ。
x86もPPCも別に命令セットの設計が優れているから生き残ったって
わけじゃないからさぁ。

>>676
おまえマジでアホやろ
x86ベースのデスクトップマシン用チップ販売数なんてもんはCPU全体から見れば微々たるもんってことも、
互換チップを作って訴訟に持ち込まれビジネスチャンスを失ったNECの過去の事例も一切しらんのかアホ

>>701
お前が無知すぎんだよ。
SPARCはもともとSunのアーキテクチャ
富士通はライセンス供与を受けたに過ぎない
自前のアーキ作ってビジネスに載せるだけの
技術力も政治力も富士通なんかにはみじんもない。

>>704
SPARCアーキテクチャとSPARC64の設計をごっちゃにしてんのか?
話の流れから1GHz Over, 日本を前提で、元がどこかなんか話してないんだが

- ttp://www.ssken.gr.jp/lib/nl/2006/sci/2/3_inoue08.html

このあたりの話か。

SPARC64 by 富士通
っていうのは聞いたことがないし、性能が優れているのかもしれないが、
少なくとも俺は SPARC64 が乗ったサーバ、ワークステーションを見たことがない。
今時 Sun 製サーバだって Opteron が乗ってるしな。

そもそもSPARCという命令セット自体絶滅寸前だろ。。。
昔はCADツールとかはSPARCじゃないと動かなかったから渋々Solarisとか動かしてたけど、
今はどれもx86に対応しているし、何しろx86互換の方がシミュレーションが早いんだよな。

そう考えると、命令セットなんて真性RISCでない限りどうせμOPに変換されるわけだし、
x86の命令セットでCPUを作ろうと思うことは自然な流れのような気がするな。
（対抗馬のARM命令セットはライセンス上使えなかった気が）
多分ノウハウが違いすぎてx86互換を作っても性能面で勝てないんだろうな・・・

こんどは命令セットの話かｗｗｗ
嫌日厨必死だなｗｗｗｗｗ

>>702
ていうかIntelはバージョンアップのたびにx86がうんこだからデコーダが一番発熱してるとか嘆いてるな

つまり日本人は、x86互換でIntelより高速なCPUは作れないんですね。
分かります。

>>707
富士通、2008年登場の「Sparc64 VI+」チップは4コア、2.7GHz動作に
http://japan.zdnet.com/news/hardware/story/0,2000056184,20089732,00.htm

富士通はもろ日本で開発してるよ。製造も日本。
これは米国以外では唯一の汎用ハイエンドマイクロプロセッサ。
ItaniumとPOWER4の狭間で一瞬だが、SPEC CPUで世界最速になったこともある。
ちなみにSPEC CPUのrate(4 socket)の方だと現在最速は、意外にもSunのNiagara 2です。
x86やPOWER6にも勝っている。まあ、所詮rateだからな。
イメージでものを判断しないで欲しい。命令セットは所詮命令セット。

記事が古かったか。
富士通と米Sun、クアッドコアSPARC64 VII搭載で性能を1.8倍向上させたの「SPARC Enterprise」
http://digitallife.jp.msn.com/article/article.aspx/genreid=104/articleid=316421/
http://img.jp.fujitsu.com/downloads/jp/jhpc/sparc64vii-wpj.pdf

rateでは実は世界最速は現在SPARC。

・SPECfp_rate2006(result/base)
UltraSPARC T2+ 1.4GHz 8core×2CPU　　119.0　111.0
Power6 4.7GHz 4core×2CPU　　　　　　　　116.0　　98.8
Opteron2360SE 2.5Ghz 4core×2CPU　　　　90.1　　82.4
Xeon X5482 3.2GHz 4core×2CPU　　　　　　88.7　　78.8
Itanium2 9140M 1.66GHz 2core×2CPU　　　55.8　　54.5

・SPECint_rate2006(result/base)
UltraSPARC T2+ 1.4GHz 8core×2CPU　　157.0　142.0
Xeon X5482 3.2GHz 4core×2CPU　　　　　147.0　121.0
Power6 4.7GHz 4core×2CPU　　　　　　　　122.0　108.0
Opteron2360SE 2.5Ghz 4core×2CPU　　　106.0　　92.4
Itanium2 9140M 1.66GHz 2core×2CPU　　　62.8　　58

>>710
君のようなのはビジνですらフルボッコだから。

>>704
VHDLのスレなのにSPARCは現在オープンアーキだってしらないのか??
富士通が特別ライセンスをうけてるわけじゃないから。
フリーのソースだってあるし。
日本で自前のアーキっていうだけならベクトル方面では色々ある。
汎用プロセッサで自前のアーキをやらないのは
ハードでいくらがんばってもソフトインフラがそろえられる技術力が日本にはないからだが。

よく日本の半導体はメモリでがんばっていたが、その後メモリ価格は大暴落し、
マイクロプロセッサで成功した米国が躍進した。
日本もマイクロプロセッサをやっていればよかった。
日本にはマイクロプロセッサをやる頭がない。

みたいな話を読んだりするが、単なる結果論だし的はずれだよな。
米国では確かにRISCなどが出てきたが、そんなんよりも
HPCにしろPCにしろ、コンピュータの世界で
ソフト技術とのミックスに圧倒されたってのが遙かにでかいから。

まぁ、PC分野では日本は負けてるし、今後も勝つのは難しいだろうね

そういえば、世界最速スパコンを神戸に作るって話はどうなったんだろ？
あれ富士通も絡んでなかったっけ？SPARC64で作るんだろうかね？

せっかくだからOpenSparcのコードについて騙ろうぜ

http://techon.nikkeibp.co.jp/article/NEWS/20080228/148159/
中国政府教育部，LSI教育のために米Sun Microsystems社の
「OpenSPARC」技術を採用

>>673
ソニーって仕様書否定派大手の双璧の一つだと思うけど。
もう一つはNEC。

>>714
アホはお前
Sparcがいったいどこで開発されたかが重要で、
商売として成り立たなくなったからこそオープンにした。
それが富士通自前ってアホかお前は。

Sparcが富士通ってSS-1あたりを全く知らんガキの世代だろ。
こういうアホはXあたりも日本製と言い出すんだろな。
Sparcに関しても富士通なんて所詮賛助会員だったに過ぎん

おまえはGMICROでも作ってろと小一時間（ry

>>714
>富士通が特別ライセンスをうけてるわけじゃないから。

何を言い出すかと思えば、オープンになる前Sparc インターナショナルの設立メンバーだっただろうが。
富士通なんて、砂糖に群がった蟻にすぎんのだよ。Sparcアーキテクチャのいったいどこに富士通オリジナルがあるんだい。
単に製造請け負っただけ。んな日本企業の基本スタンスも理解できないお前は技術屋1年目か？

と、アーキテクチャと実装と製造の違いの理解出来ないじいさんが言っております。

>>714
だから命令セットはあまり重要でないっていってるじゃんw
命令セットといってもわからないんだろうけどw

>>720,721,723
誰もSPARCを富士通が作ったなんか言ってない
SPARCの命令セットで富士通が64ビットプロセッサ作ったって話だろ
まずは日本語を一から勉強して欲しい

でも、富士通は糞だと思うｗｗｗ

703 ：774ワット発電中さん [] ：2008/07/27(日) 08:54:53 ID:irxTeV1D
>>676
おまえマジでアホやろ
x86ベースのデスクトップマシン用チップ販売数なんてもんはCPU全体から見れば微々たるもんってことも、
互換チップを作って訴訟に持ち込まれビジネスチャンスを失ったNECの過去の事例も一切しらんのかアホ

704 ：774ワット発電中さん [↓] ：2008/07/27(日) 09:04:22 ID:irxTeV1D
>>701
お前が無知すぎんだよ。
SPARCはもともとSunのアーキテクチャ
富士通はライセンス供与を受けたに過ぎない
自前のアーキ作ってビジネスに載せるだけの
技術力も政治力も富士通なんかにはみじんもない。

720 ：774ワット発電中さん [↓] ：2008/07/27(日) 23:55:40 ID:irxTeV1D
>>714
アホはお前
Sparcがいったいどこで開発されたかが重要で、
商売として成り立たなくなったからこそオープンにした。
それが富士通自前ってアホかお前は。


721 ：774ワット発電中さん [↓] ：2008/07/27(日) 23:58:47 ID:irxTeV1D
Sparcが富士通ってSS-1あたりを全く知らんガキの世代だろ。
こういうアホはXあたりも日本製と言い出すんだろな。
Sparcに関しても富士通なんて所詮賛助会員だったに過ぎん

なんだ
単なるいつもの基地外か…。
早く退院できるようにがんばってね。

>>726
それも違うけど。
命令セットアーキテクチャとマイクロアーキテクチャの区別がつかない。
マイクロアーキテクチャの重要度が命令セットに対して理解されてない。
要するに古い世代が多いから富士通のSPARC64 VIIも中身がどんなものか
ドキュメントはってるのに理解できない、レベル低いんですよ。
とにかくよく知っている企業や日本の業績を叩ければ、
安心できるみたいな幼稚な人も多いし。もっと役に立つことかけよと。

>>728
よくわからんのだが
つまり、じいさん世代は命令セットが同じでもマイクロアーキテクチャが同じとは限らない
ということがわからんと言うことか？
ドキュメントは俺も読んでないからよくわかんね。

富士通叩いてすまんかった
しかし作っても売れないと意味ないんではないかのぉ

>>ID:WNvvv8La
おい。脳軟化症バカ

>>698
>富士通のSPARC知らないのか?
>汎用のハイエンドでは唯一日本の設計のものだよ。

富士通がSPARCを作ったとレスしてるものも調べずにアホかお前は
お前自身が、日本語を幼稚園レベルからやり直せ戯けが。

>>ID:/YVas1Cm

>>725 >>727 >>728
ヲウヲウ連投してよっぽど悔しかったんだね。学生ちゃん。
富士通に内定でももらったんかい？
総合電機は強電の方で活路を見いだせたが(今後20年は安泰)、
人海戦術のIT企業を標榜するだけで何の技術力もなく
10年後は沖あたりとともにチャンコロに合併されるんだろうから
今からムトウハップとサンポールでも用意しとけや

富士通のSPARC == SPARC64
だろ普通に読んで。
SPARCの命令セットを富士通が定義したなんて書くわけないじゃん。
君はそれに近いレベルだからかみついてるだけ。

どこかで見たことのある下品さだ

ID:K3HdokAI == ID:irxTeV1D

中二病患者の低能くん
くやしかったら人格批難の妄想ばっかりじゃなくて
中身のある書き込みしてね

ID:K3HdokAI == ID:irxTeV1D

ディジタル
ウォーニング

で粘着するこのスレ古参の基地外くんです。
シミュレーションだけで設計できる自慢の電波脳の持ち主でもあります。

>>732
ハァ？自分が正確に書かずに何を人の推測を期待してるんだお前。
マジで間抜けだな。理解してほしければ正確に記述しな。
富士通は、Tiとともに旧SPARCの製造もしてた。それを富士通のSPARCと言わんのかアホ。
そういう経緯も一切斟酌せず何自分の脳内だけでわかった気になって延々書きこんでんるんだカス野郎
なーんかだーれも相手にしてないCPUアーキを延々書き込むなんざ、所詮アホ学生なんだろうけどな。
そうそう、お前何か中身のあるレスでもしたんかい？ゴミ野郎

>>732, >>734 >>735

くやしい、くやしいなぁ。連投するほどくやしいなぁ。えぇアホ学生

久々にスレが伸びてると思ったらまたこいつが暴れてるのか。

ディジタル君はそんなに顔真っ赤にしながら煽らなくていいよ。あとコテハン付けて。

>>736
このスレをアホで検索するときみの書き込みばかりでバレバレだぞ。

とりあえず粘着デジタルくんよりCPUに関してスレ違いとはいえ
圧倒的に詳しいんだから仕方ないなあ。
デジタルくんに限らず、
Cellみたいな結局GPUだのみになってしまった事実上の失敗アーキがこのスレで肯定的に語られて
SPARC VIIみたいな地味にハイエンド設計やってるのが誰も買ってないだのと
と拒否反応(ホントに売れてなきゃこんな長々開発しつづけられるわけないのだが)
されるのが理解できないが。
あと、学生でも富士通関係者でもないんで妄想乙。業界ぜんぜん違うし。

暴れてるのはコケにされた富士通社員ID:/YVas1Cmだろ。

>圧倒的に詳しいんだから仕方ないなあ。


あひゃひゃひゃ！無知の知を知らないってのが真性バカ == ID:/YVas1Cm

すげぇな。こいつ詭弁のガイドラインに見事に沿ってる。ここまで来ると逆に物凄い国語力なのかもしれん。

よっぽどストレスとか溜まってる派遣君なんだろうね、ネット弁慶で実に乙であります。
ここで憂さ晴らししたらまた明日からがんばって働いてね(´･ω･｀)つ旦　お茶おいときます

どんなに正しい意見でも、煽り方は５０通りもあるんだって、
死んだ友達が言ってた。

沖電気はロームに半導体事業部を売却することで既に合意。

ちなみに、ホンダ車は、現行シビックなど主力車種で同じ芙蓉グループ
だった沖電気製ARMマイコン(非外販品なのに、ホンダ向けのカスタムと
いうわけでもない変テコ仕様)のマイコンを採用済み。

今後は、安く買い叩いていたロームとの立場が逆転するかもな。
もっとも、ロームなんかも先が長いとは思えんけど。

SS-1を全く知らんガキとかかいてる爺さんが荒らしてんのかｗ
お前は名前しってるだけで、CPU設計や装置設計なんかしたこと無いだろ

>ID:/YVas1Cm

>CPUに関してスレ違いとはいえ
>圧倒的に詳しいんだから仕方ないなあ。

ぶるぶる寒ッ！一知半解君の自画自賛
圧倒的に詳しい知識の片鱗の在処を
上の一連のレスから是非引用して紹介してみなよ。
笑ってやるからさぁ

>>744
そろそろ空気嫁

ＳＣＥの者ですが富士通に仕事たのんでます。
だまって石を納品してくれればいいのに、
ダンボール１箱分の仕様書が届いて大変に迷惑です。
こっちも上司の目とかあるから読まなければならないんですよ。
動けば中なんてどうでもいいから依頼してるのになあ。

>>746
納品物の保存期間等があり紙だと保管場所などいろいろ面倒なので
仕様書などはCD-Rに焼いて収めてね！でいいんじゃね?
実際そういうとこあるよ

教えて君登場です。

Verilog で、module で output 宣言した線を
module 内で呼び出してるモジュールに入力ピンとして
入れていいんですか？？
不定な値を入力する事になりません？？

文法書で細かい本が無いからわかんにゃい(´；ω；`)

>>747
そのＣＤＲは中身が無くてもいいよ
しっかりと『納入仕様書』とラベルがあればいい
ＣＤがあるという事に意味がある
中身は誰も見やしない

>>749
たまに物好き（俺みたいなｗ）なのが居て見ることも有るぞ。

>>750

頑張ってＦ痛著書ダンボール１箱分の仕様書を読んでくれ。

>>748
そのためにwire構文があろうだろうが

>文法書で細かい本が無いからわかんにゃい(´；ω；`)
本の仕業にするな。

担当からある日突然辞表が提出される。いつくるかは分からない。

お客に仕様書渡して、お客が仕様書を理解してしまったら次から仕事なくなるよ

次の仕事が来るということは、仕様書は客先でゴミ箱直行しているか
『５年後に廃棄』と書かれて棚の奧に封印されてるな
それか読み手がレベル低すぎか書き手がレベル低すぎか

承認印が届いても仕様書は理解されていないでしょう
理解されたら困るし、送ったと受け取ったという儀式が大事なんだよ

明日もVHDLで書かれた非同期回路をSystem-Verilogの同期回路に直す作業が始まるよ。

RTL の意味を考えると、スケマで描いた回路も RTL じゃないのかと思ふ。
まあ今となっては「ROM だってランダムアクセスできるじゃないか」というのと
同じような屁理屈だが。

スケマで書いて伝統文化を守りつづけている会社ある？
もちろん生き残ってる会社に限ります。

スケマってなに？

>>758
HDLじゃなくて回路図

>>757
あるよ。

アルテラのFPGAでそれをやったら双方向端子がうまく定義出来ないとか、
シミュレーションがうまく走らないとか、仕様変更にうまく対応できないとか、
色々問題が多かった。

そのスケマ社の社名は
ないから言えないよな

アフリカの奥の方に行けばスケマで設計している会社があるかもしれない。

スケマで設定してるなら、電卓の代わりにソロバンかな。
職人になると、掛算や割り算もできるらしいぜ。

>>761
その会社は都営三田線沿線にある。
が、それ以上は秘密だ。

スケマ･･･

ヴィジュアルVHDLとかいうソフトがスケマだと言うなら･･･


某大手さんからとどいたVHDLがそれで作られていて
「非同期リセットを使ってください、初期値はやめてください」といったら

「変更に3週間かかるので出来ればこのままでお願いします」
と

>>764

パワーオンリセットオンリー？

>>765
いえ、それでしたら非同期リセット付きのFFで使えるんですが・・・

クロック分周の箇所で、シミュレーション用の初期値を使っているんです。
回路的には(1か0なんで)問題ないとおもいますが、レイアウトでSCANチェーン張れず、

SCANチェーン対象外で終わりました。

>>763
スケマで設計したらいけないと言う法律があるわけではないし
社名くらいいえるだろ、それとも客先にはＲＴＬで作りましたといっといて
実はスケマでやってるのか、スケマで設計してる事がばれると仕事が来なくなるから

>>767
それで？

いくらあおったて、ねぇーものはねぇー、
２１世紀にスケマ設計してる会社なんか、
アフリカはしらんがな。

普段「やめるーやめるー」っていっている奴はやめないが
ぼろくそ言われても平気な顔してる奴は、
デジタル的で急にやめるよ。ＨかＬしかないみいたい。

>>769
最上位レベルのブロック図的に眺めればいい部分は今でもスケマ使うがな。
何間抜けな戯言延々ほざいてんの

>>770
HかLしかないのは誰でも一緒じゃないのか…？
途中でアルバイトになって最後に辞めるやつとか見たこと無いが…
きっとシュミットトリガ式だったんだろ

途中でアルバイトになるとか、そういう立場どうこうの話じゃなくて
止めるそぶりがあるかないかって話では。

>>767
中小の客先企業なのでちょっと社名は勘弁を…
ちなみに、その会社では、Quartus-IIに付属している
スケマ設計ツールをメインに使っているらしい。

>>774
仕変とか設計変更とかの対応どうしてるのか激しく気になる。
あと受注してる回路規模も。本格的なのならある意味神業。

7月の終わりに入ってきた24の若者にVerilogを教えているんですが

思ったのは、はじめはスケマで設計して
「分周回路はたいへんだろぉー！、でもHDLを利用すればほら!」

って事をした方が取っ掛かりがいいのかなと･･･大変か

分周回路ってHDLで書けるの？

>>777
reg clk100m, clk50m;
always@(posedge clk100m) clk50m<=~clk50m;

>>775
元請けから仕様変更が入った時に呼ばれて行ったが、
回路図データを再編集してコンパイルし直すということをやった。

で、アイテムはプラント設備にあるような、
操作盤やモニタの信号を中継したり単発パルスに変換したり
するものなので、信号数は多いものの、ロジックとしては単純。

どう考えてもHDLが最適なのに、何でわざわざスケマを使うんだか、
訳が分からないというのが本当の所だわ。

>>778
そっか、分周って周波数を1/Nにすることか。N倍にすることかと思ってた
当然HDLで書けるわな

>N倍にすることかと思ってた
それ、逓倍(ていばい)

> >N倍にすることかと思ってた
> それ、逓倍(ていばい)

初めて知った!

勉強になります。

でも、実際の回路で >>778 みたいな書き方で大丈夫なんでしょうか？
ドライブ能力とかの面での対策が必要なのでは？合成時に指定？

別に問題ないよ
単に、クロックがPLLやクロック入力のIOセルから出てくるか、
普通のFFから出てくるかの違いだけだし
もちろん合成時はクロック指定するし、レイアウト時にはクロックツリーを張る
(張らない場合もある)

なんかスケマである事を隠したいようだけどスケマってＲＴＬにおとるのかな？
当社は、熟練職人が真心こめて設計した手づくりですって、堂々と言えば。

RTLで記述するにしても最初か最後に設計確認用の回路図を書くから
スケマティックでも悪くないんだが配置が悪いと訳のわからない回路になるし
手を加えるたびに配置が気になる。
ところでスケマティックで書いた回路は移植性(ASIC設計、FPGA確認)があるのか。

んー、スタセルの範囲で書くんなら、適当にセル名変換＋αレベルでできね?
HDL記述できる範囲をスケマで入れるって前提ですが


それで変換できる範囲の回路なら、スケマで書かないと思うけど


うちは手書きレベルの回路図書いてからRTLだなぁ・・・

なんでここ中小レベルの害虫しかいないんだ？

そもそも、レベル高いやつが
こんなところにいる理由がないだろ。

>>783
そのクロックをいろんなところで使い倒したいなら確かに低スキュー･高ドライブ能力の線を使うように指定すべきだが
俺の場合は50MhzのSpartan3E基盤のクロックをVGA出力の為に25Mhzのピクセルクロックにして使った程度だったので特に問題は起きなかった

おれのところはスケマとVHDLを相互に変換するソフトを作っているので、スケマが
おおいな。分かりやすい。

スケマスケマって
スケマ書くより状態遷移図先に書くだろふつーは。
状態遷移図さえきちっと書いとけば、
VerilogもVHDLもちゃーんと出力してくれるツールは昔からあるやん。HDL Designer
HDL→スケマなら論理合成ツールならふつーにできるし。

>>792
っすよね、ISEにもQuartusにもついてるっすよ。

ただ、1画面に収まりきれず、ページ数が20とか30になっちゃいますが・・・


FPGAで書く時の分周(というかCLK下げる奴)は

module GEN_CLK(CLK, RST_X, GCLK);
input CLK;
input RST_X;
output GCLK;

reg [22:0] Q;

always @(posedge CLK or negedge RST_X) begin
if(!RST_X)
Q <= 23'd0;
else
Q <= Q + 23'd1;
end

assign GCLK = Q[22]; //22 ~ 0
endmodule

という感じで使ったりしてます。

<<793
ちなみに中盤以降は>>777さんあたりへのレスでした・・・すみません。

>>793
素人質問なんだろうけど、なんでＱは23ビットもいるの？

>>793
どうせなら、2^n倍以外の分周の書き方を披露してくれると嬉しかった。
デューティ比を可能な限り50%に近づけた上でハードウェアコストが低い方法。

1/23のクロック数にするっていう例なだけでしょ・・・

>>792
普通はVerilogが先だ。
でも仕様書先に書きましたと嘘をつくのが普通だ。
だからお前は普通。
虚名のネットだから建前なんていらないよ。

>>797
23回Q <= Q + 23'd1;してもQ[22]は1にならなくね？
2の22乗回いるんじゃね？

>>795
Qを23乗にしているのはFPGA評価ボードの仕様で
18.432Mhzぐらいを1CLK近く落とすのに23bitくらいですかね・・・

>>796
2^n倍以外のはQの値を拾う組み合わせ回路が入るんで
値が適当でいい時は上のを使っています(言い訳ですが･･･)。

2^n倍以外の回路をdefparamの勉強がてら作ろうとは思ってます。
こんなんでいいですかねぇ

module GEN_CLK2(CLK, RST_X, GCLK)
input CLK;
input RST_X;
output GCLK;

//pls, set defparam on.
parameter P_MAXCLK = 1; //global CLK
parameter P_MAKECLK = 1; //get GCLK

parameter P_DEVIDER = P_MAXCLK / (P_MAKECLK * 2)
parameter P_DEVBIT = // ・・・だれかLOGの計算を・・・


reg [P_DEVBIT-1:0] Q;
reg GCLK;

always @(posedge CLK or negedge RST_X) begin

if(!RST_X)
Q <= P_DEVBIT'd0;
//こんなんできたっけ

else if(Q == P_DEVIDER);
Q <= P_DEVBIT'd0;

else
Q <= Q + P_DEVBIT'd1;

end

>>800のつづき

always @(posedge CLK or negedge RST_X) begin
if(!RST_X)
GCLK <= 1'd1;

else if(Q == P_DEVIDER)
GCLK <= !GCLK;

else
GCLK <= GCLK;

end

endmoudle

で
defparam U1.P_MAXCLK = 18432000;
defparam U1.P_MAKECLK = 1000;
CLK_GEN2 U1(.CLK(CLK), .RST_X(RST_X), .GCLK(GCLK));

外に行かないパラメータは小文字だったっけ,P_maxclkとか。
ああ、暇な時にやろう・・・

クロック分周はすなおに DLLつかえばいいじゃのい

>>802
ぎゃーーーーーー・・・○rz
ツールを使い切るのも良い技術者ってことすね・・・

保証期間が過ぎたら製品が故障するタイマーを設計しようと思います。

reg x[32:0];//x倍に分周する

wire clkin;
reg clkout,cnt[31:0];

always @(posedge clkin, negedge reset_N) begin
　if(!reset_n) begin
　　cnt<=0;
　　clkout<=0;
　end else if(cnt<x[32:2])begin　　//xの半分まで行ってない
　　cnt<=cnt+1;
　　clkout<=0;
end else if(cnt>x[32:1])begin　　//x超えた
　　cnt<=0;
　end else begin　　　　　　　　　　　//xの半分超えた
　　cnt<=cnt+1;
　　clk_out<=1;
　end
end

…デューティ比を50%にしたかったらclkのnegedgeにまで手を伸ばすべき？
HDL暦3ヶ月の俺にはわからん。

デューティ比50%にしたいなら、分周比を2Nにするべきだろう。
分周比Nのままで両エッジ使ってデューティ比50%にするには、入力クロックの
デューティ比が50%でなければならない制限が付いてしまうぞ。

それと「N倍に分周」じゃなくて「N分周」な。

>>805
れっつシミュレーション♪

先ずはバグとりから始まるが・・・

>>804
それは S○ny の(専売)特許。

デューティー50%を保ったままDLL/PLLを使わず1/3文集したいのですがどーすればいいですか？

クロック以外を赤く塗る

保証期間が１年だから、１年と一ヶ月あとに、故障フラグがたてばいい。
お客様がお買い上げになって最初に電源を入れたときがスタートだね。

>８０９
ＨＤＬで文集は、できません

>>811
正確には、お買い上げ成立時点で自動的にスタートして、
電源切っててもカウントし続ける必要がある。
ここが特許たる所以。

他社で同じ技術を使われないように
特許は取らずに非公開です。

ソニーのハードディスクビデオコクーンを３０万でかいました。
ある日、動かなくなった。保証書を見ると保証期間をわずかにすぎていた。
でも、ビデオがないと不便なので、しぶしぶ修理にだしました。
修理代は１０万円かかりました。また、修理に対する保証書がついて来ました。
今度も保証期間がすぎてから故障。仕様どおりにだったのか。
故障すると、お金の問題より、ケーブル外してお店にもっていくの大変なんだよね。

>>809
>1/3文集
つまりは周波数を3倍にしたいのか？
それとも文集はガチなのか？

$display("1/3bunsyu-");
$porbe("1/3bunsyu-");

ンニータイマー　素晴らしい技術だ。

製品が故障して修理代を取ると、ンニーから特許侵害で訴えられる訳だな。
でもタイマーによる、故意の故障でなければ、いいんだよね？

ソニーのは故意の故障
ありゃひどいわ。ネットがないときは、使い方がわるいんじゃないかとか、
よくわからなかったんだが、消費者間の口コミで、
品質管理に問題のあることが、ほぼ確定的になった。
今やほとんど、ものづくりの情熱もなくサムソンにべったり頼り切るありさま。
ソニーを買えばサムソンに金が回る。

>>819
> 品質管理に問題のあることが、ほぼ確定的になった。

なんと失礼な。絶妙な寿命設計と言ってほしいね（w

つか、普通の会社なら設計寿命はずっと長いのだろうが、
ソニーはマヂで保証期間=設計寿命という社内規約なんじゃ
なかろうか？

毎回加速試験して寿命チェックしてんの？
それとも試験なんかいらないノウハウがあんの？

>>821
部品や工法ごとに寿命を計算する点数が付いている。抵抗コンデンサは1点、IC(低集積度)は100点、
ハンダ付けは1カ所0.1点とか(実際はこんな配点ではないです&納入部品ごとに評価)
だいたいそれぞれのMTBFが反映されているわけですけど。

で、このスコアが一定以下になるようにがんばって設計する。入らない時は寿命係数が良くなるようにする。
電解コンの温度が下がるように廃熱設計したり、余裕が無ければ一段上の定格の部品に替えたりなどなど。



どうもソニー製品ってどれも熱いような気がする。

>>821
するしない、というか、品質基準は
企業それぞれでは自由じゃない?
ユーザは買う買わない自由があるんだし。

電気設計もそうだが、もっとひどいのはケミカル製品
昔、テープデッキ用の青と赤のクリーナー溶液があったんだが、
ピンチローラにつかうと、ゴムの表面が化学変化おこしてテープを巻きこむようになった。
カセットデッキ時代にもDAT時代にも経験してサービスに文句言って無償で修理させてやった。
他にも、購入してわずか3か月で異常なドロップアウトを発症するようになったβビデオテープとか、
異常なヘッド汚れをおこすDV用テープとかその他もいっぱい。
ソニー本体に文句いってもサービスに押し付けようとするし、問題は設計そのものというより会社の姿勢だ。
結局ここは今も昔も意匠デザインしか見るべきものはないメーカだったことがはっきりした。
今はどの製品も完全にパナに負けてるし、セット製品としてはソニーを購入することは今後ありえないと思う。
スキャナのイメージセンサやリチウム電池で未だにソニーが使われてることは残念だが。。。

おいおいスレチもいい加減にしろよ
なんで単なるカウンタが製品寿命の話になってんだよ
どんっだけ色眼鏡なんだよ

色眼鏡じゃなくてくソニーの品質管理がなってないのは有名だろ
ソニータイマーとかいうけど諸外国の保証期間ってどのくらいなんだろ？

うちの製品は1年保証ですが、10年もつのか100年もつのか誰もよく分かっていません

松下部品は社外秘の社内ランク持ってるよな
文句言わないと公称スペック満足してない製品を平気で持ってくる
この品質管理は見事だと思った

809が74TTLのJKなら１/3分周できるのになあと思っているに1票

暇だからVHDLの勉強でもしなおそうかなぁ。


ieee...やっぱやめよ

>809
clockのposedgeとnegedgeでそれぞれ3進カウンタ作って、
その出力をよっく見ているとなにやら見えてくるはず。
グリッジに気をつけてね。

ンニータイマーの真の目的は修理代稼ぐことではなくて
新品に買い換えさせる事だよ。

>>831
ASICでは、SCANがらみで禁じ手だろうな

>>830
今や死に言語のVHDLやりなおすぐらいなら
SystemVerilogでもやったほうがよっぽどいい

ASIC向けフリーの論理合成ツールって何かありますか？

教えてエロい人

そもそもフリーの論理合成ツールなんかあるんか？

そもそも ASIC やるのにフリーなんてあり?

FPGA 用のフリーツールには興味あり。
教えろエロい人。

ASIC作ってくれるところなり
FPGA作ってるところなりから提供されてるのを使えば良いだけでは