非同期式ディジタル回路ってど〜よ？

このへんを読んどけ。

プロセッサと非同期設計
http://www.kumikomi.net/article/column/0001mpi/021.html

>今話題になっているのは，多分になりゆきまかせで成立していた
>大昔の非同期設計の復活ではない．
>現在，開発が進んでいる非同期設計は統一されたマナーによって
>統率された方式であり，昔の非同期設計とは異なる技術であると
>言える．


次世代回路設計技術 - Asynchronous DesignにおけるSDIモデル(1)
http://pcweb.mycom.co.jp/news/2003/07/14/11.html


ARM、Philipsと共同で非同期式プロセッサを開発へ
http://pcweb.mycom.co.jp/news/2004/10/28/010.html

>非同期式回路は、同期クロックの代わりに回路ブロック毎に
>ハンドシェイク(相互確認)を行いながら逐次演算処理を行う
>アーキテクチャ。同期クロックがないことにより、動作して
>いないときは電力を消費しないなど省電力性能が高い他、
>電磁放射も極めて少ないなど、現在の同期式設計に基づく
>回路とは大きく異なった特徴を持つ。

知識として持っておいて損はないし今後必要になるかも知れないが
実装する事は当分無い罠。
非同期FPGAでも出てきてくれれば話は別だが。

大変遅くなりましたが、>>45の絵をVerilogで書いてみました。
module TOP(clk,clk_out,clk_gated,enable_clk);
input clk; // clk:外部供給クロック
input clk_gated; // clk_outをenable_clk信号を使って外部でゲーテッドクロック化したクロック
output clk_out; // clkを内部で分周したクロック
output enable_clk; // 内部のロジック回路で生成したクロック制御信号(clk_outに同期)

// 分周回路
DIVIDER DIVIDER(.clk(clk),
.clk_out(clk_out));
// ロジック回路
LOGIC LOGIC(.clk(clk),
.clk_out(clk_out),
.clk_gated(clk_gated),
.enable_clk(enable_clk));
endmodule

非同期回路を品種毎にトランジスタレベルで設計するのではなく、
汎用的な記述言語から論理合成することを考えると、
クロックに同期して動作することを前提としたRTLは使えないので、
より上位のレベルで記述されたコードから、
ターゲットプロセスに対応する回路を合成するようなツールを
開発する必要があるのでしょう。

ひぃ〜多忙すぎて超久々に降臨なんかしちゃったりしまふｗ
ども〜、1の回路職人で〜すぅ(・ε・)

>>48
最初のリンクのページは始めて知りました。
下の二つは知ってたりｗども〜です、参考にしまふ(´_ゝ`)

>>49
FPGAってプログラマブル素子なわけだから、設計次第では非同期回路作れませんかねぇ？
それとも、やっぱりFPGAって同期設計しか不可なんですかねぇ(´〜｀)

>>50
ご苦労さまです(*'-')
なるほど、Verilog-HDLで設計ですかぁ、ふむふむ・・・・部分的に非同期ならRTLレベルのVerilogでも記述可能なんですねぇｗ・・・・・・VHDLの方がいいのかと思ってました(´∀｀)

>>51
開発環境＝開発ツールがないとHDLみたいに容易に設計は難しいですかねぇ・・・今ある言語じゃ不可能でしょうか？

また参考になりそうな資料を探してみた。
ほとんど読めていないのでリンク紹介だけしとく。

非同期式プロセッサ TITAC-2
http://www.hal.rcast.u-tokyo.ac.jp/titac2/index-j.html

非同期式VLSI設計支援CADシステム「AINOS」
http://www.hal.rcast.u-tokyo.ac.jp/research/ainos/ainos-j.html

非同期式VLSI 設計用CAD ソフトウェア技術の研究
http://www.ipa.go.jp/SPC/report/01fy-pro/advance/vlsicad/vlsicad.pdf

非同期式ＶＬＳＩ設計用ＣＡＤソフトウェア技術の研究
　要求-応答ハンドシェイクに基づいた非同期式システムを
　設計するためのレジスタ転送レベル設計モデル
http://www.ipa.go.jp/SYMPO/sympo2000/pdf/ipa19_2_51_4.pdf

非同期式VLSI設計用CADソフトウェア技術の研究
http://www.ipa.go.jp/SYMPO/SYMPO99/pdf/63_3.pdf

非同期式回路をFPGAに実装するための手法の研究
http://www.mc.cs.musashi-tech.ac.jp/us/index.htm

FPGAにおける非同期式設計と評価
http://almond.cs.uec.ac.jp/paper_pdf/2003/sasaki-ipsj65.pdf

>>52
FPGAの場合に限った事じゃないけどレイアウト時にレーシングを起こさないように
したり対策でディレーを入れたりってのが面倒でしょ。（ASICの場合割と普通にやってたけど）

HDLで回路を書きまくった後コンパイル、フィッティング時のエラー箇所を
探し出し対策して再レイアウトってかフィッティングしたら別の場所でエラー・・・
ってな事が十分予想出来るわけで手間がもの凄くかかりそうなことはだけ
始める前から解る。
で、その後出来た回路は近所にあって欲しいF/Fが希望位置にあるわけでもなく
グローバルクロックを使った場合より高速で動くことが予想出来ないため同期式を
上回る速度を実現出来るとは思えない。

苦労の割に良い結果が得られそうにないのでやる気も起こらないかも。

>>54
う〜ん、確かにその通りでもあると思うのですが、48、53さんのリンクのところにも書かれていたのですが、同期式もクロックスキューやクリティカル・パスの調整が非常に面倒になってきたことを考えると非同期式を見直してみてもいいのでは？と思うのですが(゜▽゜;)
と、どうしようもない回路職人でしたｗまたね〜(´∀｀)ノシ

>>55
寺のツールとDWMのオマケで試してみなよ。
苦労した手詰めの結果はツールの自動合成以下になる可能性が高いでしょう。

確かに神経細胞は非同期で動作しているけどねぇ。

たまに、非同期順序回路が使えて、それが「ウマイ」ときだけ
使いましょう、ってこと？

順序回路として動作しなくてもよい場合は、
非同期方式が有効と言えるかもしれない。

FPGAでディレイラインがつかえるならーーー
やってみたい気もするが。
時間軸上はアナログの世界だなぁ
同期式はその負担(考慮)が軽くなるというだけ。
つー認識だがよいかな?

同期式デジタル回路の利点であるところの、
素子の遅延時間のばらつきに対する余裕度を
殺す面があるような感じもしますね。

ttp://www.fairchildsemi.com/ds/MM/MM74HC4046.pdf
の Figure 6 (位相比較器) をシミュレートしたことがある。
ゲートのディレータイムを間違って設定すると暴走する。

ど〜〜も、めっちゃ忙しくぜんぜん降臨できなかった1ですが、みなさんどうお過ごしでしょう(￣ー￣)

>>56
ツール次第と言うことですねぇ(´･ω･`)ｼｮﾎﾞｰﾝ

>>57
と、言うことは人間に使い動作をする回路ということになりますかねぇｗ非同期式回路は・・・・

>>58
いえ、通常も使えるようにしたいですねぇ、非同期式ディジタル回路を＼(^-^)／

>>59
なるほど、そういった場合は非同期式も有効となるんですねぇ(⌒▽⌒)

>>60
いえ、同期式も結構考慮が必要になってますよ・・・・だから、非同期式が使えるのでは？という、注目を浴びてるわけですがｗ

>>61
素子の遅延時間のばらつきは非同期式の方が強い気がしますが

>>62
やっぱり、非同期式の欠点はディレータイムをシビアに考慮しないといけないというところですかねぇ(>_<)

理想で考えると同期式より非同期式の方が性能はいいと考えているのですが、その辺はどうなんでしょうねぇ？⊂⌒~⊃｡Д｡)⊃

デバイス上のプリミティブの位置と各部のディレーを全て管理しきれるのであれば
高性能だろう。
ツール側の仕事だろうが現実には存在しないので手でやることになる。
だから労力の割に結果が伴わないと言われるんだろうな。

回路職人さんと他の人とで、なかなか話がかみ合わないのは”広義の非同期式回路”と
48,53などで紹介されている”新しい非同期式の設計手法”とを区別していないのが
原因だと思う。

ちなみに”広義の非同期式回路”は「グローバル・クロックを使わない方式」であれば、
どんな方式でも含むが、”新しい非同期式の設計手法”というのは
「回路を小規模なブロックに分割して、ブロック間の信号伝達にハンドシェイクを使う」
というのが基本的な考え方になっている。

”新しい非同期式”では遅延時間の変動がハンドシェイク動作を破綻させるような
事がない限りは正常な動作が保証されるので、温度変化や電源電圧変化などにも強い
という話になっている。

なかなか実用化しないのは、HDLのような設計ツールが整備されていないという事が
大きいと思う。また、研究者の他は主に半導体メーカーがLSIの設計に取り組んでいる
という段階で、非同期設計を使ったLSIが市場投入されたという話も今のところ出て
いない。ARMが開発中の非同期式プロセッサが完成したら、それが最初の”実用化した
非同期式LSI”という事になりそうだ。
FPGAなど多くのエンジニアが直接いじれる媒体に降りてくるのは更に先になると思う。

FPGAなど多くのエンジニアが直接いじれる媒体に降りてくるのは更に先になると思う。


これが答えさ・・・。
つまり今のところ何とも実装する方法が無くて使うのが困難とくれば何ともできない。

>65
手元の本には、Philipsが自動でチップまで得ることのできる
設計手法を開発していて、それを用いて完全非同期のポケットベルを
開発して売り出した、って書いてあるから、一応システムがあることには
あるんだと思う。

手の届くところに無ければどうしようもないよ。

インテルが非同期式設計を使っているという記事を発見！

デュアルコア Itanium2 "Montecito"のL3キャッシュメモリは非同期式(Asynchronous)設計
http://pcweb.mycom.co.jp/articles/2005/02/11/isscc3/

やっぱり非同期式設計が有望な技術だというのは間違いないよ。

>69
たしかに、GHzの世界だと職人芸の非同期式がいいのかもしれない。
だが、100MHz程度のASICの設計やってますが
昔の訳わかんない設計が残ってたりして
もうだめ頼むから後の人考えて同期設計して、おねがい。
もううちの会社に職人いなくなってまいましたorz

＞昔の訳わかんない設計

それは、そのまま使う方針でやってます。それを使って、問題がないのでしょ。
今でも使っていいのです。「車輪」って、今でも使っていますよね。

プロセスが変わるとか位置が変わるだけで動きがおかしくなる回路をASICに
作り込もうとは思わないわな普通。
作り直すたびにディレー調整なんて馬鹿らしくて出来ないよ。

結局はツール命って事でしょ。

＞72
おまいの頭の働きもツールの一つに足しておくぞ。

今度はエプソンが非同期式プロセッサを発表。

曲げられるマイクロプロセッサに非同期式設計を応用
http://pcweb.mycom.co.jp/articles/2005/04/28/coolchips3/index.html

それにしても、非同期の記事は MYCOM PC WEB ばかりだな。

バグさえ無ければ、どっちの方式でもイイ

なんだか、めちゃ忙しくてなかなか降臨できなかったどーも回路職人ですｗ(σ´∀`)σｹﾞｯﾂ!!
>>64
ディレーを管理出来る開発ツールが作られるといいですなぁ(´Д⊂
>>65
なかなか、鋭い指摘どうもありがとうございます(>_<)
ARMの開発中のプロセッサはどのくらいに完成するのでしょうかねぇ、楽しみですねぇ＾＾
>>66
結局は開発環境に依存ということになるんですね；；
>>67
完全非同期のポケットベルですか・・・・となると、これが一番最初に実用化された非同期プロセッサになるのですかね？
>>68
難しいですなぁ＞＜
>>69
あのインテルがとうとう非同期技術に手をださないといけないところまできているのかな？

>>70
大変ですね(T_T)
>>71
車輪？
>>72
ツールですか・・・・・・規模が大きい回路になるとツールの性能がすべてということですかね；；
>>73
どのようにして足すのですかねｗ
>>74
曲げられるプロセッサってところがすごいですなぁ・・・・さらに非同期式だしｗ
>>75
なるほど(´∀`)

非同期回路はメーカー製のCPUコア等（データパス系の設計etc）に使われるもの．
ユーザーが勝手にランダム・ロジック組むFPGAレベルにまでは降りてこないでしょ．

そういえば、来月のDWMの特集は非同期プロセッサだね。

あと割りと有名だと思ってたけど誰も触れてないんで↓
ttp://www.cs.man.ac.uk/async/

LSIの消費電力を減らすためには、非同期回路が一番いいのに決まっている
しかし、設計が大変だぞ。

これからのLSIには必要かも？

>>80
決まっていない。
非同期にして何でもかんでも必ず低消費電力になるわけではない。

きっと、非同期回路部分と同期回路部分を分けるようになるだろな。
で、ここは非同期回路。文句あるか！ と言い張れるようになればな〜。

あぼーん

どーも、ここのところ忙しくて降臨できなかった回路職人です。
>>78
ユーザレベルでは非同期は触れる機会がないってことでしょうか？
>>79
今月のDWM買いましたよ。非同期プロセッサの特集載ってますね。結構詳しく非同期について書いてありますね。
>>80
設計が大変な分消費電力が減らせられる可能性があるってことですなぁ。
>>81
そうですねぇ、DWMの記事にも必要性が出てきたって書いてありますね。
>>82
確かにそのようですね、設計次第みたいですね。ただ、同期式よりは非同期で設計したほうが低消費になる可能性は高いみたいですね。
>>83
GALSって言われる同期式と非同期式が混合したものがあるみたいですよ。
>>84
��(゜△゜;)

SFQ回路とかいってみるてすと

なあ〜誰かディジタル検定2級情報部門受けたやついる？

なあ〜誰かディジタル検定2級情報部門受けたやついる？

なあ〜誰かディジタル検定2級情報部門受けたやついる？

誘導してやろうか？

>>70
一応、世界一のIPコアベンダーを標榜しているのですが、
ユーザーのことを考えて完全同期設計にしたら馬鹿扱いされましたorz

誘導ってなんですか、どういう意味ですか？

ASICの回路規模をうなぎ上りに肥大化させながら
「低消費電力」を求めるセットメーカーもアフォだな。

現状では、RTLは完全同期設計にして、
ゲートレベル以下でクロックのコントロールするのが正解だという事は、
むしろ半導体製造メーカーやセットメーカーの方がその辺をちゃんと
分かっているようですけどね。

分かってないのはIPコアの専業メーカーだけでしょう。

非同期て言葉だいすき
この言葉は、とてもいいかげんに使われてる。
ダイナミックも同じ香りがする。

cpuの場合は
6800,6809が同期
68000が非同期とか言われてたとおもう
この場合のは、cpuの動作とメモリの関係でそう呼んでた
6809の場合はメモリのリードライトのサイクルにあわせて
cpuが動くように作られてた。
このあたりは30年前のはなし。

でここで非同期てのは、どういう意味??

ロジック回路間の同期をクロックでやるか、ハンドシェイクとアービターでやるかって意味じゃない？

>>95
>このあたりは30年前のはなし。

ダウト

約 20 年前だね。なつかしー。メモリが死ぬ程高かったけど
63C09 裏表サイクルデュアル MPU マイコン作ったなー。
その当時 5日かけて計算したのが今時のPCでは 0.1秒くらい。
処理速度が速くなったほどには幸せにはなってないなぁ orz
オフトピ sage.

え〜〜と、まだ、消えてなかったみたいなので降臨してみますたｗ
お久しぶりです
>>86
SFQ回路ってなんですか？すみません、勉強不足です＾＾；
>>87
残念ながら受けてませんｗ
>>88
上に同じｗ
>>89
上に同じｗ
>>90
誘導してやってくださいｗ
>>91
完全同期設計は普通なのでは？
>>92
ググりましょう
>>93
でも、実際、消費電力は問題ですからねぇ

続き
>>94
確かに、それは言えるかもしれませんね
>>95
非同期いい言葉ですねぇｗ（意味不明
>>96
そうですね、今のところ非同期というとハンドシェイクを利用する方法が一番多いようですね
>>97
30年前ですか・・・・・・わかりません＾＾；
>>98
いい時代になりましたよね＾＾

知っている人もいるかもしれませんが、発見したので書き込んでおきます。
サン・マイクロシステムズのUltraSPARCR IIIi プロセッサに非同期が入っているそうです。
ttp://jp.sun.com/products/processors/UltraSPARC-IIIi/ultrasparc_IIIi.pdf

リレー式計算機の時代とかって、
同期とか非同期って言う概念はあったのかな？

妙に動悸するのですか？　それはきっと病気です。

定期age

非同期ARMｷﾀｰ
http://www.arm.com/news/12013.html

あげ

昔、卒論でやった。　良く解からないまま、何とか通って無事卒業できた。

要は、個々の論理素子の信号の伝わり速度に依存しない回路構成に
できれば、指揮者のようなクロックが無くても、所望の回路動作結果が
得られる。

しかし、そのような回路構成に最適設計するのが大変だ。
当然、専用のＣＡＤ、シュミレータが無いと、大きな回路は全く無理。

速度が要求される箇所に、部分的に使用される回路だと思う。

一応お約束だが

趣味レーション

小物物件を、外注に丸投げして、全くつつかず出来上がるのをひたすら待つのに似ている。
値段の割りに良いものが出来て省エネ。

逆に、大人数をそろえた大規模プロジェクトは、同期式回路に似ている。
クロック役の「プロジェクトマネージャー」が走りまわって調整しても
なかなかプロジェクトは進まず、金ばかり吸い込む。

ﾜﾛﾀ　漏れとどっかの・・・

>>109 うまいね。日本を言い表している。
私も同期式だったけど　同期はみんなクビになり　仕方ないので
非同期式で働いておる。
クロックが学歴だけのボケだから　あーー。

DWM８月号に非同期ARMの記事が載っている。
ttp://www.cqpub.co.jp/dwm/Contents/dwm0105i.htm
筆者がARMの人なので少し宣伝くさいが、わりと面白いぞ。

非同期の検証理論がさぱーりわからん。

ドミノ倒し、それだけじゃないの？

>>114
それはただのシミュレーション方法では？
>>113
検証ってもいろいろあるだろうが、
想定した範囲のどんな遅延が起きても動くかっていうことなら、
タイミング検証の一種に過ぎんだろ
それを効率的にやるのが難しいだけ

age

量産テストはどんな感じかね

ＦＦを理解するのは難しいですか？

非同期回路は、わかりやすくて良い

ちょっと込み入ったことしようと思うと、同期式のありがたさを実感する

age

メニィコアになると
コア内部は同期式だけど
それぞれのコアのクロックは非同期になって
（かつLongRunみたいに負荷に応じて各コアのクロックがダイナミックに変化する）
結局チップ全体としては非同期で動作してるように見えるようになるんじゃないかと
思うのだけど、既出？

>>122
回路自身が「非同期」っていうのも、ある〜にはあるよ。

>>122
普通、非同期式ってのはコア内部が非同期なのを言うんじゃないか？
チップ全体で見て非同期てのは単にマルチクロックなだけで

>>122
確かに単なるマルチクロックと言われればそーなんだけど、
1チップに100コアとか搭載されて、それぞれが別クロックで動いてたら、
消費電力のプロファイルも限りなく非同期のそれに近づいていくわけで。

とすると、マルチクロックのメニィコアというのは
同期回路だけど非同期回路の電力メリットが得られる
ということになるんではないかと思ったもので。

話は脱線するけど、

そういうメニーコアは、省電力機能を持たないほうが、いいかもしれないね。
消費電流の変化が少なければ少ないほど、電源回路が楽になるから。

電磁リレー式コンピュータなどは非同期設計の鬼が設計していたのではないでせうか。

そういえば、電磁リレー式電話交換機スゴイよ。
今、現物見れるところあるのかなぁ？

クロスバー交換機ですね
小学校のとき本で見ました
クローバー交換機と勘違いして覚えていたので
今でも電話交換機と聞くと四葉のクローバーが
頭の中に浮かんできます

通話路の方は名前のとおり「バー」が「クロス」していて「機械的なマトリックス」とでもいうのかな。
制御回路のほうは「リレーの塊」。なぜか「マーカー」って呼ばれてるんだよね。ﾅﾝﾃﾞﾀﾞﾛｳ?

逓信総合博物館にないだろうか？

昔（といっても３０年以上前）に行ったとき、クロスバー交換機のカットモデルみたいのが展示してあって、
黒電話のダイヤルを回すとパルスの数だけガチャガチャガチャ…とバーが動いて、見ていて
壮観だった。当時はこれが主流だったからな。

現在の交換機は展示しても面白くないだろうな。サーバー展示しても動かないからw

ステップバイステップ交換機なんかだと見た目もわかりやすくて
子供にも面白いだろうな。
クロスバに比べて構造的な大欠点はあったけどね

クロスバー方式は、死んだ技術じゃないよ。

スーパーコンピュータなどで、ＣＰＵ同志を１対１で高速通信させるために
現役バリバリで使用されている。　バスでの通信は遅いからな（下記）。

　　バス方式　　　　　　　　 : 路線バスを乗り継いで目的地に行く。
　　クロスバースイッチ方式 ：タクシーを飛ばして目的地に行く。

非同期式と調歩式ってどこが違うのでしょう？
どなたか教えて頂けますか？

調布なら新宿から特急で二つ目だ

小さい頃、親父の仕事場にクロスバ交換機を見に行くのが楽しみだった。
電話番号と配線が１対１に対応しててわかりやすかったなぁ。
番号付け替えのラッピングやらせてもらったよ。

非同期設計の開発コスト(時間・経費)を考えると、
やっぱり同期設計になるんだよな。

非同期設計って最近聞かなくなったな。

>>138
そんな事は無い。爺さん連中が不安定なゴミを多品種生産してるぞｗｗ

それは”デタラメな非同期設計”の話だよな。

本来このスレは、信号伝達にハンドシェイクを使うような
”マトモな非同期設計”がテーマのはずなんだが・・・

しっかり区別できるように”マトモな非同期設計”の方に
新しい名称を付けた方が良いような気がしてきた。

“マトモな非同期設計”のほうを“調歩同期設計”と呼ぶことにしてはどうかww

調布なら新宿に近いんだけどな

非同期はゲートシミュレーションが大変すぎるんだよな。

だからこそ信号伝達にハンドシェイクを使って
配線遅延も含めたモデルで設計するんだろうが

極悪非道軌について語るスレはここですか

>>139
「なんで、同期設計にしないんですか？」って聞いたら、
これで設計してきたらとか訳の分からない事を言い出す、
プロセスの微細化でrefineの費用も馬鹿高くなってるのに、如何にかならんもんかね。

どうやって説得すればいいか教えて下さい。

非同期FPGAキタ〜

Achronix、1.5GHzの内部クロック周波数を実現したFPGAを製品化
ttp://journal.mycom.co.jp/news/2008/09/16/038/index.html

・同社独自のデータ移動速度向上技術「picoPIPEアクセラレータ技術」

・picoPIPEではデータトークンとして2つの信号(0と1)を使用、
　先のpicoPIPEにいずれかの信号が入力された際に、非常に微細な信号
　(Acknowledge:確認)が前段のpicoPIPEにデータトークンが届いたことを連絡、
　これにより前段のpicoPIPEは新たなデータトークンをさらに前段のpicoPIPEに
　要求する、といったクロックに依存しないデータの移動が可能となり、
　結果としてスループットの向上が実現されることとなる。

・同技術の基本的な考え方は、グローバルクロックの代わりに回路ブロックごとに
　相互確認(ハンドシェイク)プロトコルを用いることによって演算処理を行う
　非同期式回路のものとほぼ同様ではあるが、同社としては非同期という言葉が
　ネガティブなイメージを持っているために、非同期式回路という言葉は
　使用していないという。

追加情報

ttp://www.marubeni-sys.com/news/2008/0916.html
・設計にはVerilogやVHDLによる既存の設計を利用することができる。

ttp://www.geocities.jp/andosprocinfo/wadai06/20060429.htm
・動作温度は−196℃から＋130℃までの範囲で、電源電圧も0.2Vから3.9Vまで動作し、
　軍用などの用途も視野にいれている。

非同期のARMはどうなったんだろ

どっかが作ったけど、速くも面積も小さくならなかったので終わった。気がする。

>149
それは見当違いな認識だな。

本家のARM社が、Handshake Solutions という会社の技術協力を得て
開発していたもので、2006年に開発完了している。

http://www.jp.arm.com/products/processors/arm996.html
http://www.jp.arm.com/document/magazine/pdf/IQ_2007SpringP48-51.pdf
http://journal.mycom.co.jp/articles/2006/05/19/spf2/

このプロセッサ・コアのメリットは、従来のクロック同期式のコアと
同程度の実装面積で、消費電力は大幅に低く不要輻射も非常に少ない。
また、動作電圧範囲や動作温度範囲が非常に広いという特長もある。