【std_logic】Verilog VHDLスレ【16'hFFFF】

ModelSimとWebＰａｃｋは別々にダウンロードするんだけど。
ダウンロードするページで「ModelSim XEダウンロード モジュール」

>>439-440
そ、そうだったのか！(ﾟДﾟ;)
そら見つからないわけだ。とっても助かっただす。サンクス〜。

このスレ電子板に移行しないか？

向こうにもある。

age

>435

$CDS_INST_DIR/tools/simvision/bin/comparescan か $VCS_HOME/bin/smartdebug で出来るよ

>42

SystemVerilogなら
for(int i = 0; i < MAX_COUNT; i++)
って書けるぞ。

>>435

人によって違うんだろうな・・・僕の場合（というか僕の部下には強制）は
RTL設計の時点で期待値検証をシムレーション時に行わせるように
している。VHDLだったらprocedure、verilogだったらtaskを利用して、
テストパターンを作っておく。そうすれば、何処かにバグが発見された
場合は、再チェックを機械化できる。

それをコンパイル後でも行えるようにしておく。難点は時間がかかること
だなぁ・・・モジュール設計をきちんと行えばいいけど、えいやっって感じで
全体を設計しちゃうと、時間がかかりすぎてこの手法は使えない。

Xilinx ISEで
　module hoge(clk)
　　always@(posedge clk)
をSynthesizeすると、
Input <clk> is never used.
とかいう警告でるんだけど、なんでだろう。
どうも実際に信号を参照しないとダメみたい。。
他にも
Hierarchical block <module> is unconnected in block <topmodule>.
っていう警告もよく理解できない。
これって何がいけないのん？

こっち関係の住人は電気電子板に移動してるんじゃないの？
てかこのスレまだあったの。

しかし、未だにＲＴＬとゲ〜トのＶＣＤ比較やってるところなんて
あったのか。まあ、あまり人のところのことを言えたもんでも
ないんだけどね。。

おすすめの参考図書ってないですか？

どなたか教えていただければ幸いです。
design_compilerでhigh fanoutが出たって警告が出てしまいました（TIM-134)
どこがhigh fanoutになっているかしらべるコマンドがありましたら教えてください。
TCLモードだとあるみたいなんですが、私の環境ではTCLモードで
起動できないようなのです。
よろしくお願いします。

ラッチを
reg req;
のように作り合成した際、一部のラッチは

WARNING:Xst:737 - Found 1-bit latch for signal <req>.

のような、WARNINGがでます。
なぜ、ラッチを作っただけでWARNINGがでるのでしょうか？
初心者な質問で申し訳ありません。

正の数と、２の補数で表現された値の足し算について教えて下さい。
例えば、
reg [6:0]  position;
reg [3:0]   diff;
で、positionは正の整数、diffは、２の補数です。
で、この二つを足した時にオーバーフローおよびアンダーフロー時は
クリップしたいです。
僕の考えた記述は
position_add[7:0] = {1'b0,position_add[6:0]} + {{4{diff[3]}},diff[3:0]} ;
position_add_clipped[6:0] = position_add[7] & diff[3] ? 7'h00 :
position_add[7] & ~diff[3] ? 7'b1111111 : position_add[6:0] ;
だったと思います。（会社なのでうろ覚えです）
もっと、いい記述方法はありますか？integer宣言とか使うと簡単にかけそうな
気もするのですが、わかりませんでした。
よろしくお願いします。

簡単とかソースが短いとかより分かりやすい記述を。

>>455
それがわからなかったので、教えていただければと思います
よろしくです

>>453
caseでデコーダを作ったとき、default:を忘れたとか、
そんな予期せずラッチができてしまうバグを回避するため仮名。
>>454
レジスタ出力ならif文使えるけど、
組み合わせ回路で出力ならそれでいいんじゃね？
position_add_clipped = position_add[7] ? { 7 { ~diff[3] }} : position_add[6:0] ;
のほうが読みやすいが。

http://www.sonicsinc.com/sonics/index_html

>>457
返信遅くなってすいません。サンクスです。
しかも、457さんの記述読みやすいです。
基本的に行数が増えない記述が好みなので、採用させていただきたいと思います。

どうもありがとうございました〜〜

test

always@（CLK)
　begin

ttp://www.ascii.co.jp/1chip
http://find.2ch.net/?STR=%A3%B1%A5%C1%A5%C3%A5%D7&COUNT=10&TYPE=TITLE&BBS=ALL

VHDL歴２年、仕事の都合でVerilogに移行しなきゃいかんのですが、
VHDL使いがVerilog使いになるのに、最適な参考書があるのなら教えてください。

なお、初めからVerilogしか使って無い人たちは、下記２冊を持ってる人が多いようでした。

・改訂 入門Verilog HDL記述 （小林 優）
・実用入門 ディジタル回路とVerilog HDL （並木秀明+宮尾正大+前田智美）

周りのVerilog使いは、ほとんど同じだよ…と言ってるので、
たぶん自分は、Verilog覚えるとかいう以前に、
いろいろと問題があるのだとは思いますが、そこにはあえて目をつぶって…。

そんな都合良いものはない、というなら上記２冊のどちらが良いか…でも、構いません。
切迫しています。どうかよろしくお願いします。

電気板へどぞー

【Verilog】記述言語で論理設計 Project3【VHDL】/
http://science3.2ch.net/test/read.cgi/denki/1123173110/l50

>>463
取り敢えず移動推奨。

しかし、文法が厳格なVHDLを先に学んだのならVerilogに移行するのは容易いです。

て

分かりやすく教えてください。

初心者で、学習ソフトのEndeavorをやってるのですがわからないところがありましたのでご教授お願いします。

こちらです。
http://up.spawn.jp/file/up50839.txt
「テンキーの指定したビットを1にします。」
と間違った部分にコメントが出ます。

■■■の部分が分からないんのですがよろしくお願いします。

>>468
http://science4.2ch.net/test/read.cgi/denki/1143016023/452

ＶＨＤＬプログラムでＦＰＧＡ上で動作するブラックジャックゲームを作成
された方いらっしゃったらご教授願います。初心者のため何をどうすればいいのか
のか…

>>470
さすがに...

そもそもＶＨＤＬプログラムって何よｗ

課題を出す方も出す方だな
それ昔のデザインウェーブマガジンの記事にあったんじゃないか？

>>473
課題を出した人はソフト屋の悪寒

はじめまして。学校の課題で悩んでいます。よろしければご教授願います。
【ディジタル時計の設計】なのですが、仕様としては･･･
１．24時間表示の時計
２．入力クロックは１Hzが与えられるとする
３．これら以外の仕様は自由に決めてよい
となっています。
まず、自分が悩みに悩んでもできあがらない糞なソースを見てください。
http://sourcepost.sytes.net/sourcepost/sourceview.aspx?source_id=29148
半年間講義を受けてこの程度です。
1秒生成の仕方がまずわかりません。
カウンタの意味すらよくわかっていません。
課題の提出期限が明日となりかなり焦っています。
課題そのものの解答が得られれば嬉しいですが、とにかく提出できるレベルになればと思っています。
アドバイス等々
どうかよろしくお願いします。m(__)m

786 名前：774ワット発電中さん[] 投稿日：2007/01/28(日) 15:15:17 ID:CkNFuxn5
はじめまして。学校の課題で悩んでいます。よろしければご教授願います。
【ディジタル時計の設計】なのですが、仕様としては･･･
１．24時間表示の時計
２．入力クロックは１Hzが与えられるとする
３．これら以外の仕様は自由に決めてよい
となっています。
まず、自分が悩みに悩んでもできあがらない糞なソースを見てください。
http://sourcepost.sytes.net/sourcepost/sourceview.aspx?source_id=29148
半年間講義を受けてこの程度です。
1秒生成の仕方がまずわかりません。
カウンタの意味すらよくわかっていません。
課題の提出期限が明日となりかなり焦っています。
課題そのものの解答が得られれば嬉しいですが、とにかく提出できるレベルになればと思っています。
アドバイス等々
どうかよろしくお願いします。m(__)m

age

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity hitoketa is
port ( CLK : in std_logic;

SEG7LED : out std_logic_vector(7 downto 0));
end hitoketa;

architecture RTL of hitoketa is

signal BIN4 : std_logic_vector(3 downto 0);
signal CNT : integer range 0 to 32999999;
signal T1S,RESET,STOP : std_logic;

begin

process (CLK,STOP)
begin
if (CLK' event and CLK= '1') then
if(STOP='1')then
CNT<=CNT
elsif ( CNT = 32999999 ) then
T1S <= '1';
CNT <= 0;
else
CNT <= CNT + 1;
T1S <= '0';
end if;
end if;
end if;
end process;

process ( T1S , RESET)
begin
if (RESET ='0')then
BIN4 <="0000";
elsif(T1S' event and T1S= '1') then
if( BIN4 = "1001" )then
BIN4 <= "0000";
else
BIN4 <= BIN4 + 1;
end if;
end if;
end process;

process (BIN4)
begin
case BIN4 is
when "0000" =>SEG7LED<= "00000011";
when "0001" =>SEG7LED<= "10011111";
when "0010" =>SEG7LED<= "00100101";
when "0011" =>SEG7LED<= "00001101";
when "0100" =>SEG7LED<= "10011001";
when "0101" =>SEG7LED<= "01001001";
when "0110" =>SEG7LED<= "01000001";
when "0111" =>SEG7LED<= "00011111";
when "1000" =>SEG7LED<= "00000001";
when "1001" =>SEG7LED<= "00001001";
when others => null;
end case;
end process;

end RTL;

動きません。助けてください。。。

初心者です。助けてください。
ランダムパルスをつくりたいんですけど、
どうしたよいのでしょうか‥？

vhdlの栄枯盛衰を考えつつage

さいきんどーですか

今後収束していくであろうVHDLを今さらながら勉強しようかと考えています。
VerilogのIcarus verilogみたいに、
フリーのVHDL 論理合成ツールってありますか？

VHDLでportをopenするみたいに、
verilogでもポートの未使用を明示的に指定して
コンパイラのWarningを消す方法ってありますでしょうか？

93年から2年くらいかけて論理合成ライブラリの開発をやったとき、
VHDLの勉強させられたけど、今は全然覚えてねぇ。
でも懐かしい。。。

滅多捨震ｗ

わりぃなちょっとひとさがしだ、協力しろや。
おめぇら、ベアリングって２すれの407、しらね？
ばっくれやがった。

でてこいよって 407、てめぇ、何バックれてんのよ

わりぃな、会話の邪魔して、知ってるや敷いたらベアリングって２
でちくってくれ。