【Verilog】記述言語で論理設計 Project4【VHDL】

初心者でVerilogのEndeavorをやってるのですがわからなくてこまってます。
どなたか教えていただけませんか。

電子錠の、立ち上がりＦＦの部分です。
http://www.omoch.net/cgi/log/up/702.txt
「テンキーのいずれかの部分が１ならば、CLKのたちあがりで1になる記述です」
と間違った部分にコメントが出ます。

こちらもです。こちらはテストベンチです。
http://up.spawn.jp/file/up50839.txt
「テンキーの指定したビットを1にします。」
と間違った部分にコメントが出ます。

■■■の部分が分からないんのですがよろしくお願いします。