【std_logic】Verilog VHDLスレ【16'hFFFF】

HDLを使った設計者のみなさん、記述方法で悩んでませんか？
初心者からベテランまでｶｷｺどうぞ。

HDLに関連したEDAツールなどの話題もどうぞ。

1さん、おつー

とりあえずの話題振りだが、先日メーカ呼んでModelSIM/PEからSEへの
アップグレードプログラムの説明をうけたよ。

前スレの方がおっしゃっていたとおり、Rocket-I/Oをつかうのであれば
必須みたいだね。

PLIのセミナに行かないと使いこなせそうにないな
PLIってなに（汗

>>2
PLIの必要性がないなら、無理して使わなくていいのでは？

うちは大規模検証ばっかりなので、欠かせません。
が、自力で全部PLIを用意するのは勘弁。まんどくさい。

イモエンジニアのID:Yi0o9UjAへ
前スレ見てみな

>>4
割れ厨よ、もっといばってくれ。
傍目に見ていて、愉快だよ。

割れ物、クラックの話する奴はここに来るな馬鹿

こんな馬鹿が業界にいるかと思うだけで気分が悪い

>>6
いやいや、ここは新ネタがあるまでは割れ厨で楽しもうかと。
いろいろ武勇伝も聞きたいしな。

【always】Verilog&VHDLスレ【process】
http://science.2ch.net/test/read.cgi/kikai/1018861117
↑
過去ログ倉庫行きになった様だけど、ここは後継スレと思っていいですか？

やべ！しらんうちに「イモエンジニア」にされてる
PLI使ってSWIFTやる立場のオレがイモエンジニアか、、、
そんなオレにPLIのことおしえれ＞割れ厨の4

>>3
XILのRocket-I/OのシミュレーションするにはPLIでSWIFTライブラリを
リンクするらしく、それでいまさらながらPLIってなんじゃらほいと
そんなオレにPLIのことおしえれ＞割れ厨の4

>>9
くだらん煽りは荒れる元だろ空気読めよ芋君

>>10
だからさ。空気もよめないかッペエンジニアだからしゃあないじゃん。
ようやくPLIとSWIFTの意味覚えただけでいっちょまえ気取りなんだからさ。ぷ

>>10
>>11

早く、割れの話を再開してくれよ

>>11
だから，おしえてくれって
それともなにか？ググれ？
どこに書いてある（プ

>>13
modelsim の help にCコードの記述の仕方やらexampleやら載ってるけど
これじゃ不十分なわけ？

アホは来なくて良いよ。

>15
丸1週間誰も来なかった。
アホだらけだった訳か・・・

>>16
ここは2chだよ そんなの当然じゃん

それにしても苦楽化はすごいわ・・・
苦楽するスピード競い合ってるね。
当分無理だと思ってたのに・・・
びっくりした。

肝心なこと聞き忘れてた。
HDL屋というかロジック回路屋でフロアプランナー使いこなしてる椰子いる？

所で、VHDLでVerilogの$ふぃにっしゅに相当するのはなんだ？
Simを途中で終わらせてバッチ処理したいのだが・・・

>>20
お使いのSimulatorはなんですか？
Simulator側で制御するのが一般的だと思われ

>>21
モデルSimだす

モデルSim 破解して使ってるだす

IDが違う同一人物だ。（ｗ
馬鹿め

>22
レスがつかないようなので。
俺はよく分からなかったので強制的にfailureして止めてる。
failureのさせ方はassertを調べてください。
後、project file の下記の項目をチェックしてください。
; Stop the simulator after an assertion message
下記参照
ttp://jason.sdsu.edu/modelsim/se_html/fli_html/fli_func35.html

>>25
assertを使う方法も考えたんだけどスマートじゃないと
思って実際やってなかったです。
やっぱりこれしかない感じですね。

>26
assertが無難ではないかと。
あっちこっちに、$finishを埋めるても、
終了箇所の特定に、$displayとか使うでしょうし。

いざ、ノンストップで流したくても、$finishで埋めると
取り除くのも手間なので、相対的には、それほど変わらないかと。

verilogで好きな所って、下位モジュールの信号を参照できるとこか。
無駄なポート出さなくて済むし、シミュレータ依存じゃなくて
言語レベルで出来るのがイイ。
＃でも、VHDLの方が好きですが。

>>27
それ解るわー＞直接参照

でも、ラッチ、ワイヤーって根本的になじめないわ。
信号の動きをイベントとして記述する方が理にかなってる
と思うのだが・・・消えゆくのが残念。

>>19
俺も訊きたい

　__∧＿∧_
　|（　　＾＾ ）|　＜寝るぽ（＾＾）
　|＼⌒⌒⌒＼
　＼ |⌒⌒⌒~|　　　　　　　　　山崎渉
　　 ~￣￣￣￣

あげ

私をみてね！
http://www2.free-city.net/home/akipon/page003.html

LPMﾏﾝｾｰ

>28
消えゆくのが残念って、どーゆーこと？

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>>34
当分大丈夫かもしれんがCに取って代わられるってことだと思うが。
VHDLは少数派っぽい気がするんだがどうだろ？

34じゃないが、そうか。
すべてがＣになる　って、うちのｶﾁｮも言ってたな。

ﾚﾍﾞﾙ低すぎてｽﾏｿだが、
「なんで並列処理できないの？」「CLOCK無しでどうやって動くの？」とのたまったアホは俺だ。

ちなみにverilog派。

>>37
どうも信号の扱いが気に入らないんだよな、Verilogは。
悪口じゃないけど。

VHDLの方が好きな漏れも堅苦しすぎるルールには偶に
嫌になる。（ｗ

Verilog は begin end を{ }、`を#と置換すればほぼ C
VHDL は書きにくいだけだろ。ASIC開発でVHDLって使ってる？
米国防総省向けの開発やってる椰子語ってくれ

>>39
そんな妄言はどーでもいいので、お前はもっと経験を積め

>>39
逆に、そこまでCに近くしたんだったら、なんで
begin end を { } にしてくれなかったのか、とコイチ痴漢

>41
同じく、
for(i = 0; i < MAX_COUNT; i = i + 1)
を、なんで
for(i = 0; i < MAX_COUNT; i++)
にしてくれなかったんだろうか？

この差で俺は今日も腱鞘炎、さ。
あと、VHDLのコード量はVerilog-HDLの1.5倍だな。
ま、いいけどさ。

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>>39
マジな話、自衛隊に納品する物件はなるべくVHDLで
と言われてる。

そーなんだ…

VHDLもverilogも両方よくつかうよ・・・
ASICにもっていくときはVeriのほうがおおいかな。

http://homepage.mac.com/hiroyuki44/hankaku09.html

>>46
VHDLで書いてVerilogでSimってどうなんだろ？
試した事無いが。

>>39
ここは、VHDL、Verologどちらが優れてるかなんて素人の
戯言を垂れ流すスレじゃないのよ。

>>49
よく言った！

>>49
同意。
ただ、無知てか煽りは無視した方が良いかも。

HDL屋ってホントにハードがわかってるのか？

http://homepage.mac.com/miku24/

http://homepage.mac.com/hiroyuki44/hankaku04.html

>52
うっ…！

>>52
そんな専門馬鹿はただのゴミ

HDL屋って何？

ああ、たまにFPGA焼いたりしてハード屋のつもりになっている香具師のことか。

ロジック屋ってホントにハードがわかってるのか？

突然ですが、ＣＰＵとか（フルカスタムＬＳＩて言うのでしょうか）
も、ＨＤＬで書いて、メーベスとかに変換して、マスクつくるの
でしょうか？

>>59
そうです

>>60
ありがとうございます。
今まで、ＨＤＬとは別の各社の特別なハードウェア記述言語が
あると思ってました。
レジスタ、ＡＬＵなどは、基本構造の
重ね上げでできそうですが、命令制御部や
個々のアセンブラコードのシーケンス内容のある
マイクロプログラム部は難しそうですね。
やったこともないので、全く分かりませんけれど。

MAX+でスケマティックに書くのが一番

キキキタタタタ━━━((゜(゜∀゜)゜))━━━!!!!PART1
http://link.iclub.to/adalt/
http://link.iclub.to/amazon/
http://link.iclub.to/docomo/
http://link.iclub.to/google/

>>62
フルカスタムＬＳＩではＭＡＸ+でscheematicですか？
それを、合成した後の配置がまた難しそう。
クロックが半端じゃないだろうし。

>>61
昔はどうだか知らないけど、HDLで書くのは普通。
ただ、タイミングの微調整が必要なアーキテクチャの場合は、その部分のみHDLでは書かないかもしれない。

＞タイミングの微調整が必要なアーキテクチャの場合は、その部分のみHDLでは書かない.
なるほどタイミング調停する部分のようなクリティカルなところは
実際にＣ−ＭＯＳ論理回路組んだり、ｐ−ＭＯＳとｎーＭＯＳ
を対面に配置した、ゲートを噛ませて調整するのですか。

>>66
新手の煽りですか？マジレスしちゃったよ…

ついでにマジレスしとくと、トランジスタを直接置くような論理設計は今はどこもしてないですよ。
工程ごとの分業がはっきりしてるし、トランジスタでやったばあいのシミュレーション精度の問題もあるし。

もし61みたいな人が上司だったら悲惨だろうな。

>>67
そうなのですか。
トンチンカンな事言ってすみません。
直接Ｔｒおかずにタイミング調整となると・・・、
論理合成段階で、MENTER社のツール(自分は使ったことありません）
のようなもので、
論理ゲート回路を付け足して、シュミレーションし、再び・・・
という繰り返しですか？

>>69
最低限会話が成り立つ位の知識をえてから来る事だな。
無駄にスレッドを消費されるのは不愉快だ。

>>70
お前のようなヤツこそ不要だよ。
69は教えて欲しくて書き込んでる。多分学生さんか、他の分野の技術屋か...
不愉快と思うならお前こそ二度とくるな。

教えてほしいにしても話にならないレベルじゃね。（ｗ
無知は免罪符にならないってことくらい解ってほしいもんだね。

初心者用のスレッドは他にあるんじゃ？

>>69で言ってる
＞論理ゲート回路を付け足して
はタイミングがクリティカルになるところはワイヤードロジックでって
意味だろう。
ASICとHDLの組み合わせができるのかは知らん。

一寸見てない間に随分レベルの低いスレッドになったな。
教えてくんが居直るとはほとほと呆れる。

てゆうか、ＨＤＬをプログラミング言語としてみ見てる奴は
ワイヤードロジックでタイミング調整には抵抗あるだろう。
多分、全部プログラミングとして、やりたいんじゃないかな。
ただ、レイアウトに関しては、いくらごねてもダメだけど。

どうでも良いけど、"ワイヤードロジック"の使い方に違和感がある。
イワンとすることはわかるが

ワイヤードロジックって何？

ワイヤードオアをするようなｱﾅﾛｸﾞなロジックのことか？

>58
こういう事書く奴こそ、ソフト屋に設計の仕事みーんな取られて
部品発注とか試作品の評価とかしか仕事の無い家具市。
論理設計に論理的歯垢に炊けたソフト屋が参入してくるのは
時間の問題。
それと共に58が雑用係に落ちぶれるのも時間の問題だな。

時代の趨勢を感じ取ってモノ言えや。

ケッ



もう一度言う

ケッ

アルゴリズム検証をCでやって、仕事は終わりました、私はハード屋です
なんて言われたらそれこそお笑いだが。
それで終わるなら本当に楽な仕事だろうな。

>77
> ワイヤードオアをするようなｱﾅﾛｸﾞなロジックのことか？
そういう意味でも使うみたい。
結線論理って意味的には一番正しい使い方かも。
普通のCMOS設計ではもはや死語？

一般的には、MPUのプログラム方式などに対抗する意味で、
（ハード）ワイヤードロジックと言うことが多い気がする。

>>73 はHDLの構造記述でゲートやセルを直接置いていくとか、
スケマ設計の事を言ってるんだろうと思う。

家具市って新語なのか？

　当て字→誤読→当て字

ってのは気持ち悪いよ。

香具師を「やし」と読むと知らない奴がいるんだな。
たしかに、「かぐし」と読めるがかっこ悪い間違いでつな。

そうか、家具市ってヤシの誤字だったのか…。
なんのことだかさっぱりわからんかった。

>>78
論理設計だけ出来てもね。
うちで元ソフトの人がverilogで物作ってるけどぼろぼろだよ。
simulationで動いても実機で動くとは限らないし。

>>66の「ｐ−ＭＯＳとｎーＭＯＳを対面に配置した
ゲート」はトランスミッションゲート。
普通のHDL設計用ツールにはない。TIとかのフル
カスタム用専用ツールならできる。
非常にクリティカルな高速タイミングを要求される
ところでタイミング調整用に用いられる。
あと、回路分かる人なら知ってると思うが、HDLで
書き、メタステーブルに陥った場合、合成後、
前配線をたどり FF ラッチ があるところのピン
から信号引き出して、シュミレーションモニタする
と、メタステーブルが確認できる。その場合、
入力にトランスミッションゲートをトラップとして
仕掛けてやれば、解決する。
メタステーブルの解決には論理ゲートを噛ます方法
もある。DやRSのFF、ラッチを合成後の回路で
見分けられなければできない。
メタステーブルに陥りやすいケースは、出力を再び
入力に戻すときや、自分は幾つかのケースは
知っていて、 HDL記述上でどうすればなりやすいか
もある程度分かるが、プログラムとしてHDLを見てる
人には分かるのかな。自分は、メタステーブルに
陥ったときプログラム上では、どの部分の記述が
悪いのか見えにくいのだが、プログラムとして
見てる人には分かるのかな。

>>84
メタステーブルをHDLで書いているようでは修行が足りん。

だが、そんな糞HDLも受けなきゃならん仕事の人には頭が下がるよ、まったく。

自分はセルで書きますよ。

http://homepage.mac.com/hiroyuki44/

>>85
記述ミスで期せずしてできてしまう場合があるから一概に
糞とはいえない。　でも、シミュレーションで潰せてないって
ことは設計が糞ってことになるか。（ｗ
流石に、FFを意図的に作るようなルール違反する奴は氏んでほしいが。

>>78
＞ソフト屋に設計の仕事みーんな取られて 部品発注とか試作品の評価とかしか仕事の無い家具市。

あんた、こんな事言って、上流設計気取って
るが、 あんたが充分なシュミレーションも
なされてないプログラムだけで書いた
ぐちゃぐちゃな回路を評価して修正する人は
大変だ。あんたレイアウトなんか手掛けない
だろう。思想も統一性もないグッチャグチャ
な回路を実用に耐えうる為のシュミレーションしてＣＡＤするのは想像しただけでも大変だ。
あんた、もし、「これでは不完全だから
作り直して」って言われて、グリッヂ、ジッタ、リンギングでグチャグチャなシュミレーションデータ突きつけられたらどう修正する？

それができたら2chでくだ巻いてないと思うぞ。

>>67
>トランジスタを直接置くような論理設計は今はどこもしてないですよ

そんなことは無い。シリコンの性能をギリギリまで使うようなLSIでは
ドミノロジックやダイナミック回路は使うし、トランジスタの使いかた
が性能を左右する。IEEEのSSCでも読んだらよろし。

　それと今でもIPをうまく使うとこは、通常のP&Lもつかうけど、データパス
コンパイラを使って性能を上げてる。ARMなんかでも、パスコンパイラを
使えば数倍の速度は出るとのデータがある。

工学部じゃないんだけど、仕事ないからＶＨＤＬ/Verilogを用い、ＦＰＧＡアプリケーション
を設計とかＬＳＩシステム回路設計とかを１０ヶ月某企業で学んでエンジニアに
なりたいと思うんだけど、通用するエンジニアになれるかな。その会社はアウトソージング
の会社なんだけど。今のところ工学についての知識全くなし。

>>91
ありがとうございます。
見つけました！ドミノとダイナミックがどう組まれているか。
http://www.kuroda.elec.keio.ac.jp/j/classes/EE-LSI-2/pdf/class5.pdf
どうやら、P-MOSとN-MOSの正常の違いを巧みに利用している模様！
↑ハズレなら修正よろ！

>>92
どこかのレスで、文系の人がＨＤＬ設計に配属されバリバリやってるってカキコを見たような。。。
Ｃ言語できると強いと個人的には思う。

>>92
HDL云々よりも、仕様をきちんと理解できる能力が重要。
これがないと、何のためにHDLを書いてるのかわからんようになる。

>>88
ＦＦはいいんだけれど、ラッチは必要不可欠でしょ。
なんたってレジスタはその組み合わせだし。
ただ、レジスタの場合は、組み方が確立
してるし、データが確立してから、読み書き
信号アサートするから。問題なのはコントロールロジック。
下手に組むとＦＦほど分かりにくくないが
メタステーブルに陥る要素は充分秘めてる。

>>95
俺はＣ言語できないけど、仕様を理解できる能力って具体的には何？
頭のよさ？

>>97
ＨＤＬはプログラムで論理を書いているから、信号が早くない部分はそれでいいかも知れないけれど、
高速の部分は、物理的限界がある。
例えば、周波数が高くなると、配線自体がコイル、コンデンサの働きをしだし、論理だけでは解決できなくなる。
（例えば、ラジオにしたって、アンテナに触れただけで感度がかわるでしょう。）
その辺の見極め、すなはち設計時に
・すべてをＨＤＬで書いていいのか。
・制御信号だけ高速にして、データはゆっくり、つまり、制御部だけワイヤードロジック（ANDとかORとかNOTのような実際の回路部品で現したもの）で書き、データ送受はＨＤＬで書けるのか。
・殆どをワイヤードロジックで書かなければならないのか。
をその処理スピードなどによって見極められるかということでしょう。
ただ、それは設計責任者などになった場合、仕様を決める立場になったとき必要になるものだと思う。
最初は、仕様に従って、ＲＴＬのブロック図を描け、それをＨＤＬプログラムとして書けるかどうかでしょう。
あるいは、その手前で、与えられたブロック図をＨＤＬプログラムとして書けるかということでしょう。

>>96
普通はクロックの立ち上がり、立下りで書くからおかしな物はまずできない
と思うし、そこでトラブったことは今までに無いですね。
いまどき非同期回路をASICにインプリしようとかって奴もいないだろうし
そもそも同期式でないと書きにくくて仕方無いよ。
シーケンサにしてもそうだけど、流石に外部信号をダイレクトにロジックに
放り込むような非常識な設計は普通しないでそ？

いやはや苦労してる人もいるんだな・・・が率直な感想。

いまどき、同期設計ならFPGAで十分の奴ばかりだろ。
ASICでも2週間でマスク設計まで終わないとペイしないレベル。
最近の流行は非同期設計だよ。
>>99は現場で仕切りなんかは上手なんだろうが、あんまり勉強しないタイプだな。

>>ＨＤＬはプログラムで論理を書いているから、
こんな発想をしてるのはHDL知らんやつだわ
HDLは言語というよりタイミング仕様を含んだネットリストだよ。
プログラムっていうのは手順だろ。CPUが動作するための手順

>>92
エレクトロニクス教育を全くガッコで受けてないなら、ソフトウェア
エンジニアの方がいいと思うよ。

最近のASICでは、ある程度以上の規模になるとHDLで抽象度を
上げていった方が全体の高速化に有利だという感触がある。
タイミング設計で配線遅延が支配的になっているから
ネットリストだけカリカリにチューニングしても、
レイアウトしてみると全然合わない。
配置と論理合成・動作合成を一緒にやってくれるツールが必要。

一方でクリティカルな部分はスケマとポリゴンエディタでカリカリに
チューニングして、セル化して上位ツールに取り込む事が必要。

と２分化しているように思う。
昔のように回路だけで早い・遅い議論してると必ず後戻りする。
フォワードアノテーションは死語になると思う。

>>93 黒田さんって東芝から東大に行ったのね。東芝系の人は東大に
　いくんだけど、日本企業ってMOS回路を使った製品をつくれなく
　なっちゃったからなぁ・・・はぁ。

　いまじゃ、MOSトランジスタを理解してLSI設計しているやつなんて
　日本では殆どいない。米国ではいるけどね。

　この手の回路を書きたかったら、日本にいてはダメだろう。米国の大学で
　マスターでもとれば、いくつかの企業に働き手はあるんじゃないかな。

　とはいえ、こういった回路を使ったギリギリのLSIを作りたいんだけど、
　チャンスはないねぇ・・・やはりVHDL/VerilogでのRTLとsunopsysの
　一本槍だもんなぁ・・・そういった会社に行きたい！

　>>103　うらやましい。論理合成をガリガリ使っても、コストと価格の兼ね合いで、
LSIメーカーで黒字を上げるのは難しいと思っています。できるとこは、よっぽど
システムと最適化の実力がある半導体メーカーだけじゃないかな。
合成ガイガリに設計法はFPGAかセットメーカー以外は難しくなってきたと思うんだよね。

　>>84　メタステーブルをそんな風に解決するなんて思っても見なかった。
（カキコの意味が良くわからなかったが）そもそも準安定状態というのを
シムレーションで起こすのは至難の技であって、プロセスのMTBFから
時間を割り出して、その確率から遅延時間（安定時間）を定める。って
いうのが、正しいやり方だが、まぁ、1クロック分を待って安定したら、次段に
流すというのが、ラクな方法かな。（定量的な裏付けはないが）

>>100
具体的に非同期でどう書くのか知りたい。
教えて下され。

煽りじゃないよ。単に流行ってるからってだけだと
日経エレクトロニクスを読んでるだけでも解る事だし。

>>102
http://www.fc-tec.co.jp/newgraduate/knowledge/
ここのプログラムを受けたんだけど。頑張ってみようかなと思う。

http://book-i.net/ad06/

STARC主導でHDL設計の資格試験をやるらしいが、おまいら受けるか？

最近は、同期リセットが流行なの？

　　　 　∧＿∧　 ∧＿∧
ﾋﾟｭ.ｰ　（　 ・３・） (　　＾＾ ） ＜これからも僕たちを応援して下さいね（＾＾）。
　　＝〔~∪￣￣￣∪￣￣〕
　　＝ ◎――――――◎ 　　　　　　　　　　　　　　　　　　　　　山崎渉&ぼるじょあ

流行りも何もあーた。
非同期で来るリセット信号のエッジとクロックエッジが同時(セットアップ時間
より小)なら、それこそ滅多捨震になりまんがな。

>>113
setup time とはいわないような。

システムでリセットをCPU制御するなら同期リセットでOKだ思う。
クロック止めたりするより簡単に実装できるし。

俺は設計がしずらいので嫌いだが。

確かに非同期でリセットをクロックエッジで設定してるわけじゃないので
セットアップはおかしいな。
ま、非同期リセットは、リセットとクロックのイベントトリガのどちらが有効になる
かわからないグレーゾーンのタイミングがあるってことで・・・

　>>113-115

　セットアップ時間での言い方は・・・グレーだナァ。非同期リセットは回路レベルで言うと、
クロック入力と同じレベルにある制御信号になる。でも、安定した出力を得るには、重なって
はいけない時間パラメータが必要にはなるね・・・

　非同期リセットの使用は最小限にすべきだと思うんだよね。非同期リセットはP＆Rでレベルを
あげなければならないし、スキャンパスへの変換で組み合わせ回路にはならないしね。ま、
同期リセットというのは、FFのデータ入力と同じレベルだから、組み合わせ回路としてみたら、
一入力に過ぎないってことになる。

　ただ、非同期リセットの利点は、パワーアップ、あるいは、クロックロスの時に初期化が
できるということなんだけど、僕の場合は通常の同期リセット信号と非同期リセット信号を
分けて、非同期リセット信号をFFの出力に論理積をして、即時シャットダウンが必要な
信号を作るということかなぁ・・・

>>116
> 　セットアップ時間での言い方は・・・グレーだナァ。非同期リセットは回路レベルで言うと、
> クロック入力と同じレベルにある制御信号になる。でも、安定した出力を得るには、重なって
> はいけない時間パラメータが必要にはなるね・・・

ふつー、FFのシミュレーションモデルにはそういうパラメータが書いてあるよ。


> 　非同期リセットの使用は最小限にすべきだと思うんだよね。非同期リセットはP＆Rでレベルを
> あげなければならないし、スキャンパスへの変換で組み合わせ回路にはならないしね。
クロックラインは、「P＆Rでレベルをあげなければならな」くていいのかな？

いまどきはツリーではりますよ。

それにスキャンパスの云々ってのは、非同期リセットを論理に入れるってことでしょうか？
初耳です。


> 　ただ、非同期リセットの利点は、パワーアップ、あるいは、クロックロスの時に初期化が
> できるということなんだけど、僕の場合は通常の同期リセット信号と非同期リセット信号を
> 分けて、非同期リセット信号をFFの出力に論理積をして、即時シャットダウンが必要な
> 信号を作るということかなぁ・・・

そういう信号を非同期リセットに入れると間違いなくエラーになるますよ。
FFの出力を非同期リセット信号にするなら、充分な遅延セルを挿入しないといけない。
でも、そういうセルを入れるとRTLsimが面倒なので、回路仕様としては俺は採用しない。

なんてか、今更な内容が多い気がするが・・・

>>617
スキャンパスて言葉の意味が自分自身よく分かって
いないと思うけれど、シュミレーション用のモニタ
信号を確実に動作するブロックの前後から引き出し
つつ、設計していく手法では？
そうして、各所から出された信号で他で設計された
部位とのタイミングチャートを擬似的に論理を
組んでｓｉｍすれば、合理的なｓｉｍができる。
通常やってると思うけれど、そのことを言っている
のでは？

＞そういう信号を非同期リセットに入れると間違いなくエラーになるますよ。
タイミングぶつかる信号同士で手前にトラップしかければ大丈夫だよ。
トランスミッションゲートなんか、遅延が少なくて使いごろ。
ただ、あまりにカスケードにはまってると、遅延が多くなるから、
使わなくていい場所にもダミーのトランスミッションゲートを入れる必要がでてくる。
大規模になると無理があるから、コントロールロジックの核心部でなく、ちょっと てこ入れしたいところに使うといい。

あぁぁぁ・・、トラップ仕掛けるって、詳しく書くと
例えばこんなロジックがあって、AとBがタイミング的にぶつかるとする。
　 _____
A-|　　|__C
B-|____|

こんなとき単純な例で言えば↓こうすれば回避できる。
　　　　　　　　　　______
A-т----------|　　|
　　|　　　　　　　　|　　|_C
　　|　　_________　　|　　|
　　|_____|AND |____|　　|
B-----|_______| 　|____|

回路設計では常套手段だけど、ソフト屋さんには思いつかないかも知れないから一応。

>120 みたいなのは回路は簡単だけど、
機能検証,STA,DFT,P&R,etc.. に余分な手間をかけるから最小限にしたい。

非同期リセットを使っても、リセットリリース後アイドル状態に入る回路なら
メタステーブルを避けることができるので、
リセット後即スタートする回路や外部から信号がやってくる所のみブロックを別にして
同期リセットを使ったり、リセットパスにロジックを入れたりする場合が多い気がする。

ソフト屋さんを馬鹿にしてるけど
C=A*B
C=A*(A and B)
* が eor の場合これだとだめだってことにも気づかないみたいね。
あーハズカシ。

>>116
＞ クロック入力と同じレベルにある制御信号になる。でも、安定した出力を得るには、重なって
＞ はいけない時間パラメータが必要にはなるね・・・
Synopsys .libでいうrecovery timeやね。リセット-セットはskew time。

eorてEXORのこと？
ダイジョブだよ。
>>120のは
Cの出力はAを決め手からBがHiになった時Aを判断したいときの出力でしょう。
その式はそれを（シーケンスを）表して無いじゃん。
>>120の箱をC=A*Bで表すこと自体間違ってる。
時間の流れを見て無いじゃん。
A、Bを判断する順番を考えていない。
その式だと順序回路じゃなく同時処理になる。

>>122
あと、危うい書き方だなぁ↓。そういう省略はしない方がいいと思う。
　　　　　　　　C=A*(A and B)
これだと、ANDの前の入力も合わせて、４つ同時に右の箱に入ったと判断するよ。
>>120のはAND入力が入って出力されるまでと、そこから、右の箱に入るまでに遅延がある。
基本をビュンビュン飛ばしたタチでしょう。
ソフトでも同じだと思うんだけど・・・。
CL=A+B
C=A*CL
とか書くようなクセを付けといたほうがいい。
こうすれば、CLからシュミレーションモニタできるし。
ここでは、なんともないだろうけれど、妙なところで はまって気付かなそう。
あんまり多いと痛い目見るかも・・・。
分かってて省略したならスマソ。

>>117

>いまどきはツリーではりますよ。

非同期リセットドライバの負荷がが大きいのなら大きなバッファが必要になりますね。
その「実現方法のひとつとして」ツリーを使うわけです。

>それにスキャンパスの云々ってのは、非同期リセットを論理に入れるってことでしょうか？
>初耳です。

あ、文章が理解されていなかったみたいです。同期リセットだと、その信号が組み合わせ
回路に組み入れられるでことも出来るしょ？でも非同期リセットは（通常は・・FFをゲートで
分解しない限り）組み合わせ回路にはく見れられない・・ってことです。（ワシの場合は、
synopsysで非同期リセットFFや同期セット/リセット付きFFも除外しちゃうんで）

>そういう信号を非同期リセットに入れると間違いなくエラーになるますよ。
>FFの出力を非同期リセット信号にするなら、充分な遅延セルを挿入しないといけない。

うーん、FFの出力に論理積をかますんだけど（１６６に書いてある）・・・なんで？遅延セル
を挿入するの？わかんない・・・教えて？そんでエラーの理由も・・・

あ、>>119-120　を読むと非同期リセットの使い方が違うんだなぁ・・ワシの場合は
非同期リセットって電源投入とかクロック生成器が停止したような、ごくわずかな場合に
しか使わないし、そういったときにレベルが決まらなければならない（例えば出力ポート）
しか使わないので、特にタイミングの問題が出てこないってことかな。っていうか、
いままでそれ以外に非同期リセットでなきゃ絶対のダメ！っていう経験がなかった
からかもしれないけれども。


ここで使っているメタステーブルの意味が良くわかんないなぁ・・・サンプルエッジと
入力が重なったときに、FFなどの内部でごく偶然に発生するフィードバックによる
準安定状態から、ある時間後に安定時間に遷移するまでに発生するグリッチが
伝播することによる問題じゃなかったっけ？

>>118
>なんてか、今更な内容が多い気がするが・・・

スマソ、ばいばい。

>>117

あぁここに誤解があったのでした。

>そういう信号を非同期リセットに入れると間違いなくエラーになるますよ。

じゃなくて、

> 分けて、非同期リセット信号をFFの出力に論理積をして、

ってことは同期リセットFFの出力と非同期リセット信号の論理積をする
ってことです。


>>118
>なんてか、今更な内容が多い気がするが・・・

すまん、頑張ってくれい！　また、ばーい。

メーカーが出してるASICのマニュアルを読むと
ここに書いてあることを素人にも解るように親切に
解説してくれてると思うよ。

素人なのでromってたが、
今更じゃない話って、どんな話題になるの？

あおりじゃないっす。まじれす。

マニュアルとか書籍を読めば書いてある話はおなか一杯
って事ではないのか？
正直漏れもそう思うし。

工学部でてないんだけどLSI回路だけ出来て仕事ある？

>>132
そっち関係に就職出来たら望みはあるかもな。

FPAAをやってる香具師はいないのかな？

Leonardoは2003AでもVerilogの`ifndefサポートしてないな。
Synplifyはサポートしてるけど相変わらず遅い

>>132
君も今日から知的肉体労働者だ。

>>132
さぁデスマーチをともに歩もう

学部、マスター合わせて6年も費やして、工学部出てない椰子に
負けてりゃ死んだほうがマシだわな。

>>138
漏れ高卒だが、底辺のハード屋やってるぞ。
一応HDLを駆使してFPGAやASICの開発も現役で
やってる。
で？

俺は専門学校卒で回路設計,HDL使ってFPGA動かしたりしてるけど
大卒の人達がＦＦＴとか微積とかの突っ込んだ話してるの聞いてると
途中でついていけなくなる。

正直、なんとでもなるFPGAとLSI設計とを同じにされたらかなわん。

>>138
負けることがあるならそれはお前のレベルが低すぎるってことだよ。
遠慮なく逝ってくれ。
しかし経歴だけで仕事ができるんなら世の中楽なんだがな。

FFTやリーマン積分程度は高卒でも出来なきゃだめ。食ってけないぞ。
工学屋がついていけない微積のつっこんだ話っていうのはルベグや
伊藤積分の話ならまだわかるが。

教科書買ってくりゃ勉強できるものを、理解できないって理由で
敬遠してるようではそこまでの奴ってことだろうさ。

>143
確かに大事な事だけどさ、スレ違いになってきてないか？

ふーん。お前のような低脳が教科書読んで理解できるかい？
理解するためにもそれなりの教育受けてる必要があるってこった。

書籍読んで理解できない奴は教育受けても同じ結果。
逆に学校だけ出て用語を覚えただけで解ったつもりになってる
奴も多い。
>>146がどうか知らんが書き込み内容からすると随分レベルが
高そうだ。

>>書籍読んで理解できない奴は教育受けても同じ結果。
こういう台詞は確率過程論や確率微分方程式、Berlekamp の
Algebraic Coding theory あたりがすらすら読めるようになってから言え。
どれも信号処理には必要になってくる理論ばかり。これらを読みこなす
ためにはそれなりの数学教育受けてないと読みこなせない。独力でも
もちろん読破できるが相当の時間と労力が必要だ。>>147はそういうもの
を読みこなしてきた経験がないだろ。これらと比べると最近流行のTurbo符号
なんて屁みたいなもんだ。

信号を扱ってるくせに確定過程か確率過程かもわかってないやつが
多いからな。>>147よ。回路論っていうのはどっちかわかるか？
悔しかったら答えてみろ。

>>148
はいはい、大学時代のノートでも引っ張り出したか？
煽られて必死になる君のレベルは随分高いと見た。（ｗ

大学の知識というのは行きたい会社に入るために必要なだけで、
入ってしまえばまったく役に立たないというのが俺の考え。

VHDLにcomponent文とport map文がありますが、port mapさえあれば
component文は不要なように思います（実際はエラーになりますが）。
component文の必要性は何なのでしょうか？
ただ単に、port mapで使う場合はcomponentを使う規則だからなのか、それとも
componentとport mapを巧いこと利用して、便利な使用法があるのでしょうか？

>>151
米国国防省に訊いてみるのがよろしいかと。

>はいはい、大学時代のノートでも引っ張り出したか？
情けないねぇ。お前の仕事のレベルがわかるよ。
大手が設計して、その下請けやってるだけだろ。そんな仕事は大工と同じ。
お前の仕事はのみやかんなを使うだけってことよ。お前は所詮人材派遣の
やつ等と同レベル。おっと間違ったまさに人材派遣で生計立ててるってか？
ギャハハハ

等化器や誤り訂正符号を設計したことがあればエレクトロニクスの仕事
でいかにこれらの理論が必要なのかわかるはずだ。糞レベルのHDL書いてる
だけなら関係ないだろうがね。

>>153>>154
本当に仕事が出来る人はこんな所でくだをまかないでしょうね。
所詮その程度って事を独白してるのでは？

てか、信号処理、符号処理のみが仕事だとでもお考えか？

>154
うっ！！
実際、糞レベルのHDL書いてるだけに言い返せん。

>>155
そういうことだよな。
おれも会社入ってから符号理論を必死で勉強したよ。
理論を回路に落とし込むところは誰も教えてくれないから苦労したよ。

>>151
そりゃ仕様だからどうしようもないよ。
しかし、宣言、呼び出しの組み合わせと考えるとなんの疑問も
無いし逆に、port mapが無かったら何処で下位の階層を宣言
すれば良いのかな？と素朴に思う。
階層構造設計と考えると納得も出来るんじゃないかな？


所で随分信号処理？に詳しそうな方が居るようなので助けて
もらいたいのだが・・・。
営業が光デジタルのオーディオ信号対応のデジタルアンプ
の仕事を取ってきたのだが、当方そっち方面は全く知識が
無いのですよ。デジタルフィルタとかPDM変換とかちと解りやすく
解説してる書籍など無いですかね？勿論ここで語ってくれても
大歓迎ですが。

×　port mapが無かったら
○　port mapしかなかったら

謹んで訂正させて頂きます。

符号処理ね。初めて見たね。この4文字熟語。
トーシローもここまでくるとお笑いだな。
ロジック回路で扱うものは全て信号だ。この馬鹿。

8月号のトラ技で特集組んでるよ。

>>162
PDMとかオーバーサンプリング、デジタルフィルタに関しては
かすりもしてないです。
PWMは今更過ぎます。＜客はそう言ってるらしい。

オーバサンプリング、ディジタルフィルタの実践的な解説は
尾知博のディジタルフィルタ設計入門がいい。
PDMについては知らない。というよりPXMやΔΣ変調に絡む解説をした
和書籍は見たことない。ディジタル信号処理の教科書は量子化に関
する説明はほとんどしてない。唯一リミットサイクルの注意点の
記述がある程度で、時間に関する離散化で話が終わってる。
だから、情報収集するならLSIの仕様書しかないんじゃない？
あと、PWMの解説しかないが2000年6月のDesign WaveにDAの設計解説
が載ってた。

訂正 2000/6のDesign Waveにはかなり詳しくΔΣの解説が載ってる。

>159
> port mapしか無かったら何処で下位の階層を宣言
> すれば良いのかな？と素朴に思う。
port map のところで呼び出すモジュールは分かるはずだから、特に
宣言の必要もないのかなと。

> そりゃ仕様だからどうしようもないよ。
やっぱりそうですか。

>152
より厳密にするといった所でしょうか。componentの存在でその目的を
達成できるとは思えないのですが・・・

>>166
> port map のところで呼び出すモジュールは分かるはずだから、特に
> 宣言の必要もないのかなと。

関係ないが、こんな場当たり的な考えは好きではない。
なんかバグが多い記述をしてそうだ。

>165
>かなり詳しくΔΣの解説が
何の顔文字かとｵﾓﾀ…

Design Waveに埋もれて逝ってきます

最初に質問した意図と、俺自身段々とずれてきたので軌道修正。
>167
俺はいわばプロトタイプ宣言が冗長だとかそんなことをを言いたい訳では
ありません。言語に対してポリシーなど持ち合わせていないタイプなので。
俺が聞きたかったのは　>151　に書いてある通り、俺が知らないだけでな
んか便利な使い方あるのかなと。
ここまでのレスから、componentは単なるプロトタイプ宣言で特別な使用法は
ないといったところですか。それで納得です。
答えてくれた人、どうもありがとうございました。

仕様書読めば解る事を聞くなよ。（ｗ

　verilog，シミュレーション，論理合成について質問お願いします。
verilog記述，シミュレーション確認を行なって論理合成に移る前にRTL-HDLスタイルチェッカ
というものを使ってソースのチェックを行ないました。

　するとエラーとして「組み合わせ回路を通じて入力にフィードバックしている経路が存在しています。
下記のループのいずれかの地点で接続を切断してください」とあるのですが
初めてのデジタル回路設計なのでチェッカが示す対策法がよくわかりません。おねがいします。

シミュレーションでは欲しい動作が得られました。

>>171
意図しないFFが出来てるんだよ。明らかに書き方が悪い。

シミュレーションで見つからなかったからと言ってそんな回路が
無いわけではないから注意。
記述をこまめに確認してみな、間抜けな間違いをしてるはず。

5〜6個のモジュールに分けて設計していたのですが
とりあえず個別にRTL-HDLスタイルチェッカをかけて
1個ずつ接続してはRTL-HDLスタイルチェッカにかけ…を繰り返し
同様のエラーに引っかかった時のモジュール間の接続がおかしいということでしょうか。

組み合わせ回路のループが駄目だから間に順序回路を入れればいいのですか？

何故そんな回路を書いたのだ？
ff等必要なかろう。

>>171
こんなとこでグダグダ言ってないで、先生にさっさと教えてもらえ。
学生は勉強してこそだぞ。
初歩的かつ基礎的な質問ができるのは、学生だけだ。がんがれ。

LSI
回路の設計者って給料いいの？

>>175
問題のソースを何処かにUPしてみなよ。

しかし、文法チェッカーが通らないとすると合成は出来ないだろうな。

>>178
最近はアウトソーシングまんせーで激安。
ただし、設計のみの場合。

>ただし、設計のみの場合。

モノ作らされたら悲惨やでー。
あれもこれも作ってー、って○投げされて
挙句に論理設計のメンバーが半田付け作業と
ケーブル作りに忙殺されて、
しまいにゃ大赤字さ。

設計のみで勝負した方がいいよ、絶対。
作らないでアーキだけ売ってる「腕」とか「蜜プス」とか
ボロ儲けしてるんとちゃう？

>140
それがワーカーとブレインの差だよ。

>153, 161
おい小僧、口の聞き方に気を付けろ。
ここはDQNの来るトコじゃなくてエンジニアの来るところだよ。
品の無さはおまいの設計品質を表してるぞ。
あ、そっか、先輩社員の設計の検証補助しかやらせてもらってないのか、
んじゃー、しょーがないな。

>>183
なんと頭の悪い書き込みだろうか・・・。

大昔の書き込みに反応したり、書き込み内容からすると
君は賢そうには見えない。

ＬＳＩ回路設計で年収１千マンなんて夢の夢だろうな

夏厨、いや盆厨というべきか

なんかこうイヤなことがあって煽りにきたんでしょう。
そっとしておきましょう。

ＳＥとＬＳＩ回路設計者は将来性とか給料も含め
どちらがよい？

給料の事は色々あると思うよ。
私はフリーで、FPGAとかASICの開発をやってるけど
大体月80〜100万ペースです。
これを多いと見るか少ないとみるかですが。

>>181
ARMもMIPSも株価みりゃどっちもよれよれだよ。
MIPSは一時期80$近かったのにいまじゃ3.5$
アーキテクチャのライセンス料だけじゃやってけないのよ。

>>189
安いなぁ。
毎月仕事はありますか？

強力なツテがないと、俺には無理だ。

正直うらやましい限りだ。
>>191君は一体幾らもらってるんだ？受託の相場は大体こんなもんと
聞いてるが。

>>181
どんなアーキテクチャも直ぐ陳腐化するから設計のみなんて
虫のいい話や、それでいいと思ってるエンジニアなんか仕事が
無くなって終わり。
それ以前にその程度の見識で業界に居るなら早く足を洗ったほうが
君自身のためになるよ。

エンジニアって子供みたいな人が多いね。

>>192
相場はそんなもんだろうが、毎月ずっと仕事があるとは限らないのがフリーでしょ？
そのリスクを考えると、安いと思うのだが。
仮に毎月あったとしても年収1000万くらいでしょうし。

強力なコネがあって、仕事が確保できているならいいんですけどね。

　　　 (⌒V⌒)
　　　│ ＾ ＾ │＜これからも僕を応援して下さいね（＾＾）。
　　⊂|　　　　|つ
　　　（＿）（＿）　　　　　　　　　　　　　　　　　　　　　　山崎パン

>>195
漏れは>>192じゃないよ。
>>192がそんなにもらえて羨ましいと思ってる一サラリーマンエンジニアっす。

HDLスタイルチェッカをクリアして
初めての論理合成に突入したのですがゲートレベルシミュレーションの結果は
ありとあらゆる出力がZになってしまいますた。

これはHDL自体の問題でしょうか(せっかくHDLスタイルチェッカをパスしたのに。。。)
それとも論理合成の方法を疑ったほうがよいでしょうか。

>>195
勘違いされてるようだが。
お陰様で今まで仕事が切れた事はありませんです。
二人のチームで売り上げが大体年間二千万越えって
感じかな。
設備に回しまくってるから全然残りませんが。

>>198
ZになるのはZを伝搬させる回路になっているのと
初期値を確定しない回路が含まれている事が解ります。
この辺りを改善した方が良いでしょう。

VerilogでもVHDLでもPUは可能だからSim用に仮のPU
モジュールを接続して論理を固定すること。
これは鉄則。

フリーっていうのは自分で会社立ち上げてるわけではないの？

>>201
まだ登記はしてないけど個人事業主ではあります。
ここだけの話やろうと思えば税金は誤魔化し放題ですね。

いーなー。
その場合、仕事っていうのはやっぱりこれまでのコネってことになるんでしょか？
どっかに売り込むっていうのは難しそうなんだけど？
どうやって仕事取ってくるか教えてくださいな。

>>203
基本はコネですね。でもこれはサラリーマン時代に独立するつもりで
作っておいたコネクションなので結構努力はしてます。
独立までおよそ十年かかってますがサラリーマンをしながら下準備を
長々とやったわけです。

あと、裏技ですが転職関係のサイトに登録しまくってお誘いにメールが
来たら会社案内のメールを送るとかもしてます。この作戦で得た仕事も
結構あります。
ある程度実績が出来てきたらお客さんがさらなるお客さんを紹介して
くれたりで、さらなるコネクションが出来たりもします。

ここに来て思う事は誠実さがいかに大切かって事でしょうか。
まじめさは営業活動の一部でもあるようです。

>190, 193
確かな秋テクちゃがあれば、陳腐化に怯えるコトもねーヤン。
それでもやっぱ売上を根こそぎEDAベンダやIPベンダに吸い取られる
「モノ作るメーカ」より進んでるヤン。
利益を搾取するのが支配者なのさ。
モノ作ってちゃ支配されるだけヤン。
産業構造の底辺で支配されるのはヤンヤン。

>194
はぐっ…！図星。

>>205
無知な癖にウザイ野郎だな。

>205
お前ウザイよ。

>>207
禿げ同だよ。
今まで的外れなことしか言ってなかったが初めて
的を射たことを言ったな。
しかも自分のことをよくわかってるようだ。

>>200
なんか眉唾だなぁ。。
>>198
ｚになるのは、出力がＨｉ、ＬｏｗともＯｎしてないからだよ。
図で書くとこういうこと
　　＋５Ｖ
　　　｜
　　　ｓｗ
　　　｜
　　　−−−−出力
　　　｜
　　　ｓｗ
　　　｜
　　ＧＮＤ
上下のスイッチとも入ってないと出力が浮いた状態＝Ｈｉインピーダンス＝ｚになるから。
信号を後ろから順々にキャプチャーして味噌。どこかでｚになり始めのところがあるはずだから。
そこが重要なポイントであるだろう。たぶん、あらゆる信号がｚってことは、タイミング系の信号が問題じゃないかな。

てかそのためにプルアップかプルダウンしてみろって指摘が
あったんではないか？
言ってることにどう変わりがあるのか知りたい。

>>210
あぁぁ、PUモジュールってそういう意味か・・・。
しかし、プルアップモジュール、プルダウンモジュール付いてるツール見たことない。
どんなツールだろ。メモリとかつくる特殊な奴か？全然知らないが・・・

>>211
ちょっと考えたら解ることだと思うけど、VHDLの場合通常使うのが
"1"、"0"・・・要するに強いH論理、L論理なので、"H"、"L"・・・弱い、
H論理、L論理で入力を入力の論理を固定しておけばいいと言う事になります。
この二つの信号の衝突に関しては、デフォルトのリゾーブタイプで、
強いほうが勝つように設定されているため、あたかもプルアップ、
プルダウンしているように見えるわけです。
これを、モジュールにしておいて入力につないでおくと"Z"が伝播すると言う
問題はなくなります。
Verilogは、確かプルアップ型とかが用意されていたと思うのでその論理に
クランプしておけばOKだと思います。

特殊設定ではなくデフォルトの機能をうまく使って問題解決できると思いますよ。

あまり知られてなかったのかな？　プルアップ、プルダウンの方法。

知られてないというか、その必要性は少ないと思われ

プルアップしてｚが無くなって解決する回路ってのもヘンだし。

だいたいプルアップって合成できんの？

必要性が少ないってのは回路設計の経験が少ない証拠だと思うね。

PCIデバイスをPCIのテストベンチで試験する時等バス接続される場合、
外部デバイスが、Hi-Zになる場合等使いまくりなんだがなぁ、Hによる
プルアップは。

>215
うっ…！

>>217
でッでる！ピュ

遅漏

馬鹿がつまらん書き込みするスレッドじゃねーよ

これでレベルが高いと思ってるのか？
お前、ホントにおめでたいな

このスレは、学生とジジイが集う姿をﾏﾀｰﾘ観察するスレです。

>>221
お前の書き込みもハイレベルに含まれるのか？(ﾌﾟ

>216

プルアップ、プルダウンって普通、抵抗を介した
接続のことを言いません？

　Ｈに繋げるのはプルアップというのか？？？

>>224
Sim上で他に表現の方法が無いから使っているのですよ。
他に表現方法があれば提案御願いします。

>Ｈに繋げるのはプルアップというのか？？？
言うはずもないね。
抵抗を介して電源とGNDにつなぐことであって、単に1や0を代入する意味じゃないよ。
HDLでは表現できないね。

>>226
pull1とかpull0とかは？

VHDLなら、weak H / weak Lという値がある。
多値モデルでsimするなら、「弱いHを入力」で充分。

>225

誤解を招くので　（214とか）
その表現は不適切かと。

　１を入力、０を入力ではどお？

あまりに低レベルな奴は放っといても良いと思うよ。
いってる事の意味とか意図とかは大体わかるしさ。

CQ出版のDESIGN WAVE BOOKSの小林さんの本でverilogに手をつけたのですが
verilog、アーキテクチャ、デジタル回路諸々勉強していくのにマストな本はないでしょうか。

小林さんの本を全て読破すればパーフェクトです。

教科書よりも来月のDWを買ってどんどん書いて実装する方がずっと身につく。

禿導

素人は評価基板+無償ツールでがんがん書いてがんがれ
俺もそうやって育ってるよ、設計能力は日に日にめきめきあがってる






検証能力がつかないのがプロと素人の違うところだ(涙

>検証能力がつかないのがプロと素人の違うところだ(涙

だな。

素人の自由な発想のこもったアーキを見るのも楽しいぞ。
あと、最近急増中のソフト屋上りの論理設計者。
会社が楽しくなるなあ。

検証能力云々は必死さに比例するから追い詰められ続けないと
あまり向上しないと思うね。
論理的思考が出来るかどうかってのは必須中の必須だが。

>>234
でもないよ

>>238
君はがんがっても能力が上がらないようだね。
でも悲観するな、才能が無いだけだ。

検証能力ゼロのプロもどきが>>238の回りに若干いるって話ダロ

検証能力無いのにあると勘違いしてるどちろーとが居るようだな

>240
うっ・・・!

さて、ここで質問です。
検証能力の高い低いの基準とはなんなのでしょうか？

教えてください。
ぷろふぇっしょなるな方々。

そおえいば・・・
system C とかって、どおゆう段取りでPLD
持っていくの？だってファームとかと同じツールになるんでしょ？

少々煽られても動じない冷静さだろうね。（ｗ

>>243
客に納品してからのクレームの数。
これが一番リアル。

それはクライアントの当たりはずれもあるよなあ?

少なくとも不具合を許すなんて最高に甘いクライアントは、今まで
見たことが無いです。
ちなみに会社の査定はこの辺りを重視しているところは多いし、
大体客に呼び出しを食らう奴は決まってる。（藁

>>248
ふーん。ろくでもなく低レベルの仕事しかしてないようだね。
あんたとこの会社に当たらないように祈っておくよ。

つまらん書き込みは最悪板でどうぞ。

DW10月号が出るのを待てずに先走って
DWmookの「システム&LSI設計 スタートアップ」を購入しました。
そこでPolaris評価版(HDLシミュレータ)とSynplify評価版(論理合成)を
使ってルーレット・ストップウオッチを作るチュートリアル的な記事があるのですが

Synplifyは評価用のライセンスが必要らしいです。(Polarisは1分以上走ると止まる仕様？)
ライセンスは僕みたいなペーペーの学生でももらえるでしょうか。
何か導入検討してる企業向けってイメージがあります。
最悪嘘ついてライセンスget→ﾀｲ━━━━||Φ|(|ﾟ|∀|ﾟ|)|Φ||━━━━ﾎ!!!!!
は免れたいです。

付録でシミュレーション等の体験は初めてなのでよく分からないのですが
評価版・体験版みたいなのでも製品版同様ライセンスを要求されるのは
この世界では常識なのでしょうか。

>>251
ライセンス取っても問題ないと思いますよ。
会社名に学校名を書けばいいんでない？
駄目だったらメールが来るんじゃないかな。送って
みないことにはわかんない。

評価版でも評価版のライセンスが必要な物多いです。
なぜなんだろね。

>>251
それなら、只ソフトをアルテラからDLしてきてもよかったのでは？

>>248
全パターン網羅のつもりで何万本ものベンチを流した後安心して
納品したあと見つかる、「こんなのがあったのか！」ってバグが
辛いよね。
FPGAで実機があっても回路規模が大きくになるとやっぱりテスト
プログラムだけでは完全に潰しきれない不具合が有ったりするし
検証は大変になる一方です。
他の人達はどうやってるのか気になります。

祈れ

>254
最近思うのは、想像力の豊かさ。
結局通常ケースは動くのがあたりまえですよね？
それ以外のケースをどれぐらい思いつくかというのも大切なのでは？




もしくは、逃げ道を沢山作っておくとか？(w
今の会社だと、別設定で回避できればOKという
考えが根強い…それ、ちょっと違うんでは？と思う事しばし。

>>256
設計委託や依頼をする側はそういうバックアップを持つようにするよ。

所詮は人間の仕事なんで、逃げ道を用意するのは当然。
ただし、そのことは最後まで設計側には言わないけどね。

あんたらC言語は使えるよな？

>>251
Symplifyのライセンスですが、ちゃんとした学生なら、「丁重に」請求すれば
送ってもらえると思うよ。
Symplifyは日本ではあまり知られていないけれど、USでは一番Educationに力を
入れている企業として評価されているから。

＞評価版・体験版みたいなのでも製品版同様ライセンスを要求されるのは
＞この世界では常識なのでしょうか。
ライセンス付き某ソフトを保守している立場から言うと、常識。
カスタマデータベースの拡充と共に使用するユーザさん層の把握に使っています。

知り合いのPCB-CAD屋では、ライセンスクレクレ厨とか、無理難題を吹っかけて
カスタマイズさせて結局買い取らないヤツとか、ウザい客リストというのが
在って、うちの顧客にも数人当てはまるけれど、やっぱり会社内でも嫌われてい
ます。うちでは購入をお断りする場合もありますが、学生さんではそれはないと思う。

ちなみにブラックリストは実物としてはない（あるかも）ですがCADベンダ間の担当者の脳みそ
の中には共通でします。

>>258
28日のSystem-Cセミナに行かれたんですか？
良かったら、感想を教えてください。興味がありますから。

＃C論理合成関連は別スレッドにしたほうがいいのでしょうか。

modelsim のTcl/Tkみんなどんな風に使ってる？
教えてmOm

>C論理合成関連は別スレッドにしたほうがいいのでしょうか。

そんな事は無いので、遠慮なく続けてくださいな。

SystemCはC++論理合成だよな。
C++ってAnnotededの頃からすると思いっきり変わっててちょっとショック

ところで、実際の仕事とか趣味で使える合成環境っていつ頃出てくるんだろう？＞C

仕事はともかく趣味なら規格推進団体は、
C->VHDL/Verilogのトランスレータを
まず作るだろうからいくらでもできるんじゃないの？

>>265
基本的に現状あるCって一端VHDL or Verilogに変換してSim
合成してるね。

とあるスレより

| 677 名前：いつでもどこでも名無しさん 本日の投稿：03/09/10 12:01 ID:???
| DW誌　俺評
|
| 第一章 FPGAの基礎と最新動向
| 　 　 　まあ、必要だよね
| Appendix 付属のFPGA基板について
| 　 　 　コレ(回路図)が無かったら暴れるぞ
| 第二章 Cycloneファミリの機能
| 　 　 　まあ、あってもいいかな。データシートやアルテラのサイトを見れば済むことだけど。
| 第三章 FPGA開発ツールの使いかたと動作確認
| 　 　 　定番。しかし、食い足らず。
| 第四章 汎用評価ボードの製作
| 　 　 　良いと思う。でも、PCM1716Eをどこで買えって？
| 　 　 　ああ。組み込みネットで基板ごと買うんですか、そうですか。
| 第五章 学習用マイコン・ボードの製作
| 　 　 　野望のある人にはいいかも。でも、記事はしょりすぎ。
| 第六章 簡易シリアル端末の製作
| 　 　 　うーん。すごいのでしょうが、記事からは伝わりません。
| 第七章 野球ゲームの製作
| 　 　 　野球ゲームは、もういいです。
| 第八章 ピンポン・ゲームの製作
| 　 　 　PICでやっていることを今さら・・・
| 第九章 USBホスト・コントローラの製作
| 　 　 　市販CPUボードを使うのは・・・。webの更新が控えめだったのは、この記事のため？
|
| 総評：FPGAだからって、オリジナルCPUコアをどうこうってのは、安直すぎじゃないかなぁ。
| 　 　 もう少し、もう一歩手前のレベルの記事ってのは無理なんですかね。
| 　 　 １月号につづき、全く「チュートリアル」になっていないのには笑った。

結構、共感しました。

>オリジナルCPUコア
こういうの作ってそのあとどう使うの？
コンパイラ/アセンブラとか？
それとも趣味の世界の話？

>268
CPUとして使いますが。
物を制御するときにステートマシンで組むと大変な時と
かに使ってます。

となるとPICでもいいじゃんとかおもわんでもない。

I/Oの数多いのが唯一の利点かな。もうちょっと安ければ
いいんだけど。

>>269
それはわかるんですが、CPUのレジスタいじるのはやっぱりHDL上からだけ？
回路が出来上がった後でソフトをダウンロードして・・・ってな使い方は想定してないの？
もしそんな使い方しようものなら少なくともアセンブラは必要よね？

CPUなんてピンキリだからいくらでも作れるが、、
問題はエミュレータとかどうしてんのかな？
適当なハード組まれてたりしたらソフト担当がかわいそう。

エミュよりコンパイラとかの方が大変だと思うぞよ。
所詮エミュはCPUがFPGAである以上どのタイミングで
何をしても言いように作れるんだし。

ソフト担当がかわいそうも何もあーた、
勝手にCPUつくっちゃえばハンドアセンブルしか手段はないぞい。
しかもそのCPUのハードウェア仕様書を一から作らなきゃいけない。

>258
半田付けなら得意なんですが、この業界に来てもお役に立てるでしょうか？

>>274
役に立つかどうかは解らんが重宝はされるだろうね、特にこれから。
出来るのはかくしておいた方が良いかも。

>>274
BGA手半田してみそ

そりゃ、重宝するわ。うちに来てくれ。

小林って小林なんていう人？下の名前は？
おしえてけろ。
ＤＷ、自分で評価ボードつくるのめんどい。

所でﾃﾞﾅﾘのﾒﾓﾘﾓﾃﾞﾗってどうやって使うのだ？

>>279
さっさとマニュアル嫁

>>280
教えてやれや

>>280
は知らないのだろう。

マニュアルも読めないヤツがいるのか…

「どう使うのか？」と訊かれて、ちゃんと答えるヤツがいるとでも思ってんだろうか？
>>279はおこちゃまでっか？

>>283
こんな詰まらん煽りに乗ってくる馬鹿が居るとは思わんかった。
お粗末。

>>284==279

必死だな (w

がんがって読めよ。

>>285
ID変わるまで必死に書き込みたい衝動を抑えていたんだろうな、お前。

素敵な奴だ

と思ったら、同じIDでスレ汚しか。

やっぱり氏ねって感じー

ウエブパックの新しいので、PROCESSとかANDの文字に色付けるには
どうしたらいいんですか？

ザイリンクスも日本語のマニュつくってくらはい。

>>288
予約語のボールドに対応したエディタを使う

http://www-vdec.ise.eng.osaka-u.ac.jp/manuals/emacslisp.html
見てみ。もうVHDLにはギブアップして使ってないのでよくわからないけど
verilog-mode.elの方は色つくよ。多分vhdl-mode.elも同じようなもんだと思う。

漏れはK2エディタにVHDL用の強調表示を使ってる。
カスタマイズも簡単だからこの手のエディタを使ったらどうか？

http://opensource.ethz.ch/emacs/vhdl-mode.html
まったく保障はできないけど。試してみて、
ところで、
xilinx 6.1iはなんかえらいバグがあるってうわさで聞いたけどどうなん？
10月末に早くもsp2の予定だもんな。

ここの会社知ってる人いる？会社規模の割りに製品が凄そうなんだけど？
http://www.hirotech.com

>>294
スレ違いだろ。
てか宣伝なら他のスレでせい

みなさんありがとう。
--　←これ使ってコメント入力するときは緑に色つくけど
他のはまったくだめです。
シンタックスチェックしてもちゃんとokになるんだけどね。

>>291
べりログの方がvhdlよりも簡単なの？

>>294
その会社知らんなんてモグリだよおっさん

>>294
DES系のIPコアで世話になったことがあるよ。

俺の知っている人が大のVHDL嫌いでVerilog-HDLでCPUコア作ったり、確かそのCPUは
その後DWMで「CPUコアを作る！」みたいな特集でいろいろソースコードの公開で
紹介されていた。

知らないな。取引会社規模からいって載せててもおかしくないはずだが
載せてないとこみると取引したことないみたいだし。

http://www.hirotech.com/company.htm

いい仕事するのかい？

100人並みだろ。
飛び抜けて良い仕事するとは思えんね。

これで工数を月額100万以上取られるんなら自分でやるっての。

>>301
＞これで工数を月額100万以上取られるんなら自分でやる
このシャレ面白い(w

生板ｷﾀ─wwﾍ√ﾚvv~(ﾟ∀ﾟ)─wwﾍ√ﾚvv~─ !!


今からﾊﾞﾃｸｽに焼きまつ

HDL書いてるとき、always文やprocess文にラベルを付けてる？
あれって、どんなときに書いておくと便利なのか、教えて君。
デバッガ、ｼﾐｭﾚｰﾀで得するのか？それとも合成？

これからVHDLを仕事で使うことになりそうなんだけど、
どの本から始めればよいでしょうか？
このスレにいる方はどういう風に勉強されましたか？

>>305
VHDLの教科書的書籍は、メンターの本かCQの本しか無いと思う。

VHDLもVerilogも本質的には一緒だけど、VHDLは記述量の多さにげんなりするよ。
鳴り物入りだったVHDLが結局Verilogとどっこいどっこいの普及率(というか使用頻度)
である理由がよくわかるよ。労力が倍ほど(Verilog比)違うんじゃないか？

>>307
どっちも使ってるが一長一短。
優劣の話をするスレッドではない。

優劣の話をしても一向に構わない。

>>309
無意味
つまらん

ttp://member.nifty.ne.jp/kumineko/verilog/

を読んで、やっと、C屋の私にも、ロジックが組めそうな気がしてきた。

>>311
ロジックは組めるかもしれんが回路から出てきた信号を
外部回路とI/Fさせることは出来ますか？

>>312
じゃぁ，おまいさんは，差動トランスからの配線のノイズ対策できますか？
OPアンプの温度ドリフト補償回路の調整ができますか？

チャレンジしようとしてるヤシに水をさしてやるなよ。
たとえ不知ハード糞Ｃ屋でもチャレンジするだけマシだと思うが。

>>313
必死な馬鹿が騒いで何が楽しいの？

差動トランス?使ったことない。ノイズはどこで発生するのよ。
トランスから何かの回路までの配線途中で発生するのとトランスそのもので
発生するのとで対策は違うと思うが。
オペアンの温度もしたことないけど、岡村君のOPアンプ回路の設計には
載ってるから、その場面に遭遇したらこれを真似る。

どうせ言うなら、

ロジックは組めるかもしれんがネットワークアナライザ使って高周波回路設計できますか？

の方がインパクト大きいぞ、そろそろディジタル屋にもスミスチャートが必要になってくるかも
しれんし。Sパラにも慣れといた方がいいかもな。

>>315
てかさ、>>313の例えがあれすぎて一寸笑えないよね。
時代に取り残されそうな奴が煽られて猛烈に切れてるんだとしたら
涙を誘う。

>>313は時代遅れでもなんでもなくて多分センサあたりのプロなんじゃないの？
その世界のことはよく知らんがインターフェースのグルー以外でトランジスタ
は使ったったことがないから詳しくなりたくて暇があったら定本トランジスタ
回路の設計はあたりはぺらぺらめくってるよ。普段はオペアンでごまかしてる
のでどっかコンプレックス持ってる。

>>312
組み込みCPUでポートを叩くような仕事してるなら外部回路とのI/Fの専門家かも
しれないじゃん。

スレ違いスマヌが・・・
>>315
＞差動トランス?使ったことない。ノイズはどこで発生するのよ。
出すノイズと受けるノイズを分ける視点があると良いぞな。
全くノイズを受け付けない筐体・回路なら出すノイズだけでええが，そんなもんありえん。

>>316
＞時代に取り残されそうな奴が煽られて猛烈に切れてるんだとしたら
時代遅れかどうかは知らんが，仕事があるんだからいい罠。

ロジック設計というのも応用技術のひとつに過ぎんじゃろ。
半導体のプロから見れば，「ロジック屋は人のふんどしで相撲を取ってる」だろ。
メカ・カムのロジック機構を電磁式リレー式のロジック回路で置き換えて，
得意がってた大昔の技術者と同じで，灯台元暗しではないかな。

多分ね>>316は自分の領域を脅かしかねないソフト屋と、技術に負い目を感じてる
アナログ技術を持ち出されたんで焦ってるんだろ。3年後のリストラ候補

>>319
特にそう言うわけでもないが、高速デジタルは結構やってる
方だと思う。ま、今のご時世未来に不安がない奴は居ないだろう。

ちょっと揚げ足取られた位で唐突にしかも怒ったように（？）書く
程のことでも無いのに何故？素朴にそう思っただけ。
流れの早い業界で今まで新しい道具が出てきたら必要に応じて
対応してきたから言語が増える位は苦にもならない人の方が
多いと思うけどね、実際。

ソニーが90nmルールのLSI設計にSystemCを全面導入
http://ne.nikkeibp.co.jp/edaonline/2003/10/1000020300.html

標準になっちゃったりするんでしょうか。
SystemC勉強しようと思うのですがDWは書籍出してないみたいですね。
(SpecCは出してるみたいですが)

丸善の立ち読みして良さそうでしたら買ってみまつ。
その前にどこの本屋に行けばいいのやら…

SystemCを使うときの心構えとして、
ハードウェアイメージで設計すればいいのか、それとも
ソフトウェアイメージで書けばいいのかどっちよ。
これまでのHDLはゲートレベル設計では書かないくせにハードウェアのイメージ
持ってなんて・・・もひとつ身の処し方がわからなくててきとーにやってきた。

>>323
どっちにも精通しているのが理想だが逆でも使えてしまうのが
特徴じゃないかと。
ま、今までもツールや言語が出来るたびに対応してきたのだから
いつものように文句を言いながらも使い始めてその内使える様に
なるんだろうな。（ｗ

ソフトウェアイメージっていってもCPUのアーキテクチャを意識してる罠。
完全に機能だけに焦点当てるわけはないけど。もひとつ頃合がよくわからない。

313が後半二行だけにしとけば、変に沸騰しなかったのにな

学部でソフトウェア勉強してきて、
Hwに興味にも持ったから、卒論でVerilogでRISC型マイクロプロセッサを設計したんだけど。
さて修論で次なにをしようか迷い中です。

Hw屋さんから何か「これやっとけ！」みたいなものはありませんでしょうか？
参考にさせてください。

>>327
ΔΣ型DACとデジフィル

ジオメトリ、レンダリングプロセッサ

理論から考えるとなかなかのボリュームだよ。

院試があったのに結構重い作業の伴う卒論テーマだね。
自分のこと思い出すと情けなくなるよ。
まあ、修士論までには2年あるから、M1ではいろいろやってください。
ってもうM1も終わりなのかな？

>ΔΣ型DACとデジフィル
こんなもんはすぐわかる。ディジタルフィルタをいうなら
離散系のカルマンフィルタはマスターしとこう。HWで実行することは
あんまりないと思うけど。修士にふさわしい仕事で、使う場面に出
くわすこともあると思う。

>>328　>>329
ありがとうございます。
恥ずかしながら、レンダリングプロセッサ以外初めてききました。
カルマン渦っていうのは聴いたことあるけど・・。
ディジタルフィルタが適当なんですね。参考にさせていただきます。

HｗSw協調設計が考えれるような研究ができたらいいなと思います。
他に何かご意見お聞かせ下さいますでしょうか？

何かを作ってみるっていう研究スタンスのようだけど・・・
新規性があってかつ、実際のものを作り上げるっていうのはなかなか難
しいよ。
理論設計だけで
"こういう設計にした場合にこんな特性になります。"
っていうなら(シミュレーションだけで結果が出るから)難しくない、かつ
データがあるので論文も書きやすい。
まぁ新規性を求めず、勉強って言う意味で言うと、PCIバスにつながる
何がしかのハードウェアとそのドライバを作ってみるってのはどう？
ハードウェア上にH8/SHを組み込むのは比較的簡単だけど、
PCで、動作するとなるとデバドラの書き方調べるだけでも勉強になると思う。
ただ、研究っていうのは最後は論文書いてナンボ(小説家とあんまり変わら
ない)なので、これをうまく文章にするのは結構大変かもしれない。

>>331
ありがとうございます。
>新規性があってかつ、実際のものを作り上げるっていうのはなかなか難 しいよ。
たしかにそうなんですよ。ここ最近ずっと考えています。
理論設計だけだと楽だっていうのはわかるんですが、
やっぱり何か自分で物づくりをしたいっていう気持ちがあるんです。

ハードウェアとそのドライバですか。なるほど。
ドライバに関してまったく知識が無いんでそのあたりが相当歯ごたえがありそうですね。

最近は研究室にFPGAがあるんで、MicroBlazeを実装してなにか簡単なシステムを
組み上げたいなとか考えています。無謀でしょうか？ｗ

皆さんの御意見参考になります。
これについてまた何かあればお聞かせください。

>>332
マイコンを一から設計して開発ツールも同時に作る。

これは相当勉強になるぞ。

>マイコンを一から設計して開発ツールも同時に作る。
こういうのはまともな論文を書いたことのない人間の発想だな。
その作業のいったいどこにどういう新規の課題があるんだい？
論文っていうのは作業旬報じゃない。明確な目標&考察点が必要だ。
修士論文だから勉強要素があっても一向に構わないが、
何を解決するための作業なのか？やった結果をどう纏め上げるか？
有用性をいかに訴えるかが問題。やろうとしてる分野の論文読んだ？
そしたら自ずと方向性は判ると思う。まぁ修士はもらえるのは間違い
ないけど書いた論文未来永劫学校に残るからね。

ありがとうございます。
>>333
一応マイクロプロセッサはつくったんだけど、これとは違うことをいってるのかな？
開発ツールもつくるとなるとこれは後1年半ではつらかも。

>>334
まぁ、攻めるような事をおっしゃらないでくださいよ。
修士論文はどうあるべきかっていうのはわかっていますし、
そういうことはこのスレでは聞かないです。
でも、なかなか理想通りの論文に仕上げるって難しいじゃないですか。

ヒントをつかもうと関連論文は読んでます。
方向性はわかってるんですけどね、
ソフトウェア出身の私はなかなかハードに関する具体的なことが思いつかないので
ハード屋さんがいるであろう、このスレで聞かさせていただいているわけです。

>>334
君もよく解ってるとは言いがたいと思うが。

>>336
論文の目的も書き方も知らん糞外注は黙ってろ。
言いたいことがあるなら学位取ってからにしな。

>>337
じゃーどういうことをやったら良いか327ｻﾝに示してあげてよ。
糞外注にはわからないから。

てか、こいつ本当に修士か？怪しいもんだ。
ま、このスレでくだ巻いてるようじゃ大したこと無いのは
確定っぽいが。

>>339
で？

modelsim って知らないうちにSystemCも使えるようになってたんだね。
SystemCべんきょしよ。

いいなー、貧乏中小にとっては高嶺の花だよ。

Verilogでの記述仕方を教えて下さい。

bus_a <= { 0 , bus_b[LENGTH-1:0] };

↑の様にパラメータで変化するバスBの値を
固定幅なバスAに代入したい場合はどうすれば良いのでしょうか？
バスAが32ビットでバスBが24ビットの場合には、
8個のゼロを上位に付け足して代入します。
バスBが20ビットなら12個のゼロを付け足したいです。

VHDLなら( others => 0 )という便利な物があるんですが・・・
↑の式でも論理合成はできるのですが、ModelSimで弾かれてしまいます。

中小であってもなかっても必要な開発ツールはなんとかして揃えないと
しかたがないよね。

bus_a <= { {(32-LENGTH){1'b0}} , bus_b[LENGTH-1:0] };

　　　　　　　　　　　　　　（ただし、LENGTH<32）

5.8からはSystemCサポートでTri シミュレータで、
現行の5.7gではまだBiシミュレータみたいね。

>>344
それがままならないから苦労するんだよ。
クラックを使うなんて論外だし。

でも揃えないと仕事になんないでしょ？
modelsim ぐらいはないとどうしようもなくない？論理合成
ツールはなくても確実なソース書けばいいんだろうけど(俺には無理)。
どうしてるの？フリーのシミュレータはろくなのしかないし、

>> 345

ありがとうございます。
こんな記述の仕方があったんですね。
早速試してみます。

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また、Verilogの記述方法で教えてください。
ModelSimでタイミング確認用のSpecifyを記述しています。
クロック入力範囲が5〜100MHzと規定のあるデバイスで、
下側(5MHz)をチェックするにはどうしたら良いのでしょうか？

100MHzであれば、$period( posedge clk , 10 );
という記述ができますが、タイミングが長い場合を調べる方法が解りません。

すいませんが意見をください。
verilogとVHDLはどっちがいいんですか
双方のメリット、デメリットはなんでしょうか？
ハイパーエンジニアの方はどちらが使いやすいですか？

>>352
そういう質問と発想自体相当イケてない。

いいじゃないか。
害虫でもないかぎり両方使う必要性なんてさらさらないわけだし、
評判のいい方を選択しようというのはきわめてまともな発想だな。

別に両方覚えてもたいした事ないけど・・・

>>355
まったくその通りだと思う。
両方使うと色々と利点欠点が見えて面白いぞ。
てか、どっちもそこそこ使えないと今後仕事がないでしょう。
あとは、C系もね。

長い方のチェックはシステム関数としては用意されていないと思う。
どうしてもチェックしたいのなら、
always @(posedge clk)
begin
if ($time > clock_edge + 200) $display("min frequency error");
clock_edge <= $time;
end

>てか、どっちもそこそこ使えないと今後仕事がないでしょう。
外注でもないかぎり両方使いこなす必要のある仕事なんかないよ。
C系っていうけどSpecCはC系だけど、流行る兆しのあるSystemCは
べったりC++で、VXHDL書いてた椰子がどのくらい生き残れるのか楽しみだな。
この場合の"べったり"の意味は"よりよいC"ってわけじゃないからね。

>>358
狭量な奴だねあんた。

>>359
同意。
358みたいな奴って、自分ではできないのにえらそうに回りをせかすタイプだな。

だいたい外注しか両方使わないってのがイタすぎ。
社内リソースや社外IPの再利用とかしたことないんだろうな。

ま、がんばれ。

>狭量な奴だねあんた。
はぁ？不必要な労力を使うことが無駄だといってるんだよ。
外注で下働きするのでもなけりゃVerilogかVHDLのどちらかで十分なんだよ。
のみやかんなの使い方にたけてても現場の大工でもない限り意味がないからな。
まともな開発/設計じゃなく、外注仕事しかできなかった自分を尺度にして偉そうに
ものいうな。

>>360
お前らはなこっちのいうとおりにとっとと納期までに仕上げりゃいいんだよ。
どうせ使い捨ての糞なんだからよ。

>>361
勉強したくない、しないって事に理屈を並べる奴は
君程度の理屈しか並べられないっていう実例だろ。

使えない奴だな。

>>352
HDLを専門に書きたいんならともかくとりあえずHDLを書いてで何かを実現
したいならVerilogにしとき。VHDLみたくめんどくさくないから。
で、余力があったらSystemCをやっとくのも一興。C++を知らなけりゃその前に
The Programming Language C++ (1000頁超)は目を通しといてもいいと思う。

The C++ Programming Languageだった

>>364
>>361>>362の様な書き込みをする人の意見は参考にしませんので悪しからず。

SystemVerilogを見通してVerilogHDLをやるのもいいかと。

verilogとVHDLの比較の話になるといつも不毛な方向へ行くのはなぜだろう。

>>368
>>361みたいに好戦的なおかしな奴が居るから。

ここまで必死なやつは初めて見たよｗ

>>352
どちらか一つってなら、Verilogにしとけ。普及率が違う。
ただ付き合う相手にの会社やセクションがVHDLしかやらない場合もあったけど、
今は両方扱うのが普通。

PLIの自由度と普及率からして、Verilogだけ知ってる方が使えると思われ
言語的にはVHDLに頑張って欲しいが（個人的な検証はVHDLでやってる）、
普及してるし、環境が揃ってるのはVerilog。
メリケンはVerilogが圧倒的だし。（VHDLで開発してるとこなんて会ったことない）

たくさんのレスありがとうございます。

自分はＨ８などの組み込みのハード／ソフトをやっています。
ソフトはＣメインでアセンブラと合わせて組んでます。

これからはＣＰＬＤやＦＰＧＡも使っていこうと
本格的に勉強しようと思いました。

verilogは雰囲気がCに似ていそうなので敷居は割と低そうな気がしました。
ＶＨＤＬは結構ガチガチで「堅い」感じがしました。

両方チャレンジしてみます。

〜糞厨ってなんで湧くんだろうね？
なんとも理解しがたい。

>>371
VerilogとVHDL
無駄だけど両方覚えておけば？
矛盾したこと言うようだが無駄も必要だよ
たとえば実際にはVerilogしか使うことは無くても、両方知ってることで
Verilogに対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが

>>371
CとPascal
無駄だけど両方覚えておけば？
矛盾したこと言うようだが無駄も必要だよ
たとえば実際にはCしか使うことは無くても、両方知ってることで
Cに対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが

>>371
真空管とトランジスタ
無駄だけど両方覚えておけば？
矛盾したこと言うようだが無駄も必要だよ
たとえば実際には真空管しか使うことは無くても、両方知ってることで
真空管に対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが

さぁ！次いってみよー

つまらん

>>371
男性と女性
無駄だけど両方覚えておけば？
矛盾したこと言うようだが無駄も必要だよ
たとえば実際には男性しか相手することは無くても、両方知ってることで
男性に対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが

しっかし、厨がよく釣れるスレですね、ここは。

>>377

ぐっじょぶ
ちょっと笑えた。

>>373-379
おまえら全部糞

>>371
アヌスとヴァギナ
無駄だけど両方覚えておけば？
矛盾したこと言うようだが無駄も必要だよ
たとえば実際にはアヌスしか相手することは無くても、両方知ってることで
アヌスに対する理解に深みが出てくるかもしれない
まあ、おまえの資質にもよるが


下ネタ禁止

>>381
つまらん

少しは勉強する時間を取れよ
闇雲に残業を続けても誰も評価してくれんよ。そんなもんアルバイト君でもできる事に
毛が生えた程度なんだから。

少しは前技する時間を取れよ
闇雲に挿入を続けても誰も評価してくれんよ。そんなもん童貞君でもできる事に
毛が生えた程度なんだから。

ちぃとは前戯する時間を取りなはれ
ごっつー挿入しつづけなはってもどなたはんも褒めてくれはりゃしまへんやろ。
そげなこと童貞のボンでもしなはる、おけけで毛切れする程度のことや
おまへんか。

oosaka.el

つまらんね

>>386
人の批判ばかりするんじゃなくて面白いこと言ってみろ。

>>387
お前が一番つまらん

>>388
お前が一番まらがでかい

>>388
つまらんなら出て行け。
そして二度と来るな。
一番しょうもない奴

最後の行は不要

すっかり糞スレ化したな

お前ら、もう少し大人になれよ

>>392
そりゃ、空気読めないとか行間読めないやつが必死に煽りに
レスくれてるからだよ。たとえば数行上の馬鹿とか。

じゃ、糞スレついでにHDLでも書いてみるか。
どんな回路でもいいので、一行ずつ続けてくれ

library IEEE;

use IEEE.std_logic_1164.all;

end rtl;

たのむから Syntax error はｶｺﾜﾙｲのでやめてくれ

オープンコアのＩＰって使った事ある人いますか？
品質的にどうですか？
教えてください。

>>399
悪くは無いってレベルかな。
Z80コアを実装した例があったが手直しを殆どしてない感じだった。

でも結局保証は無いから中身を把握しておかしな烏合気をしたときは
自分でなおすくらいでないと使いこなすのは無理かも。

>>400

ありがとうございます。参考になります。

なるほど動作保証がないという事ですか。
使う側で確認してから使えというスタンスは当然といえば当然ですね。
ＡＳＩＣで使うのはちょっと怖いですね。

静かになったついでにverilogでも書いてみるか。
どんな回路でもいいので、一行ずつ続けてくれ

module two_chan(

とにかく書き込み

「おまえうざー」

); $finish; endmodule

も前ら、SFL+verilogでの開発が最近熱いんですがどうでつか？
・SFLで記述→変換→verilogで一部記述
これ最強。

>>405
どこの会社？

SFLか・・・パルテノン・・・とうの昔に死滅したと思ってたよ。（ｗ

と思って検索してみたらおもろそうなコミュニティーがあったりするな。
ま、うちの場合は客とのインターフェース上趣味以外で使うことは
無いと思うが。

Modelsim 5.8 LE はVHDLはサポートしなくなった。
VHDLやる時間あればSystemC勉強しとけ。

ふーん。
そうか流れには逆らえんな。　ま、どっちでも良いのだが。

LSI回路設計できる奴は人生の設計をやり直したほうがいいぞ

えらくつまらない人生設計だな

まぁ、ギリギリのタイミングエラーを回避できたか、出来なかったかの違いだろ。

HDLで人生を記述する際に抽象度が高すぎるため合成する際に
おかしな行動が生成されるのではあるまいか？
それなら>>410の不可解な行動の説明も可能なのだが。

これで間違いないとおもってやってきたのに
実際に合成できなくて人生挫折するんだろ？

フリーの無制限で使えるＶＨＤＬシミュレータってある？Windows版で。
Verilog版は？
ないか．．．

>>415
自力で探すことをしない奴に教えても使いこなせないので無駄だな。

416＞ごめん、聞いてみただけ。
当方、Modelsim＆Synopsys＆Cadence使いのASIC開発暦１０年です。

じゃ余計だめだよ。
一寸検索したらhitしまくり。

>>417
あんた、ASICを10年もやっててなんでWindowsなんだ？

いや、プラットホーム云々の話ではなくて、情報に疎すぎることに(　ﾟДﾟ)＜ﾎﾟｶｰﾝ

小物ばっかだな

フリーの無制限で使えるＳｙｓｔｅｍＣシミュレータってある？Windows版で。
FreeBSD版は？
ないか．．．

>>422
つまらん
もっと精進しろ

性格ゆがんだ奴ばっかだな．．．

アホが必死だなー

>>423
お前つまらんしか言えんのか？
つまらん人生送ってるくせによ。

おれもSystemCのフリーのシミュレータ欲しいなｗ

Cygwinだとregtestでエラーがいくつかでるんだが、全部passした人っている？
なんか不安なので、今はLinuxでやってるけど。

http://white.csys.ce.hiroshima-cu.ac.jp/~kitamura/public/note_12.pdf
↑ストアドロジック(マイクロ命令)についてでているね。
図が出るのが遅いから、右クリックで取り込むのが吉。
p3には基本の垂直型が。p4には水平型がでている。
p3の図では、CPU命令を取り込んで、それを順序制御かけてCPU内各所のﾄﾗﾝｽﾎﾟｰﾄのｽﾃｰﾄへ制御信号だしてる様(ﾚｼﾞｽﾀﾄﾗﾝｽﾌｧ)が見てとれる。

最近は、高速化の為にストアドロジックじゃなくてワイヤードロジックで組んでるのかな。
動作は同じだと思うけれど・・・。

>Modelsim 5.8 LE はVHDLはサポートしなくなった
ベータの方がまだましだな。
後発で鳴り物入りで乗り込んできて結局早々と撤退か？
Verilogと比べて些細な利点もあるが、現場を混乱させただけだったな。

安物ではサポートしないってだけでは?

そうだけど、
とっかかりは安物ではじめる人も多いのでは？
とっかかりがなくなると後はなし崩し的にユーザも減少していくような気がする。
実際VHDLめんどくさいだけだし。

すいませんverligで質問お願いします、
機能レベルで動作記述をしたいのですが
always文中にリセット信号によらない変数の初期化って出来ますか？
C言語みたいなかんじです。
例えば累算器でtotalを格納するregに最初に0をセットする場合などのケースです

>>432
ふつうにステートマシン組め

>最初に0をセットする場合
"最初"とか"その次"とか時間経過の概念あるなら順序回路だろ？
その"最初"で0設定しときなさい。

すいません、チョットお願いします。
みなさん VCD ファイルの比較どうされてます？
RTL と gate level でシミュレーションして結果が一致したら次に行っていーよ。

と言われているのですが、gate level になると、バスはばらけてしまうし、
タイミングも遅延値を計算してくれるので、ぱっと見で比較するのが難しくて、途方に暮れてます。
(gate level シミュレーションには Verilog-XL が指定されてます。)

どなたか VCD ファイル間の一致検証の上手い方法をご存じでしたら、御教授願えませんでしょうか？

>>435
マジレスすると、sim結果比較をvcdファイル比較でする時点でアウト

素直に$dumpするか、textio使え。
遅延調整は、外部スクリプトでテキスト修正するとか。

もし比較対象がRTLsimのvcdしかないとかなら、頑張ってテキスト変換スクリプトを書くしかないな。
もしくは波形ツールで読み込ませて別フォーマットで吐き出すか、そのままツール上で波形比較とか。

それで？　最善の自習サイトはどこだよ

XilinxのWebPackをインストールしたんだけど、ModelSimが見つからない。。
設定でパス通してなんとか使えるようにしようと思うんだけど、
普通はどこにあるもんなの？探してもみつからないんで、おしえてくだちぃ。

>>438
ModelSimはｲﾝｽｺしたのか？

ModelSimとWebＰａｃｋは別々にダウンロードするんだけど。
ダウンロードするページで「ModelSim XEダウンロード モジュール」

>>439-440
そ、そうだったのか！(ﾟДﾟ;)
そら見つからないわけだ。とっても助かっただす。サンクス〜。

このスレ電子板に移行しないか？

向こうにもある。

age

>435

$CDS_INST_DIR/tools/simvision/bin/comparescan か $VCS_HOME/bin/smartdebug で出来るよ

>42

SystemVerilogなら
for(int i = 0; i < MAX_COUNT; i++)
って書けるぞ。

>>435

人によって違うんだろうな・・・僕の場合（というか僕の部下には強制）は
RTL設計の時点で期待値検証をシムレーション時に行わせるように
している。VHDLだったらprocedure、verilogだったらtaskを利用して、
テストパターンを作っておく。そうすれば、何処かにバグが発見された
場合は、再チェックを機械化できる。

それをコンパイル後でも行えるようにしておく。難点は時間がかかること
だなぁ・・・モジュール設計をきちんと行えばいいけど、えいやっって感じで
全体を設計しちゃうと、時間がかかりすぎてこの手法は使えない。

Xilinx ISEで
　module hoge(clk)
　　always@(posedge clk)
をSynthesizeすると、
Input <clk> is never used.
とかいう警告でるんだけど、なんでだろう。
どうも実際に信号を参照しないとダメみたい。。
他にも
Hierarchical block <module> is unconnected in block <topmodule>.
っていう警告もよく理解できない。
これって何がいけないのん？

こっち関係の住人は電気電子板に移動してるんじゃないの？
てかこのスレまだあったの。

しかし、未だにＲＴＬとゲ〜トのＶＣＤ比較やってるところなんて
あったのか。まあ、あまり人のところのことを言えたもんでも
ないんだけどね。。

おすすめの参考図書ってないですか？

どなたか教えていただければ幸いです。
design_compilerでhigh fanoutが出たって警告が出てしまいました（TIM-134)
どこがhigh fanoutになっているかしらべるコマンドがありましたら教えてください。
TCLモードだとあるみたいなんですが、私の環境ではTCLモードで
起動できないようなのです。
よろしくお願いします。

ラッチを
reg req;
のように作り合成した際、一部のラッチは

WARNING:Xst:737 - Found 1-bit latch for signal <req>.

のような、WARNINGがでます。
なぜ、ラッチを作っただけでWARNINGがでるのでしょうか？
初心者な質問で申し訳ありません。

正の数と、２の補数で表現された値の足し算について教えて下さい。
例えば、
reg [6:0]  position;
reg [3:0]   diff;
で、positionは正の整数、diffは、２の補数です。
で、この二つを足した時にオーバーフローおよびアンダーフロー時は
クリップしたいです。
僕の考えた記述は
position_add[7:0] = {1'b0,position_add[6:0]} + {{4{diff[3]}},diff[3:0]} ;
position_add_clipped[6:0] = position_add[7] & diff[3] ? 7'h00 :
position_add[7] & ~diff[3] ? 7'b1111111 : position_add[6:0] ;
だったと思います。（会社なのでうろ覚えです）
もっと、いい記述方法はありますか？integer宣言とか使うと簡単にかけそうな
気もするのですが、わかりませんでした。
よろしくお願いします。

簡単とかソースが短いとかより分かりやすい記述を。

>>455
それがわからなかったので、教えていただければと思います
よろしくです

>>453
caseでデコーダを作ったとき、default:を忘れたとか、
そんな予期せずラッチができてしまうバグを回避するため仮名。
>>454
レジスタ出力ならif文使えるけど、
組み合わせ回路で出力ならそれでいいんじゃね？
position_add_clipped = position_add[7] ? { 7 { ~diff[3] }} : position_add[6:0] ;
のほうが読みやすいが。

http://www.sonicsinc.com/sonics/index_html

>>457
返信遅くなってすいません。サンクスです。
しかも、457さんの記述読みやすいです。
基本的に行数が増えない記述が好みなので、採用させていただきたいと思います。

どうもありがとうございました〜〜

test

always@（CLK)
　begin

ttp://www.ascii.co.jp/1chip
http://find.2ch.net/?STR=%A3%B1%A5%C1%A5%C3%A5%D7&COUNT=10&TYPE=TITLE&BBS=ALL

VHDL歴２年、仕事の都合でVerilogに移行しなきゃいかんのですが、
VHDL使いがVerilog使いになるのに、最適な参考書があるのなら教えてください。

なお、初めからVerilogしか使って無い人たちは、下記２冊を持ってる人が多いようでした。

・改訂 入門Verilog HDL記述 （小林 優）
・実用入門 ディジタル回路とVerilog HDL （並木秀明+宮尾正大+前田智美）

周りのVerilog使いは、ほとんど同じだよ…と言ってるので、
たぶん自分は、Verilog覚えるとかいう以前に、
いろいろと問題があるのだとは思いますが、そこにはあえて目をつぶって…。

そんな都合良いものはない、というなら上記２冊のどちらが良いか…でも、構いません。
切迫しています。どうかよろしくお願いします。

電気板へどぞー

【Verilog】記述言語で論理設計 Project3【VHDL】/
http://science3.2ch.net/test/read.cgi/denki/1123173110/l50

>>463
取り敢えず移動推奨。

しかし、文法が厳格なVHDLを先に学んだのならVerilogに移行するのは容易いです。

て

分かりやすく教えてください。

初心者で、学習ソフトのEndeavorをやってるのですがわからないところがありましたのでご教授お願いします。

こちらです。
http://up.spawn.jp/file/up50839.txt
「テンキーの指定したビットを1にします。」
と間違った部分にコメントが出ます。

■■■の部分が分からないんのですがよろしくお願いします。

>>468
http://science4.2ch.net/test/read.cgi/denki/1143016023/452

ＶＨＤＬプログラムでＦＰＧＡ上で動作するブラックジャックゲームを作成
された方いらっしゃったらご教授願います。初心者のため何をどうすればいいのか
のか…

>>470
さすがに...

そもそもＶＨＤＬプログラムって何よｗ

課題を出す方も出す方だな
それ昔のデザインウェーブマガジンの記事にあったんじゃないか？

>>473
課題を出した人はソフト屋の悪寒

はじめまして。学校の課題で悩んでいます。よろしければご教授願います。
【ディジタル時計の設計】なのですが、仕様としては･･･
１．24時間表示の時計
２．入力クロックは１Hzが与えられるとする
３．これら以外の仕様は自由に決めてよい
となっています。
まず、自分が悩みに悩んでもできあがらない糞なソースを見てください。
http://sourcepost.sytes.net/sourcepost/sourceview.aspx?source_id=29148
半年間講義を受けてこの程度です。
1秒生成の仕方がまずわかりません。
カウンタの意味すらよくわかっていません。
課題の提出期限が明日となりかなり焦っています。
課題そのものの解答が得られれば嬉しいですが、とにかく提出できるレベルになればと思っています。
アドバイス等々
どうかよろしくお願いします。m(__)m

786 名前：774ワット発電中さん[] 投稿日：2007/01/28(日) 15:15:17 ID:CkNFuxn5
はじめまして。学校の課題で悩んでいます。よろしければご教授願います。
【ディジタル時計の設計】なのですが、仕様としては･･･
１．24時間表示の時計
２．入力クロックは１Hzが与えられるとする
３．これら以外の仕様は自由に決めてよい
となっています。
まず、自分が悩みに悩んでもできあがらない糞なソースを見てください。
http://sourcepost.sytes.net/sourcepost/sourceview.aspx?source_id=29148
半年間講義を受けてこの程度です。
1秒生成の仕方がまずわかりません。
カウンタの意味すらよくわかっていません。
課題の提出期限が明日となりかなり焦っています。
課題そのものの解答が得られれば嬉しいですが、とにかく提出できるレベルになればと思っています。
アドバイス等々
どうかよろしくお願いします。m(__)m

age

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity hitoketa is
port ( CLK : in std_logic;

SEG7LED : out std_logic_vector(7 downto 0));
end hitoketa;

architecture RTL of hitoketa is

signal BIN4 : std_logic_vector(3 downto 0);
signal CNT : integer range 0 to 32999999;
signal T1S,RESET,STOP : std_logic;

begin

process (CLK,STOP)
begin
if (CLK' event and CLK= '1') then
if(STOP='1')then
CNT<=CNT
elsif ( CNT = 32999999 ) then
T1S <= '1';
CNT <= 0;
else
CNT <= CNT + 1;
T1S <= '0';
end if;
end if;
end if;
end process;

process ( T1S , RESET)
begin
if (RESET ='0')then
BIN4 <="0000";
elsif(T1S' event and T1S= '1') then
if( BIN4 = "1001" )then
BIN4 <= "0000";
else
BIN4 <= BIN4 + 1;
end if;
end if;
end process;

process (BIN4)
begin
case BIN4 is
when "0000" =>SEG7LED<= "00000011";
when "0001" =>SEG7LED<= "10011111";
when "0010" =>SEG7LED<= "00100101";
when "0011" =>SEG7LED<= "00001101";
when "0100" =>SEG7LED<= "10011001";
when "0101" =>SEG7LED<= "01001001";
when "0110" =>SEG7LED<= "01000001";
when "0111" =>SEG7LED<= "00011111";
when "1000" =>SEG7LED<= "00000001";
when "1001" =>SEG7LED<= "00001001";
when others => null;
end case;
end process;

end RTL;

動きません。助けてください。。。

初心者です。助けてください。
ランダムパルスをつくりたいんですけど、
どうしたよいのでしょうか‥？

vhdlの栄枯盛衰を考えつつage

さいきんどーですか

今後収束していくであろうVHDLを今さらながら勉強しようかと考えています。
VerilogのIcarus verilogみたいに、
フリーのVHDL 論理合成ツールってありますか？

VHDLでportをopenするみたいに、
verilogでもポートの未使用を明示的に指定して
コンパイラのWarningを消す方法ってありますでしょうか？

93年から2年くらいかけて論理合成ライブラリの開発をやったとき、
VHDLの勉強させられたけど、今は全然覚えてねぇ。
でも懐かしい。。。

滅多捨震ｗ

わりぃなちょっとひとさがしだ、協力しろや。
おめぇら、ベアリングって２すれの407、しらね？
ばっくれやがった。

でてこいよって 407、てめぇ、何バックれてんのよ

わりぃな、会話の邪魔して、知ってるや敷いたらベアリングって２
でちくってくれ。