FPGA/CPLD/VHDL/Verilog/論理設計　総合

ないから立てた。もうスレまとめちゃっていいよね？

ASIC・・・

■過去スレ
【Verilog】 記述言語で論理設計 Project9 【VHDL】
http://kamome.2ch.net/test/read.cgi/denki/1254717035/

【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel　14
http://kamome.2ch.net/test/read.cgi/denki/1282519197/

■FPGA/CPLD
Xilinx http://japan.xilinx.com/
Altera http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/
Actel http://www.actel.com/intl/japan/

■合成/シミュレーション等々
Synopsys http://www.synopsys.co.jp/
Cadence http://www.cadence.co.jp/
Mentor http://www.mentorg.co.jp/

■インターコネクト
AMBA http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.set.amba/index.html
OCP http://www.ocpip.org/

■IP
OpenCores http://opencores.org/

QuartusIIっていつの間にかVer.10(SP1)になってたのね・・・。
ISEもVer.12とか。

すげーインフレwww

あたしゃStratixII/Cyclone3位の世代でギブアップしたんでw

DE0を買ってみたのだが、
NIOSは133MHzだと安定しないのかな？

DE0電源弱いからなあ。

opencoreからいくつかverilogのソース落したんだけど、
1個のalways文ですべてのレジスタに代入してるような
もろソフト屋丸出しの記述が多いな。

フリーでライブラリ共有するって概念がハード屋にないからなのかな

もしかして>>8が作るといいのができるんじゃね？

古いFPGAの焼きこみの為にMAX+Plus2なんかインストールしたんだが、VHDLが論理合成できない。
エラーはVHDLの論理合成ライセンスが無いとか出る。
(散々情報をあさって、ファイル名の拡張子修正とか、ファイルの場所とか修正したんだが、なかなか上手くいかない。)
アトメルライセンスセンターでライセンスとっても、クオータス２のライセンスなんだが…。もしかして、VHDLの論理合成って他のアプリでやれってこと？
残念ながらクオータス2まではHDDの関係で入れられないんだが…。

もう疲れたよ、パトラッ…アトメルェ…。

>>10
カコ悪いの承知でネタにマジレスしてみる
ATMELにライセンス請求してもお門違い

MAX+Plus2ってVHDL/Verilogで合成できないよ
MAX+Plus2ではLeonard等で合成してたはず
別途合成ソフト用意してそれで合成してedfでMAX+Plus2に取り込みフィットする
アトメル...アトメル...

MAX+Plus2の頃はAHDLで書いてたなぁ
懐かしいっす

・・・あとめるぅ

ここの真ん中あたりの Synthesis Support を読むんだ。
https://www.altera.com/download/legacy/maxplus2/dnl-baseline.jsp

MAX+PLUS II Advanced Synthesis softwareってのをダウンロードして入れないといけない。

>11-13
やっぱりそうか、聞いてよかったわ。……俺はVHDLしかしらねーよぉ…orz
多分ウチの部署ではAHDLで書くかほかのツールで論理合成しているんだな…。
なんてこったい。

もうレオナルドは作ってないとか聞くし、必要だからと切り出されたら期待せずに正直に話してみるわ。

連続投稿すみません。

>14
ありがとう、後でコレも入れて試してみる。
上手くいったら御の字、だなぁ…。

しかしVHDLもベリログも推奨してないって文言が合って噴いた…。
マジあとめるｪ…。

あれ？
オイラMAX+PLUS2ver9.xころに
階層設計＝回路図
箱の中＝VHDL

とかいう設計で大手通信機器メーカに納品したんだけど
最終バージョンでは駄目なのかな？

まあいいけど

記憶では旧バージョンでは製品版でないと
VHDL扱えなかった気がする。

ここって結構初歩的な質問しても大丈夫？コントローラ関係なんだけど

×××しても大丈夫？と聞かれても誰にもわからないと思うよ。
だって誰がみてるかわからないのがインターネットでしょ。

総合だから何でもおｋ
ただし、とんちな質問や情報の後出し、長いコードをぺたぺた貼るのはやめてね。

>>8
ちなみに、RFやアナログの技術者は、ハードウェア記述言語のことを
「FPGAのソフトウェア」って意識を持っているみたいだね。

そうだったのかぁ

FPGAのソフトウェア屋はRFやアナログの設計、実装って出来るの？
俺に言わせればあいつらってほんと電磁力学ヲタだよな。確かに電磁力学がわかってない
イコール基礎が分ってないのと同じだよな。
で、FPGAのソフトウェア屋は情報系ベースエンジニアでRFやアナログ屋は物理系ベースエンジニア
だから根本が違うよな

atomにアルテラのFPGAがひっつくみたいね。
ttp://www.eetimes.jp/news/4253

>>6
SDRAMつかってるなら、SDRAMのクロックの位相をCPUより-60度くらいずらさないとダメっぽいよ。

ところでDE0のUserManualのRS232のFPGA側のピン間違ってない？
UART_RTSがV21でUART_CTSがV22のような気がするのだが。

電磁力学ってなんだ？
すくなくとも電気系の大学でこの名称で講義を開講してるところは聞いたことがないな。

RF やアナログは職人芸なんだよ。
正直、理論なんて関係ね〜

(ちょっと暴論だけど)

active-HDL 7.2SEのマニュアルはどこかに落ちてないですか？

>>25
組み込み向けじゃなくて、PC向けのCPUに付くと面白いんだけどね
どこかを買収でもしない限り、Intel的には嬉しくないことなんだろうけど。

>>28
理論的な理解と裏づけがあった上での職人芸だけどな。

>>25
使い道がI/Oポート用とアドレスデコーダーぐらいしか思いつかん。
FPGA部分でDSPが作れたりすんのかな？

>>31
その通りだよな。>>25はRF,アナログは理論が分ってなくても設計できる、つまり、
中学出ぐらいの低学歴の奴がやるのがRF,アナログって思っているんだろ

>>32
FPGA部分にDSPブロックというか積和演算器が十分な数載っていれば、
画像なんかのデコードやエンコードをハードウエアで高速に実行できるし、
FPGAのコンフィグデータを変更すれば新規格なんかへの対応もやり易くなるね。

>>34
なんか、DSP部分を更新しようとしたら、アドレスデコーダーがバグってブート不能に陥りそうな希ガス

アナログが職人芸ってことはリストラされにくいってこと？

>>36
周波数の低い領域では既にアナログは死滅してるので不要
（Ａ／Ｄ　Ｄ／Ａで処理しちゃえば終了）
高周波は専門の知識とか必要だけど、そんなに出番は多くない。

なかなか難しい世界だと思うよ。

○○bit分解能のA/D,D/Aを使えば、○○bit分解能の性能が得られるなどと
考えているところが、いかにもゆとりエンジニアだな。

どうせ、A/D,D/Aといってもマイコン内蔵の10bit程度の分解能で、入力範囲
は、0〜Vccまでと大雑把。　しかもA/D読み値をprintf("%f",VCC*((double)nADval/1024.0));
とでもやると、表示される数値がDMM実測値と同じと本気で思ってやがる。(w

きっと >>37 みたいな連中の脳内では、24bitA/D使えば、Agilent 34401
相当品くらい楽勝と思っているに相違ない。

きょうび、そんな連中でも、mbedのサンプルをコピペしてtweetさせた日
にはまるで組込エンジニアの神のごとき扱い。(w

そして、ゆとりが量産されていく...。

事実、数百MHｚまではすべてAD,DAとFPGAやDSPに置き換えられているよ。
RF屋の仕事は確実になくなってきています。

>>39
論理設計だけすれば、システムとしての完成品が出来上がるのかね？(w
論理設計しかできないFPGA屋がA/DやD/Aの中身を設計できるのかね？(w

FPGAに実装されたゆとり脳って最強だな。

アナログ屋の先輩、お疲れ様です
不要は言い過ぎにしても、必要とされる技量や場面は確実に減ってると思いますよ

FPGA屋なんて、大半はソフト屋。
回路なんてつなげば動くと思っている。
回路屋から見た機構屋みたいなもの。

入社して数年たつのに、回路図書いた、いや部品の発注すらしたことがないorz
そのくせ年寄りは、FPGA屋は回路屋と言う。
時代が違うんだよ！と言ってやりたい。

>>36
リストラされ難いので、新人が入り難い。
新陳代謝が進み難い分野だと思う。

でもそれ以前に、回路設計なんか希望する新人が皆無だしなぁ･･･

>>44
希望したが・・・さんざんごねてソフトは回避したけど、FPGAだった。
ASIC屋ほどしっかり設計してなく、ソフト志向が強い。
まじ腐ってる。

>>45
FPGAってASICと違い何度でもお手軽に変更できるからな
FPGAの場合、たいして検証しないでよしダウソ、あれーー変だ、
お前らもこんな調子じゃね。

べつにそれでいんじゃね？

＞必要とされる技量や場面は確実に減ってると思いますよ

まぁ，一回痛い目にあってみれば分かるよ。
知らないというのは幸せなことだったと。

>>48
いままでRFやってたやつがFPGAいじったりしているから別にノウハウは死んでいるわけじゃないさ。

>>47
それをやってると、スッパゲッティを量産する恐れがある。

FPGAベンダから無償ツールが提供されているのだから、
きっちりテスト環境を作って、RTLシミュレーションでバグが無く、
STAでもタイミングがMETしてから、実機検証に移るべきだと思う。

>>48
高速デジタルシステムなるとアナログ、RFの知識がないと駄目だろうな

XDR2メモリのパターン設計なんかRF知識ないと駄目なんじゃないか
おまえらって、こんなのも楽勝とやってるのか？

低周波の領域でって話じゃなかったか

>>45
ずっと趣味でソフトしてて、この度、FPGA用の回路をVHDLで書くようになったんだけど、すごく楽しい！！
ASICほどしっかりしなくていいところは、自分にとってはちょうど助かってるくらいかも･･･ｗ

>>51
けど高速デジタルの設計くらいだとアナログ、RFの知識のほんの一部で大丈夫でしょ。

>>51
>高速デジタルシステムなるとアナログ、RFの知識がないと駄目だろうな

多分そういう分野ってのは、デジタルオシロの設計ぐらいだな。
デジタル変復調も電波伝搬に関しては知識がないと上位設計はできない

とは言っても、アナログの出番って昔に比べて激減してるよね。

>>50
おれは途中まで作ったらダウンしてテストするけど。

>>51
パターン設計とロジック設計を一緒にするなよ

といっても、基板やさんもシミュレータで遅延とか放射の設計してるんだぜ

Actel-UMC first to 65nm embedded flash
ttp://www.electronicsweekly.com/Articles/2010/09/16/49451/actel-umc-first-to-65nm-embedded-flash.htm

65nm品は来年か｡｡｡

modelsim 6.6c, modelsim.exe自体がノートンに反応するんですけど・・・
最低すぎるわノートン

脳頓先生なんて窓から投げ捨てろや。
無料でデキのいいセキュリティソフトはたくさんあるだろ。

>>58
ゆとりは、CMOS出力ならいくらでもぶら下げられると思っているかも
知れんけど、ロジック設計だって、負荷容量や配線のインダクタ成分に
よる波形の遅延やオーバーアンダーシュートの問題、ファンイン/ファン
アウトはある。

そういうのを基板屋や回路屋に丸投げして、論理だけで騙っているから、
ソフト屋と言われる。　そのくせ、意味も理解せず、等長配線とかインピー
ダンス整合と言ってる香具師大杉。

>>62
CMOS出力?

>>55
>デジタルオシロの設計ぐらいだな
デジタルオシロの技術を知っていていっているのか？　それとも妄想で言っているだけ？

>>62
後半に、激しく同意。
HDL書きはソフト屋です。

バカにしないでください！！

さあみなさん、これがこのスレの名物が始まりましたよー。
RTL屋とアナログ屋の不毛な争いで100レスは消化してやんよ−。

＞けど高速デジタルの設計くらいだとアナログ、RFの知識のほんの一部で大丈夫でしょ。

それでやっていけているなら大丈夫なんじゃない？
いざ何か起きた時に自分の無知っぷりに愕然とするっていうだけのことで。
ベースが理解できた上でブラックボックスとして利用しているのと，
何も分からず本当のブラックボックスとして使っているのとは違うって
その時になって分かるんだよね。
ソフトにしてもそうでそ？普通に動いている分には気にもしなかったところが
いざトラブルになると中まで踏み込んで調べ上げないと駄目だったり，
フィッティングしやすいソースにしてやるかどうかで結果が違ってきたり。

まぁ，そういうことを身をもって教えてくれるようなベテランが続々と
一線を離れてしまって，素人集団みたいになってしまってる職場じゃ
実感できないのも仕方ないか。

>>68
RFの知識って無線とか含めてでしょ。
うちんとこだとそこまでの知識はなくてもやっていけてますよ。
電波は出ないようにはするけどｗ

零細企業は全部やらんといけないから大変だな

お互い変なベクトルで叩き合う予感にwktk
主張を聞けばそれなりにわかり合えるんじゃね?

あたしゃ元RTL屋。アナログ屋さんと殴り合って和解した(つもり)直後にリタイアw

ファイッ

>>67
してやんよー　とかニコ厨キモイ

>>67
煽るならもっとまともな日本語書けよ。

>>69
いいんじゃないか？やっていけているならそれで。

>>71
殴り合いとかするんですか！？
激しいですね･･･ｗ

でも、仕事してると、いいかげんなこと言う相手にほんと腹立つときありますよね（汗）

>>74
自分自身にしろ会社自体にしろRF,アナログ知識不要/分るやついなくても
やっていけるならそれで良いよな。
自分はFPGA論理設計だけ出来ます。ですから私にそれ以外のことを要求しないでください。
自分が唯一できるFPGA論理設計ですらこれをしている連中から馬鹿にされているのですが
自分は全く気にしてません。自分は立派なFPGA論理設計ドカタです。

論理設計ドカタか

まあマイコンだろうがＦＰＧＡだろうがＤＳＰだろうがx86だろうが、
コード書いて実装したり
RF回路組んだり

こういうのって技能職だよな
本当の技術職ってSジョブズとかグーグルのオッサンだよ

結局日本人は削ったり磨いたりするのが得意な人種であって
技術者は居ないんだろ？　そこが問題なんじゃねーの？

※技能職を否定するのではなく、
　それはそれで大事だけど、決定的に技術職が不足してるのが現状

あめちゃんは、エンジニアとテクニシャンとに別れてるらしいよ。
エンジニアは、設計専門。テクニシャンは、半田付けとかしてる。
おまえはどっちなんだよ！ってよく聞かれるぞ。
まあ、会社にもよるだろういけど。


もぅ、あなたったら、テクニシャンなんだからぁ（はあと）

ものづくりではもう食っていけない国の話されてもな
回路いくら作ってもそれを収納する筐体が要る。
金型作れない国は工業技術じゃ食ってけない。

ものづくりではもう食っていけない国のFPGA上で踊っているFPGA論理設計ドカタ

食っていくってのは設計する少数の人間だけじゃなく、どれだけ多くの人間を雇用できるかだ。
工場そのものはほぼ国外に出してしまって、せいぜい数百人の設計が国内に残ったところで、
ものづくり国家なんか今更回帰できるはずもない。
まぁ、アメリカは民政レベルのものづくりができなくなっても軍事と宇宙に税金投入してる限りにおいて、
最先端がなくなることはないけどな。
ほぼ、民政しかない日本のものづくりがアメリカと同じ立場に置かれたらあっという間にものづくりの芽が消えるかもしれんな。

>>78
それ雨さんと仕事したことある元上司から聞いたことあるな

なんかこんな感じらしいな
フェロー
シニアエンジニア
エンジニア
ジュニアエンジニア
テクニシャン
アシスタント

で、
あるとき米系ファンドから金突っ込んでもらおうと思って
社長（日本人、日本企業）が『うちにはエンジニアが50人います』　って言ったら

あめさん　：　凄い、それは凄い　そんなにエンジニア率高いんですね　凄い

って言われたって。
元上司が『ああ、言わなきゃ良いのに、
　　　　　　　それただの頭数じゃん、日本で言うエンジニアとは違うのに、そんなにエンジニアいねーよウチｗｗｗ』

とかいうやり取りがあった。
日本てインフレ率凄いみたいね。
誰でもエンジニア、誰でもSE　とか恥ずかしげも無く。

>>82
それぞれの役割の定義が分からないと何とも言えないなぁ･･･
日本よりもエンジニアの重みが違うのは分かったよ。

＞本当の技術職ってSジョブズとか
ウォズニアックさんのことをお忘れなく・・と一言。

ｸｿｽﾚ

というか、ジョブズのどこがエンジニアだよｗ

論理設計と関係ない虫がワラワラ湧いてるなｗ

ジョブズは只の詐欺師

売れるものを仕立てられるのがエンジニア
そうじゃないのはオナニーエンジニア　ただの技術自慰行為

エンジニア＝推進屋
テクニシャン＝手法屋

ところでみなさん
JPEGエンコーダーくらいだったら何日で組めます？
modeとかinterfaceとか自由で

5分

>>92
もしかして、IP周りだけ？

FPGAでjpeg組むぐらいだったらビット操作ばっかりで行ける偽jpeg見たいのを組んでみたい。

モザイク消し作れる？

ソフトで作れるモノはハードでも作れる。
逆はダメ。

そのとーり！！

同じ値段で作れれば…いいなあｗ

ActelとかLatticeってdigikeyじゃ買えんのか。面倒な。

たしかalteraもだめだった

>>97
作れるからといって売れる(利益になる)とは限らん
これが重要。作りました。でも売れないんですよ＞＜
いまの日本のものづくりってこんな調子じゃね

>>100
何年時間が止まってるんだｗ

６年くらいかな

MITOUJTAG使ってデバッグしてるひといる？
ttp://www.tokudenkairo.co.jp/jtag/

なんだ？その、もじょタグとか言う奴は？

なひてっくの宣伝だろ

水戸納豆

>>104
会社で買ったけど使ってないなぁ。
配線のデバッグには使えるかも。
実績あるボードならコンフィグしたほうが早い。

アナログが怖くないＲＴＬ屋って怖い・・・

もういいって
蒸し返すなよ

>>109
トラ戯に出てくるアナログ技術入門特集なんかはアナログ超入門レベルだから、
ハードのソフト屋でもそれぐらいはわかるだろ。
これですら駄目となるとハード系技術者としての基礎的技術がないレベル
いまや文系学科の出の奴でもハード設計に携わることができるよとり時代なのかな
ソフト分野ではとうの昔にそんな時代になっているがな

そういう思考は技術者人口の裾野を狭めることになるとはお考えにはならないですか？

>>111
アナログ・デジタル以前に電気回路そのものの入門レベルの話だと思うが？

>>112
技術者人口の裾野を広げた結果、
FPGAの電源・GNDピンにIO信号接続するようなヤツに
基板のアートワーク設計担当されたんだが。

5,6年前の話だけど。

文系だとこれくらいのことも解らないみたいですよ

made in ☆ 秋葉原
http://sc-smn.jst.go.jp/4/series.asp?i_series_name=made+in+%81%99+%8FH%97t%8C%B4

>>114
そこは優しく指導してあげてくだしゃいｗ

>>112
技術レベルを下げて数を増やしてもなんの解決にもならんがな

>>115
知らなくていいと思うが。。

理想は、高周波アナログ設計を数年担当して、どん底を見てから
ＦＰＧＡ屋に業種転換した人、かな。
地獄を経験している人でないと信用できないや・・・

そういうアナログ屋はRAMの実装にもネットワークアナライザ使って、
インピーダンスマッチングやり出すからコストが高くついてしかたがない

必要だろ

驚いた。RAM実装にNWAが必要って？どういう経緯でDDRxの仕様が決定されたか知ってんのか

RAMBUSは必要なんだっけ？

いまどきはシミュレーションして設計するんだよ。
アナライザなんか使わないだろ。

てか、アナログの怖さを知らないと、インピーダンス検討が必要かも?
みたいな検討なんか、そもそもしないぢゃん。
そんなの不要な領域でしか設計してないならいいけど。
でもその要・不要判定だってちゃんと出来ないだろ、アナログ知らないと。
#NWAはやりすぎだとは思う。

>>117
裾野をひろげれば、おのずと技術レベルの高い個体が増える。

CLOCKラインに謎のガードリングとか見るけど
意味あるのかいなと思うことがある。

こういう事書くと盛り上がりそうな雰囲気＾＾

アナログ屋さんとデジタル屋さんって仲悪いんですか？？

ハード屋さんとソフト屋さんほどでもないけどね。

でも、喧嘩すると仕事にならなくなっちゃう。
昔やってたASICの不具合が評価ボードの電源周りに原因があることを発見したものの、
ロジック周りの欠陥と信じて疑わないソフト屋とデジタル屋を説得するのに苦労しました。

DDR設計知らない奴はココ http://zarigani.web.infoseek.co.jp/jkp/jkp22.htm

>>127
意味がないと思う理由は何?

＞いまどきはシミュレーションして設計するんだよ。
＞アナライザなんか使わないだろ。
特に初物の場合は実物がシミュレーションの前提どおりに
なっているのかという検証をしておかないと思わぬところで
足をすくわれたりするけどね。

お前らって自分でPCB実装時のシミュレーション・実機検証ってやらないだろ
技術者人口の裾野を広げるために、FPGAの電源・GNDピンにIO信号接続するような
ヤツにやらせてるんだろが

ユニバーサル基板に DIP の IC、スズメッキ線だよ。
別にいいだろ。

あほか。

FPGAの電源・GNDピンにIO信号接続するような
ヤツがパターン引いてるんだ。
チェック厳しくしないと心配でしょうがない。
FPGAの中身と違って失敗したら数十万円飛ぶからな。

パターン図はマーカーで消しこみチェック、
実装基板があがってきたら実記検証するのは必須事項だ。

>>135
だって、伝送シミュはパターンエディタに付随した機能だから。
FPGA設計してる奴でAltiumとかCadence SPBとか触ったことも無い奴多いのでは？
FPGA設計ツールとおなじく、こういうツールも複雑で、日々使ってないとなかなか使いこなせない印象だわ。
しかし、CADツールってのは一通り使ってみるとその業務がかなり見通せるよな。
オールインワンのEDAなんか特に

>>137
>FPGAの電源・GNDピンにIO信号接続するような
>ヤツがパターン引いてるんだ。

ハァ？RFじゃあるまいし、それは今も昔も、基設の仕事

>>137
回路図はアートワークの人が書いてるの？

あっと

>>135
>PCB実装時のシミュレーション・実機検証ってやらないだろ

実機検証は、そりゃFPGA設計した奴の仕事だわさ。
伝送Simは基設の仕事

>>135
＞FPGAの電源・GNDピンにIO信号接続するようなヤツにやらせてるんだろが
合成ツールの自動ピン配機能を使うとイイのかな？？

>>140

いやいやアートワーク屋は回路設計なんかに手を出さないよ。
RF屋はアートワークまで、ロジック屋は回路レベルまで設計するのが普通
modelsim動かして終わりってソフト屋あがりの奴はロジック屋の下請けだな。

>>143
なら回路図のネットリストでアートワークにチェック入るんじゃない？
配線のミスなんて起きるのかな。

>>144

>なら回路図のネットリストでアートワークにチェック入るんじゃない？
だからなに？

回路設計すればネットリストがオートで出力されんの。
ネットリストと整合性、設定したデザインルールとの整合性は基板設計ツールがオートでチェックしてくれるの
てか学生か？

>>145
いやあほなアートワークの人じゃない人が回路図入れてれば
あほなアートワークの人でもGND,電源に信号は配線しないんじゃない。

>>ID:GTigqITu

>アートワークにチェック入るんじゃない？

>回路図入れてれば


すまんが、こういう文章表現、実際何を意味してるのかわからんのよ。


>あほなアートワークの人でもGND,電源に信号は配線しないんじゃない。

そんなもんネットリストでわかるだろが。

アナログ屋はスレタイ読め。
ここでボード設計の話すんなよ。

＞FPGAの電源・GNDピンにIO信号接続するようなヤツにやらせてるんだろが
パターンなんて回路図（ネットリスト）通りにしかひかないぞ。
お前の回路図の方が間違ってるんだろが。

>>137の
>FPGAの電源・GNDピンにIO信号接続するような
>ヤツがパターン引いてるんだ。
↑起こりえるのかなって不思議に思って

普通>>147の言うとおりネットリストでわかるでそ。

だから>>140の質問なんだけど

回路図はこっちの設計。ネットリストも出してる。

ただ、そのままだと配線がクロスするので
ピンの入れ替えをお願いしたらこの有様。
データシート渡しただろうが。

いくらFPGAのピンアサイン自由がきくからって、
そこまで自由じゃねぇよ。

>>151
まだ新人さんなのでは？？
やさしく指導してあげてくださいな。

電源ピンもプログラマブルに入れ替えられたら凄いよね。

クランプダイオード経由で動けば問題ない。

スレタイ嫁

Xilinx/Alteraのツールにおいて、未使用ピンの扱いについて質問です。
なぜ初期設定で未使用ピンは、GND接続になっているのでしょうか？

また「未使用ピン」と言うのは、ドライブしていない全てのピンを指すのでしょうか？
ピン割り当てをしていないピンだけでなく、
ピン割り当てをしているがVerilog/VHDL上で未ドライブのピン　も対象になりますか？

> なぜ初期設定で未使用ピンは、GND接続になっているのでしょうか？

ALTERAの場合、初期設定は、入力Hi-Z設定になってない？

> 「未使用ピン」と言うのは、ドライブしていない全てのピンを指すのでしょうか？
> ピン割り当てをしているがVerilog/VHDL上で未ドライブのピン　も対象になりますか？

その通り。

ザイは知らないけど。
ALTERAならコンパイルレポートのFitter結果を御覧なさい。

>>153
面白いけど、どうやってコンフィグレーションしたらいいのかな？

Alteraはデフォルト未使用ピンGND出力だよ。
その方がノイズ的に有利だから。
ttp://www.hdl.co.jp/tp8/
ttp://www.hdl.jp/smf2/index.php?topic=53.0
ttp://d.hatena.ne.jp/natsutan/20080603/1212465113

XilinxはGND出力ではなくプルダウンだったはず。

>>159
今QuartusII9.0sp1 WEでちょっと確認してみたら入力プルアップだった。
ツールバージョンによって違うのかもね。

ノイズ的有利って話は、やっぱり本当なのかな。
アートワーク上、FPGA IOピンをGNDと太短で接続出来ている基板で、且つ、
数十本の未使用ピンがIC的に均一にGNDに接続されるってなら分かるけど。

実際そんな理想的な基板設計は出来るわけなく、
逆に未使用ピン箇所が集中してたりして、偏って基板に対してGND接地される
ケースとか考えたら、絶対にノイズ的有利とは言い切れないんじゃないのかな。

気休め程度の話かなって内心考えてた。


・・・とはいっても、ALTERAもGNDにすべきって言ってたんで、
わらにもすがりたい気分で未使用ピンはGNDにしてるんだがｗ

ん〜〜〜・・・。

ありゃ。今見たらAlteraはWeak Pullupがデフォルトになっとる。
ちなみにQuartus8.1WE。

正直個人的には論理固定さえ出来ていれば、
未使用ピンはGNDである必要ないと思ってるけどね。

GND出力に設定しても基板上のGNDと接続されてないと
ノイズレベル向上しなさそうだし。

>>151
相手が理解できるように説明しなかったんだね。
相手が理解出来たかどうかチェックしなかったのね。
相手の作業状況をちょくちょくチェックを入れて、被害を最低限に抑えようとしなかったのね。

　　要は、151に非があるということです。

　　世の中は、そういうものです。

具体的指示を出さずに、ピンの入れ替えだけの指示なら、
俺もやっぱり変更箇所の確認は必須だと思うなぁ。

最終検図でOKだしちゃってたら、もう言い逃れできないよね。

ウチなら仕事の手抜きのミスって判断されて業務評価が大ピンチｗ

>>159
教えてください。
>Alteraはデフォルト未使用ピンGND出力だよ。
>その方がノイズ的に有利だから。
なんでノイズ的に有利なの?　どんな理由か知りたいです。
ぜひ教えてください。

>>164
内部の構造を考えてみればわかる。

RTLで信号処理回路書けたら（もちろん、面積、動作速度条件を満たして）食い逸れることはないでしょうか？？

>>166
受託企業へ派遣社員として派遣、
という形態で問題ないとして、
30代までなら食べていける。

こないだまでそんな感じの42歳の人が来てたよ。
あまり出来はよくなかったけど。
ってか、あまり出来る人はいないね。派遣でも受託でも。
大手が抱えてるのかな？

>>167
>>168
ご意見、ありがとうございます。
当方、メーカー社員、20代後半です。
最近、VHDLで信号処理回路を書いたんですが、すごくおもしろかったです。
レジスタ、組み合わせ回路、クリティカルパス等がどうなるかを考えながら最適と思われる書き方を求める過程が刺激的でした。
モジュール間のハンドシェイクやパイプライン処理を設計するのもやりがいがありました。

こんなおもしろいことをずっとやっていけたらうれしいと思ったのですが、
これで食い続けるためにはどれほどのレベルに達していることが望ましいか気になりまして･･･

＞30代までなら食べていける。
それ以上だと、どういったことが求められますか？？
ガリガリ最適化して超高速動作、小面積な回路が作れることでしょうか？？

＞こないだまでそんな感じの42歳の人が来てたよ。
派遣でそういうお仕事があるんですね。
覚えておきます。

>>169
>これで食い続けるため
HDLを使った設計でといこと？
先ずHDL書けても、対象アプリケーションの十分な知識なければ駄目だろ
ただ、あるアプリケーション分野の信号処理エキスパートとなっても、
そのアプリケーション分野でずっと金を稼げるとは限らないが。
後20年ぐらいしたら(つまりおまえ中年真っ盛り)、HDLじゃなくコンピュータ
言語と変らん言語で設計が普通になっているかもしれないし
20年、30年でどのぐらい開発スタイル・環境の変化あるかは、お前のとこの
40、50代のおっさんに聞け。

ってか、これまでの20年の変化より、これから先の20年の方が、過去の成果が
集約されて、進歩や変化の速度は早く大きいだろうねぇ。

HDL記述のIPなんてソフトで言うサブルーチンの塊みたいなもんだし、経営
サイドからみたら、成果物のソースコードさえ取り上げたらエンジニア
なんてポイでしょ。(w　フリーソフトやオープンソースなんて、経済テロ
活動やってる連中もいるし。

メンテや改修は、それこそ派遣で十分と。

そして、気付かぬうちに技術が失われていくと。

技術や資格があればなんてのは幻想。かといって、HDLが書けたとしても、
年取ってマンションの住込管理人にはなれない。(天下り団体がマンション
管理人にすら資格というプラットフォームビジネスを構築済み)

俺４０代だけど何か？

>>170
おっしゃるとおり、回路書くだけではなくて、対象となる課題の解決方法も考えられないといけませんね･･･
今回作った回路は、アルゴリズム考案からC言語による検証、HDL化と一通りやりましたが、
アルゴリズム考案は頻繁に取り組めるとは限らないですし、既存のものであっても、その時その時のテクノロジ
（高度になったFPGA、あるいはもっと新しいデバイスなど）に最適に実装できる腕前、センスのほうが
より需要があるのかな？とも思いました。

＞HDLじゃなくコンピュータ言語と変らん言語で設計が普通になっているかもしれないし
＞20年、30年でどのぐらい開発スタイル・環境の変化あるかは、お前のとこの40、50代のおっさんに聞け。
うちのベテランさん（手書きでゲート図書いてた頃からおられる方）も、C言語で直接設計する所謂
動作合成ツールが主流になっていくだろうとおっしゃっていました。
（ちなみに、VHDLを書くよりも以前に動作合成ツールを試用したことがありました）
ご助言通り、常に新しいものに適応していき、生産性向上等に努めていきたいです。

＞成果物のソースコードさえ取り上げたらエンジニアなんてポイでしょ。
今の仕事していても、回路を完成させ、ちゃんとした文書も作っておけば、もう自分は要らないよな、って思ってしまいますｗ
ずっと雇ってもらうためには、やはりずっと必要とされるモノを身に付けていないといけないなと実感しています･･･

>169みたいなソフト屋さんの話を、よく見かけるね
結局、論理設計もソフトウェア産業と同じようなことになるんだと思うよ。PGでなくSEにってやつ
でもまあ、なんでも会社次第だよね。設計請負専門とかなら、それでも食っていけると思うよ

あとASICは大規模に、FPGAはソフトウェアに近くなっていく
そうすると、だんだん面白い仕事でなくなっていく気がする・・・・
うちのFPGAなんて要求の数倍大きいのにして、開発期間最優先だよ
当然、シミュレーションなんて、そこそこで終わらせて、すぐに実機デバッグですよｗ


関係ないけど、個人的にはオープンソーステロに賛成だよ
開発工数や保守サポートに金を払うべきであって、コピーすれば増える物に金を払うのはナンセンス
ソフトウェアってのは、ハードのおまけ、サービス業なんだよ！　って思っていることを口に出したらソフト屋に切れられた

Modelsim や Synopsys もおまけにしてほしいです。

>>174
死ね

HDLが書けるだけじゃ、とても食べていけないでしょ。

今後はソフトウェア・FPGA共通に言えるけど、
中国やインドでのオフショア開発が進んでいった結果、
コストを考えると同じ事をやってたら太刀打ちなんて出来ない。

ソフトからハードまでシステムアーキテクトを語れる知識と
技術と説得力が必要とされていき、そういう意味でもまた、
FPGAとソフトウェアの垣根は無くなっていく…と予想してる。

>>164
別にFPGAに限った話じゃないが、GND設定にすれば、
IC(FPGA)とGNDの間のインピーダンスが低くなる（気がする）でしょ。

それでなんとなく、未使用ピンもGND設定の方がいいんじゃないかって話。

ん〜やっぱり都市伝説だと思うけどね。

>中国やインドでのオフショア開発が進んでいった結果、

チャンコロは人件費あがって、コストメリットまったくなくなるし、
今回の一件でさすがに日本企業もチャンコロに見切りつけるから気にスンナ
んで、ベトナムとかミャンマーとか言い出したらエンジニアはもうあきらめろ

>177
実際問題、技術力は中国人でもインド人でも遜色ない。
日本人の良さは細かい仕様変更の要求を聞いてくれるところ。

>中国やインドでのオフショア開発が進んでいった結果、

インドはコストもそうだけど、2桁のかけ算ができるんで、高い計算能力を当てにしてソフト会社作ったり云々があるけど
ソロバンと比べれば単なるゴミでしかないことぐらいいい加減日本人は気づけよ。
インド人学校に自分の子供通わせてるバカ親、というより通わされてる子供めっちゃかわいそう。
英語にしても、属する社会階層によって全然違うしゃべり方するし、
所詮植民地だったインド人の英語教えてもらってどーするつもりだ。
っていうかそんなことも知らんバカ親が通わせてるんだろーな。

>>180

ソフトにしてもHDLにしてもそうだけど、数値化されてEDAが発売されてる分野はどこの国がやっても同じで、
数値化されてない職人技(当然大卒以上があんまり携わる分野じゃない)をどれだけ持ってるかがその国の
ものづくりレベルを決定するんだろ。

＞あとASICは大規模に、FPGAはソフトウェアに近くなっていく
＞そうすると、だんだん面白い仕事でなくなっていく気がする・・・・

まぁ，C言語が広まりだした時もそんなことは言われていたけどね

C言語でハード設計できるようになるって言われ続けて
10年以上経つけど、未だにできないね。
SystemC なんて、制約多すぎて使えないし。
まあ、音声処理ならソフトだけで出来るようになってきたから、
CPU の性能が上がれば何でもソフトでできるのかも知れんが。

>182
そうじゃなくて、今まで一部の職人しか出来なかったものを誰（もしくは無人）でも出来るようにする装置や道具を創ることや、
誰も出来なかったこと可能にする職人技の発見がその国のものづくりレベルを決定するんじゃないかな？

>>174
> 関係ないけど、個人的にはオープンソーステロに賛成だよ
> 開発工数や保守サポートに金を払うべきであって、コピーすれば増える物に金を払うのはナンセンス

開発費やサポート費用ってのは、製品価格に広く薄く上乗せされて償却される
構造になってるのに、最終製品の価格が下落して、車みたいに中古が市場に
あふれて売れなくなったら、自分の立ち位置がどういう結果になるか想像でき
ないなんて、奴隷ってホント馬鹿だな。

>>177
> ソフトからハードまでシステムアーキテクトを語れる知識と技術と
> 説得力が必要とされていき

それ、真っ先に必要なくなるだろ。　昔は各社それぞれ独自だったパソコンの
アーキテクチャだが、今やパソコンの新しいアーキテクチャの需要あるか？

完成されたコア資産が蓄積され、より集積度が向上していけば、FPGA屋なんて
必要とされなくなるんだよ。

いかにも、使えなさそうな騙り口の >>177 だけど、もしかしてキャアリア
コンサルか何か？

>>186
なんでそこでパソコンのアーキテクチャの話になるんだろ。

ここはエンジニアの未来を予想するスレ？

FPGA屋は、この先もこれで食っていけるのか？不安でしょうがないんですよ。

ASIC だってあんまり仕事ないぜよ

独立自営でメーカー相手にIPコアを売り歩けるようなレベルのエンジニアなら
ともかく、プロジェクトを動かす1個の歯車に過ぎない程度なら、ASIC屋にしろ、
FPGA屋にしろ、設計した成果物を会社に渡した時点で用済みだわなぁ。

だって量産工程に開発エンジニアは不要だし、修理するより、新品交換した
方が安上がりなくらい値くずれしたハードの売り上げじゃ正規のサポート
要員も雇えないよ。

エンジニアって言っても、単に知的労働を担当する奴隷なだけで、企業が所有
する機材や設備がなきゃ何もできないってんじゃ話にならん。只のIT小作農。

そのうち、フリーのIPコアをGUIツール上で並べるだけで、FPGA設計が終わる
ようになっちゃって、契約書に『成果物にはRTL記述した退職願を含む』という
一文が追加される日がくるな。

＞只のIT小作農

いえてらあｗ　　　orz

買ってきたプラモデルを適当に組み合わせて満足する奴はそれでいいんじゃね。

ファインモールド製のプラモだってあるよ？

技士様だろうが神様だろうが、園児にあの自己満足に過ぎないロクに検証も
されていないIPコアなんて、まともな神経の持ち主であれば、企業名の入る
ような市販製品への採用の提案なんて怖くてできないよ。

独自IPって言っても、未踏つながりとかで補助金引っ張るネタとか、雑誌に
記事を書くネタくらいにしか使えないんでしょ？

>>181
たしかに、日本語の数辞体系は世界でもまれに見る整合性が整っている。九九は必要にして十分であるし、そろばんもすばらしい。数学は日本のお家芸。
伝え聞くところではインドの先進性などないと思う。

となると、たんなる経済性の問題か。

癒着と天下りの宝庫　　IT下請け業界

インドはカースト制のおかげで、既存の職業はやれる人が決まっている。
（法的にはカースト制は廃止され職業選択も自由だが、実際には根強く残っている。）
逆に新規の職業は全ての人に解放されているので、特に金になるIT業界がもてはやされている。
このため、能ある人はIT業界を目指し、猛勉強をする。
アメリカンドリームみたいなもんだな。
また、植民地時代が長かった事もあって英語が割と通じやすいので、
英語圏を相手にした商売をやりやすいという下地がある。
このためアメリカの企業が開発室やサポート室などをインドに置いたりすることは珍しくない。
ただ、あくまでもインド人の扱いはIT奴隷なんだよなぁ、金回りがいいだけで。

あとは意欲の問題か。
日本だといろんなしがらみに押さえつけられて意欲が湧かないって人が多そうだが、
向こうは成功すれば巨万の富を得られるとあってかける情熱が半端ない。

>>197
日本に来てIT業界で働いているインド人は？

>>184
C言語でハード設計、ってちょっと触ったし、実際に仕事で使っている部署も
あるみたいだけど、まあ、今のままなら主流にはならないかな。
方向性(とそのブレークスルー)として大きく２つあって、どちらか、または
両方達成されないと普及しないとおもう。
１)程よい加減で"仕様"を記述できるスキームの確立
２)ソフトウェア検証との簡単な両立性

１)は右往左往している感じで決定打がないみたい。
２)の方が進歩著しい計算機リソースを使った力業的な解がありそう。

もともとは１)を目指していたハズなのに、副産物的な２)の方でしか芽がでない
かもね。。。

C２RTLか、

Mentor＝カタパルト
Forte＝シンセサイザー
NEC＝サイバーワークベンチ

これ以外ってあんの？
そういやシャープのバッハだかどこいった？
今の主流ってどこかな？

System Cで書けばいいよ

CからFPGAなら

Celoxica の DK とか
NiosII の C-to-Hardware

なんてのもあったような。
どっちも使ったこと無いけど、実際使い物になるのかな?

関数型言語やデータフロー言語のほうがハードと相性いい気がする。

そうだろうけどデータフロー言語なんかよりverilogの方がずっと使いやすい。

System C だって、ターゲットのコンパイラによって書き方が
全然違うし、そもそも普通に C で書いたのがハードにできる
ってのが売りだったはず。新たに文法を覚えるのなら別に
VHDL や Verilog でもいいだろ。

ソフト屋さんを連れてくればハードも作れるっていうのを
目的としてるわけでもなさそうだし。（偉い人は、そう思って
いるみたいだけど）

何かねぇ、新しいツールを売るためにやってるとしか思えない。
LSI 化の日程が半分ですむとか言うわりに、詳しく聞くとウソ
ばっかりだしな。

>>202
昔DKは使ったことがある。
C++じゃなくて、Cベースで、ほんの少しだけハードよりの拡張を入れたって
いう程度の感じだから、Cを知っていればほとんど何の抵抗もなくすんなり
入れる。（C=>Verilogよりはるかに敷居は低い）
アルゴリズム的なものを書くならものすごく強力で、確かにソフトウェア
感覚で書いたものがそのままFPGAになってしまうというのには感動した。

確か、DKの入門講習でもVGA表示のゲームとか作るんじゃなかったかな？

Verilogを置換するようなものじゃなくて、Cでアルゴリズム的に追い込んだ
ものを最後にハードウェア化して実用的な速度で動く製品にするっていう
使い方を考えたものじゃないかと思った。

DKで書いた例があった
http://www.pastelmagic.com/tips/breakcyc/breakcyc.html
だいたいこんなもん。

カタパルトCって、元を辿るとDKがベースって理解であってる？

NiosII の C-to-HardwareはRAM間の「データ復号＆データ転送」に
使ってるけど、ソフト(CPU)より断然処理が早い。

ただC2Hモジュールでタイミング違反が出たとき、内部は完全にブラックボックスなので、
パスに制約を追加出来ず、設計変更＆全体のﾊﾟﾌｫｰﾏﾝｽ最適化が必要とされるのがツライ。

製品名は忘れたけど、DKやってたのがスピンアウトして別会社作って
云々・・って話は聞いたことある。

上流工程と下流工程の言語が違うことは、開発期間の短縮を阻害する。
そこで、上から下まで統一言語ですることで開発期間を短縮ってことだろ。
アルゴリズムや機能設計の上流工程はPC系言語でやり、下流をHDLとすると
上流、下流間での言語の親和性ないからアルゴリズムをHDLで一から再実装なるからな。
お前らだって、C/C++、C#、MATLABなんてのを使って上流工程やって、FPGAに落とす時に
それをわざわざHDLにしてなんてことやっているだろ。
HDLでアルゴリズム開発からしているのか？　それとも下流だけのHDLコーダー？

>>210
以前、無線LANのPHYレイヤを手がけたときは、
信号処理アルゴリズムの扱いは得意じゃなさそうな、
RF用のモデリングツールを使って、
デスマーチ状態になりながらアルゴリズムの実装と検証をやって、
あとは手作業でコーディング指示書を作った。

>>210
アルゴリズムはCで、実装はVerilogとかになっちゃうよなぁ。
HDLだと全体の見通しが利かないし、Cだとデータの受け渡しとか
ビット精度とか細かく書けないし。
かといって、SystemC なんて、中途半端でどっちにも使えない。
アルゴとハードは別でいいよ。
ただ、ハードを意識しないで書いたアルゴリズムを実装するのは
面倒くさい。

http://ameblo.jp/margarita01/image-10188393791-10127361048.html


こういうのはどうやったら作ることができるのかな？

あーあ、アク禁確定ｗ

213って何？

猿だろ

ActelがMicrosemiに買収されるらしい
http://techon.nikkeibp.co.jp/article/NEWS/20101005/186148/

テックオンは、登録しないと読めないんじゃなかったっけ？

とりあえずActelは入手性が悪すぎるから、どこぞにでも買収されて
でかくなった方がいい。

質問です。ISE12.1でプロジェクトの設定などは、.xiseファイルだけに保存されているのでしょうか？
最悪捨てても良いプロジェクトのバックアップをとるときに、丸ごと圧縮では無駄な気がしたため、
RTL/.ucf/.xiseだけバックアップすればよいかと考えました。
他に必要なファイルがあればお教え頂けると幸いです。
（素直にプロジェクトをコピー／クリーンアップしてからバックアップした方がいいのでしょうかね。）

>>218
>（素直にプロジェクトを・・・・
正解だと思います。
take snapshotもいいかもしれない。

>>217
入手性が悪くなるどころか、なくなる可能性が大きい。
MicrosemiのCEOがAlteraとXilinxの二強が居る市場はウチではやらんて言ってる。
高信頼性市場向けだけ残すらしい。
Analysis: Microsemi would kill Actel products
http://www.eetimes.com/electronics-news/4209297/Microsemi-CEO-would-kill-some-Actel-products
>"We will not continue to dilute profitability by chasing the two big competitors in the marketplace today,"
>Peterson said. "That's not Microsemi's game."

へー
じゃなぜActelを買収したのかな?
超低消費電力FPGA市場って将来性でかいと思うけどなぁ

航空宇宙用・軍需用・高信頼性産業用がターゲットで、
それ以外は興味ないって元ネタに書いてあるよ。

そういうのって、ワンタイムのやつかな。
昔アクテルのやつを使ってたけど、まだあるんだろうね。

ISE 12.3がもうでてるのな。
いい加減落ち着いてくれ

>>221
超低消費電力ってさ、RTLの開発費とかIPコアのライセンス買ったりしても、
既に市販されている100MHz動作で周辺てんこ盛りのARM Cortex M3等より、
高集積で低消費電力かつ安価になるのかぃ？

ちなみに、Host/OTG対応のUSB2.0やら、RTC, Ethernetコントローラとかの
I/Oに加えて、SRAM 64KB〜96KB、フラッシュROM256〜512KB付いて、消費
電力250〜500mW, これでロット1000個で600円程度だよ。

所詮FPGA屋なんて、記述言語という耕す畑が違うだけで、大半の連中は
IT小作農という現代版奴隷に過ぎんのだよ。

>>224
>大半の連中は IT小作農という現代版奴隷に過ぎんのだよ。
あんたも、その中の1人ね。

>>225

いやぁ、低学歴テクニシャン(wでつよ。

ちなみにFPGA関係の仕事はやってませんにょ。

>>221
FPGAで超低消費電力ていらねえだろ。

>>227
思いっきり必要だよ。
いつまでも「バカ喰らい」が許されるわけないじゃん。

いっそデカいFPGAのパッケージ上に太陽電池でも載せたら？(w

980円のカシオの電卓だもできるんだし、超低消費電力なら可能だろ？
そのうち、ダイソーでFPGAが買える様になるくらい普及するかね？

FPGAで超低消費電力は低学歴者では実現不可能である。
そこでこれを実現してクレクレと激しくおねだり。
つまり、低学歴のため実現不可能が多い。そこでクレクレ君になり誰かに激しくおねだりすることになる。
こうしてIT小作農という現代版奴隷が誕生するのである。
IT小作農は基本的にクレクレ君である
デバイスを作ってクレ、ツールを作ってクレと
高学歴なら斬新なデバイス、ツールを作ってそれを商売にするんだろうがな
高学歴が多いところ(国)はこんなのを商売にするのが多い

>>224
IT小作農じゃなければファブレスIC屋になり、自社ICを売りまくって奴隷から金持ちになっているよ

今の大半のFPGAって静止時でも数mAくらい食うんだっけ?
Actelは数uAのオーダですよって宣伝してたかもしれないけど

>>230

もしかして、香ばしい学歴の技術士の方でつか？　それともコーヒー屋？

> IT小作農じゃなければファブレスIC屋になり、自社ICを売りまくって奴隷から金持ちになっているよ

倒産した新潟精密とか、パチンコ屋相手に商売してたアクセルとかでつか？

>>232
ここで新潟精密の名を見るとはおもわなんだｗ
なんかデバイス買ったことある？

>>222
まだあるどころか、ほぼACTELの独占。
世界中のロケットや衛星のfpgaって、ほとんどACTELらしい。
だから殿様商売でひどい、とか。
microsemiになったらどうなるのかな。

Actelがそんなしっかりした市場を支配してたなんて････ｗ

まるぼーとかえーせー関係ではActel一本だったなぁ(遠い目)

>倒産した新潟精密とか、パチンコ屋相手に商売してたアクセルとかでつか？
IT小作農が身分不相応のことするとどうなるかってことだな

農地改革が必要だな、GHQ呼んで来い

いつかの日か、3.3Vだけ、100mAくらい、パッケージ小型化(500円玉くらい)、60000〜80000LE、
とかでFPGA動くようにならないかな…。

動作クロック1kHzとかだったりな

>>220
製品ライン的にはコンシューマー向けの小規模のやつとか矢鱈と小さいパッケージとかを止めるんだろうか。
つか、そうであって欲しい。次の65nmの大規模品止めるとか言われたら泣くｗ

高信頼性っていうと、0.18um とかじゃない？

Actel使っているのいるのか？
Actelの次はlatticeかな

今、えっさえっさIP書いてる奴もそのうちウィザードだけしか触らなくなるよかーん。
数値計算ライブラリみたいに IPが安くor 無償提供されるようになって、ココにいるほとんどの奴はせいぜい
グルーロジックしかHDLを書かなくなって、最上位のアーキテクチャをちょいちょいと再びスケマで結線する程度になると予想
信号処理のコアな部分なんて一度作ってしまうとそうそうバリエーションは必要ない支那

一部の才ある者しか稼げないのはいつの時代も同じか･･･

>>244
早くそうなるといいな。

>>244
まぁ、Windows上のプログラミングでCでせっせと書いていた時代からずいぶん
変わって楽にはなったものの・・・っていうのと似たようなものだろうね。
最下層の部分は確かにウィザードで楽できるようになったけど、結局それ以上に
デバイス自体の規模が大きくなり、要求されるものも厳しくなり・・ていう
ところで。
漫然と作るならなんとなくできるけど、ある程度性能を要求されはじめると
ウィザードが何をやっているかまで踏み込めるかどうかでずいぶん差がついて
しまうとかね。
なかなか楽はさせてもらえないかもよ。

>>244
ＰＳｏＣの世界だな

>>246

いやいやなるとまずいっしょ
そうなると間違いなく人減らしが始まるよ
かつてスケマ屋が淘汰されたよりもっとひどい、
日本では設計しなくなるとかな。

それでなくとも大手電機メーカのDRAM部門はほぼエルピーダに集められ、
機能性LSIはほぼルネサスにって状況なのに。
実質これでどのくらい技術者減ったんだろ？

軍用品がもっと活発だったら、国内設計も残れるんだろうけど、
バブル脳の企業経営者は何でもかんでもオフショアにもって行こうとするからな。

馬鹿が経済界の中心にいる間は、結構厳しい状況になると思われる。

Quartus2で質問なんだけど
タイミング制約って旧式のと新式（SDC形式）のあるけど
みんなどっちつかってるもんなの？
SDC形式って流行ってるの？

これASIC系技術者が親しみ易い程度にしか理解してないんだけど、
なんか他に良いことあるのかな？

>>250

>軍用品がもっと活発だったら、国内設計も残れるんだろうけど、

そーなんだよ。安全保障の名目で軍事の研究を国策として進めるべき。
ここから新しい発想や技術が必ず生まれるんだから。
アメリカはテレビは作らなくなっても、NASAと軍がある限りものづくり国家から撤退することは絶対無い。
F22なんてアメリカが作らないなら国産戦闘機作って、ヨーロッパあたりに売りさばく格好のチャンスなのに。何が武器輸出三原則だ。

経済視点だけでものづくりを進めると絶対日本は空洞化する。その視点持ってんのかね民主党って？
介護で経済効果？笑わせんな馬鹿たれ

別にものづくりに限らず、あらゆる分野で外貨を稼げる産業／事業
に育て上げるっていうのが必要なんじゃねぇのかなぁと思う。
１次、２次、３次産業・・インフラとなる電気ガス水道電話・・・etc
・・それ以前の教育とかもな。
どれをとってもまだまだ不足している国は沢山あるんだし。
シナチョンなんて放っておいて他に新たな市場はいくらでも
作り出せるだろうにな。
為替で何兆円も放り込むなら、海外の資源でも企業でも政治家でも（！）
何でも買い取っちまえ。

>>247
Windows上のプログラミングを例えに引き出すなら、リソースエディタや
フォームエディタで、コントロールをペタペタと貼り付けるのと同様、
動画圧縮IPとか、DVD再生IPみたいのを画面上で並べて、プロパティを
いじって、箱同士を線で繋ぐだけになるだろうといった意味合いでは
ないのかと。

Windowsにしろ、Linuxにしろ、CやC++のプログラムが書けるといっても、
今の大半のプログラマは、コモンコントロールと同等のクラスなりを
フルスクラッチで作成はできんだろ。

Web開発で幅をきかせているPHPやRubyみたいなスクリプト書き連中が、PHPや
Ruby自体を永遠に作れないのと同様。　やってることは、岡崎市立図書館シス
テムみたいにネットに転がってるソースの転用とコピペだけ。(w

> 介護で経済効果？笑わせんな馬鹿たれ

最近注目されてる臓器移植コーディネータって、人売り派遣とダブるんだが？(w

原価タダの臓器を無償提供させる一方で、1件の移植手術あたり数千万円
単位の金が動いているのは、むしろオープンソースプロジェクトに近い
のかな？

これから成功するビジネスに共通するのは「偽善」だな。

>>254
＞最近注目されてる臓器移植コーディネータって、人売り派遣とダブるんだが？(w

樹海にいくのなら、いくのなら一花咲かせてからはどうですか？

1億円と1年間の時間を提供いたします。これをどう使うか、あなたのご自由。
最期も苦しませはしません。
法的に問題ないように処理いたします。

ああ、ありそうだ。

スレタイ嫁

>>254
ぺたぺた貼って線で結べば良い・・っていうのは結局、”出来そうで出来ない”
とが沢山出てきてしまうんだよね。最終的な製品として見たときに要求される
ものがあまりにもバラバラだし。

あと、この手のやつの一番面倒なのは動かないときやトラブったときに
どうするかってことでねぇ。Windowsだのwebアプリの類ならまだOSという
保護の下で走ってるだけだから可愛いもんだけど、FPGAだのになって
しまうと、もう何が起きたのか手がかりつかむだけでも大変だ。

結局そこを解決していくためにはウィザードが何をやっているのかという
ところまで把握しなくてはならない。

楽にやっていられるところは良いけど、このスレの住人くらいになってくると
「その先はわからいません」で済まされない立場の人間も多いんでない？
そうなると結局楽になってるようで実際はもっと難度があがってしまってる
ということになるんでないのかな？

逝き地獄？

モジュールを組み合わせた回路設計でイメージするのは、デジタルオーディオ回路みたいなモノかな。
例えばDACモジュールなんて、ブロック図的にはDAI→D/F→DAC→出力アンプで組める。
今時のだとこれら全部とシステムコントローラまで含めてワンパッケージになってたりするけど、
ちょい前だとそれぞれが独立した石で供給されていた。
で、そういうワンパッケージな石で作れるのはどれも似たり寄ったりになり、
他製品に対して外観やバッテリー容量などでしか差別化出来ない。
はっきり言って使う方も作る方もツマラん。

お前等の会社が支那に入れ込んでるといずれは・・・


済南事件
http://ja.wikipedia.org/wiki/%E6%B8%88%E5%8D%97%E4%BA%8B%E4%BB%B6
邦人400人惨殺、婦女子は陰部にほうきつきたてられたうえで切り刻まれ惨殺

通州事件
http://ja.wikipedia.org/wiki/%E9%80%9A%E5%B7%9E%E4%BA%8B%E4%BB%B6
邦人200人惨殺 カフェの床には女店員の首が転がってた


永井豪のデビルマンで暴徒が藤村一家を惨殺した画を思い出す
やられる前にやるか？

>>259

ワンパターンな処理ならワンチップ化されてＦＰＧＡで作らない。
たくさん出る石ならマスク化されちまうでしょ。

>他製品に対して外観やバッテリー容量などでしか差別化出来ない。

今のPCがそうじゃん。
つーかだなエレクトロニクス全体がそんな感じ、ソフトウェアだってそう。
結局、モノづくりに見切りをつけて、サービスに活路を求めるしかなくなったのがIBMに富士通だろ？
富士通のスパコンなぁ。NECも日立もおつきあいは辞めたのに、富士通はあくまでも官とのつなぎなんだろな。

画質やら音質やらで差別化しようとしても、
一般人はそこまで求めてないし、機能てんこ盛りになって
却って使いにくくなっる。
携帯しかり、デジカメしかり、TVしかり。
で、価格競争になると韓国や中国には勝てないんだよ。
どうすりゃいいんだぁ！

ニッチマーケット狙ったら？

芸術にすればいいんでは？

>>265
自称ハイパーFPGAクリエイターですね。わかります。

コンフィグする度に動作が変わり再現性が無いとかするとゲージュツ点高め

誰も真似できない　　　　：ゲージュツ作品
ニッチ過ぎて儲からない：工芸品
中韓台にやられっぱなし：工業製品

これだ

>263
そうなんだよなー。
それなりの音さえ出ていれば、音がいいだの悪いだのって、気にしない奴らばっかりだよな。
あとは機能面だけど、これはメニュー構成をどうするかで差別化は可能だけど、
上手く整理しないと面倒なだけだし。
それこそ、よく使う機能に絞り込むか、てんこ盛りにするかに分かれる位か。
価格競争だと、それこそワンパッケージになっているデバイスを使うのが一番安上がりだが、
それこそ「同じもの」しか作れない。

一部の高級オーディオメーカーとかが生き残ってるけど、
それこそ超高級路線というニッチ市場でボッて生きながらえてる程度。
中身はどう見ても20万でお釣りが出そうな機器１台百万円とかw

直材費は見積もったこと無いけど、
どう聞いても糞音しかしないアキュフェーズなんて口が裂けても言ったらあかんぞ。
この板電電専門スレだし、一般人に与えるインパクト大きいからよ。

ニッチ市場でそれなりのブランドイメージを固められれば
（自称）ハイアマチュアを相手に食ってはいけるかもね。
100万の製品を年に50台くらい売ればなんとかなりそう。
FPGA使ってイコライザとかDA周りとかやるかなぁ。

＞中身はどう見ても20万でお釣りが出そうな機器１台百万円とかw
電電ってすぐそういうシッタカ調で「ボッタクリ」だのなんだのって
言い出すんだよな。
ブランド物な服だの靴だの、バッグだの・・は言うに及ばず、喫茶店の
コーヒーだって、ラーメン屋のラーメンだって直接費なんてどれも知れ
たもん。「これの原価はこのくらいだからボッタクリだ」なんて聞いたこと
ないわ。

>>270
そんな金あるんだったらもっと別の商材考えたほうが良いと思うぞ。
少なくとも電気・電子系な商品なんてダメダメ。金にならね。

>>271
> 少なくとも電気・電子系な商品なんてダメダメ。金にならね。

自動車整備工だって、バックヤードの経費込みで、作業工賃1時間1万とか
で計算するのに、きょうびの電気・電子系は、ソフトの値段を生CD-Rディ
スク1枚の値段と比較しちゃうような風潮だからなぁ。

そのくせ、欧米の舶来品には相変わらずボッタクられ放題。

>271
オーディオ界に於いては、はっきりとボッタクリだと分かる実例もあるしな。
ブランドイメージとちょっとした小細工がある程度の、
明らかに国内家電メーカーが同等品を出したら小売価格10万円もしないものなんてゴロゴロしてる。
原価がどうこう言う以前の問題。

海外メーカーだが、数十万もするDVDプレイヤーの中身が、
電源以外は殆どがパイオニアの数万円のDVDプレイヤーと同じだったとかな。
外装こそオリジナルで部品配置もそれに合わせてあるとはいえ、
心臓部と言える信号処理基板なんかパイオニアのロゴ入りだったかと。
パイオニア製は基板直付けのRCAコネクタを背面に出す構造だったけど、
件の海外製は背面からは慣れた位置に基板を設置して、自らクオリティ劣化の
元となると言い張っているケーブル／コネクタをわざわざ介してな。

> 電源
> 外装
いくら講釈垂れても、これが最重要ポイントです。
貴方は解ってない。

最近は電源が結構面倒だね。

原価がどうこう言う以前の問題。
そんなもの、他の世界だってゴロゴロしてるんだがな。
お前さんの身の回りにある物のほとんどすべてで同じようなものは
いくらでもあるんだがな。
靴なんて中敷変えるだけでゼロの数が変わったりするんだぜ。

オーディオ評論家と称する詐欺会社の片棒担ぎがそういうの指摘しないどころか、
逆におべんちゃら記事書いたりするからな。筐体の中身見てスカスカなのに、

この空間が音にとって重要

とか死んだ井上なにがしの記事で見たことがある。モウねあきれるばかりだな。
実際、回路とかちょいかじりの評論家がさもわかったような記事を書くから始末に悪い

あと、
試聴中に借りたスピーカ、ダイヤトーン2S-3003を吹っ飛ばしてしまったときなんか、
吹っ飛ばすほど夢中になったとか賛辞記事のオンパレード
あれで、ペア300万スピーカの弁済はチャラにしてもらえたんだろか？

>>277
＞オーディオ評論家と称する詐欺会社の片棒担ぎ
本当に無知だな。オーディオ評論家というのはメーカと二人三脚なんて
厨房でも知ってることだろ。車の評価家もそう、経済評論家なんて
もう・・ね。
だいたい評論家と称するものがまともなことを言ってることがあるのか？

＞あれで、ペア300万スピーカの弁済はチャラにしてもらえたんだろか？
別に構わんだろ。最初から売り物じゃないから別に損失ないし。
返されても取っておいたら資産扱いにされちまうから、最後は破棄
するしかない。

>276
原価じゃなくて小売価格での話をしてるんだがな。
例えば大手家電メーカーなら10万以下で出す機器が、
ボッタクリメーカーは中身が殆ど同じものを100万以上で出す。
その10倍を超える価格差って何よ、って事。
まぁ、その分評論家に金積んでるんだろうけどw

というか、小売価格に対する原価の話なんかし出したら、
いったい誰が何処で儲けを出すのかという話にまでなってしまう。
例えば原価３万のモノを馬鹿正直に小売価格３万で出す訳がない。

>>279
>その10倍を超える価格差って何よ、って事
人件費とか設備費とかじゃね？

まあ、それに文句を言うんじゃなくて、
うまく金儲けにつなげようじゃないか。

>ID:YwI7ZPxS

お前さ。上からレス見てると。まともに仕事で設計したことあんのか？

>>271
>ラーメン屋のラーメンだって直接費なんてどれも知れ たもん。

俺は直材費の話しをしてんだよ。直接費なんてもんは基板見たところで簡単に見積もることなんかできない。
直接費と直材費の違いもわからんアホはすっこんでろ。
つーか、直材費見積もりしたことのないどしろーとってことがすぐわかるわけだがwww

>>278
>本当に無知だな。オーディオ評論家というのはメーカと二人三脚なんて
>厨房でも知ってることだろ

文章読めないのかゆとりバカよ。>オーディオ評論家と称する詐欺会社の片棒担ぎ
と同じこと書いといて"無知"かい。お前のようなアホ世代が入ってくるから利益率どんどん落ちるんだよ。
間違ってもメーカの敷居またぐな馬鹿たれ。


>別に構わんだろ。最初から売り物じゃないから別に損失ないし。

かまわんこたぁねぇんだよ。アホ。こういうのは展示会回したり、試聴会回したり、チャンピオンスペック出すために
特別に手間かけて調整するってことも知らんのかい。量産機とはちがうんだ。
直材費並びに、エンジニアの人件費パーになって別にかまわんって？死ねやアホ

>返されても取っておいたら資産扱いにされちまうから、

壊れたユニットごと返却されるんだから、仮に廃棄するとしてもその後の手間は同じだろが、アホかお前。

>>ID:YwI7ZPxS

>271
>電電ってすぐそういうシッタカ調で「ボッタクリ」だのなんだのって
>言い出すんだよな

そりゃお前がばかだから見てもわからんのだろうて。
電気製品の場合は、市販されてるパーツを使ってる限りにおいて、おおよその価格がわかる。
アッセンブリメーカであればあるほど直材費なんて手に取るようにわかるからだ。
だいたいお前の言う被服であっても食品であっても直材費を無視するような経営なんてありえねぇんだよ
アホかい。


>そんな金あるんだったらもっと別の商材考えたほうが良いと思うぞ。
>少なくとも電気・電子系な商品なんてダメダメ。金にならね。

だからメーカの敷居またぐなつってんだよアホ学生。一生バイトでもしてな

キモ

ぼったくりだろうがなんだろうが、その金額を払ってもよいという
いかにお客さんに思わせられるか、なんだけどな。

原価に見合った価格を必ず設定すべき、なんてなったら
下請けや派遣と変わらん。

製品を作るんじゃなくて市場を作れってことになるのかな。

何ですぐに下請けや派遣をバカにしたがるかなぁ
それで自分が偉くなった気分かい？

ん〜。

製品価格を市場に則して、いかにうまく決めるか?という話のなかで
原価に見合った価格、なんて制約条件の一つにすぎない、という
ことを示すために、それが１００%要求されるなら、(価格は掛けた原価
から自動的に決まる、とかになったら)、それは下請けや派遣であって
そもそも市場価格を決めるなんてシーンとは無関係ぢゃないの?

と言ったつもりなんだが、バカにしてたかなあ。
だったらごめん、そんなつもりはなかった。

原価に見合った価格なんて関係ないよな
大きな利益を出すのを作れだな

そだな、価格と原価は関係ないなあ。

だがな、原価より価格が安ければ誰も作らなくなるので
長期的には関係あるともいえるなあ。

あのさぁ、ロジック設計との間に何段もbufferかんでる気がするのはオレだけ？
経済板とか、オーディオ系の板にでも逝った方がよくないか？

過疎ってるから、グルーロジックが入り込むんだ
そういう場合は自分が率先して真面目ネタを出すんだｗ

けっこう勉強になってよかったw

カモネギのオーオタ相手の希望小売価格がペア300万円のスピーカーなんて、
価格の大半は小売店の値引きしろと利益で、製品の製造原価(工場出荷価格)
なんて、せいぜい数十万ってとこだろ。

実際はプレス加工だろうけど、ドーム型ツイーターの振動板を、大田区の
へら絞り職人に加工依頼しても、原材料価格や工賃含めてたかが知れてる。

なんだいまたでてきたのかい直材費も知らないアホ学生よ。

ID:Ju90EDUu == ID:YwI7ZPxS

誰が学生じゃあ？(w

朝早くから、勝手な妄想でバンザイ突撃するしか脳がない、老い先短い
ゆとりボケじじぃか？

直材費なんて、勘定科目にゃねぇぞ。妄想ついでに勝手に単語作るな。(w

しっかし、
＞原価じゃなくて小売価格での話をしてるんだがな。
＞例えば大手家電メーカーなら10万以下で出す機器が、
＞ボッタクリメーカーは中身が殆ど同じものを100万以上で出す。
＞その10倍を超える価格差って何よ、って事。
って・・・日本語大丈夫かいな？
＞靴なんて中敷変えるだけでゼロの数が変わったりするんだぜ。
って書かれてることがまだ理解できずにいるのかな？

お前ら、頼むからスレタイ読んでくれ

ピュア板の原価厨がこんなところに出張してたのかｗ

>>295
お前みたいな金払い悪いくせに口だけ一丁前のﾋﾞﾝﾎﾞｳ神避けに高くしてるわけ。
分かった？

ってことで、今のピュアオーディオにはFPGAが必要ってことでいいのかな？

と、>299の熱い思いに応えて無理やり話を引き戻す

ASSPで十分じゃない？
ヲタクを納得させるためだけに、
CDのデコーダとかサーボ回路をわざわざFPGAで組んでたら、
金ばかりかかって利益が薄くなるような気がする。

R-2Rラダー型ディスクリートDACをCPLDで組むとか？ｗ
「出力を同一チップで行い各ビットのドライブのばらつきを抑え」とかなんとか

ディスクリートDACをCPLDで組んだらそれはディスクリートなのか？

興味深い問いだ。

何をもってディスクリートDACと言うのか。
まずはそこから定義しないと何とも言えないし、
それをどうCPLDで実装するのかという問題もある。

いっそ、プッシュプル接続のペア真空管を24bit分並べて、Vishay製±0.05%
誤差の金属箔抵抗で組んだR-2Rラダー型DACを駆動してはどうか？

コンデンサは、Blackgateの電解と、Sprague Orange Dropのフィルムで。
ガラエポは音が硬くなるので基板は紙エポ基板を推奨。(出典:金田式アンプ)

たぶん、レジストの色によっても音色が変わる。(w

話にぜんぜん付いていけない（大汗）

基板をケースに取り付けるネジと支柱でも音は変わるとか。
Mac8の支柱より、広杉の支柱のほうがスケール感があるらしい。

ハンダ付けに使用したコテでも変わると聞いたことがある。

んなアホなｗ

塗装の色で音が変わるって知ってるか？
赤系は酸化鉄が入ってるので変わるんだと(SONY談)

わざわざR-2Rラダーで24bitＤＡ？

ブラックゲートはともかく
ビシェイはオペアンのゲイン決めに普通に使うだろ。

オーディオでも録音業務に使うカード類はパスコンに積セラ使ってるけど
再生に主眼を置いたサウンドカードとかほぼ例外なくオペアンのパスコンにまでフィルム使うのな。
信号ラインの積セラは波形歪みの原因になるから使わないのは当然として、
パスコンにフィルム使う理由誰か説明してくれないかな

http://av.watch.impress.co.jp/img/avw/docs/399/626/html/accu02.jpg.html

\73,500

>>314
感動度200

FPGA使ってΔ�舶ﾏ調した信号で31レベルR-2Rを駆動してみたけど、PCのオンボ24bitよりはS/N良かった。
5%抵抗使ったせいで歪率は悪かったが。

>>314
確かに部品が良く選ばれているが構成からして、その値段はボリすぎ。
買う気０だから、どうでもいいけどｗｗｗ

>317が同じものを原価で出してくれればそれでいいよ

1000枚も出ないんじゃねぇの？

>>316
そこはネットワーク抵抗使うもんだろJK

PCのサウンドカードの値段みてると\5,000でもいいような。
よく、高級オーディオメーカは試聴に時間かけてるとかいうんだけど、
アキュフェーズの波形はオシロでみるとなかなかだけど、音聴くとがっかりなんだな。

>>320
抵抗の精度が良くても、FPGAのIOの内部抵抗のバラつきとか、非線形性をなんとかしないと限界があるよね。
FPGAはIOが無駄に多いからパラにして改善するっていうのもアリだけど。

ドライバ別にすればいいんじゃねぇの？

>>323
いやあ、>>322に言わせれば、
その別ドライバーの出力インピーダンスが....ということになりそうだ。

なひたふさんてとってもアレな人だったんですね。
http://twitter.com/nahitafu

>>322
>抵抗の精度が良くても、FPGAのIOの内部抵抗のバラつきとか、非線形性をなんとかしないと限界があるよね。

なるほど。確かに抵抗つないだだけだとI/Oのインピーダンスは無視できないな。
じゃPWMだな。

>>307
Blackgateは製造中止
SpragueはVishayに買収された

>>313
セラミックは温度によって特性が変わるからね。
あと、カネを取るためｗ

レベルが高くて付いていけん･･･ orz

>>328
容量によるけど、セラミックコンデンサは圧電効果がある物質を誘電体に使っている。
なので、いろいろと話のネタになる。

R-2Rはしご回路をFPGAやCPLDで直接ドライブって
自分で設計するなら絶対やらないなぁ。
たぶん小信号用FETを入れると思う。

FPGAの内部プルアップとかの抵抗値ってかなりいい加減だし
電流制限素子がどう影響するか読めないので。

（GND分離とかの問題上、デジタル回路とアナログ回路の区分を
はっきりさせたいって方が重要かな）

ここの人たちはアキュフェーズより音質の良い機器を作れそうだねｗ
2ch発のブランドで出してほしい。

>>330
> FPGAの内部プルアップとかの抵抗値ってかなりいい加減だし

なんでコンプリメンタリのプッシュプル出力ではなく、わざわざオープン
ドレイン出力とプルアップを選択するの？

> （GND分離とかの問題上、デジタル回路とアナログ回路の区分を
> はっきりさせたいって方が重要かな）

SPIやI2Cみたいなシリアル接続でも、バス直結のパラレル接続でもいい
けど、ADCやDACのGNDピンが1本しかなかったら、どこに繋ぐの？

面倒なコトは基板屋へ丸投げ？

プッシュプル(High/Low)出力するんなら余計に
はしご回路に影響すると思うんだけど･･･。
Low/High-Z出力するとしても
FPGAのHigh-Zがはしご回路に影響しないとは思えないし。

考え方変なのか？小信号用FET入れるのってそんなにおかしい？

＞ADCやDACのGNDピンが1本しかなかったら

んなデバイス最初から選ばない。
対FPGAで接続するならノイズ覚悟で選択してるとしか思えん。

逆にいい接続法があるなら教えてほしいな。
EMIとかノイズとかアナログ面とかはいつも苦労するので。

そもそも>>303はロジックICでR-2Rラダー型DACを作っている
オーディオマニアな人がいることへのこのスレっぽいネタでしょ。

R-2RラダーはLow/High-Zじゃドライブできないだろ。
ON/OFFでなくて2値の切替が必要。

>>333
>プッシュプル(High/Low)出力するんなら余計に
>はしご回路に影響すると思うんだけど･･･。
いやいや。HighとLowのインピーダンスが等しいほど良いんだから、プッシュプルが最善だろうに。

>考え方変なのか？小信号用FET入れるのってそんなにおかしい？
FETでプッシュプル組んで、貫通電流とか考えなくて大丈夫なのかな。
ゲート容量あるからMHzオーダーで駆動するのは難しそうだし。

ロジック石＋R-2Rラダーは自作ディスクリートDACの定番。
だが、その定番をあえて無視して、CPLDでPWM式あたりのDACを作……れるのか？

>333
結局の所、GNDは共通にするしかないし、DAC石の中でも共通になってるのが大半。
基板パターンはデジアナ分離しておいて、DAC石の下の１点で結合が定石。
R-2Rラダーで自作の場合、ドライブ用の石の下で結合。

>>313
真のピュアオーディオ屋ならこういいそう。
「ＩＣの電源安定度は、音質に一番影響するぢゃないか。
パスコンに積層セラミックなんか使えるか。」

>>337
たとえば
・32層基板でほぼ全部電源層とＧＮＤ層
・さらにぜいたくにパスコン配置
・しかもＧＮＤにガッツリ落としたアルミ削りだしシャーシ
・電源は電池
とかで、電源、ＧＮＤインピーダンスを力業で強化した作りに比べたら
どうなんだろう?

>>337
>基板パターンはデジアナ分離しておいて、DAC石の下の１点で結合が定石。
その基板に、ADコンバータもあったとすると、
どちらで結合するのが定石でしょうか?

>>231

それはどーかな？
実際オーディオメーカ勤務の奴に聞いたんだが、
アキュフェーズだけじゃなくオーディオメーカのやってる回路そのものはどーってことないけど、
音のコントロールが難しいらしい。営業から今の流行はこういう音なので、その方向で音をまとめてもらいたい
とか言われるんだと。これは趣味で無線と実験あたり読みあさってるやつでもないと難しいとおもたな。
音の傾向を言われて、回路と使うデバイスがパッパと思い浮かばないと難しいと思う。会社の図庫に行けば、
過去の図面があるのでそれまねすればいいんだろうけど、あと回路知識もっててもどーしようもないタコ耳ってのもいるんだわ。
コーデックがらみでMOS評価とかやったけど、設計してる人間が一番タコでどーしようもないの。

アキュフェーズの音よりいいというのは単に歪み下げたり帯域広げたりって話しじゃないから。
マッキンなんて物理的に不利になるのわかってていまだにアウトプットトランス使ってるし。
JBL4344でソニーロリンズ聞いたが、
アキュで聞くと帯域狭いし、歪むし、カサカサだったのが、
マッキンは密度が濃くて、エネルギッシュで豊潤で、こんなに違うもんかとオモタ

>>339

データシートやアプリケーションノートに従うのが定石。

すまん
アンカまちごた

>>331

>>321

アキュフェーズの音自体は悪くないよ。　今の強調音づくりに耳が馴れてるだけでしょ。
アキュフェーズの問題点はＣ／Ｐ比が非常に良くないところだな。

>>340

＞JBL4344でソニーロリンズ聞いたが
すでにここで微妙…。　アンプちゅうよりスピーカーとの相性が出てるのでは。
アウトプットトランス付きは高域で位相が回るから嫌い。

で肝心のＦＰＧＡでＤ／Ａだけど、今の3.3V VCCIOの石にやらせるのは
デメリットばかり目立つから良くて６〜８ビット
それ以上は素直に専用のＤ／Ａコンバータ付ける方が特性も信頼性も上。

>>344

ちょっとまった、パワーアンプでスピーカとの相性あるなんてのは当然だろ。
むしろJBLを社内で標準モニタに使ってるのに糞音しかしないアキュフェーズがおかしい。
いったいどのスピーカとマッチするんだ。

>>344
>Ｄ／Ａコンバータ付ける方が特性も信頼性も上。

んなこたぁ皆わかった上のこと。
方やレーザトリミングしてるICとFPGAの出力インピーダンス以前に
抵抗の精度自体違うんだから。

>>343
>今の強調音づくりに耳が馴れてるだけでしょ。

"今の"ってどのくらいの期間を言ってる？JBL4344っていつの設計か知ってるか？

みんな、そろそろ寝ないと。
明日も仕事でしょ。

>>34５

＞パワーアンプでスピーカとの相性あるなんてのは当然だろ。
＞むしろJBLを社内で標準モニタに使ってるのに糞音しかしないアキュフェーズがおかしい。

なんかピュアオーディオ加齢臭がするなｗｗｗ

>ID:odfhDRlw

おまえか、最近増えてきた音声回路設計させたら単に音が出るだけのとんでも設計するゆとり世代エンジニアってのは。

>アウトプットトランス付きは高域で位相が回るから嫌い。

アキュの音が言いなんていうタコ耳じゃわからんだろ、位相回転しかも高域で聞き分けられるって？大嘘だな。

先輩の金言に
　「オーディオオタに事実は無意味だ。彼らの求めているのは賛辞だけだ。」
というのがある。

で・・なんでFPGA/CPLD/VHDL/Verilog/論理設計？

>>351
かっこよすぎるｗ

妙に伸びてると思ったら
オーディオオタとネトウヨが暴れてたのか
ネトウヨの発言はそれなりに面白いけど
オーディオオタはほんとどうでもいいわ

賛辞を求め大惨事かｗ

> ID:XbnVhs29
氏ね

位相差は耳では聞き分けられない、原理的に。

>>357
FIRフィルタでもIIRフィルタでも、聴覚上は違いが出ない訳ですね。

>>358
もともと結果が同じにならないからｗ
ＦＰＧＡで実装する場合、ＦＩＲのメモリをどう実装するかが問題。

>>367
単音ならね〜
その他の音だと周波数特性に反映されるので「原理的に」というわれると、う〜ん。

FPGA屋さんも論理合成前後で形式検証ってするの？

>>360
実機がうまく動かないときに一度だけやった事がある。

>ＦＰＧＡで実装する場合、ＦＩＲのメモリをどう実装するかが問題。

FIRのメモリ？実装の仕方はIIRでも同じだ
と思ったら、全角バカか。
技術屋で全角英数使うアホは死ぬしかないな。

>単音ならね〜
>その他の音だと周波数特性に反映されるので「原理的に」というわれると、う〜ん。

コイツ何いってんだ。
人間の耳は位相なんか聞き分けられるかよ。バカか。
もいっぺんいっとこ。

死 ね

またオーオタかよ。　勢いだけで文句つけるのはカッコわるいなあｗｗｗ

もっと理論的にサクッと批判されたいものだねえ。

また全角厨かよ。技術屋のくせに全角英数平気で書き散らかしてカッコわるいなあｗｗｗ

常識のない恥の上塗りはもっとカッコわるいよ。いろんなこと もっと^2勉強しようよ。♥

やっぱりオーオタは、オーオタでしかないのな。　可哀相にｗｗｗ

やっぱりゆとりばかは、ばかそのものなのな。　可哀相にｗｗｗ

位相が変化するあたりっていうのはF特上でも影響が出てることが
多々あるから勘違いしやすいんだろうな。

？

>>363
>人間の耳は位相なんか聞き分けられるかよ。バカか。

それが聞き分けられるんだな。
ただし、位相差で認識する訳ではなく、音圧と合わせて音像として認識する。
ついでに、その音像からフィルタリングも出来る。

だから、雑踏の中から特定の音だけを聞くことが出来る。

それは位相差を聞き分けていることになるのか？

なるんじゃね？
位相と音圧は表裏一体だし。

位相とディレイが一緒になってないかいな？

耳から脳へはスペクトルしか行かないんだろ。神経の中を音の振動が
伝わるわけじゃないよね。

スペクトルしか行かないけど、頭を動かしたりして位相情報を補ったりするんじゃね？

実際にWAVファイル作って試してみるとよろし。

位相というより群遅延特性じゃないのか？

>ID:871uD2bl
>ID:Zse+8iPf
見苦しい。寝言繰り返すのはいい加減辞めろ。

>>335-336
おそらく、電圧加算のR-2Rラダー式D/Aと、電流加算式D/Aの区別が付いて
いないんジャマイカ？(w

> FETでプッシュプル組んで、貫通電流とか考えなくて大丈夫なのかな。

>>333 で、「Low/High-Z出力するとしても」

なんて書いてるので、たぶん外付けのN-ch MOSFETを使い、オープンドレイン
出力にラダーを繋ぐつもりではないかと思われ。

基本スルーで論理設計しかできん「ゆとり」が日々量産されていく現場を
見た気がした...。(ﾎﾟﾙﾅﾚﾌのAA略)

論理設計が楽しいです。
FPGAの外なんて面倒くさくて考えたくありません。

>>380
ASICならともかく、FPGAだったら外の事も考えないとだめじゃない？

4bitだけど、素人向けにちゃーんと実測してくれてる。
これで、不満な奴は定番ラダーDAC使うな。

http://www.eleki-jack.com/mycom2/2008/12/hc08qy4a_25r2rda6.html

>>381
う〜ん、外とのやり取り部は他の人が担当してます･･･
まぁ、論理的なやり取り以外はハイインピにするぐらいしか考えられないっす。

Hi-Zて外部の電圧に任すバスの話しで、
ラダーDACのドライブに関係無いだろ。

HとZにすれば電流加算でDACにできるよね

オーディオオタク義はもう止めようｗ

外付けFETならPch-FET使えばいいし、
プッシュプルにする必要ないような･･･まぁいいか。
論理設計に関係ないし〜（語尾上げ口調で

罪と寺でVerilogの論理合成が自社ツールだけでできるようになったのってどのバージョンからか覚えてる人居る？
寺はmaxplusのときレオナルドの寺バージョンってのがあって、これを使わないとできなかったと思うんだが？
んで、知らないうちにQuartusがリリースされてたんだが、これははじめから自前でVerilog合成できた？
罪はこのころ全くつかって無かったんでわからない。

肝心なこと聞き忘れた。論理合成にSyplifyやらPrecisionやら使ってる人居る？
自前と比べてスピード、回路規模の改善程度はどんなもん？
しのぷはこれから製品展開どーするんだろ？

ISEのオプションに「Unused IOB Pins：Float」と言うオプションがあったのですが、
これは全部のIOにはスイッチが入っていて、物理的にオープン状態になると言うことなのでしょうか？
FPGAは、そんなにすごいデバイスだと思っていなかったので・・・信じられなくて。

どういう意味で物理的といってるかは分からんが、
半導体スイッチによってIOを電気的に浮いている設定に出来るよう作ってある。

>>390
その通り、ほとんど全ピンが別々バラバラに設定できる。

「セレクトI/O」とか言ったりする。
商社の営業マンに「なんでセレクトって言うのか?」と聞いたら答えられなかった。

自分で調べたら、
いろいろな電圧規格やシングル/差動などいろいろな駆動方式、
3段階のSrewRateの選択、シングル終端、テブナン終端、pull-up, pull-down, Hi-Zなど多彩な終端、
それらが　それぞれのピンに別々に設定出来るので、
その中から「セレクト」できる、という意味でセレクトと言うようだ。

ついでに「ロケットI/O」について、なぜ「ロケット」と言うのか調べてみた。
ただ単に高速=ロケット、という理由らしい。な〜んだ、アホらし。

Core Genのアイコンが電球のようなアイコンになっていて、
xawのアイコンが花火のようなアイコンになっている。
なぜ電球と花火なんだろうかと、疑問に思ってるので、営業に聞いてみる。

>>392
営業さんに嫌われちゃうよｗ

>>389
Synplify 使ってたけど、以前より違いがないような気がする。
違いが出るのは、デバイスをぎりぎりまで使いきるような場合くらい。
確かに合成は早いけど、論理合成よりP&Rにかかる時間が大半だから結局ISEに依存。
PCをLinuxにしてメモリーをたっぷり載せた方がいい。

論理合成よりシミュのほうが問題なんとちゃう？
QuartusもISEもWinでも64bitになってLinux版とそんなに違う？てかなんでそんなに違うの？
未だにmodelsim のwin版が32bitしかないのが律速になってない？

>>389 と論理合成の話をしているのだが・・・

>>ID:NmWxC3qe

>>394は速度から見れば、Synplify使うよりLinux 版のISE+多メモリが論理合成に利点ありと言ってるんだろうが、
Linuxのネイティブ実行環境を用意して(じゃないと速くないだろうから)、
Linux版を走らせるよりWin x64が速度的に遅いのか常識的に考えて理由がわからんつってんだよ。
もともと未だにTcl/Tkやら色濃くUnixの面影残してて、さらに32bitしかないmodelsimならwin版が遅いことも理解できると言ってんの。

それとも、単なる想像の作り話か？↓
>PCをLinuxにしてメモリーをたっぷり載せた方がいい。

訂正
もともと未だにTcl/Tkやら… → もともとUnix環境で開発されて、未だにTcl/Tkやら…

Win x64のPCでISEコンパイルかけたら遅かった記憶がある。

確かWinXP32bit/Core2Duo@3GHz/メモリ4GBの環境で1hだったのが
WinXP64bit/Xeon@3GHz/メモリ16GBの環境で1.5h掛かった。

ISE8or9くらいの時の話なのでうろ覚えだけど、訳がわからんかった。
ISEが32bit処理してて64bit環境では32bitエミュ動作でもしてたのかな？

IntelのCPUは64bit動作時に32bit命令使うとパフォーマンス落ちるらしい。AMDはそんなことないらしい。

そこらで普通に売っているPCに載ってるCPUは、Intel製でもItanium(IA64)系
じゃなくて、AMD64命令をパクった互換CPUじゃないの？

>>378
まぁまぁｗ
2chステレオで実現する擬似5.1chサラウンドの原理って知ってる?
音響工学の初歩なんだけどね。

>>401
AMD自体x86アーキ朴ってるんだからお互い様だろ。Intelにたいし朴り野郎とは口が裂けても言えないんじゃないの
昔はIA64をデスクトップマシンにも普及させるとか言ってたのに、x64のおかげでIA64はほぼ終了だな。
でも、売ったマシンの互換性のために完全に捨て去るわけにもいかんのかな？

元々は正規のセカンドソースだった。

286だったか386だったか486だったか忘れたが、Intel側が新しいチップは
昔の契約の有効範囲内じゃないとか主張して、それからは互換チップを
作るようになった。

>>404
そう。セカンドソースしてたのは286まで。ただ、

>昔の契約の有効範囲内じゃないとか主張して、それからは互換チップを

それはちょっと違う。
最初に386互換チップを作った時に、ライセンスを受けてた286のOPコードを使用。
そこをintelに噛みつかれ販売中止。
設計しなおして出したのがAm386(だったと思う)。

>>401
命令が一緒でも実装は違うだろうに

>>406
実装云々の以前に、IA64とAMD64にバイナリ互換性はないよ。バイナリレベル
での互換性があれば、Microsoftだって、わざわざIA64とAMD64(x64)用の
Windowsやアップデートパッケージを用意する必要がない。

> IA64とAMD64にバイナリ互換性はないよ。
誰一人、あるとは書いてない。

１００ピンくらい信号を取り出したいんだけど、お勧めのＦＰＧＡボードはありますでしょうか？
（周波数は１信号あたり２０Ｍｂｐｓくらいまで出ればＯＫ）

ＦＰＧＡなら、小さいヤツでＯＫじゃね？

>>408
では、ニーモニックに互換性があるとでも？(w

>>405
「286のOPコードを使用」とか意味不明なんだが、決裂の発端はIntelが386を
AMDにライセンスしなかったのが原因かと。というか、たぶんAMDが発売する
直前あたりでIntelが方針転換したんではなかったかと。クロスライセンス
で286も386もIntelの設計資料がAMDに渡っていたはず。

おまいらがFPGAにPico Blazeをフィッティングさせるのとは訳が違うから、
基本設計からやり直していたら、発売時期を逃してしまうよ。

Spartan-3A スタータ キットに100pinコネクタ付いてたな

>>412
>Spartan-3A スタータ キットに100pinコネクタ付いてたな

コネクタ端子が全部信号じゃないですよね？

教えてください。
XilinxのVirtex4の評価ボードがあるのですが、
そこに付いている2.54mmのコネクタ(ヘッダピン)が、3列なんです。
http://mcnc.hp.infoseek.co.jp/cgi-bin/img-box/img20101020225615.jpg

ヒューマンのボードとか秋月のH8マイコンの2.54mmコネクタは2列ですよね。
2列だと、普通にフラットケーブルを圧接して、I/O取出しもできます。
同じ事がしたいのですが、
3列でもフラットケーブル用の圧接コネクタってあるのでしょうか?

>>414
>3列でもフラットケーブル用の圧接コネクタってあるのでしょうか?
ピッチが合わないから無いんじゃないかな
ケーブルが２本になるけど２列ずつ左右に出せば？

>>414
圧着コネクタがあるかどうか知らないが、2.54mm×2列のコネクタから引き
出すフラットケーブルは、1.27mmピッチ(2.54mm÷2)で被覆付き電線が並ん
でいる。ハーフピッチ(1.27mm×2列)のヘッダから引き出すフラットケーブル
は、0.635mmピッチ(1.27mm÷2)で被覆付き電線が並んでいる。

2.54mmピッチ×3列のコネクタから1本のフラットケーブルで引き出すには、
2.54mm÷3の間隔でワイヤが並んだフラットケーブルが必要になるわけだが、
そんなものがあるとは聞いたことはないな。

探せばあるかもしれんが。(w

スタック基板間の接続用の3列ヘッダと3列ソケットなら製品は存在はする。

>>415
すまん、２列と１列ずつ左右ね。

>>399
こういう情報はもっと欲しいねぇ。

Core2が64bit環境で遅くなる理由は以下の2点
1. 命令キャッシュからプリデコーダへのデータパスの幅が16バイトしかないのに、
　x64で拡張されたレジスタ(R8〜R15)を使用するとプリフィックスで命令長が1バイト
　伸びてしまい、1クロックでデコードできる命令数が減る可能性がある
2. 64bit環境ではMacro-Fusionが無効になる

さらに、ISEが32bitだったりするとwow64のオーバーヘッドも追加されるし。

これらの内、2のMacro-Fusion問題はCoreiシリーズになって解消されているので、
Corei搭載PCに換えれば高速化を望むことが可能だけど、1のREX(プリフィックス)
問題が支配的なのだとしたら、Coreiでは拡張されずにそのままだから、現状の
Intel CPUを使う限り逃れられないということになるね。

参照：ttp://pc.watch.impress.co.jp/docs/2006/0718/kaigai288.htm

会社でも自宅でもCore2環境なんで試せないんだが、Coreiだと64bit化+メモリ増量
でISEを高速に実行できるんだろうか。

>>414
しかしその3列のピン、Xilinxは　どうやって使えと言うんだろう。

2列と1列を持ってきて、同時に差し込めるかと思ったが、
誤挿入防止のキーがあるから、そのままは刺さらない。

｜｜｜　　｜｜｜
差 G 色　　2 差 G
動 N 々 　 .5 動 N
　  D　　　　V　 　D

こうなってるようだ。
ttp://japan.xilinx.com/products/devkits/HW-V4-ML401-UNI-G-image.htm
ttp://japan.xilinx.com/support/documentation/boards_and_kits/ml401_2_3_schematics.pdf  (P.11)

差動で引き出すのが主目的なんじゃない。
色々のところは基板上のLEDやSWとかをついでに引き出した感じ。

>>411
> 基本設計からやり直していたら、発売時期を逃してしまうよ。

事実、逃したよ。i386は1985年、Am386は1991年。
6年も遅れ、この頃にはi486が出てた。

ただ、設計やり直しは俺の記憶違い。
Am386以前にi386互換チップを販売しておらず、
Am386は一時的に出荷停止をくらった。

> 「286のOPコードを使用」とか意味不明なんだが、
CISCの勉強して、K6のデータシート見てみな。
OPコードが記載されてるから。

414です。
みなさん、ありがとうございました。
>>415 >>416 >>419
ありがとうございます。
そうなんですよ。2.54/2=1.27ですよねぇ。よくわからんです。
>>420
わざわざありがとうございます。お手数かけました。
回路図を見ると、何かわかったような気がします。
・1列と2列のコネクタを設置する必要があった。
・そこに「たまたま」2列の2.54mm横に1列のコネクタを置いただけ。

ISEやドキュメントのわかりにくさからして、
そう考えるのがXilinx風だと思いました。

はははは、午後1番で窓から投げ捨ててやります。

ありがとうございました。

>>421
> > 「286のOPコードを使用」とか意味不明なんだが、
> CISCの勉強して、K6のデータシート見てみな。
> OPコードが記載されてるから。

バカが偉そうに何だろうね、この上から目線は？(w

OPコードにCISCもRISCも関係ないし、8bitだろうが、16bitだろうが、32bit
だろうがさえも関係ないのだが？　マイコンのデータシートなら、どれでも
記載されておるわ。(w

個々の内部実装はともかく、x86アーキテクチャを継承している限り、8086〜
80286〜80386〜現在に至るまで、バイナリ互換なので、当然ながらリアル
モードのOPコードは下位互換性がある。

80386で追加された32bitレジスタ関連の命令と仮想86モード以外、80286と
互換なのは当たり前。それとも、32bitレジスタや仮想86モードを持たない
似非386をAMDが開発していたと珍説を主張するのか？(w

おまいが、OPコードの意味をどう理解して文中で使っているのかが、甚だ
疑問だと言っているのだよ。(w

>>423
わるかったなばかでよ。おまえよりえらいもんで上から目線はしゃーないんだよ。くそったれが


　　　　,r´⌒ヽ,⌒ヽ,ヽ
　　　(⌒)､　　 .人　 λ＼､ .＿＿___
　　　 ＼. ＼　　　　、　ヽ.／ ー 　ー＼
　　　　 |＼　＼ 　 　ヽ.／　（ ●）　（ ●）
　　　　 |　 ＼　 ＼　／　　　　　（__人__） ＼　 はいはい、どーもすみませんでした
　　　　 |.　　 ＼　 　|　　　　　　　｀ ⌒´ 　　|
　　.　　 |.　　　|.＼_ノ＼ 　　　　 　　　　　　/
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　　.　　 |　　　)　　.|　 　　　.　.￣￣
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　　　　 ／ 　/ /　ヽ,
　　　　(＿_ノ　 ヽ、__つ

スレタイ読めねーのか？
続けるなら他所でやれ馬鹿共。

　　　　 |＼　＼ 　 　ヽ.／　（ ●）　（ ●）
　　　　 |　 ＼　 ＼　／　　　　　（__人__） ＼　 はいはい、どーもすみませんでした

>>422
2.54mmピッチの32ピン×３列は、VMEバスなんかで使われてる
ごく標準的なDINコネクタと同じだね。
ケーブル出しならこんな奴かな？
ttp://www.omron.co.jp/ecb/products/cn/5/xc6h_t.html

＞x86アーキテクチャを継承している限り、8086〜
＞80286〜80386〜現在に至るまで、バイナリ互換な
そういえば、ちょっとだけ違うところがあったりして、
それをCPUの種別判定に使ったりしていたっけね。

ふと思い出したあの日、あの時、あの娘・・

>>424
AAﾜﾛﾀｗ

>>423
おまえ、CISCのニーモニックとOPコードの区別がついてないな。
それでプロセッサを語るとはｗ

しょ〜がねぇ〜なぁ。探してやったよ。

　AMD-K6 プロセッサ データシート
　　ttp://www17.tok2.com/home/taro/j20695h.pdf

このデータシートを「オペコード」で検索しながら読んでみな。
ニーモニックとOPコードは違うことが判るだろう。
67ページには、IA-32インストラクションをどの様なOPコードに命令デコードするか詳細が書いてある。

>>425
流れで話を外した。申し訳ない。
じゃぁ、このスレっぽい話題を一つ。

このデータシートにはx86アーキにRISCを突っ込むという大胆なことをやらかし、
AMDはK5→K10へと続き、intelはPentiumPro→Coreまで今のx86系アーキの祖となった、
NexGen社の上流設計の素晴らしさが26ページ辺りから書かれている。

このアーキテクチャ、美しいと思わないか？

FPGAを設計するときは、こうありたいと思ったよ。

>>424
まさかオレの偽者が出てくるとは。ワロタｗ

>>430
スレタイ読めねーのか？
続けるなら他所でやれ馬鹿。
何度も言わせんな。

　　　　 |＼　＼ 　 　ヽ.／　（ ●）　（ ●）
　　　　 |　 ＼　 ＼　／　　　　　（__人__） ＼　 はいはい、どーもすみませんでした

>>430
> おまえ、CISCのニーモニックとOPコードの区別がついてないな。

それは、オマエ自身だろう。(w　まさか、RISCにはニーモニックが存在しないとか
思っていないだろうな。　ニーモニックってのは、人間がアセンブラ言語のソースを
記述する際に、判りやすいよう命令に付ける名前(予約語)であって、たとえCISCでも、
ゆとり脳のBASICインタプリタみたいに、ニーモニックを逐一解釈しながら実行して
いるわけではない。

> 　AMD-K6 プロセッサ データシート
> 　　ttp://www17.tok2.com/home/taro/j20695h.pdf
>
> このデータシートを「オペコード」で検索しながら読んでみな。
> ニーモニックとOPコードは違うことが判るだろう。
> 67ページには、IA-32インストラクションをどの様なOPコードに命令デコードするか詳細が書いてある。

いくらゆとり脳とひえ、まさか「RISC86® Opcodes」が、AMD-K6のOPコードだと
本気で思ってはいないよな？　頼むから、全力で否定してくれ。(w

「RISC86® Opcodes」欄が空白になっているIA32命令の、AMD-K6内部動作は？

67ページ以降の表の「First Byte」「Second Byte」「ModR/M Byte」がx86のOP
コードだよ？　命令を修飾する「ModR/M Byte」はオペランドとも呼ばれる。実際の
命令は、これに更にイミディエイト値や、アドレスオフセットなどが付く。

> このアーキテクチャ、美しいと思わないか？
> FPGAを設計するときは、こうありたいと思ったよ。

おまえ、FPGAをかじった学生か、まだケツに蒙古斑のある新卒だな。

実際にはRISC/CISCの明確な規定はないし、どちらも一長一短がある。

本来のRISCとは、命令数を減らす一方で、汎用レジスタの本数とアドレッシング
モードを増やすことでCPUコアを小さくし、単純な命令をレイテンシの少ないコアで
高速に実行して処理能力向上を図るという考え方。

そういう意味で、MIPSのRシリーズ等を含めて、最近のCPUはRISCではない。

ことさら「RISC」を謳うのは、アナログやCISCが「時代遅れ」や「古い」といった
ネガティブな印象を顧客に植え付けられた結果、デジタルと同様に、単にコマー
シャルトークでウケがいいからに過ぎない。

自作板で団子さんがお呼びです。
皆様お戻りください。

>>433
スレタイ読めねーのか？
続けるなら他所でやれ馬鹿。
何度も言わせんな。

悪照の65nm品は来年前半に出荷開始
http://translate.google.co.jp/translate?js=n&prev=_t&hl=ja&ie=UTF-8&layout=2&eotf=1&sl=it&tl=en&u=http%3A%2F%2Fwww.ilb2b.it%2Fnode%2F25731%2Fcomment

おい、誰か鶏なID:llm276JJを黙らせろや。
こいつ鵜挫杉！

　　　　,r´⌒ヽ,⌒ヽ,ヽ
　　　(⌒)､　　 .人　 λ＼､ .＿＿___
　　　 ＼. ＼　　　　、　ヽ.／ ー 　ー＼
　　　　 |＼　＼ 　 　ヽ.／　（ ●）　（ ●）
　　　　 |　 ＼　 ＼　／　　　　　（__人__） ＼　 はいはい、どーもすみませんでした
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　　　　 ／ 　/ /　ヽ,
　　　　(＿_ノ　 ヽ、__つ

おれ自分でCPU作ってFPGAに実装したんだが
これってRISCなの？CISCなの？

CPU作ったの！？
すげぇ･･･

すごくはないだろｗ

>>439
自己リスクでおながいすます

>>439
ＴＤ４ですか、え、TD8?

>>ID:llm276JJ

おまえ俺のAA何勝手につかってやがるんだ。ぶっころっそ
だいたい延々>>433で戯言書いて単に、>>438でAA貼りたかっただけだろ。
ながーい前振りしやがって。許せん

>>439
マイクロプログラムは採用しているの？
無ければRISCでいいんじゃない？　たとえ性能がひどくても

>>433
あ〜判った。アセンブラのOPコードと混同してるのか。
しょ〜がねぇ〜なぁ。つう事で、続きはここ↓「雑談所」
http://kamome.2ch.net/test/read.cgi/denki/1285508249/25

>>444
成り済ましされるのって、変な気分だなｗ

>>421の人気に嫉妬ｗ

オーディオで脱線したり、x86で脱線したり、堪え性が無い奴しか居ないのか。

ここは雑談スレらしい｡｡｡｡｡｡｡

ソース: http://kamome.2ch.net/test/read.cgi/denki/1284652343/5

>449
その皮肉、今なら分かるｗ

>>449
えっ???? ちがうの?
>>2の時点で雑談スレだと思ってた。

では、明確にしますね
このスレはFPGA/CPLD/VHDL/Verilog/論理設計を扱う人の雑談スレですよ
同時に基地外隔離スレでもあります
雑談以外は各専用スレでね

>>452
ワロタｗ
まぁ、このスレは>>1が、

> ないから立てた。もうスレまとめちゃっていいよね？
と勝手にまとめて建てたスレ。正規なスレは

【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel　14
　http://kamome.2ch.net/test/read.cgi/denki/1284649590/

【Verilog】 記述言語で論理設計Project10 【VHDL】
　http://kamome.2ch.net/test/read.cgi/denki/1284233269/

と、ちゃんとある。なら、ここが雑談スレになるのは当然か。

雑談スレでもかまわんけど

後藤弘茂のWeekly海外ニュース
http://pc.watch.impress.co.jp/docs/column/kaigai/

に掲載されているような話を延々されても迷惑だな。

URL違う

【Verilog】 記述言語で論理設計Project10 【VHDL】
http://kamome.2ch.net/test/read.cgi/denki/1284652343/

だろ?

違う違う
こっちのほうがわかりやすい VTNKT
http://zarigani.web.infoseek.co.jp/jkp/jkp22.htm

>>1は、どんなつもりでこのスを建てたのか
雑談スレなら大性交だね

統合するのは悪いことではないと思うけど、
今回の統合はちょっと無理があったような気がするね。

サーバが飛んで、スグにできたこのスレは、意外なほどの発言数になり、
質問スレ、工作スレにつぐ勢いだった。しかし内容は雑談っぽいものばかりだった。
つまり、FPGA関係の技術者も雑談がしたかったということじゃないかな。
すなわち、従来通り「FPGAのスレ」　「Verilog, VHDL等の言語のスレ」　そしてこの
「雑談スレ」があればOKという感じがするね。
>>1立てた人、どうよ?

RTL記述とかって、ソフトと違って人口少ないじゃん。
そうすると、こういう掲示板で仲間と話せるってすごくうれしいんよ。
結果的にみんなが自分の仕事にモチベーション持てるなら雑談も全然OKと思う！

>>459
そうそう、全く同感ね。
ここは雑談スレとして、
技術的な相談や質問を従来の2つのスレで受け持つという。
次スレのタイトルには「総合」をやめて「雑談スレ」にする予定。

折角、１スレ見るだけですんでたのにな・・・・
雑談スレでもいい気もしないでもないけど、板的にはそう言うのいいんだっけ？
お気に入り増えるの嫌だから、このスレ消化したら消してしまいたい。

1だけど、複数スレ見るのが面倒＆両方過疎スレだったからいい機会だと思って統合したけど
その結果、見るスレが増えるのならこのスレはいらないね。くそすれたててすみません。

誰が許すか！死ね。

>>463
はぁ？

>>462 (=1)
旧スレ2つの復活本人です。

>その結果、見るスレが増えるのならこのスレはいらないね。
そんなこと無いと思いますよ。
このスレの最初の頃、どんなスレになるか見ていましたが、
内容は雑談っぽいものばかりとは言え、
意外なほどの発言数になり、質問スレ、工作スレにつぐ勢いでした。
ほんとに>>459の言うとおり、
「FPGA関係の技術者も雑談がしたかったということ」だと思いました。
なので、平行で行けばいいと思います。
スレを2つ見るのも、3つ見るのも、時間はかからないと思いますよ。

ハードウェアらしく、コンカレントにいこうぜ！

　　　　,r´⌒ヽ,⌒ヽ,ヽ
　　　(⌒)､　　 .人　 λ＼､ .＿＿___
　　　 ＼. ＼　　　　、　ヽ.／ ー 　ー＼
　　　　 |＼　＼ 　 　ヽ.／　（ ●）　（ ●）
　　　　 |　 ＼　 ＼　／　　　　　（__人__） ＼　 はいはい、どーも雑談スレですみませんでした
　　　　 |.　　 ＼　 　|　　　　　　　｀ ⌒´ 　　|
　　.　　 |.　　　|.＼_ノ＼ 　　　　 　　　　　　/
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　　.　　 |　　　)　　.|　 　　　.　.￣￣
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　　　　 ／ 　/ /　ヽ,
　　　　(＿_ノ　 ヽ、__つ

>>467
もうこのスレのマスコットだなｗ

ということにしたいのですね。

>>466

　　　,r´⌒ヽ,⌒ヽ,ヽ 　　　　　　　　　　　　　　　　　　　,r´⌒ヽ,⌒ヽ,ヽ
　　(⌒)､　　 .人　 λ＼､ .＿＿___ 　　　　　　　　　(⌒)､　　 .人　 λ＼､ .＿＿___
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　　　(＿_ノ　 ヽ、__つ 　　　　　　　　　　　　　　　　　(＿_ノ　 ヽ、__つ

はいはい、どーも雑談スレですみませんでした
はいはい、どーも雑談スレですみませんでした

ちょｗｗｗ

でもロジック面積（スレ容量）2倍喰っちゃうぞｗ

>>470
それはコンカレントではない。パラレルだよ。

>>471
倍クロックでそのブロックで動かして、時分割で使えばおｋ

　　　　　　　　 し!　　　　　_　　-──　‐- 　　､　 , -─-､　-‐─_ﾉ
　　小 童　　　 /／￣＞ ´ ￣　　　￣　　｀ヽ　 Y　 ,　 ´　　　　　） 　 童　え
　　学 貞　　　 L_　／　　　　　　　　　　　　　 　 ／　　　　　　　 ヽ　 貞　 |
　　生 が　　　　/ '　　　　　　　　　　　　　　　　'　　　　　　　　　　 i　 !?　マ
　　ま 許　　　 /　　　　　　　　　　　　　　　　 /　　　　　　　　　　 く　　　 ジ
　　で さ　　　 l　　　　　　　　　　 ,ｨ/!　　　　/　　 　/l/!,l　　 　 ／厶,
　　だ れ　　 i 　 ,.lrH‐|'|　　　　 /‐!-Lﾊ_　　l　　　 /-!'|/l 　 ／｀'ﾒ､_iヽ
　　よ る　　　l　 | |_|_|_|/|　　　 / /__!__ |/!ﾄi　　　i/-- ､ ﾚ!/ 　 /　,-- ﾚ､⌒Y⌒ヽ
　　ね の　 　_ゝ|/'/⌒ヽ ヽﾄ､|/　'/￣｀ヾ 、ヽﾄ､Ｎ'/⌒ヾ　　　　　 ,ｲ￣｀ヾ,ﾉ!
　　 l　は　　「　　l ′ 「1　　　　　　 /てヽ′|　|　|　 「L!　　　　　' i'ひ}　　　ﾘ
　　　　　　　 ヽ　 | ヽ__Ｕ,　　　　　 ､ヽ シノ ﾉ!　!　|ヽ_､ｿ,　　　　　 ヾシ _ノ　_ﾉ
-┐　　　　,√　　 !　　　　　　　　　　 ￣　　 ﾘ l 　 !　￣　　　　　　　￣　　 ７/
　 ﾚ'⌒ヽ/　!　　　 |　　　〈　　　　　　　_人__人ﾉ_　 i　　く　　　　　　　 　 　 //!
人_,､ノL_,iノ!　　/! ヽ　　 r─‐- ､　　 「　　　　　 Ｌ_ヽ　　 r─‐- ､　　 u　　ノ/
　　　　　　/　 /　lﾄ､ ＼　ヽ, -‐┤　 ﾉ　　キ　　　 了＼　 ヽ, -‐┤　　　　　/／
ハ　キ　　{　 /　　　ヽ,ﾄ､ヽ/!｀ｈﾉ　　）　　モ　　　　|/!　「ヽ, `ｰ ／）　　 _　‐'
ハ　ャ　　 ヽ/　　 r-､‐'　// / |-‐ く　　　 |　　　　 ＞ / / ｀'／／-‐､　　　　／
ハ　ハ　　　 ＞ ／＼＼// / /ヽ_　 !　　 イ　　　 （　 / / ／／　　/　`ｧ-‐ '
ハ　ハ　　　/　/!　　 ヽ　　　 レ'/　ﾉ　　　　　　　　＞　 ' ∠ 　-‐　￣ノヽ　　　/
　　　　　　 {　 i　l　　　 !　　　　/　 フ　　　　　　　/　　　　　-‐　/￣/〉 〈 ＼ /!こっちもよろしくな

ここのどー読んでもover五十路くさいおっさん連中が童貞？
チンカスたまってんのか？しろーと童貞は居るのか？

21さいどうてい居ます

28歳真性童貞です。

いるのかよ。

ニュートンさんに謝れ、全力で謝れ

やっぱあれほどの偉人ともなると違うな･･･

33歳まで童貞でしたよ。

宗教上の理由ということにしておけば

魔法使いになるための第一歩ですだ

たしかにエロへの執着がなければもっと遠いところへ逝けたと思う

数学者は結婚すると駄目になるそうな。

verilog書き程度なら変化無いだろう

名前忘れたけど、どこかintelと組んで22nmプロセスで超高速FPGA出すらしいな。

アクロニクスな

別に組むっていうほどじゃないだろ。

おお、intelがFPGAに手出すのか。

手始めにFPGAのダイ買って
デュアルダイ構成にするみたい。

んで会社買収してウマウマ。

サーバやハイエンドPC向けCPUに演算用の大規模なヤツを
組み込んでくれたりすると、AMDから乗り換えるかもだ。

インテルがFPGAに手を出したんじゃなくて
他社からの受託製造ビジネスをインテルも始めたってこと

自家用CPUだけじゃ、工場回せなくなったのか？

インストラクションをカスタマイズできるなんて胸熱だな

いや、それはねぇからｗ

マイクロコードを書き換えるんだ

コンパイラは作り直しですか？

そもそもFPGAなんかじゃ全然周波数稼げないからなぁ
数万の超並列って強引な暗号解読くらいしか用途なさそー

３GHzで動くZ80とか68000とか嬉しくね？
CP/Mとか動くんだぜ。

速過ぎて問題起きそうだな

バス幅32bitに拡張してキャッシュ積んで
パイプライン式にしてってやってけば
ちゃんと高速で動くものができるんだろな。
（3GHzは無理だけど）

ただ、もはやそれはZ80、68000とは呼べなさそう。
互換コードを実行できるナニカだな。

下手すればエミュで充分な速度が出せる気がする。
68000コードって結構クロック食うから遅いし、
CPU単体のエミュなら2GHzのC2Dでもそこそこの速度で動くんじゃね？

68000動かして嬉しいっつったら、個人的にはX68k位かなぁ。
まぁ、AthlonXPで100MHz相当を楽に出せるとはいえ、
今更X68kですることって別にないしなぁ。
STed2が動くのは嬉しいけど、キーが足りなくて操作できないし。

3GHzのZ80で思ったんだけど、いまどきのメモリって1nsとかで動くの？

>>504
メモリは無理だがレジスタなら大丈夫

レジスタだってメモリだよ。

>>506
半導体用語なら。
マイコン用語では区別される。組込み屋に言ったら殴られるｗｗｗ

>>506
レジスタだとアドレスデコードの遅延があまり絡まないから速いんだよ

今Cpuで行っている32bitの乗算をFPGAで行えないかと考えています。
FPGAで処理速度とか実用的に使えるものでしょうか？

Microsemi Unveils 65-Nm Embedded Flash Platform
http://www.actel.com/company/press/2010/11/8/

>>509
今ＣＰＵが何かによるが
パイプライン式に実行ならＯＫ、レイテンシ重視ならＮＧ

>>511
SHです。CPUの負荷を減らせないかと考えてます。

乗算なんて外部とやりとりするロスで相殺されるだろｗ

2chのtripの解析をFPGAで行えないかと考えています
FPGAで処理速度とか実用的に使えるものでしょうか？

>>509
今デスマ中なんだが、ISEのP&R待ちでヒマだったから、
Synplifyで試してみたよ。
乗算器の前後にFFを置いて、32bit*32bit=>64bitで合成

xc5vlx30ff324-1
DSP48E　4 uses で 670.3 MHz

xc3s200aft256-4
MULT18X18SIO　4 uses で 182.4 MHz

>>514
今のトリップ解析ソフトでも特殊命令駆使してるから十分速そうだからなぁ。
単純に置き換えだけじゃFPGAのが負けるんじゃない？
解析回路を一個のFPGAに100回路作り込めればいいけどね、
労力を考えたらPC並べた方が楽だわな。

>>514
DMAでFPGAにデータ置いて、乗算した結果をまたDMAで読み出せば？
DMAの転送時間ならデータ量が分かれば速度比較できるでしょ。
データ転送している間に計算終わるくらいの能力はあると思うので。

FPGA内部に格納しきれないデータ量であれば外部メモリつなぐしかないから
レテンシ気にしたりデータの並びを考えたり面倒くさそう。

乗算だけをやらせるとして、何並列でシステム設計できるか次第だろう。
10や20ぐらいじゃインターフェイスだけで無駄に終わりそうだが。

乗算がネックってどんなシステムなんだろう？
３Dなら専用チップ使おうよ。

>>514
http://jchblue.blogspot.com/2010/04/results-for-sha1-md5-on-hd5870-and-new.html
tripの解析はそろそろグラボに対応するんじゃない？

VGAの演算能力は、単純処理向きだけど馬鹿速いからなぁ

SuperHってDSPブロック持ってるやつもあるよね。それ使えないの?

>>514
昔、鳥屋基板とかあったよな。
http://www.neko.ne.jp/~freewing/fpga/des_tripcalc/
ここでもやってるみたいだけど、結局C2DあたりでFPGAと逆転したみたいだしな

>>523
データ同時照合数(100)で稼いでるのかｗ
計算自体は遅くてビックリ

http://www.itmedia.co.jp/news/articles/1010/28/news069.html

ハード屋すくなくとも多くの回路屋とはまったく違ったところで競争されるスパコン競争
ノードつなぐだけ。回路敵にはまったく何の新規性もなし(ソフトも同じだと思うけど)。こんなん競い合う意味あるのか?
実際こんなもん使って製品開発ヤル分野なんて核兵器開発ぐらいしかないしな。

蓮舫乙

＞実際こんなもん使って製品開発ヤル分野なんて核兵器開発ぐらいしかないしな。
理系にあるまじき発言だな

２番じゃだめなんですか？と馬鹿な質問したren4は死ねばいいけど
実際問題としては競い合う意味はないと思う

実際、スパコン開発なんてどこも嫌気がさして、国につきあってるの富士通だけじゃん。
日本でスパコン開発できる能力あるのはNEC,日立、富士通しかないのに、2社撤退、富士通頼みで箱物に金つぎ込むだけか？
http://sankei.jp.msn.com/science/science/100929/scn1009291151000-n1.htm
結局、最後は土建屋に金が回ると。
同じ技術に投資するなら軍事と宇宙開発のほうがよっぽどいいと思うわ。こっちのほうがよっぽど裾野も広い。
コンシューマ部品並べるだけのスパコン開発なんて今や意味なし。
このさき、富士通は、まだ国とのおつきあいし続けるんだろか？NECはおつきあいが重荷と判断した。サービス業にシフトしてる富士通は、ヒット商品もないし、
ハード屋の余剰人員をどうしようもなくて国家事業にすがりつくのか？

チャンコロなんか単に並列処理増やしただけの糞スパコンこさえて、石炭火力発電所の電力で動かすんだろうから、偏西風流れてくる日本としては迷惑千万だ

>>527

開発業務で計算機シミュレートに日々携わってるなら普通は>>525の言うとおりってことが普通にわかるはずだが、
今のスパコンの使い道。こんなもんは理学研究あたりにしか使えない。独自プロセッサ使ったやつなんて独自言語とか。んなもん誰が使うかよ。
だいたい工学分野のシミュレートってのはおおよその方向性を手間暇かけずに確認することこそ意味がある。
んでスパコンの能力使い切るようなシミュレーションしようとすると、逆に実機つくるより手間がかかったりする。
まともに意味があるのは気象予測の精度上げるとか、実際に爆発させるわけにいかない核開発。
ノーベル受賞者がスパコンの予算削減で文句言ってたが、スパコンが製品開発に直結する分野なんて今や無い。
役に立つのは学問分野だが、それも、最高速のスパコンなければ何もできないなんてのは幻想だ。

日本が核持つ決意固めるなら話しは別だけどな

そもそもコンピュータの発明は
弾道計算という戦争目的で成された歴史があり

>同じ技術に投資するなら軍事と宇宙開発のほうがよっぽどいいと思うわ。こっちのほうがよっぽど裾野も広い。

はげどう

核持つなら絶対必要だよな。
チャンコロは日本標的にした核ミサイル開発してると思うと、単にスパコンの計算能力だけの話しじゃない。
日本も核武装してその開発課程でのスパコンの開発競争もやるべきだと思う。
そうじゃなきゃホント意味ないから。

スパコンは研究室のおもちゃでしかないからなぁ、金使うだけ無駄だ。
クラウドでも間借りしておけ。

核を実際に持つかどうかは別にして、潜在能力は培っておきたいもの。
でもそろそろ天気予報方面以外の応用が著名化しないものか。

>>530
そんな調子だからいつまでたっても良いように使われるだけの理系馬鹿で終わる。
もっとシタタカにならなきゃだめよ。
口が裂けても「この程度しか用途がございません」なんて言うもんじゃない。
こじつけでも無理やりでも、文系を丸め込めるような用途を列挙してやるんだよ。

>>536
お前か
国の予算食いつぶしてるのは

「ロジックが見えないと気持ち悪いんですけど」

>>537
食いつぶし？国からの金なんて現段階でも主要国中で最低ランクですがな。
ttp://www8.cao.go.jp/cstp/project/kenkyu/haihu7/siryo1-3-4.pdf

そんな調子だから、いつまでたってもそんな生活水準に甘んじる結果になってんじゃね？

だからと言って、トップ500のトップグループでも頭一つ飛び出たC/Pの悪いマシンを作ることを
正当化する理由にはならないな。TSUBAME2のC/Pと比べてみろ。

いまさら辞めても違約金が発生するだけだがな

富士通・三菱・日立・東芝・ＮＥＣそろそろ居なくなっても誰も困らないから解散してくれ。
代わりにグーグルやマイクロソフトのようなソフトメーカーが日本にも欲しいとこだ。

>>540
別にC/Pなんてどーでもいいさ。
そんなにカリカリしなさんな。どれだけの税金をドブに捨てていることか
お前さんが知ったらぶっ飛ぶようなことが他の分野で堂々と行われてる。
いくらC/Pが悪かろうと、この世界じゃちゃんと「ブツ」が出来るんだし、
使ってる金も微々たるもんだ。

＞グーグルやマイクロソフトのようなソフトメーカー
それはアメリカ様のOKが出ないから駄目よ。

やっぱり敗戦国ニッポンは、USAに頭が上がらないでしょうか?

TRON騒ぎみてりゃ分かるでしょ。
別にBTRONが特別良いものとは思わないけど、別に政治が介入して叩き潰すが
ごとき行動を取るほどの物でもなかったはずなんだけどね。
あのおかげでITRONさえ「使っています」というのを言うのをはばかられるような
日陰OSになってしまった。
結局各社の内部で脈々と使われ続けて、組み込みOSでは実はかなりのシェアを
占めているけど、ほとんどどこも紹介も報道もしないしね。

はやぶさ君もSH-3にμITRONだっけ、そういえば。

へー、そうなんですか。
そのTRONというのは、マイクロソフト様のウインドウズ様と比べて安定なのでしょうか?
ウインドウズ様は、停止されるのは1日に1回程度と優秀です。起動も5分くらいと高速ですし、
メモリだって普通に使う分には、4GBもあれば十分という、コンパクトOSなんですが。
ほぼ毎週のようにバージョンアップがあるので、ネットに接続してウィルスが来ても、大丈夫ですよね。
もともと遅いので、ウイルスから守るソフトを入れても、動作速度は殆ど変わりません。

ウインドウズもCEとかEmbeddedとか色々あってな

スレチ

>>546
ネタでいってんの？
ラウンドロビンタイプのホントの計算処理用OSと、組み込みのRTOSを同じ土俵で比較してどーするよ
いっかいOSなしでH8あたりでプログラム組んでみ。その上でHOSでもやってみるとか。HOSがどれだけ労力避けるかすぐにわかるから。
割込みを一括管理してくれるだけでもどれだけ便利か。全くOSなしでやるのは車輪の再発明そのものだよ
。モニタ以上のことは必要なくても組込みOSを使う意味はある

>>549
>HOSがどれだけ労力避けるかすぐにわかるから。
ん?

何を疑問モッテンの？OS使うのは一にも二にも余計な労力省くこと。

スレチ

>>549
Windows をくそみそにけなしていることに気づけ。

>>544
USAだけじゃないだろ。
英、仏、露、中、韓も戦勝国だ。

TRONに関しては、そもそもOSと呼ぶのが憚れるシロモノだ。
割込みテーブルに毛が生えたモニタに過ぎない。
SH/166MHzでも動くけど、基本的な発想は8bit/20MHz時代のまま。

韓はちがうだろｗ

>TRONに関しては、そもそもOSと呼ぶのが憚れるシロモノだ。
>割込みテーブルに毛が生えたモニタに過ぎない。
いくらシナチョンかぶれとはいえ、そこまで無知だとは思わなかった

>>555
ついでに中も違うけどね。

>>554
μＩＴＲＯＮのことかな？

いつから韓が常任理事国になったんだ?

正直、「侵略者」である政府を持つ中国が常任理事国の資格を持っている事が不思議。
中華人民共和国って戦前から中華民国と国共内戦を繰り返していた解放軍が
戦後に（対外戦争で疲弊していた）中華民国を倒して成立した国だし、
当然ながら戦勝国ではない。
というか、第二次世界大戦時には勢力こそあれど、存在すらしていなかった国。

現ロシアも第二次世界大戦時には存在してなかったよ

無知って怖いな

おれはむしろムチムチのほうが(ry

回路が大きくなり過ぎてFPGAの中がムチムチになってしまった

ぽちょむきん

>>564
とてもデジタル屋とは思えない表現だｗ

回路記述が下手すぎてムチムチの場合もあるから注意ｗｗｗ

無知無知よりガチムチの方がウホッ

無知との遭遇・・・・採点者

I know 無知.

哲学だねえ

アメと無知

回路屋とソフト屋、ハード屋を一人でやってる人はおらんの？

アルゴリズム屋　兼　ハード屋　です。

白金カイロでぽっかぽか
Zippoバージョンもあるでよ

>>573
回路とハードの違いがよくわからんが、
規模小さい開発だとたくさんいるだろう。

で、大規模開発になると、全部できる人でも、
システム設計の立場でしきる業務がメインで、
やったとしてもエンジニアリング業務はほんの一部だろうな。

回路図屋と、実装やるハード屋かなぁ?エスパーすると。
全部自分でやってる。
ハード/ソフトで分けるのではなく、機能モジュールごとに担当を分ける
べきだといつも思う。駄菓子歌詞、日本の大手電機メーカは、部門どころか
子会社がハード/ソフトで分かれてしまってるからなぁ。

大手でも弱小部門だと人がいないから一人であれもこれもやってたりもする。
回路図作るし、プログラムも作るし、筐体の設計もやるし、
取説も書くし、社内認定のための試験なんかも。

アルテラは別としてザイリンクスチップの半田とかコテが無鉛未対応で
ROHS対応になって苦労している。

やはり大手ソフト屋が大半でハード関係は中小子会社に丸投げって事か
基板は全て外注なんだが、データ渡してって所は少ないのかな
実装は試作を兼ねてやってる所もあるみたいですね。

ノ○ノみたいな書きようだな

ttp://blog-imgs-30.fc2.com/m/o/u/mousouteki/PIC17B2C3B9A9B8E5.jpg

だははｗ
福島千里のサインはユニークだね。

このこ、知的レベルは健常者の範疇なのか？

アスリートは筋肉に酸素が逝くから脳は低酸素状態になる
100mや200m全力疾走した後にインタビューされてみろ
おまいら運動不足だったら声も出せないぞ

今の子は、
漢字の「つくり」と「へん」をスペースあけて、等間隔で書くんだよね。
読めんわ!!

昔の子は、目の前の一人二人をもって全体を見たことにせよ、と習ったのかな？

分野は違えど、何かを究めるとはスバラシイことだ。
我々もがんばろう！

>>585
「言侖王里言殳言十」

いや、つくりとへにスペースを空けるのか・・・こうか？

「言　侖王　里言　殳言　十」

>588
ぎゃぁあああｗ

これは読めないｗ

そんなことより、ｳﾁの妹のｺﾄなんだけどさぁ
妹がﾊﾞｶでさぁ・・・

かまわん、続けろ

こんなに可愛いはずがない

そろそろクリスマスだな

脳内妹とか脳内クリスマスとか

クリスマス中止のお知らせ

日本のFPGA界をしょって建つ人達が、こんなことで良いのでしょうか?
クリスマスもデスマーチなのはわかるけどさ。

仕事があるだけまし

そうですね。

ttp://player.vimeo.com/video/16697402
ttp://player.vimeo.com/video/16553832
ttp://www.nicovideo.jp/watch/sm11876236

こういうのってFPGA制御だよね？どのくらいの規模の石で作ってるんだろう？
この板の人達ならきっと家族ｻｰﾋﾞｽで日曜大工で作ったりするのかな？
きっと>>597って点燈ｼｰｹﾝｽをｺﾞﾘｺﾞﾘと愛娘の為に作ってﾃﾞｽﾏなんだろうなぁ。
ほほえましいなぁ。 父ちゃんｶｯｺｲｲ！♪

この程度なら8bitマイコン＋IOエキスパンダで十分

多分、PCのソフトで拡張I/Oを繋いで制御してる。

拡張I/Oつかパラレルあたりでも充分では？
PCからはパターン情報を出して、それをデコードする回路があれば出来るだろ。

拡張I/Oって誤解があったかも知れんけど、
LAN対応の制御ユニットが市販されてるからそういうの使ってるでしょ。

>LAN対応の制御ユニットが市販されてる
その中にFPGAが入っている。

そうとは限らない

最近じゃ専用の石を起こすってのはまず無いから、
汎用のマイコンかFPGAのどっちかだろうけど。

教えてください。

Symmetric Rounding to Zero と Symmetric Rounding to Infinity　です。

Symmetric Rounding to Zeroは、ゼロに向かって四捨五入することだと思います。
数直線に描くと、->->->->-0-<-<-<-<-という感じです。

Symmetric Rounding to Infinityがわかりません。
数直線に描くと、->->->->-0->->->->->-というイメージでしょうか?

>>608
2の補数表現で最下位bitを０にして見ましょう。
10進数に直すと・・・

浮動小数点数の丸めモードの話?
無限大は+-の2つがある

あ、なるほど、無限大って、「大」だから大きいのばかり考えていました。
納得。ありがとう。

truncate
fractional
decimation
interpolation
interpolated　　　こんな単語を調べていました。

>>611
それってDSPがらみの話？

>>612
スルドイですね。デジタルヒルターの関係です

Ｄ・Ｓ・Ｐ！！Ｄ・Ｓ・Ｐ！！

chipscope proで教えてください。
ILAコアを、CoreGenで生成してHDLにインスタンシェートする方法を試しています。
無事に波形まで出せるのですが、bus信号名などがChipscopeに引き継がれないため
DataPort[32]〜DataPort[0]とかの無味乾燥な信号名になってしまい、
波形解析ができないでいます。
インサーターでやるときは、cdcファイルを読み込ませることで
信号名は付いてくるので問題ないのですが、インスタンシェートする方法だと
どのようにして信号名をchipscope上で表示させるのでしょうか?

チップスコープの件、越年になるのか。
まあ、俺は使ったこと無いから分からないけどな。

>81
土木先進国!! ... ?

三か月以上前のレスに返信ってｗ

あけおめ！

ﾒﾘｰさんがにち！

ねぇ、しよっか（はぁと

いつか きっと

軽石は復活する。

きゃー

　　　　　　　／ ⌒　　⌒＼　　　　　
　　　　　 ／　（⌒）　 （⌒）＼　　　
　　　　／ 　 ///（__人__）///＼　２万円のおせち料理が半額だったお
　　 　 |　　 u. 　 `Y⌒y'´　　　 |　　これでお正月はばっちりだおww
　 　 　 ＼ 　 　 　 ﾞー ′　　,／　　
　　 　 ／　　　　　　　＿＿|__＿　　
　　 　| 　　ｌ..　　　／l　ｸﾞﾙｰﾎﾟﾝ`l　
　　 　ヽ 　丶-.,／ 　|__　おせち _|　
　　　　/`ー､＿ﾉ　／　￣￣￣／　
　＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
　|＼　　　　　　　　　　　　‖　　　　　　 ／|
　|　 (￣肉)＿/￣V￣ヽ_.‖＿＿＿__∠　 |
　|　　(￣肉)　| 手| 手 | ‖　　i＼ﾁｰｽﾞ|　 |
　|　　|｀ー´　　| 羽| 羽|.‖-ー､＼.＼ /l　 |
　|　　|(￣肉)　| 先| 先|‖ ﾊﾑ )　 ＼l/l　 .|
　|　　| ｀ー´　　ヾ」^ヽﾉ‖ヽ＿ﾉ　　　　|_＿|
　|＼￣￣￣￣￣￣￣‖￣￣￣￣￣　.／|
　|　┌／⌒⌒⌒⌒ヽ.‖￣￣￣￣￣￣| 　|　　　　　　　
　|　 (　　　(　　　ヾ　)‖　　　　　　　l⌒l| 　|
　|　 |＼　　残飯 　 /‖　　　　　/￣|　.||　 |
　|　 | 　ヽ　　　　） ﾉ‖　　く｀ヽ、ﾞi.肉ヽ　)　|　
　|　 |　　 ﾍ　　 ノ　|‖ 　　 .＼ ＼ゝ　 |　|　|　 　　┼ヽ　 -|r‐､.　ﾚ　|
　|　 |　　　 ｀ー^ー'‖　　　　　｀ヽﾉ ￣�Y　 |　　.　ｄ⌒)　./|　_ﾉ　 __ﾉ
　￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣
実際に届いた残飯
http://image.tabelog.com/restaurant/images/Rvw/6265/6265796.jpg
これが来るはずだったのに…どうよ？
http://image.tabelog.com/restaurant/images/Rvw/6266/6266038.jpg

大きいデータをエディタで細かい修正する時ってどうしてる？
１GBぐらいあるネットリストだと、vim等で開くだけでも時間がかかる。

vimなんか捨てて、vi使え!

diff
sed
awk

>>626
お前完全に遅れてるわ。
今は動画データを直接バイナリエディタでいじくったり出来る時代。

Dump4w

つ　ttp://www.szkwjp.com/index.html

>>627
viなんて使うな、ed使え。

EDだから使いものにならないﾉﾀﾞ

VHDLおもしれぇ、マジで。
ずっとソフトやってたんだけど、今は合成される回路意識しながらVHDL書くのが超楽しい。
いかに効率よい回路（クロックや回路規模等）にするかであれこれ考えるのが至福すぐる。
同じような処理でも、書き方によって違う合成結果を出してくる。
年頃で扱いに手を焼くかわいこちゃんみたいだぜ＞XST
最近、どう書いてあげたら喜ぶのか、ツボがちょっと分かってきたぜ。

打鍵数の多い言語がスキなんですね。

>ずっとソフトやってたんだけど
VHDLも実質はソフトだから。

>合成される回路意識しながら

っていうのは良い心がけです

>>635
はぁ？そんなこと気にして設計してんの？

と、ソフト屋さんくずれが言っております。

気にしなくていい程度の設計なら気にしなくていいし、
気にしてスキルアップを図ろうとか考えなければ、気にしても仕方ないし。

出来上がりを意識してる方が、
変な挙動に悩まされたりする事が少なくなるし、
トラブルが起こっても対処しやすい。

と純然たるソフト屋も思ってる訳で。

それもそうだけど、

　　今日で「祝!! 禁煙1年達成」の俺が通ります。
　　ソフトやHDL書きながら、パカパカ吸っていたのだが・・・・。
　　自分で自分を褒めたいです。
endmodule

記念に喫煙しようぜ

>>639
気にしてない人の回路は、正直ソフト書いてるとしか思えない。
30段くらいのステートマシン書いてたり、非同期の回路規模が大きすぎたりで
こんな周波数で動くか！って設計してくれる。

特にVHDLではなくVerilogで書いてる人にその傾向が有るような気がする。
思い過ごしかもしれないけど。

>>640
うむ。
吸った事がないんで、どのくらい凄いかわからん。。。

とりあえずステートマシンだけ覚えて、最初はソフトとまったく同じように書いた、マジで。
そしたら7MHzくらいでしか動かないとかぬかしやがった。
そもそもRTLってナンなんだよ！ってキレて調べたら分かった。
ちょっと感動。
レジスタとレジスタの間は、長くなればなるほど崩壊し易くなる吊橋のような脆く危ういもの。
そう、俺らは不安定な足場で一歩一歩確かめながら歩みを進める登山家のようなものだ。
一歩踏み違えば、滑落･･･！！
一箇所でも動作周波数を満たさなければ、他での成功はすべて無に帰すんだ！

なぜおれらはそんな危険を冒してまでHDLを書くのか？


無論、そこに仕様があるから。

　次の方、どうぞ。

>>642
Verilogの謳い文句が、「Cプログラマーでも回路設計ができる！」とかじゃなかったけ？

>>643
目指すはFPGAの内部構造を理解した設計だな。
LUTの入力数は○○本だから入力数△△本だとLUTは☆☆段になる…
とか考えるようになったら立派なFPGAヲタク。
（実際には論理合成で大分変わるから、そんなカッチリ決まらないんだ。。。）

あと、I/O周りは各社色々と罠がある。
ピン配置決める時は神経を尖らせてデータシートを熟読すべし。

>>645
ソフトが得意な人にとっては記述しやすいんだろうなぁVerilog。
でも、こっちの仕事増やすのはやめて…

>642>645
組むだけなら組める。
ただ、それが高速で動くかどうかは別。
それはVerilogでもCでも同じ。

>647
確かにVerilogは「変数」を「代入」や「加減算」したり、
「関数」を「定義」するような感覚で書ける。
だからこそCプログラマには取っ付きやすいけど、それが落とし穴なんだろうなぁ。

>>634
おまいは回路図をCADで書くとソフトだという気か？

HDLはソフトだけど、回路図はソフトじゃないでしょう。

HDL＝ハードウエアを設計する言語。
つまりハードをHDLという言語で表現しているにすぎない。
回路図はJISやMIL規格の記号で表現している。
つまり、記号で表してるか、文字で表現しているかの差でしか無い。
つまり、HDLで表現された、ハードウエアの設計。

ソフトかハードか聞かれたら、ファームと答えればいいじゃないか（ｷﾘｯ

HDLを書いてても、頭の中じゃMIL記号とかを
イメージしてしまっているのですが、
そういう方はいませんか？

MIL記号もトランジスタが並んでる回路図と比べればより”ソフト”な表現だよね。
HDLはMIL記号の羅列よりはきっと”ソフト”な表現だと思う。

いわゆるソフトウエアだって、物理的に存在するプログラム領域の接続形態を
記述しているだけだと思えば”ハード”かもしれない。

>>653
ノ

音楽ソフトという言い方があるくらいで、人によってソフトの概念が違うんだな。
FPGAの部品がハードで、中身のコンフィグデータはソフトと考える人が居ても
別段不思議はない。

ソフトウェアは、
テキストエディタで動作内容を文字で書いて、コンパイルし、フラッシュに書き込む
　→　マイコンソフト作成も、FPGAのHDL書きも、作業は同じ　→　どちらもソフトウェア

参考
ソフトウェアやってる人の特徴(一部の人を除く)
・半田ごて使ったり、工作するのが苦手
・オシロなどの計測器が使えない、もしくは使いたがらない(ハードウェア知識に自信がないから)
・LEDとスイッチでできるデバッグを、chipscopeやICEでいと無理と言う。
・全部PC画面上で済まそうとする。
・同じ1MHzなら、矩形波も正弦波も同じだと思っている。
・部品の選定をしない、できない。

HDLをソフトウェアって言ってるやつは
まともなソフト書いたことないやつだから気にするな

ここ数十年のソフトは、コードをハードみたいに扱う方法を模索しているよ。

状態遷移が20とか30とかあると、ダメなの?

>>660
場合による。
ステートマシンで記述すると、デフォルト設定では大抵OneHotで生成される。
ということは状態遷移の数だけ信号が生成されるわけだ。
んで、そのステート信号がステートマシン内の出力信号に使われる。

FPGAは1セルのLUT入力数が決まってる。
それ以上になると、隣のセルのLUTをカスケードに接続して回路を実現する。
入力数が増えるとLUTの段数が増えて遅くなる。

ステート本体と出力信号を別プロセスで記述していれば
状態遷移の数が増えてもあまり影響はないけど、
そんなステートマシン組む人はステートマシンの中に
出力信号やカウンタも記載してる。

これだと周波数遅くでしか動かない。

説明ヘタだけど、こんなんで分かるかな？

>>661
ありがとう。こういうことかな。

動作が速くできない例
　　if( s==1 )begin　　　　　　　// 中身1
　　　　if( zzz==aaa ) begin
　　　　　　LED <= { bbb, 4'b000 };
　　　　end else begin
　　　　　　LED <= { LED[6;0], SW_in };
　　　　end
　　　　s=2;
　　end else if( s==2 ) begin
　　　　　中身2
　　　　s=3;
　　end else if( s==3 ) begin
　　　　　中身3
　　　　s=4;
　　end else if( s==4 ) begin
　　　　　中身4
　　　　s=1;
　　end

速くしやすい例
　　if( s==1 )begin　　　　　　　// 中身1
　　　　s=2;
　　end else if( s==2 ) begin
　　　　s=3;
　　end else if( s==3 ) begin
　　　　s=4;
　　end else if( s==4 ) begin
　　　　s=1;
　　end

　　if( s==1 )begin　　　　　　　// 中身1
　　　　if( zzz==aaa ) begin
　　　　　　LED <= { bbb, 4'b000 };
　　　　end else begin
　　　　　　LED <= { LED[6;0], SW_in };
　　　　end

　　if( s==2 ) begin
　　　　　中身2
　　end

　　if( s==3 ) begin
　　　　　中身3
　　end

　　if( s==4 ) begin
　　　　　中身4
　　end

>>662
そうそう。
イメージ的にはそん感じ。

たいていのコンパイラは最適化するからどんな記述でも同じ動作をするコードであれば結果は同じになるんじゃね？
状態数は4ビットレジスターで最大16だし、8ビットレジスターで最大256まで実現できるけど、
ロジック的にまとめられるところは最適化でまとまるからコンパイル結果はビット数はすくなくなるよ。

もうちっと高速化するにはこんな感じかな。

//シフトレジスタ式のステートマシン（OneHot）
　　if(s[0]=='b1)
　　　　s[1]='b1;
　　else
　　　　s[1]='b0;
　　
　　if(s[1]=='b1)
　　　　s[2]='b1;
　　else
　　　　s[2]='b0;
　　
　　if(s[2]=='b1)
　　　　s[3]='b1;
　　else
　　　　s[3]='b0;
　　
　　if(s[3]=='b1)
　　　　s[0]='b1;
　　else
　　　　s[0]='b0;

//出力信号
　　if( s[0]=='b1 )begin　　　　　　　// 中身1
　　　　if( zzz==aaa ) begin
　　　　　　LED <= { bbb, 4'b000 };
　　　　end else begin
　　　　　　LED <= { LED[6;0], SW_in };
　　　　end

　　if( s[1]=='b1 ) begin
　　　　　中身2
　　end

　　if( s[2]=='b1 ) begin
　　　　　中身3
　　end

　　if( s[3]=='b1 ) begin
　　　　　中身4
　　end

各信号にはステートの1ビットしか与えられないので
ステートが思いっきり増えても影響なし。

>>664
それが違うから記述方法を気にしてるんだけどね･･･。

アンチヒューズ型は？

>>664
＞たいていのコンパイラは最適化するからどんな記述でも同じ動作をするコードであれば結果は同じになるんじゃね？
そんなわけない。

＞たいていのコンパイラは最適化するから
最適化の能力にもよるしな。
最初から最適化しやすいように書いてやるというのも大事なことよ

うお、ステートマシンを別processに分離してやるとイイのか！
今度やってみる。

>>670
ただし、メンテ性は格段に落ちるので
コメントを残すなり、ドキュメント書くなりして
後で見て分かるようにしておいてね。

あと>>665でも書いたけど
ステートマシンのエンコード方式を
カウンタ式ではなくシフトレジスタ式にするのも
動作周波数をあげるのに非常に効果的。
（ワンホット・エンコーディングって言うんだけど）

シフトレジスタでステートマシンのカウンタを作るので
当然のことながら容量的には増える。

もしかして、みんなテストパターン無しで書いてんの？

>>671
＞（ワンホット・エンコーディングって言うんだけど）
知ってる、知ってる。
いくつか方式があるんだよね。
さすがにこのあたりは合成ツールに気を利かせてもらいたいなと思ったりｗ

で、ｼﾌﾄさせて作ってたらｽﾃｰﾄ2と3の間にもう1個ｽﾃｰﾄが欲しいとか・・・言われない？

>>674
これは説明が悪かった。

実際にはちゃんとステートマシンとして記述する。
（Verilogは詳しくないのでVHDLで書く）

type state is (idle,s0,s1,s2);
signal s : state;
・・・
case(s)is
when idle=>
when s0=>
･･･
when others=>
end case

OneHotにするのは、合成ツールにステートマシンとして認識されれば、
合成ツール側の設定でOneHotにしてくれる。

ISEとかQuartusのレポートファイル見れば
ステートマシンのリストとか、どうエンコードされたか書いてるんだけどな。
出てこなければ合成ツールにステートマシンとして認識されてないというだけの話。

ワンホットって、どういう意味なのでしょうか?

カウンタ式ではなくシフトレジスタ式にすること = ワンホット・エンコーディング?
ワンホット = one hot　う〜ん。

ブロック図的なイメージで言うと、
組み合わせ回路の出力段にレジスタ(フリップフロップ)が
接続された構成の回路を、ワンホット型と呼びます。

ワンホット型：入力→(組み合わせ回路)→[F/F]→出力

この方式だと、入力信号がクロック1サイクル以内のばらばらなタイミングで、
組み合わせ回路に入力されても、出力信号が確定するタイミングが、
フリップフロップに入力されるクロックのエッジのタイミングになりますので、
ステートマシンのように、F/Fの出力が組み合わせ回路の入力に
戻ってくるような構成の回路を組むときに、組み合わせ回路の遅延時間が、
ほぼクロック1サイクル分の時間まで許容されるので、
組み合わせ回路の段数が多少増えても、
高速クロックでの動作が可能になります。

>>677
ありがとうございます。すみません、今ひとつわかりません。

ワンホット型でない回路というのは、どういう回路になるのでしょうか。

示していただいた回路、
>ワンホット型：入力→(組み合わせ回路)→[F/F]→出力
についてですが、
通常のクロック同期回路は、みんな　その形になると思うのです。
例えば、
入力---(組合せ回路)---[F/F]---(組合せ回路)---[F/F]---(組合せ回路)---[F/F]・・・・・
という感じです。

すみません、Wikipediaで調べてみました。
　　　通常counter　　　ワンホット型
状態0-----000----------00000001
状態1-----001----------00000010
状態2-----010----------00000100
状態3-----011----------00001000
状態4-----100----------00010000
状態5-----101----------00100000
状態6-----110----------01000000
状態7-----111----------10000000
こういうことですね。
全体の中で1つだけがアクティブなので「ワンホット」というイメージです(想像)。
ワンホット型は、状態の一択が出来ているので、スグに動けるけど、
通常カウンタ型では、上の3bit値を74HC138のようにデコードする手間がかかる。
しかし、"1"を移動させるのに、結構な回路が必要かも・・・・という感じですね。
74HC138デコードの処理時間　と　1bitだけonさせる処理時間　の釣り合いで
スピードが決まるという事でしょうか?

ワンホットが速度的に有利なのは、ステートを表すFFの出力を直に取るだけで住むからだったっけ？
他だと複数FFからの出力＋組み合わせ回路が必要になるっぽいしね。
あと、動くFFの数が少ないことで、消費電力的にも有利だったような･･･

非同期系の場合はメタステーブルの問題にも大きく関わってたと思う･･･
1bit変わるだけならシンクロナイザが要らないとかあったような･･･

とりあえず、今のところ、ステートマシンと中身をいっしょに書いてばかりいるけど、
合成レポートはいつもワンホットにしてきてる。
容量は特に問題にならないことが多い現代だけにそれがデフォルトなんだろうね。
設定で変えれるかもしれないけど。

http://www.yomiuri.co.jp/atmoney/news/20110122-OYT1T00931.htm?from=main2
新卒採用、ＴＯＥＩＣは７３０点以上…武田薬品

じゃぁ外大あたりの英語屋とってろ

Quartusなら次のように書けばone-hotになる。one-hot以外にもsequential, gray, johnson等がある。

type state is (idle,s0,s1,s2);
attribute enum_encoding : string;
attribute enum_encoding of state : type is "one-hot";

ステートマシンと中身分けて書くのってソースの見た目以外に意味あるの？
解釈としては同じだよね。
それとも合成ツールに何か指示をしてることになるのかな？
ステートマシンと中身を別モジュールにして階層構造の保存を有効にすれば、ステート信号のパターンを固定できそうだけど。

>>682
分けて書くことによって
最適化した書き方を出来るメリットのほうが大きい。

stateの中だとelse ifで終わるようなラッチ動作でしか書けないけど、
分けて書くとelseで終わる記述で書ける…ことがある。

それって最適化レベルを最弱にしているんじゃね？

書き方もいろいろあるけど、回路規模がどうなるかは
ツールによって違うと思うし、よかれと思ってやっても
ダメなときもある。
ってか、数百ゲート削るのにむきになるなよ。
それより読みやすいコードを書いてくれ。頼むよ。

if文のbeginを書いたり書かなかったりするんだな。
俺はデバッグの時に混乱するから面倒でも必ずbegin-endは書くようにしてる。

ぼくもそう。でないと、1行の時は書かないけど2行以上のときはbegin〜end
って
考えてやってられないから。いつも書くようにすれば、それで問題なし。

同じように、wireもいつも書くようにしている。
販売店の無料講習で、wireはデフォルトですのて書かなくてもいいです、
と言っていたけど、regだけ書いてwireを書かないと、文字の見た目のバランスが悪い。
本当は1本のregでも[0:0]と書きたいくらい。
module(
　　input wire [0:0] clock,
　　input wire [0:0] reset,
　　input wire [0:0] SW,
　　output reg [7:0] LED
);

　　if( aaa==bbb ) begin
　　　　LED <= { LED[6:0], SW };
　　end else egin
　　　　LED <= 0;
　　end
endmodule

>>687
SWは、直接取り込まずに、同期化してからの方が良くないか?

[0:0]って、どういう意味?　書かなくてもいいと思うけど。

あと、A = 15'b00_000_000000_000_0; とかありますけど、
4つずつでなくてもいいんですか?

＞あと、A = 15'b00_000_000000_000_0; とかありますけど、
＞4つずつでなくてもいいんですか?

この表記法は、単に見易くするだけだったと思うので。
信号の配列がそうなっていればそれでよいのではないだろうか？

そうなんですか、ありがとうございます。
なんと便利な。
ありがとう

clockとresetは１モジュールに１つづつしか存在しないものなんで、
[0:0]とかつけるのは違和感があるな。
クロック乗り換え回路だとclock_src,clock_distとかしたいし。

>クロック乗り換え回路だとclock_src,clock_distとかしたいし。
クロック乗り換えって、難しいですね。
難易度高いと思います。RS232CのUARTとのやりとりには、いつも苦労します。

「RS232CのUARTとのやりとり」にクロック乗換が必要っていうのがよく分からないけど、
もしかしてUARTのクロックにビットレートｘ16とか使ってやってるの？

>>694
×16してもしなくても、RS232のビットレートとクロック周波数は非同期じゃん

ん？UARTに何故クロックが出てくるんだ？

100MHz近くの超高速RS232Cなんじゃね？

100MHzのUART規格は無いんだけど、歩調同期転送の仕組みで100MHzに上げた場合受け側のクロックは最低400MHz必要だね。
大変だ。

さすがにその位の速度になると同期転送にするか、
何らかの方法で変調かけた方がいいよなぁ。

そうだね、配線帳にもよるけど、パラで速度落とした方が楽そうだ。

数GbpsのSATAとかPCIeも調歩同期のようなもの。
奴らはデータレートの半分のクロックで動作する。
立ち上がりエッジと立ち下がりエッジを両方利用すると共に、
クロックの位相を調整して適切な位置でサンプリングできるようにしてる。
ただ、ロックするのに時間掛かるから、
RS-232のように1バイトずつじゃなくて送りっぱなしにしないと駄目だけど。

>ん？UARTに何故クロックが出てくるんだ？
えっ?　何か変なのでしょうか?　UARTモジュールにclock不要ですか?
勘違いしているようでしたら、ぜひ教えてください。
ひどい言葉で私をいじめてください。

>>702
UARTモジュールに供給するクロックの話なら
＞×16してもしなくても、RS232のビットレートとクロック周波数は非同期じゃん
という文がおかしくなるだろ？
UARTの通信速度はUARTモジュールへ供給するクロックの分周関係にある事は君でも分かるかな？
分周関係って事は同期間系であって非同期では無いんだよ。
まぁ、歩調同期だから通信速度によってはきっちり割り切れない速度である程度はエラーレートで捨てるんだけどね。
その質問を真面目に書いてるならもう少し勉強した方がいいね。

>>702
CPUクロックからボーレート作らずに、真面目に9600の倍数のクロックを
UARTモジュールに与えてたらCPUクロックとは非同期関係になる。
（まぁ同期取るの簡単だけど）

そうじゃなくて>>703の言ってるようにシリアル信号とUARTモジュールの
動作クロックが同期してないって意味で言ってるんだとしたら、ちょっと違う。

>>702
m9ぷぎゃー
普通の速度の232cだと入力部分で一回FPGAグローバルなクロックでたたけば
後はクロックを明示する必要はないってことじゃね？

702です。みなさん、ありがとうございます。
みなさんのお話は、なんとなくわかりますが、腑に落ちません。
例えば、市販のボード上に50MHzの発振器が付いていました。
なので、FPGAのsystem clockとして、50MHzを使っています。
ここでUARTモジュールにclockを供給します。RS232の通信レートは、38400bpsです。
すると、38400の「2のn乗」倍のclockを供給する必要があります。
そうしないと誤差が出てしまいます。そんな時、くだんの50MHz clockから、
50MHzと0.038400MHzの最小公倍数になるように、DCMでM/D倍する、ということですよね?

マイコンなどで良く行われている「誤差は目をつぶる(認める)」という方法もありますし、知っています。
3%くらいなら良しとするようです。もともと調歩同期式なので、10bit分のあいだ脱調しなければ、
次のスタートbitでズレが消える、ということもわかります。

>>703
>まぁ、歩調同期だから通信速度によってはきっちり割り切れない速度である程度はエラーレートで捨てるんだけどね。
答えは、これのような気がします。私は、誤差ゼロのつもりでいました。
というか、今でもそのようにして動かしています。ボーレートから計算した水晶を使って回路を作っています。
18.432MHzは調子が良く、中途半端ですがsystem clockも18.432MHzを使っています。

>>705
>普通の速度の232cだと入力部分で一回FPGAグローバルなクロックでたたけば
230kbpsとか460kbpsとかでも、その方法は使えますでしょうか?
同期化するタイミングによっては、bit欠落になりそうな気もします。
そのように同期化回路を入れると言うことは、そもそもUARTは非同期だということを
言っているのではないでょうか?

>ここでUARTモジュールにclockを供給します。RS232の通信レートは、38400bpsです。
>すると、38400の「2のn乗」倍のclockを供給する必要があります。

「2のn乗」倍である必要がある、というのは間違いで、例えば１０倍でも９倍でもできると思うけど、
他の人の頭にあるのは多分、UARTに供給するシステムクロック自体に通信レートのN倍を供給するんじゃなくて、
UARTモジュール部のシステムクロックには50MHzを供給し、信号をサンプルするパルス（D-FFのEnable）を
（通信レートに合わせて）システムクロックから作り出す方法だと思うよ。

サンプルするパルスを作るのに単純に÷N（同期）カウンタのキャリー（ボロー）を使う方法だと
「230kbpsとか460kbps」あたりは無理そうだけど、DDS(?)で作れば、システムクロックの1/10くらいは
問題なくとれるはず。（システムクロックはDCMで50x2=100MHzにして使うといい）

あと、調歩同期の信号サンプルを xN倍の周波数（パルス）を使って行う、という
既成ICのやり方から来る固定観念は捨てちゃったほうがいいかも

結局は、スタートビットの立下りから推定できる各ビットの中心（付近）で
信号をサンプルする、ということに過ぎないわけだから、通信レートごとに
各ビットのサンプルカウント値のテーブル持たせて･･･というような方法も可能なはず

>>708
たかだか十数ビットの期間同期
出来れば良いだけだもんね

>>701
それは調歩同期のようなものではないと思うけど。

データレートの2倍超(以上ではない)のクロックがあれば整数倍でなくても受信できる。
RS232ではない調歩同期で、16MHzのクロックの立ち上がりエッジだけで6.144Mbpsの受信をしたことあるよ。
DDSみたいに誤差が蓄積しない方法でサンプリングするのがポイント。

>>710
データに同期したクロックが供給されず、エッジ検出してサンプリング点決めるという意味では原理的には同じじゃね？
高速すぎて実際の受信方法は全然ちがうけど。

もしかして、FPGAでRS232を受信するときも、みなさん誤差ありのclockでやっている、
それで問題無しということでしょうか?　だったら、僕も厳密にやるのはやめようかな。

今は、
・通信レートの16倍clockを供給して、
・それに合う水晶をシステムclockに使って、誤差ゼロで
・startbit↑起算で8clock後をサンプル
・その後16clockごとにサンプル
でやっているんですが。
まじめにやるのが、だんだん無駄に感じるようになってきました。

48MHzとかのclockしか得られないヒュ○マンデータのボードなどでは、
内部でDCMで120MHzとか200MHzとかに上げて、さらにそれを割って、UART用のclockを作り
なるべく誤差ゼロになるようにして、さらに受信完了フラグの上位への連絡は、
FIFOを使って同期化しています(厳密には同期しているんだけど)。
水晶を18.432に取り替えるのがベストなんですけど。

>>711
違うと思うけどな。キャラクタごとに同期を取るのが調歩同期だ。キャラクタ
間はボーレートと関係のない任意の時間でよい。

>>712
＞・startbit↑起算で8clock後をサンプル
まじめにやるなら7.5クロック後の↓だけどね。

そうなんですか。
了解しました。もっと勉強に励みます。

>>712
115200とか元々狂ってるじゃん
2%まではOKにしてる

>>712
ボーレートの逓倍周波数を外部から入力できないのなら
いずれにせよ誤差は出るので、少々無駄に思える。
PLL(DCM)フルに使うような用途では採用できないし。

モノによっては誤差を含んだ状態で通信してくる
機器があるから、通信不良をなくすために誤差0に
近づけたいのは分かるけど。。。

>>717
>PLL(DCM)フルに使うような用途では採用できないし。
そうなんです。DCMがもったいないですよね。
「なんでUARTごときに.....」と思ってしまう。

あと厳密なことを言うと、通信線やMAX232のようなI/F ICも含めて、
回線の信号が鈍り無く遅滞なくFPGAに届くかのと、いうのも気になっています。
それがボロボロだったら、自分が今やっていることも無駄だよなぁって。でも邪道な道は行きたくない

ということで、460kbpsは平気で使っています。USB--RS232のケーブルに
920kbps対応のものが少ないので、460kにしているだけで、FPGAの能力ではもっと行けます。
PC側が音を上げそう。

俺なら入力で一回ラッチしといてその後はロジックでPLLをくんで
ロジック上でクロックを作りそれに同期して動作させるな。
また、データーＨＬの検査はデータービット間の平均値で判断させるよ。

>>719
>ロジックでPLLをくんでロジック上でクロックを作り
詳しくおせーて。
PLLにはVCOとかアナログ部が要ると思うけど。

>>720
普通のアナログ式PLLをそのままデジタル値で置き換えればいいんだけどね。
それに加えてデジタル式の利点は、
位相や周波数が大きくずれた時なんかに線形補間なんかで大まかな適正値を計算して
それに一気にジャンプできることがあるよ。

>>721
uartに関して言えば位相は関係なかった。

っていうかさぁ、そこまでして ANSI/TIA/EIA-232-F-1997 を使う必要ないと思うけどな

All Digital PLLってのがあってだな

>>723
だとすると、調歩同期で、高速な通信方法は何になりますか?
FPGAで実装できて、PC側にも特殊な装置無しで、1Mbpsとかができれば
それを使ってみたいです。
802.11bは、再送とかのやりとりを考えると、さほど速くないみたいだし。
http://kamome.2ch.net/test/read.cgi/denki/1292822966/247-256

差動出力とか、ハード的な解決法の視野は無いのか

気楽なところだとUSBだろうな

>>712
・通信レートの16倍clock
っていうのと
・それに合うシステムclock
というのがどういう関係なのか分からんけど、結局のところ
「スタートビットの検出精度＝システムclockの周期」にしかならないし
その後のビットのサンプル点（時間）の精度もよくてシステムclockの周期の
精度にしかならないはず。

もし、スタートビットの検出にも、通信レートの16倍clockを使ってるとしたら
（もちろん動作はするんだけど）スタート点の検出時点ですでに
通信レート（周期）の1/16の誤差があるのわけだから、仮にその後のサンプル周期だけ
正確でも中央からずれることに変わりはない。
そのずれは、（例えば）1Mbps のとき 約60ns だから、システムclockが50MHzだとしたら
その周期の３倍にもなるわけで、一体何のために「通信レートの16倍clock」もってきてるのか
考えてみたほうがいいのでは？

>>725
調歩同期でもインターフェース（ハード）をRS485とかにしてやれば 1Mbpsで100mくらいは伸ばせるはず。
トランスで絶縁できない所以外は 10Base-T と似たようなもんだから 10Mbps でも行けるかも
（Maxim とか LT あたりのApplication manual に載ってたと思う）
もちろん、波形は乱れるから送受信のビットレート誤差を±4%許容するとかはけないけれど
普通に水晶発振使ってれば全く問題ないと思う。
（もちろん、エラー検出とかは上位でやる）

>>725
>だとすると、調歩同期で、高速な通信方法は何になりますか?
なぜ調歩同期にこだわる必要がある？

>FPGAで実装できて、PC側にも特殊な装置無しで、1Mbpsとかができれば
>それを使ってみたいです。

“特殊な装置”の定義が分からないけど、232 なんて既にレガシーだから
特殊じゃないのか？
USB からの変換ケーブル使ってるみたいな話があったけど、
だったら FT245 とか FT2232 とか使えばいいんじゃね？

SATAでもいいと思うよ。

1Mbps ができたらいいという話にSATAは牛刀では？
5mくらいの近場の話でいいなら、LVDSに50MくらいでSPI乗せるほうが簡単で
安いFPGA使ってレガシーなオラにもできそう

じゃあ、その LVDS は、PC のどこから取るの？

みなさん、ありがとうございます。
何か、わかったような気がします。

>そのずれは、（例えば）1Mbps のとき 約60ns だから、システムclockが50MHzだとしたら
>その周期の３倍にもなるわけで、一体何のために「通信レートの16倍clock」もってきてるのか
この説明を読んで、目が醒めたという感じです。
230.4kbpsの16倍clock→270ns。
FPGAの50MHz clock→20ns。
　　　　結論) アホですね、私。
大変よくわかりました。ありがとうございました。
bitの中央でサンプルしたとき、1文字10bitなので5%ズレたら、もうダメですよね。

差動ラインは、やったことありますが、イマイチの印象がありました。
FPGA LVDS(+)---------ツイスト-----+---別基板のFPGA_p入力に接続
　　　　　　　　　　　　　　　　　R=100 終端
FPGA LVDS(-)---------ツイスト-----+---別基板のFPGA_n入力に接続
でしたが、時々受信ができなかったです。
それに引き替え、230kbpsの調歩同期の調子の良いことと言ったら・・・・
今に至ります。

そんな感謝されたら、legacy-jiisan としては、もう何も思い残すことなく三途の川を渡れますw

＞結論) アホですね、私。
･･･っていうことはないと言いたいです。（それを認めてしまうと、過去の私もアホっていうことになってしまうw）

調歩同期シリアルなんっていうのは、やっぱり legacy なもんで、あっちこっちにあるサンプル見ても、
（さすがに、システムclock ＝通信レートの16倍clockというのはないとしても）
サンプル点を決める信号として通信レートの16倍とかのフリーランのclock enable を使ってるのがあったりします。
（まあ、それで動作するんですけど）

本質に立ち戻って考えると、>>708 に書いたとおりのことでしかないんだけど
legacy ICの構造にとらわれると、どうしても通信レートの16倍とか8倍の周波数（クロック？）を
（正確に）作り出すことに頭がいってしまって、それを DCM, PLL とかを使って生成しようとか考えてしまう。

作り出すべきものは「周波数」ではなくて、「（サンプリングする）時刻」だって気付けば
それは、スタートビットの立下り（の時刻）から計算できるものだから、連続して発振してるようなクロックは
必要ないし、有効じゃないって分かるはずなんですけどね。

なんか急に盛り上がってるからどうしたのかと思ったら昨日の晩からの続きで盛り上がってるのね。
ある程度答えが出てるみたいだけど、結構みんなシリアル通信規格についてあまり知らないんだね。
色々なシリアル規格をごっちゃに語ってるから分からない人が出てきそうなので、ちょいとだけ補足。

歩調同期式（１Wire）
トランスミッター（送り手）とレシーバー（受け手）は事前に決まった通信速度と通信方法でやり取りする。
スタートビットをトリガーに決まったボーレートでしか通信しないためデータを取り込む為の同期クロックは必要ない。
配線数が１本で済む代わりに通信速度はあまり上げられない。
また、１回の転送量が8bitな為PtoPでしか接続が出来ない。

I2C（２Wire）
データとクロックを別に転送する事により、歩調同期の様に事前に転送速度を決める必要は無く、１バス上に複数のデバイスを接続することが可能。
複数のデバイスを接続するため、バス上には必ずマスターが存在するが、マルチマスター方式も取れるので、マスターが一つである必要は無い。
歩調同期に比べ通信速度は速いが、他のシリアル通信規格と比較すると比較的低速。
フィリップスが提唱した規格。

SPI（３Wire)
データとクロックとEnableの3本と使うことにより、シリアルデータ転送を実現。
I2Cと違い、Enable信号を別に持つことにより、通信方法をシンプルに実現し、ネゴシエーションが必要無い為、高速な転送を実現。
1バス上に複数のデバイスを繋ぐことが出来るが、Enable信号は1デバイスに1本必要となる。
モトローラが提唱した規格

とここまで書いて書き始めたらきりがない事に気づいたｗ
LVDSやUSB、S-ATA等高速転送規格もあるが、物理層とリンク層がかなり複雑になるので、取りあえずこの辺で。
間違ってたり足らない事があれば補足よろしく。

もと質問者の要望だとPCで汎用に使えてしかも速いし簡単ってことみたいなんで
RS232C USB SPDIF
の３種類ぐらいなんじゃないかな？
SATAとかPCI expressなんかはブロックデバイス的な動作をするから
データー垂れ流しをするには専用のデバイスドライバーを書かないといけなくなるよ

PCとFPGA限定なら微妙だね。
UARTにしても232cレベル変換ドライバー必須だし、USBはPHYを抱いたFPGAデバイスならいいけどそうじゃなければFT等のデバイスが必須だしね。
速度優先でやりやすい方法としてはUSBに限定されるかな？

オーディオのシリアルデーターでFPGAから出してSPDIFコンバーター＋ドライバのICに入れるっていうてもあるよ。
232CのレベルコンバーターICの代わりにSPDIFコンバーターってかんじ

>>738
たしかにSPDIFだと光ーTTL変換カプラがあれば比較的簡単に出来るけど、速度はUSBに比べると格段に遅いからね。
現状組み込みでPCと繋ぐならUSBがメジャーだね、手軽だし。
そういえば年末にUSBtoUARTのモジュール買ってほったらかしにしてたのを思い出したｗ

SPDIFは極性無しのバイフェーズ変調（だっけ？）で、光だけじゃなく同軸による接続もアリ。
同軸の場合はパルストランスを使うのが推奨されるが、必須ではない。
そしてハイサンプリングオーディオ用途だと、光より同軸の方がデバイス的に有利。
ファイバーチャネル用とかの光デバイスは転送レートがGbpsオーダーなのに、
よくあるSPDIF用は数Mbpsオーダーでしかないからね。

USBのPHYは、Full-Speed (12Mbps)なら、FPGAでできるはず。
Hi-Speed(480Mbps)のほうは、なぜか準拠をうたってる製品はないような。
10BASE-Tとか100BASE-Tも、トランスとか抵抗を外付けすければできるはず。
どちらも、インターフェースの特集記事にあったはずだけど、UARTみたいに
ちょこっとFPGAのすみにのせるのは荷が重い。

こっそり自分用に使う分には、FT245コンパチなコア作っとけば、便利だと思うんだけど･･･

はず、はず、はず、恥ず。(w

He has a pen.

どうせレベコンとかUSBシリアル使うなら、FT245とかFT2232H使えばいい。
FPGAから8bit値出してやるだけでPCからはシリアルポートに値が届いたように見える。
USB1.1で何も考えずに3Mbpsくらいは出るよ。

ちなみにUSB1.1ならFPGAに実装可能だけど、くそめんどいから、それが目的ならいいけどデバッグの手段にすべきじゃない。

>> 741, 744

MicroBlaze や NI0S2につながるIPをつくってくだせぇ。

>>741
ドライバーはどうするんだよｗ
PHYはアナログ回路だぞ？
知ったかぶりは恥ずかしいからちょっとだまれｗ

昔、USBのPHYを組み込んだASICをやった事があるが、
特性がうまく出なくて苦労したことを思い出してしまった。

すげー、ASICやったことあるのか。
FPGAばっかな自分としては、あんなおそろしいものはできれば関わりたくないと思ってるｗ

失敗すると、億の金がパーなんでしょ?
すごいわ

んな事はない。
せいぜい数千万円だよ。

致命的な失敗じゃなければ普通はCPLDとかでリカバリーできる。
最近はＦＰＧＡで確認したあと、製造に取り掛かるパターンが多いからほとんど失敗はない。

アナログのASICでも、事前に実験で確認できるの?

FPGAは論理をある程度のブロックまで詰めるだけ。
その後の、タイミングパスやら温度解析etcは別で。

ASICやる人間を心から尊敬する。

最近は高いんだな。500万だったゲートアレイ。まぁ、当時でも安いほうだったけど。

規模が違うだけでしょｗ

マスクが高いんだよ。規模はあんまり関係ない。

マスクだけの発注なんて考えられないからなぁ
３DのVDPは数億になるでしょ？

ID:9bvbbHGu

こいつがど素人なことは分かった。

>>758
どういう判断でそうなるのかkwsk

なぁ、なんだ失敗した時のマスク代の話だったのか
ASICを起こす費用かと思ってたたぜ、スマソ

恥の上塗りしてやんの

>>761
ん？　だから何？

2chで恥かいたって全然痛くないもんね。

煽ってくれてありがと＾＾

何千万の失敗を出したとき、始末書?とか出すの?
でないと、何度もやられては会社もたまらない。と思う。

一人で設計検証する規模じゃねえから。

>>751
作る前にシミュレーションとかで普通の動きについては確認できる。
ＥＳが出来上がってから実機で確認だな。
ここで見逃された不具合が量産時に見つかると大騒ぎになる。

>>765
下っ端はあまり関係ないけど、リーダーや部長とかはなにかあるかもな？
基本的に１回は誤射じゃないけど、大目に見てくれる雰囲気はあった。
同じミスを何度も繰り返すバカはさすがに見たことがないし、２度目は起きないように周りでチェック体制ができる。

失敗した時の損失の計算はどこまで見るかで違うぞ。
マスクの修正だけだった数百万円ですむが、発売が伸びたり、試作機を増やしたり対策費用などで金額はいくらでも増えるよ。

ASICの失敗は何度か見てきたけど、アナログ回路のS/Nが予定より悪かったり、ノイズの回り込みとか作らないとわからないのはあったな。

一番痛かったのは最初の試作評価では問題なかったのだが、量産直前になって不具合が発生。
原因究明に１週間かかったのがあった。
外部にＴＴＬ２個取り付けて対策できたけど、この時の被害でも億は行っていないと思う。

LSIは修正するマスクレイヤーとプロセスによって修正する金額が大きく変わってくるね、先端プロセスになれば1セット億単位、まぁ大概は目タス2，3枚の修正だからそこまで高くは無いんだけど。
枯れたプロセスならマスク代は安くて一枚数十万だったりもする。
先端プロセスで作るような物は規模と開発期間が無茶だからスタティックシミュレーションとSTA＋ある程度ぼBAで見切り発車が多いね。
最初から数回分の修正は開発見積もりに入ってるから始末書なんかは無いね。
余程しょうもないミスならDRで無茶無茶絞られるぐらいかな。
最近は検証ツールが賢いから同期回路に関してはほとんどミスは無いかな。
非同期回路を検証するのが結局時間なく見切り発車になることが多い。
アナログもシミュレーションをきっちり見てればいうほど特性はズレないけど、ノイズが問題になる事は多いかな。
あと、ブロックはOKだけど、1chipとの繋ぎのシミュレーション出来ない部分で問題が出たりね。

FPGA 土方にとっては雲の上の話を聞く貴重な機会なんで、バカが露見すること承知で
お聞きしたいんですが、
１．ASIC の開発現場では当然、設計と検証のチームは別なんですよね？
２．製造時テスト用のフルスキャンテストベクター（？）は、誰がどうやって作るんでしょうか？

※ FPGAの開発現場で、よく分かってない顧客がどっかから聞きかじってきて
　フルスキャンテストベクター（？）みたいなのを作れとか要求されたりします。
　こっちも半分以上（９割くらいかもｗ）素人なもんで、ちゃんと説明とか反論できないんだけど、
　例えば32bitの Binary Counter 作ったら、それに関係してるゲートが全部正常に（設計どおり）
　動作してるかどうか検証できる入力系列作れっていうことですよね？

　これは、恐らく設計（機能）検証のフルカバレッジっていうのとは違う概念なんだろうけど
　違うもんだよ、ってはっきり書いてあるのも見たことがなく、自信がないんで
　ご教授願えれば幸いです。

>>767
>>768
とりあえずお前らは長い。簡潔に。

いや、かなり貴重な書き込みなので、長くてOK。

>>769
1,2は、会社によるし、プロジェクトによる。

で、顧客がテストベクターの詳細を要求してくるなら、
その工数を見積もって請求すればよいだろ。

品質を上げるにはお金がかかるってことを、もし顧客が理解してないなら、
それを伝えなければならない。

>>769
＞１．ASIC の開発現場では当然、設計と検証のチームは別なんですよね？
この検証が論理検証という意味ならチームは同じことが多いと思うよ。
LSIテストという意味なら別な事が多いだろうね。
イメージ的には
LSIが出来るまでの動作検証（シミュレーション、HWエミュレータ、FPGA等を使った先行動作確認）は設計中心で行う。
LSIが出来てからのF検、P検、スキャンテスト等のLSIの出来栄えを判別するテストや工場引き継ぎに関してはLSIテストチームってのが多い。

＞２．製造時テスト用のフルスキャンテストベクター（？）は、誰がどうやって作るんでしょうか？
フルスキャンテストベクタってのはスキャンテストの話なら上に書いてる様にテストチーム。
基本テスト回路（スキャンシフト回路等）はテストチームで設計するから。

＞※ FPGAの開発現場で、よく分かってない顧客がどっかから聞きかじってきて
＞　フルスキャンテストベクター（？）みたいなのを作れとか要求されたりします。

一般的にスキャン回路はFFからFFまでゆっくりデータを渡して値がちゃんと渡せてるかテストする物で（一般的に1000段程度のFFチェーン）
FFと論理回路がちゃんと製造できてるかをテストするものであって、製造ととも合わないFPGAでスキャンテストが必要なのかちと疑問。
俺はFPGAの製品を仕事で使ったことが無いので何とも言えんが。
バウンダリスキャンに関しては最近のFPGAに組み込まれてるから、IOの状態は普通に見えるんだけど。

＞これは、恐らく設計（機能）検証のフルカバレッジっていうのとは違う概念なんだろうけど
＞　違うもんだよ、ってはっきり書いてあるのも見たことがなく、自信がないんで
＞　ご教授願えれば幸いです。

検証のカバレッジとは違うね。
スキャンのカバレッジはあくまでLSI自体の故障を検出する物で大体そのLSIが壊れてるかどうかを判断するもの（大体95%〜98%のカバレッジ）
設計不良を検出する検証のカバレッジでは無い。

顧客はFPGA自体の製造不良を見つけたいんじゃね

丁寧かつ迅速なレスありがとうございます。

＞この検証が論理検証という意味ならチームは同じことが多いと思うよ。
これは、予想外っていうか予想どおりっていうか（何言ってるんだかｗ）
ともかく、現実は理想どおりには行かないっていうことでしょうね。

「内部構造に関する予断・知識を持たない者のほうが、よいテストベンチを書ける」と
いうようなことはあっちこっちで見かけるんだけど、設計に全く関わらない検証専門の
人間を配置する余裕はない、っていうことなんですかね。


＞製造をともなわないFPGAでスキャンテストが必要なのかちと疑問。

これは、全くそうなんですよね。
ASIC では、例えば ANDゲートを入れたとき、それが製造時に壊れてる可能性が
あるからそのパスをテストしないといけない。
FPGA では、ANDゲートを作って configuration したら、動作することが保証されてる。
（正確には知らないけど、各ロジックセルをメーカーで製造時にテストしてるから）

まあ、要求してるほうもよく分かって言ってるわけではないから、
「ちゃんとシミュレーションしろよ」程度のことでしかないんですけどね。

あと、意外だったのは、
＞スキャンのカバレッジはあくまでLSI自体の故障を検出する物で大体そのLSIが壊れてるかどうかを判断するもの（大体95%〜98%のカバレッジ）
っていうことです。
（大体95%〜98%のカバレッジ）だと、テストしてない所が 2〜5%あるわけですけど、
それで大丈夫なものでしょうか？

＞「内部構造に関する予断・知識を持たない者のほうが、よいテストベンチを書ける」と
＞いうようなことはあっちこっちで見かけるんだけど、設計に全く関わらない検証専門の
＞人間を配置する余裕はない、っていうことなんですかね。

当然チームが同じでも人は違うね。
ただ、初期検証時にそこまでキッチリテスト仕様が書けるわけじゃないしね。

＞（大体95%〜98%のカバレッジ）だと、テストしてない所が 2〜5%あるわけですけど、
＞それで大丈夫なものでしょうか？

スキャンテスト以外のテストで見てるから問題ないね。


まぁLSIテストに関しては俺は本職じゃないので、あまり詳しいことまでは分からないんだけどね。

最近は縮退故障も99.Xぐらいをターゲットにする。
遅延故障は90%ぐらいだったりするけど。
レイアウターの感覚としては、ターゲット高いと配線できなくなったりするから、
設計後半で故障率変更は勘弁して！って思う。

ん？スキャンチェーンは敗戦時再接続しないの？

聞けば聞くほど、ウチの会社ではASIC無理だわ。

諦めたらそこで(ry

うちもFPGAで精一杯だわ、ははは･･･

0.35uくらいのG/Aならそんなに
びびらなくても作れるって
開発費も数百万ってところだ
まぁハイエンドのFPGAより優るのは
単価と電力、フットプリント程度だが
G/Aだと自由度低いからな

そうすると、自分だけの型番のICが作れるということでしょうか?
条件
・IC表面に「T○SHIBA　○○○A　←自分の好きな型番」がレーザーマーキングされていて
・足はなくてもいい。その替わり、樹脂モールドに小穴が空いていて欲しい。
・内部の配線は超簡単。FPGAでササッと作ったものが動けばいい。何なら回路無しでもいい。
要はキーホルダーにしたいだけなんだけどね。
お金を出せばやってくれるんだろうか。

だったら、そこらで買ってきたのを加工してもらったほうがいいんじゃね？
レーザー刻印部分を削って掘りなおすだけでしょ？

ユーミンのレコードのジャケットにワンオフで作ったＧＡの写真が使われていたことがあったような
MB何とかだったような覚えがある

CPLD なんかの書き込みを商社に頼むとマーキングしてくれるんじゃない？
XC95のPLCC84 あたりだと見栄えもするし脚がまがる心配もない
１個では無理だと思うけど１０万くらい用意すれば１００個はいけそう

一気にくだらん話題になったな。2chらしいよ！！

>>784
マーキングは可能な範囲で対応する
別料金ね
ただねぇ、ESのみで終るような所用
だと受託しないかなw

GAなんてまだやってるところあるんだー。
数百万ってどの段階からなんロットの話？

ICのエポキシ樹脂の筐体に穴を空けるのは、
とても固くて苦労した。
新品のドリル刃使ってみたけど、あきらめた。

>>790
RTL渡しのNREかな
ロットはあまり関係ない

GDS で出せば、シャトルで 100万円くらいじゃね？

>>793
直描なら安く上がるね
って主はキーホルダー作りたいだけなんだろw
町工場にLCCのUV-EPROM持ち込んで
加工して貰うのがいいんじゃね
窓からチップ見えるし

>>792
そうなんだ、大昔だけどCMOSやってるときに設計が遅れて納期が遅延するという打ち合わせをしてたら客先担当者
が下地だけ先に工場で作っといてよって言った時に、この人GAとCMOSLSIのくべるがついてねぇと思った記憶があ
るなぁｗ

CMOSLSIってなに？セルベース（スタンダードセル）のこと？

>>796
たぶんスタセルのイメージだと思う
CMOSじゃ無いASICをやった経験は
まぁ無いでしょう
今はバルク先行せずメタルと一括
でOKじゃないかな

>>790

GaAsだけどな

ぎゃーす、って読むってほんとけ？

ガリ砒素、とは略すけど

「ぎゃーす」なんて読めるわけないだろ





「がーす」だよ。たぶん。

ガイジンはナンテ発音で言うのかな？

なんか言いやすいな。なんでだろ。

ぎゃっぷ
ありんぎゃっぷ
しっく

ここしばらくはVHDLに打ち込んでて、数クロックを削る世界で戦ってたが、
久々にC++を触った折、オブジェクトの生成や解放に数百クロックかかると知ってひっくり返りそうになったｗ

仕様さえ、満たせば何でもアリ

まぁ、そうなんだけどなｗ
しかしここ数日のギャップだけに、精神衛生的に･･･ｗ

わかるｗ
クロック周期未満の遅延時間と戦った後でマイコン触るとショックだｗ

昔、仕事で組込みシステムの周辺モジュール検証プログラムを組んだときには、
ハードウェアロジックとの違いが衝撃的だった。

オブジェrクト指向なんてリソースに余裕のある時に選択するプログラミングだろ。
デバドラのようなギリギリ、もしくは性能を限界まで引き上げたいときはせいぜいPure Cまでだろ。
あらかじめ固定領域のメモリプールを用意するならメモリフラグメントは発生しないが、
そもそもこういうのはオブジェクトの生成、消滅とか動的に繰り返すC++で実現できるの？

>>809
じゃあ、全部staticで。

てか、棲み分ければいいじゃない。

>>809
> あらかじめ固定領域のメモリプールを用意するならメモリフラグメントは発生しないが、

文字列のような可変長データだと、あらかじめ固定長ってわけにはいかない。

> オブジェクトの生成、消滅とか動的に繰り返すC++で実現できるの？

オブジェクトの生成、消滅とか動的に繰り返すような作りは、ループ内で
オブジェクトを定義しているとか、プログラムの書き方に問題がある。

プログラムの書き方次第で、一度生成したオブジェクトを使いまわす
ことは普通に可能。

あと、オブジェクトの単純な配列だと、配列が成長(要素の追加)するたびに、
裏でヒープの拡張と配列に格納された既存オブジェクトのコピーが行われる
ので、配列要素が増えると、等比級数的に遅くなる。

こうした場合、単純配列ではなくオブジェクトのポインタ配列を扱うクラス
をテンプレートで定義することで、かなり軽減できる。ソートや入れ替えも、
ポインタの並べ替えや、ポインタ値の交換だけで済むので、圧倒的に速い。

むろん、あらかじめ必要な配列サイズが判っていれば、事前にサイズ確保
して、配列要素に代入していけば、フラグメントや要素を1つづつ追加する
場合に起こる、ヒープ確保と不要な配列要素のコピーも防げる。

>>911

>オブジェクトの生成、消滅とか動的に繰り返すような作りは、ループ内で
>オブジェクトを定義しているとか、プログラムの書き方に問題がある。

違う。オブジェクトの動的な生成ができないC++なんて意味がない。むしろ、オブジェクト指向言語を選択してること自体に問題がある。


>プログラムの書き方次第で、一度生成したオブジェクトを使いまわす
>ことは普通に可能。

そんな本来の使い方とは違う使い方はできたとしても、やる意味がナイ。
mathematicaで数値計算させたり、FORTRANで人工知能やってもだれもほめてくれない
↓こういうのは、そもそもC++を選択してはいけない場面でC++を選択したことの報い。まったくもって無駄な作業でしかない。

>こうした場合、単純配列ではなくオブジェクトのポインタ配列を扱うクラス
>をテンプレートで定義することで、かなり軽減できる。ソートや入れ替えも、
>ポインタの並べ替えや、ポインタ値の交換だけで済むので、圧倒的に速い。

>むろん、あらかじめ必要な配列サイズが判っていれば、事前にサイズ確保
>して、配列要素に代入していけば、フラグメントや要素を1つづつ追加する
>場合に起こる、ヒープ確保と不要な配列要素のコピーも防げる。

C++って結局Cで使う変数名をクラスをつかって短くかけるだけのメリットしかないんじゃね？
//それとコメントアウトが楽なぐらい

まぁ組み込みでオブジェクト思考言語を使うメリットがよくわからんが、C++を使いたいなら使えばいいのでは?
処理速度遅くても、RAMの使用量減らしたければ有りかも知れんが。

とすると、わざわざC++を使う理由は、オブジェクト指向による開発効率の向上？
もちろんそれが許されるリソース、環境での話だけど。
デザインパターンとか知って使ってると感動する。

>814
そもそも組み込みでC++が必要な場面なんて殆ど無いけどな。
あれはリソース食いまくる前提だから、リソースが限られる組み込みで使って嬉しいものじゃない。
>811のやり方はそれこそCで構造体使ってやるのが正道。
そして、特に時間にクリティカルな処理はアセンブラ併用。

>815
YES.
かなりの大規模プロジェクトでも、正しくオブジェクト指向で組まれていれば
ソースの見通しがいいのでメンテするにも楽。
自分の過去の実績では、ソースファイル860超、ソース容量12MB超、
exeファイルサイズ2.6MB超のWinアプリでも余裕でメンテつか機能追加できた。

>>816
＞自分の過去の実績では、ソースファイル860超、ソース容量12MB超、
＞exeファイルサイズ2.6MB超のWinアプリでも余裕でメンテつか機能追加できた。
すげぇ･･･
オブジェクト指向プログラミングはまだぺーぺーだけど、
ゲーム作りたいしがんばって勉強するわ。

>>816
リソースは組み方次第だろ。
まぁC++は組み込みで使う理由は見つからないけど。
最近の人はC++しか知らない人とか居そうだけど。
そろそろスレ違いなので終わるね。

> そもそも組み込みでC++が必要な場面なんて殆ど無いけどな。

おおむね同意だけど、まぁ状況によるだろうね。

> あれはリソース食いまくる前提だから

クラス定義と、組み方による

> >811のやり方はそれこそCで構造体使ってやるのが正道。

仮想関数を使わなければ、メンバ関数は、名前空間によるスコープ
と変わらず、C++のclassは、基本的にCのstructと同じなんだが？

ちなみに、C++でのstructとclassの扱いの違いは、メンバのデフォ
ルトの属性がpublicかどうかだけ。structで宣言してもメンバ関数
を追加できるし、メンバに、public,protected,privateで属性指定
することもできる。

Cの構造体として全てのメンバをpublicとして、publicなスコープ
関数で書くのに比べたら、C++でクラスとメンバ関数を使うほうが、
はるかに効率的でメンテもし易い。

> そして、特に時間にクリティカルな処理はアセンブラ併用。

コード生成に関して、CとC++の違いはほとんどないし、必要なら
部分的にコンパイラで雛型のアセンブラソースを吐かせて、それを
手作業で最適化することもできる。(元ソースに反映はできんが)

> 自分の過去の実績では、ソースファイル860超、ソース容量12MB超、
> exeファイルサイズ2.6MB超のWinアプリでも余裕でメンテつか機能追加できた。

ソースコードの実行数がわからんとなんとも。1ファイル=1クラスで、ヘッダ
とソース合わせて860なら、総クラス数430種類だけど、無駄に多くないか？

あと、バイナリのリンク形式や、MFC/ATL等の使用の有無、ファイルに含ま
れるリソースデータ量が判らんと、規模についてはなんとも言えん。

MFC使ってスタティックリンクなら、小さいソースでも2MB以上になる。

というか、クラスの使いまわしとか派生、テンプレートを使用していたら、
その規模でそのクラス数は、無駄に多い印象しかないのだが？　そもそも、
それだけのコード量でライブラリ(DLL)化とかしないのか？

おまえらの仕事がせいぜいH8だってことが良くわかった。
だが、スレチだから消えうせろ！

C++を
betterCとして使う派 と 正しくOOP言語として使う派 が
互いに理解し和解する日は永遠に来ないのだよ

betterCって何?

検索したらこんなの見つけた
http://www.kijineko.co.jp/tech/betterc

>>820
CにしろC++にしろ、プログラムする上でレジスタモデルが隠蔽された言語
レベルで見たら、ターゲットがH8だろうがARMだろうが、変わらんだろ。
H8と言いたいだけの厨房か？

>>821
「正しい」とか、絶対的な基準などありもしないのにな。(w
いかにも自分原理主義者らしい発言だな。

>>822
平たく言えば、バズワードと思ってほぼ間違いない。

>824
平たく言っても、バスワード はないでしょう。ちゃんと意味あるし。

"better C" 言葉のとおりCより良い物。

C++でオブジェクト指向の機能を使わずに、C言語よりも便利な機能を
もった言語としてみることでいいんではない。

1例として、C言語では、関数内での変数宣言は最初に行わなければなら
ないが、C++では、変数を使用する前ならどこでも宣言できる。

C++で追加になっているオブジェクト指向の考え方は、C言語とは
まったく違う考え方なので、C言語しか使えないプログラマには、
理解しづらい。

それで、面倒だから、C言語としてプログラムすりゃいいや。
でも、ちょっと便利な機能だけは使っちゃおうって感じかな。

ちゃちゃですｗ
じゃあ、SystemC　は　SystemC++ と書くべきなのか？

>825
あと、namespace なんかも、Ｃでこそ使いたいのに･･

ここまでEC++の言及なし

スレチ。ソフトウェアの話は違う板でやってくれ。

流石は雑談スレ。横道逸れまくり。

verilogもVHDLもソフトだから、スレ違いには該当しないと思われ

>>831

はぁ？スレタイ読めよ。

1だけど830は正しい。829と831は正しくないｗｗｗｗｗｗｗｗｗｗつまり
　　　　,r´⌒ヽ,⌒ヽ,ヽ
　　　(⌒)､　　 .人　 λ＼､ .＿＿___
　　　 ＼. ＼　　　　、　ヽ.／ ー 　ー＼
　　　　 |＼　＼ 　 　ヽ.／　（ ●）　（ ●）
　　　　 |　 ＼　 ＼　／　　　　　（__人__） ＼　 はいはい、どーも雑談スレですみませんでした
　　　　 |.　　 ＼　 　|　　　　　　　｀ ⌒´ 　　|
　　.　　 |.　　　|.＼_ノ＼ 　　　　 　　　　　　/
　　.　　 |.　　　|　　 | 　 ＼＿＿＿＿＿_／
　　.　　 |　　　)　　.|　 　　　.　.￣￣
　　.　　 |　　　|　　.|
　　　　　|　　 |.|　 .|
　　.　　　|　　| .|　.|
　　　　 ／ 　/ /　ヽ,
　　　　(＿_ノ　 ヽ、__つ

久々にｷﾀｗ

H8もスパルタンも、
PC上で動作を文字で記述して、PCでコンパイルして、ケーブルでフラッシュに書き込む。
全てPCで話が終わり、半田ごてや測定器は使わない。どちらも全く同じ作業。
すなわち、HDLはソフトウェア。

HDLがソフトウェア？
HDLが何の略か知らないのかこいつら

ややこしいのは今C++をBetter Cとして使おうにも
CはCで勝手にスペック決めて進化しだしたってことだわな。
Better Cをいうなら最新のCを常にサブセットとするような仕様にしないといけないんだが、
仕様策定委員会の連携がどこまでとれてるんだろ。

PS
Cを知らずC++から入った奴のプログラムコードは吐き気がする。大体一目見ればわかる。
つーかアセンブラを知らないといったほうがいいのか？

>>836

HDLそのものはS/Wといってもいいだろな。結局コンピュータ上で処理するしかない言語なんだし。
その精神はH/Wであっても。

HDLanguage

ハードウェアデスクリブションランゲージ
= ハードウェアを記述するソフトウェア、つまりソフト = C = C++

High density lipoprotein
== 善玉コレステロール == 親父健康

module(　　　　　　　　　　　　　　　　
input wire SW,　　　　　　　　　　　　　unsigned char *SW = (volatile unsigned char *)0x123456;
output reg c　　　　　　　　　　　　　　unsigned char *c = (volatile unsigned char *)0x876543;
);
reg [7:0] a, b, ;　　　　　　　　　　　unsigned char a, b;

always @ ( clock ) begin　　　　　　　　void main(){
　　if( SW!=0 )begin　　　　　　　　　　　　if( SW!=0 ){
　　　　c <= a + b;　　　　　　　　　　　　　　　c = a + b;
　　end else begin　　　　　　　　　　　　　} else {
　　　　c <= a - b;　　　　　　　　　　　　　　　c = a - b;
　　end　　　　　　　　　　　　　　　　　　　}
end　　　　　　　　　　　　　　　　　　　}

ほら、同じでしょ?

何を持ってソフトウェアというかだよな。それをなしに
議論しているから不毛なんだよね。

同じように見えるところを抜き出して比べても、同じという
証拠にはならないよ。両者の機能、意味合いは異なるからね。

FPGAなんかを使わないHDLのメリットってクラス化できるところなんじゃね？

FPGA の中は、実は超高速な CPU が入っていて、
ソフトウェアで処理していたとしても、別にいいんじゃね？

ってか、“ソフト”って呼ばれて火病るやつは、
ソフト屋さんを見下してるの？
オレはハード屋だぜ！ってプライドがあるんかね。

FPGAはGAというよりプロセッサの扱いなんだよな

>>846
なんで?

>>845
実はハードができないんだけど、ハード屋だといいたいんじゃね？

またソフト厨が沸いてるのか。
システムLSIもソフトだと思ってるんだから、なに言っても無駄w

>>845の言う様な構成であれば、
FPGAにとってのHDLはソフトウェアで正しい。

ただ、現実にはFPGAのコンフィグデータは、ロジック回路の設定情報なので、
HDLをソフトウェアと呼ぶのは、コンピュータ屋から見てもおかしいのではないか？

はいはい、そうですね。

最初のコンピュータはハード固定でデータ食わせるだけだが
当時はソフトウェアの概念無かったハズだしな
先祖帰りしてると考えるか…
でも時間の扱いはハードとソフトの開きが有るかな

プライドより勘違いしたソフト屋に参入してほしくないからハードっていいたい
前にソフト屋に「verilogできれば俺でもハード屋になれるよね」って言われて試してみたが…
全くハード知らないのにハード屋になろうとしたよかよって記述されたことがある

あるねぇ、それ。1ずつインクリメントしてきているレジスタ相手に
if (a<10) begin
とかやられると青筋が浮き出るね。

何で〜？







まさか回路規模が小さくなるとか思ってる？

if (a==0||a==1||a==2 ......a==8 || a==9 ) begin
に展開されると思ってんじゃね？

ソフト屋はクロックという概念が無いからでしょ。
alwaysなんてwhileと同じだと思ってるし、一つのセンシティビリティで同じレジスタに2回書き込んだり平気でやるし。

一つに２回は可愛らしい。
複数のalwaysブロックで同じレジスタに代入したりする。
俺もSimだと平気でやるが。

>>857
>一つのセンシティビリティ
センシティビリティって何ですか?

千の都市を建設(ビルト)

>>859
process( ここに入る信号のこと )

同期設計の概念すら知らんかった入社当初は、
平気でフツーの信号ぶっ込んでたな･･･

あ、センシティビティリストじゃないのか。
ごめん。

>>857
組み込みやってるソフト屋なら、大丈夫かと。
OS走ってないと何もできない人だと、流石に厳しいかな。

俺はHDLはソフトだと思っている。ハードウェア記述言語のままの認識で、
ハードを記述できるソフトウェア。ネットリストに落ちて、はじめてハードという認識。
SystemVerilogを見て、ハードだと言える人は居ないと思う。
インスタンスもあるし、普通にオブジェクト指向。普通にソフトウェア言語。

もちろん、ハードを正しく記述する為、ソフトなんだけどハードに落ちる事を意識して書く。
時には、論理合成ツールの気持ちになって考える。

シミュレーションする時のモデルを使う時や、テストベンチを書くときの方がむしろ気を遣う。
シミュレータの中のイベントキューに振り回されるので、
C言語のソフトウェアを書くより太刀が悪いと思う時がある。クロック同期の方が楽。

＞組み込みやってるソフト屋なら、大丈夫かと。
組み込みで時間を意識するのはタイマーであって、タイマーのペリフェラル設定時程度しかクロックは意識しない。
まぁ、組み込み系の大部分がシーケンス制御で、同期回路の概念を持ってる人はあまり多くないから仕方ないが・・・。
同期回路のクロックとマイコンのクロックでは基本考え方のアプローチが違うんだよね。
アセンブラでガッツリ書いて速度を追及してる人なら別だが。

＞ystemVerilogを見て、ハードだと言える人は居ないと思う。
SyatemVerilogはアサーションがメインで、回路設計に使ってるという話を聞いたことは無いなぁ、どこかでやってるのかも知れんが。
どのみちSystemCに取って代わられるだろうが。

＞もちろん、ハードを正しく記述する為、ソフトなんだけどハードに落ちる事を意識して書く。
＞時には、論理合成ツールの気持ちになって考える。

ソフトをどう定義するかによるし、一切否定する気は無いが、君の理論だと、FPGAやMentorで回路図を入力してもソフトということになる。

一般的にはハード設計かソフト設計かは最終出来上がるものによって区別される。
合成語デジタル回路になるものは一般的にハード設計、コンパイル後もソフトならソフトだ。
この前提が崩れるならCADで機械を設計しても、それはソフト設計だという事になるが、君はそれでいいのか？

>SyatemVerilogはアサーションがメインで、回路設計に使ってるという話を聞いたことは無いなぁ、どこかでやってるのかも知れんが。
HDLがソフトかハードかという話をしているので、SyatemVerilogがアサーションや回路設計に向かないとかいう話しとは別だと思っていて
この例を出した。俺が言いたかったのは、HDLは回路記述ができる言語というそれだけ。
道具をうまく使えば質の高い回路を合成できるだろうし、ハードウェアに落ちる事を想定しないで書けば
極めてソフトウェア的な思想の順序処理的な回路になるだろう。

>一般的にはハード設計かソフト設計かは最終出来上がるものによって区別される。
>合成語デジタル回路になるものは一般的にハード設計、コンパイル後もソフトならソフトだ。
それはその通り。だから、ネットリストに落ち、配線が行われた段階で少なくともハードだという認識だと書いたつもりだった。

>君の理論だと、FPGAやMentorで回路図を入力してもソフトということになる。
それは違う。回路図入力では、例えばパラメータやプリプロセッサを使ったソフトウェア記述言語的な思想が持ち込めない。
HDLとは別物。モジュールやファンクションのような概念も回路図エントリーでは使えない。
HDLはハードウェア記述言語。ハードを記述する為に設計されたソフトウェアだという認識。

＞それは違う。回路図入力では、例えばパラメータやプリプロセッサを使ったソフトウェア記述言語的な思想が持ち込めない。
ん？出来ると思うけど。

すまん。
1. HDLがソフトかハードかいう話しなのか
2. HDLを記述する行為がソフトウェア設計なのかハードウェア設計なのか
を、ごっちゃにしていた。前者は、私はハードを記述する為のソフトウェアだという認識。後者は対象による。

ﾌｧｰﾑはｿﾌﾄかﾊｰﾄﾞか？

言語は、ソフトウェアでもハードウェアでもないよ。言語は言語。

ちよっと斜め45度から物を言うと、
HDLを書いてね人で「俺はハード設計やってんだぜぃ」って　自慢げに言う人が大嫌いだ。
俺に言わせれば、HDL「だけ」できたって、半田付けの1つも満足にできないやつ。
ノイズなんかの対策が出来るくらいでないと本当のハード屋とは言わない。
というか、おこがましくて「俺はハード設計やってんだぜぃ」なんて絶対言えない。
そんな台詞を横で聞いてる　こっちが恥ずかしくなって、穴があったら入れたくなる。

>>870
それにのっかると大手ASICベンダーの設計者は
ハード屋じゃないな
チップ屋のカテゴリーが必要か?