【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel　13

　　今をときめく半導体、FPGA、CPLDのスレです。

　　雑誌の付録にも付くようになり、その名を良く知られるようになりました。
　　20年も前からやっている超ベテランも、こないだから始めたビギナーも、
　　仲良く情報交換しましょう。

　　FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
　　ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。

　　その他、FPGA関係の話題なら、何〜んでもどうぞ。
　　雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

　　さあ君も　レッツ F・P・G・A !!

　　　Xilinx　http://japan.xilinx.com/
　　　ALTERA　http://www.altera.co.jp/
　　　Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
　　　Actel　 http://www.actel.com/intl/japan/

　　前スレ
　　12 http://science6.2ch.net/test/read.cgi/denki/1253127442/　2009/09〜

　　前スレ
　　12 http://science6.2ch.net/test/read.cgi/denki/1253127442/　2009/09〜
　　11 http://science6.2ch.net/test/read.cgi/denki/1246360585/　2009/06〜
　　10 http://science6.2ch.net/test/read.cgi/denki/1234640921/　2009/02〜
　　09 http://science6.2ch.net/test/read.cgi/denki/1221925121/　2008/09〜
　　08 http://science6.2ch.net/test/read.cgi/denki/1206114803/　2008/03〜
　　07 http://science6.2ch.net/test/read.cgi/denki/1187612023/　2007/08〜
　　06 http://science6.2ch.net/test/read.cgi/denki/1154900133/　2006/08〜
　　05 http://science4.2ch.net/test/read.cgi/denki/1139847266/　2006/02〜
　　04 http://science4.2ch.net/test/read.cgi/denki/1129771211/　2005/10〜
　　03 http://science4.2ch.net/test/read.cgi/denki/1119984464/　2005/06〜
　　02 http://science3.2ch.net/test/read.cgi/denki/1104330395/　2004/12〜
　　01 http://science3.2ch.net/test/read.cgi/denki/1081231226/　2004/04〜

◆関連リンク

ALTERAデータシート
ttp://www.altera.co.jp/literature/lit-ds.jsp
ALTERAナレッジ・データベース
ttp://www.altera.co.jp/support/kdb/kdb-index.jsp

Xilinx資料
ttp://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp
Xilinxアンサー データベース
ttp://www.xilinx.co.jp/support/searchtd.htm
LE数比較
ttp://www.origin.xilinx.com/products/silicon_solutions/fpgas/product_tables.htm

Lattice
ttp://www.latticesemi.co.jp/products/
Actel
ttp://www.actel.com/intl/japan/products/devices.html
QuickLogic
ttp://www.quicklogic.co.jp/cssp
ttp://www.quicklogic.com/home.asp?PageID=740&sMenuID=94&p1=94&p2=481

OpenSources
ttp://www.opencores.org/

某社の宣伝
ttp://www.synopsys.co.jp/today_tomorrow/60/tt60_datapath.html
ttp://www.infohobby.jp/
ttp://www.natrium42.com/projects/jtag.php
ttp://fpgapark.com/sp3/sp3stkit.htm
ttp://www.dallaslogic.com/ezfpga_cyclone_c3c6.htm
ttp://www.altera.co.jp/products/devkits/kit-dev_platforms_partner.jsp

SDCC / Nios
ttp://sdcc.sourceforge.net/
ttp://japanese.sugawara-systems.com/opencores.htm

DigitalDesignTechnology
ttp://digital-design.cqpub.co.jp/

保全age

1000なら、ISEのバグが「次期バージョンで修正予定です」

１乙だが、バグは残りますた。

「明日から禁煙する」と言うオヤジみたいに、
ISEのバグは、毎期毎期「次期バージョンで・・・・」

次期バージョンのためのマイナーバージョンなっぷが繰り返されていると考えよう。

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　 　 | l__,ﾉ| .|:::::　＿.／　 　 ＼＿＿＿＿／　　 .＼.＿　::::::| .| l__ﾉ./
　　　ヽ.__人.|::::　ｉー‐-----──'⌒⌒──-----‐一i　 ::::|,人__ノ
　　　　　　.|:::::: 　l 「l二l二l二l二l二l二l二l二l二l二lﾌ ﾉ　 ::::::|
　　　　　／|:::::: 　ヽ＼ ＿＿＿＿＿＿＿＿＿＿.／/　　::::::|＼
　　　.／　　|:::::::..　 ＼｀ ‐┴┴┴┴┴┴┴┴‐'´／　　 ::::::| 　 ＼

その考えがまるでダメ・・・・・・・
「明日からがんばろう」という発想からは・・・どんな芽も吹きはしない・・・・・・・・・・・！
そのことに２０歳を超えてまだ・・・わからんのか・・・・！？
明日からがんばるんじゃない・・・・・・・・
今日・・・・・・今日「だけ」がんばるんだっ・・・・・・・・・・・・！
今日をがんばった者・・・・・・・・・・・
今日をがんばり始めた者にのみ・・・・・
明日が来るんだよ・・・・・・・・・・・！

たのしい？

同期化アスペルガー君は社会復帰したかな？

しなくていいよ。職場混乱の元。

打てば同期化、そんなのがFPGA中作ってんだぁとおもいましたね. .
ASIC屋みたいに、話のわかるインプリ屋と分業にしてほしいなぁ.

教えてください。
FPGAでADコンバータを駆動して、データを取り込む場合です。

高速のAD ICでは、clock入力の他に「clock出力」が出ていますので、
このclock信号(以下CLK-ADとします)をFPGAに取り込んで、
CLK-ADで変換データを刻めば、良いと思っています。
しかしそうすると、そもそものシステムclock(CLK-SYS)と、CLK-ADの
どちらを使ってFPGA内部を設計すれば良いのでしょう。

a) CLK-SYSはもうお役ご免となり、CLK-ADをシステム全体のclockに
　　するのでしょうか?
b) それとも、システムはあくまでCLK-SYSで、FPGA内部で同期化するのでしょうか?
もし同期化すべし、という話だと、CLK-ADは使わないこと(解放)になります。
それもまた変な感じです。
こういう場合はどのように対処すべきでしょうか?
宜しくお願いします。

データーシートに従えよ・・

ここで「こうしろ」と書かれたらそれを信用して設計しちゃうの？
シナ製品じゃあるまいに。

>>13
好きにしろとしか言いようがない…

非同期FIFOに放り込むまではADコンバータのクロック。
そこから先はFPGA内で処理する用のクロックか出力先のシステムのクロックかのどっちか。
ってのが良くある形？

>>13
ＡＤといっても内部のクロックの使われ方はいろいろある。
汎用敵に考えるなら、
ＡＤのデータ出力に同期したクロックをＦＰＧＡでも使うのが無難。

>>13
一番良いのは、ＡＤから貰ったＣＬＫをＣＬＫ−ＳＹＳへ出力してＣＬＫを一本に統一する。
波形が歪むようなら0Ω抵抗でＶＣＣとＧＮＤへそれぞれターミネーションすれば完璧！・・・ｗ

>0Ω抵抗でＶＣＣとＧＮＤへそれぞれターミネーション
日本語でおｋ

たぶん、笑うところでは。

して、ADを外部クロックで使わないのは何故か？

外部クロックで使ってんじゃないの？

>>22
FPGAから出力したクロックをADコンバータの外部クロックとして使うという意味では？

ADのクロックでFPGA全体を動かすような設計をしたら、ADが複数あったら
どうするんだよ

ADが独立したモジュールで、データとクロックが外部信号として
システム外からやってくる。しかも複数入力とか？

XilinxのEDKっていくらで買えるの？

１００万以下だったとおもう。

SiliconBlueって、どうなの？
iCE65L01が出たみたいだけど、200円くらいで買えれば、CPLDより良いかも。
日本で買えるんかな。
↓ソース
http://us.aving.net/news/view.php?articleId=142870

いちおうトーメンが代理店になってて、評価基板とかもあるみたいだから、
売ってはくれるんでない？
http://www.tomen-ele.co.jp/products/sbt.htm

1バッチ何個かは知らんけどｗ

　 　　　 　　 　＿＿＿_　　　
　　　　　　 ／ ＼　　／＼　ｷﾘｯ
.　　　　　／　（ー） 　（ー）＼　　　　　　
　　　　／　　 ⌒（__人__）⌒ ＼　　　　＜電気と光熱費同じじゃないかというツッコミは無しで
　　　　|　　 　　　|r┬-|　　　　| 　　
　　　　 ＼　　　　 `ー'´　　 ／
　　　　ノ　　　　　　　　　　 　＼
　 ／´　　　　　　　　　　　　 　　ヽ 　 　 　 　 　 　 　
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　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､. 　 　
　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))



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　　　　　　　 ／_ノ 　ヽ､_＼
　ﾐ　ﾐ　ﾐ　　oﾟ(（●）) (（●）)ﾟo　　　　　　ﾐ　ﾐ　ﾐ
/⌒)⌒)⌒. ::::::⌒（__人__）⌒:::＼　　　/⌒)⌒)⌒)
|　/　/　/　　　　　|r┬-|　　　　|　(⌒)/　/ / /／　　だっておｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗｗ
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|　　　　　ノ　　 　　|　|　 |　 　＼　　/　　）　　/
ヽ　　　　/　　　　　`ー'´ 　 　 　ヽ /　　　　／　　　　　バ
　|　　　　|　　 l||l　从人 l||l 　　　　 l||l 从人 l||l　　バ　　　ン
　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､　　　　ン
　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))

>>29

設計開発期間　“Silicon Blue > ASIC”

ASIC より設計に時間がかかるのか・・・orz

>>31
確かにそう見えるｗ
実際は、あれは優位性を比較したものなんだろうな。
ASICに比べて5ヶ月短縮だって。

Quartusだとモジュールごとのリソース使用数が左上に表示されてるけど、
ispLEVERではどうやれば確認できるか知ってる人いる？
しかし使いづらい開発環境だな。
量産でLatticeのFPGAを使うとしても開発・デバッグは他社のFPGAでやりたくなるね。

アルテラと世界初のパソコンのアルテアは何か関係あるの？

>>34 関係ない

アルテア/Altairは、ワシ座の一等星(七夕伝説の彦星)のこと
(アラビア語由来)日本ではアルタイルという読みの方が有名

アルテラ/Altera は ラテン語 alterareからの造語
可変/別のモノを作るって意味

ふーん

どっちにしろ、Xilinxは優秀ってこった。

財は、敢えて回文化を避けたのかな・・・
○○○ックスってのも、アリだと思うんだけど。

アメリカには、最初の文字と最後の文字が同じ企業名はいい名前だとする風習がある
KodaK とか XeroX とか

XeroX
大人向け企業な感じがするのは何故だろう・・

和国の場合は最後に堂って付く会社は伝統ある良い企業って知ってたか

ex任天堂

ex資生堂

exいっこく堂

exヒサヤ大黒堂

>>29
取り扱い製品一覧には載っていません。
以前は掲載されていたけど、代理店契約を解消したみたい。

exウエディング美宝堂

ex順天堂

浦上天主堂
ここ今何を作っているか知っているか

海洋堂

ex八ちゃん堂

ex 天賞堂

宝石は盗まれたが鉄道模型は無事か？

食堂

>>53
たしかに、伝統はあるよな。

国会議事堂

>>55
伝統はあるけど実績が無いな（w

納骨堂

藤堂

文明堂

つまらんからもういいよ。
ところで、QuartusIIでVerilogでRAMを推測させるとき、

if(条件1) begin
if(条件2) ram[writeadr] <= data;
end
これだとLE上にRAMが作られて

if(条件1&&条件2) ram[writeadr] <= data;
これだとブロックRAM上にRAMが作られるんだな。

意味的には一緒だから他の行に合わせて見やすいほうで書きたいけどそうはいかないようだ。

　ブロックラムを使うとモデルシムのデバッグが難しくなるってホント？

モデルシムのデバッグは頼んだぞ

>>60
以前、大企業の外注として作業したときその記述方法なら
ＸＩＬＩＮＸ、ＡＬＴＥＲＡに依存することなく共通なコードが書けると薦められたが
俺的にはＸＩＬＩＮＸへ実装するならＸＩＬＩＮＸのＣＯＲＥＧＥＮを使って記述したいし
ＡＬＴＥＲＡならＭＦ使って記述したい。

と言ったら嫌な顔されて次から仕事無くなったよｗ

モデルシムのデバッグできるとかすごいなｗ

>>63
確かに移植性は高くなるけど、ReadAdrとWriteAdrがバッティングしないように記述してもバイパスロジックが出来たり、
レジスタ出力にしたくてもUnregisteredでLEのレジスタ使ってくれたりして効率悪いね。
他の環境のことを一切考えなくていいなら素直にMegaFunction使ったほうがいいと思う。

生成される回路をコンパイラに“推測させる”という記述スタイルになじめません。
記述に対する合成結果は明瞭に規定されるべきではないかと。

むしろ各々のチップ仕様に束縛される“ブロックRAM”なんかは
ライブラリを使うのがいいのでは？

>>66
なるべく共通化するために、ブロックラムの外側に
もう一つ単なる結線変換の「箱」を作って使う

が良いだろうなぁと思う。

そもそもHDL自体が推測させる記述スタイルだけどな

質問があります。教えていただけないでしょうか?

FPGAのリセット信号は、どこから取れば良いのでしょうか?
FPGAには、INIT_B、nCF、Doneなど、いろいろな信号がありますが、
always @ ( negedge RESET_B or .....)のリセット信号には、
どれをつなげば良いのでしょうか?
ちょっと考えると、変なことに気づきます。
doneがHになるまではFPGAのRESET信号は有効でないから、
done↑後、少ししてからRESET信号が来るべきだと思います。
すると、やはりRESET ICの登場でしょうか?

>>66
じゃあLUTの値とFFのモードを自分で設定して設計しなきゃ

>>69
リセットはユーザが必要な時に使う物でパワーオン時には不要
一般的にはパワーオンしたら全レジスタが0になるからそれ前提でコーディングすればいい

内蔵PLLモジュールを使って、その出力をシステムクロックにしている場合
クロック出力が安定したことを示す出力信号をリセットにする

>>70, >>71
ありがとうございます。

なるほど、了解しました。
・一般的にはパワーオンしたら全レジスタが0になるからそれ前提でコーディング
・クロック出力が安定したことを示す出力信号をリセットにする
どちらも、なるほどです。ありがとうございました。

動作中に何かの理由で、再configが発生することがあるのでしょうか?
もしマイコンとの協調動作の場合は、マイコンでその再configを見張るべきでしょうか。

>>46
川商セミコンダクターをぐぐって、キャッシュ表示させたら、代理店だったw

>>66
それは逆に、デバイスに依存しないようなHDLを
書きたい人には逆効果だろう。

どっちがいいかっていうのは一概には言えないと思う。

そもそもHDL自体の出自が電気回路を文字で記述するための物で、
回路を記述するための言語ではないからな。

いや
もともとは回路シミュレーションのための言語だ
回路記述/合成のためではなかった

書き方が悪かった。
既存の回路を記述するためにHDLが作られたのであって、
HDLから回路を合成する目的で作られた言語ではない、
と言いたかった。
だから>66の様な不満は筋違いでは?と。

もともとの目的なんか関係ないだろ

つまりビヘイビア記述言語ってことだな

>>79、そうそう、ハードのビヘイビア(振る舞い)を記述だな
で、振る舞いがどんなので(たとえば電気回路)実現されるかはHDLの範疇外だろ

Xfest 来てる人いる？

なんか今一、、、

>>66
ABELを使えばイイんじゃない？

72です。
教えていただいたように、Power on時のゼロを期待して、
resetなしでHDLを記述したのですが、合成すると、常時Hになります。
どのようにしたら良いでしょうか?

　　always @ ( posedge clock ) begin
　　　　counter <= counter + 1;
　　end

　　always @ ( posedge clock ) begin
　　　　if( counter == { WIDTH{1'b1} } ) begin
　　　　　　outputto <= 1'b1;
　　　　end
　　end

>>83
　　always @ ( posedge clock ) begin
　　　　if( counter == { WIDTH{1'b1} } ) begin
　　　　　　outputto <= 1'b1;
　　　　end
　　end
は何をしているの？ どんな振る舞いをさせたいの？

どうやらcounterのビットがオール1のときのみ
outputto（笑）を1にしたいみたいだけど
この書き方だと一度outputtoが1になったらもう永遠に1のままだね。

counterがオール1でないときにはoutputtoが0になるような
記述を追加しないとダメ。

>>85
本人に答えて貰いたかったのに....
>counterがオール1でないときにはoutputtoが0になるような
それが期待振る舞いなのかね

>>84
ありがとうございます。

>どんな振る舞いをさせたいの？
外部(例えばマイコン)からFPGAに対して、初期reset(各レジスタをreset)を指示する前に、
FPGAが生きている(=configrationの完了している)かどうかを知りたいのです。
FPGAのconfigrationがdoneすると、counterがfullになるまでの時間をおいてから、
「outputto」という出力がHになり、これを外部が監視すれば良いと思います。
この出力は、その後のreset信号にも影響されずに、電源が切れるまでHを保持し続ける
というものです。
(config doneのピンを外部で監視すれば良いのですが、事情があって　それができない)

その後考えました。通常通りresetを使用したHDLを書いて、そのresetは他のresetとは別ものにして、
I/Oから取り出し、プルアップしておけばよいと考えています。
絶対来ないreset信号でresetするようにHDLを書けば、reset無しの回路ができると思うのです。

すみません、1つ教えてください。
ISE10.1を使っていますが、さきほどまで順調に操作出来ていたのに、
さっきから急に、ソースWindowの「デバイス直下の位置」にあったtopソースファイルが、
「プロジェクト直下の位置」に移動してしまいました。
元通りにデバイス直下まで移動したいのですが、どうしたら良いのでしょうか?
たぶん私の操作が原因だと思うのですが、以前からこんなことが多発して、困っています。
そうなる理由がconsoleにでも表示されればいいのですが、勝手に行ってしまいます。
宜しく教えてください。

87です。

2つ目の件、直りました。
topソースの先頭に、私が間違えて文字を置いてしまったようです。
その先頭の1文字を消してセーブしたら、デバイス直下に移動してくれました。
とても焦りました。

勝手に異常を見つけておいて、黙って勝手に移動するのは止めて欲しい。
「sourceに変な文字があったから・・・・」とconsoleで教えて欲しい。

焦りました。　　ありがとうございました。

>>87
初期値ないのは危険だと思うけどな、
っていうか自分ならやらない。

powon後のFFがゼロであるということについて、
ハード的には信用できない。
それを保障しているデバイスならいいけど。

レジスタにプリセット機能がないFPGAで1を初期値設定にすると
レジスタの入力と出力にインバータを挿入する実装があるくらいなのに。

軽石のリセット記述すごかったな。日ｼ相テクニカの製品大丈夫か？

>>81
Actelの65nm品についてなんか情報あったかい？

>>89

>初期値ないのは危険だと思うけどな、
>>70の話は、違うの?

XilinxのSpartan3のデータシートの、
「図 23:シリアルおよびパラレル モードのコンフィギュレーション フロー」の図の中に、
「Clear configuration memory」というphaseがあるので、
config後は全FF=Lowになると思うけど、どう?

みなさんはFPGAにリセット端子付けてコンフィグのあと必ずリセットしてますよね
でも、僕は超ゆとりでそんな端子付けてないからリセットはしてません＞＜
僕ならコンフィグ時にリセットするぐらいの、ゆとり製品作りなさいというんですけどね。
ゆとり教育は生み出せてもゆとり製品、生活はできないの、おじちゃん達

リセットしないと、ModelSimとかのシミュレーションで困らないか？

>>95
もしかしたら、>>94は回路全体にリセットをかけるのではなく、
テストベンチで個々のレジスタに初期値を代入しているのかも。

あるいは、シミュレーションしていないのかもしれない。

>>95
シュミレーションではリセット端子にリセットを加える記述しているの？

>>70>>93の言うとおりFPGAならリセット必須ってわけじゃないが、
シミュレーションで困るのでinitialで0にする手はある。

でもASICのことも考えるとリセットが必要だし、
altera非同期、xilinx同期推奨なので、
結局のところ全通り書いてifdefで切り替えてる。

プリプロセッサ使えばすっきりするけど。

>>94
リセットは最重要だよ
ファミコンにだってリセットは付いてるんだから
子どもだって知ってる　馬鹿にされるぞ

>>99
>リセットは最重要だよ

そうでもない。

>100

軽石乙。

人生を

>>99
最近のハード持ってないが、PS3とかリセット付いてないんじゃね？
最近の子供は「リセット？そんなもん付けんの時代遅れだろｗｗ」って感じだろ
「電源？繋げば動くんだろｗｗ」

PS2 はクリックでリセット、長押しで電源だったな。

ASICって外部リセット端子(ピン)付けて、それでリセットするのが普通？
俺的にはリセット回路ぐらい内蔵しろよ、リセット用に外部端子用意するって
端子がもったいないって感じなんだが

>>104
そのリセットでPS2は何をリセット(再設定)しているんだ？

Cyclone IVっていつ発売ですか？

>105
アナログコンパレータ入れるのはめんどいし、スレッショルドも可変にしないとめんどいし、単独でリセットかかってもなぁと。
FPGAはConfig後の初期値決まってるから、自分でリセット掛けられるね。

>>105

システムの中の１個だけハングしたチップにリセットかけるために
装置の電源落とすなんてできないシステムもあるんだよ。

あ、ちょっと説明不足かな。
電源落とすことができないってのは
物理的にできないわけじゃなくて、
「その装置を止めると大変なことになる」って意味ね。
人の命にかかわったりとか、どこかの地域の通信が途絶したりとか。

んまあ、リセットしない軽石こと近藤は漢だな。

システム内にリセット要求元が複数あってマルチドロップになってる時もあるじゃん？

君がそういう設計する事は絶対無いから安心して

リセットネタはいつも盛り上がりますなー

>>109
30年近く前にZ80PIOを使ったことがあるが、外部リセット端子が無いために、
一度電源を切って、再度電源を入れないとリセットが掛からないという代物だった。

Z80シリーズはCPUは売れても、ペリフェラルが売れなかったのもうなずける。

>>114
CPUで初期化すればよかった？

8255はハードリセットで全ポート入力、出力設定でポート出力L、
を経ないとHが出力できないんでアクティブLで使おうとすると
一瞬Lがもれちゃうとか。
　（68系のやつは入出力設定の前に出力ラッチに値を設定できた）

68000なんてRESET端子が双方向で
受けでCPUリセット、RESET命令で周辺リセット出力、
なんて変態もいましたな。

Z80PIOでリセットが必要な理由がわからん。
ポート経由のコントロールが効かなくなるようなことでもあったの？

>>114
リセットの問題じゃ無くて、ポートが2個しか無いし、高いから不便ってのが大きかったのでは？

>>116
> 8255は
> アクティブLで使おうとすると 一瞬Lがもれちゃうとか。
漏れても大丈夫なように設計するのが普通の人。

>>118
だいぶ後発だったとか、なんとかチェーンにこだわって
つぶしが利かなかったとか、そんなこともあったらしい。
後者は、価格やポート数に影響するわけだけど。

>漏れても大丈夫なように設計するのが普通の人。

スマン、どうすると良いのか教えて
おながいします

LをデフォルトにしとけばおＫ

当時考えたのは

アクティブHでしか使わない
　→当時LS-TTL全盛だったのでPULL-DOWN抵抗値が微妙だった気がする。
　　がやってやれないことはなかったかな。

XORで受けて使う。
　→プルアップH+HもドライブL+Lもノンアクティブとする、ソフトウェアで
　　明示的にHとLを作らないとアクティブとしない、という考え方。

他には？

イネーブル付きのバッファかますとかかな。贅沢すぎるか。

>>122
HHからLLに変化するときにスキューによってごく短いパルスが出そうだな

> XORで受けて使う。
普通にバッファ（インバータ）咬ますでしょう。

lowアクティブだと電源突入時に一瞬アクティブになる周辺回路が必ず発生するんジャマイカ？
アナログ混載だと必ずアナログがアクティブになるんじゃね？
アナログにはリセットないから

唐突に何を言い出すの、この子は。

CPLDとFPGAの違いを教えてください。
CPLDは
・内蔵のフラッシュに書かれている。
・電源on後、スグに起動する
・容量が少ない
・FPGAに比べて高速動作
などがよく出てきますが、結局やることは、デジタルI/Oですよね。
だったらFPGAさえあれば良いと思うのですが。

会社の人にCPLDってFPGAと何が違うの?と聞かれて、うまく答えられませんでした。

>>128

単純に言うと
CPLDはＲＯＭ構造で、ＦＰＧＡはＲＡＭ構造

大昔はＣＰＬＤしか無かった。構造はＦＵＳＥだった。再書き込みが出来ず一度書き込んだら固定。
そのうち再書き込みができるＲＯＭ構造になった。

ＲＯＭ構造ではロジック規模に限界があるため、大容量が実現できるＲＡＭ構造のＦＰＧＡが出現。

当時のＦＰＧＡの難は、
・コンフィグが必要で電源投入から時間もかかる
（ＲＡＭなので電源消すとロジックが空。そのため外付けのＲＯＭにロジックを乗せ電源ＯＮでロジックを転送）
・コンパイルの配置配線が非常に遅く、ちょっとしたロジックでも10時間とかざらだった。
・動作スピードもＰＬＤに比べて遅かった。

ＣＰＬＤとＦＰＧＡが平行したが、今のＦＰＧＡは知っての通り内部は数百MHzで超高速に動作するまでになり
CPLDを超えたが、価格は安いし、コンパイル時間もかからず、コンフィグも不要。
ちょっとしたロジックではCPLDのほうが使い易かったりもする。

メーカーが何と言ってるかの違いじゃないかな？
ROM(FLASH)内臓のFPGAだってあるし、
antifuse は、FPGA だったはず。
FUSE の CPLD って、PLD のことじゃない？
CPLD の FUSE って知らないなぁ。

個人的には、FF が周辺に配置されていて、
結線がマトリクスになってるやつが PLD 系だと思ってる。

まあ、呼び方の違いに意味はないと思うよ。

SRAM型可変ルックアップテーブル(LUT)を大量に並べたのがFPGAかなぁ

Flash搭載のFPGAやLUTベースのCPLDがあるから線引きは難しいね。
個人的にはCPLDは最低限組み合わせ回路と順序回路が組めて、FPGAはそれに加えてPLL、DLL、ブロックRAM、乗算器、差動IOなどの機能が内蔵されてるイメージ。
あとは回路規模だな。CPLDのFF数はエントリークラスで数百個、多くても2k個。FPGAはエントリークラスでも15k個とか。

> 結線がマトリクスになってるやつが PLD 系だと思ってる。
PLDと言ったら、FPGAもCPLDも含みそうだが。

>PLDと言ったら、FPGAもCPLDも含みそうだが。
確かにそうだ

Complex じゃない PLD (GAL とか PAL とか）を含めてって意味のつもりだったけど、
Programmable Logic Device だもんね。

可書き換え型論理回路素子・・・無理に日本語にすると帰って解りづらいな。＞PLD

歴史的理由により、
PLD：ANDアレイやORアレイの書き換えで回路を実現するもの。
CPLD：PLDを複数集積したもの。
FPGA：PLDと違い、もっと粒度の細かい素子、配線リソースを使い柔軟性を持たせたもの。

PLDは広義と狭義がある。GALなんかいまどきマイナーなんだから、広義で使うのが無難。
歴史的理由なんてのも無意味。おおむね賛同できるが、「MAX2はCPLDです」と言われれば
「はいそうですか」と答えるしかない。
大株主になって「これはいただけないね」と圧力をかけるつもりなら止めないが。


それはそうと、FPGA BBSまで死んじゃったみたいだな。なひたふBBSはずっと閉まってるし。

軽石がまたなんかしたのか？

FPGAは息を吹き返したみたい

教えてください。
XilinxのVirtex4を使っています。
Clock入力ピンとしては、Clock用に設けられたピン(GCやCC)がありますので、
そのピンにClockを入力しています。
ところが、FPGA内部のDLLで艇はい゛したclockを外部に取り出す時は、
どのピンを使えば良いのでしょうか?

データシートを見ると、CC、GCともに Input/Outputと書かれているのですが、
このOutputという意味が、汎用Outputもできるよ、という意味なのか、
Clock出力用の特別なOutputなのかが、判別できないでいます。

ご存じの方、宜しくお願いします。

「い゛」

う”っ

ま゛っ

誤記訂正
×DLLで艇はい゛したclock
○DLLで逓倍したclock

「反省してま〜〜す」

>>140
ここで聞いても、その質問に答えられる人は、いないんじゃないかな。

>>140
Ａｌｔｅｒａとは違って、どこからでも出せますよ！
てアヴの人は言ってた気がする。

その代わり、ジッタｰ多いらしい。

＞どのピンを使えば良いのでしょうか？
どれでも

＞汎用Outputもできるよ
yes

＞Clock出力用の特別なOutput
No

あら、さっそくお答えになっている人が。
さすがですね。
失礼しました。　>>145は撤回です。すみません。

出力クロックと内部クロックの位相差を気にせず
指定の周波数クロックがほしいだけならどのピンからでも出力OK

ただし出力クロックと同期したI/O信号も一緒に出すなら
いったん出力したクロック信号をフィードバックする必要があるので
クロック専用ピンを使うと良い

SOURCE SYNCHRONOUSというキーワードで検索してみると良い
ついでにSYSTEM SYNCHRONOUSも検索して違いを調べるのも良し

>>146->>149
皆さん、ありがとうございます。

考えました。こんな感じでどうでしょうか↓
http://mcnc.hp.infoseek.co.jp/cgi-bin/img-box/img20100219131244.jpg
こうすれば、Clock出力ピンに通常ピンを割り付けても、
「出力信号と出力Clockは、入力CLKの位相に合致する」と思っています。

>>149
>SOURCE SYNCHRONOUSというキーワードで検索してみると良い

ありがとうございます。調べてみました。ALTERAの話が多かったですが、
送信側(Source側)がデータと一緒にClockも出力することを言い、
データ受信側は、このClockを使用して動くのですね。
このSource SynchronousのSourceとは、Clock源が送信側(Source側)ということから、この名が付いたんですね。

さらに一般的に良く見られる、Clock発振器の出力をみんなが使用するやり方を、
Common Synchronousというらしいです。言葉の意味がわかると、嬉しいです。

ただ、I2Cのように、データ受信者が発行するClockでやりとりする方式を
Sink Synchronousとは書いてなかったのが、予想と外れて残念でした。

ありがとうございました。

I2Cはデータ受信者じゃなくて、送信時も受信時もマスターがクロックを発行する
スレーブがいっぱいあるからCommon Synchronousに近い

ありがとうございます。
そうですね。IC2をバスで使ったことがないので、
気がつきませんでした。
ありがとうございます。

ザイリンクスのISE11を使い始めたばかりなんだが、よく分からん。
使い方を説明してるサイトでここがオススメ！って感じのトコロってない？
できれば回路図エディタ画面中心で。

最初はツールの使い方の練習と割り切ってXC9536＋回路図でプロジェクト起こして
ロジックのパーツをとりあえず並べてみたところで詰まったw

>>140
DDR I/Oマクロを使うというのもあるかと。

>153
ザイリンクスは回路図入力はバグだらけの印象がある。あくまで印象だが、、、。
ディフォールトの使い方をしないと、だめのような。あくまで印象だが、、、
手っ取り早い波形シュミレーションなども使い物にならんかった、、、

みんな使っているので、ディフォールト的使い方で使うなら問題ないのだろうと思う。
そこで、何がディフォールトで何が誇大広告（使い物にならない）なのかを見極める
必要がある。

ﾆﾎﾟﾝｺﾞでおｋ

>>155
デフォルト
シミュレーション

ディフォールトは間違ってない。
シュミレーションは間違ってるが。

そもそも、いまどき回路図入力でFPGA/CPLDを設計している人っているの？

いま私が扱っている案件は32ビットレジスタが数百あって、
とても回路図では書いていられない。HDLなら数行で書けることなのに。

回路図入力で何とかなるレベルを扱っている人は、もうFPGA/CPLD開発の
メインストリームに加わることができない日陰者になるしかないんじゃない？
別にそんなもの目指してなくって、年寄りの盆栽いじりと同レベルの
個人的趣味でFPGAいじりするならそれでもいいかもしれないけどさ。

うーん、どうだろうね
おいらも>>159的規模案件に携わってる方だけど、
世の中同じ案件ばっかりじゃないからね。

分野によってはPLD（200LE以下とか）レベルの仕事もあるし、
一概に言えないだろうよ。

求められる仕事として、回路図で済むんならばそれもよしだろう。

>>159
個々の部品をHDLで作っておいて、
それらをまとめるのに回路図を使うのをトラ技で見たような・・・

クライアントの要求どおりにできりゃええねん

>>161
トラ技みてないからよくわからんが、チップのブロック図がわりってこと!?

>>159
そりゃいるだろう。

> いま私が扱っている案件は32ビットレジスタが数百あって、
> とても回路図では書いていられない。
レジスタ多いだけならHDLで書く必要もないぞ…。

>>163
そんな感じ。
HDLで書いた部品が、回路図エディタ上では、入力ピンと出力ピンが生えた箱にみえる。
最終的な結線のミスが起こりにくいのかな、と思いながら記事を読んだ思い出がある。

所謂電子ブロックみたいなものか。

トップ階層くらいなら回路図でもいいと多少思ったけど…
HDLのようにどこでも使えるような回路図→合成の流れってあるんだっけ?

回路図入力の問題点

・１シートにすでにギチギチにパーツを埋め込んでいて、
そこにさらにパーツを追加せざるを得なくなった場合
シート分割をする必要がある。実現すべきロジックとは
無関係のコピペ作業。ケアレスミスなど発生しがち。

・いままで８ビットバスで組んでいた演算回路を16ビットに
して精度向上を目指すことになった。HDLなら
signal Hoge(7 downto 0) を signal Hoge(15 downto 0)に
直して若干の修正をするだけなのに、回路図入力だと
ものすごい量の回路図変更になる。

>>168
だからRTLに落ちるほどの下階層で使用するんじゃねぇってばよ（w

RTLは、タイプする人に次ごうが良いだけで、回路図に比べて
回路イメージが湧かない。回路図のほうが 3.141592倍見やすい

Altera MAX+PLUS IIで回路図入力でやってたときはMegafunction/LPM
を部品として使うとそれらはHDLで書かれてるからトップレベルだけ
回路図という状態に自然になってたな。

案外階層設計の上位側はスケマっていいよね
おいらも１２年前に始めてHDL（VHDL)入門したときそうした。

Verdi使えば

回路図入力で保存したファイルって他社の開発環境で開けるの？
互換性無かったら真っ先に却下だな。

>>174
ネットリストでインポートするとか？

意外と回路図擁護派多いのね。
ちょっとびっくり。

ジジイが多いだけじゃよ

>>176
否定派とか擁護派なんてレベルの低い話じゃなくて、

適材適所って話。

現行製造品で5Vで動作（とOUTPUTから5V出力）できるCPLDってもうないかねえ・・・

初見
FPGA/CPLDについて少しかじったレベルでしか知らない俺に教えてくれ
C言語でソースをかくことはできるのか？

C言語みたいな直列用言語じゃパラレルな電子回路を
記述できるわけは無い

>>179
XC9500ではだめ?

>>180
http://www.soliton.co.jp/products/c_base/excite/index.html
みたいなのやSourceforgeでもプロジェクトがあるけど
Cで書いたソースが簡単にFPGAに落とせてHDL並の性能が
引き出せると思わない方が良い。

FPGA入門はHDLから始めるのが楽

>>181
つまり回路を描く以外に方法がないいということなの？

>>181
ちょっとHDLについて勉強してくるわ
一応アルテラのほうから評価版落としてみた

>>180
Sharpのbachとか、NECのCyberとかを使うとできる。いわゆる高位合成。
まだ、一般的じゃない。
あと言語仕様に制限がある。

>>182
2年前に製造終了してまして・・・

>>182
あ〜すみません、Digi-Keyでまだ入手可能っぽいのを見落としてしまいました
回答ありがとうございました

>187

ラティスとかもありそうだけど。
TTL相手なら5Vトレラント,3.3V出力でも問題ないと思うけど。

>>189
今時、純TTLは少なかろう。ほとんどC-MOSで、1/2VddがVth。

>>179
もしかしてLCDとFPGAのI/Fかな。
SN74VHC3224?だったか、電源ピンが2つあるバストランシーバーが調子いい。

設計はワードとエクセルでやってます。

>>191
あそう。で実装は？

>>182, 187
　ザイリンクスのHPには未だに製品として載っているが。
他のデバイスと間違ってないか？

　生産中止されたと思われる物は従来製品として別にグループ分けされている。
ttp://japan.xilinx.com/support/#catlink-cmenu2-21

>>190
PICなんかはCMOSプロセスだけどTTL入力だね。ロジックならHCT相当か。

> あそう。で実装は

もちろんパワーポイントです。

>>192
キャッシュです。

>>194
CMOSレベルのほうが少ないと思う。

>196
ネコの手を使うの？

LV-TTLとかだよね。すれっしゅ、TTTLとおんなじだし。

>198

それはキャッツ？

>>198
ちがう、ちがう。現金のことだよ。

お呼びでない？

それはクレイジーキャッツｗ

現金、キャッツときたらこれだろ ttp://www.toto-dream.com/big/

みなさん、こんな時間から書き込んでいて、
仕事しなくて大丈夫なんですか?

http://www1.axfc.net/uploader/Img/so/74168.png
Altera Quartus II だとこんな感じのモジュールごとのリソース使用率が左上に表示されるけど、
Xlinx ISE や Lattice ispLEVER ではどうやって表示すればいい？

遅くなりますた。
回路図でみっちり作り込むのはバグの心配大っすか（´・ω・｀）

>159
趣味でやってる週末エンジニアなんで、回路規模は小さいっす。
普段はアナログと、デジタルもロジック石でちまちまやってる程度。
今作りたい物だとロジック石を並べたら基板サイズがとんでもなくなるのと、
クロック入れたときの同期性に不安があったのでCPLD化しようと。
そうすれば、ハードは小さくなるし、I/Oと電源さえ繋げばいいし、
回路修正も新しいデータを注入で済むから便利かな、と。

LatticeのCPLDの書き込み機を自作したいと考えています。
できればLatticeの純正ソフトから書き込みができ、USBで接続するとよいのですが、
そのようなものはあるでしょうか。

自作するんだから有るんじゃね？

誰もわからないのか、そもそもないのだろうか。
こういうの見たいっていう需要はないんだろうか。
どのくらいリソース使うのか知りたいときはQuartusでコンパイルさせるしかないかな。
3社の中で一番コンパイル速いからそんなに負担にはならないけど。

>210
　最近リソースなんて考えたこと無いな。使い切れないほど無限にある感じだ。
でも、シビアな用途ならリソースを見る必要があるから、あると思うよ。
一寸調べたら出てくると思う。分かったらおしえてくれ。
リポートに出てなかった？
俺はXlinksはスパルタンしか使ったこと無いのでよく分からん。マイクロブレーズ
をのせて、VHDLで２０００行くらい書いても、全然平気だったな。
　でも、もしリポートの出し方が分からなくて、手がかりを掴みたいなら方法は
いくらでもある。
　たとえば８ビットのカウンターとかアダとかを適当に作って、それを
１０００個とか登録して、入るかどうか調べてみるとかしたらいい。
当然入らないのでコンパイルエラーがでる。　もしギリギリ１００個
はいるなら６０個程度で収めるようにするのが普通。　
　この場合リソースは１００と定義するんだよ。

>>206
Xilinx（ISE 10.1）の場合、
FPGA Design Summary -> Design Overview -> Module Level Utilization
ではどう？　

Latticeは使ったことないからわからんけど、あるんじゃないかな？

>>212
ありがとう。

TQFP44かTQFP64くらいで5kLUTクラスのFPGAってなんでないんだろ
FPGAってなんであんなにピン数多いのばかりなんだろ
I/O数重視の需要が多いのかな

　　　　 周辺
　　　　　 ｜
周辺−FPGA−周辺
　　　　　 ｜
　　　　 周辺

こういうケースが多いからだろうね

いわゆる gluechip だね。

2層までの基板で使いたいけど場所取るのが嫌だったらBGAパッケージをひっくり返してワイヤで必要本数だけ配線するしかないかねｗ

>>217
何と言う「裏ワザ」ｗ

隣のハンダボールにショートさせずに配線するの、難しそうだな。

電源やコンフィグ関連の最小限をのせたユニバーサルを作って使いまわししてる。

コンフィグって、カタカナで書くのはなんかやだな。なんかだけど。

毎回BGAをひっくり返してという馬鹿が湧くなぁ。。。

>>220
キミは正常だよ。
テクトロのオシロに操作面の差し替えプレートに、日本語のものがある。
操作つまみなどの英語表記を日本語に変えたい人用のものなんだけど、
それを付けるユーザーが結構いるのには驚いた。
triggerがドリガ、utility→ユーティリティなど、単にカタカナ読みにしただけなのに。
そんなことで嬉しいのか?→プレート愛好者。

水平よりhorizontalのほうが何倍も分かり易い。
configだって同じだよね。カタカナでコンフィグって言われてもピンと来ない。

>>222
>カタカナでコンフィグって言われてもピンと来ない。

それは日本人じゃ無いからでは？
少なくとも俺の身近にいる人間で

>triggerがドリガ

なんて言う奴は居ない。

ゴンフィグって言えばピンと来るのかｗ

コンフィギュだとちよっと萌える

アクテルがARMコア入りのFusionを出したな。
ttp://www.actel.com/products/smartfusion/

評価ボードも安いし弄って面白そうなんで、どこか扱ってくれ。
ttp://www.actel.com/products/hardware/devkits_boards/smartfusion_eval.aspx

>>226
これで$99って安いな
俺も弄っててみたい
マイコン+FPGA+プログラマブルアナログってずばりSoFPGA(System on an FPGA)
だな。俺、Xi、Alの関係者にAD,DAぐらい入れろって言ってたんだがな。
次期？(いまや?)世界標準32bitマイコンコアのCortex-M3ってのもいいな。

http://pc.watch.impress.co.jp/docs/news/20100303_352289.html
＞現在のFPGAはあくまでデジタル回路が自由に構成できるだけで、アナログ回路は別途外付けで用意する必要がある。
＞例外は高速入出力で、例えばPCI ExpressとかXAUI(10GbpsのEthernet用I/F)、あるいはその他の高速ネットワークやバスなどに接続するニーズや、外部にDDR /DDR2/DDR3 SDRAMを接続したいといったニーズは、特にハイエンドFPGAでは非常に強い。さ
＞すがにこれらを接続するためのI/Fまで別に用意するのは大変なので、これのみは統合されているのが普通だが、逆に言えばアナログらしいアナログはここだけで、後は汎用入出力のみである。

PCI-eってアナログなの？

気にするところでもねーな

>>228
ギガビットはアナログ

>>228
3.3Vとか1.8Vとかそういうロジックの電圧と信号レベルが全然違うという意味でアナログって言ってるんじゃね？

おまえらはデジタル、アナログわかっているのか？
解っているなら言ってみ

ギガビットイーサネットはPAM5だからアナログだと言ってるんだろうけれど
アナログって連続量だからちょっと違うよね。
例えば0Vから9Vまで連続的な値をとりますって言うのならアナログだけれど
PAM5は-1Vから1Vまでの5種類の電位を取るんだから離散量なんだからデジタルだよね。
ただ単に世間一般で思われている2値のデジタルでないから、FPGA単体で処理するのが
難しいだけ。ただの揚げ足取りなんだけどね。

多値デジタルはアナログか？
みたいな話かね？

伝送系の話はよくわからん。

2値とか離散値とかそういう意味じゃなくて、
高速ディジタル信号はアナログ的な性能が要求されるって意味かと。
どのくらいアナログかって言うとSATAやUSB3.0ではケーブルの高周波減衰をイコライザで補正するくらいアナログなんだよ。
差動レシーバだってアナログコンパレータだし。

なるほど、最近の高速シリアル信号はアナログちっくな周辺回路がたくさん要ると言う事か。

そっか
一つえらくなったわ俺

アナログ要素が強いだけで、
ユーザがADC,DAC的なアナログ回路を
利用できるわけじゃない。
ってことだろう。

4069UB という IC があってな

入力保護ダイオードが無くて、下げる側へのレベルシフタとして重宝なヤツじゃね？
遅いけど、速度に関係ない所には好んで使った覚えが・・・

アナログ・・・どちらかというと高周波回路だなぁ。

反射とか整合とかいう、
伝送線路特性が影響する世界ですね。

>>239
04HCと04HCUという（ry
さらに1ゲートタイプのTC7Sxxでは挙動が変わって（ry

誰も訂正しないけど、HC04、HCU04の間違いですよね。

そーいえばそーね

74HC/54HC(U)シリーズの事かと思った

誰が見てもそのシリーズのことですが、なにか疑問でも？

特にございません

Altera
Xilinx
Lattice
Actel
Quick Logic
Atmel
Achronix
SiliconBlue
Abound logic
Tabula
Tierlogic
NuPGA

なんでALTERAがAlteraなんだ。
なんでXilinxがALTERAの下なんだ。
なんで?

Xilinxは糞だからだろう

XC9536XLでも端子を入力に設定した場合は
74HCシリーズ等と同様に使わない端子はプルアップなどをする必要があるんですか？
それか使わない入力端子が無いようにUCFを書き換えたほうがいいんですか？

使わないIO端子は出力モードでL固定にしておくものだろう

>>253
そうします　ありがとうございました

>XC9536XLでも端子を入力に設定した場合は74HCシリーズ等と同様に使わない端子はプルアップなどをする必要があるんですか？

内部プルアップや内部プルダウン、KEEPER回路を使え。
出力L固定するのは愚か者のやること。

未使用端子は仮想GNDにしてさらに基板パターンもベタGNDへ．
EMC対策優先ってことでこんなことに．

未使用端子をGNDにすればシグナルインテグリティはよくなるかも試練。EMC対策になるかどうかは分からないが、あまり効果はないだろうね。

でもね、質問者は「CMOSの入力が不定になっちゃいけないの？」とか、そういう意図で質問したんじゃないの？

だから、その回答をするぞ。

CPLDも74HCと同じように入力がスレッショルド付近でバタバタするのはよくない。だから、必要だと思ったら何かしろ。
ただし、出力モードでL固定にするのはやめとけ。

メーカ推奨は出力モードでL固定なんだよ。

> ID:qSpoPLxR
軽石さん、知らないことは無理に答えないほうがいいですよ。
出力L固定、ベタGNDはXにしろAにしろメーカ推奨で、EMCにも効果あり。

あと、いまどき変な誤変換は流行りません。蛙SRAMとか。

カエル？

軽石って単語すげー久しぶりに見たわい
本人も野次馬もみんな絶滅したのかと思ってた

軽石は滅びぬさ（AA略
隔離スレがあるんでそっちでぼちぼちやってるみたい。

>出力L固定するのは愚か者のやること。

賢い人はどうすんの？

>だから、必要だと思ったら何かしろ。

何すんのよ？

>ただし、出力モードでL固定にするのはやめとけ。

何でさ？

まったくの軽石問答だなぁ。
懐かしい。

未使用ピンがオープンならLドライブが無難、なんかつながってるならWeakPullup（つながってる人がローアクティブのとき。逆なら逆）だけどCPLDって付いてる？

入力に設定してプルダウン(アップ)すると電気がもったいないと言われました。
本当ですか？

出力にして電源かGNDってのはインピーダンスを下げるのに意味はあるよね。
出力にすることによって、デバイスの中とPADの両方で低インピーダンスに抑えられるから。
高周波的に本来は電源とGNDは等価じゃなきゃいけないけど（実際そうもいかない；；）、
どっちかっつーとGNDのほうが電圧にとらわれなくて良いしやっぱGNDかな。

逆に低い電流値のプルアップとか浮いているに近いハイインピーダンスの回路は
基板PAD〜ワイヤーボンディングとかいわゆるアンテナ状態みたいなもんで
隣のピンとかに影響を及ぼしかねないよね。
たとえPADをGNDに接続していたとしてもFPGAの中身で入力設定していたなら
一般的にはインピーダンス高いわけだから開放短になって出力設定よりは今一歩
といったところか？

この辺はフラットケーブルに例えて考えて、1pinごとに信号・GND・信号・GND・・・と
考えたとき、このGNDが両端でGNDに落ちているか、片方だけGND、もう片方は開放、
両方とも開放という場合において、信号線間のクロストークを考えたらイメージ
しやすいかなと思う。

・・・・・とオイラは勝手に解釈しているｗｗ

本当に高周波を扱うんであれば不必要な部分にベタグランドしてはいけないと思う

>263
駆動している信号なら本当。空きピン処理ならうそ(C-MOSの場合)。

軽石さんは、なんで出力でGNDは絶対やるな、愚者の選択って言うんだろう。
↓もよくわからん。


#3646 1/20/2005, 10:28 JST
Subject: 知っても意味は無い。
Name: 軽石 [nbf02247 at nfity ne jp]
Text:
>パソコン基板上のチップセラコン（パスコン）の容量知りません？

知ってどうしたいのか検討がつかないですね。
私の経験からするとパスコンでＶＣＣＩを通す事はできません。
しかもパスコンはクロックや電流などによって最適な容量が変わるので聞いても参考になりません。

ま、しいて言えばパスコンは0.1uFが一般的で、クロックが速いと0.01uFなどが使われますが、
総量については数えたという事を聞きません。（聞かれて即答できる人はいないでしょう）

なんとなく一般論をきちんと理解していないような気がするのは私だけかな？

>265

高周波だろうが、低周波だろうが、不必要なとこにしてはいけないな。軽石さん。
どこが必要で、不必要かが大事でしょ。どこ?

低周波なら別にええよそこら中に電源とグランドがあれば配線がらくだし

そうでもない

>268
で、どこが不要でどこが必要？とりあえず、高周波の話をしよう。軽石さん。

ちなみに、高周波ってクロックレートの話してる?

よーわからんけど
信号の立ち上がりの角度が鋭いと高周波なんちゃうん
上の方で話題になってたのはクロックが云々の話じゃないような気がする

高周波ならインピーダンスをマッチングするため
層間や配線間からベタグランドをどう配置するかって話になるよね。

高周波っていうと周波数が高いものって解釈だけど、ちがうのかな。

昔，耳で聞える波長までを低周波，それより上を高周波と呼ぶ．
と習ったような．

> 蛙SRAMとか。
そろそろ答教えれ

矩形波の場合は、周波数じゃなくて周波数成分が云々だね。

>蛙SRAM

トラ技の付録基板に張るSRAMをオムロン24(故人)で見つけた軽石が、蛙SRAM(買えるSRAM)という表題でメジャーどころの掲示板に書きまくった話だな。

frog? flip-flop? とか読んでたが違ったかｗ

>276
軽石にフリップフロップは発想できないでしょうｗ。

XilinxのSpartan6の拡張ボードを作ろうと思うんだけど、みなさん何をつなげたいですか？

まずはDVIやVGAだと思うんだけど。ほかに何か・・・。

間違えました。Spartan6の評価ボードのSP601の拡張ボードをつくろうと思うんだけど・・・
~~~~~~~~~
でした。

事情通の方いたら伺いたいんですが、
XにしろAにしろ、
45/40nm世代のFPGAって順調に量産出荷しそうなんですかね？
最近どうなの？
なんだかｎVIDIA/ATIとかがGPUで苦労してそうだから、正直どうなの？　って思った。

メモリ系でなくロジック系ではもはやIntelくらいしかマトモにプロセス立ち上げ出来ないのかなあ。

いかにも外野の見方だな

>280
淫輝は金があるから、他社よりも設備を優先的に回すとかの便宜くらい受けてるだろ。
AMDスレではニコンの設備がどーのとか言う話がちらっと出た事もあるし。
あとは各メーカーの資金次第。

nVはそもそもリマーク商法で見限られて経営傾きかけてるし、
AMD/ATiはシェア取れなくて資金が潤沢とは言えない。

>>280
AMDは45nmのCPU量産してるし。
大規模なFPGAほど需要や量産効果が少ないから導入が遅いんじゃない？
コンシューマ製品向けの小規模FPGAはダイサイズが小さいだろうし。

>>281
ほう、じゃあ内野の見方を是非とも伺いたいね

観客席にいるのに内野の見方を聞かれてもなぁ

>>285
＞事情通の方
じゃあカキコしなくてもいいんじゃないの？

>>284
> じゃあ内野の見方を是非

サードセカンドショートついでにレフトも
全部小坂。

ザイリンクなの？ザイリンクスだと思ってたけど

両端のXはただの飾り文字だろ

さいきんのプロセスドライバはFPGAらしいよ。
ってなんかの雑誌で見た。

2世代後ろからActelがニヤニヤしてます

Xilinxの評価ボードを最も安く入手する方法を教えてください

会社で取り寄せて不要になったらもらう。

研究室から借りる

業績を積んで、メーカーから是非使ってくださいと頼まれる立場になる。

そんな奴いねーよ

Xilinxに就職する

Xilinxを買収する。

世界一になる。

海賊王になる

型番を指定しないからこんなことにｗ

ちなみに、Spartan6は、もうバリバリに流通しているのでしょうか?
QFPでないと趣味に使うにはつらいけど・・・・

趣味ならブレッドボードを買いなはれ。

ところで軽石さん、なんで空きピンをGNDにつないでLにドライブするのが愚者の選択なんですか？

バイポーラだと思ってたりして（ｗ

秋葉原のジャンク袋からGAL60001Bとか出てきた。
これ、iｓｐLEVERでプログラミング(？)出来ないのかな…。
というかどうやって書き込めば良いかもわからんｗｗ

DATAIOの２９BとかUNISITEとか。ほかにも社外ライタがあるけど、ん十万だろうねぇ。

Xilinxのspartan3anのスターターキット欲しくて、小売あるかと思ってふらりと秋葉のマルツ行ったら33000円とかだった。
小売してるのは便利だなと思ったんだけどよくみたら日本版じゃなかった。
それならDIGIKEYで22000円で売ってるんだけどどうなのとか。日本版を代理店通しても同じじゃねとか。
日本版って日本語のマニュアル以外何が違うんだろう。アダプターもユニバーサルアダプター付きだし。
それに日本語のユーザーマニュアルて公開されてるんじゃ。
代理店さんや…。

日本版じゃないと何か不都合があるの?
まさか英語読めないとか?!

英語も得意じゃないけど何か事情でもあるのかなと思って。

>>309
>日本版じゃないと何か不都合があるの?
それは不都合でしょう。だって日本人ですから。
ネイティブの米国人なら、読めるだろうけど、
日本人が、取説に書いてある英文の真意や微妙な言い回しを理解するのは、ほぼ無理でしょう。
「技術英語は語数も少ないから読めるよ」といったところで、辞書片手に訳しているようじゃ
日本語版の方がまだ何倍もましだよ。

＞日本人が、取説に書いてある英文の真意や微妙な言い回しを理解するのは、ほぼ無理でしょう。
日本語版だしても…
日本人が訳してたり、日本人が本国の人から情報もらっても真意や微妙な言い回しを理解していない文章になるんじゃね?
それとも一枚ぺらのこんなのいらね！みたいな紙をありがたがってるのかな

>日本人が、取説に書いてある英文の真意や微妙な言い回しを理解するのは、ほぼ無理でしょう。
>「技術英語は語数も少ないから読めるよ」といったところで、辞書片手に訳しているようじゃ
>日本語版の方がまだ何倍もましだよ。

まずは英語を勉強したほうがいい

書いてあることを理解するだけなら辞書すら要らないレベルの英語しか使ってないことが多いけどな
行間嫁って言われると困る
でも英語って日本語ほど行間読ませる風潮ないでしょ

>ネイティブの米国人なら、読めるだろうけど、

ネイティブアメリカン = インディアン

>でも英語って日本語ほど行間読ませる風潮ないでしょ
確かにそうなんだけど、長文や　then , thatでつなぎまくった文章などは、
辞書1つでも結構キツイ。訳しだすと1日かかることもあるよね。
例として貼付けとくから、2行目の長い文章を訳してみて。

CLK_OUT signal in order to maintain phase alignment.
For these applications, it is advised to experiment with the loop bandwidth settings and choose the lowest bandwidth setting that does not produce system
timing errors due to wandering between the clocks and data synchronous to the CLK_IN domain and those synchronous to the PLL_OUT domain.

辞書片手に訳したとしても、全体で「こんなこと言ってるんじゃないかな?」という程度しか訳せない。
だったら、正確な情報は得られないと思うんだ。
だから間抜けでもいいから日本語の訳が欲しくなる。(Exciteはダメよ)

位相調整のためのCLK_OUT 信号

これらのアプリケーションのためには、ループバンド幅の設定と
クロック、CLK_IN ドメイン同期したデータ、それらに同期した PLL_OUT ドメイン、
にタイミングエラーを生じないループバンド幅の設定と最小のバンド幅の選択
を確認することをアドバイスします。

って書かれても、意味わかんないだろ。

>>316
そんな文章は100%読解する必要ないんだよ
「タイミングエラーが起きないようにPLLのループバンド幅の設定に気をつけろ」
これだけ読み取れればOK

>>317
そんな汚い訳じゃわからんわな。あえて訳すならこんな感じか。
これらのアプリケーションのためには、ループ帯域幅の設定を変えて実験し、CLK_INドメインに同期したクロック・データとPLL_OUTドメインに同期したクロック・データの間で揺らぎによるタイミングエラーが起きない最小のループ帯域幅を選択することをお勧めします。

>>318
かっこいい

>>317
ありがとうございます。
>>318
すばらしいです。ありがとうございます。とてもよくわかります。
そこまでササッと訳せると、英文のデータシートも有意義だと思います。
ちなみに、差し支えなかったら教えてください。
・どのようなお仕事をしているのでしょうか?　FPGA屋さんでしょうか。
・どうしてそこまで読み込めるのでしょうか。留学経験?　職場で英語使ってる?　
「ゆらぎ」と訳せるのは、スゴイです。

>>320
FPGAはじめたてのただの学生だよ。
辞書でwandering signal = 揺らぎ信号って載ってたから引っ張って来ただけ。

おまいらやるなぁ！

> 日本人が、取説に書いてある英文の真意や微妙な言い回しを理解するのは、ほぼ無理でしょう。
そんなデータシートしか書けないメーカは捨て置け

てーか、出来ないヤツは、仕事で飯食えなくなるだけ。
仕事してりゃ、NDAやら特許がらみも含め、普通に英文に接する羽目になる。
会社によっては会議や質問書そのものが英語。

会社入ったときは、自分の使う仕様書のmust、should、mayの違いから学ぶんだよ

なんで日本企業でも、日本語の資料無いことがあるんだろうな
まだ、そんなこと考えてるレベルでごめんなさい

ARMの日本語版の資料は、なかなか凄いですよ。

正社員は技術しない。

結局一番安いspartan6ボードは何なの?

>>328
一番安いかどうかはしらないけど
EK-S6-SP601-G って3万3千円くらいですよ。
はひたふさんとこのやつは3万後半でしたっけ？

英語の訳の話が出たところで、教えて欲しいことがある。
次の画像を見て欲しい。
http://mcnc.hp.infoseek.co.jp/cgi-bin/img-box/img20100325121959.jpg
これは、とあるFPGAボードの搭載機能の紹介なのですが、
最後の項目のPowerManagementの「5 wall」とは、どのような意味なのでしょうか。
5つの壁?　5 wayのまちがい?

wall ってのは、たいがい wall adapter のことだ。
5個付いてくる・・・ってのはなさそうだから、5V wall かもしれない。

誤植だろ？ほんとは5W allだったんだよ！

全部で5ワットだな（w

ありがと。なんかしっくり来ない。買って確認してみるかな。

>>328-329
AVNETの方が安いね。
いつになったら、出荷されるのかわかんないけど。

Xilinx FPGAとパラレルで接続されたconfig ROMを書き込むのに、
iMPACTを使って書き込んでいます。

が、iMPACTの最後の画面で、□ parallel　を毎回チェックしています。
このチェックはiMPACTは記憶してくれないのでしょうか?
毎回チェックするのが面倒なんです。
何か記憶する方法があったら、教えて頂けないでしょうか?

Quartus(9.0以降)使ってるやつに、ちょっと質問させてくれ。
　Q1. やっぱタイミング解析ってやってる？
　Q2. メタスタビリティ解析ってやってる？
　Q3. 低消費電力化とか意識してる？
　Q4. PinPlannnerで全pinに負荷容量とか配線抵抗とかの設定やってる？

>>330
"within four walls" で　ひっそりと　の意味があるから、それの強調かも・・・

>>330
http://www.xilinx.com/support/documentation/boards_and_kits/ug523.pdf
の７ページには
Universal 5 volt power adaptor
となってるから>>331が正解か

five volt　と言ったのを音声入力君が　five wall　と聞き取ったのかも。

Quartus 9.1 Programmer だが、LPTポートのないMBなのにByteBlasterドライバが勝手にインストールされてしまい、
ブート時にイベントビューにエラーが記録されてしまう(Win7)。
レジストリエディタでByteBlasterで検索して該当箇所を削除すると解決するけど、もっとスマートな解決法ってない？
3/25にSP2がリリースされたみたいだけど。Fixしてんのかな？

ほっとけばいいじゃん

kernel power 41とかもあって、邪魔でね。
結局、このエラーはSpeed Stepがらみのパワーセーブの影響でメモリ動作が安定してないことに起因することがわかって、
Over Voltage でようやく安定して動くようになったんだが、まだ、ちょっと信用してないの。
イベントビューをこまめにチェックしてるんだけど、エラーを起こす項目はなるべく排除したい。
サービスからも切れないし、programmer からも該当項目がない。
レジストリいじればOKになることは確認した。
アプリのどっかいじればいいなら教えて mOm

デバイスマネージャー

Spartan3 バンザーイ

Spartan9の次はSpartanXにちがいない。

Spartan Tiger
Spartan Leopard
Spartan Snow Leopard

spartanの次はsprinｔだな！

spartanの次はsperank(以下略

だれかスパルたんのAAを作ってくれ

開幕直後の金土日のチケット余るとかここ数年では考えられなかったもんなあ

Ｘ社もＡ社もデバイスを沢山売りたいなら、開発ツールは全て完全に無料化しろよな。

Spartanって、なんでSpartanと名付けられたんだろうか。

>>352
何で名前変わらなくなったんだろう。

Cyclone、Spartan辺りから、名前変えなくなったね。
Cyclone→2→3→4
Spartan　→2→3→3E→3A→6
て後ろに数字つけるだけ。

VirtexもStratixも。

>>351
数個程度しか使わないくせに問い合わせばかりしてくるようなのを
スクリーニングするには有料化が必須なのさ

年に2〜3個、しかもスパルタン3しか使わないオレが通り過ぎますよ

通り・・・過ぎちゃった。ここも寂しくなりそうだ。

Spartan6の評価ボード欲しい

ALTERAのUSB　BlasterでXilinxのFPGAに書き込む方法って無いですか？

UrJtag を使えばできるらしい。 USB Blasterの互換ケーブルは認識することまでは
確認した。　XilinxのFPGAへの書き込みが目的だったんだが、その前段階として
MAX�Uへの書き込みをやろうとしてうまくいかず、それっきりになってしまった。

Linuxがメインらしいんだが、 Windowsでも動かせるようになっており、実際にWindowsでも
前述のようにケーブルを認識するところまでは試した。

詳細は忘れたが、認識させるまででも結構面倒だった。

UrJtagでUSBBlaster使ってLatticeのFPGAは書けたよ
しかもデフォで対応していないFPGA
xilinxでもいけるのでは

MAX�UのJTAG→NOR Flashメモリ書き込み機能を利用して、
Xilinx用データを、PC→JTAG→MAX�U→NOR Flashと書き込んで、
NOR Flash→MAX�U→Xilinx(スレーブシリアル書き込み)
というのをやった事がある。

>>358
ヒューマンさんのHPで紹介されているのを見た記憶あり

このXilinxな時代になぜにAL?　信じられん

アマチュアからみると、Xilinxは評価ボードは手に入りやすいが、安価なUSBの書き込み
ケーブルが入手しにくかったからな。　USB Blaster使えないかと考えるのは不思議ではない
のでは。

今なら、digilentのケーブルが購入可能だから、本当にXilinxを使いたかったら
買ったほうが簡単だろうが。

　　　　　　　　　　　　　　　　　　　　　　　　価格　　プラットフォームケーブル互換

1. JTAG-USB Programming Cable　　　　安い　　互換性なし

2. XUP USB-JTAG Programming Cable　高い　　互換性あり

1.は 6千円くらいだったかな？　専用書き込みソフトを使うみたい。
　　　東工大からみのベンチャーらしい企業が個人輸入で扱っている。

2.は、2万円くらいでヒューマンデータが扱い始めた。

ところでみなさん、
XにしろAにしろ、
開発環境って今主流ってナニですかね？
Win32／Win64／Linux

会社による

FPGA開発の場合、PCはメモリ認識量で決まる。

XだとSynplifyで配置配線までやるのが
最強っぽいけど配置配線のサポートは
何時になるんだろ?
展示会では数倍早いって言ってたが

>>364
２を買うならdigikeyで純正platform cable買った方が良いのでは？
（だいたい２万数千円）

>>369
今のやつは赤いけど、あれはなぜ?

書き込みが３倍速い

ホントに？
だったら 今は黒つかってるけど、買い換えようかな

赤にすると、フラッシュのイレース時間も早くなるのなら、ぜひオレも

赤いのは機能をアップデートできるんじゃなかっかな。

>>371 はガンダムだろ。　最初はまじかと思ったが、くだらん事だ。

何言ってんの？ｗ

ガンダムじゃないよ、シャア専用z

若いやつには通じなくなったんだな

マチルダさぁぁぁん！

素朴な疑問について教えてください。
FPGAの規模を表すのに、100万ゲートとかいいますよね。
このゲート数というのは、どのように数えるのでしょうか。
何の数をもってゲート数というのでしょう。

また、アルテラとザイリンクスでFPGAを比べて、
「ほぅ、アルテラのxxxは100万ゲートだけど、ザイリンクスのvvvは80万ゲートか。
　じゃ、xxxのほうが大規模だな」という言葉は、正しいでしょうか。

>>379
>FPGAの規模を表すのに、100万ゲートとかいいますよね。
言わない。

言いますよ、軽石さん。無理に答えなくていいです。
このネタは宗教戦争になるのでこれでお開き。

>>379
ゲート数で呼んでるのってザイリンクスだけでしょ
アルテラやラティスはロジックセル数で呼んでる
ザイリンクスのもデータシート見ればロジックセル数載ってるよ

LUTの数とFFの数に係数かけて出してるんじゃなかったっけ。
メーカーによって算出方法異なるからメーカー間の比較はナンセンスらしい。

だからLUT数で比較するよりゲート数で比較する方がメーカー間でざっくり
比較できるってことじゃね？

だいたい値段が同じぐらいなのが同じように使える代物

規模的な所はよくわからんので教えてほしい。
https://www.marutsu.co.jp/user/shohin.php?p=65176
https://www.marutsu.co.jp/user/shohin.php?p=65177
https://www.marutsu.co.jp/user/shohin.php?p=69558
どれが一番規模が大きいの？

>>386
EP1C3＜LFXP2-5E＜XC3S250E
こんな感じだけど倍も違わないから、あんまり気にしなくていいと思う。

>>387
あんがと。
ちなみに
ALTERA　システム・ゲート数5万ゲート、ロジック・エレメント数2910個
LATTICE　5000ルックアップテーブル
XILINX　システム・ゲート数25万ゲート、ロジック・セル数5508個

これって何を基準に規模を判断すればいい？
ActelのSmartFusionも気になってるんだが?20万システムゲートって事はXILINXより小さいのかなぁ？

最近のFPGAはロジック回路の基になる部分(メーカーごとに呼び名が違う)を、
ルックアップテーブル(組み合わせ回路)＋フリップフロップ(レジスタ)で
構成していると思うけので、違うメーカーの製品を比較する場合は、
以下の項目を比較すれば良いと思われる。

ALTERA：ロジック・エレメント数
LATTICE：ルックアップテーブルの数
XILINX：ロジック・セル数

ということは
A(ロジックエレメント）≒X（ロジックセル）≒L（LUT）と考えていいのかな？

結局のところ、ソースのレベルで比較するしかないのかな。
同じVerilogソースが、
Xのこの品種には入ったけど、Aのあの品種には入らなかった。
だから、Xのこの品種　>　Aのあの品種　に違いないと。
コンパイラの賢さによっても異なるかな。

>>390
ロジックセルとかロジックエレメントはLUT1個＋FF1個のまとまりの名前。
基本的にはLUT数=FF数=ロジックセル数=ロジックエレメント数だからそれでOK。

LatticeXP2はLUT4個につきFFが3個しかないので、FFをたくさん使う用途では他社より大規模なデバイスが必要。
あと、もっと高価なFPGAだとLUTの入力が4本でなく6本あったりするから、そういうのは単純比較できない。

>>392
おぉ、凄い勉強になった、サンキュ。
この辺ってもう少し詳しく勉強したいんだけど、詳しい資料とかはある？
むんなどうやって勉強してるんだろう？

>>393
各社のデータシート見れば載ってるけど。

ダミーの回路なり作って、それぞれに乗せたらなん％になるのかを調べればいいんじゃね？

そういえば、
前の会社で

担当｢XのSは50万システムゲートだから余裕　がははｗ｣
・・・数ヵ月後・・・
担当｢なんかDSP入んないお！　あははｗ｣

とか言ってるのがいた
あれは人迷惑だったな

>>396
FPGAにDSPを組み込むと言ったら、
積和演算専用セルと内蔵メモリを組み合わせるのが普通だと思うが、
LUTベースで組もうとしたのか･･･

また変な奴が出てきたぞ。

>>397
そのときはスタセルASIC化へのプロトタイピングですたので、
主要演算ロジックもフルスクラッチで書いてあったみたいです。
なのでLUTマッピング

>>399
なるほど、それなら仕方ないですね。

質問があります。
ISEの12が出たみたいです。僕はまだISE10.1なんですが、
どうしてこんなに次々と新Verがでるのでしょうか?
新Verのほうが速くコンパイルできるかしら、と気にしていたら、もう次のVer。
3時間もかかるダウンロードは、正直言って面倒というか迷惑な感じ。

働けば分かるよ

やっと就職できたのかよ。

新しいのを買わせたいから。

出すたびにＡＬＴＥＲＡより凄い、と言いたいからだろJK

ユーザーにデバッグさせるためとか？

なんでも、来年にはARMコアを搭載したチップがXから出るみたいだし。

これって、安くないですかね?
http://cgi.ebay.com/ws/eBayISAPI.dll?ViewItem&item=170449923929

>>407
型落ちだからね〜、決して安いとは思わないな

>407
軽石さん、そろそろ買うだけじゃなくて形にしましょうよ。

>407-408
　型落ちって？
新しいモデルとの機能差などわかりますか？

形は現行品と同じなのにね。
コネクタの計上が違うけど。
使えるっぽい気がする。

eBayではNewって文字が入ってていかにも新製品のような紹介をしてるけど

型番だって数年前のものだし、印刷の文字や作りがなんだか・・・だな

中国のお得意のニセ品じゃね〜のかｗ

現行品とコネクタの位置も違うし・・・

そら、Xilinx Platform Cable USB(HW-USB-G)と100%コンパチって書いてあるのだから
純正じゃないのは確かでしょうな。

つか、その業者が売ってる他のダウンロードケーブルの類も全て純正じゃなくコンパチ品じゃん。

どっかでパチつかまされたしかも動かん！って記事見たよ。
それも外観はそっくりだったみたい。

>>413
Xilinxのロゴを使ったりや型番を同じにするものはコンパチとは言わないんだよ！

これじゃね？値段的にも
http://robot-jp.com/database/index.php?Soft%2FFPGA_PLD%2FXILINX%2FPlatformCableUSB

>>416
>かなりもろい封印シールが2枚、上下ケースの間と裏面のねじ隠しとして貼られていました。
>ちょっと触っただけで破れるので封印の役目を果たしていないようです。

これ書いた人、ちょっと勘違いしてないか。

純正品をOEMで作ってる中国メーカーが横流ししてたら100%コンパチだろうなぁ

封印シールの役割って、「開封しにくくする」じゃなくて、
「開封を証明する」って事を知らないんじゃないかな。

結局、あのケーブルはNGなんだろうか?

>>418
一般的にそういうことはコンパチとは言わずニセモノって言うんだよｗ

>>418
カスタムICとかマイコン? その辺りを横流し利用して後は勝手に生産だろうな。

５億ぐらいで、バスケットコート半分ぐらいの敷地におさまる半導体工場が
作れるようになるらしいけど、個人向けカスタムIC製造サービスとか始まらんかね。
FPGAマーケットを結構食うかも。

>>423
試作は書き換え自由なFPGAでする事になるだろうから、
量産しない個人用途なら、そのままFPGA使うだろう。

パチモンのパチはコンパチブルのパチだったのか。

>>425
だとしたら結構ポジティブな言葉だな

嘘っぱちのパチだとおもてたよ。

意匠を「パチった（盗んだ）モノ」でパチモン説が有力らしい。

Xilinxのロゴまでしっかり付いてるけど、当のXは何も言わないんだろうか?

石そのもののパチもんが出回らないかぎりいいんじゃねーの
パチもんケーブルで石を使う可能性が増えるわけだし

Trasicもあそこまで真似なくても....でも、Trasicの方が基板設計いいね。

Trasic?

>>430
うまく書けNeeeeee!とか石壊れたとか、売りたい石の評判落とすことになりかねないんだが。

参考までに、材黒の写真
ttp://mcnc.hp.infoseek.co.jp/cgi-bin/img-box/img20100520141801.jpg
ttp://mcnc.hp.infoseek.co.jp/cgi-bin/img-box/img20100520141842.jpg
ttp://mcnc.hp.infoseek.co.jp/cgi-bin/img-box/img20100520141821.jpg

当たり前では有るが、材の方がまともなつくりだな。

>>417 >>419
遅レスだけど、さすがに封印の目的を理解してないってのは馬鹿にしすぎじゃない？
「脆くて開封してもいないのにすぐ破れる封印は、開封を証明する用をなさない」
って記述にも読めるでしょ？

>>436
本人乙

>>430
そういう考え方がX内部にあるなら、純正ケーブルをもっと安く売ると思うけど

>>438
まったく同意します。　なんであんなに高いの?

ISEは無料だ!　よーしできたぞ。書き込むぞ。それには?　あれ?　3万円?
9800円くらいになればなぁ

ISE11は、なんであんなに重くてGUIの反応が遅いんですか?

>>439
そりゃ、

ライタ：9800円
ISE：2万円

にしたら、ソフトを違法コピーされるからでは？

ソフトにコピー防止のトンスル付けたって、ネットにパッチが流通するだけ。
まぁ、ツール開発費は、石の値段にも広く浅く、上乗せされているだろうけど。

>>423
もうちっと小型化できたら、缶コーヒーの自販機の隣に置いたり、新型の
UFOキャチャー、FPGAベンダー焼ける、なんて商売がでけるようになるね。

500円玉入れて、CDROMか、USBメモリからVerilog/VHDLのファイル読み込ま
せると完成した石が出てくる。　昔のジュースの製造機みたいに、製造工程が
「見える化」されてるといいね。

万札入れたら、10個だけテーピングされた石が出てくるとか。(w
自販機の中に、実はライタを持ったバイト君が入ってたり。

しかし、論理合成に失敗したら、レポートファイルだけ出て「はずれ」の
表示が点滅するという罠。しかも、ツールのバグでコインだけ飲まれて、
勝手にシステム再起動とか。

誰が利用するか知らないけど、間違いなくペイしないだろう。(w

どっちも無料で良いきもする
FPGA本体買わなきゃいけないんだから

さすがにライタ無料じゃ売るほど赤字だから、原価、人件費、流通コストくらい払ってもいいけど。
メインチップは自社の石なのになんであんなに高いんだよ

>>441
ライタは、開発時にしか使われないけどなぁ。

量産だと書き込み納入とか、CPUから書き込むとかが多いはず。

>>443
罪のケーブルが高いのは、あれのデバイスドライバを作ってるソフト会社が
一本いくらでライセンス料を取ってるからじゃないかと思う。

>>445
純正ケーブルが高いのは、他のメーカーも同じじゃないか。
Altera　も Lattice も純正は　3万以上するだろう。

AlteraなんかFTDIのドライバまんまだしな

>>447
そう。FTDIの石をつかったシリアル変換とかとバッティングしたなぁ。

http://www.fpga-cafe.com/

Altera 純正よりも Terasic の方が評判いいな。

ヒューマンのサイトに、　USB　Blasterの　Rev.A Rev.B Rev.C の
ほかにTerasic Blasterなんかの波形もあるんだが。

これを見ると、USB Blaster　の初期の奴は結構ひどいんだよね。

純正よりパチもんの方が高性能ｗｗｗ

J-Writerってどうなの？

Byte Blaster MVじゃダメなの？

レガシーポートがおまへん。

VirtualPC上から動かして、USB-パラレル変換で行けたかもしれない。
いや、昔のパラレルポートのキーの話だったかな；；

>>456
そんな話聞いたことないけど、情報ソースは何なの。
USB-パラレルは使えないというのは、見かけた気がするけど。

VirtualPCなら動く？　聞いたことないな。うーん、まさかって思うけどね。

>>452
パチつーか、パートナー会社。
ほとんど純正と言っていい評価用ボードを出してるしな。

>>457
VirtualPC上でのレガシIOがAPIアクセスに変換されるとすればありえない話じゃないと思うけど。
でも遅いんじゃないかなぁ。

>>459
悪いけどよく分からない。　ありそうもないことを言っているようにしか思えないが。

USB-パラレル の I/Fを使うのなら、実機と同じように、UART-パラレルの
デバイス・ドライバを使うんじゃない。だとすれば、動作にたいした違いはないはず。　

もちろん、VirtaualPCが勝手にUSB-パラレルのデバイスを認識して
パラレルにエミュレートするのならあるのかもしれないが、そんなことある？

VirtaualPCがプリンタポートをエミュレートすんの。0x378だっけ？レガシーに見せて。

>>461
もういいんじゃない。　ガセネタとしか思えない。

できもしないことについて語るのは無駄だよ。　本当にできるのなら、根拠を示そうよ。

よく分からないなら、仮定の話なのに嘘を騙ってると非難するな。

>>463

技術の話。　結論にはできる　できないの2つしかない。　

非難はしてないが。　議論に値する内容じゃないので、
いい加減にやめたらと言っているだけ。

VirtualPCに、USB-パラレルで書き込みなんて実機でもだめなのに
出来るわけがない。　普通は、というか自分はそう考える。

VirtualPCならできると考える思考が理解不能。　もちろん、本当に
できるのなら、俺の理解を超えているがね。

とりあえずWindows環境として、アプリから直接IN/OUT命令で、0x378等の
I/Oアドレスを叩いてくる場合、IN/OUTは特権命令でアプリ層ではトラップ
対象となるので、GIVEIO.SYSみたいなので、それを捕まえて、PCI接続のパラ
レルボードのアドレスに差し替えるなり、一連のUSBコマンドと応答に置換
してやれば、Virtual PCを使うまでもなく、実現できなくはないと思う。

ただ、現実にそういうドライバが既存であるかというと、聞いたことない。

玄人志向のPCIスロットに挿すパラレルボードや、同じ石を使ってる2S+1P
ボードは、たぶんアドレスがISAバスでは本来使わない領域にマップされ
ているだけで、おそらくI/Oレジスタ構成(レジスタ並びやビット配置)は
同じと思うので、互換ドライバはアドレスを変換してやるだけで済むと思う
けど、そんなドライバは付いていなかった。

＞ただ、現実にそういうドライバが既存であるかというと、聞いたことない。
IOアドレスでのアクセスをUSBにリダイレクトするのならあるよ
http://www-user.tu-chemnitz.de/~heha/bastelecke/Rund%20um%20den%20PC/USB2LPT/index.html.en

VirtualPCなら元々全部のIOをエミュレートしてるんだから、パラレルもそういう実装になってればできるだろうね。
技術的には十分ありえる話。問題はそのような実装をしているか否かだけど。

PCI接続のパラレル増設の拡張ボードは、レガシー I/Fに見えるようになっているので、
（全部の製品がそうかは知らないが）、　パラレルI/F用のJTAG ケーブルを接続して
使っている人はいるらしい。　Webでも成功している人の記述があった。

増設基板によっても違うだろうし、当然、私に保証はできませんが。

もちろん、USBｰパラレルを試して見るのも結構だとは思いますよ。　
人は失敗から何かを学べるかもしれませんからね。

>>467
その程度のことはさんざん語りつくされてる。
USB-パラレルも素の状態では使えないのは既知。

まあ問題なのは工夫して使えるようにしたとしても遅くて使い物にならないということだろう。

>>468
そーだと思うんだけどねー。　レスみてると、そういう人ばかりじゃないみたいだしね。
USB-パラレルでも　あーすればとか、、こーすれば、とか、いつまで無駄なことを
こねくり回せば気が済むんだってね。

>464
＞ガセネタとしか思えない。
＞できもしないことに(ry
この辺り、非難してるようにしか見えない。
ついでに、考える事を放棄しているようにしか見えない。

USBなんかはエミュじゃなくてスルーだから
そもそもそんなに速度の問題は出ないんだぜ？

考えることを放棄しては無いんじゃないかな。
こんな感じかと↓

「古株としては同じ話題をまたやるなんて許せないんだよ。分からないかな？新参はROMってろ」

まさに自称プロ、実態素人の軽石こと近藤豊広だな。

素直にパラレルポート付きのPCを導入すれば？
http://image.itmedia.co.jp/l/im/pcuser/articles/1005/19/l_si_mr6700-06.jpg

軽石....FPGAインフォメーションでウザかったなぁ。突然パッタリいなくなったが。
まだどこかにいるのかねー。二度と会いたくねぇ。

>>472＝>>475＝徹底的に叩かれた初心者クンかなｗ　涙が浮いてるよｗ


・・・いや、まてよ。
いまごろ唐突に持ち出して喧伝する・・・もしやこれは高度な罠かも。
>>472＝>>475＝名無しの本人！？

やられた　orz

pgr

>徹底的に叩かれた初心者クンかな

叩くったってさ、軽石に叩くおつむないだろって。
”技術系ＭＬでのマナー云々、ハンドル名を決めろ”に始まり、次は”ググレカス”
手に負えないとバックレor逆切れ、見るに見かねた常連が収拾に入るってのがあの掲示板のパターンだろって。
今の人はいいね。平和で。

軽石ネタはほんとやめてくれ。重石（軽石の嫁）も沸くぞ。

　FPGAやCPLD、プログラマブルロジックデバイスとは
ロジック素子の詰め合わせである。ユーザはIC回路のハードウェア設計と
プログラムのソフトウェア設計の2段階の設計をする。このことにより、LSIよ
りも自由度の高い製品・作品開発が可能となっている。

マイコン・ICなどの勉強をしていて、流れでFPGAまでたどり着き
立ち読みなどで情報を拾ってみたのですが、これでだいたい合ってますか？

>>480
いろいろと間違ってる

つーかFPGAだからって別に無理にこのスレで聞かなくても大丈夫
ここ↓で充分夜釣りが楽しめると思う
初心者質問スレ　その66
http://science6.2ch.net/test/read.cgi/denki/1271488193/

>>481
ﾚｽﾄﾝ
そうですか・・・もう少し調べて、機会があれば触ってみようと思います
>>482
誘導あり
マルチっぽくなるし、もう一度何か読んでみてわからなければ当たってみようと思います

根本的に間違ってるってわけじゃないと思うけど。
・ソフトの開発を行うとは限らない。作りたいものがハードで完結するならば。
・「FPGAのコンフィグデータはハードではなくソフトだ」と言い張る人も居る。

>>483
間違ってるわけじゃないけどFPGAは設計バリエーションが広いのよ。
ハード考えてHDLを書く場合もあるし、論理記述でハードを意識せずHDLを書く場合もある。
最近はGUIで回路をCADに入力する方法もある。
メリット、デメリット色々あるので、好きな手法を使えばいいよ。
マイコンとFPGAは根本的に違うからハードが分からないと理解するのは難しいかも知れんけどガンガレ。

>>484>>485続けてﾚｽﾄﾝｸｽ
なるほど、チップが物質的な土台であるハードウェアであると同時に
そのチップ自体を思うままのソフトに仕立て上げることが、PLDにおけるプログラミング・設計である
といったところでしょうか？
原始的というと何故か響きが悪いですが、プリミティブな部分に重きを置いたICなのでしょうか
そう考えれば、マイコンの「既定の物をいかに使うか」という見かたとは違いますね
HDLをキーワードに掘り下げてみようと思います

>>485
>最近はGUIで回路をCAD
スケマチック入力のこと？　ANDとかORゲートか、74XXシリーズを置いて、
繋いで行く方法？？？

それは、遥か昔に戻ってるようなぁぁぁ

状態遷移図のことか?

ウィザード？みたいなヤツで作る機能ブロックとか？
まぁ上位設計は言語でもスケマでもいいけど。

>>486
> そのチップ自体を思うままのソフトに仕立て上げる
ここでは、ソフトではなくて機能、というべきだろう。


また、コンフィギュレーションデータのことをソフトと表現するのは、
例えば回路図CADのデータのことを、回路図CADの回路図データ(ソフトウェアデータ)と
表現しているのと同じだろう。
つまり、FPGAの配置配線情報(ハード)をコンフィギュレーションデータ(ソフト)として
表現しているだけ。>487
FPGAのスケマといったら、FPGAベンダツールでのスケマ設計だろう。
あと、74**をつなぐのが昔？現役だし、これからもしばらくは使われるとしか思えないけどな。。

改行が変になった。orz

何年やっても、HDL設計はソフトウェア設計だと思うよ。

そうだねそうにちがいないいやぜったいにそうだとも

俺はロジック設計の経験が長いから、HDLで設計をやってると、
回路設計以外の何物でも無いとしか思えないが、
アナログ屋から見ると、HDLはソフトに見えるみたいだね。

だって、ハンダゴテ、オシロ、ラッピング線、切り傷、火傷しながらデバッグ、
これこそハード設計。

PC 1つがあれば、ホテルでも仕事できるよ。俺って天才!
なんていいながら、仕事するのはソフトウェア設計に他ならない。

>>495
それって設計じゃなくて製作・実機試験じゃないのか。
回路設計・シミュレーション・基板設計・筐体設計と設計の名の付くものはみんなPC上での作業じゃね？

俺は純粋なソフトとロジック、アナログ回路とやってるけど、
HDLはかなりソフト色が濃いと思う。

例えばリセット信号が解除されてから３クロック後に２クロック期間だけHを出力する回路を考える。
ロジック石だと８ビットくらいのシフトレジスタを使い、
３クロック目と５クロック目の信号でFFを駆動してXORで出力、とか考える。
一方のHDLだとカウンタを作り、カウント処理の中で条件比較するだけで済んでしまう。
もっと複雑なタイミングチャートなら、ロジックだとより複雑な回路になるけど
HDLだと条件式こそ増えるものの複雑さは大きく変わらない。
つまり、開発作業としてはソフトなんだよね。
もちろんHDLでもロジック石と同じ設計は出来るし、そういう手法ならハードに見えるのかもしれない。
けど、そういう設計技法は生産性の無駄だから、普通はやらない。

>>496
チミは、ハードデバッグしたことないね。
PC上で、文字修正だけで変更する設計は、もはやソフトウェアと言うほかあるまいて。

>>487
スケマ入力の事ね。
分かりやすい様にCADと表現しただけだよ。

HDLもゲートレベルから論理レベル、ビヘイビアモデルまで表現方法は様々だからソフトなのかハードなのかはとらえ方しだいだと思うよ。
ゲートレベルはハードが浮かばないと絶対に書けないし、RTLならあまり回路の中身を意識せず機能だけが理解出来れば取りあえず書ける（ここ辺はソフト的）
ビヘイビアモデルは中身すらないし。
様はどういうレベルで設計するかだけの話で実現方法はどうでもいい。
電気屋がRTLレベルで設計する場合ある程度ハードを理解して設計するし、ソフト屋が書くときはほとんど合成後どういう回路になるかは意識してないことが多い。
どちらも間違いじゃないし、作る物の回路規模によっては効率も変わってくる。

>>495
パソコンで作業するのがソフトというのは乱暴だと思うよ。
半導体設計なんてUNIX or PCでしか設計出来ないしね。

>>496
設計検証や試作等も設計の一部であると言えるので、試作機の制作やブレッドボード上の評価、検証は設計じゃないと言い切るのも乱暴だと思う。

ってかハード、ソフトどっちだあっちだって繰り返されるのはなんでなんだろ？

どんな回路になるかイメージせずに書いてた頃のHDLはひどかった。
今は、手こそキーボード打ってるだけだけど、頭の中では回路設計を同時にやってる感じ。
頭の中に回路のイメージがあるから、合成後の回路を見て異変に気づきやすい。

>>501
まぁ、それが理想だね。
合成後の回路を見るというより、シミュレーションでデバッグするときにハードが意識出来ないと出来ないこともあるし。
ただ、大規模な設計に携わると全部がそう出来るかと言われれば無理なんだよね。
まぁ、論理合成ツールガンガン論理圧縮するからインクリメンタルマッピング後の経路見てもじっくり見ないと分からないこと多いんだけど。
まぁここ辺はTPOに合わせた設計手法を取ればいいと思う。

パソコン坊やが、プラモデルより簡単な組み立て作業を「自作した」とか言い張るのと同じだな。
Hard-ware Description Language　つまり、言語に過ぎないから、予め決まったロジック（FPGA）用に、コンパイル出来る言語を記述する作業は
マイコン用にプログラムをコンパイルする作業となんら変わりない。言語がCかPHPかHDLかだけの話。

個人的には最終生成物がハード情報かソフト情報かで決まるものであって、
最終生成物がハード情報で、途中の作業がソフトと似ているからといって
それをソフトっていうのは違うという認識。

途中の作業がソフトと似ているものはソフトというなら、
CADソフトつかってボード設計するのもソフトというのかなぁ。
それとも言語だけをソフト的といっている？

話は逸れますが、マザーボード選んで、ケース選んで・・・・みたいな
パソコン組み立て(自作とは言いたくない)って、今でもやれますか?

条件はこんな感じです。

1) 私は、今まで一度も組み立てた経験がない
2) デスクトップ機　(当然ですね)
3) 目的は、ISE11を「ど速く」動かすこと
4) Core i7 (64bit)
5) Windows7
6) HDDは、7200rpm
7) 7200rpmのHDDより、ISEが速くなるなら、SSDの使用も検討
8) かかった費用をメーカー品と比べるつもりはない。(メーカー品が安いに決まってる)
9) その他、メモリ8GB〜16GBくらい?、LANカード、サウンドカードなど
10) 15万円くらいでできないでしょうか。←実勢価格を全く知らないです。

10万もいらんくね？
容量いらないならSSDおすすめ。

ありがとう。10万円程度で出来そうですか。

SSDって、
・7200rpm HDDより速い?
・容量が128GBとかもあるみたいだけど、
　容量が大きいとアクセス?が遅くなるようなことも聞いたけど、
　実のところはどうなのか

CPUって、i7でも856とか920とか番号があるけど、
・数字の大きい物の方が速い?
・はたして　その数字の違いでISEの高速化に変化が出るものなのか

など、どうでしょう。時間があったら、また教えてください。

真面目に1度作ってみようかな。

>>504
が主張する「最終生成物」とやらによって、現実に出来上がるハードの配線幅やトランジスタのゲート長等が変更されたマスクが生成されて
まったく別のLSIが出来上がるならそれはハードの設計。
予めハードの設計が済んだLSIにソフトを入れるだけで動作を変えるレベルは所詮ソフト。
>>504がいくら徹夜してがんばっても設計ルールが微細化する訳じゃ無い。

>>507
ネタじゃないのかｗ　いいかげん自作PC板で聞けよｗ

>>497
概ね同意だけど
HDLって結局いわゆる普通のソフトで言うループとかAPIとかオブジェクト指向とかって無い訳で
HDLをソフトって言ってしまうものどうかと思う

>>510
思いっきりオブジェクト指向じゃね？
動的にオブジェクトが出たり消えたりはしにくいですが（w



出来るのも有るという話だが....

>>510
> HDLって結局いわゆる普通のソフトで言うループとかAPIとかオブジェクト指向とかって無い訳で

その辺はコンパイラの作りによるだけの話だからねぇ
アセンブラでさえ、昔ながらのシンプルなものからオブジェクト指向をうたった物まであるし。

>>511
構造化されてはいるがオブジェクト指向じゃない

>>513
オブジェクト指向だから云々なんてナンセンス。
ソフト屋のセンスだな。

ちょっと古いが
>「Cynthesizer」によってC++の言語機能に対応したオブジェクト指向のハード設計を実現している。
ttp://d.hatena.ne.jp/KARMA-EDA/20071106

オブジェクト指向のハード設計って言われると、
必要なときに必要なモジュールをnewでインスタンス化して、いらなくなったらdeleteできそうな気がしちゃう

最近FPGA設計からずいぶんご無沙汰しています。また使う事になりそうなのです。

mpeg2デコーダ（SD、480i程度）を組み込む場合どの程度の容量のFPGAが必要でしょうか。
またipはXILINXやALTERAであるのでしょうか？

お願いします。

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http://sakutuu.ddo.jp/sakura2/sanka.asp
さくら通信で俺は名古屋の人と交渉する
情報を無料であげよう
しかし私は夜の6時から11時の間だ
ほぼ毎日出現している
私ができるのは

無線と増幅とCPUとVHDLなどのデジタル工学だ
分かりやすく簡単に説明する

名古屋の人はイザベラ＊アイリスの情報で
電車の中でマーケティングしてくれ
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成せば成る成さねば成らぬ何事も成らぬは人の成さぬ成りけり

XC9572XLで電源投入時に確実にHigh(電源電圧トラッキング）にするには
Vccintをさきに立ち上げた後で、VccioいれればOKですか？

ID:S4c5meE7はJDL自体を知らないとしか思えない書き込みしかしてないな。
しかも微細化とかプロセスの話を持ち出してる時点で半導体自体も分かってない。
あまり相手にしない方がいいみたい。

HDLは、Hard-ware Description Languageなんだから、
HDLというLanguageでDescriptionしようとしている物はHard-ware

HDLとRTLって、何が違うの?

>ID:S4c5meE7

FPGAコミュを追われ、PICコミュでは嫌われ、Ｈ．ＭＯＲＩさんには足引っ張る呼ばわれされ。
軽石さん、ほんと初心者嗅ぎ付ける嗅覚だけはすごいですね。
でも、他にコンプレックス解消の方法考えましょうよ。
高校で就職浪人とかいろいろ苦労があったとは思いますが。
（要約：とっとと失せろハゲ）

>>520
しったか哀れ。

>>521
成果物は1/0のデーター列に過ぎず、その成果物が出来合いのロジックの塊の入力となるだけの話。
例えば、ROMのアドレスにカウンタがつながり、データーバスが出力されている１チップのLSIを考えると
ROMデータを書き換えるだけで、クロックを入れるとデータバスにサイン波に相当する出力を得ることも出来るが
配線やトランジスタの位置や設計ルールが変化する訳じゃ無い。FPGAにしても、配線をスイッチで切り替えて自由度を増してるだけで
物理的に変化する訳じゃない。

所詮、サイン波をノコギリ波や矩形波に変更するのと同じ次元の作業に過ぎない。

>524

今日はハローワークのあと病院でしょ。もう寝なさい。

>>521
HDL はなにかって話だから Language 。.. Language である以上 Software

悔しそうだね。まあ、勘違いする事も大切だからくよくよするなよ。

>>527は>>525へのレス

差異は心の中にある。

さいでっか

ヒカルの語か。

>>526
やはりそうですよね。納得しました。

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>>526
言語＝ソフトという基準が間違ってる。
しかもLangusgeという単語だけをとらえる所が低学歴っぽいね。
Hardware Design Languageつまりハードを設計するための言語。
もう少し分かりやすく言えば、ハードをHDLという言語で設計してるに過ぎない。

>>534
TYPOが多すぎですよ。

>ハードをHDLという言語で設計
......

何を以ってプログラムと呼び、何を以って言語と呼ぶのか、まず定義づけ
から始めることだな。

結局のところ、ROMから読み出すのが、ステートマシンを動かすプログラ
ミングデータか、ゲート回路の接続を設定するヒューズデータでワイヤー
ドロジックを構成するかって違いだけで、本質的に変わらないと思う。

VerilogやHDLという名前を付けて「言語」と呼んでいるのは人間であって、
動物が吠えているのも、人間が理解できないだけで言語かもしれない。

ある業界の話に絞って言うと、
電子部品をある目的のために機能する形に配置、結合した実体がHard-ware。
Hardware内部で電気信号が継時的に如何な挙動をすべきかを定義した情報がSoft-ware。

HDLの当初目的はHard-wareを設計するためのものだったが、
その発達と共に、HDLを記述する作業は「仕様書の作成」へと向かっている。
仕様書の具現化は、Hard-ware/Soft-wareの両方を駆使して最適に行われるのが理想だが、
現時点ではまだ、HDLで記述された仕様はHard-wareだけで具現化されることが多い。

現実はどの部署のどんな人種が扱ってるかでしょ。
長文の人、早く社会復帰しないと戻れなくなるよ。

HDLをソフトだと主張してる人はソフトだと言ってればいいんじゃね？
それで恥ずかしい思いするのは本人なんだから。
仕事で少しでもVerilogやVHDLに携わってるなら猶更。
書き込みを見てるとどう見てもプロではないけど。

まあ重電分野からみれば、デジタル回路とかほとんどソフトウェアっぽく見えるよね。

>>521
行の切れ目でもないのに単語の途中でハイフン入れる意味って何？＞Hard-ware

>>541

521です。
それはつまり、”Hard-ware Description Language”のつづりが判らなかったので、
>>503から引用こぴぺさせてもらったのがきっかけで、その後すっかり習慣になってしまった。

>>540
>それで恥ずかしい思いするのは本人なんだから。
いや、それが全く恥ずかしくないんだな。
周りのみんなも「俺もそう思う」って言うんだ。

ロジアナどころかICの1つも手で触らずに、プログラムだけ変更して、
「俺、ハード設計やってんだ」というのに、たまらなく違和感があるんだってね。

一部のプロ?は、Model Sim + Chip scope のみで確認して、メール添付で納品なんだって。
まあ1発で動作するんだろうけど、正しい動作を見届けるまでが仕事ではないか、というのが一致した見解ね。

ソフトだったら、バグがあって当たり前の世界なんだから、そんな一発動作なんて期待されても困るぜ。

フッ素とか珪酸とかに触れずに半導体で仕事しているなんていったら、鼻で笑われるわけですね。

んま、半田付けできないハード屋なんて時代もあったけど、オシロも使わないでノイズが、ジッタがってクレームつけてくる輩が普通の時代だからなぁ。

カラーコードってなに？だよねん(涙

>>546
もう15年ほど前になるけど、取引先の大きなメーカーの小さな保守現場に
1/4W型の普通の炭素皮膜抵抗を入れたパーツストッカーがあったけど、誰も
カラーコードを読めないの。新品は箱から出してそのまま棚に入れるらしい。
「もし違う棚に入っていたら問題だから、カラーコードは読めた方がいい」
と言ったけど、そこの主任は「正しい棚に入っていないとしたらそのこと
自体が問題で、改善すべき」と主張していた。勝手にすればと思ったｗ

>>543
Flip Flopの最大入力周波数が25MHzくらいで、入力のインピーダンスが低く
て電流が流れるLS-TTLを両面基板に並べて、15MHzや20MHzクロックで動かして
いた昔と違って、FPGAやCPLDは実際に使われる条件に比べて、チップ自体の
マージンが大きいから、多少タイミング設計に不具合があってもデバイスの
マージン内で動いてしまう。

FPGAやCPLDに限らず、PICやAVRといったマイコンなどを含めて、入出力に
保護回路が付いているから、多少の過電圧が印加されても壊れないし、
消費電力も減っているので、電源廻りの配線がいい加減でも動いてしまう。

問題があっても、露見して認識されない限り、問題にはされない。

そもそも、HDL弄ってるだけで「ハードの設計やってるんだぜい」って奴らは過電圧とかパスコンなんて無縁

>>547
某巨大自動車メーカみたいだね。頭のいい人が多いから。

>>549
>過電圧とかパスコンなんて無縁
それって、正真正銘の「ソフト屋さん」じゃん。だからHDL書きはソフト屋だと思う。

一絡げにソフト屋と言うのは失礼だろ。本人は高級言語を操って最先端の
仕事をしているつもりだけど、コンパイルしてみないとどう並ぶか判らない
ヒューズの並びを決めているコーダーに過ぎないよ。

　　　 　　　 　　 　＿＿＿_
　　　　　　　　 ／ ＼　　／＼　　寸分の狂いなく刺身の上にタンポポを並べる方が難しい。ｷﾘｯ
.　　　　　　　／　（ー） 　（ー）＼
　　　　　　／　　 ⌒（__人__）⌒ ＼
　　　　　　|　　 　　　|r┬-|　　　　| 　　　これはタンポポじゃなくて菊だろ？
　　　　　　 ＼　　　　 `ー'´　　 ／
　　　　　　ノ　　　　　　　　　　 　＼
　　　 ／´　　　　　　　　　　　　 　　ヽ
　　　|　　　　ｌ　　　　　　　　　　　　　　＼
　　　ヽ　　　 -一''''''"~~｀`'ー--､　　　-一'''''''ー-､.
　　　　ヽ ＿＿＿＿(⌒)(⌒)⌒)　)　　(⌒＿(⌒)⌒)⌒))

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無線と増幅とCPUとVHDLなどのデジタル工学だ
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質問は本や資料を読みながら簡単に説明します
しかし英語だと読む時間が遅いです
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>>550
> >過電圧とかパスコンなんて無縁
> それって、正真正銘の「ソフト屋さん」じゃん。
この論理がまったく理解できないわ。
「過電圧とかパスコンなんて無縁」なハードウェア屋は山ほどいるだろ。
ボード設計者だけをハードウェア屋と思っているのか？

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TRやOPAMPなどの無線と増幅とCPUアーキテクチャー
VHDLなどのデジタル工学と電子工学の全て
数学など

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>>553
>ボード設計者だけをハードウェア屋と思っているのか？
いえいえ、とんでもない。

過電圧とかパスコンに無縁なのは「ソフト屋さん」と思うだけよ。

>>555
過電圧とかパスコンとか自分には無縁だと思ってるソフト屋さんは、
ハード屋さんにだまされてデスマーチするだけなんだよね。

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C++　X86　GCC　NASM　LINUX　CYGWIN　　COMMAND PROMPT
Z80　H8　JAVASCRIPT　WIN３２APIができる

Z80でC言語やBASICコンピュータが作れる

GCCで高速BASICが作れる
回路CADなども規格表だけで作れる
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>ボード設計者だけをハードウェア屋と思っているのか？

入力MOFFETゲート酸化膜の耐圧がどうのとか、保護ダイオードの漏れ電流が
どうのとか、スレッショルド電圧レベルがどうとか、「ソフト屋さん」には
無関係だよね。

>>556
> 過電圧とかパスコンとか自分には無縁だと思ってるソフト屋さんは、
> ハード屋さんにだまされてデスマーチするだけなんだよね。

ノイズの問題とか、基板設計に問題があるとか、濡れ衣着せられ、挙句徹夜
させられたハード屋が、『オイ、オマエHDLのソース晒せや。ゴルァ』と。
んで、見たら外部の非同期入力に同期F/Fが入ってなくて...

トカの方がありがちな気が。

>>555
> 過電圧とかパスコンに無縁なのは「ソフト屋さん」と思うだけよ。
この論理で言うと、人事部門や営業部門はソフト屋？
或いは、機構屋さんや、ボード設計と一緒にHDLも書くハード屋さんはどっち？

もしかして、いわゆるソフト屋さんにHDLの仕事を担当させているだけ、ということか？
だとしたらパスコン云々の前に、非同期FIFOとか理解できてるのかなぁ。

FIFOは、フィーフォと呼びます

正確には ファイフォー なんだけど、略語の場合適当に呼んでいる人が
多いから、フィーフォ と言わないと分からない人もいると思うよ。

自分の場合、フィーフォ って言われたら、しばらく考え込んで
"ファイフォーの事ねって言いそうだな。

FIFOはちょっとした辞書なら載っているんで、発音記号見れば分かりますよ。

軽いしみたいに、dongle:トングル　google:ゴーグル　banner:バーナーてのもいるしｗ。

FIFOは、ファイフォでしょ。

FIFOはファーストインファーストアウトの略だからファイフォが正解。
HDLがソフト屋と言ってる奴は半導体はソフト屋が設計してると思ってるんだろうな。
しかもHDLとボード設計をごっちゃにしようと必死だし。
こういう奴に限ってパスコンは適当に0.1uFを突っ込むだけで理解してない奴がほとんど。
TrやOPAMPなんて理解すらしてない。

> FIFOはファーストインファーストアウトの略だからファイフォが正解。
略した時点で正解も糞もないわけだがｗ

俺はフィファっていってるｗ

慣行上　日本語表記は　ファイフォが　正解だろうけど、　発音するときに
ファイフォだと違和感ありありなんで、あえて 伸ばしたんだけどね。

自分は、話すときには"ファイフォー" って言うな。

>>565 の言っているほうが正解でしょうな。　発音記号は正確に書けないけど
敢えて書けば　[faifou]　っていう発音だから。 　

＞「過電圧とかパスコンなんて無縁」なハードウェア屋は山ほどいるだろ。

　それは、困ったｗ

FIFAはなんでファイファじゃないんだろね

パターン描いてspiceかけれてハード屋と思うのは間違い？

>>569
FIFAはふぃふぁ、Euだから
ISOをいそと呼ぶEuropa、あいそと呼ぶUSA
お前は青島をなんて呼ぶ、ちんたおと呼ぶか？それともあおしま

パスコンにフィルムコンデンサ使うのは？

ダメ、とたしかトランジスタのバイブルに書いてあったはず。
詳しくは忘れた。

外人がGaAsをぎゃーすと読んでいてわろた。国籍は知らない。青島、チンタオは会話の流れで判断。

>572

巻物のなので周波数特性が良くない。
デカくて高くてもったいない。
今となっては貴重品。
http://www.kaijin-musen.jp/52.html

>>571
じゃあ、EUではFIFOをフィフォと言ってるのかな。

>>575
フィルムも面実装になってきてるけどね
http://industrial.panasonic.com/www-ctlg/ctlgj/qABD0000_JP.html

それにしてもニッセイ電機の倒産は残念。

>>576
>フィルムも面実装になってきてるけどね
これがハンダ付けの熱に弱いので、取り外して移動とか再使用はできない。
取り外すときの熱で、溶けてしまう。
しかも高いんだ、これ。RSで見ると目の玉飛び出る。

FIFO は フィーフォー だろ常考

>>578
FIFOは、英和辞典にも普通に載っている単語ですよ。
つづりを見て　フィーフォー って発音する人も多いんでしょうが。

ファイフォーって言う人は、多分　ちゃんと勉強している人だと思いますよ。
常識を知らないんだと、勘違いをしないであげて下さいね。

UFOはユーフォーじゃなくてユー・エフ・オーだろ

>>577
RSは、割かしエクスペンシブ

学がないアメリカ人の米語読みだろ > ふぁいふぉ
通じるから問題ないけど

>>582
じゃあ、何と読むのが学のある人の読み方なんだ。

気になって辞書見たらファイフォウだった。

>>582
>学がないアメリカ人の米語読みだろ > ふぁいふぉ

英和辞典も形無しですね。記載してある発音が学がないアメリカ人の読みとは。

．．．だろ という言い方は、根拠のない推測と判断しましたが、よろしいでしょうか。

FIFOの読み方は、結構続くね。　それだけ間違った呼び方を正しいと信じている
人が多いってことかな。　そういうのに限って、調べもせずに自信満々で書き込む。
しかも、調べないから、いつまでも間違いに気づかない。

間違っているのが大多数なら、それは正しい呼び方で通用はするんだが、
まともな技術者なら正しい呼び方を知っていて欲しいよね。

単語の最後を延ばすのは素人。

>>574
他の組成のも是非読んでもらってきて。

しかし、軽石のカニ光線と女工ＩＣは笑ったよ。勘違いの領域じゃないだろ。
秋田ってどんな教育してんだ？

>>586
表記上　伸ばさないのを規定しているのは知っているけど発音とは違うからね。　

その程度のことで　お手軽に優越感に浸れるのはお得ですな。

表記通りに発音できない素人が来ましたｗ

>>590
やれやれ、よほど素人ということを書きたいようですね。　
その程度のことで、そんなにうれしいんですか。安上がりですね。

>>発音厨

そんなに英語が出来るんなら、
ここへの書き込みも全部英文にすれば？

てゆうか、2chなんかに来ている時点で
「大したことない奴」って気がするが。

本当に優秀な奴は欧米のエグゼクティブ（ｗ）との
会話に忙しくて、こんなところに書き込みしてるヒマないだろ。

>>592
やれやれ、何的外れなこと　言っているのやら。

単語の最後を伸ばさないなんて、誰でも知っていること。　その程度のことで
うれしそうに素人って書き込む君は　自分自身を　ずいぶん　「大した奴」って
思っているんだろうね。

こんな小さなことしか指摘できないっていうのは、よほど知識のストックが
小さいんじゃないかと、逆に心配しちゃうよ。

人のことより、自分の小ささを　よく理解したほうが良いんじゃない。

つーか欧州において「英語」は西の辺境地の野蛮人の言葉なんだって
日本の西洋語教育だって英語一辺倒になったのも第二次大戦後だよ
仏語 独語 西語 露語は英語と同じくらいの重要度で教えられてた。

グローバルでみればスペイン語が母国語の領域の方が英語より全然広いんだぜ?

13億人もいて、経済発展目覚しい中国語をどうぞ。

パイポと読むのは朝鮮人。
最初なんのことか分からなかった。　orz

このスレって、HDLはソフトかハードかの話題とかFIFOの発音とかどうでもいいことばっかだな。
かといって他に話題にすることもないか。

いつもどうでもいい話題が来ると急に伸びる

だって４社しかないんだし。

電気は心の中にも流れています。

ID:yLVVmhzoは自分の敵は一人だと思ってるｗ
見えない敵と戦うのは大変だな。

＞単語の最後を伸ばさないなんて、誰でも知っていること。
なのに自分はファイフォーと発音して周りから影で笑われてる事に気づかない可哀そうな奴だって事は分かった。

>>598
だって技術的話なんてできないのしかいないし
外国のエロイ企業ににおんぶにだっこしてもらわないと、
いまや駄目駄目な日本だから、技術的な話なんてできない

>>601
そうですか、あなたみたいな人は一人じゃなくて良かったですね。　
これ以上相手にしても、他の人にも迷惑でしょうから、小さな勝利感を存分に味わってください。

>596
……禁煙用の器具？w

>>577
＞これがハンダ付けの熱に弱いので、取り外して移動とか再使用はできない。

うむむ、結構取り扱いが難しそうだ。

>>603
反論できなくなって逃げたな。
まぁ涙拭け、お前にもまだ可能性はあるぞ。
まずは、仕事を探す事から始めろｗ

>>606
心配してくれてありがとうね。　

議論の内容がつまらなすぎるから外野の人に迷惑だからね。

あなたにとって重要なことが、他の人にとっては取るにたらないってことは
学習してもよいかな。　あ、無理なこと言ってごめんね。

>>607
＞これ以上相手にしても、他の人にも迷惑でしょうから、小さな勝利感を存分に味わってください。
と書いておきながらちょいと煽られると顔真っ赤にして書き込み。
もう馬鹿としか言いようがないｗ

>>597
いや、どっちも興味深かった。
ところで、FIFOは話題になるのに、LIFOが登場しないのはなぜだ。
あと、もっと興味あるのは
SPIの、MISO、MOSIを、みんなどう読んでいるかだ。
俺は当然、「みそ」、「もし」だ！

CISCは？

CISC = シスク
RISC = リスク
MISO = みそ
MOSI = もし

>>608
ごめんね挑発にのったよ　大人げなかった。

君は勘違いしているけど。　表記ルールは、文書を記述する場合の用語の規定で
話し言葉を規定しているわけではない。　だから、実際の発音とは違っているものはある。
JIS Z 8301って規定されているらしい。　今調べたけど。

だからだと思うが、マイクロソフトは2008年に外来語表記ルールを変更している。
たとえば　コンピュータ --> コンピューター　とかね。

あなたの見解は違うみたいだけど。　君の周りでも　コンピューター　っていう人の方が
コンピュータって言う人の方が多くないかい。　

技術者だからといって　すべての用語をJISの規定に従って話す人を、自分は
お目にかかった記憶がない。　伸ばさないと不自然な用語もあるよね。

すくなくとも、用語を言うときに　最後を伸ばしたからと言って、素人だ恥ずかしい奴だと
思う人は　珍しいんじゃないかと思うが。　そんなことで、技術者の値打ちは決まらないと
思うんだが。

レスを一つ増やすけど >>612 の訂正。　性格の悪い君のことだから、間違いをついてくるかもしれないんでね。
技術者としてはともかく、　性格の悪さでは　僕は　君に遠くおよばないんで、勝ち目はなさそうだけど。

誤り

あなたの見解は違うみたいだけど。　君の周りでも　コンピューター　っていう人の方が
コンピュータって言う人の方が多くないかい。　

正

あなたの見解は違うみたいだけど。　君の周りでも　コンピューター　っていう人の方が
コンピュータって言う人より多くないかい。　

なんかPICスレみたいだなｗ。
ま、そんだけ一般化したんだな、プログラマブルロジック。

PICスレｗ
Cかアセンブラかで盛り上がってたな

>>608
表記の規定が文書を書くときものであることを知らない　素人の君は
ずっと　単語の語尾を伸ばさずに話をして　玄人のつもりだったんだろうなー。
想像すると実に笑える。

性格の悪い君が、どんな言いがかりの反論をするのか、とても楽しみだよ。
いままでの君の罵倒はそのまま君にお返しするよ。

こういう書き込みでは、性格の悪さが最高の武器だとよく分かる。
玄人のつもりの素人君は、語尾を伸ばさないという　ただ一つのことしか
言っていない。　まさに、性格の悪さ以外　知識も　経験も必要ない。

卵を細いほうから割るべきか、太いほうから割るべきかで戦争になった某国の様相だな。

>>617
100%　誤解しているね。　趣味嗜好とはかかわりがない。

語尾を延ばして発音するなんて規定はないし、実際人によって
伸ばしたり伸ばさなかったりする。　

伸ばしたから素人というのは言われなき侮辱なんですよ。　

あんまり相手にしないつもりだったんで、 >>612 もかかずに
終わらせるつもりで、 >>603 を書いたんだが、　ちょっと調子こいて
いるんで、つい相手になってしまった。

>>608 の素人君は　相当性格が悪そうだから、まだ汚い書き込みを
してくるだろうな。　しばらく　スレを汚すことになるかもしれない。

そうなったら、ごめんね。

馬鹿に構うとID:ljAD2Au4みたいに必死になってスレを荒らしだすという良い見本だな。

PICスレ以下だな。振ろうにも、他に話題ないし。

俺も、「みそ」、「もし」だ

>>618
　ええっ！　アンカー違い？ｗ
俺はさりげなく「ビッグエンディアン」と「リトルエンディアン」の
話題を振ったダケだったんが。

　昨夜はよく寝てないようだが、大丈夫かな？ｗ

分かち書きすると頭悪く見えるのか、元々頭悪い人が分かち書きしてるのか...

>>618
顔真っ赤ｗｗｗｗｗｗｗｗｗｗｗｗｗ

ほんとPICスレにも劣るな、住人レベル。

PICの読みは「ピーシュ」か「ピック」か、
何て話題を振ったら揉めそうだな。

バカが一人じゃないのか、懲りずに繰り返すのか。　
くだらないことを突っつきまわすバカの習性は変わらないな。

くだらないことしか材料にできないのがバカの限界か。

といって、バカをイジってる　>627

技術者や研究者は、スキルアップするほどに
物事を見てくだらない、人を見てバカ
とは、簡単に思わなくなっていく。

>>629
そうだね。
横から見てるとたいした事ではない様に思えても、
自分がやるとなるとケアしなければならない事が、
想像以上に多いっていう事はあるな。

ALTELAの場合、NIOS2とIPコアが主流になるのかな？
細かいチップの制御などをIPコアでどうするのか理解できないので
自分は、VHDLでちまちまチップ毎にプログラムしてるんだけど
時代おくれになっていきそうで心肺

>>631
チップの制御とはどんな事でしょうか？

>>631
メモリとか液晶とか

メガファンクションの使用はPLLくらいで
ICの制御や同期はVHDLオンリーでやってます。
ツールがまったくつかいこなせてない感じがひしひしと

最近VHDLが主流なんかね？
俺はVerilogしか使えないし、ざっと見た感じVHDLの方がコードが長くなる様に見えるんだけど、
雑誌等見ると大体VHDLだしVHDLの勉強を始めた方がいいのだろうか。

昔からVHDLのほうが多いような気がするけど。
個人的にはVerilogのほうがが好きだな。
VHDLはとりあえず読めるくらいにしとけば不自由しないと思う。

>>633
外付けチップの制御のことですか。

アルテラのFPGAで開発をやった事がありますが、
バッファメモリとかFIFOなんかは、内蔵メモリセルを使うメガファンクションで組んだ方が、
リソース使用率を抑えられますけどね。

ただインタフェースのIPは見かけないですね。
パラレルバス用が無いのは仕方ないとしても、
割と普及しているI2CとかSPI(4線, 3線)くらいは、
IPが在った方が便利ですよね。

>>636
> アルテラのFPGAで開発をやった事がありますが、
> バッファメモリとかFIFOなんかは、内蔵メモリセルを使うメガファンクションで組んだ方が、
> リソース使用率を抑えられますけどね。
これは逆だろう。自分で組んだ方がリソースは抑制できる。
しかし、メガファンクの方が工数が少ないから目的次第で使い分ける。

> ただインタフェースのIPは見かけないですね。
> パラレルバス用が無いのは仕方ないとしても、
> 割と普及しているI2CとかSPI(4線, 3線)くらいは、
> IPが在った方が便利ですよね。
たくさんあるぞ。

>>637
メモリ系は、メガファンクション使わずに自分で組んだら、
リソースも工数も、その他色々不幸な出来事がドッと押し寄せそうで
ちょっと怖いかも・・・

DSP系もIP使った方が小さかったりするね。
まぁ俺のコードがへぼいだけかも知れんが。

メガファンクションって何?
アルテラ特有の言葉?

　ある寺って、FPGA内のメモリーとかを使う場合、シュミレーションできます？

>>641
ModelSimでもできるし、QuartusII（WEB Editionは知らない）でもできる。
QuartusIIのシミュレーションツールは、そろそろ廃止して、ModelSimのみに
なると聞いた覚えがあるようなないような？気はする。

>QuartusIIのシミュレーションツールは、そろそろ廃止して、ModelSimのみに
てことはRTLシミュレーションのみになるってこと？
もっと低レベルの、ゲート遅延や配線遅延含めたシミュは出来なくなるのか。

>>もっと低レベルの、ゲート遅延や配線遅延含めたシミュは出来なくなるのか。
ModelSimでも出来るよ

cycloneIIかＩＩＩの安いボードないですか？
HumanDataのは高い…

>>645
Cyclone IIかIIIの安いボード作って打ってくれｗ

>HumanDataのは高い…

それ位だせよう. つか、ボードでなにすんの?

タダじゃなきゃ満足しない人なんでしょ

あー、じゃあトラ技の付録基板だな.

>>645
規模が小さめので良ければ。
http://www.csun.co.jp/SHOP/200901026.html
http://www.csun.co.jp/SHOP/2010052801.html

おや、C5の方は在庫切れか。
C8ので入らなきゃ、ヒューマンデータかなあ。

C8の箇条書き
＞すべてのIO を2.54mm拡張ピンヘッダで引き出されてい
ここで切れててすげー気になるｗ

つ「る」「ない」お好きな方をどうぞw

1万出すならDE0のアカデミックが買えちゃうから、食指が動かん
最低限の周辺回路で3kくらいのFPGAボードあればいいのに
というわけでディジタルデザインテクノロジを2冊買った

トラ技でDE0の記事が出てからDigiKeyの在庫が結構減ったな。
機能的にはプラス、イーサがあれば完璧なのだが。

>>653
「たずらし放題です」はダメですか。

>>653
「や〜ん」はダメですか。

DE0はcycloneIIIで100ドルちょい。
しかもペリフェラル色々ついてるから、
何もつけなくていいから100ドル切ってるボードが
ないかなぁと思っただけです。
国産だと3万以上は仕方ないのかなぁ。
おぷは安いけどspartan2だし。
terasic以外で知りませんか？

ぶっちゃけ自分で作るしかないんじゃね
チップ自体は$10くらいなのになんでないんだろうね

Cyclone1ならこれがあるけど
https://www.marutsu.co.jp/user/shohin.php?p=65176

>>659
それはトラ技付録のコンパチボードだったかな。

FPGA内でバス接続にしたい場合、3ステートバスは使えないんだよね？
各モジュールの出力をセレクタ通して各モジュールの入力に渡す感じになるのかな。
出力するモジュールが多いと配線とセレクタが増えて効率悪そうな気がしてしまう。

>661
そんなこたーない。
データシートのIOの項

>>661が言っているのは、FPGAチップ内部でデータバスを構成したい時に
3ステートを使うことが出来ないんじゃないかということで、チップの入出力のことでは
ないと思うが。

>>663
その通りです。読み取ってくれてありがとう。

最初の5文字で読み取れるなｗ

>>661
ARMの実装なんかで使われる事があるけど、
選択されていないペリフェラルのバス出力を All 0 にして、
巨大なORゲートで受けるという方法がある。

遅延はかなり大きそうだが、セレクタよりも小規模な回路で
済みそうな感じがするがどうだろうか？

>>661
無理やりなら使えないことないんじゃね？
まぁライブラリ次第だろうが。

>>666
もしかして、セレクタの中身はAND-ORゲートで構成されていることも
知らずに、ロジック設計しているの？

>668
ていうか、LUＴなのわかって設計してる？ゲートじゃないよ軽石さん

トライステートバスを使えば解決！

「わかるVerilogHDL入門」という本によると、セレクタ使うと回路規模が大きくなるが、3ステートバッファを使ったバスにすると回路規模が小さくなるって書いてあった。
3ステートバッファを使ったバスは普通に実現できるってことかな？
トラ技のPICを実装した記事では全部セレクタでやってた気がするが…

Xilinx 7 series 発表されたね
28nmプロセスって歩留まりどうなんだろ?

>>671
それは理論上の話であって、ＦＰＧＡの場合は出力バッファブロックで切り替えるだけだから関係ないよ。
あと、内部の切り替えはセレクターしか使えないからこちらでも関係ない。

つまり実際に動作させるＦＰＧＡの設計には関係ないって事になる。

Virtex-7、Kintex-7、Artix-7
http://japan.xilinx.com/japan/j_prs_rls/2010/fpga/xilinx-7series-fpga.htm

↓　以下セブンスレ

↑
お前はアイスラッガーで討たれろ

セレクタって言っても、ＦＰＧＡだとand-orじゃなくてルックアップテーブル。セレクト信号を含めた入力数がＬＵＴの入力数を超えるとＬＥが一段増えてって感じで回路が重くなる。

（軽石と言うのは知ったか上から目線の半可通の総称。原典：ＦＰＧＡインフォメーション掲示板）

そういうあなたは勘違い君？
どうやってＦＰＧＡのロジック内部に3ステートバッファを使ったバスを実装するのかな？

具体的に軽くなるソースを出してみな。

なんか論理レベルの話をしてるのかマッピング後の話をしてるのか混乱してるな。

「軽石」ってそういう意味だったのか。
この業界の新しいスラングだと思ってたよｗ

>>673
セレクタ記述だと2702ゲートだったのが、全く同じものをバス記述にしたら1493ゲートに減ったと書いてある。
試しにCycloneIIIに論理合成してみたらセレクタ記述だと144ロジックセル、バス記述だと133ロジックセルだった。

>>678
本に載ってるけどソース出したらまずくない？

ちなみにバス記述の合成結果のLUTを見てみたら、多入力ORの構成になってた。

・バス記述のほうが使用リソースが少ない(最適化の問題か？)
・バス記述でも問題なく論理合成可能(3ステートバスは組み合わせ回路に変換される)

ということがわかった。とりあえず疑問は解決した。

>>677 >>680
ID変えて本人登場かよｗ
よほど忘れられたくないようだ。

>>683
忘れられてたまるか。
てめえらの居るところには何時までも住み着いて
胸糞の悪い思いをさせてやるからな！


　　　　　　　　　　　　　　　ﾅ~ﾝﾁｬｯﾃw

ID:NnhDb6UCさん・・・

>>658
USBブラスター持って無いなら↓格安だと思うけどな。2万だけど。
ttp://www.altera.co.jp/products/devkits/altera/kit-cyc2-2C20N.html
CycloneIIIのキットは使い勝手が悪い。

ID:NnhDb6UCさん・・・これはまた、トンでも軽石さんだなぁ。

軽石にとってのFPGAはＸＣ９５３２だからなぁｑ。
回答がＡＮＤ、ＯＲアレイだったりするんだな。

合成結果ががＯＲアレイでも、現実は.....。

>トンでも

ドングルのことをトングルとか言ってるの思い出しちったよ。

しかし、お仲間のhmoriさんにこんな言われよう。
ちょっと可哀想かも。
http://twilog.org/hmori/date-091128

私の日記に軽石さんが書いている。生きていたんだ。というか返事どうしよう。
posted at 08:53:38
そういえば軽石さんはPICが好きだった気がするなあ。結果的に嫌われるのだけど、
posted at 09:01:21
現在のコミュニケーション力は他者の足を引っ張る為にある。　ひでーー
posted at 09:11:27

>>686
これはどう？　シンプルでよさげ。
CycloneIIで8,980円
ttp://www.nissin-tech.com/2009/10/fpgacyclone-iiep2c5q208.html
誰か人柱希望。

>>690
電源SW?のスライドSWは、あれが正しい取り付けなんだろうか?

>691
使いやすそうな向きじゃない。斜め上向いてて。

DE0でAlteraのFPGAを勉強しようとしています。
SDRAMを使おうと、MegaCoreについて調べているのですが、分からないので教えてください。

MegaCoreは、「期間限定無償」という認識で間違っていないでしょうか？
期間限定無償だとすると、その期間とはどれくらいになるのでしょうか？
MegaCore以外で（無償で）SDRAMを扱う方法はありますでしょうか？(自分でコントローラーを作れというのは無しで)

以上、よろしくお願いします。

>>690
・USBブラスタ等の書き込みケーブルが別途必要そう。
・Uart（バッファ＋DSUB）は標準で欲しかった。
・LE数が4600とちとさびしい。
小さい基板だから用途によっては便利かも。
俺は趣味で使う人だから >>686 の方が良いね。
一月ほど前は$149だったんだけど、
$199に値上がりしてるのが残念。

やっぱりこの程度の規模の組込用ボードは5k以下じゃないとなぁ･･･
学習用途ならもうちょっと出してDE0で良いやってなっちゃう。

>>693
>MegaCoreは、「期間限定無償」という認識で間違っていないでしょうか？
SOFをデバイスにダウンロードして、時間限定（1時間だったかな？）で
使用できたと記憶している。

>(自分でコントローラーを作れというのは無しで)
勉強なんだから自分で作ったほうが良いと思うよ？
自由度が増えるし、DDRよりは簡単。

InterfaceかDesignWaveにHDLコード付きの記事があったので、それを
参考にするのもありだと思う。

時間限定ですか･･･orz

確かに勉強に自分で作るべきかもしれませんが、
SDRAMについては、あまり勉強する気がないし、
動作しなかったときに
SDRAMの扱いが悪くて動作しないのか、
HDLが間違って動作しないのか
わからなくなってしまう恐れが有るので･･･。
CQ出版の本は実は探して読んだのですが、自分が理解できるのが無かったのです。

>>697
MegaCore全部が時間制限付きではないよ。
SDR-SDRAMコントローラはSOPC Builder付属のが無償だったと思うが。
DDR系のコントローラは有償だけだったと記憶してる。

>>697
メモリを使うなら、基本的な動作シーケンスくらいは理解しておかないと。
勉強するならこの本がいいよ。マジおすすめ。

メモリICの実践活用法
http://www.cqpub.co.jp/hanbai/books/32/32701.htm

ついでに、絶対にビヘイビアモデルを使ってシミュレーションすること。
（マイクロンとかモデルを配布してるから、同じスペックのを使うといい）
IPを使おうが自作しようが、間違えるものは間違えるんだから。

確かにSDRAMのIPがあったら便利だな、と思う。
ヒューマンの基板には、いつもSD-RAMが張りついてくる。

>>697
> SDRAMについては、あまり勉強する気がないし、
> 動作しなかったときに
> SDRAMの扱いが悪くて動作しないのか、
> HDLが間違って動作しないのか
> わからなくなってしまう恐れが有るので･･･。
てことはさぁ、
SDRAM使わなくてもいいんじゃない？？
内部メモリだけで済ませば？

>>701
作ろうとしているのが、
内部メモリをビデオメモリとして使うので、一応外部メモリが必要なんです。
今までは、ザイリンクスの（昔の）スタータキットのSRAMやNEXYS2の疑似SRAMとか使っていました。

>>698
SOPC Builder調べてみます。

>>699
一応、その本、さらっと立ち読みしたのですが、疑問点がたくさん出て挫折しました。

皆さん、情報ありがとうございました。

挫折するとは勿体無い・・・

>>702
「どこがわからないかが、わからない」状態だと道は険しそうですが、
「疑問点はこれ」とわかっているなら、それを解決していけばよいわけで、
挫折する事はないと思いますが。

>>702
SDRAMをビデオメモリにするのはダメ？

>>702
一番下の「SDRAMの使い方 - ユーザーズマニュアル」を熟読してみたらいかがでしょうか？
http://www.elpida.com/ja/products/documents.html

１からならサンプル付きのボードを買った方が早そうだけどな。
>>692
使いやすいのか、使いにくいのか、どっちだ？

使いやすそう、じゃない？と同意を求めている。

ＳＤＲＡＭは内藤のモジュールが参考になったな

僕のISE11.5は、HDD容量が30GBも食っています。
みなさんも、そんなもんでしょうか?
パスは、C:\Xilinx\ISE11.5 です。
この調子だと、怖くてISE12が入れられません。

Quartus　9.1 : 2.51GB
ispLEVER 8.0 : 2.50GB

お伊勢さん容量食いすぎじゃね？

プロジェクトもそのディレクトリ配下においてるんじゃないか？
で、合成とかsimの残骸で数Gとってるとか。

ispLEVERの後継ツール来たね。
http://www.latticesemi.com/products/designsoftware/diamond/index.cfm

FPGAの勉強にSmartFusionの評価ボードでも買おうかと思うんだけど、もっと単純なFPGAの方が良い？
代理店からはSpartan6を勧められてるけど、ただの勉強用にはボードが高すぎる。

>>714
何の勉強かしらんが、DDTのLattice XP2付属本でいいんじゃね？

>>714
ただ何となく勉強したいなら、勉強を横から邪魔する要素が最も少ないDE0だな。

>>713
こないだ8.0SP1出たばかりなのにｗ

>>717
今使ってみたよ。
かなり使いやすくなった。
てかQualtus2より使いやすい。でもシミュレーションはModelsim使うけど。

なんとなく勉強なら、Spartan3を買って、変換基板にハンダ付けして自分で作ればいい。

個人的にISEは糞。

郭隗曰く、まず 16V8 より始めよ

DOSのabelきぼん

XってISEは糞だけど
なんでシェアNo1なの？

デバイスが優れてるの？　安いの？　なんなの？

しょうがないよ
デバイスの性能がいいからね

個人的な趣味からしたらツールはＡ社のほうがまとまっているかな。
Ｘは重いし遅いしできれば使いたくない。
ま、慣れの問題で片方しか知らなかったらお互いに相手側を使いにくいというだろうけど。

数年前の話だけど
数万個規模の量産価格はＸのほうがかなり安い。
ちなみにＡ社でもその規模になると自営業者が買う価格の１／５以下じゃないか？
それでもまだＸが安かった。
大手購買の人がいたら最近の詳しい価格教えてくれよ。

あとＡ社は平行輸入が難しい
Ｘ社だとどこからでも手に入る。
だからじゃないの？

ispLEVERからDiamondに変えたら、今までブロックメモリに実装されていたRAMがLUTに実装されてリソース足りねーよって言い出した。

>>726
synplifyを以前のバージョンに戻せばいいんじゃね？

>>726
RAMの実装方法の設定が細かく出来るようになったんじゃね？

原因がわかった。
今までRead部がこうなってたんだけど、
q<=mem[ra];
ra<=ra+1'b1;
リードアドレスはフィードバックのないレジスタにしないと駄目みたいだ。
こうすればOK。
q<=mem[ra_reg];
ra_reg<=ra;
ra<=ra+1'b1;
ただ、そのままだと1アドレスずれるからそれは別で直さないといけない。

アキバでFPGAキット買ってきたけど何すればいいのかわからなくてワロタ

>>730
わしも経験あり！

>>730
そもそもなにがしたかったのですか？

>>732
一応マイコン関係は熟知しるんだが、自分の技術領域を広げるために
FPGAくらい使えなきゃいかんだろと思って。要は勉強ですな。
ひとまず最初の目標は搭載されてるLEDペカペカかな

>>733
カラー液晶コントローラとか作ったらいいんじゃね？

え、うん・・・
まだISEすら使えてない状況だから、
夢は膨らむけどね。。。

ある意味勉強したいけど何勉強しようって状態ですか
先に設計とかしてから物買えばいいのに

>>733
>一応マイコン関係は熟知しるんだが、
>FPGAくらい使えなきゃいかんだろと思って。
僕も　その口だった。苦労した(苦労してる)。

マイコンとC言語のことを考えたら、FPGAは窮屈な開発環境だと思う。

・Cのような柔軟性のある記述ではないし、
　　　　　(begin end?　なんで { } じゃないの?　キータイプ楽なのに)　
・マイコンのコンパイラのように、スグにコンパイルできないし、
　　　　　(3時間とか1日?　何なんだよ)
・開発ツールは遅いし、重いし、わかりにくい。日本語対応してないし。
　　　　　(ツールに5GB?　はぁ?)
・使ってる言葉は難しいし、
・電源は3種類も要るし、外付ROMが要る。
　　　　　(1.8V, 2.5V, 3.3V 何それ? 単一電源、ROM内蔵じゃないの?
　　　　　　マイコンを見習えよ、って感じ)
・LED点けたいだけなのに、なんて面倒なんだ。
・FPGA内部にマイコン?
　　　　　(何が嬉しいんだ。素直にマイコン使えよ)
マイコンによる開発より、10倍難しいし面倒くさいと思う。

・しかもFPGAソフト屋は、マイコン屋を上から目線。
　　　二言目には「そんなのFPGAでやればいいじゃん」とか
　　　　　　　　「あ〜、マイコンだからしょうがないんじゃない?」とか。

だけど、
・マイコンより動作が速くて、気持ちいい。
・クロック同期なので、予想通りの動きをする。
・同じ回路の繰り返しを増やすなら、マイコンより12.8倍早くできる。
　　　インスタンシエートの追加とucfの追加でOK
　　　(これは嬉しい)
・独立した回路の追加(いわゆる間借り)なので、従来部分に触らなくて済むので安心。
　　　(これも嬉しい)

追加
・回路を増やしても、動作速度落がちない(気にしなくていい)
　　　(これは、マイコンにはできない芸当。めちゃ嬉しい)
・9bitとか37bitとか、半端なバス幅も気にせずに処理できるので
　マイコンみたいに、char→int→longと、壁越え改造に苦労しなくてもいい。
　　　(これは、もはや快感)

汎用のマイコン使ったら普通周辺にFPGAを使うだろ？
上で言ってるマイコンてワンチップマイコンのこと？

私は、小学３年です。私には、彼氏がいます。彼とわたしは、デートの時、どちらかの家に行き、
だれもいないとき、部屋で横になって裸でだきあいます。それがだんだんエスカレートしていって、
学校の体育倉庫で服をぬがされ、まだ３年生ですが学年で１番大きいおっぱいを、つかむように触られたり、しゃぶったりされます。
最初は、苦手だったんだけどだんだん気持ちよくなりサイコーです。しかも、わたしは、学年１美人でもてます。
彼も同じで、美男美女でよくみんなにうらやましく、思われます。
このカキコ見たあなたは4日後に不幸がおとづれ44日後に死にます。それがイヤならコレをコピペして5ケ所にカキコして下さい。
私の友達はこれを信じず4日後に親が死にました。
44日後友達は行方不明・・・・。いまだに手がかりもなく私はこのコピペを5ケ所に貼り付けました。
すると7日後に彼氏ができ10日後に大嫌いな人が事故で入院しました。信じる信じないは勝ってです

>>739
そうです、ワンチップマイコンです。

てか、文句垂れてるやつは、MAX7000でも使ってろ

そいつは、そんなにスゴいのか？
そーか、そーか。

>>733
秋月の３００円液晶を動かせたら初心者卒業。

>>739
自分は「マイコン＋遥か大昔に起こしたASIC」という環境でやってます
そのASICはもう社内のデファクトスタンダードで、新しく開発しり風土
すらないです。
あと、簡単に「普通」って言わない方がいいですよ。
自分周辺の環境がすべてであり共通文化だと思ってると、いつか痛い目を見ます

でも、>745　の環境は”普通”じゃないなｗ。

つか、>745の境遇が”普通”じゃねえなｗ

>745は普通コンプレックスなんだ。

どよーんとした空気、お察しします。
景気がよくなって、転職ができますように。（-人-）

きっと起こしたASICは会社が無くなるまであるんじゃないか？
古いプロセスのしょぼいASICを使う能力しか要求されずに進歩しないなんて、哀
れすぎる。

ネタ的にFPGAカフェとか行ってみる

>>737
>・しかもFPGAソフト屋は、マイコン屋を上から目線。
>　　　二言目には「そんなのFPGAでやればいいじゃん」とか
>　　　　　　　　「あ〜、マイコンだからしょうがないんじゃない?」とか。
わかる気がする。オレもそうだった。
そう言われたときは、
「FPGAは動きが高速なぶん、ソフトが下手クソでも違いが現れなくていいですよね」
と言ってやることにしている。

>>751
その発言でハード屋全体を敵にまわしたなｗ
違いがあるに決まってるだろ、ソフトは開発者で違いが現れないのかい?
ってお前いつものFPGAはソフトだハードじゃないって言ってる荒らしだろ

＞「FPGAは動きが高速なぶん、ソフトが下手クソでも違いが現れなくていいですよね」

いや、下手くそだと高速時の動きが不安定になる。
FPGAは高速にしていくと徐々に
「デジタル回路つったって、所詮はアナログ回路じゃん。」
という領域に入って行く。あるいは、「入って行ける。」とも言う。

>>753
それは上手い下手の違いじゃない。

正しく制約条件書いてwarningを無視/放置しなければ
「高速にしていくと徐々に不安定になる」
なんてオカルト現象は発生しない。

>>749
古い設計のまま、パターンをシュリンクさせて、新プロセスに対応させていたら、逆の意味ですごいけどね。

>>754
基板の設計も影響してくるね。

>>754
それで幸せが続くなら、敢えてそこから踏み出す必要は無い。

論理に間違いが無いのに、間に合わないで計算ミスとか
マイコンの時は考えられないトラブルだよな（w

勝手にCPUクロックアップして暴走させてる馬鹿は昔からいたぞ

>>756
好きにフロンティアを探しに逝ってくれ。

>>753
てきとーに非同期設計されるとありがちだよなｗ

>>760
テクノロジー変換に耐えられない設計って今時は難しいと思っていたが
なるほどな。
回路図に固執する使えないおさーんが、新人に入力させた回路が不具合を
連発していたのを思い出した。
メーカーが出してた、ASICの設計方的マニュアルにあった、禁止回路を
使いたがる馬鹿って今でもいるのかなぁ。
不具合オヤジに「ASICの中にはコンデンサを追加できないよ」と馬鹿にしたら
マジ切れしてたのを思い出す。
リストラされたあと何やってるんだろうなぁ、あのおさーんは。

あまりにも定番すぎて長年使われた石、バージョンアップしようとしたら
テクノロジー変換ツールが使えなくなってたってことがあったなｗ

同期設計でも最大動作周波数（Fmax）は記述によって違いが出る。
計算上のFmaxが保つマージンも記述によって違いが出る。
現実のFmaxを超えて誤動作が起こり始める領域を、
オカルトと考える→ソフト屋さん思考
宝庫と考える→ハード屋さん思考
じゃね？ｗ

つか、テクノロジ変換どころか、同一品種でもプロセス変更があったら
タイミングチェックは普通じゃね？

オカルトと考える → 実機試験で通ればヨシとする危険思想

実機試験はもちろんキッチリやるのは当然として
「高速にしていくと徐々に不安定になる」じゃなくて
「保証速度+マージン以上にするとFailする」が正しい考え方だろう

「徐々に」ってなんだよ スタンド使いか?

DE0 そろそろ在庫なくなりそう。
結構売れたなぁ。

そんな売れてるのか
個人でDE0買ってる奴って何に使ってるの？
LEDチカチカだけだったらワロスw

DE0のあの値段であの機能は素晴らしい。
Ver9.1からNiosII/eがフリーライセンスになったのも大きい。
あれ一枚で大概のこと出来そう。（俺はDE1買っちゃったんで持ってない。）
欲を言えばRGBじゃなくUartだったらなぁ。
外にバッファとDSUBつけるの面倒。

>>768
Uartのバッファは付いてたんじゃなかったけ？

>>765
ウケも賛同も覚えることが出来ませんでした
お許しください

DE0を使用中

NiosII　EDS9.1がWindows7で動かない（Quartus II　は動きます）
↓
NiosII　EDS10がリリースされていたのでいれる
↓
Quartus II　10でないとNiosII　EDS10が動かない
↓
Quartus II　10をいれる
↓
Quartus II、NiosII　EDS共に動く
↓
Quartus IIのコメントに日本をフォントを指定できなくなっている

今ここで詰んでます

いわゆるUTF-8か

>不具合オヤジに「ASICの中にはコンデンサを追加できないよ」と馬鹿にしたら

GAやセルベースには追加できないがASICなら、なんでもできるだろ

>>770

おっとQuatrus 7/1付けで10が登録されてたんだなTHX

遅くなりました。

>>699さん、>>706さん、その他の方、アドバイスありがとうございました。
もう一度、SDRAMに挑戦してみる事にしました。
DE0も注文しました。

初Alteraなので心配ですが、もしわからない事がありましたら、（自分で調べた後、どうしてもわからなかったら）ここで質問したいと思っています。
その時は、よろしくお願いします。どうもありがとうございました。

>>774
SDRAMうまく動いたらおしえてくだされ
nios使うとSDRAM自体は動きそうだったんだけど
niosからvhdlのほうにデータの受け渡しがよくわからず失敗

サンプルみてこれかああっておもって飛びついたらのがメガファンクション。
うごいたあああっておもったら内部メモリだった。

いまメガコアをダウンロード中

> niosからvhdlのほうにデータの受け渡しがよくわからず
根本的に・・・・ソフトウェアな人なのかな

wireで繋ごうず

PCからFPGAにデータを送受信したい場合
どんな方法が一般的ですか？
コンフィグの書き込みとかではなく
FPGA稼動後にPCからFPGAにデータを送って
FPGA内で処理させた後PC側で取得するような感じです

イーサネット

niosとか使わずにvhdlだけでTCP/IPのプロトコルスタック作れますか？

SOPCビルダーでPIO(Peripheralの下だったかな？)とか入れて、
プロジェクトディレクトリに出来るソースファイル見てみるとか。

↓これが抜けてた。
>>775
> niosからvhdlのほうにデータの受け渡しがよくわからず失敗

FX2載っけた

>>769
ADM3202 が載ってるからD-Subコネクタを付けるだけでＯＫ。
惜しいのはスペースがないからかコネクタを基板に直接ハンダ付けできない所。

>>778
データ量によるかと。

少量　RS-232(約10kB/s)
↑　　USBフルスピード(約1MB/s)
↓　　USBハイスピード(約40MB/s)
大量　PCI Express(すごくはやい)

そんなにデータ量多くなければUSBフルスピードはおすすめ。
どんなPCでも繋がるし、自力で実装するかIPがあればFPGAで物理層まで作り込めるから周辺回路が簡単。

USBはＷＩＮ側のデバイスドライバー作る必要があるんで大変じゃない？

USBならまだイーサの方が簡単だよね。
ドライバだけじゃなくPC側のアプリのこともあるから。
イーサの場合はクロスで直結なら良いけど、
ネットワーク接続するならデタラメなmacアドレスは本来使っちゃいかんし。
その辺よく分からない素人（もちろん俺も）はRS-232が一番。
どうしても速度が必要なら頑張ってイーサかな。

SOPCビルダーにTPC/IPがあったんでniosから
呼び出せるとおもうんだけど、回路がわからない。
カニチップとかかまさずに、パルストランスだけで直結できるものなのかな　

>>786
最近はWinUSBとかの汎用ドライバがあるからやりやすいけど。
といってもWindows標準ドライバで動くデバイスしか作ってないけど。

>>787
ReadFileやWriteFileするハンドルがソケットかUSBデバイスハンドルかの違いだからアプリのほうはそんなに違わないと思う。

>>788
>カニチップとかかまさずに、パルストランスだけで直結できるものなのかな
外付けPHYは必須。

http://www.altera.co.jp/technology/high_speed/protocols/gb_ethernet/pro-gb_ethernet.html
以下引用
アルテラのデバイスは、10Base-T (シールドなしツイスト・ペア銅線で 10Mb）、
100Base-T (銅線で 100Mb）、および 1000Base-T (銅線で 1Gb） ネットワークには
直接インタフェースしません。したがって、イーサネット銅線への接続のために、
外部 10/100/1000Base-T 規格の PHY デバイスが必要です。
引用終了

>>789
イーサ（もちろんUartも）の方はTeratermとか、
自分で作らなくてもすでに便利なアプリが存在すると言う意味。
アプリも自分で作る前提なら大して変わらんかな。

>>788
CQ出版社「Ethernetのしくみとハードウェア設計技法」
第３部 Appendix6　「FPGAだけで10Base-T Ethernet コントローラを作る」
なんて記事もある、OpenCores にもあるね。
nios には対応してないけど。

>>776
完全にソフト畑だったのですが、最近組み込みの部署にうつってきて

nios-sdram
|
PIO

このようなniosを介した形はｃ言語できたのですが

nios-sdram
　　　　|
　　　　PIO

のようにvhdlでＳＤＲＡＭのアドレスを指定してやって
データをとってくるってやり方がやりたいのですがいまだできずです。

それやろうと思ったらデュアルポートRAMにしないとできんくね？

そういうことを聞いてるんちゃう

Niosは名前しか知らないんで適当なこと言ってるかもだけど
バス接続のメモリやレジスタなどの接続や制御方法がわからないみたいな感じ?

>>794
>>793の図から、Dual portのSDRAM使うの明らかじゃね
ただ、Dual portのSDRAMあるのかしらんが

>>793
DMAコントローラ を自作するしかないかな。

niosって、複数のCPUから同じメモリへアクセスするときの機能ついてなかったっけ

伊勢のおかげで、PCを再起動でき、
毎日フレッシュなPCでしごとができて、嬉しいよ。

ありがとう、いせ。

ise11なのですが、
画面最下部のコンソールウインドウのタブに「Warning」タブが出なくなってしまいました。
出ているのは「Console」「Errors」の2つです。
どのようにしたら「Warning」が出るようになりますでしょうか?

ISE11だと、warning tabが無いとか?

やったー、LEDチカチカに成功したよ！
と言ってもサイトの手順どおりにやっただけだけど

>>759
自分は「マイコン＋遥か大昔に起こしたASIC」という環境でやってます
そのASICはもう社内のデファクトスタンダードで、新しく開発しり風土
すらないです。
あと、簡単に「普通」って言わない方がいいですよ。
自分周辺の環境がすべてであり共通文化だと思ってると、いつか痛い目を見ます

デジャビューか？

XilinxのFPGAの勉強を始めたいのですが、1万前後で良い評価基板はありませんか？
本付属の無駄な奴以外で。
周辺回路は自分で作るので、コンフィグROMや水晶、出来ればUSBコンフィグ回路が乗ってて他のIOはPINに出てる程度の基板を探しています。

苺のにすれば？

苺はFPGAを圧なってないのでは？
CPLDはいりません。

ユーザから質問されたときに答えられないからとか

まさかそんなことないよな？

>>806
その条件のものはない気がする。
マルツのSpartan基板に別途コンフィグケーブルを使うのが一番条件に近いかな。

>>806
周辺無し、USB付で１万前後は無いと思う。

USB無しなら
http://www.mai-denshi-shop.co.jp/shopdetail/003000000001/order/
（良いかどうかは、わからない）

周辺付なら
http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,790&Prod=BASYS2
とか・・・

>>806
素直にSpartan-3A(N)スタータキットを買っとけ。
予算は倍かかるけど、その分の価値はあるぞ。

VGA出力付いてるけどアナログじゃないから８色しか出ないんだっけ

アナログだけどR-2Rでビット数少ないから４０９６色くらいだった記憶。

・・・うろ覚えの記憶をたどるよりデータシート見たほうが早いなｗ

しかし周辺なしでコンフィグ回路ありってなかなか需要が少なそうだな。

ったく、どうしてゲート数の大きなFPGAはBGAになってしまうの?
QFP100で100万ゲート、DCM内蔵、乗算器内蔵とか、
超小型Virtex4みたいなのを出してくれよ。

誰がつかうんだよ

規模がでかいデバイスはI/Oパッドを四辺に出す余裕がないんだよ

>>819
なるほど、納得だな。

言われてみれば、大容量、少ピン数って言う需要もない事はないと思うね。
作られる事は無いと思うけど、あったら使ってみたい。
というか、今正にそんなデバイスが必要になってる。

200ピン以上のQFPは半田が面倒
背が低ければいいんだけどねぇ

使ったQFPパッケージの中では、CycloneIII(3C25)の240ピンが最高だな。
ハンダチェックは楽だが、チップ面積が広すぎる。

>>806
AVNETのSpartan3AがROMもUSBコンフィグもついてるよ
1万より、かなり安いが、安過ぎると不都合かな
I/Oも全部じゃないが、2.54ピッチで、たくさん使えたはず

マイコンで開発していて、速度とか機能の追加などで
途中でFPGAに置き換えたいと思うことがある。
でも、踏み切れない。それは、
・電源3種類も必要→作るの面倒。
・ROMが要る→スペース増。トータルで部品代高くなる。
・不必要にI/O数が多い→多いのは別にいいけど、
・すぐにBGAになってしまう→実装代が高く付く。QFPのFPGA作ってくれよ。
・4層基板でBGAの外から2周のボールしか使わずに、残りを未接続にするのは、
　　オレの設計思想が許さない。
・マイコンに押し込む努力をせずに、FPGAに逃げたと思われて、
　　オレのプライドが許さない。

○○ゆるさないとかいってるが、開発者の脳が無駄だらけや腐ってるんじゃね

>>825
ワンチップマイコンと書いた方がいいぞ。
でないとROM、RAM外付けは普通だぞ。

>>825
「FPGAに置き換えたい」と思う心が
「踏み切れない」と思う心より強くなってから
再検討すればいいんじゃね？

>>825
やらない理由を挙げているだけだな。

FPGAはスピード重視だろう。金は二の次。
電源が複数いるのは確かに面倒だけど、つまらんプライドなぞ犬にくれてやれ。

>>825
言っていることは、良くわかる。確かにその通り。
だけど、それらをさっ引いても「速いこと」はメリット。

1人で1つの仕事しかできないマイコンで「速度が間に合わない」という対策に
あれこれテクニックを使って悩んで手間取るより、
FPGAで高速にサッと処理したほうが、開発も楽ちんだと思う。
そういう意味で、FPGA上にマイコンを載せるのは、どうかと思う。
何が嬉しいのかわからない。

>>817
全ピンが電源で良ければそれもありかも試練

ちょっとしたシーケンス動作が必要だとマイコン載せたくなるもんだぜ。

>829
でも、頑張ればマイコンで出来るんだろ。
だから無理してFPGAに移行する必要が無い。
どう頑張ってもマイコンでは追いつかないなら、とっくに移行してるだろ。

>>825
素直に「能力が無いから出来ません」と言えよ。
>BGAの外から2周のボールしか使わずに
なんて言ってる時点で使うための検討さえしたこと無いのバレバレだし
開発始めてから速度の問題でＦＰＧＡに置き換えなんて
マイコンさえもおぼつかなくて、やってみなくては判らないレベルなんだろ。

これだからＣしか出来ない奴は…

ID:d2CMmcpz
ん？

ID:2qLx8mKz
・・・おや？

つまりどういうことです？

レスが理解できなかったから他人に解読してほしいってことだよ

「自演」は聞こえがよろしくない。
こういうのは昔から「自問自答」と呼ばれている。

俺の中のもう一つの人格が

馬鹿その1:
一知半解馬鹿は不規則媒体中での波動の伝搬問題が伊藤-シュレーディンガー式そのものだと言うことを知りましたとさゲラゲラ


馬鹿のその2:
トランジスタ技術に量子力学の知識がいらなきゃFETの入力インピーダンスがなぜ∞にならないかも説明できない。
リーク電流がいったいどういう原理で発生するかもせつめいできない


もうね死ねよおまえ

大化の改新は645年！
関が原の合戦は1600年！

と、突然言い出す坂田利夫のようなものか

暑くなってきたから。

よい国作ろう鎌倉幕府　4192年

ナイアガラ瀑布

ぐふぇ〜〜ん
動かねえよー、ただのシフトレジスタごときが動いてくれない・・・
もう嫌だ・・・何だよコレ、verilogムズイよ〜わけわかんねーよー

>ムズイよ〜
何これ?

Verilogより日本語を先に勉強した方がいいな。

ちなみにシフトレジスタは

module shift4 (clk, xrst, data, bit);

input clk, xrst, data;
output [3:0] bit;

reg [3:0] bit;

always @( posedge clk or negedge xrst ) begin
if ( !xrst )
bit <= 0;
else begin
bit <= bit << 1;
bit[0] <= data;
end
end
endmodule

>>848

>>ムズイよ〜
>何これ?

ムズカシイよ〜、を略しただけでは。
気持ちわるいをキモイと言うのと同じ。

チョベリバ〜ｗｗ

薄幸

>ムズカシイよ〜、を略しただけでは。
ムズカシくないよ〜、でも成り立つんだけど。
やめませんか?　変な省略。

FPGA(Spartan 3A)を使ってのを連続的に変化するアナログ電圧を作りたいです。（0〜2.5V）
バックライトの輝度を調整するためのアナログ電圧ですなのですが、できるだけ
簡単に作るにはラダー抵抗が良いでしょうか

即応性が要らないならPWMを出力してLPF通すのが一番楽だと思う。

じゃあ、まず気持ちわるいをキモイと言う連中を
あなたの力で根絶してください。

気持ちわるい＝キモイはすでに定着しちゃってるけどね。
それ根絶できたら大したもんだわ。

>やめませんか?　変な省略。
なんてあなたが言ってたって世の中の潮流は変わりませんてば。

出力電流値には注意せーよ。

>>854
長いものには巻かれろと?　あなたは、そういうスタンスなんだ。

>気持ちわるい＝キモイはすでに定着しちゃってるけどね。
日本語を知らない人、特に若い子にはね。
正しい日本語ではないことを知った上で使うなら、そこにもある話だけど、
それが正しい日本語だと思い込んでいるのは認識させないといけない。

>あなたの力で根絶してください。
微力だがそうするよ。2chで叫び続けるつもり。

>>856
「正しい日本語」なんて言うのは無粋だからやめとけ。
「最近の若い者は」と同じようなもので、何百年も言われ続けてきたに違いない。

>>856
君じゃ役不足だね

まー、現代日本語だって、たかだか100年ほど前に作られたばかりなのに、
既に当時から色々と変わってるしなぁ。

>>856
なんでこんな馬鹿な子が湧いてるの？

つまり、おっしゃりたいことは、要するに
自演ミスの痕跡を早く流してしまいたいと言うことですね？

自営スレの閑古鳥加減に反比例して、初心者系スレで自演荒らしが増えているような気がしますが..。

>>858
役不足ではなく、この場合力不足なｗ

640×480ドットの画像を320×240ドットに縦横1/2にスケーリングする場合、単純に１ドット間引けば
良いのでしょうか。他に画質をよくするアルゴリズム等はあるのでしょうか。

>>864
職場で近くに座っている人が同じ様な事を、まさか(笑)
とりあえず基本的な３方法
・ニアレストネイバー法
・バイリニア法
・バイキュービック法
で、簡単な説明。
ttp://tt.sakura.ne.jp/~hiropon/lecture/trans.html

バイリニアが結構簡単でそこそこ効果もあるね
1/2にするだけなら4画素の平均とるだけだし

ニアレストネイバー法は昔、PC98で画像回転するのにやったことある。
結構アラが目立つんだよな。

元の画像によるな。
VTRのようなソフトな画像ならニアレストネイバーでも問題ないと思う。
CGのようなシャープな画像ならバイリニアを使わないと出力が荒くなる。

ＡｃｔｅｌのＳｍａｒｔＦｕｓｉｏｎ評価キットでＳｏＣの勉強をしようと思い、購入前にＬｉｂｅｒｏをダウンロードしましたが
使い方が今一つ分かりません。
Ｌｉｂｅｒｏの使い方を書いているＨＰがあれば教えてください。

DE2-115 ってのが発売されるね。(今のところ発売日・価格未定
CycloneIV(EP4CE115)使用、スペックオタ歓喜。
ttp://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=139&No=502&PartNo=5

パッケージがグラボみたいだな

EtherCAT の IPCore が付いてくるのがポイント高い。
＄799なら欲しい。

CycloneIIIでFPGA勉強中です。
I/O端子には、どの程度の電流を流す事ができるのでしょうか？
データシートを見た所、ピンあたり40mAと書いている所があるのですが、これでしょうか？
また、例えば、PICマイコンだと、「ピンあたりXXmA、デバイス全体でXXXmA以下」という制限があるのですが、
FPGAには、そのような（デバイス全体やブロックあたりの）制限はないのでしょうか？

>>870
スイッチそんなに要らねぇwwwww

>>873
勉強してるならツールぐらいダウンロードしてるよね？
IO設定するところにドライブ能力設定する所が無いか調べてみ。
あとデバイスマニュアルにもそれくらい載ってると思うが、大概のFPGAは
IOのタイプとドライブ能力は設定出来て一本当たり最大20mA前後は設定できる。

疑問は、
(1)データシートに40mAと載っていたのですが、本当にそんなに流せるものか。
(2)デバイス全体の制限は無いのか
たとえば、１本あたり20mAとして、100本使ったら全体で2Aになってしまうのですが、
そんなに流せるのか。
です・・・。

それもデータにトータルの許容損失載っているぞよ

そんなに流す必要があるのか

>>876
考え方は、PICと同じでいいと思うよ。

>(1)データシートに40mAと載っていたのですが、本当にそんなに流せるものか。
流せます。ただし、電圧は何Vになってしまうか知らないけどね。

>(2)デバイス全体の制限は無いのか
あります。

>たとえば、１本あたり20mAとして、100本使ったら全体で2Aになってしまうのですが、
そんなに流せるのか。
流せます。電源の容量が5Aくらい供給できることと、2Aという値が許容損失の規定内ならね。

結局は、それが定格範囲内であれば、なんでもありです。
PICでも同じ。

>>870
マニュアルがダウンロード可になってる。
少し読んだだけでお腹一杯。
ビデオ関係が弱いと思ったけどHSMCカードで拡張すればいいのか、納得。

幼少の頃より電子回路に強い興味を示す東京工業大学理学部 応用物理学科卒
東京大学大学院 システム量子工学専攻修了日立系のIT関連企業へ就職。大規模ネットワークの設計に携わる。
未踏ソフトウェアに採択される。それを機に退職・独立し、ナヒテックを設立する。平成16年経済産業省およびIPAにより、
「スーパークリエータ」に認定される平成18年技術士(電気電子部門)登録（文部科学省登録）

>>875,877,879
ありがとうございました。
データシートをよく読んでみます。

>>879
許容損失で決まるのか？PICの場合ポート毎に合計電流規定されてたけど。

>>883
PIC、PICうるせーな
許容損失で示されるデバイスだって他にいくらだってあるだろ？

まぁPICからマイコンやFPGAに入る人は多いので、PICが基準になるのは仕方ないだろ。
PIC16F84を例にとると、IO一本が流せる電流は最大20mAだが、ポートあたりトータルだと100mAとなっている。
ということで、PICと同じ考え方でOKかと言われれば違う。

>(1)データシートに40mAと載っていたのですが、本当にそんなに流せるものか。
データシートにウソを書く理由が分からん。
40mAと書いてるなら40mA流せるんだろう。

>たとえば、１本あたり20mAとして、100本使ったら全体で2Aになってしまうのですが、
そんなに流せるのか。

電源次第だろう、ただ、そんなに流すと当然熱が発生するので、熱設計も必要になるだろう。


>結局は、それが定格範囲内であれば、なんでもありです。
>PICでも同じ。

PICとは違います。

>>(1)データシートに40mAと載っていたのですが、本当にそんなに流せるものか。
>データシートにウソを書く理由が分からん。]

データシートがウソとか、おかしいとか言っているのではなく、
40mAという数値が大きいと(勝手に)思ったので、
自分の読み方が間違っているのかと思い、確認のための質問でした。

その40mAの意味を考えないと、数字だけじゃ何の意味もないよ。
短絡電流なのか、外部から無理やり電流引き抜いたときの壊れない限界なのか、VIH/VILを満たす範囲での限界なのか。

>>886
>自分の読み方が間違っているのかと思い、確認のための質問でした。
どのデータシートのどの部分の表記?
それがわからないと、>>886の読み方が間違っているのすどうか、判定できない。

「○○という条件なら40mAまで流せるよ」だと思う。
その条件は、

電圧が○○Vまで下がってもイイなら、○○mA流してもいいよ、ということ。
これは、PICでも同じことで、メーカーが何Vの点で定義するかだから、
Vddからの電圧低下が
・0.1Vで見ると1mAまでになるけど、
・0.5Vで見ると10mAまでOK、
・1Vで見れば40mAでもいいよ、
・1.5V落ちてもいいなら、80mAでもよし。　　という事かもしれない。
PICとアルテラで何Vで定義しているかによる。

内部の損失を○○Wまでにしてくれないと、
・熱により、内部のモジュールが機能しなくなるとか、
・熱により、ポート出力のGETが壊れてしまういか
・熱により、半導体チップ全体にに悪影響があるとか。
だから、これだけの許容損失以下に抑えてね!という事だと思う。

XILINXのFPGAを勉強する必要に迫られていて、参考書を探しています。
>>806
で似た様な質問があり、
>>813
で紹介されていた、Spartan-3A(N)スタータキット購入を考えています。
本は、Amazonで「VHDLとCPLDによるロジック設計入門」の評価が良いので、
これを考えていますが、他にお勧めはあるでしょうか？
なお、PIC, CortexM3などのマイコンCプログラムの経験があります。

CやってたならVerilogのが取っ付きやすいとおもう
いやVHDLでやりたいんだっていうなら止めないけど

20mA流してるI/Oが100本同時に動いたらどうなるかな

>>891
電源が無限に供給でき、許容損失が定格以内なら、問題はありませんが、何か?

電源が無限に供給できてもステップ状の2Aの過渡変化での電圧変動を許容値に抑えるのは難しそうだ。

>>889
・HDLによる高性能ディジタル回路設計
　　〜ソフトウェア感覚を離れてハードウェアを意識する〜　ＣＱ出版社
つい最近まで売ってたんだけど絶版になってしまった。
探せばまだあるかも。

>>894
いつか買おう買おうと思ってたのに・・
急いでググって探したらHMV Onlineで見つけて即注文してしまった

VHDL使ってる本だともう>894でFAだったのでそれ以上は見てないんだが、
Verilog使った本でまともなのが見あたらない。Verilogでのお薦めは何？

>876
Latticeは知らんがXILINXのFPGAだと最大電流指定可能なピンの本数には上限がある。全ピン指定はできない。
全ピン指定可能なようにみえたら錯覚か、まあ無さそうだけどマニュアルの記載抜けだろ。

まぁ、パワー食いそうな出力には外部にバッファを設けてやるのが安心だわな。

>>893
それを「供給できてない」と言う。

>>870
外観見た感想。
　×ピンヘッダが一つアルテラコネクタ（入手困難）になってるのかな？
　○SDRAMが2つか？
　△イーサがあるのは○だが、そのせいでアダプタ12Vになってる？
　　ボード上にスイッチングレギュレータはなさそうなので、
　　電力大きめの外付け基板は別電源必要そう。
　○リモコンなんだろ？　IRDAでもあるのか。
値段にもよるが、個人の趣味用としてはDE0かDE1の方がよさそう。

XilinxのUSBで書き込むケーブル(黒いやつ)が、最近たまにおかしいことがある。
長く使っているから買い換えようかと思うんだけど、
現行のやつって、赤いですが、何が違うんでしょうか?
赤いやつは、書き込める品種が多いとか、通信が速いとか・・・・ありますか?

赤いやつはISEの古いのだと使えません

うちも黒いのおかしくなった。
なんだかデバイスの認識が怪しくなる

タイマーでも入ってるのかｗ

おれも暑さでおかしくなりそう

もう寝よう

ISE 12.2 インスコした？

VHDLで質問なのですが、シグナルsigTestと入力SWで挙動が違いを理解できません。
１のケースであればsigTestを１にしない限りLEDは光らないのですが、
２のケースは入力をいれなくてもLEDが光ります。elseで明確にLED


1)
process ( clkSystem)
begin
　　if clkSystem'event and clkSystem = '1' then
　　　　if sigTest = '1' then
　　　　　　LED <= '1';
　　　　end if;
　　end if;
end process;
2)
process ( clkSystem)
begin
　　if clkSystem'event and clkSystem = '1' then
　　　　if SW = '1' then
　　　　　　LED <= '1';
　　　　end if;
　　end if;
end process;

途中で送信をおしてしまったorz
VHDLで質問なのですが、シグナルsigTestと入力SWで挙動が違いを理解できません。
１のケースであればsigTestを１にしない限りLEDは光らないのですが、
２のケースは入力をいれなくてもLEDが光ります。elseで明確にLED<='0'にしないと
if SW = '1' thenでなくともLED <= '1';が実行されるとどこかでみたのですが、
入力に対してシグナルや出力ののラッチはできないということですか？

1)
process ( clkSystem)
begin
　　if clkSystem'event and clkSystem = '1' then
　　　　if sigTest = '1' then
　　　　　　LED <= '1';
　　　　end if;
　　end if;
end process;
2)
process ( clkSystem)
begin
　　if clkSystem'event and clkSystem = '1' then
　　　　if SW = '1' then
　　　　　　LED <= '1';
　　　　end if;
　　end if;
end process;

>>909
リセットはどうなってるの？

>>910
process( clkSystem, reset)
begin

　　if reset = '1' then
　　　　LED <= '0';
　　else
　　　　if clkSystem'event and clkSystem = '1' then

　　 　　　　if SW = '1' then
　　 　　　　　　LED <= '1';
　　　　　　end if;

　　　　end if;
　　end if;

end process;

こんなかんじにしてみると、思う動作なのですが、例えばLEDの属性を逆にしてみて
process( clkSystem, reset)
begin

　　if reset = '1' then
　　　　LED <= '1';
　　else
　　　　if clkSystem'event and clkSystem = '1' then

　　 　　　　if SW = '1' then
　　 　　　　　　LED <= '0';
　　　　　　end if;

　　　　end if;
　　end if;

end process;

とすると、最初、リセットもかけてないのに　LED <= '1'がはしってしまいます。

>>911
回路はどうなってるの？

>>912
DE0です。LEDが１で点灯、０で消灯。
スイッチが１でON、０でOFFです。

>>913
> リセットもかけてないのに
FPGAは大丈夫なのかも知れんが、
基本的にFF(その記述だとFFが使われる)の初期値は不定だよ。
初期値'0'でも'1'でも、どっちでも有り得る。
たまたま初期値'0'になりやすい部分のFFが使われたか、
初期値'1'に転びやすいFFが使われたかの差じゃないの？
だから初期値を明確に決めたい場合はリセットで初期値を代入してやる必要がある。

High リセットなのか？
Power On リセットは入らないのか？
SWはレジスタ受けしてないのか？
とかが良くわからないな。

>>909
その書き方だけだと初期値不定なので
記述の解釈（論理合成）によっては信号の初期値を
Highと解釈されても仕方がない。

例えばISEだと初期値Lowでも、Quartusだと初期値が
Highになるといった具合に。

最終的にどうインプリメントされたか
レポートファイルなりFPGA EitorやChip Plannerで
確認してみれば分かる。

まだそんな古いこと言ってるのか

LatticeだろうがAlteraだろうが暗黙的に初期値0になるみたいだが

FPGAとマイコンを組み合わせる場合の初期化について教えてください。
電源on→マイコン用RESET待ち→RESET戻る→マイコン走り出す→
FPGAのコンフィグ終了→Done=Hになる→マイコンがそれを知る→
マイコンはFPGAのRESETピンをアクティブにして戻す→FPGAのRESET待ち(スグ)→
FPGAが「動き出したよ信号」をマイコンに言う→マイコンは、次の処理に進む。
というふうに考えているのですが、何かまずい所はあるでしょうか?

まずくないです。

done=Hになる前にリセットをアサートしたほうが良いんじゃない？

>>921
どちらでもよくない？
マイコンのIOがインストラクション実行に比べて遅いクロックで同期されてる場合等は
リセット信号が確実にアサートされるようにウェイトをいれる必要が出てくるだろうから
そこにdone待ちループを入れてしまったほうがすっきりするかもしれないけれど。

>>909
>>911
これが事実なら。

>>918
では無い石を使っているのでは？

>>909 の例だと、0を代入してる文がないから、常に1というワイヤードロジックが生成されてる気がする。
>>911 の例だと、初期値1のFFが生成されているのではないだろうか。
>>918 の言っていることは、初期値を指定しなければ暗黙的に初期値として0が用いられるということかと。
意図しない動作をする場合は生成された回路を見てみよう。

ちょっと適当に考えてみた。

両方ともreset='1'でFFの値は'0'になって、負論理の方は出力段にインバーターが入ってる、という回路では？
で、FFの初期値は'0'。正論理の出力は'0'、負論理の出力は'1'。
FFにSet/Reset両方は接続されていないFPGAってあったような記憶が。
ってV6の資料見たら、'0'、'1'どちらにもセットできるみたいだから、これも違うかな。

この話題は最近FPGAインフォメーションで見た気がする

>>886
遅レスですが。

CycloneIIIで40mAなら絶対定格。
全ピンそんなに流せるはずない。
（データシートちゃんと読めてないってことね）

ドライブ電流調整できるけどIO電圧によって変わる。
2.5VIOだと16mAまで、3.3VIOだと8mAまで。

で、隣り合う○○ピンの合計が○○mAを超えないようにって
制限があったはず。記憶では。
どのドキュメントに書いてあったかは忘れた。

初期値代入のここまでの流れを見て・・・・

FPGAにおいても、
　リセット時の初期値代入は書いておいたほうが無難。
というカビの生えた古い考えを変える必要は無いのかな？
俺は変な癖ついてAsicの時に間違うと嫌だから、どっちにせよ書くけどね。

明示的に書いておかないと、
FPGAのメーカーが違ったり、同じメーカーでも違うシリーズだったり、
同じメーカー、同じシリーズでも開発ツールのバージョンが違ったりすると
違う結果になりそうで怖い。

「この前作ったヤツは初期値なんか書かなくてもちゃんと動いたぞ！」
と、後から騒ぐよりも最初から明示できるものは明示しておいたほうが
いいと思う。

もうリセットいらねーよ、リソースの無駄だから書くなボケって、
メーカーが発表してなかった？

>>930
リセットの記述を省略した場合は、
ツールの方で非同期リセット端子を自動的にリセットに接続するだけだと思ってたが、
リソースの無駄ってことはあらかじめ非同期リセットをリセットに固定したセルが存在するのかね。
しかし、シミュレーションのこともあるし、ﾌﾞﾂﾌﾞﾂ・・・
古い考えをまだ捨てれんな俺。