テスト

>>410
http://hello.2ch.net/test/read.cgi/entrance/1353690184/311-314

>>447
http://anago.2ch.net/test/read.cgi/scienceplus/1424680504/447-
447 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 18:42:03.35 ID:6UHFWyMM
>>444
>上層の配線かもよ

上層の配線だって、さすがにアレイ部分とSRAM IFの部分は変わるだろ

>見えてるパタンとSRAMのbit数全然違うから

1kだと思えば、ぴったりなんだがな

453 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 19:59:42.61 ID:6UHFWyMM
>>449
電源でああいう構造出るか？消費電力が違えばパターンは変えるし

というか、そういう特徴が出ない層の写真を出す意味もわからん

>>450
>>417
>http://pc.watch.impress.co.jp/img/pcw/docs/690/458/html/photo007.jpg.html
>の回路図みても、隣接スピン数は6つ（3次元）じゃなくて4つ（2次元）

>>452
その字を当てるなら、そうだね

>>448
456 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 21:03:10.27 ID:6UHFWyMM
>>455
>消費電力小さいところをわざわざ間引くほど配線厳しいチップじゃねえだろ

>>453
>電源でああいう構造出るか？

>外のファブで作ってるから拡散の段階の写真とか取れないんじゃね？

>>453
>というか、そういう特徴が出ない層の写真を出す意味もわからん

発表で何の意味もない写真出すくらいなら、意味のある層のCADデータ出したほうがマシだろ