test

>>307
http://kanae.2ch.net/test/read.cgi/pcqa/1392909139/183-188

>>311
http://anago.2ch.net/test/read.cgi/scienceplus/1424680504/435-
435 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 17:26:53.52 ID:6UHFWyMM
>>425
出てないのが、読めないの？

>>428
読むべきは記者の妄想が入りがちな記事よりも発表スライドな

>>429
2次元なのは確定で、ISSCCのスライドから1層だと分かるのに2層を主張してる奴がいるだけ

そいつは、2層の2次元で3次元と同じ能力が出るとも主張してるが、それが本当ならISSCCに
出しても難解すぎてリジェクト必至だってのwwwwwwwww

>>430
ISSCCのチップ写真と全然違うじゃねーか

http://pc.watch.impress.co.jp/img/pcw/docs/690/458/html/photo010.jpg.html

もし論文投稿後に2回目の試作したとしても、論文には古いチップ写真載るが、発表では最新
のを出すはずだし、2回目の試作は性能がよくなってるのが当然なのに、クロック速度も電流
値も全く同じ

これは、完全な捏造の可能性も出てきたなwwwwwww


ま、そっちの写真は1k-spin sub-arrayのと間違えて出してるだけって落ちだろうけどwww

>>312
436 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 17:30:34.29 ID:6UHFWyMM
>>433
技術者が半可通だと考えてみてはどうか？

実際、日経のはプレスの資料だろうに写真間違ってるんだから

>>434
>イジングモデルはCPUやdwaveより速く解けるから使える。

速くとけたって使えないが、そもそも速くないと記事でも指摘されてるぞ

438 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 17:38:04.72 ID:6UHFWyMM
>>437
日経の写真には、SRAM　I/Fのブロックとかないだろ

>>313
441 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 17:52:38.37 ID:6UHFWyMM
>>440
32*32の規則性が見えるし、SRAM　IFのはずのとこが他と規則性同じとか、そういうとこ見てる
んだが、じゃあインプレスのほうも間違ってるのかなー

サブアレイといいつつ、その構造も見えないしなー

446 ：名無しのひみつ＠転載は禁止 ：2015/03/01(日) 18:38:47.16 ID:6UHFWyMM
>>442
日経の記事に「今回のCMOSアニーリングと、D-Waveの量子コンピュータの性能を比較した
場合、、、、、解の収束時間は現時点で数ミリ秒と同等である」と書かれちゃってるぞ

>>443
32*32の規則性があって、1個のサブアレイに対応するのが8*5.5くらいって、どう見てもおか
しいわけよ

エアICなら、説明つくが