ALTERAとXILINX
1 ：FLEX10K：
10年ほど前からALTERAを使っています。その頃のXILINXはツールが
使いにくいし、コンパイルは時間がかかるし良いイメージが無かった
のでALTERAにしました。今でもALTERAにして正解だったと思います。
使いにくいし、コンパイルは時間がかかるし良いイメージが無かった
のでALTERAにしました。今でもALTERAにして正解だったと思います。
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2 ：あさはかマン：01/09/28 12:43 ID:vQT8GiRs
そうなんですか？
CoolRunnerﾏﾝｾｰと唱えては逝けないのですか？
CoolRunnerﾏﾝｾｰと唱えては逝けないのですか？
3 ：ななし：01/09/28 13:32 ID:YLGputZ6
>>1
ところが、3年ほど前からXILINXが攻勢をかけた。ツールが使いやすく
なり、どんどんフリー化していった。また、XC9500も使いやすく、MAX
7000系を侵食した。なので、私はアルテラ派からXILINX派に変わって
しまった。
この理由には国内の事情もある。大手商社が倒産したため、その子会社
が食べるためになりふり構わない営業をしたというのもある。ツールは
只で配るし、アルテラの半額ぐらいの値段を提示してきた。お陰でアル
テラの値段も下がったので装置屋としては嬉しかったね。
で、CoolRunnerも買収。いい線いってるのではないだろうか。
PLDは一度それを使うと次も使いたくなる傾向にあるデバイスだ。なの
でメーカはユーザの囲い込みを図る。でも、その度が過ぎると値段が
高くなる。適当にメーカを変えた方がいいかもしれない。なので、
ORCA使ったこともあるよ。
ところが、3年ほど前からXILINXが攻勢をかけた。ツールが使いやすく
なり、どんどんフリー化していった。また、XC9500も使いやすく、MAX
7000系を侵食した。なので、私はアルテラ派からXILINX派に変わって
しまった。
この理由には国内の事情もある。大手商社が倒産したため、その子会社
が食べるためになりふり構わない営業をしたというのもある。ツールは
只で配るし、アルテラの半額ぐらいの値段を提示してきた。お陰でアル
テラの値段も下がったので装置屋としては嬉しかったね。
で、CoolRunnerも買収。いい線いってるのではないだろうか。
PLDは一度それを使うと次も使いたくなる傾向にあるデバイスだ。なの
でメーカはユーザの囲い込みを図る。でも、その度が過ぎると値段が
高くなる。適当にメーカを変えた方がいいかもしれない。なので、
ORCA使ったこともあるよ。
4 ：流しの回路屋：01/09/29 09:22 ID:LpC1Jl2w
ウチでは両方使ってます。ツールはALTERAの方はTTLのライブラリが
豊富なので取っつきは良かったです。XILINXのツールは無料だったので
余り文句は言えないか？
EPM7032で足りないときはXC9536使ったりします。XC9500系は消費電流が
ALTERAよりかなり大きいので仕様書で周囲温度高いときは鬱です。
CoolRunnerとか５Ｖ電源に直結できるのが出てこないんでしょうか？
＃いまどき５Ｖ電源ちゃうやろ＞俺
豊富なので取っつきは良かったです。XILINXのツールは無料だったので
余り文句は言えないか？
EPM7032で足りないときはXC9536使ったりします。XC9500系は消費電流が
ALTERAよりかなり大きいので仕様書で周囲温度高いときは鬱です。
CoolRunnerとか５Ｖ電源に直結できるのが出てこないんでしょうか？
＃いまどき５Ｖ電源ちゃうやろ＞俺
5 ：名無しさん＠１周年：01/09/29 13:39 ID:dvjsFpI.
FPGA ExpressはＯＥＭから外れたのですね＜アルテラ
レオに移行します。
レオに移行します。
6 ：anonymous@math：01/09/29 14:30 ID:oVm9oIs.
ISE WebPACK Ver. 4.1 出ました｡
http://www.xilinx.co.jp/
http://www.xilinx.co.jp/
7 ：anonymous@math：01/09/29 15:26 ID:oVm9oIs.
8 ：名無しさん＠１周年：01/09/29 17:15 ID:Ze3XSOEY
>>4
分かる分かる、５Ｖデバイスって小規模な試作ではやっぱり
使いたい。
で、俺はＡＬＴＥＲＡしか使っていないが、どっちでも
いいと思っている。（単にツールをインストールしなおしたり
ダウンロードケーブルを考えたりってのが面倒なだけだが。）
１の言うように数年前までは無料で使えるツールがまがりなりに
使い物になったのはＡＬＴＲだけだからＸＬＮＸは候補にも
あがらなかったが・・
ＧＡＴＥやＭＯＴのデバイスも興味あったんだが、これらは
すっかり色あせてしまった。
しかし、大規模なチップになるととたんに開発ツールも高く
チップもべらぼうに高いのはなんとかならんものか。
チップで商売するのかツールで商売するのかどっちかに
してくれっていいたい。両方でぼったくるなよ。
分かる分かる、５Ｖデバイスって小規模な試作ではやっぱり
使いたい。
で、俺はＡＬＴＥＲＡしか使っていないが、どっちでも
いいと思っている。（単にツールをインストールしなおしたり
ダウンロードケーブルを考えたりってのが面倒なだけだが。）
１の言うように数年前までは無料で使えるツールがまがりなりに
使い物になったのはＡＬＴＲだけだからＸＬＮＸは候補にも
あがらなかったが・・
ＧＡＴＥやＭＯＴのデバイスも興味あったんだが、これらは
すっかり色あせてしまった。
しかし、大規模なチップになるととたんに開発ツールも高く
チップもべらぼうに高いのはなんとかならんものか。
チップで商売するのかツールで商売するのかどっちかに
してくれっていいたい。両方でぼったくるなよ。
9 ：名無しさん＠１周年：01/10/02 01:47 ID:5LXMHOQc
NiosとかMicroBlazeを使ってる人いますか？
10 ：かおりん祭り ◆IidAAeuI ：01/10/02 01:51 ID:Fi4EREhg
＼（＾▽＾）／＜新スレおめでとうございまーす♪
11 ：名無しさん＠１周年：01/10/02 07:35 ID:GbL2CPqo
アルティマのセールスうざい。
12 ：FLEX10K：01/10/02 19:38 ID:0y38WIcA
4>ツールはALTERAの方はTTLのライブラリが
最初はTTL回路の移行が目的だったのでTTLライブラリは便利でしたね。
それにALTERAは統合環境に回路図入力も含まれていましたがXILINXは
他社製CADからネットリスト出したりかなり面倒でした。
最初はTTL回路の移行が目的だったのでTTLライブラリは便利でしたね。
それにALTERAは統合環境に回路図入力も含まれていましたがXILINXは
他社製CADからネットリスト出したりかなり面倒でした。
13 ：1：01/10/02 19:52 ID:2pwweum6
14 ：anonymous@math：01/10/03 23:40 ID:cuRYofCM
↑踏んでしもた。
15 ：FLEX10K：01/10/04 15:48 ID:1iv0a6Bg
8>しかし、大規模なチップになるととたんに開発ツールも高く
Quartus II Web Editionで結構大規模なデバイスまでサポートされた
ようです。
APEX 20KE EP20K30E,EP20K60E,EP20K100E,EP20K160E
FLEX 10KE EPF10K30E,EPF10K50E,EPF10K50S,EPF10K100E
FLEX 6000 All devices in this family
個人的には現状のBASELINEでも10K30までサポートされているので趣味
のレベルでは十分かと思います。
ByteBlasterならここで安く買えました。
http://www.microdesign.co.jp/
9>NiosとかMicroBlazeを使ってる人いますか？
不勉強ですみません。MicroBlazeって何ですか？
Quartus II Web Editionで結構大規模なデバイスまでサポートされた
ようです。
APEX 20KE EP20K30E,EP20K60E,EP20K100E,EP20K160E
FLEX 10KE EPF10K30E,EPF10K50E,EPF10K50S,EPF10K100E
FLEX 6000 All devices in this family
個人的には現状のBASELINEでも10K30までサポートされているので趣味
のレベルでは十分かと思います。
ByteBlasterならここで安く買えました。
http://www.microdesign.co.jp/
9>NiosとかMicroBlazeを使ってる人いますか？
不勉強ですみません。MicroBlazeって何ですか？
16 ：名無しさん＠１周年：01/10/05 00:28 ID:HWNfvDGw
>>15
Quartus IIは無茶苦茶重くないですか？
Max Plus+IIと比べてですけど。
MicroBlazeは、開発キットなどサポート状況はわかりませんが、
http://support.xilinx.co.jp/ipcenter/processor_central/microblaze.htm
を参照してください。
これで、ＦＰＧＡが一つあれば、
プロセッサはいらない時代がもうすぐでやって来そうです。
Quartus IIは無茶苦茶重くないですか？
Max Plus+IIと比べてですけど。
MicroBlazeは、開発キットなどサポート状況はわかりませんが、
http://support.xilinx.co.jp/ipcenter/processor_central/microblaze.htm
を参照してください。
これで、ＦＰＧＡが一つあれば、
プロセッサはいらない時代がもうすぐでやって来そうです。
Quartus IIはGUIがjavaらしいのでやたら重い。
18 ：FLEX10K：01/10/05 09:09 ID:.OBPLDbo
>16,17
Quartusはダウンロードはしてあるのですがまだ動かしていません。
重いとは聞いていましたがまさかjavaとは．．．
NiosやMicroblazeはこれから普及してくのかも知れませんね。
私のレベルではCQ PICくらいが遊べそうでいいですね。
http://www02.so-net.ne.jp/~morioka/cqpic.htm
Quartusはダウンロードはしてあるのですがまだ動かしていません。
重いとは聞いていましたがまさかjavaとは．．．
NiosやMicroblazeはこれから普及してくのかも知れませんね。
私のレベルではCQ PICくらいが遊べそうでいいですね。
http://www02.so-net.ne.jp/~morioka/cqpic.htm
19 ：８：01/10/05 15:21 ID:2XATcEVU
>>15
QuartusIIのデバイスサポートいいですね。ここまでできれば
普段の利用には困りません。
でも、重いのはともかく安定性はどうなんだろう？
Baseline 10.Xはやたらとコンパイルエラーが出まくるように
なってしまった。9.Xの方がずっと安定している気がするのは
私だけだろうか？
http://www.microdesign.co.jp/
ここも面白いですね。
http://www.hdl.co.jp/
もいいし、こういった小さい会社のほうが
ホビーユーザーには楽しいものを出していますね。
>>18
LinuxJapanでCPU自作の連載が始まったよ。
QuartusIIのデバイスサポートいいですね。ここまでできれば
普段の利用には困りません。
でも、重いのはともかく安定性はどうなんだろう？
Baseline 10.Xはやたらとコンパイルエラーが出まくるように
なってしまった。9.Xの方がずっと安定している気がするのは
私だけだろうか？
http://www.microdesign.co.jp/
ここも面白いですね。
http://www.hdl.co.jp/
もいいし、こういった小さい会社のほうが
ホビーユーザーには楽しいものを出していますね。
>>18
LinuxJapanでCPU自作の連載が始まったよ。
20 ：名無しさん＠１周年：01/10/05 15:35 ID:mDb2BzNU
これからPLDを始めようと思うのですが、GALよりいきなりCPLDから始めた
方がいいのですか？
方がいいのですか？
21 ：ななし：01/10/05 20:54 ID:nqCL8el.
22 ：ななし：01/10/05 20:58 ID:nqCL8el.
>>19
>LinuxJapanでCPU自作の連載が始まったよ。
ほう、しばらく買ってなかったので知らなかった。CPUネタは4,5年前
一度ブームになって電気系の雑誌では見かけなくなったね。
ではこの板でオリジナルアーキテクチャのCPUでもどう？
>LinuxJapanでCPU自作の連載が始まったよ。
ほう、しばらく買ってなかったので知らなかった。CPUネタは4,5年前
一度ブームになって電気系の雑誌では見かけなくなったね。
ではこの板でオリジナルアーキテクチャのCPUでもどう？
23 ：名無しさん＠１周年：01/10/05 22:58 ID:Yg3/DtM.
>>22
俺貧乏だからEPF8282で作れるＣＰＵ希望。
俺貧乏だからEPF8282で作れるＣＰＵ希望。
24 ：名無しさん＠１周年：01/10/05 23:33 ID:AjDDRui.
ByteBlasterは作るに限る！
25 ：名無しさん＠１周年：01/10/07 16:42 ID:CFIlmCnE
ＦＰＧＡでもメタステーブル対策は考えないといけないのですか？
26 ：名無しさん＠１周年：01/10/08 10:07 ID:TO.XHMdE
同期設計でタイミング制約を守れば対策不要。
（って、どんな回路でも同じだけどね）
ＦＰＧＡだからといって特別なことはないよ。
基本がＬＵＴだからセットアップは少し多めに
必要とするかもしれないけど、それもタイミング
検証で分かる。
（って、どんな回路でも同じだけどね）
ＦＰＧＡだからといって特別なことはないよ。
基本がＬＵＴだからセットアップは少し多めに
必要とするかもしれないけど、それもタイミング
検証で分かる。
27 ：ななし：01/10/08 11:27 ID:vyD6G4NI
>>25,26
外から信号を受ける場合は起こるよ。これは検証で出にくい。特に
PLD用の安価な(?)シミュレータだと不可能に近い。なので、非同期
の信号を受ける時や、チップ間の信号受け渡しの時は注意が必要。
外から信号を受ける場合は起こるよ。これは検証で出にくい。特に
PLD用の安価な(?)シミュレータだと不可能に近い。なので、非同期
の信号を受ける時や、チップ間の信号受け渡しの時は注意が必要。
28 ：ななし：01/10/08 11:31 ID:vyD6G4NI
>>23
もうだいぶ前にFLEXのデモ用に6502あったね。95年だったかな。
AppleIIが動作してた。
でももう8000はやめた方がいいのでは？。6000の方が安いでしょ？。
と、スパルタンかな。
もうだいぶ前にFLEXのデモ用に6502あったね。95年だったかな。
AppleIIが動作してた。
でももう8000はやめた方がいいのでは？。6000の方が安いでしょ？。
と、スパルタンかな。
29 ：２３：01/10/08 12:00 ID:TO.XHMdE
>>28
チップを持っているんですよ。84pin PLCCの。
Max+Plus2が8282までしか対応してないころに買ったまま。
SRAM系だから何度も使いまわして便利なんだけど・・
新しく買うなら値段は6000の方が安いけど
6000のはソケットないし、はんだ付けできないからちょっとね。
（製品に使う話ではなくて、自宅のお遊びの話）
チップを持っているんですよ。84pin PLCCの。
Max+Plus2が8282までしか対応してないころに買ったまま。
SRAM系だから何度も使いまわして便利なんだけど・・
新しく買うなら値段は6000の方が安いけど
6000のはソケットないし、はんだ付けできないからちょっとね。
（製品に使う話ではなくて、自宅のお遊びの話）
30 ：名無しさん＠１周年：01/10/08 20:41 ID:OCf2WFFo
MaxPlusIIで回路図入力をするときに使うLCELLというシンボルの使い方がよくわかりません。
ただのバッファなら、あえて用意されている意味がよくわからないし・・・
ただのバッファなら、あえて用意されている意味がよくわからないし・・・
>>30
今時回路図入力はいかーん
今時回路図入力はいかーん
32 ：名無しさん＠１周年：01/10/09 04:01 ID:WZsxUFtw
>>3
大手商社って大倉商事ね。お気の毒に。
サポートは良かったけどXILINXがひどくてトータルではだめだったな。
ORCAも消えたね。
ALTERAは調子に乗ると本当に強気になる。
FLEX10K250を50万円×2個で買わされたことがある。
その後ORCAを当て馬に使ったら1/10に下げてきた。
大手商社って大倉商事ね。お気の毒に。
サポートは良かったけどXILINXがひどくてトータルではだめだったな。
ORCAも消えたね。
ALTERAは調子に乗ると本当に強気になる。
FLEX10K250を50万円×2個で買わされたことがある。
その後ORCAを当て馬に使ったら1/10に下げてきた。
33 ：FLEX10K：01/10/09 19:11 ID:plSqXC6c
>30
LCELLを入れると強制的にロジックセルやマクロセルが１段入った回路に
なると思いました。
LCELLを通すと信号は遅れますが非同期回路で細いパルスを作るような用
途には使わないようにとMAX+PLUS2のHELPファイルに書かれています。
LCELLを入れると強制的にロジックセルやマクロセルが１段入った回路に
なると思いました。
LCELLを通すと信号は遅れますが非同期回路で細いパルスを作るような用
途には使わないようにとMAX+PLUS2のHELPファイルに書かれています。
34 ：ななし：01/10/12 10:56 ID:Oy.eFG4s
PLD WORLD age
午後から逝ってくる。
午後から逝ってくる。
35 ：名無しさん＠１周年：01/10/13 15:46 ID:aZirkH1E
今度来るノートＰＣは
ＰｅｎｔｉｕｍⅢ８００ＭＨｚくらい
メモリー２５６ＭＢｙｔｅ（もう少し増やす予定）
ウィンドウズ２０００
の環境なんだけど、
みんなはどれくらいのスペックのマシンで設計してますか？
ＰｅｎｔｉｕｍⅢ８００ＭＨｚくらい
メモリー２５６ＭＢｙｔｅ（もう少し増やす予定）
ウィンドウズ２０００
の環境なんだけど、
みんなはどれくらいのスペックのマシンで設計してますか？
PenⅢ1GHzに512のっけてWIN98SE。
これでメモリの残容量が1桁になった時は
こぶしをにぎりしめていた。
これでメモリの残容量が1桁になった時は
こぶしをにぎりしめていた。
37 ：FLEX10K：01/10/14 18:31 ID:BEZ2ozNr
>35
私はPenⅢ500MHzのノートにメモリを448MB載せたマシンを使ってますが
そろそろ1GHz以上のノートが欲しくなってきました。
私はPenⅢ500MHzのノートにメモリを448MB載せたマシンを使ってますが
そろそろ1GHz以上のノートが欲しくなってきました。
みんないいなあ・・・
うちは精々10Kゲート規模どまりで、大規模開発をしないとは言えど
PentiumMMX 233+96M EDO・・・・
うちは精々10Kゲート規模どまりで、大規模開発をしないとは言えど
PentiumMMX 233+96M EDO・・・・
39 ：ななし：01/10/15 13:05 ID:JNzmIsdi
PLD WORLD 誰も行ってない？。今年はつまらんかったのかな。来てくれと
電話何回もかかってきたしな。しかし、Mercury面白いかも。基板内シリ
アル伝送化が進むかもね。
>>35
大昔(80犬年程前)
ABEL Ver3, 80386 25MHz, 22V10
CUPL, 80486 33MHz , GAL16V8 , GAL20V8
50犬年程前
Synopsys Design Compiler, SS-10, ACT1 2k gate
ASICのツールを流用したため↑。配置は486DX2-66
40～30犬年程前
MaxPlus II など。アルテラ各種。Pentium 100MHz
20犬年程前～
PentiumII266MHz～450MHz。20kゲートクラス。
XILINX,Altera,Lucentなど
現在
PentiumIII 700MHz Dual
電話何回もかかってきたしな。しかし、Mercury面白いかも。基板内シリ
アル伝送化が進むかもね。
>>35
大昔(80犬年程前)
ABEL Ver3, 80386 25MHz, 22V10
CUPL, 80486 33MHz , GAL16V8 , GAL20V8
50犬年程前
Synopsys Design Compiler, SS-10, ACT1 2k gate
ASICのツールを流用したため↑。配置は486DX2-66
40～30犬年程前
MaxPlus II など。アルテラ各種。Pentium 100MHz
20犬年程前～
PentiumII266MHz～450MHz。20kゲートクラス。
XILINX,Altera,Lucentなど
現在
PentiumIII 700MHz Dual
40 ：FLEX10K：01/10/15 13:40 ID:tyWx1nG4
PLD WORLD 予約してたのですが急用が入り参加できませんでした。
豪華商品が当たった方いますか？
最近思うのですがＥＤＡ関係のセミナーや展示会で配られるオマケ
って結構お金かかっていますね。変な言い方ですがそういうエサが
ないと人が集まらないってことでしょうか？
豪華商品が当たった方いますか？
最近思うのですがＥＤＡ関係のセミナーや展示会で配られるオマケ
って結構お金かかっていますね。変な言い方ですがそういうエサが
ないと人が集まらないってことでしょうか？
41 ：名無しさん＠１周年：01/10/17 02:03 ID:zI24VnKb
42 ：FLEX10K：01/10/19 10:17 ID:yiT+SeeS
BASELINEのコンパイラにバグがあると聞いたのですが具体的にどのような
問題がでる可能性があるのかこ存知の方おられますか？
問題がでる可能性があるのかこ存知の方おられますか？
43 ：名無しさん＠１周年：01/10/19 11:30 ID:ohBFFXWy
きちんとした文法で書いたＨＤＬでも意味不明のInternal Errorでしょっちゅうこける。なにかトリッキーな表記でもしたなら
ともかく、ごく普通のＨＤＬのソースをパースできない。
ともかく、ごく普通のＨＤＬのソースをパースできない。
44 ：名無しさん＠１周年：01/10/19 21:59 ID:Vq6QAsqN
>>43
論理合成ツールの方が悪いという可能性は？
論理合成ツールの方が悪いという可能性は？
45 ：名無しさん＠１周年：01/10/19 22:20 ID:ohBFFXWy
>>44
BASELINEというかMAXPLUSのVHDL/Verilog処理系はゴミ同然。
論理合成ツールは流石にパーサはまともだが、正しいロジックが出ないことがままあるYo。
どのツールも完全には信用できないので、複数のツールを併用するのがよろし。
ただしBASELINE/MAX/Quartusは特に際立って信用できないので、あくまで配置配線のみに
使うのが良いでしょう。
BASELINEというかMAXPLUSのVHDL/Verilog処理系はゴミ同然。
論理合成ツールは流石にパーサはまともだが、正しいロジックが出ないことがままあるYo。
どのツールも完全には信用できないので、複数のツールを併用するのがよろし。
ただしBASELINE/MAX/Quartusは特に際立って信用できないので、あくまで配置配線のみに
使うのが良いでしょう。
46 ：名無しさん＠１周年：01/10/19 22:22 ID:DPjwbj+4
47 ：FLEX10K：01/10/20 13:22 ID:3vhze+03
↑踏まないように気をつけましょう。
48 ：FLEX10K：01/10/20 13:27 ID:3vhze+03
VHDLやVerilogに移行しないといけないと思いつつ、いまだに
BASELINE9.6+AHDLで書いています。
コンパイラも結構安定しているようですし10K30レベルの設計
ではとくに問題は発生しておりません。
BASELINE9.6+AHDLで書いています。
コンパイラも結構安定しているようですし10K30レベルの設計
ではとくに問題は発生しておりません。
49 ：名無しさん＠１周年：01/10/20 15:14 ID:o9U5kbP9
>>42
いちおう忠告。
これから回路設計をしようという人は、絶対にABELやAHDLで入門してはいけません。
たいしたことのできず、しかも使える処理系が限られている昔の言語を学ぶ時間が
もったいないのと、下手するとそこまでで進歩が止まって自分の首が閉まるからです。
必ずVHDLかVerilogのいずれか（それはどちらでもいい）にしましょう。
それをマスターしてから、もし意欲があればABELやAHDLを触ってみるのは構わない。
とくに、趣味ではなく仕事として設計をする人は気をつけましょう。
いちおう忠告。
これから回路設計をしようという人は、絶対にABELやAHDLで入門してはいけません。
たいしたことのできず、しかも使える処理系が限られている昔の言語を学ぶ時間が
もったいないのと、下手するとそこまでで進歩が止まって自分の首が閉まるからです。
必ずVHDLかVerilogのいずれか（それはどちらでもいい）にしましょう。
それをマスターしてから、もし意欲があればABELやAHDLを触ってみるのは構わない。
とくに、趣味ではなく仕事として設計をする人は気をつけましょう。
50 ：名無しさん＠１周年：01/10/20 15:57 ID:sBe5aZmN
ACTELいいすよ
ツールは悲惨だけど
ツールは悲惨だけど
51 ：名無しさん＠初回限定：01/10/20 22:04 ID:5LhInFWv
会社でいらなくなったACTELのA1280とか山のように貰った
んだけど、個人じゃ焼けないから使い道なし・・・。
んだけど、個人じゃ焼けないから使い道なし・・・。
52 ：FLEX10K：01/10/22 16:09 ID:weJn324L
53 ：名無しさん＠１周年：01/10/22 16:55 ID:XajCnaIP
便乗。
ウチの会社にはmaxplusのBASELINEしか無くて、AHDL使ってます。
これからVHDLかVelilogを使おうとした場合にオススメなツールってありますか？
ウチの会社にはmaxplusのBASELINEしか無くて、AHDL使ってます。
これからVHDLかVelilogを使おうとした場合にオススメなツールってありますか？
54 ：名無し：01/10/22 18:07 ID:fGOE4L/Q
>>52
傾向として、ASIC屋はVerilogに流れている感じで、
その他はHDLを導入する担当者の育った環境によって
主流がVかVerilogかに分かれているようだ。
Vで学んでVerilogを使うと知らない内にでっかい回路を
合成されちゃった、なんてことが少なくなるように思うが。
>>53
できれば複数のベンダのツールを使うがよろし。
馬鹿だけど使い勝手だけはいいものとか、ASICよりでデザインルールが
厳しく制限できるけどめんどくさいのとかあるもんで。
また、ベンダのツールによってワーニング、エラーの出方が違うが、
基本的にRTLはツールに依存したところが無いのが理想。
傾向として、ASIC屋はVerilogに流れている感じで、
その他はHDLを導入する担当者の育った環境によって
主流がVかVerilogかに分かれているようだ。
Vで学んでVerilogを使うと知らない内にでっかい回路を
合成されちゃった、なんてことが少なくなるように思うが。
>>53
できれば複数のベンダのツールを使うがよろし。
馬鹿だけど使い勝手だけはいいものとか、ASICよりでデザインルールが
厳しく制限できるけどめんどくさいのとかあるもんで。
また、ベンダのツールによってワーニング、エラーの出方が違うが、
基本的にRTLはツールに依存したところが無いのが理想。
55 ：名無しさん＠１周年：01/10/22 19:04 ID:TyEGM1Lo
>>52
どっちでもいいんじゃないですか。細かい違いはあれど、考え方というか
デザインセンスは同じで、基本的には同じことを違う文法で書いているものと
思えばいいでしょう。どちらか一方ができれば、他方もできるはず。逆に、
一方ができなければ、他方もできないでしょう。
将来、どちらか一方に絞られていくことはないでしょうし、絞られる前に
Cベースの設計に移行していくかもしれません。
どっちでもいいんじゃないですか。細かい違いはあれど、考え方というか
デザインセンスは同じで、基本的には同じことを違う文法で書いているものと
思えばいいでしょう。どちらか一方ができれば、他方もできるはず。逆に、
一方ができなければ、他方もできないでしょう。
将来、どちらか一方に絞られていくことはないでしょうし、絞られる前に
Cベースの設計に移行していくかもしれません。
56 ：名無しさん＠１周年：01/10/24 21:33 ID:OmlIDqFA
Ｃってそれほど永続的なものかなあ…
亜流手等といえばLeonardoやらModelSimなんかと最近(?)提携して
ちょっとはおりこうになったのかな？
ちょっとはおりこうになったのかな？
58 ：HERIKKUTU典型：01/10/27 04:21 ID:6njIZe2C
10年ほど前から今の女房を使っています。その頃の第二候補はポケベルが
使いにくいし、ホテル逝きは時間がかかるし良いイメージが無かった
ので今の女房にしました。今でも今の女房にして正解だったと思います。
使いにくいし、ホテル逝きは時間がかかるし良いイメージが無かった
ので今の女房にしました。今でも今の女房にして正解だったと思います。
59 ：HDL初心者：01/10/30 22:50 ID:PyYOoHq4
HDLでの”無償”開発環境(1万ゲート以下)は、
アルテラ：論理合成後のEDIFリストをインポートしてシミュレーション
ザイリンクス：ModelSimとHDL Bencherで論理合成前にシミュレーション
よってザイリンクスのほうがHDL開発が◎と思っていますが、
間違っていますでしょうか？
アルテラですと内部のノードが、出力端子として引き出さない
限り見れないよう思いますが、他に手がありますか？
アルテラ：論理合成後のEDIFリストをインポートしてシミュレーション
ザイリンクス：ModelSimとHDL Bencherで論理合成前にシミュレーション
よってザイリンクスのほうがHDL開発が◎と思っていますが、
間違っていますでしょうか？
アルテラですと内部のノードが、出力端子として引き出さない
限り見れないよう思いますが、他に手がありますか？
60 ：名無しさん＠１周年：01/10/30 23:06 ID:qVAyZk5U
レジスタにしたまへ
悪いがもうソフトのコーディングテクのレベル。
もう技術つう範疇じゃないな。ましてや工学では更々ない
もう技術つう範疇じゃないな。ましてや工学では更々ない
は？
63 ：FLEX10K：01/11/01 12:56 ID:HszNB6AT
>59
>アルテラですと内部のノードが、出力端子として引き出さない
>限り見れないよう思いますが、他に手がありますか？
内部ノードでもレジスタ出力やマクロセル出力は見れたと思います。
>アルテラですと内部のノードが、出力端子として引き出さない
>限り見れないよう思いますが、他に手がありますか？
内部ノードでもレジスタ出力やマクロセル出力は見れたと思います。
64 ：HDL初心者：01/11/02 01:10 ID:YxcqcXKf
59です。
>60さん63さんありがとうございます。
Enter NodesのListのTypeの設定である程度見ることができました。
だからレジスタなんですね。
>61さん
あなたのおっしゃるとおりかと思いますが・・・。で？
>60さん63さんありがとうございます。
Enter NodesのListのTypeの設定である程度見ることができました。
だからレジスタなんですね。
>61さん
あなたのおっしゃるとおりかと思いますが・・・。で？
65 ：60：01/11/02 02:36 ID:C1H1bmY8
66 ：名無しさん＠１周年：01/11/02 10:34 ID:xVvls8Kg
>>AHDL
MAX7000クラスだと，AHDLでLPMを駆使した設計
のほうが小さく早く仕上がる．
LCELLを使ったフィットもやりやすい．
AHDLなんて簡単だし，ALTERAでできることは全て
実現できるから，資産の再利用考えないと割り切れば
あんがい使える．
ただし，ALTERAのツールはTestBenchによる検証
ができないから，繰り返し波形の作成までにしか使えん．
信号処理にはModelSimとかが理解できる言語必須になる．
>>59
ModelSimも無料で使えると思うのでHDLからできる．
遅延データ付きのTimingシュミレーションなら，当然
フィット後にやらなあかん．
MAX7000クラスだと，AHDLでLPMを駆使した設計
のほうが小さく早く仕上がる．
LCELLを使ったフィットもやりやすい．
AHDLなんて簡単だし，ALTERAでできることは全て
実現できるから，資産の再利用考えないと割り切れば
あんがい使える．
ただし，ALTERAのツールはTestBenchによる検証
ができないから，繰り返し波形の作成までにしか使えん．
信号処理にはModelSimとかが理解できる言語必須になる．
>>59
ModelSimも無料で使えると思うのでHDLからできる．
遅延データ付きのTimingシュミレーションなら，当然
フィット後にやらなあかん．
67 ：名無しさん＠１周年：01/11/03 18:26 ID:nIua2h2K
AlteraのＬＰＭをＨＤＬから使う方法がわからないんだけど、どうやったらいいんですか？
68 ：名無しさん＠１周年：01/11/03 18:46 ID:wlumO64Z
>>67
Googleで「LPM RAM」のキーワードで検索すれば解説してあるサイトが出てきますよ。
Googleで「LPM RAM」のキーワードで検索すれば解説してあるサイトが出てきますよ。
69 ：名無しさん＠１周年：01/11/04 09:33 ID:WDNOAIfI
LPMの一段上位にHDLで配線のみ記述する
70 ：名無しさん＠１周年：01/11/06 15:30 ID:euTP/958
今日はEP20K APEXの半田付けだぁ。
71 ：FLEX10K：01/11/07 10:16 ID:ZdHGWN63
>70
半田付けうまくいきましたか？
最近0.65mmとか0.5mmピッチのICばかりで目がついていけません。
10倍位の拡大ルーペは必需品です。
半田付けうまくいきましたか？
最近0.65mmとか0.5mmピッチのICばかりで目がついていけません。
10倍位の拡大ルーペは必需品です。
72 ：名無しさん＠１周年：01/11/07 14:32 ID:qd/0Ox/W
半田ペースト＋卓上リフローで試作している人います？
ＢＧＡだと手半田できないからなんとかしたいんだけれど・・・。
73 ：名無しさん＠１周年：01/11/07 14:39 ID:SKrn9dCr
ボールグリッドアレイ
クリーム半田＋松やに多め をパターンに塗って
ブロアーで暖めたらうまく着きそうです。
クリーム半田＋松やに多め をパターンに塗って
ブロアーで暖めたらうまく着きそうです。
74 ：名無しさん＠１周年：01/11/07 16:08 ID:BaCKHH0c
>>72
どこかに試作組み立てでお願いしたらどうでしょうか？
どこかに試作組み立てでお願いしたらどうでしょうか？
75 ：名無しさん＠１周年：01/11/07 17:49 ID:Wl9p7NOr
論理合成ツールにLeonardo Sectrumを使っているのですが、
PentiumIII700MHz、RAM256MB、Windows2000という環境のＰＣで合成を行わせると数秒で終わるものが、
K62 500MHz、RAM256MB、Windows98という環境のＰＣだと５分くらい待たされてしまいます。
PCのスペックだと大差ないように思えるのですが、
この差はＯＳの差と考えた方がよいのでしょうか？
こういう経験ってありませんか？
PentiumIII700MHz、RAM256MB、Windows2000という環境のＰＣで合成を行わせると数秒で終わるものが、
K62 500MHz、RAM256MB、Windows98という環境のＰＣだと５分くらい待たされてしまいます。
PCのスペックだと大差ないように思えるのですが、
この差はＯＳの差と考えた方がよいのでしょうか？
こういう経験ってありませんか？
76 ：名無しさん＠１周年：01/11/07 23:24 ID:poxl8jkJ
論理合成は作業中にびっくりするほどいろんなファイルを作って
作業するから、リソースの使い方がなっちゃいない９X系統の
windowsではひょっとしてスワップが起きてないかい＞？
作業するから、リソースの使い方がなっちゃいない９X系統の
windowsではひょっとしてスワップが起きてないかい＞？
77 ：名無しさん＠１周年：01/11/09 14:12 ID:+J0ZucGy
「Altera職人ご用達言語」はやっぱり今でもAHDLだよ。
10K、1Kクラスの設計でも、Fmaxアップのために
セル配置チューニングをソースまで見直しながらやるときは、
まだまだ「AHDL環境」の方がやりやすいんだよね。
AHDLでもしゃぶり尽くせば、結構記述力はあるんだよ。
でも、今からやる人はVHDLかVerilogから始めようという話は、そのとおりだと思うね。
10K、1Kクラスの設計でも、Fmaxアップのために
セル配置チューニングをソースまで見直しながらやるときは、
まだまだ「AHDL環境」の方がやりやすいんだよね。
AHDLでもしゃぶり尽くせば、結構記述力はあるんだよ。
でも、今からやる人はVHDLかVerilogから始めようという話は、そのとおりだと思うね。
78 ：名無しさん＠１周年：01/11/09 14:34 ID:BLI0zQcJ
つーかウチの会社の連中AHDLどころかgdfしか使わないんですけれども。
79 ：名無しさん＠１周年：01/11/09 15:18 ID:+J0ZucGy
>>78
いやいや、AHDLはこの先は廃れていくと思うけど、
gdfって、最後まで生き残るかもしれませんよ。
「HDLじゃなきゃ！」みたいな風潮はありますが、
それでもgdfは今後もどんどん「利用」すべきだと思うんですよ、私は。
いやいや、AHDLはこの先は廃れていくと思うけど、
gdfって、最後まで生き残るかもしれませんよ。
「HDLじゃなきゃ！」みたいな風潮はありますが、
それでもgdfは今後もどんどん「利用」すべきだと思うんですよ、私は。
80 ：名無しさん＠１周年：01/11/09 21:16 ID:TDnMuyvj
>>79
・・と、その根拠が書いてない
・・と、その根拠が書いてない
81 ：FLEX10K：01/11/10 14:22 ID:hZDdsPu2
>78
私もプロジェクトの最上位階層のみGDFで記述して入出力ピンとシンボル化
した下位階層を線でつないでいます。下位階層は全てAHDLで書いています。
仕様書のブロック図と見た目が同じになるので後で見たときわかりやすい
という理由でいまだにこのやり方です。
私もプロジェクトの最上位階層のみGDFで記述して入出力ピンとシンボル化
した下位階層を線でつないでいます。下位階層は全てAHDLで書いています。
仕様書のブロック図と見た目が同じになるので後で見たときわかりやすい
という理由でいまだにこのやり方です。
82 ：8：01/11/10 14:24 ID:+Q/0mmmv
83 ：名無しさん＠１周年：01/11/10 15:22 ID:KvsBl39M
言語記述の発展の方向性というか、目標は、
「仕様書を書けば、回路が合成される。｣というのを目指しているように思うんですが、
仕様書にも、やっぱり図があるほうがいいですよね。
回路は、言語で記述した方が良いのか、図で記述したほうがいいのかという意見は、
今でもしばしば対立しますが、
私は、図と、言語の調和の取れた記述ができれば、それがより良いと思っているんです。
ALTERAのツールにおいては、GDFというのは、実はそういう可能性を持っており
いい例はまさしく、>>81さんのような使い方ですよね。
「仕様書を書けば、回路が合成される。｣というのを目指しているように思うんですが、
仕様書にも、やっぱり図があるほうがいいですよね。
回路は、言語で記述した方が良いのか、図で記述したほうがいいのかという意見は、
今でもしばしば対立しますが、
私は、図と、言語の調和の取れた記述ができれば、それがより良いと思っているんです。
ALTERAのツールにおいては、GDFというのは、実はそういう可能性を持っており
いい例はまさしく、>>81さんのような使い方ですよね。
84 ：名無しさん＠１周年：01/11/10 15:47 ID:0D2oCUbZ
私の場合は言語による記述のﾒﾘｯﾄは互換性にあり、
に尽きます。
＞言語記述の発展の方向性というか、目標は、
＞「仕様書を書けば、回路が合成される。｣というのを目指しているように思うんですが、
というのはむしろ反対で、ビヘイビアな記述は回路規模、速度等における
設計者の意図を反映しづらいです。
私の場合、設計の検証には複数のツールによって行うので、
特に頭の悪いALTERAのコンパイラしか使えないのは後にASIC化を
にらんで設計する時に致命的です。
に尽きます。
＞言語記述の発展の方向性というか、目標は、
＞「仕様書を書けば、回路が合成される。｣というのを目指しているように思うんですが、
というのはむしろ反対で、ビヘイビアな記述は回路規模、速度等における
設計者の意図を反映しづらいです。
私の場合、設計の検証には複数のツールによって行うので、
特に頭の悪いALTERAのコンパイラしか使えないのは後にASIC化を
にらんで設計する時に致命的です。
85 ：名無しさん＠１周年：01/11/10 22:03 ID:1eiXj0Ml
>>81,>>83
回路図エディターファイルの名前は
gdf(Graphic Design File) Max plus+II
↓
bdf(Block Diagram File) QuartusII
へと変わっています。
詳細は覚えてませんが、QuartusIIはトップダウン設計のアシストツールと紹介されていたように思います。
まさに、トップの階層をブロック図で表す、そういう使い方が想定されているのではないでしょうか？
回路図エディターファイルの名前は
gdf(Graphic Design File) Max plus+II
↓
bdf(Block Diagram File) QuartusII
へと変わっています。
詳細は覚えてませんが、QuartusIIはトップダウン設計のアシストツールと紹介されていたように思います。
まさに、トップの階層をブロック図で表す、そういう使い方が想定されているのではないでしょうか？
86 ：Xilinxユーザー：01/11/11 01:26 ID:aZ0S6jS4
XILINXさん STATE-CADとHDL-Bencherを無料ツールにつけて
くれてありがとうございます。
あとはシミュレータを無料にしていただければありがたいです。
Model-SIMは期限限定で、本来の速度をむりやり落としているのが
残念です。
87 ：名無しさん＠１周年：01/11/11 03:02 ID:UFMDfMim
88 ：名無しさん＠１周年：01/11/11 03:06 ID:3vhXDzVc
半導体の商社マンって正直、かなりウザくね？
89 ：名無しさん＠１周年：01/11/11 14:13 ID:pSiCwMjW
QuartusIIはしょっちゅう強制終了喰らう。
早く安定したバージョンを出してくれ～。
早く安定したバージョンを出してくれ～。
90 ：名無しさん＠１周年：01/11/12 12:52 ID:tXZ3gz3o
>>81
漏れも，絶対にALTERAでしか使わない回路なら，そのやり方が好き．
ただし，将来ASICにしたりXilinxに持っていくかも，って可能性が少しでもあるなら
全部HDLにしないと大はまりだYo．あたりまえだけど．
漏れも，絶対にALTERAでしか使わない回路なら，そのやり方が好き．
ただし，将来ASICにしたりXilinxに持っていくかも，って可能性が少しでもあるなら
全部HDLにしないと大はまりだYo．あたりまえだけど．
91 ：名無しさん＠１周年：01/11/12 13:20 ID:JRPb+x0O
下位階層をVHDLかVerilogにしておけばいいんじゃないの？
AHDLだからはまるんだろ。
AHDLだからはまるんだろ。
92 ：FLEX10K：01/11/12 13:59 ID:P9rHJcet
>90
試作も量産もALTERAオンリーなのでGDF+AHDLで不都合を感じたことがあり
ません。得意先もこのやり方なのでソース渡せば一寸した修正や改造は、
向うでやってもらえるのが助かります。
最近はパソコン用のVIDEOカードやアクセサリ関係にもALTERAがのって
ることが多いですね。
試作も量産もALTERAオンリーなのでGDF+AHDLで不都合を感じたことがあり
ません。得意先もこのやり方なのでソース渡せば一寸した修正や改造は、
向うでやってもらえるのが助かります。
最近はパソコン用のVIDEOカードやアクセサリ関係にもALTERAがのって
ることが多いですね。
93 ：FLEX10K：01/11/12 15:34 ID:P9rHJcet
CQ出版から「実習 Verilog-HDL論理回路設計」という本が11/19に発売されます。
目次の内容を見るとMAX+PLUS2の項目もあるので買ってみようかと思います。
http://www.cqpub.co.jp/hanbai/books/33561.htm
目次の内容を見るとMAX+PLUS2の項目もあるので買ってみようかと思います。
http://www.cqpub.co.jp/hanbai/books/33561.htm
94 ：名無しさん＠１周年：01/11/13 01:46 ID:vXuWY+M7
gdfで作った回路を論理合成しているのは、アルテラのツールなのですか？
95 ：名無しさん＠１周年：01/11/13 07:52 ID:oOQ2flJl
>>94
そうです。AHDLも同様。
そうです。AHDLも同様。
96 ：名無しさん＠１周年：01/11/13 11:41 ID:1fBZtegf
GDFは線を引くのが面倒くさいよな。
97 ：名無しさん＠１周年：01/11/13 12:09 ID:h8vJrLWa
98 ：名無しさん＠１周年：01/11/13 12:46 ID:ekeQ1jTd
信号名だけつけて線引かないんじゃ､いったい何のために図で描いてるんだろう？
HDLで接続しても同じじゃん。
HDLで接続しても同じじゃん。
99 ：名無しさん＠１周年：01/11/13 12:57 ID:h8vJrLWa
101 ：名無しさん＠１周年：01/11/16 03:08 ID:azkAHQ+w
ザイリンクスユーザーが全然出てこないですね。
・・・と言う私もアルテラユーザーですけど。
・・・と言う私もアルテラユーザーですけど。
102 ：ガウ：01/11/16 13:12 ID:S9TMUIIq
漏れもザイリンクスマンセーだよ
モデルシムだけアルテラ版入れようとしたけど駄目だったよ～
モデルシムだけアルテラ版入れようとしたけど駄目だったよ～
103 ：名無しさん＠１周年：01/11/16 15:28 ID:Lp00wQqx
どっちも使ってるけど合成のの確かさではxilinx、使い勝手ではALTERA
かな
かな
104 ：名無しさん＠１周年：01/11/17 08:11 ID:ue8tH3Be
ALTERAも10.0以前はコンパイラエラーなんてまず
なかったんだけどねぇ。猛省をうながしたいな。
コンパイルオプションでFASTを指定するとかえって遅くなる
回路があるんだけど、パラメータの最適化の癖もありそう。
（全部試して見るしかないのかなぁ・・・）
まあ、使い勝手が良いし、フリーのツールでほとんどの用途が
足りるからALTERAからかえる必然性はないんだけどね。
(Quartusで20K160Eまで合成できるようになったんだぁね。びっくり）
なかったんだけどねぇ。猛省をうながしたいな。
コンパイルオプションでFASTを指定するとかえって遅くなる
回路があるんだけど、パラメータの最適化の癖もありそう。
（全部試して見るしかないのかなぁ・・・）
まあ、使い勝手が良いし、フリーのツールでほとんどの用途が
足りるからALTERAからかえる必然性はないんだけどね。
(Quartusで20K160Eまで合成できるようになったんだぁね。びっくり）
105 ：FLEX10K：01/11/19 11:52 ID:96zTpfKK
>104
私は比較的安定しているVer9.6を使ってます。
私は比較的安定しているVer9.6を使ってます。
106 ：新参者：01/11/19 20:11 ID:7sRKe7XE
Ｖｅｒｉｌｏｇ ＨＤＬの学習を一通り終えて
ＶＨＤＬに手をつけようと思っているのですが
どの文献がわかりやすいのでしょうか？
ＶＨＤＬに手をつけようと思っているのですが
どの文献がわかりやすいのでしょうか？
107 ：名無しさん＠１周年：01/11/20 00:46 ID:AALg7Vlw
Xは日本代理店が信用おけないイメージがまだ
残っている人が多いのかも．
普段ASICやってる身には，最後のフィッティングだけ
だから余りベンダにこだわりはないんだけどね．
電子工作上がりの若手はX好きが多いような気がする．
秋葉原で買えるからかな．
残っている人が多いのかも．
普段ASICやってる身には，最後のフィッティングだけ
だから余りベンダにこだわりはないんだけどね．
電子工作上がりの若手はX好きが多いような気がする．
秋葉原で買えるからかな．
108 ：名無しさん＠１周年：01/11/22 13:01 ID:emNitooA
ちょっとCoffee Break↓
http://kids.gakken.co.jp/kit/otona/7/index.html
http://kids.gakken.co.jp/kit/otona/7/index.html
109 ：名無しさん＠１周年：01/11/23 00:48 ID:xCFcJU7k
110 ：名無しさん＠１周年：01/11/23 02:10 ID:PN4872ld
Xilinx 派です。勉強中かつビンボなので WebPACK 使ってます。
テストをしたいときに、すべてのパターンを手でしこしこ書くのが大変なんですが、
何かいいツールはありますか？
テストをしたいときに、すべてのパターンを手でしこしこ書くのが大変なんですが、
何かいいツールはありますか？
おいおいおい。電子ブロックオタよ。うざいぞ。見え透いてるぞ>>109
112 ：名無しさん＠１周年：01/11/23 10:45 ID:CGRPDrmh
勉強中の奴がいいﾂｰﾙなんか求めたって無駄。
商売でやんなさい。
商売でやんなさい。
113 ：名無しさん＠１周年：01/11/23 13:36 ID:lJG0YPNH
115 ：名無しさん＠１周年：01/11/24 16:59 ID:a43/oYCC
Virtex E のコアって 1.8V ですよね。
みなさん、どこの電源 IC 使ってます？
なかなかいいのがみつかんないんですが...
みなさん、どこの電源 IC 使ってます？
なかなかいいのがみつかんないんですが...
116 ：FLEX10K：01/11/28 11:35 ID:LZpx5Ctx
代理店からBASELINEのライセンス受付が11月30日で締め切られるという
お知らせが届きました。
http://altimanet.com/2001/altera.tol/product/sub_pgm/freetool.htm#devices
無償ツールデバイスサポート表を見るとACEX1Kは無償ツールでの開発が
サポートされなくなるようです。
お知らせが届きました。
http://altimanet.com/2001/altera.tol/product/sub_pgm/freetool.htm#devices
無償ツールデバイスサポート表を見るとACEX1Kは無償ツールでの開発が
サポートされなくなるようです。
117 ：名無しさん＠１周年：01/11/28 12:36 ID:mXEOXlyG
↑このサイトの△ってなんだろう？
Quartusの無償ツールでは１Kは△になっているよね。
個人的には１Kよりも10K10-30がE付しかなくなるのが痛い。
(在庫抱えているだけに）
Quartusの無償ツールでは１Kは△になっているよね。
個人的には１Kよりも10K10-30がE付しかなくなるのが痛い。
(在庫抱えているだけに）
118 ：名無しさん＠１周年：01/11/28 12:37 ID:mXEOXlyG
↑ごめん勘違い、鬱だ、逝ってきます。
119 ：名無しさん＠１周年：01/12/06 00:39 ID:EW8fxIKE
ＡＣＥＸはいつまで無料ツールで使えるのか気になるんですが、
QuartusII Web Editionでも使えるのでしょうか？
使えるという噂を聞いたモノですから・・・
QuartusII Web Editionでも使えるのでしょうか？
使えるという噂を聞いたモノですから・・・
120 ：FLEX10K：01/12/07 17:57 ID:wacbHO4i
１２月７日現在、まだBASELINEのライセンス請求ができました。
121 ：名無しさん＠１周年：01/12/08 05:17 ID:w5tgGnLN
>>120
今のうちにとっておきます。
今のうちにとっておきます。
122 ：XILINXユーザー：01/12/09 23:38 ID:qCPk5M3d
123 ：age：01/12/14 00:12 ID:IhF/GOzi
age
124 ：ななしさん：01/12/18 22:25 ID:RvO+Q3oz
あげ
125 ：名無しさん＠１周年：01/12/21 03:02 ID:CKyd5W6w
MaxPlusIIの製品版やE MaxではVHDLやVerilogのソースも論理合成できるようですが、
だとしたら、LeonardoやFPGA Expressは使う必要ないのですか？
だとしたら、LeonardoやFPGA Expressは使う必要ないのですか？
126 ：名無しさん＠１周年：01/12/22 09:04 ID:r9Z9G67o
ＡＣＥＸが使えなくなるってネタなのか？
ＡＬＴＥＲＡのホームページを見ても分からない。
ＡＬＴＥＲＡのホームページを見ても分からない。
127 ：名無しさん＠１周年：01/12/23 15:47 ID:Muh+42pr
128 ：名無しさん＠１周年：01/12/23 17:48 ID:NtaFwDwL
＞１２７
だから、アルティマ以外のページでbaseline廃止もしくは
ＡＣＥＸの無償サポート廃止って情報はどこにもないんだって。
ALTERAの公式見解はどうなってんの？
だから、アルティマ以外のページでbaseline廃止もしくは
ＡＣＥＸの無償サポート廃止って情報はどこにもないんだって。
ALTERAの公式見解はどうなってんの？
129 ：名無しさん＠１周年：01/12/23 18:47 ID:Muh+42pr
パルテックのページにも載ってます。
130 ：１２９：01/12/23 23:25 ID:Muh+42pr
・・・と思ったけど、消えちゃってますね。
131 ：ななしさん：01/12/28 22:32 ID:rLrkjgXP
agemasu
132 ：名無しさん＠１周年：01/12/29 00:18 ID:dQ5u78oh
４９＞＞
AHDLだけを使っています。
少し前の話になりますが、
４９さんが「VHDLからはじめたほうがいい」て書いてるのでVHDLを少し眺めて
みましたが、AHDLの方がスマートにみえます。
ヘッダー部分が長ったらしいのは我慢するとして、RTL本体の書き方
たとえばシフトの書き方、クロックの書き方
を比較してみての感想です。
互換性ということは抜きにして考えた場合具体的にVHDLのどこがいいのでしょう。
AHDLだけを使っています。
少し前の話になりますが、
４９さんが「VHDLからはじめたほうがいい」て書いてるのでVHDLを少し眺めて
みましたが、AHDLの方がスマートにみえます。
ヘッダー部分が長ったらしいのは我慢するとして、RTL本体の書き方
たとえばシフトの書き方、クロックの書き方
を比較してみての感想です。
互換性ということは抜きにして考えた場合具体的にVHDLのどこがいいのでしょう。
133 ：名無しさん＠１周年：01/12/29 08:14 ID:+yKgRnmB
>>132
僕もVHDLやVerilogは使いにくいと思う。
どうせクロック同期の回路を作ることがほとんど
なのに何であんなに冗長な言語に付き合わなければ
ならないのか疑問大。初めて習うＨＤＬとしては
VHDL、Verilogは避けた方がいいんじゃないかなぁ。
AHDLだけだとそのまま他に持っていきにくいってのが欠点と
言えば欠点だけれど、一度AHDLで書いたものを人手で他の
フォーマットに変換するのもそれほど難しくない。
（動作を確認したものは機械的に変換するだけだからね）
ちゃんと普及していればＳＦＬみたいに同期に特化した
言語も使いやすいと思うんだけれど、今はSystemC
なんかの進化を待つしかないのかなって思っている。
＊ところで、QuartusIIって重過ぎない？
僕の環境が貧弱だからかなぁ？
みんなどんな環境で使っているのかな。
僕もVHDLやVerilogは使いにくいと思う。
どうせクロック同期の回路を作ることがほとんど
なのに何であんなに冗長な言語に付き合わなければ
ならないのか疑問大。初めて習うＨＤＬとしては
VHDL、Verilogは避けた方がいいんじゃないかなぁ。
AHDLだけだとそのまま他に持っていきにくいってのが欠点と
言えば欠点だけれど、一度AHDLで書いたものを人手で他の
フォーマットに変換するのもそれほど難しくない。
（動作を確認したものは機械的に変換するだけだからね）
ちゃんと普及していればＳＦＬみたいに同期に特化した
言語も使いやすいと思うんだけれど、今はSystemC
なんかの進化を待つしかないのかなって思っている。
＊ところで、QuartusIIって重過ぎない？
僕の環境が貧弱だからかなぁ？
みんなどんな環境で使っているのかな。
134 ：名無しさん：01/12/29 16:55 ID:YVWgn4y6
社会人？学生？
会社に入ったらAHDLなんて使わないんじゃないかな。少なくとも大手のLSI設計部隊は。
「AHDLを人手で変換」とあるけれど、変換作業はバグが潜む可能性を多く秘めている。
それだけ無駄な作業ってこと。
機械変換でも変換後に検証する必要はある。人的変換なら品質保証なんて尚更無い。
Verilog/VHDLのどっちを勧めるかって言われたら、Verilog-HDL
キャリアがVerilogってのもあるけど、やっぱりVHDLは馴染めない。
会社に入ったらAHDLなんて使わないんじゃないかな。少なくとも大手のLSI設計部隊は。
「AHDLを人手で変換」とあるけれど、変換作業はバグが潜む可能性を多く秘めている。
それだけ無駄な作業ってこと。
機械変換でも変換後に検証する必要はある。人的変換なら品質保証なんて尚更無い。
Verilog/VHDLのどっちを勧めるかって言われたら、Verilog-HDL
キャリアがVerilogってのもあるけど、やっぱりVHDLは馴染めない。
135 ：名無しさん＠１周年：01/12/30 10:54 ID:BDzZ4GYS
>互換性ということは抜きにして考えた場合具体的にVHDLのどこがいいのでしょう。
単にハード記述言語としての使いやすさなら、後からできたせいもありAHDLの
方が使いやすい。DFFなどはプリミティブで用意されているし、標準ライブラリ
が充実していて、TTL全種類などは旧世代にしか関係ないかもしれないが、
パラメタライズされたカウンタや乗算器は使いやすい。文法もすっきり、
最初から論理合成不可な文はないし（Verilogで、信号強度に5段階あると
知ったときはけっこう驚いた）、変数のデフォルトが固定レベルなので
VHDLやVerilogのように論理合成した時に不必要なラッチが合成されないよう
に、いちいち設計上は使わない条件の組み合わせに対しても出力を陽に記述
する必要もない。
やはり、VHDLの良い点は互換性ぐらしか感じられない、メーカやプロセス
（ゲートアレー、FPGA、スタンダードセル、etc)、ツールベンダーなど複数から
選択できる。
別にALTERA限定でかまわなければ、ツールと一体化されてるせいもありAHDLの方
が使いやすい。ただし、134 と同じようなことだけど、就職や転職にはVHDLや
Verilogができますと言える方が絶対に有利なので注意したほうがいい。
単にハード記述言語としての使いやすさなら、後からできたせいもありAHDLの
方が使いやすい。DFFなどはプリミティブで用意されているし、標準ライブラリ
が充実していて、TTL全種類などは旧世代にしか関係ないかもしれないが、
パラメタライズされたカウンタや乗算器は使いやすい。文法もすっきり、
最初から論理合成不可な文はないし（Verilogで、信号強度に5段階あると
知ったときはけっこう驚いた）、変数のデフォルトが固定レベルなので
VHDLやVerilogのように論理合成した時に不必要なラッチが合成されないよう
に、いちいち設計上は使わない条件の組み合わせに対しても出力を陽に記述
する必要もない。
やはり、VHDLの良い点は互換性ぐらしか感じられない、メーカやプロセス
（ゲートアレー、FPGA、スタンダードセル、etc)、ツールベンダーなど複数から
選択できる。
別にALTERA限定でかまわなければ、ツールと一体化されてるせいもありAHDLの方
が使いやすい。ただし、134 と同じようなことだけど、就職や転職にはVHDLや
Verilogができますと言える方が絶対に有利なので注意したほうがいい。
136 ：名無しさん＠１周年：01/12/30 14:06 ID:VUpADk6v
AHDLは未経験なんだけど、AHDLでビヘイビア記述ってできるんですかね？
システム設計の段階とかシミュレーション時の周辺回路のモデルなんか
で結構使うけど。
システム設計の段階とかシミュレーション時の周辺回路のモデルなんか
で結構使うけど。
137 ：名無しさん＠１周年：01/12/30 16:09 ID:BDzZ4GYS
AHDLはRTL（レジスタトランスファレベル）の機能記述やゲートレベルの
記述言語なので、ビヘイビア・レベルやスイッチ・レベルの記述能力は
持っていない。
これを欠点ととるかメリットと見るかは人によると思うけど、
ALTERAの提供する環境で設計する人間には、VHDLやVeliogでこういった
記述があってもコンパイルエラーになるだけで、絵に描いた餅を提供
されてもあまり意味が無い。
もちろん、メーカのツールとは独立してシミュレーションができる環境を
用意できる人には、論理合成不可であっても、シミュレーション専用の記述
と論理合成用の記述を分けて書くことにより、こういった機能を生かせる人
がいるかも知れない。135で書いたのは、ALTERA限定の話で、ハードウエア記述
言語としてどちらが使いやすいかの話なので、そこのところ誤解のないように。
記述言語なので、ビヘイビア・レベルやスイッチ・レベルの記述能力は
持っていない。
これを欠点ととるかメリットと見るかは人によると思うけど、
ALTERAの提供する環境で設計する人間には、VHDLやVeliogでこういった
記述があってもコンパイルエラーになるだけで、絵に描いた餅を提供
されてもあまり意味が無い。
もちろん、メーカのツールとは独立してシミュレーションができる環境を
用意できる人には、論理合成不可であっても、シミュレーション専用の記述
と論理合成用の記述を分けて書くことにより、こういった機能を生かせる人
がいるかも知れない。135で書いたのは、ALTERA限定の話で、ハードウエア記述
言語としてどちらが使いやすいかの話なので、そこのところ誤解のないように。
138 ：名前いれてちょ。。。：01/12/30 16:44 ID:pHMAfeZy
ボード評価用にちょっとFPGAを使うとか、小人数のグループでHDL設計して
FPGA化する程度なら、言語なんてなんでも良い。
やっぱりASIC化を意識したり、大人数のプロジェクトをしたり、ソフトIPを使うとなると
主流のHDL（VHDL/Verilog）を使うことになる。
協調性のある言語、強力なシンセシスツールの有無、検証環境、HDLの再利用、、、
いろいろな面を踏まえるとね。
どうでもいいけどVHDLには無駄なキーワードが多過ぎる。読んでてﾑｶﾑｶする（ｗ
FPGA化する程度なら、言語なんてなんでも良い。
やっぱりASIC化を意識したり、大人数のプロジェクトをしたり、ソフトIPを使うとなると
主流のHDL（VHDL/Verilog）を使うことになる。
協調性のある言語、強力なシンセシスツールの有無、検証環境、HDLの再利用、、、
いろいろな面を踏まえるとね。
どうでもいいけどVHDLには無駄なキーワードが多過ぎる。読んでてﾑｶﾑｶする（ｗ
139 ：名無しさん＠１周年：01/12/31 01:57 ID:lMPNJgow
>>134
うちかなり大手だけど，ALTERAいじる可能性のある人は
AHDLみんな使えるよ．習得に1週間要らないでしょ．
エディタのマクロ使うみたいな雰囲気だな．
内部メモリとかデバイス固有の機能を使うときは，AHDLのほうが
トラブルが少ないから使うことは実際多い．
（ALTERA自体の使用頻度が少ないことはおいといて）
うちかなり大手だけど，ALTERAいじる可能性のある人は
AHDLみんな使えるよ．習得に1週間要らないでしょ．
エディタのマクロ使うみたいな雰囲気だな．
内部メモリとかデバイス固有の機能を使うときは，AHDLのほうが
トラブルが少ないから使うことは実際多い．
（ALTERA自体の使用頻度が少ないことはおいといて）
140 ：名無しさん：01/12/31 11:22 ID:cVckDJfV
>>139
うん、わかるYO! でもAHDLだけじゃないでしょ？
やっぱりVHDLとかVerilogも皆さん使えると思うんだけど。
社会人になると顧客要求を満たすため、スケジュールや品質、作業効率とか
最良の方法を選んで仕事するよね。
で、>>133は、>>132の「VHDLのどこがいい？」とか、>>133の「最初はVHDL、Verilogは
避けたほうがいい」ということに対する意見なんだけど、LSIのフロントエンド設計では
やっぱりVerilogとかVHDLが主流だから、学生で将来、その分野でやっていこうと
思うならスタンダードな言語を覚えておいたほうがいいんではないかな、と。
でも「会社でAHDLを使っていない」というのは言い過ぎだね。ｺﾞﾒｿ
うん、わかるYO! でもAHDLだけじゃないでしょ？
やっぱりVHDLとかVerilogも皆さん使えると思うんだけど。
社会人になると顧客要求を満たすため、スケジュールや品質、作業効率とか
最良の方法を選んで仕事するよね。
で、>>133は、>>132の「VHDLのどこがいい？」とか、>>133の「最初はVHDL、Verilogは
避けたほうがいい」ということに対する意見なんだけど、LSIのフロントエンド設計では
やっぱりVerilogとかVHDLが主流だから、学生で将来、その分野でやっていこうと
思うならスタンダードな言語を覚えておいたほうがいいんではないかな、と。
でも「会社でAHDLを使っていない」というのは言い過ぎだね。ｺﾞﾒｿ
141 ：名無しさん＠１周年：01/12/31 12:13 ID:FKWhIp2e
> やっぱりVerilogとかVHDLが主流だから、学生で将来、その分野でやっていこうと
> 思うならスタンダードな言語を覚えておいたほうがいいんではないかな、と。
どうせ合成系のくせなんてバージョンアップのたびに変わるし
学生が卒業するまでには必要な知識は覚え直しになるんだから
スタンダードって言われても意味ないんじゃない？
それより、論理設計の考え方をきちんと理解しておいて
もらったほうがずっといい。
VHDLの構文に四苦八苦して本質を見失うよりはどんな言語でも
RTLをさらっとかけるようになっていたほうが役に立つ。
言語の違いなんてモノをどう記述するかだけだから
記述すべきモノがきちんと把握できていれば何で書こうと
大差ないと思うぞ。
> 思うならスタンダードな言語を覚えておいたほうがいいんではないかな、と。
どうせ合成系のくせなんてバージョンアップのたびに変わるし
学生が卒業するまでには必要な知識は覚え直しになるんだから
スタンダードって言われても意味ないんじゃない？
それより、論理設計の考え方をきちんと理解しておいて
もらったほうがずっといい。
VHDLの構文に四苦八苦して本質を見失うよりはどんな言語でも
RTLをさらっとかけるようになっていたほうが役に立つ。
言語の違いなんてモノをどう記述するかだけだから
記述すべきモノがきちんと把握できていれば何で書こうと
大差ないと思うぞ。
142 ：139：01/12/31 13:34 ID:lMPNJgow
>>140
書き足らないところを汲んでくれてありがと．
まさにおっしゃる通りです．
職場では，VHDL,Verilogができる なんて発言はネタ扱いです．
>>141
文法色々覚えたところで，
「ブラインドタッチには自信があるので資料作成は任せてください！」
って言ってるようなもんだね．
書き足らないところを汲んでくれてありがと．
まさにおっしゃる通りです．
職場では，VHDL,Verilogができる なんて発言はネタ扱いです．
>>141
文法色々覚えたところで，
「ブラインドタッチには自信があるので資料作成は任せてください！」
って言ってるようなもんだね．
143 ：名無しさん＠１周年：01/12/31 13:47 ID:uyciamxT
>>140,141
私は現役ASIC/FPGA設計者だけど､ほぼ同意ですね。
勉強するならVHDLかVerilogにするのがやっぱり得です。
>>133なんかはレジスタ･インファレンスなどが気持ち悪いのかもしれないけど､
それは慣れの問題とも言えるし､たとえRTLであっても複雑な処理のモデリングは
VHDLやVerilogの方が楽です。AHDLでレジスタ付き有限状態機械なんか書こうと
すると､とても読みにくくなりますから。カウンタみたいな簡単なもの作るなら
言語はまあ何だっていいんですが､プロトコル処理系とかプロセッサとか多少でも
複雑なものを作るなら､AHDLはかなりやりにくいです。
あとはAHDLではテストベンチ（ビヘイビア）が書けないのがやっぱりちょっと。
仕事だと､いちいち論理合成してからでないとシミュレーションできないとか（いちおう
ファンクションシミュレーションもありますけどね。。。）､複雑なテストケースを試す
のが大変だというのは､だいぶ困りますんで。
VHDLの文法がややこしいとか記述量が多くて嫌だというのは初心者の人からは良く聞く
意見なんですが､そんなにヒーヒー言うほど大変かなあ？ テンプレートを一つ準備して
おいて､それを必要に応じて変更していくようにすれば簡単ですけど。。。 毎回毎回
entityなんとかと一字一句最初から最後まで全部タイプしてソース作ってる人っている
のかなあ（笑）。
私は現役ASIC/FPGA設計者だけど､ほぼ同意ですね。
勉強するならVHDLかVerilogにするのがやっぱり得です。
>>133なんかはレジスタ･インファレンスなどが気持ち悪いのかもしれないけど､
それは慣れの問題とも言えるし､たとえRTLであっても複雑な処理のモデリングは
VHDLやVerilogの方が楽です。AHDLでレジスタ付き有限状態機械なんか書こうと
すると､とても読みにくくなりますから。カウンタみたいな簡単なもの作るなら
言語はまあ何だっていいんですが､プロトコル処理系とかプロセッサとか多少でも
複雑なものを作るなら､AHDLはかなりやりにくいです。
あとはAHDLではテストベンチ（ビヘイビア）が書けないのがやっぱりちょっと。
仕事だと､いちいち論理合成してからでないとシミュレーションできないとか（いちおう
ファンクションシミュレーションもありますけどね。。。）､複雑なテストケースを試す
のが大変だというのは､だいぶ困りますんで。
VHDLの文法がややこしいとか記述量が多くて嫌だというのは初心者の人からは良く聞く
意見なんですが､そんなにヒーヒー言うほど大変かなあ？ テンプレートを一つ準備して
おいて､それを必要に応じて変更していくようにすれば簡単ですけど。。。 毎回毎回
entityなんとかと一字一句最初から最後まで全部タイプしてソース作ってる人っている
のかなあ（笑）。
144 ：143：01/12/31 13:53 ID:uyciamxT
>>139
メモリとかLCELLとか､その他プリミティブは全部VHDLから呼べますが､それでもAHDL使われてます？
私らのとこでは､ASIC乗り換えが頭にあるので､ALTERA固有プリミティブ使う場合でも
AHDLは使わないです。コンポーネント名だけ差し替えればASICへ転用できるようにしてます。
メモリとかLCELLとか､その他プリミティブは全部VHDLから呼べますが､それでもAHDL使われてます？
私らのとこでは､ASIC乗り換えが頭にあるので､ALTERA固有プリミティブ使う場合でも
AHDLは使わないです。コンポーネント名だけ差し替えればASICへ転用できるようにしてます。
145 ：139：02/01/03 03:09 ID:45uFK6Mt
>>144
Megawizardか自分で書いてVHDLから呼ぶことのほうが多いです．
確かにAPEX使うようになってからは専らComponentでmapしている．
ただ，過去に合成ツールのバージョンによって結果が異なったり，
パラメータが正しく渡せなかったことを確認しています．
そういうときはGDFをTopにし，EDIFとAHDLをシンボルにして
接続すると正しくフィットした．
最近のバージョンでは合成結果がどうなるか，誰か比較してたら
教えて欲しいな．特にタイミングシュミレーションの結果．
Megawizardか自分で書いてVHDLから呼ぶことのほうが多いです．
確かにAPEX使うようになってからは専らComponentでmapしている．
ただ，過去に合成ツールのバージョンによって結果が異なったり，
パラメータが正しく渡せなかったことを確認しています．
そういうときはGDFをTopにし，EDIFとAHDLをシンボルにして
接続すると正しくフィットした．
最近のバージョンでは合成結果がどうなるか，誰か比較してたら
教えて欲しいな．特にタイミングシュミレーションの結果．
146 ：オーバーテクナナシー：02/01/04 11:37 ID:WTHjkQnK
>>143
性格的に、マイ・テンプレートを使ったコーディングって好きじゃない（ｗ
そうはいっても、コーディングしながらコピペ、矩形編集はバリバリするから
指摘してることとあんまり変わんないけどね。
テンプレートっていうのがどれくらい記述されているものかわかんないんだけど
（きっとHDLのヘッダ部分に、会社で決められているコメントとかもありそう？）、
そもそも、そんなものを用意しないと書きにくかったり、ややこしい文法の言語なんて
賢くないよ、やっぱり。
性格的に、マイ・テンプレートを使ったコーディングって好きじゃない（ｗ
そうはいっても、コーディングしながらコピペ、矩形編集はバリバリするから
指摘してることとあんまり変わんないけどね。
テンプレートっていうのがどれくらい記述されているものかわかんないんだけど
（きっとHDLのヘッダ部分に、会社で決められているコメントとかもありそう？）、
そもそも、そんなものを用意しないと書きにくかったり、ややこしい文法の言語なんて
賢くないよ、やっぱり。
147 ：名無しさん＠１周年：02/01/04 14:28 ID:lSXcFBjx
143
>AHDLでレジスタ付き有限状態機械なんか書こうとすると､とても読みに
>くくなりますから。
AHDLでレジスタ付き有限状態機械を書くときは、普通ステートマシンで
状態を宣言して、中身（状態の遷移）はcase文で記述すると思うけど、
これって読みにくいですか。
>AHDLでレジスタ付き有限状態機械なんか書こうとすると､とても読みに
>くくなりますから。
AHDLでレジスタ付き有限状態機械を書くときは、普通ステートマシンで
状態を宣言して、中身（状態の遷移）はcase文で記述すると思うけど、
これって読みにくいですか。
148 ：名無しさん＠１周年：02/01/04 16:43 ID:HN3RqacU
>>146
なんてゆーか､使い慣れれば文法なんてのはどーでも良くなってくるような。もー小脳が勝ってにキーボードたたいてるから（ｗ
なんでそんなに文法が文法がって言う人がいるのかが､漏れにはイマイチ良く分かんない。
>>147
ん？有限状態機械じゃなくてレジスタ付き有限状態機械だよ？
なんてゆーか､使い慣れれば文法なんてのはどーでも良くなってくるような。もー小脳が勝ってにキーボードたたいてるから（ｗ
なんでそんなに文法が文法がって言う人がいるのかが､漏れにはイマイチ良く分かんない。
>>147
ん？有限状態機械じゃなくてレジスタ付き有限状態機械だよ？
149 ：名無しさん＠１周年：02/01/04 17:27 ID:6LVLtCUY
>>148
文法文法っていうのはいろいろな言語を知っていて相対的な評価でしょ。別にHDLに限らず。
BShell, CShell, C/C++, Perl, Tcl, VHDL, Verilog, DC-shell script,,,,
仕事で使うもので、パッ思いついた言語だけど、この中で一番キライなのがVHDL。
だって冗長なんだもん。
VHDLなんて遊び程度でしか使った事がないから、小脳が覚えてるほどじゃない
からとくに面倒だなぁって。
is とか of とかいらん。 downto なんて長過ぎる。 ビットスライス、演算が苦手。
ビット連結が & ってなんやねん！
componentなんていらん。ﾓｼﾞｭｰﾙ呼び出しがしつこいねん！
文法文法っていうのはいろいろな言語を知っていて相対的な評価でしょ。別にHDLに限らず。
BShell, CShell, C/C++, Perl, Tcl, VHDL, Verilog, DC-shell script,,,,
仕事で使うもので、パッ思いついた言語だけど、この中で一番キライなのがVHDL。
だって冗長なんだもん。
VHDLなんて遊び程度でしか使った事がないから、小脳が覚えてるほどじゃない
からとくに面倒だなぁって。
is とか of とかいらん。 downto なんて長過ぎる。 ビットスライス、演算が苦手。
ビット連結が & ってなんやねん！
componentなんていらん。ﾓｼﾞｭｰﾙ呼び出しがしつこいねん！
150 ：148：02/01/04 18:16 ID:HN3RqacU
>>149
漏れもその辺の言語は全部仕事で使ってるYo。とくに好き嫌いはないなあ。
人の趣味の問題に口出しするつもりはないんで､論争するつもりは別にないんだけど､
どの言語も最初は奇怪至極に見えるし､真面目に使い出せばすぐに文法なんか気にならなくなるYo。
Verilogだって､知らない人が初めて見れば暗号の記号系列としか思えないだろうし､
そういう意味では､まだVHDLの方がreadableかもしれん。（ｗ
まあ､慣れればどんな文法だって｢別にいいじゃん｣って気になるし､
漏れは文法の優劣よりは､その言語で何ができて何ができないかの優劣の方が気になるYo。
漏れもその辺の言語は全部仕事で使ってるYo。とくに好き嫌いはないなあ。
人の趣味の問題に口出しするつもりはないんで､論争するつもりは別にないんだけど､
どの言語も最初は奇怪至極に見えるし､真面目に使い出せばすぐに文法なんか気にならなくなるYo。
Verilogだって､知らない人が初めて見れば暗号の記号系列としか思えないだろうし､
そういう意味では､まだVHDLの方がreadableかもしれん。（ｗ
まあ､慣れればどんな文法だって｢別にいいじゃん｣って気になるし､
漏れは文法の優劣よりは､その言語で何ができて何ができないかの優劣の方が気になるYo。
151 ：名無しさん＠１周年：02/01/04 18:21 ID:lSXcFBjx
>ん？有限状態機械じゃなくてレジスタ付き有限状態機械だよ？
???
147はステートマシンの中身は、ステート・コントローラと
ステート・レジスタで構成されるので、レジスタ付き有限状態機械
といったのはごく普通のステート・マシンの事だと思ったので聞い
てみたわけなんだけど。
もしかすると143で言ってる意味は、普通のステート・マシンとは異なる
レジスタ付き有限状態機械という物があって、それをVHDLやVerilogで
書くと見やすくて、AHDLで書くと見ずらいってことですか。
???
147はステートマシンの中身は、ステート・コントローラと
ステート・レジスタで構成されるので、レジスタ付き有限状態機械
といったのはごく普通のステート・マシンの事だと思ったので聞い
てみたわけなんだけど。
もしかすると143で言ってる意味は、普通のステート・マシンとは異なる
レジスタ付き有限状態機械という物があって、それをVHDLやVerilogで
書くと見やすくて、AHDLで書くと見ずらいってことですか。
152 ：名無しさん＠１周年：02/01/04 21:51 ID:mn/RNxd9
>>150
ボクもﾈﾁﾈﾁ言うつもりはないんで、このへんで手打ちってことで。
ボクもﾈﾁﾈﾁ言うつもりはないんで、このへんで手打ちってことで。
153 ：FLEX10K：02/01/08 11:04 ID:yNZFHL9R
結局はアルテラのCPLDだけで開発が完結するならGDF＋AHDLというのが一番
お手軽で使いやすいし短時間で目的が達成できそうです。
VHDLやVerilogを覚えておくことは将来のために必要かも知れませんがAHDL
で書けるものを苦労して別の言語で書くメリットは現状では感じられません。
お手軽で使いやすいし短時間で目的が達成できそうです。
VHDLやVerilogを覚えておくことは将来のために必要かも知れませんがAHDL
で書けるものを苦労して別の言語で書くメリットは現状では感じられません。
154 ：名無しさん＠１周年：02/01/08 12:19 ID:5/aa79kN
>>153
通信ロジックなんかを設計する時のシミュレーションはAHDLの場合はどうしてます？
設計してる回路の通信相手の動作をビヘイビア記述してやらないと
シミュレーションできないように思うんだけど。
AHDLにはあんまり詳しくないんで、何か方法があるんだったら教えて！
通信ロジックなんかを設計する時のシミュレーションはAHDLの場合はどうしてます？
設計してる回路の通信相手の動作をビヘイビア記述してやらないと
シミュレーションできないように思うんだけど。
AHDLにはあんまり詳しくないんで、何か方法があるんだったら教えて！
155 ：FLEX10K：02/01/09 11:36 ID:Iu0nq6Vs
>>154
Max+PlusIIの波形シミュレータでできる範囲の検証ですから詳細
なシュミレーションは行なっていません。
必要ならブロック毎に波形シミュレータで検証し、全体の動作は
実機にロジアナを接続して確認します。
邪道かも知れませんが一人で開発できる程度のロジックであれば
上記の開発方法で今まで問題が出たことはありません。
シミュレーションにあまり時間をかけても最終的には実機で確認
しないと実際の信号が仕様書通りでない場合もありますから。
Max+PlusIIの波形シミュレータでできる範囲の検証ですから詳細
なシュミレーションは行なっていません。
必要ならブロック毎に波形シミュレータで検証し、全体の動作は
実機にロジアナを接続して確認します。
邪道かも知れませんが一人で開発できる程度のロジックであれば
上記の開発方法で今まで問題が出たことはありません。
シミュレーションにあまり時間をかけても最終的には実機で確認
しないと実際の信号が仕様書通りでない場合もありますから。
156 ：154：02/01/10 01:21 ID:UKHy1yCY
なるほど。回路の規模によっては実機でエイヤの方が効率良いかもしれませんね。
ただ、通信ロジックとかCPUとかだとその方法だとかなり苦しいと思います。
要するに回路の規模や種類によってAHDLに分があったりVerilogやVHDLに分があったりって事ですね。
って、>>138が同じ事言ってるね(w 失礼しました。
ただ、通信ロジックとかCPUとかだとその方法だとかなり苦しいと思います。
要するに回路の規模や種類によってAHDLに分があったりVerilogやVHDLに分があったりって事ですね。
って、>>138が同じ事言ってるね(w 失礼しました。
157 ：FLEX10K：02/01/16 14:54 ID:ZWfzhw+d
158 ：名無しさん＠１周年：02/01/16 21:16 ID:+GpnBOx1
主観ﾊﾞﾘﾊﾞﾘ入ってていいんだけど、AHDLとVerilog-HDL、どっちがコードを読み易い & 書き易い？
んでもって、どっちが好きになりそう？
もしVHDLを知っていたら、３者択一で教えてくれると嬉しい。
ちなみに、AHDLは全然知らないんで、ｺｺでAHDL評価がぶっちぎりだと
勉強してみようかなぁ、なんてね。
んでもって、どっちが好きになりそう？
もしVHDLを知っていたら、３者択一で教えてくれると嬉しい。
ちなみに、AHDLは全然知らないんで、ｺｺでAHDL評価がぶっちぎりだと
勉強してみようかなぁ、なんてね。
159 ： ：02/01/18 18:12 ID:850ug9+c
>>158
157みたいに新人でもない人なら，はっきり言って貴方の好きにしてくださいという以外言うことは
ないけど，これから勉強する新人なら，悪いこと言わないからVHDLかVerilogのどちらかにしたら？
どちらかができればAHDLはサブセットみたいなものなのですぐ使えるけど，その逆，つまり一度AHDLで
頭が固まった人が概念的に上位のVHDLやVerilogへ乗り換えるのは大変だから．
それに，ALTERAでしか使えないAHDLにしがみついて狭い世界に閉じこもる理由はないと思う．
Xilinxだっていつ使うか分からないんだし．
157みたいに新人でもない人なら，はっきり言って貴方の好きにしてくださいという以外言うことは
ないけど，これから勉強する新人なら，悪いこと言わないからVHDLかVerilogのどちらかにしたら？
どちらかができればAHDLはサブセットみたいなものなのですぐ使えるけど，その逆，つまり一度AHDLで
頭が固まった人が概念的に上位のVHDLやVerilogへ乗り換えるのは大変だから．
それに，ALTERAでしか使えないAHDLにしがみついて狭い世界に閉じこもる理由はないと思う．
Xilinxだっていつ使うか分からないんだし．
160 ：名無しさん＠１周年：02/01/18 23:34 ID:PzJucewz
>>159
うんにゃ、そういうんじゃなくって。
AHDL使いからみて、他の言語ってどういうイメージなのかなぁっていうことが知りたいの。
こういうのって、やっぱり相対評価が一番分かりやすいし。
AHDLはどういうところを意識して作られた言語なのか、それはAlteraツール向けなのか、
それとも設計者に（読み書きしやすさの点で）重きを置いて作られているのか、とか。
逆に、Verilog勉強中ってことで分からないことや、使いづらいところ、テクニックに
よってはVerilogやVHDLでもAHDLと変わらない、なんてことが話せたり。
まぁココは２ｃｈなんで、どうでもいいんだけどね。
うんにゃ、そういうんじゃなくって。
AHDL使いからみて、他の言語ってどういうイメージなのかなぁっていうことが知りたいの。
こういうのって、やっぱり相対評価が一番分かりやすいし。
AHDLはどういうところを意識して作られた言語なのか、それはAlteraツール向けなのか、
それとも設計者に（読み書きしやすさの点で）重きを置いて作られているのか、とか。
逆に、Verilog勉強中ってことで分からないことや、使いづらいところ、テクニックに
よってはVerilogやVHDLでもAHDLと変わらない、なんてことが話せたり。
まぁココは２ｃｈなんで、どうでもいいんだけどね。
161 ：名無しさん＠１周年：02/01/19 00:01 ID:/Rw9ltmk
そうやって話こねくり回しても実りはないんだよね…
Aの字がアルテラだって事から常識で判断するよな
Aの字がアルテラだって事から常識で判断するよな
>>160
>それはAlteraツール向けなのか、
どのくらい分かってるのか知らないけど､
ALTERA｢向け｣どころかALTERAで｢しか｣使えないんですけど…なんでそんな言語に
固執したがるのかなあ？？？ そこがどうもよく分からない。
VerilogやVHDLは､AHDLができることはほぼ全部できます。どうしてもAHDLでないと
能力不足という場面はごく限られるし､それどころかVerilogやVHDLでできてAHDLで
できない､ということのほうが圧倒的に多いんだけど…
>それはAlteraツール向けなのか、
どのくらい分かってるのか知らないけど､
ALTERA｢向け｣どころかALTERAで｢しか｣使えないんですけど…なんでそんな言語に
固執したがるのかなあ？？？ そこがどうもよく分からない。
VerilogやVHDLは､AHDLができることはほぼ全部できます。どうしてもAHDLでないと
能力不足という場面はごく限られるし､それどころかVerilogやVHDLでできてAHDLで
できない､ということのほうが圧倒的に多いんだけど…
163 ：名無しさん＠１周年：02/01/19 10:57 ID:a8CPGLy8
modelsim 5.5f
164 ：名無しさん＠１周年：02/01/20 21:06 ID:uLXC5NA/
一応主観でもかまわんという事で、俺はVerilogで仕様とシミュレーションまでの
仕事をやったあと、ALTERAの開発環境（AHDL)ではFPGAで製品の設計からデバック
までの仕事を主にやるようになったけど、仕事の能率が全然違う。VHDLより
Verilogの方がコーディングが短くて済むがAHDLはさらに記述が簡単な上に、
ターゲットデバイスが積項型かSRAM型かに応じて加算回路のリプルキャリー型に
するかキャリールックアヘッド型を使うかといったデバイスに合わせた
チューニングが記述の追加なしでできるなど細かい点にも自動的に対応してる。
まるでC言語みたいな感じを受けた。
シミュレーションもVerilogがテキストベースでコーディングし、仮想的なタイミング
シュミレーションしかできなかったのが、ALTERAの環境だとGUIベースで作成し
実ディレイのシミュレーションがきちんとできる。Verilogの仕事のときは、
静的シミュレーション（ALTERAだとタイミングアナライザー）が出来ないので、
同期回路の最高動作周波数も求められなかった。
Verilogでも、ALTERAのライブラリを呼び出す事によりレジスタやカウンタの中身
をいちいち記述しないですむとか、ターゲットデバイスに合わせたチューニングが
が出来るが、これをやると移植性を損なうし、ライブラリ（LPMやマクロ）の内容を
よく見るとAHDLで書いてあるので結局AHDLに頼っている事に代わりはないんだよね。
もちろん、ALTERA以外のデバイスではVHDLやVerilogしか選べないし、使いまわしが
出来る、実デバイスに落とさなくても仮想シミュレーションができるなどの有利な
点もあるが、客先の言語指定が無いときは自分ではAHDLで設計している。
仕事をやったあと、ALTERAの開発環境（AHDL)ではFPGAで製品の設計からデバック
までの仕事を主にやるようになったけど、仕事の能率が全然違う。VHDLより
Verilogの方がコーディングが短くて済むがAHDLはさらに記述が簡単な上に、
ターゲットデバイスが積項型かSRAM型かに応じて加算回路のリプルキャリー型に
するかキャリールックアヘッド型を使うかといったデバイスに合わせた
チューニングが記述の追加なしでできるなど細かい点にも自動的に対応してる。
まるでC言語みたいな感じを受けた。
シミュレーションもVerilogがテキストベースでコーディングし、仮想的なタイミング
シュミレーションしかできなかったのが、ALTERAの環境だとGUIベースで作成し
実ディレイのシミュレーションがきちんとできる。Verilogの仕事のときは、
静的シミュレーション（ALTERAだとタイミングアナライザー）が出来ないので、
同期回路の最高動作周波数も求められなかった。
Verilogでも、ALTERAのライブラリを呼び出す事によりレジスタやカウンタの中身
をいちいち記述しないですむとか、ターゲットデバイスに合わせたチューニングが
が出来るが、これをやると移植性を損なうし、ライブラリ（LPMやマクロ）の内容を
よく見るとAHDLで書いてあるので結局AHDLに頼っている事に代わりはないんだよね。
もちろん、ALTERA以外のデバイスではVHDLやVerilogしか選べないし、使いまわしが
出来る、実デバイスに落とさなくても仮想シミュレーションができるなどの有利な
点もあるが、客先の言語指定が無いときは自分ではAHDLで設計している。
165 ：FLEX10K：02/01/21 10:51 ID:c8bXKsNu
>>164
Velilogの場合にタイミングアナライザーと波形シミュレータが使えないのは
痛いです。その場合、発注するデバイスのスピードグレードはどうやって決定
するのだろう？
あとコストダウンのためにスピードグレードを落とすとか安いデバイスに移行
する場合もVelilogで書いてしまうと大変そうですね。
Velilogの場合にタイミングアナライザーと波形シミュレータが使えないのは
痛いです。その場合、発注するデバイスのスピードグレードはどうやって決定
するのだろう？
あとコストダウンのためにスピードグレードを落とすとか安いデバイスに移行
する場合もVelilogで書いてしまうと大変そうですね。
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167 ：名無しさん＠１周年：02/01/21 11:47 ID:D8K2JFSO
168 ：名無しさん＠１周年：02/01/21 14:01 ID:q8BEuNFb
そうですね、VerilogなどをEDIFで持ってきて、MAX+PLUSE2の環境で実デバイス
にコンパイルすればウエーブフォーム・エディタやタイミングアナライザー
などのツールは使えます。ただ、タイミングアナライザーでクリティカルパス
のタイミングをクリックすると、元のAHDLのソースに該当個所にジャンプして
直ちにソースを修正するとかの技は使えないですね。
あと、ALTERAの環境に依存するツールを使ってしまうと、VHDLやVerilogの
持っている汎用言語として使いまわしができるとか、言語に内蔵する
シミュレーション機能とかは使わなくなってしまいますね。
以前の仕事で静的シミュレーションができなかったのは、Verilog上で
シミュレーションまでの仕事だったからです。
にコンパイルすればウエーブフォーム・エディタやタイミングアナライザー
などのツールは使えます。ただ、タイミングアナライザーでクリティカルパス
のタイミングをクリックすると、元のAHDLのソースに該当個所にジャンプして
直ちにソースを修正するとかの技は使えないですね。
あと、ALTERAの環境に依存するツールを使ってしまうと、VHDLやVerilogの
持っている汎用言語として使いまわしができるとか、言語に内蔵する
シミュレーション機能とかは使わなくなってしまいますね。
以前の仕事で静的シミュレーションができなかったのは、Verilog上で
シミュレーションまでの仕事だったからです。
169 ：名無しさん＠１周年：02/01/21 17:01 ID:viPdwHNT
ALTERAの環境に依存で開き直ってしまえば、
GDFでトップをデザイン。で、仕様書のブロック図どおりにシンボルを配置する。
これ最強。（嘘）
GDFでトップをデザイン。で、仕様書のブロック図どおりにシンボルを配置する。
これ最強。（嘘）
170 ：名無しさん＠１周年：02/01/22 05:50 ID:7G0TmVtU
Nios vs MicroBlazeというのは、全く盛り上がらないのかな？
171 ：名無しさん＠１周年：02/01/22 09:39 ID:CZhZ9cdO
>>169
俺、これに近い。
でもシンボルの中身がEDIFだとクリチカルパスを探すのに
苦労する。その点、下位モジュールをAHDLで作っておくと
本当に楽。とりあえず今はALTERAだけ使って開発しているから
AHDLであまり問題ないんだよな。
俺、これに近い。
でもシンボルの中身がEDIFだとクリチカルパスを探すのに
苦労する。その点、下位モジュールをAHDLで作っておくと
本当に楽。とりあえず今はALTERAだけ使って開発しているから
AHDLであまり問題ないんだよな。
172 ：名無しさん＠１周年：02/01/22 09:46 ID:yJLaGxTJ
>>170
Niosは一年くらい前にちょっと使ってみたけど使いにくかったよ。
ソフトウェアの開発環境もいまいちだし、シリアルポートの
設定変えるだけで、また論理合成から始めると鬱になる。
試作段階とか、出荷用のセルフテストなどでは結構使える
とにらんでる。
後、エンジニアへの敷居が高い。GCCとちょっとしたアセンブラ
の知識と、クオータスと2つ使えないといけない。
Niosは一年くらい前にちょっと使ってみたけど使いにくかったよ。
ソフトウェアの開発環境もいまいちだし、シリアルポートの
設定変えるだけで、また論理合成から始めると鬱になる。
試作段階とか、出荷用のセルフテストなどでは結構使える
とにらんでる。
後、エンジニアへの敷居が高い。GCCとちょっとしたアセンブラ
の知識と、クオータスと2つ使えないといけない。
173 ：172：02/01/22 09:47 ID:yJLaGxTJ
一応MewdowとGDBで、ソースレベルのデバッグができる環境まで
作ったが、やめてしまった。
ただ、Niosの評価基板は安くて良かったなぁ。
個人でも欲しい。
作ったが、やめてしまった。
ただ、Niosの評価基板は安くて良かったなぁ。
個人でも欲しい。
ID出してしまった。鬱だ。
EDS上げ
176 ：名無しさん＠１周年：02/01/24 02:35 ID:+YECQ68g
NIOS、研究段階の試作で使ってみた。APEX20K200で。
外付けメモリとフラッシュROMが無いと並のサイズの
プログラムが動かない。（SRAMサイズ見れば明らかだが）
結局、慣れないツール使って開発するより、SH系の
1チップマイコン１つ付けたほうが楽という感想。
ロジック部との融合も、特にメリット無かった。
HDLは切り分けて設計したほうが気分的にすっきりする。
APEXが量産で安くなるなら製品でもありかもしれないが、
現在の価格ではH8等には勝てんだろうね。
あしたは現実逃避しに行ってこ。いい粗品貰えるかな？
外付けメモリとフラッシュROMが無いと並のサイズの
プログラムが動かない。（SRAMサイズ見れば明らかだが）
結局、慣れないツール使って開発するより、SH系の
1チップマイコン１つ付けたほうが楽という感想。
ロジック部との融合も、特にメリット無かった。
HDLは切り分けて設計したほうが気分的にすっきりする。
APEXが量産で安くなるなら製品でもありかもしれないが、
現在の価格ではH8等には勝てんだろうね。
あしたは現実逃避しに行ってこ。いい粗品貰えるかな？
177 ：名無しさん＠１周年：02/01/24 20:28 ID:Xn8Jafsh
デジタル信号によってアナログ素子のスイッチング可能・プログラマブルな
アーキテクチャってなにがありますか？
OMRONのFPAAとLattice社のispPACしか知りません。
FPAAはコンデンサを使った抵抗のエミュレーションみたいな感じのよう。
ispPACの方はよく知りません。
素子の端子のスイッチングをデジタル信号で行なえるものがいいのですけれど、
そういうなのって現在存在していますか？
（少しスレ違いですが、一番頼りになりそうなので質問させて頂きました）
アーキテクチャってなにがありますか？
OMRONのFPAAとLattice社のispPACしか知りません。
FPAAはコンデンサを使った抵抗のエミュレーションみたいな感じのよう。
ispPACの方はよく知りません。
素子の端子のスイッチングをデジタル信号で行なえるものがいいのですけれど、
そういうなのって現在存在していますか？
（少しスレ違いですが、一番頼りになりそうなので質問させて頂きました）
178 ：177：02/01/24 20:46 ID:Xn8Jafsh
一言でいうと再構成型アナログアレイですね。
電子ブロックのような。
FPAAはOMRONでなく米motorola社・英anadigm社でした…。
スイッチトキャパシタによる回路ですね。
しかし能動素子やスイッチングはどうするのだろうか…。
参考
http://www.cqpub.co.jp/dwm/contents/0046/dwm004600910.pdf
（電子ブロック的アナログプログラマブルデバイス）
http://www2.cms.kyutech.ac.jp/mix/papers/icd98/paper.pdf
(九州工業大)
電子ブロックのような。
FPAAはOMRONでなく米motorola社・英anadigm社でした…。
スイッチトキャパシタによる回路ですね。
しかし能動素子やスイッチングはどうするのだろうか…。
参考
http://www.cqpub.co.jp/dwm/contents/0046/dwm004600910.pdf
（電子ブロック的アナログプログラマブルデバイス）
http://www2.cms.kyutech.ac.jp/mix/papers/icd98/paper.pdf
(九州工業大)
179 ：名無しさん＠１周年：02/01/24 21:07 ID:NyfvbPRt
仕事で必要なんだけど聞いていい？
16chのUARTが必要なんだけど
今、16550の4個入りのTL16C754を4個使ってるんだ。
でも、それだとオーバースペックで
実際にはボーレート固定でいいし、送信、受信の2線だけで
ほかの制御線は要らないんだ。
ただちゃんねるあたりFIFO16バイトくらいは欲しいんだ。
あと一般的なCPUのバスに繋がるといいな。
こうゆうのFPGAでできる？
16chのUARTが必要なんだけど
今、16550の4個入りのTL16C754を4個使ってるんだ。
でも、それだとオーバースペックで
実際にはボーレート固定でいいし、送信、受信の2線だけで
ほかの制御線は要らないんだ。
ただちゃんねるあたりFIFO16バイトくらいは欲しいんだ。
あと一般的なCPUのバスに繋がるといいな。
こうゆうのFPGAでできる？
180 ：名無しさん＠１周年：02/01/24 23:22 ID:nIT6s0Nx
できるかできないかを聞かれれば、できると答えるけど、はたしてコストメリット
がでるかどうか。
簡単なUARTのフリーなIPならここに乗っている。
http://member.nifty.ne.jp/fpga/freeip/index.html
これにFIFOを追加すればできるはず。FIFOはメーカ固有のライブラリを使うと
楽に設計できる。
がでるかどうか。
簡単なUARTのフリーなIPならここに乗っている。
http://member.nifty.ne.jp/fpga/freeip/index.html
これにFIFOを追加すればできるはず。FIFOはメーカ固有のライブラリを使うと
楽に設計できる。
181 ：179：02/01/25 00:05 ID:fQEFWnJM
>180
そうそう、コスト的に見合うかどうかが問題だった。
16×16で256バイトものFIFOを作れるFPGAとなると
高くつくのかな？
上のページは見たことあるよ。
あとopencores.orgとかにもUARTいろいろあった。
16550互換もあったけどverilogだったので訳わからない。
VHDLならいいんだけど。
そうそう、コスト的に見合うかどうかが問題だった。
16×16で256バイトものFIFOを作れるFPGAとなると
高くつくのかな？
上のページは見たことあるよ。
あとopencores.orgとかにもUARTいろいろあった。
16550互換もあったけどverilogだったので訳わからない。
VHDLならいいんだけど。
182 ：あさはかマン：02/01/25 06:23 ID:4+Fef4QY
>>181
職種上、似たような回路をやっぱり仕事で作ったりしますが、
私は高い部品にいちゃもんをつけたがる資材部門と
てんやわんやする根性は持ち合わせてないので
外にSRAMつけてFPGAに内蔵したバスアービタで
アクセスする設計にしてます。
データ線8本＋アドレス線9本＋制御線2本の増加なので
ピン数はわりと大丈夫かと。
職種上、似たような回路をやっぱり仕事で作ったりしますが、
私は高い部品にいちゃもんをつけたがる資材部門と
てんやわんやする根性は持ち合わせてないので
外にSRAMつけてFPGAに内蔵したバスアービタで
アクセスする設計にしてます。
データ線8本＋アドレス線9本＋制御線2本の増加なので
ピン数はわりと大丈夫かと。
183 ：名無しさん＠１周年：02/01/25 09:29 ID:nC/F4NQj
価格ぐらいは自分で調べること。
１６バイト１６ｃｈのFIFOは、SRAM内蔵のFPGAなら（ALTERAなら10Kや10KE)
256x8のSRAMを１個用意して、Readポインター16個、Writeポインター16個
を時分割で使用すればOK。SRAMがシングルポートなら32倍速、デュアル
ポートなら16倍速で使用する。XILINXならロジックセルが16x1のSRAMとし
て使えるので8個で16x8のFIFOを作り、それを16ch分用意してもできる。
１６バイト１６ｃｈのFIFOは、SRAM内蔵のFPGAなら（ALTERAなら10Kや10KE)
256x8のSRAMを１個用意して、Readポインター16個、Writeポインター16個
を時分割で使用すればOK。SRAMがシングルポートなら32倍速、デュアル
ポートなら16倍速で使用する。XILINXならロジックセルが16x1のSRAMとし
て使えるので8個で16x8のFIFOを作り、それを16ch分用意してもできる。
184 ：179：02/01/25 12:49 ID:TmgdhyRY
おぉ！
何か見えてきた気がする。
自分の中でひとつブレークスルーがおきました。
みなさんありがとう！
何か見えてきた気がする。
自分の中でひとつブレークスルーがおきました。
みなさんありがとう！
185 ：名無しさん＠１周年：02/01/27 13:50 ID:j1BjykGO
UARTもボーレート固定、垂れ流し送受信でいいなら、案外簡単に自作できるよ。
これにALTERAならLPMのFIFOと組み合わせれば、なんとか形になるのでは？
これにALTERAならLPMのFIFOと組み合わせれば、なんとか形になるのでは？
186 ：Key：02/01/27 21:17 ID:nutFn0YS
>185
たしかに簡単にできるけど、コスト優先で考えるとこれが一筋縄では
いかない。LPMを使ったFIFOは内臓SRAMに割り付けるのと、ロジックセル
に割り当てる2種類がある。価格最低クラスだと10K10や10K30Eクラスに
なるが、これだと256x8のSRAM 3個か512x8SRAM 6個しか内蔵していないの
で、SRAM割り当てタイプだと数が不足する。ロジックセルに割り当てる
とFIFOのデータ収納部分だけでも256個のロジックセルを使用する。最低
クラスのFPGAでは結構な量をこれだけで占めてしまう。
この例の場合、時分割の設計を自分でやれば、16個のFIFOを1個の
256x8SRAMに割付可能なので最低クラスのFPGAでも構成可能になる。
これが20Kの最上位クラスだとSRAMが200個以上とか、ロジックセルが
数万個あるので、この程度の節約をする気にならないかも知れないが、
価格も2桁ぐらいは違ってくるので使える用途は限られるだろう。
たしかに簡単にできるけど、コスト優先で考えるとこれが一筋縄では
いかない。LPMを使ったFIFOは内臓SRAMに割り付けるのと、ロジックセル
に割り当てる2種類がある。価格最低クラスだと10K10や10K30Eクラスに
なるが、これだと256x8のSRAM 3個か512x8SRAM 6個しか内蔵していないの
で、SRAM割り当てタイプだと数が不足する。ロジックセルに割り当てる
とFIFOのデータ収納部分だけでも256個のロジックセルを使用する。最低
クラスのFPGAでは結構な量をこれだけで占めてしまう。
この例の場合、時分割の設計を自分でやれば、16個のFIFOを1個の
256x8SRAMに割付可能なので最低クラスのFPGAでも構成可能になる。
これが20Kの最上位クラスだとSRAMが200個以上とか、ロジックセルが
数万個あるので、この程度の節約をする気にならないかも知れないが、
価格も2桁ぐらいは違ってくるので使える用途は限られるだろう。
187 ：Key：02/01/28 00:14 ID:KEgvOuiR
>256個のロジックセルを使用
256x8 -> 2048個のロジックセルを使用するの間違い。
ちなみに、10K10は576個のロジックセル、10K30Eは
1728個のロジックセルを内蔵
256x8 -> 2048個のロジックセルを使用するの間違い。
ちなみに、10K10は576個のロジックセル、10K30Eは
1728個のロジックセルを内蔵
188 ：MAX3000A：02/01/28 00:37 ID:5zMFgivm
>>183
＞Readポインター16個、Writeポインター16個を時分割で使用すればOK。
＞SRAMがシングルポートなら32倍速、デュアルポートなら16倍速で使用する。
この辺、誰か教えてもらえませんか？
＞Readポインター16個、Writeポインター16個を時分割で使用すればOK。
＞SRAMがシングルポートなら32倍速、デュアルポートなら16倍速で使用する。
この辺、誰か教えてもらえませんか？
189 ： ：02/01/28 02:23 ID:vdd5vVl0
190 ： ブラクラ警報 ：02/01/28 03:33 ID:wXMO43Zd
↑ブラクラ。
192 ：Key：02/01/28 09:58 ID:VGLbD2zd
>188
>>Readポインター16個、Writeポインター16個を時分割で使用すればOK。
>>SRAMがシングルポートなら32倍速、デュアルポートなら16倍速で使用する。
FIFOの設計は結構面倒な部類に属するので、これだけの説明でどういうものを
設計したらいいかイメージがつかめないようならLPMを使った方が良いかも。
簡単に説明すると、FIFOの中身はシフトレジスタでデータが移動する方式と
RAMに対する書き込み位置と読み込み位置をポインターでアドレスを指定す
る2種類がある。RAM方式なら、初期化でWriteポインターとReadポインターは
同じ値にしておく、データを書き込むとWriteポインターはインクリメントし
次にデータを書き込み可能な空きアドレスを指定する、読み込み時はデータを
読み込んだ後Readポインターをインクリメントして次のアドレスを指定する。
あるところまで行くと、WriteポインターとReadポインターは最初のアドレス
に戻って、リングバッファを構成する形になる。この例なら、16バイトで最初
に戻る。
これに、FIFOが空か（WriteポインターとReadポインターの値を比べて判定す
る）一杯か、場合によっては半分かを示すフラグをつければFIFOになる。
RAMがデュアルポートならReadとWriteのアドレスおよびデータは独立した
ポートなので同時にアクセスできる、シングルポートなら書き込みサイクルと
読み込みサイクルを分けた時分割で設計する。
以上で１ｃｈ分のFIFOが構成できるので、さらにこれを時分割で１６個の
WriteポインターとReadポインターがRAMをアドレスするように設計し
（各ポインターはSRAMアドレスの下位4bitを指定、上位4bitはチャンネルを
指定する）、データもそのタイミングにあわせてRead・WriteをRAMに実行す
れば16ch分のFIFOが設計できる。
>>Readポインター16個、Writeポインター16個を時分割で使用すればOK。
>>SRAMがシングルポートなら32倍速、デュアルポートなら16倍速で使用する。
FIFOの設計は結構面倒な部類に属するので、これだけの説明でどういうものを
設計したらいいかイメージがつかめないようならLPMを使った方が良いかも。
簡単に説明すると、FIFOの中身はシフトレジスタでデータが移動する方式と
RAMに対する書き込み位置と読み込み位置をポインターでアドレスを指定す
る2種類がある。RAM方式なら、初期化でWriteポインターとReadポインターは
同じ値にしておく、データを書き込むとWriteポインターはインクリメントし
次にデータを書き込み可能な空きアドレスを指定する、読み込み時はデータを
読み込んだ後Readポインターをインクリメントして次のアドレスを指定する。
あるところまで行くと、WriteポインターとReadポインターは最初のアドレス
に戻って、リングバッファを構成する形になる。この例なら、16バイトで最初
に戻る。
これに、FIFOが空か（WriteポインターとReadポインターの値を比べて判定す
る）一杯か、場合によっては半分かを示すフラグをつければFIFOになる。
RAMがデュアルポートならReadとWriteのアドレスおよびデータは独立した
ポートなので同時にアクセスできる、シングルポートなら書き込みサイクルと
読み込みサイクルを分けた時分割で設計する。
以上で１ｃｈ分のFIFOが構成できるので、さらにこれを時分割で１６個の
WriteポインターとReadポインターがRAMをアドレスするように設計し
（各ポインターはSRAMアドレスの下位4bitを指定、上位4bitはチャンネルを
指定する）、データもそのタイミングにあわせてRead・WriteをRAMに実行す
れば16ch分のFIFOが設計できる。
193 ：学生：02/01/28 23:19 ID:wZdw7M1f
ＶＨＤＬを使うこととなり、これから勉強します。
参考書は何がよいのでしょうか？
基礎的なもの、実践的なもの別々でもかまいませんので
情報提供お願います。
参考書は何がよいのでしょうか？
基礎的なもの、実践的なもの別々でもかまいませんので
情報提供お願います。
194 ：名無しさん＠１周年：02/01/29 00:31 ID:uFJJ6q3V
ＶＨＤＬによるハードウェア設計入門 長谷川裕恭(著) ＣＱ出版 ISBN:4789832872
スタンダードな本だぞ。
業界誌少ないけど、DesignWaveマガジンは初心者から中級者向けで読みやすいぞ。
CQ出版社のweb覗いて見れ。そして頑張れ。
スタンダードな本だぞ。
業界誌少ないけど、DesignWaveマガジンは初心者から中級者向けで読みやすいぞ。
CQ出版社のweb覗いて見れ。そして頑張れ。
195 ：名無しさん＠１周年：02/01/29 00:33 ID:uFJJ6q3V
ほれ。
ttp://starmy.eei.metro-u.ac.jp/~sho/pub/sw_vhdl/sw_vhdl.html
ttp://www.seibu-kg.pref.hiroshima.jp/970714b1/index.htm
ttp://starmy.eei.metro-u.ac.jp/~sho/pub/sw_vhdl/sw_vhdl.html
ttp://www.seibu-kg.pref.hiroshima.jp/970714b1/index.htm
196 ：名無しさん＠１周年：02/01/29 01:20 ID:R6u9YSPK
>>195
うむ。ナイス！素晴らし！
それに引き替え、どう見ても>>193と>>194は
CQ屋信者の自作自演にしか見えん。就職進学シーズンを迎えての販売促進をくわだてている
容疑濃厚。
新人ならびに学生は、ひっかかるな。金が無駄になる。この板の過去ログ読め。
>>195のＨＰの方が内容新しいし、豊富だし、無料だ、しかも分からん所が
あってもここで質問できる。現役のプロが答える。言葉らんぼうだけど（藁
さあ、得なのはどっちだ
うむ。ナイス！素晴らし！
それに引き替え、どう見ても>>193と>>194は
CQ屋信者の自作自演にしか見えん。就職進学シーズンを迎えての販売促進をくわだてている
容疑濃厚。
新人ならびに学生は、ひっかかるな。金が無駄になる。この板の過去ログ読め。
>>195のＨＰの方が内容新しいし、豊富だし、無料だ、しかも分からん所が
あってもここで質問できる。現役のプロが答える。言葉らんぼうだけど（藁
さあ、得なのはどっちだ
197 ：Key：02/01/29 15:12 ID:kjR7xrwM
上の方でAHDLの方が好みと書いておいてなんだけど、
「ＶＨＤＬによるハードウェア設計入門」は実践的で良い本だと
思うよ。価格は今見たら\2,233、少し高いか？
DesignWaveマガジンは関係者（今度記事がのる）なので、論評を
差し控えておくけど、月によって記事のレベルのばらつきが多い
ような気がする。
「ＶＨＤＬによるハードウェア設計入門」は実践的で良い本だと
思うよ。価格は今見たら\2,233、少し高いか？
DesignWaveマガジンは関係者（今度記事がのる）なので、論評を
差し控えておくけど、月によって記事のレベルのばらつきが多い
ような気がする。
198 ：あさはかマン：02/01/29 16:04 ID:20HFVzd5
>>195の
上側URLには参考文献があげられています。
その本のうち、6番はツールの操作説明なのでそれ以外は
一通り目を通しておきたいところ。
#実は参考文献のリスト中に
#「VHDLによるハードウェア設計入門」が含まれている気が・・・・
あと、実際に回路を作る上での手引書なら
・コンピュータ・アーキテクチャ -- 設計・実現・評価の定量的アプローチ
日経BP社, ヘネシー / パターソン
も外せない、と言われています。いつかは読みたい・・・
上側URLには参考文献があげられています。
その本のうち、6番はツールの操作説明なのでそれ以外は
一通り目を通しておきたいところ。
#実は参考文献のリスト中に
#「VHDLによるハードウェア設計入門」が含まれている気が・・・・
あと、実際に回路を作る上での手引書なら
・コンピュータ・アーキテクチャ -- 設計・実現・評価の定量的アプローチ
日経BP社, ヘネシー / パターソン
も外せない、と言われています。いつかは読みたい・・・
199 ：名無しさん＠１周年：02/01/29 16:30 ID:9Z2o7poC
200 ：あさはかマン：02/01/29 16:52 ID:20HFVzd5
201 ：名無しさん＠１周年：02/01/30 00:18 ID:Pbq4rIzo
>>196
ｵﾚが>>194と>>195を書いたんだけど、誉められてけなされてる。
別にCQのマワシモノじゃないのに。なんだかなぁ。
ちなみに>>193は違うぞ。IDみてみそ。
最近はいろいろ出ているみたいだから詳しくは知らないけど、VHDLといったらあの本でしょ？
ちなみに２ｃｈに質問だせばいいやっていう安直な考えは止めたほうがいい。
気分がのらないと反応しないし、みんな仕事でたぶん忙しいし（ｗ
>>196は、ｵﾚのｵｽｽﾒ本をﾊﾞｶにしてまでwebトレーニング on 2chを奨励したんだから
絶対に答えてやれよ。
ｵﾚが>>194と>>195を書いたんだけど、誉められてけなされてる。
別にCQのマワシモノじゃないのに。なんだかなぁ。
ちなみに>>193は違うぞ。IDみてみそ。
最近はいろいろ出ているみたいだから詳しくは知らないけど、VHDLといったらあの本でしょ？
ちなみに２ｃｈに質問だせばいいやっていう安直な考えは止めたほうがいい。
気分がのらないと反応しないし、みんな仕事でたぶん忙しいし（ｗ
>>196は、ｵﾚのｵｽｽﾒ本をﾊﾞｶにしてまでwebトレーニング on 2chを奨励したんだから
絶対に答えてやれよ。
202 ：名無しさん＠１周年：02/01/30 00:27 ID:hm/dozyv
なんでえ。全部仕込みだと思って読んでたぞ。ところで「あの本」て？
203 ：194=195：02/01/30 00:55 ID:AJXCYtlP
>>197
DesignWaveに記事が載るのか。原稿料いくらっすか？（ｗ
ちなみに特集記事のことを言っているのではなく、HDL設計をするような学校や研究室なら
定期購読しているんじゃないかと思って。
VHDLは、ワンポイントアドバイス記事（数ページ程度だけど）が十数回に分けて
掲載されていたから、それを見てもらいたかったんだ。
# 話題が全然ALTERAとXILINXじゃないな
DesignWaveに記事が載るのか。原稿料いくらっすか？（ｗ
ちなみに特集記事のことを言っているのではなく、HDL設計をするような学校や研究室なら
定期購読しているんじゃないかと思って。
VHDLは、ワンポイントアドバイス記事（数ページ程度だけど）が十数回に分けて
掲載されていたから、それを見てもらいたかったんだ。
# 話題が全然ALTERAとXILINXじゃないな
204 ：194=195：02/01/30 00:57 ID:AJXCYtlP
>>202
だからCQ出版の本（ｗ
だからCQ出版の本（ｗ
205 ：名無しさん＠１周年：02/01/30 01:07 ID:1yuENCTa
>>201
CQ出版の本を紹介すると、本の内容とは関係無しに過剰反応する人が２ｃｈにはいるからね。
気にするだけ損でしょ。CQ叩きの人って批判するだけでフォローないし。
>>193
俺はVerilogしかわからないんで文法書の紹介はできないんだけど、
ここで紹介されてる文献を読むのと並行して、是非とも自分でソースを書きまくって論理合成して、
結果を検証してみて下され。自分で設計してみないとなかなか実力ってつかないから。
CQ出版の本を紹介すると、本の内容とは関係無しに過剰反応する人が２ｃｈにはいるからね。
気にするだけ損でしょ。CQ叩きの人って批判するだけでフォローないし。
>>193
俺はVerilogしかわからないんで文法書の紹介はできないんだけど、
ここで紹介されてる文献を読むのと並行して、是非とも自分でソースを書きまくって論理合成して、
結果を検証してみて下され。自分で設計してみないとなかなか実力ってつかないから。
206 ：Key：02/01/30 01:25 ID:2guvttZO
>203
うーん、先週CQ出版から原稿料の振込み先を教えて欲しいというのでメールし
たが、金額は知らされていない。知っていても、ちょっと公表は憚れるかな。
まあ、2ページほどなんでたいしたこと無い、つれあいがマイナーな雑誌に記事
を書いていた事があるが、１回３千円だった。
AL\TRA vs ZILINX だと、日本では長い事ALTERAの勢いが強かったけど、
最近ZILINXの方が売れてるね。個人的にはALTERA派なんで、機会があれば
Nios vs MicroBlazeの戦いに参加して、Niosの２，３倍早いCPUを作って
みたいかと・・。できあがったら、インターフェースあたりにでも発表したい
と思っているので、そのときはよろしく。
うーん、先週CQ出版から原稿料の振込み先を教えて欲しいというのでメールし
たが、金額は知らされていない。知っていても、ちょっと公表は憚れるかな。
まあ、2ページほどなんでたいしたこと無い、つれあいがマイナーな雑誌に記事
を書いていた事があるが、１回３千円だった。
AL\TRA vs ZILINX だと、日本では長い事ALTERAの勢いが強かったけど、
最近ZILINXの方が売れてるね。個人的にはALTERA派なんで、機会があれば
Nios vs MicroBlazeの戦いに参加して、Niosの２，３倍早いCPUを作って
みたいかと・・。できあがったら、インターフェースあたりにでも発表したい
と思っているので、そのときはよろしく。
207 ：194=195：02/01/30 01:37 ID:AJXCYtlP
208 ：名無しさん＠１周年：02/01/30 02:20 ID:YfS4caCs
おまえらって自分の息子に同じ職業をすすめる有機ありますか
209 ：名無しさん＠１周年：02/01/30 07:36 ID:y8D9dMMw
Niosが思っていたほどでない理由というのは、
内蔵メモリだけではほとんど何もできない、
何かやらせるには外付けのメモリが必要、
それでは中途半端なシステム・オン・チップになってしまう、
充分なメモリを積んだデバイスはまだ高い、
そんなもののために、わざわざ新しいアーキテクチャやツールの使い方を覚えたりしたくない、
ならば、フラッシュ内蔵の既存のワンチップＣＰＵで充分、
ということでＯＫ？
内蔵メモリだけではほとんど何もできない、
何かやらせるには外付けのメモリが必要、
それでは中途半端なシステム・オン・チップになってしまう、
充分なメモリを積んだデバイスはまだ高い、
そんなもののために、わざわざ新しいアーキテクチャやツールの使い方を覚えたりしたくない、
ならば、フラッシュ内蔵の既存のワンチップＣＰＵで充分、
ということでＯＫ？
210 ：Key：02/01/30 14:06 ID:FGpZfMyK
たった1個のICチップにCPUを詰め込んだマイクロプロセッサが
出現したとき、汎用機やミニコンをやっていたやつらはメモリ
が少ないとか、OSや仮想記憶がないとか、高級言語がないとか、
色々懐疑的だったが、家電に組み込んだり個人用のコンピュータ
といった用途が開発されて世間に広まった。
FPGA内蔵のソフトコアCPUというやつも、従来の外付けCPUと同
じ事をやらせようとすると、内蔵メモリの容量や速度に制約が多
いのであまり向いていない。では、どういう用途が向いているか
というと、まだ確立されていないが、IP同士のデータのやり取り
とか、簡単なシーケンサの代わりとが良いかな。
IP間のデータのやり取りを、ハードウエアで組むとFIFOが必要に
なったりして面倒だし、FPGA内部のリソースを結構消費してしま
う。あまり高速を要求されない処理なら、CPUでメモリを経由し
てデータのやり取りするとスマートに解決できそう。また、新規
に設計するモジュールも内部I/O側の設計が、同じCPUバスに接続
すればいいので簡単になる。
個人的にはハードコアCPUを内蔵したFPGAより、ソフトコアの
CPUに未来を感じている。
出現したとき、汎用機やミニコンをやっていたやつらはメモリ
が少ないとか、OSや仮想記憶がないとか、高級言語がないとか、
色々懐疑的だったが、家電に組み込んだり個人用のコンピュータ
といった用途が開発されて世間に広まった。
FPGA内蔵のソフトコアCPUというやつも、従来の外付けCPUと同
じ事をやらせようとすると、内蔵メモリの容量や速度に制約が多
いのであまり向いていない。では、どういう用途が向いているか
というと、まだ確立されていないが、IP同士のデータのやり取り
とか、簡単なシーケンサの代わりとが良いかな。
IP間のデータのやり取りを、ハードウエアで組むとFIFOが必要に
なったりして面倒だし、FPGA内部のリソースを結構消費してしま
う。あまり高速を要求されない処理なら、CPUでメモリを経由し
てデータのやり取りするとスマートに解決できそう。また、新規
に設計するモジュールも内部I/O側の設計が、同じCPUバスに接続
すればいいので簡単になる。
個人的にはハードコアCPUを内蔵したFPGAより、ソフトコアの
CPUに未来を感じている。
>>196
> 現役のプロが答える。
プロっつーても玉石混合だからねぇ。プロ＝高技術力と思ったら大間違い（藁
まー大体の傾向として､やたら精神論を持ち出して初心者を突き放す奴とか､
モッタイぶって具体的な説明をしない奴は､技術力は大したことない場合が多し。
>>206
10K/page。Tr技やI/Fも同じ。記事書くなんて､金儲けのつもりでやることじゃあないね。
>>210
同感。
> 現役のプロが答える。
プロっつーても玉石混合だからねぇ。プロ＝高技術力と思ったら大間違い（藁
まー大体の傾向として､やたら精神論を持ち出して初心者を突き放す奴とか､
モッタイぶって具体的な説明をしない奴は､技術力は大したことない場合が多し。
>>206
10K/page。Tr技やI/Fも同じ。記事書くなんて､金儲けのつもりでやることじゃあないね。
>>210
同感。
>>209
アルテラ代理店のサポートが糞
ドキュメントが中途半端、嘘もある。(アルテラのチェックが甘い)
ペリフェラルを操作するためのサンプルが少ない
ちょっと修正するだけなのに、論理合成、フィッティングに時間がかかる。
細かいところだけど、
・RTOSを使うときはパフォーマンスが落ちる。
レジスタとスタックがごっちゃになったアーキテクチュアのため
・FPGAの外のデバイスをつなげるときDMAできない。
バスを解放できない、外部からの信号でちょうどよく停止させること
が難しい
自分はそんなところ
アルテラ代理店のサポートが糞
ドキュメントが中途半端、嘘もある。(アルテラのチェックが甘い)
ペリフェラルを操作するためのサンプルが少ない
ちょっと修正するだけなのに、論理合成、フィッティングに時間がかかる。
細かいところだけど、
・RTOSを使うときはパフォーマンスが落ちる。
レジスタとスタックがごっちゃになったアーキテクチュアのため
・FPGAの外のデバイスをつなげるときDMAできない。
バスを解放できない、外部からの信号でちょうどよく停止させること
が難しい
自分はそんなところ
214 ：名無しさん＠１周年：02/02/02 10:16 ID:7AaVVcXI
Xilinx の ISE の WebPACK と Foundation の違いってどの辺よ
215 ：名無しさん＠１周年：02/02/02 19:21 ID:LqqFawdr
＞個人的にはハードコアCPUを内蔵したFPGAより、ソフトコアの
＞CPUに未来を感じている。
私としては、1チップマイコンに少しのゲートを追加したタイプが
家電などの遅い処理系にはメジャーになるかと思う。
厳密なタイミング部だけにRTLを使うイメージ。
組み込みソフト屋のほうが未来が明るそうで鬱だよ。
＞CPUに未来を感じている。
私としては、1チップマイコンに少しのゲートを追加したタイプが
家電などの遅い処理系にはメジャーになるかと思う。
厳密なタイミング部だけにRTLを使うイメージ。
組み込みソフト屋のほうが未来が明るそうで鬱だよ。
216 ：名無しさん＠１周年：02/02/02 21:47 ID:+36yKmxA
激しくスレ違いな質問ですみません。
組み込みソフト屋さんて、SEやPGとは別の職業なんでしょうか。
組み込み系もやるし、情報システムなんかもやるってこともある
んでしょうか。
組み込みソフト屋さんて、SEやPGとは別の職業なんでしょうか。
組み込み系もやるし、情報システムなんかもやるってこともある
んでしょうか。
217 ：名無しさん＠１周年：02/02/02 22:32 ID:SWQo2Yo6
PGとは違うんじゃない？アプリっぽいことやってそうなイメージがある。
SEってシステムエンジニア？
サービス・シニア・セールスえんじにあといろいろある。
ミドルウェアというかファームというか、ソフトウェア寄りのシステム屋が
この先幅を利かしてくる時代だな、きっと。
SEってシステムエンジニア？
サービス・シニア・セールスえんじにあといろいろある。
ミドルウェアというかファームというか、ソフトウェア寄りのシステム屋が
この先幅を利かしてくる時代だな、きっと。
…なるほど。こりゃもうエレクトロニクスでは無くなってる。納得した。
社会常識も欠如した職能人種だのがよく見えた。
219 ：名無しさん＠１周年：02/02/03 02:08 ID:4EiNAP6m
220 ：名無しさん＠１周年：02/02/03 10:27 ID:1oCJLWta
>>217
レスありがとうございます。
SEはシステムエンジニアの意味で書きました。
組み込みソフト屋さんというのは、ハードに近いところ
で仕事ができるというイメージがあったのですが、実際
のところはどうなんでしょうか。
SEさんがやるような、企業のシステム作りみたいな、
ハードウェアから離れた仕事もするのでしょうか。
質問ばかりすみません。
レスありがとうございます。
SEはシステムエンジニアの意味で書きました。
組み込みソフト屋さんというのは、ハードに近いところ
で仕事ができるというイメージがあったのですが、実際
のところはどうなんでしょうか。
SEさんがやるような、企業のシステム作りみたいな、
ハードウェアから離れた仕事もするのでしょうか。
質問ばかりすみません。
ちょっとどうでもいいことを聞いてみるんですけど、
AlteraACEX(EP1K100あたり)でClockLock（PLLで位相をシフトして、
スキューなりを補正する機能）が使えないって本当なのですか？
いや、データシートにはしっかり使えると書いてあって使ってみたんですが、
どうもFmaxやIOタイミングの値にあまり影響が無いように見えたんで、
代理店の人に聞いたら、
「実は使えないんですよ。」
とか言うもんだから、大人気なく怒鳴ったんですよ。ほんと、恥ずかしいの
ですが。
プレリミナリだろうと何だろうと、データシートにあんなに堂々と書いてある
仕様が、実は使えないってのはにわかに信じられなくって。
＃IOレジスタが入出力/OEのうちひとつしか使えないとか、真の双方向
＃メモリは実現できないとかってのは、できそうなこと書いてあっても
＃できるとはちゃんと書いてないので、グレーゾーンなんだろうと思い
＃ますけど
EP1Kなんて中途半端な石を使う人も少ないだろうと思うんですけど
実際そんなこと聞いたことある人います？
AlteraACEX(EP1K100あたり)でClockLock（PLLで位相をシフトして、
スキューなりを補正する機能）が使えないって本当なのですか？
いや、データシートにはしっかり使えると書いてあって使ってみたんですが、
どうもFmaxやIOタイミングの値にあまり影響が無いように見えたんで、
代理店の人に聞いたら、
「実は使えないんですよ。」
とか言うもんだから、大人気なく怒鳴ったんですよ。ほんと、恥ずかしいの
ですが。
プレリミナリだろうと何だろうと、データシートにあんなに堂々と書いてある
仕様が、実は使えないってのはにわかに信じられなくって。
＃IOレジスタが入出力/OEのうちひとつしか使えないとか、真の双方向
＃メモリは実現できないとかってのは、できそうなこと書いてあっても
＃できるとはちゃんと書いてないので、グレーゾーンなんだろうと思い
＃ますけど
EP1Kなんて中途半端な石を使う人も少ないだろうと思うんですけど
実際そんなこと聞いたことある人います？
ごめん、それ初耳だね。
月曜日にでも情報集めてみる。
> EP1Kなんて中途半端な石を使う人も少ないだろうと思うんですけど
こっちに同意しつつ、他のファミリーにも影響ある可能性も
あるしね。
月曜日にでも情報集めてみる。
> EP1Kなんて中途半端な石を使う人も少ないだろうと思うんですけど
こっちに同意しつつ、他のファミリーにも影響ある可能性も
あるしね。
っていうか、アル○ラの代理店、情報隠しすぎ。
逝ってよし。
逝ってよし。
EPC16エラッタでてるよ。
ttp://www.altera.com/literature/ds/enhanced_config.pdf
ttp://www.altera.com/literature/ds/enhanced_config.pdf
225 ：名無しさん＠１周年：02/02/03 17:20 ID:XpDy23me
実際、エラッタが出てるやつ使うこともある。（エラッタ出てるだけでもありがたいけど）
こっちは仕方無いから諦めだけど。
漏れの担当の技術屋はまぁまぁだけど、営業がﾍﾎﾞい。
こっちは仕方無いから諦めだけど。
漏れの担当の技術屋はまぁまぁだけど、営業がﾍﾎﾞい。
>>214
ここ見とけ。
ttp://www.xilinx.co.jp/publications/matrix/software_color.pdf
つーか、代理店に聞いた方が早いぞ。
いろいろ、会社名とか部署とか聞かれるのでちょっとうざいがな。
ここ見とけ。
ttp://www.xilinx.co.jp/publications/matrix/software_color.pdf
つーか、代理店に聞いた方が早いぞ。
いろいろ、会社名とか部署とか聞かれるのでちょっとうざいがな。
227 ：某YF：02/02/03 17:59 ID:s3czeRXB
>>223
この前は、某「パ」の方だったんですよ。
で、その人が言うには、アルテラが
「そういうのに対処するのが代理店だ」
って言われるんで、われわれも努力しているんですよ
とかなんとか。妙にかわいそうになってしまいました。
怒鳴ったのは大人気なかった。でもアルテラはもう
信用しないぞ。
この前は、某「パ」の方だったんですよ。
で、その人が言うには、アルテラが
「そういうのに対処するのが代理店だ」
って言われるんで、われわれも努力しているんですよ
とかなんとか。妙にかわいそうになってしまいました。
怒鳴ったのは大人気なかった。でもアルテラはもう
信用しないぞ。
228 ：マクニク：02/02/03 19:23 ID:hC1S+SVC
スレ違いですいませんが、先日AMDのFab.14閉鎖対応の一つで古いMach使った
基板のリメイクを考えていたんですが、LatticeのタダツールのVHDL使うと、
今までAbel-HDLで書いていたステートマシンがRTLサイズ2倍になるのね。
こんなにLatticeのVHDLは鈍なんでしょうか？それとも何か最適化のツール使わんと
だめなんでしょか？
何か、オブジェクト効率の悪いという初期のアセンブラと高級言語の議論みたいで憂鬱
なんですが。
階層化して設計の見通し良くするったって、一番下の階層がこれじゃね。CPLDだとサイズ制約は
死活問題ですから。
別の話ですが、71054、8254の無料IPってどこかにないですかね？
この古い基板には8個も載ってて、いつディスコンになるか怯える毎日なんですが。
基板のリメイクを考えていたんですが、LatticeのタダツールのVHDL使うと、
今までAbel-HDLで書いていたステートマシンがRTLサイズ2倍になるのね。
こんなにLatticeのVHDLは鈍なんでしょうか？それとも何か最適化のツール使わんと
だめなんでしょか？
何か、オブジェクト効率の悪いという初期のアセンブラと高級言語の議論みたいで憂鬱
なんですが。
階層化して設計の見通し良くするったって、一番下の階層がこれじゃね。CPLDだとサイズ制約は
死活問題ですから。
別の話ですが、71054、8254の無料IPってどこかにないですかね？
この古い基板には8個も載ってて、いつディスコンになるか怯える毎日なんですが。
>>227
もっとどなれ！全然問題ないぞ。
社内調査の結果。
ACEXの件については全然わからず。
APEXの400のPLLにはバグがあるらしい
(400限定)という情報だけつかんだ。
役に立たずｽﾏｿ
もっとどなれ！全然問題ないぞ。
社内調査の結果。
ACEXの件については全然わからず。
APEXの400のPLLにはバグがあるらしい
(400限定)という情報だけつかんだ。
役に立たずｽﾏｿ
230 ：某FY：02/02/04 19:27 ID:h3sUncKc
>>229
わざわざありがとうございます。
やっぱり、ACEXはマイナーですよね。
結構バグってあるもんですね。でも、仕様変更やエラッタって、何気に隠されているような気がして、むかつきますよ。
明日、サポートの人くるので、小一時間(略)します。
#QuatusIIを、Wim98なんかで動かすような馬鹿はやめましょう。
#リソースなくなってふっとびます。
わざわざありがとうございます。
やっぱり、ACEXはマイナーですよね。
結構バグってあるもんですね。でも、仕様変更やエラッタって、何気に隠されているような気がして、むかつきますよ。
明日、サポートの人くるので、小一時間(略)します。
#QuatusIIを、Wim98なんかで動かすような馬鹿はやめましょう。
#リソースなくなってふっとびます。
231 ：名無しさん＠１周年：02/02/04 21:03 ID:uwTa3A6N
232 ：某F：02/02/04 22:34 ID:517/8ZJu
>>231
ALTERAを信じるならば、次のバージョンを待つという手もあるらしいです。DMA対応だそうです。
まぁ、｢信じるならば｣ですけど。ずいぶん前から対応予定のままですので。
でも代理店の人が、もうすぐ出る次バージョンのロードマップやら仕様を見せてくれました。そこには、確かに書いてありました。
ALTERAを信じるならば、次のバージョンを待つという手もあるらしいです。DMA対応だそうです。
まぁ、｢信じるならば｣ですけど。ずいぶん前から対応予定のままですので。
でも代理店の人が、もうすぐ出る次バージョンのロードマップやら仕様を見せてくれました。そこには、確かに書いてありました。
233 ：名無しさん＠１周年：02/02/05 01:05 ID:kZ9McDy7
>>232
Nios Ver.2のこと？
Nios Ver.2のこと？
234 ：某YF：02/02/05 01:11 ID:U9chsXNi
>>233
そんなこといってましたよ。
そんなこといってましたよ。
235 ：名無しさん＠１周年：02/02/05 01:14 ID:0fqLlMNx
>>227
＞怒鳴ったのは大人気なかった。でもアルテラはもう
＞信用しないぞ。
んなの，AだろうがXだろうが同じだよ．代理店のサポートなんて，所詮現場から遠く離れた
売り込みに特化しているような技術だもん．フィッティングだけは(!)得意みたいだけれど
ね，そんなのは部下なりバイトにやらせたほうがよっぽどいいよ．
おれは納期管理だけに専念するだけさ．
でも，メーカのエンジニアはさすがにすごいよ．そうそうアホは居ないね．
メーカの技術とDISTYとが余りにもかけ離れていると感じるんだよね．．．
＞怒鳴ったのは大人気なかった。でもアルテラはもう
＞信用しないぞ。
んなの，AだろうがXだろうが同じだよ．代理店のサポートなんて，所詮現場から遠く離れた
売り込みに特化しているような技術だもん．フィッティングだけは(!)得意みたいだけれど
ね，そんなのは部下なりバイトにやらせたほうがよっぽどいいよ．
おれは納期管理だけに専念するだけさ．
でも，メーカのエンジニアはさすがにすごいよ．そうそうアホは居ないね．
メーカの技術とDISTYとが余りにもかけ離れていると感じるんだよね．．．
>>231
それがすごく作りにくいんだ。いや、マジで。
Ver2で云々というアナウンスがあったことは、
それだけ要望があったのだと思う。
つーか、CPUのマニュアルにタイミングチャートが
いっさいないのが非常につらい。
それがすごく作りにくいんだ。いや、マジで。
Ver2で云々というアナウンスがあったことは、
それだけ要望があったのだと思う。
つーか、CPUのマニュアルにタイミングチャートが
いっさいないのが非常につらい。
237 ：名無しさん＠１周年：02/02/06 15:35 ID:60LZC/uG
238 ：名無しさん＠１周年：02/02/06 21:19 ID:sTLzc/Ne
239 ：名無しさん＠１周年：02/02/07 01:02 ID:aUHE1P8O
いやー、DesignWaveマガジンの2月号に、MicroBlazeで時計を作った
例が載っているので、組み込んで動作可能ということまでは知って
いたんだけれど.... ほんとに125MHzで動作するのかとか、使い
づらい点があったら知りたいなとか、実際に使った人の意見が聞け
ると嬉しいな。一応、実用的な意味で使い物になるようなら、
ソフトIP組み込みCPUの第1号として、採用する事も考えている。
今の所、つかったらどうなるかの感触をつかめているのが、Niosしか
ないので、もしかしたらそっちに行ってしまうかも知れないが。
例が載っているので、組み込んで動作可能ということまでは知って
いたんだけれど.... ほんとに125MHzで動作するのかとか、使い
づらい点があったら知りたいなとか、実際に使った人の意見が聞け
ると嬉しいな。一応、実用的な意味で使い物になるようなら、
ソフトIP組み込みCPUの第1号として、採用する事も考えている。
今の所、つかったらどうなるかの感触をつかめているのが、Niosしか
ないので、もしかしたらそっちに行ってしまうかも知れないが。
240 ：名無しさん＠１周年：02/02/07 01:17 ID:VZMf2V2O
Nios使うなら、今のところACEX1K＋Nios16の組み合わせで、
Ｈ８クラスのＣＰＵの置き換え程度というのが、
コスト・パフォーマンス的にベストじゃないかと思うんだけど、
どうでしょうか？
（APEXだとデバイスが高いし）
Ｈ８クラスのＣＰＵの置き換え程度というのが、
コスト・パフォーマンス的にベストじゃないかと思うんだけど、
どうでしょうか？
（APEXだとデバイスが高いし）
241 ：ななしさん：02/02/07 10:01 ID:+rVaN1ks
Niosって開発キット買わなくてもロイヤリティフリーで使えるものなんですか？
242 ：Key：02/02/07 10:44 ID:Mrqi5gg7
>241
Nios、製品に使う分にはタダと書いてあるが、
http://www.altera.com/support/licensing/lic-index.html
開発キット買わなければ、開発できないだろう？
Nios、製品に使う分にはタダと書いてあるが、
http://www.altera.com/support/licensing/lic-index.html
開発キット買わなければ、開発できないだろう？
243 ：セミプロ：02/02/07 21:17 ID:3bNnP2Vc
近々、アルテラから期待の新デバイスが発表されるぞ！
>>243
アルテラのデバイス、発表から実際に使えるようになるまでの時間長すぎ！
アルテラのデバイス、発表から実際に使えるようになるまでの時間長すぎ！
245 ：某YF：02/02/08 00:15 ID:3ysPbcqR
ACEX1KとClockLOCKの全然関係ないその後。
Max+PlusIIで、EP1K100でClockLock使ったデザイン、
とりあえずはなんとなく動いてた。
勧められるままにQuartusIIにデザインを移すと、動かず。
ClockLOCKをはずすとちょっと動作する。
タイミングシミュレーションしたわけでないが、タイミング
解析で問題ないはずだったので、何気にツールの問題
よりも、デザインのバグな様な気がして鬱。
週明けに泣きを入れてみることに。
Max+PlusIIで、EP1K100でClockLock使ったデザイン、
とりあえずはなんとなく動いてた。
勧められるままにQuartusIIにデザインを移すと、動かず。
ClockLOCKをはずすとちょっと動作する。
タイミングシミュレーションしたわけでないが、タイミング
解析で問題ないはずだったので、何気にツールの問題
よりも、デザインのバグな様な気がして鬱。
週明けに泣きを入れてみることに。
246 ：名無しさん＠１周年：02/02/08 00:30 ID:yXSTHgEe
247 ：名無しさん＠１周年：02/02/08 00:37 ID:DSsCOITb
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249 ：名無しさん＠１周年：02/02/08 22:58 ID:7vKrDPOa
>>246
特に何の発表もなかったね。
特に何の発表もなかったね。
250 ：名無しさん＠一周年：02/02/09 05:54 ID:OUITeeYx
教えて房ですみません。
FPGAっていうのはCPUをソフト的に設計することが
できるんですか？インテルやモトローラの作っている
CPUは作ってしまったら内部の動作なんてもちろん
代えることはできませんが、FPGAのものであれば、
何度でもその動作を作り変えることができる、そういう
ことなんでしょうか？
あと、
何らかの形でCPUの動作を定義するわけですが、
そのときに使われる言語が*HDLということなんで
しょうか？
誰か教えてください。お願いします。
FPGAっていうのはCPUをソフト的に設計することが
できるんですか？インテルやモトローラの作っている
CPUは作ってしまったら内部の動作なんてもちろん
代えることはできませんが、FPGAのものであれば、
何度でもその動作を作り変えることができる、そういう
ことなんでしょうか？
あと、
何らかの形でCPUの動作を定義するわけですが、
そのときに使われる言語が*HDLということなんで
しょうか？
誰か教えてください。お願いします。
251 ：名無しさん＠１周年：02/02/09 07:17 ID:wdIN0mLl
>>249
プレス向けの発表だから，おれたちユーザに回ってくるのはまだ先だよ
プレス向けの発表だから，おれたちユーザに回ってくるのはまだ先だよ
>>253
そう、それが大きいよ。CPU作ったって、開発ツールがないと意味なし。
昔、会社でたくさんカスタムCPU作ってたときは、謎のsedやawkが走る
自社作成糞アセンブラでソフト作らされていてたいへんだった・・・
デバッガすらなかったし。全部、デバッグはロジアナでトレースしてやって
たよ・・・。
その悪夢があるからなー
いまは86互換やSHを使っているので、天国（ｗ
そう、それが大きいよ。CPU作ったって、開発ツールがないと意味なし。
昔、会社でたくさんカスタムCPU作ってたときは、謎のsedやawkが走る
自社作成糞アセンブラでソフト作らされていてたいへんだった・・・
デバッガすらなかったし。全部、デバッグはロジアナでトレースしてやって
たよ・・・。
その悪夢があるからなー
いまは86互換やSHを使っているので、天国（ｗ
255 ：名無しさん＠１周年：02/02/09 12:04 ID:OUITeeYx
>>253-254
ありがとうございます。
なぜかFPGAという言葉が昨日から気になって眠れなかったので
質問させていただきました。
別板で拾ったリンクですが、一応張らせていただきます。
http://web.yl.is.s.u-tokyo.ac.jp/~sumii/tsugcc/tsugcc.htm
ありがとうございます。
なぜかFPGAという言葉が昨日から気になって眠れなかったので
質問させていただきました。
別板で拾ったリンクですが、一応張らせていただきます。
http://web.yl.is.s.u-tokyo.ac.jp/~sumii/tsugcc/tsugcc.htm
上のURL、最後を"html"にして下さい。ｼｸｼﾞﾘﾏｼﾀ
257 ：名無しさん＠１周年：02/02/09 20:11 ID:EFpRdhrO
何かMercuryとかハイエンドなのじゃなくて、
FlexとかAcexクラスを何とかするとか、値下げするとか・・・
FlexとかAcexクラスを何とかするとか、値下げするとか・・・
258 ：名無しさん＠１周年：02/02/09 21:15 ID:+uUD7Fz7
今度、ALTERAのFPGAを使ってみようかとおもってるんだけど、エレメント・ロジックという
サイズがよくわからん。
他は知らんが、漏れは最近ゲートアレイでの開発しなくなって、ほとんどグリッドで大きさを表してるけど、
世間的にはゲートで表現するんだよなぁ。
もうグリッドとゲートの換算もよーわからんっていうのに、更にエレメントロジックなんて
ちんぷんかんぷんじゃー
みんなは、どうしてるんだ？
サイズがよくわからん。
他は知らんが、漏れは最近ゲートアレイでの開発しなくなって、ほとんどグリッドで大きさを表してるけど、
世間的にはゲートで表現するんだよなぁ。
もうグリッドとゲートの換算もよーわからんっていうのに、更にエレメントロジックなんて
ちんぷんかんぷんじゃー
みんなは、どうしてるんだ？
259 ：Key：02/02/10 04:16 ID:bLY0NfpN
エレメント・ロジックって精霊を使った論理・・・じゃなくて、
LE=ロジックエレメントのことなんですけど。
ALTERA 10Kなどの基本セルはロジックエレメント、DFF1個と任意の4入力
関数を実装できるSRAM、及びキャリーなどから構成されている。全機能同時に
使えば15ゲートくらい、通常で10から5ゲート相当くらいの感覚かな。
回路に必要なロジックエレメント数の推定は、まず基本的に同期回路の
DFF数を見積もる。8bitのレジスタなら8個のLEが必要だ。次に各DFFの
入力を生成するのに何本の信号をデコードしないといけないか計算する。
4入力以下なら、1個のロジックエレメントで1bit分構成できる。カウンタ
や加算回路の場合はLPMを使えば、専用キャリーを使えるので、1bitに付き
1個のロジックセルで構成できる。16bitのカウンタなら16個のロジックセル
が必要だ。ランダムロジックの場合は、1本の出力につき何個の入力を
デコードしなければいけないか、数を数える。例えば、10bitのANDが必要なら
入力信号は10本だ。これを４で割って、とりあえず全信号の入力に必要な
ロジックセルを計算する、10入力を４で割って２．５、3個のロジックセルが
必要だ、3個のロジックセルだとまだ3出力なので、これをまた4で割って
2段目のロジックセルの必要数を計算する。3/4で０．７５、もう1個必要だ
つまり10入力のANDなら初段で3個、2段目で1個のロジックセルが必要で計
4個が必要になる。複数の出力が必要な場合、コンパイラが勝手に中間項を
共用したりするので、ここで計算したやり方より数が減るが、基本は同じく
入力信号を4で割っていけば、必要なロジックセル数は計算できる。また、
場合によってはキャリーチェインやカスケードチェインが使えるので、単純に
入力信号数から計算したロジックエレメント数より少ない数で実装できる。
LE=ロジックエレメントのことなんですけど。
ALTERA 10Kなどの基本セルはロジックエレメント、DFF1個と任意の4入力
関数を実装できるSRAM、及びキャリーなどから構成されている。全機能同時に
使えば15ゲートくらい、通常で10から5ゲート相当くらいの感覚かな。
回路に必要なロジックエレメント数の推定は、まず基本的に同期回路の
DFF数を見積もる。8bitのレジスタなら8個のLEが必要だ。次に各DFFの
入力を生成するのに何本の信号をデコードしないといけないか計算する。
4入力以下なら、1個のロジックエレメントで1bit分構成できる。カウンタ
や加算回路の場合はLPMを使えば、専用キャリーを使えるので、1bitに付き
1個のロジックセルで構成できる。16bitのカウンタなら16個のロジックセル
が必要だ。ランダムロジックの場合は、1本の出力につき何個の入力を
デコードしなければいけないか、数を数える。例えば、10bitのANDが必要なら
入力信号は10本だ。これを４で割って、とりあえず全信号の入力に必要な
ロジックセルを計算する、10入力を４で割って２．５、3個のロジックセルが
必要だ、3個のロジックセルだとまだ3出力なので、これをまた4で割って
2段目のロジックセルの必要数を計算する。3/4で０．７５、もう1個必要だ
つまり10入力のANDなら初段で3個、2段目で1個のロジックセルが必要で計
4個が必要になる。複数の出力が必要な場合、コンパイラが勝手に中間項を
共用したりするので、ここで計算したやり方より数が減るが、基本は同じく
入力信号を4で割っていけば、必要なロジックセル数は計算できる。また、
場合によってはキャリーチェインやカスケードチェインが使えるので、単純に
入力信号数から計算したロジックエレメント数より少ない数で実装できる。
ＥＬＥＭＥＮＴＡＲＹ ＬＯＧＩＣ 幼稚なロジック
♪ 幼～稚な・ロジックさん～
みんな～が笑ってる～
ブ～ルさんも笑ってる～ ♪
.
261 ：名無しさん＠１周年：02/02/10 13:02 ID:lncK5gfD
ALTERAのデバイスで、内蔵のメモリを、ＬＰＭを使わないで、
ＨＤＬから使うには、どうしたらよいのでしょうか？
ＨＤＬから使うには、どうしたらよいのでしょうか？
262 ：名無しさん＠１周年：02/02/10 15:15 ID:eElqTBIb
263 ：名無しさん＠１周年：02/02/10 15:51 ID:lMSzVR3N
EABとLPMってどう違うんだっけ？
LPM: "library" of parametarized modules
EAB: Embedded Array Block (RAM Block, 内蔵のメモリ)
http://isweb25.infoseek.co.jp/computer/syassy/lpm.htm
とか。
EAB: Embedded Array Block (RAM Block, 内蔵のメモリ)
http://isweb25.infoseek.co.jp/computer/syassy/lpm.htm
とか。
265 ：Key：02/02/11 23:12 ID:vF3MK4z8
>>243
これのことかな？
http://www.altera.com/japan/corporate/press_box/pressrel/nr-stratix_j.html
アルテラ、業界最高速PLD製品 Stratix™デバイス・ファミリを発表
例によってALTERAはPLDと称するけど、XILIXのFPGAよりでかい（今の所は）。
これのことかな？
http://www.altera.com/japan/corporate/press_box/pressrel/nr-stratix_j.html
アルテラ、業界最高速PLD製品 Stratix™デバイス・ファミリを発表
例によってALTERAはPLDと称するけど、XILIXのFPGAよりでかい（今の所は）。
267 ：名無しさん＠１周年：02/02/12 16:43 ID:UedflhTQ
>>265
これのことかな？
そそ．ストラティックス．
内容がかなり刺激的なんで，楽しみ．
でも，安くしてくれへんかな．大手の名前で見積もり取ると安くしてくれるらしいが
準大手だとその３倍ぐらい．これって，或る手等の指示なのかな．
これのことかな？
そそ．ストラティックス．
内容がかなり刺激的なんで，楽しみ．
でも，安くしてくれへんかな．大手の名前で見積もり取ると安くしてくれるらしいが
準大手だとその３倍ぐらい．これって，或る手等の指示なのかな．
268 ：名無しさん＠１周年：02/02/12 18:32 ID:gvXrZQbB
まじで、そんなに見積もりに差をつけてるの！？
>>268
一次代理店でも3倍くらいあるよ
一次代理店でも3倍くらいあるよ
270 ：名無しさん＠１周年：02/02/12 23:31 ID:VBLkeDjx
>>268
金額書くとまずいだろうけれど，○通の子会社のうちでは，APEXもVTX2も親会社の５倍
で買ってます．それもMPQ対応.
購買からMACHで競合して価格だせ！っていわれるけれど，MACHが競合できるゲート規模
なんてもんじゃぁないよ
金額書くとまずいだろうけれど，○通の子会社のうちでは，APEXもVTX2も親会社の５倍
で買ってます．それもMPQ対応.
購買からMACHで競合して価格だせ！っていわれるけれど，MACHが競合できるゲート規模
なんてもんじゃぁないよ
271 ：名無しさん＠１周年：02/02/13 01:17 ID:NzLOUP3N
272 ：名無しさん＠１周年：02/02/13 17:47 ID:MDkkgpBB
FPGAにはＳＲＡＭベースのとフラッシュROMベースのがあるけど、
フラッシュROMべーすのはやっぱり書き換え回数に制限があるのですか？
フラッシュROMべーすのはやっぱり書き換え回数に制限があるのですか？
273 ：名無しさん＠１周年：02/02/13 18:55 ID:eIreivYA
>>273
素のリアクションに笑った。
素のリアクションに笑った。
275 ：CPLD大好き：02/02/13 23:16 ID:+st2eU/S
>>275
マクロセル換算っていうのは懐かしい響きになりつつありますね．一度，某L社の
代理店が，弊社の人間が設計したFLEX10K30Eの設計を複数のCPLDに入れ込んで
納品してもらったのを見ました．価格は安くなるのですが（絶対赤字ですよ）上司
から「そんなムダに電気と基盤面積を食わすな！」といわれて，やっぱりFLEXにした
そうです．（たしか５５１２ｘ４個だと聞きました）マクロセル数で比較するのが
無意味なんですよね．（FLEX10K30Eで1800M/Cありますから）
でも，MACH4は本当に良いCPLDですね．消費電力も低いし，以前L社に勤めていた技術
の方（買収されたV社の人）のセミナで，CPLD内部のブートシーケンスと電力比較を
XC95とMAX7Kとの比較表を持ってきて説明されていましたが，とても参考になりました．
３年ほど前ですが，消費電力が１桁小さかったのを記憶しています．
みなさんはCPLDはなにを採用されているのでしょうか．
最近，FPGAのブートアップ回路がらみで正常にFPGAをブートさせるためにCPLDで
保護したりするのが常識化していると代理店の技術の方に聞いており，パワーオン
シーケンスの回路にMAX3Kを使うように薦められています
マクロセル換算っていうのは懐かしい響きになりつつありますね．一度，某L社の
代理店が，弊社の人間が設計したFLEX10K30Eの設計を複数のCPLDに入れ込んで
納品してもらったのを見ました．価格は安くなるのですが（絶対赤字ですよ）上司
から「そんなムダに電気と基盤面積を食わすな！」といわれて，やっぱりFLEXにした
そうです．（たしか５５１２ｘ４個だと聞きました）マクロセル数で比較するのが
無意味なんですよね．（FLEX10K30Eで1800M/Cありますから）
でも，MACH4は本当に良いCPLDですね．消費電力も低いし，以前L社に勤めていた技術
の方（買収されたV社の人）のセミナで，CPLD内部のブートシーケンスと電力比較を
XC95とMAX7Kとの比較表を持ってきて説明されていましたが，とても参考になりました．
３年ほど前ですが，消費電力が１桁小さかったのを記憶しています．
みなさんはCPLDはなにを採用されているのでしょうか．
最近，FPGAのブートアップ回路がらみで正常にFPGAをブートさせるためにCPLDで
保護したりするのが常識化していると代理店の技術の方に聞いており，パワーオン
シーケンスの回路にMAX3Kを使うように薦められています
>>276
可能であればMA7Kとｸｰﾙﾗﾝﾅｰのピンコンパチ品
外付けのROMが必要ないことと、AとXの両方に
対応できるため、そのまま別の基板に持っていけるから。
一つのPCにOEM板レオナルドのAとXを両方入れると
上手く動かなかったりするので、一つのPCにはどちらかの
開発環境しか入れません。
そうなると一つの基板では、AなりXなりで統一したい
という希望があります。
上手く伝わって無かったらｽﾏｿ
可能であればMA7Kとｸｰﾙﾗﾝﾅｰのピンコンパチ品
外付けのROMが必要ないことと、AとXの両方に
対応できるため、そのまま別の基板に持っていけるから。
一つのPCにOEM板レオナルドのAとXを両方入れると
上手く動かなかったりするので、一つのPCにはどちらかの
開発環境しか入れません。
そうなると一つの基板では、AなりXなりで統一したい
という希望があります。
上手く伝わって無かったらｽﾏｿ
278 ：名無しさん＠１周年：02/02/14 09:41 ID:GLC8u/UC
7Kや9Kはいいんだけど、大きなチップがないってのがねぇ。 APEX/FLEXのフラッシュバージョンがあればぜひ使いたいのだが・・。
アルテラデータシートバージョンアップ
1500Cが記述から消えました。
っていうか、こういう情報をメールでよこさんかいっ！
1500Cが記述から消えました。
っていうか、こういう情報をメールでよこさんかいっ！
280 ：名無しさん＠１周年：02/02/15 00:12 ID:R49JGBWE
>>279
アルテラの What's New をクリックしたら、ここに来たりして（ｗ
DesignWaveMagazine３月号、まだ読んでないけど、ココのｽﾚのような特集だな。
そういえば、過去ログで記事を書いたって人がいたっけ。
アルテラの What's New をクリックしたら、ここに来たりして（ｗ
DesignWaveMagazine３月号、まだ読んでないけど、ココのｽﾚのような特集だな。
そういえば、過去ログで記事を書いたって人がいたっけ。
一応wwwcで、アルテラ、ザイリンクスの
データシートとアプリケーションノートは毎日
チェックしてます。
痛い変更があると、部署内にメールで連絡
するので、ついでにこっちにも書き込んで
ます。
APEXでもVertexでもコンフィグ周りの
プルアップとかちょこちょこ変わるのよね。
データシートとアプリケーションノートは毎日
チェックしてます。
痛い変更があると、部署内にメールで連絡
するので、ついでにこっちにも書き込んで
ます。
APEXでもVertexでもコンフィグ周りの
プルアップとかちょこちょこ変わるのよね。
282 ： ：02/02/15 20:32 ID:F7YJEevT
仕事なんだけど誰か教えて。
XC95144でI2Cバスみたいの作ってて入出力ピンを作らなきゃいけないんだけど
ソフトから1を書いたら'Z'を出力して0を書いたら'0'を出力するという回路を
VHDLで書いたんだけど、0を書いても一瞬だけLowに落ちるだけで
すぐに(100nsくらい)プルアップ(10KΩ)でHighに戻っちゃうんだ。
何がいけないの？
こんな感じの書いたんだけど… afoがinoutで宣言してあってhogeはただの
signalでCPUから書きこまれるようになってる。
afoを読みこみもできなきゃいけないんだけど…
月曜会社行ったら出来てたら嬉しいな。
process (hoge)
begin
if (hoge = '0') then
afo <= '0';
else
afo <= 'Z';
end if;
end process
XC95144でI2Cバスみたいの作ってて入出力ピンを作らなきゃいけないんだけど
ソフトから1を書いたら'Z'を出力して0を書いたら'0'を出力するという回路を
VHDLで書いたんだけど、0を書いても一瞬だけLowに落ちるだけで
すぐに(100nsくらい)プルアップ(10KΩ)でHighに戻っちゃうんだ。
何がいけないの？
こんな感じの書いたんだけど… afoがinoutで宣言してあってhogeはただの
signalでCPUから書きこまれるようになってる。
afoを読みこみもできなきゃいけないんだけど…
月曜会社行ったら出来てたら嬉しいな。
process (hoge)
begin
if (hoge = '0') then
afo <= '0';
else
afo <= 'Z';
end if;
end process
283 ：某YF：02/02/15 23:56 ID:hwwZFJ3n
>>282
hogeを調べた方がいいんじゃないすか？
CPUのストローブ信号でちゃんとラッチされてないとか。
というか、
afo <= '0' when hoge='0' else 'Z';
っていう書き方もありますわね。コンカレント的に書くってやつ。
ていうか、単純な組み合わせ回路にprocess使うのって、
違和感あるの、おいらだけすか？何でもかんでもセンシティ
ビリティーリストに書き込んでって言うのが我慢できなくって。
いや、おいらの勘違いかもしれませんが。
hogeを調べた方がいいんじゃないすか？
CPUのストローブ信号でちゃんとラッチされてないとか。
というか、
afo <= '0' when hoge='0' else 'Z';
っていう書き方もありますわね。コンカレント的に書くってやつ。
ていうか、単純な組み合わせ回路にprocess使うのって、
違和感あるの、おいらだけすか？何でもかんでもセンシティ
ビリティーリストに書き込んでって言うのが我慢できなくって。
いや、おいらの勘違いかもしれませんが。
全然関係ない話で下げ。
そういえば、某Ｌ社というか、元某Ａ社のエンジニアってことで
営業に来た人が、CQ出版系の記事をよく書かれている、
（というか、Ｋ電工の偉い人？）のＩさんだったのには驚きました。
私はこの方知らなかったんですが、オタクの後輩から「その人は
もしかして」なんていわれて卒倒した覚えがあります。
そういえば、某Ｌ社というか、元某Ａ社のエンジニアってことで
営業に来た人が、CQ出版系の記事をよく書かれている、
（というか、Ｋ電工の偉い人？）のＩさんだったのには驚きました。
私はこの方知らなかったんですが、オタクの後輩から「その人は
もしかして」なんていわれて卒倒した覚えがあります。
286 ： ：02/02/16 01:28 ID:jhLtOqnd
>283
そっかぁhogeが変なのかな？
月曜日デバッグ用LEDにhogeの状態表示してみる。
どうもありがとう。
そっかぁhogeが変なのかな？
月曜日デバッグ用LEDにhogeの状態表示してみる。
どうもありがとう。
>>284
＞そういえば、某Ｌ社というか、元某Ａ社のエンジニアってことで
＞営業に来た人が、CQ出版系の記事をよく書かれている、
＞（というか、Ｋ電工の偉い人？）のＩさんだったのには驚きました。
276です．まさに３年前に見たのがIさんの資料です．
ところで今日CQさんでX社のWebPACKをつかったVerilogセミナの受講をしまし
たが，講師がIさんでした．挨拶したら覚えてくれていました．
今日はVerilogセミナだったのに例のブートシーケンスの問題について質問した
ところ，問題波形と対策方法の原稿をいきなりみせてくれて，「DWM３月号で
対策方法出しているから」と紹介してもらいました．
フラッシュメモリからのブートモードそのものに言及されているようなので
これから掲載記事を読んで参考にしようと思います．
＞そういえば、某Ｌ社というか、元某Ａ社のエンジニアってことで
＞営業に来た人が、CQ出版系の記事をよく書かれている、
＞（というか、Ｋ電工の偉い人？）のＩさんだったのには驚きました。
276です．まさに３年前に見たのがIさんの資料です．
ところで今日CQさんでX社のWebPACKをつかったVerilogセミナの受講をしまし
たが，講師がIさんでした．挨拶したら覚えてくれていました．
今日はVerilogセミナだったのに例のブートシーケンスの問題について質問した
ところ，問題波形と対策方法の原稿をいきなりみせてくれて，「DWM３月号で
対策方法出しているから」と紹介してもらいました．
フラッシュメモリからのブートモードそのものに言及されているようなので
これから掲載記事を読んで参考にしようと思います．
ザイリンクスHP更新だ。ｺﾞﾗｧ
http://www.xilinx.com/
XSCLAEがどうだかという話と、ﾏｲｸﾛﾌﾞﾚｰｽﾞ開発キット
バージョンアップ。
ﾏｲｸﾛﾌﾞﾚｰｽﾞ使っている人の意見をｷﾎﾞｰﾝ
http://www.xilinx.com/
XSCLAEがどうだかという話と、ﾏｲｸﾛﾌﾞﾚｰｽﾞ開発キット
バージョンアップ。
ﾏｲｸﾛﾌﾞﾚｰｽﾞ使っている人の意見をｷﾎﾞｰﾝ
291 ：マッハGOGO：02/02/16 11:45 ID:YzMpJTdm
Iさん、何気に大人気。
ふたたび会ってみたい気がするけど、
あんただれ?て言われるのがこわい。
やっぱ、会社にひきこもっていることに
します。
ふたたび会ってみたい気がするけど、
あんただれ?て言われるのがこわい。
やっぱ、会社にひきこもっていることに
します。
今年のEDSではザイリンクスブースの
クリエが非常に欲しかった。
そういえば、去年のアルテラPLDの景品は
クリエだったのだが、担当者は中にクール
ランナーが入っていたことを知っていたの
だろうか？
クリエが非常に欲しかった。
そういえば、去年のアルテラPLDの景品は
クリエだったのだが、担当者は中にクール
ランナーが入っていたことを知っていたの
だろうか？
295 ：名無しさん＠１周年：02/02/16 18:50 ID:ivAp+ZWv
検図をしっかりすれば次は大丈夫と思うほうが、いかがなものかと
まさにディジタル屋の発想なのかと、
296 ：名無しさん＠１周年：02/02/17 15:50 ID:0a0/mUKs
マクロセル方式とＬＵＴ方式というのの違いがよくわからないんですが、どう違うんでしょうか？
297 ：某YF：02/02/17 18:15 ID:U/gVp/A9
>>296
LUTは単純に言えば、ROMを使って組み合わせ回路を
構成するやり方。
4入力のLUTなら、4bitのアドレスを持つ1bit出力のROM
なわけです。要するに4bitの組み合わせで16通りの出力
が出てくるわけで、それを全部メモリのように書き込んで
おくわけです。
対してプロダクトタームって言われるやつは、多入力の
ORゲートなんかがあって、そこに信号線をつなげるか
切るかを設定するわけです。
＃あってるかな？
LUTは単純に言えば、ROMを使って組み合わせ回路を
構成するやり方。
4入力のLUTなら、4bitのアドレスを持つ1bit出力のROM
なわけです。要するに4bitの組み合わせで16通りの出力
が出てくるわけで、それを全部メモリのように書き込んで
おくわけです。
対してプロダクトタームって言われるやつは、多入力の
ORゲートなんかがあって、そこに信号線をつなげるか
切るかを設定するわけです。
＃あってるかな？
>>296
マクロセル方式というのは知らない．多分某YFさんが書いているように
プロダクトターム方式のことを差しているんじゃないかな．
マクロセルはLUTやPTの最小単位を表すものだとおもいますよ．
また，LUT方式は>>297の説明で同じかと思いますが，テーブルで実現された
LUTとはちがい，プロダクトターム方式は「AND-OR項」でドモルガンの論理式
を実現するだとおもいます．
質問には直接関係無いけれど，僕の好きなMACH４はまさにPT方式ですね．
>>288
わたしもびっくりします．Iさんには３年前に会社内のセミナで会って
すこし質問しただけ（きつい質問だったかもしれないが）なんですが
それでも覚えているとは．でも名前で呼ばれて実際うれしかったです．
マクロセル方式というのは知らない．多分某YFさんが書いているように
プロダクトターム方式のことを差しているんじゃないかな．
マクロセルはLUTやPTの最小単位を表すものだとおもいますよ．
また，LUT方式は>>297の説明で同じかと思いますが，テーブルで実現された
LUTとはちがい，プロダクトターム方式は「AND-OR項」でドモルガンの論理式
を実現するだとおもいます．
質問には直接関係無いけれど，僕の好きなMACH４はまさにPT方式ですね．
>>288
わたしもびっくりします．Iさんには３年前に会社内のセミナで会って
すこし質問しただけ（きつい質問だったかもしれないが）なんですが
それでも覚えているとは．でも名前で呼ばれて実際うれしかったです．
299 ：名無しさん＠１周年：02/02/18 16:42 ID:4bHFSek3
Nios 2.0エンベデッド・プロセッサ・ソリューションを備えるExcalibur開発キットは、
本年12月下旬に米国内販売価格995ドルで提供開始となる予定です。
現在Niosを使用している顧客は、自動的にアップグレードを入手できるため、
新たに費用を負担することなく、これらの強力な新機能を利用することができます。
http://www.altera.com/japan/corporate/press_box/pressrel/pr-exc_nios_enhanced_j.html
例によって、遅れてるのかな？
代理店の担当者と懇意な方で、情報ある人いませんか？
うちは小口なので情報が入ってこないです(^^;
本年12月下旬に米国内販売価格995ドルで提供開始となる予定です。
現在Niosを使用している顧客は、自動的にアップグレードを入手できるため、
新たに費用を負担することなく、これらの強力な新機能を利用することができます。
http://www.altera.com/japan/corporate/press_box/pressrel/pr-exc_nios_enhanced_j.html
例によって、遅れてるのかな？
代理店の担当者と懇意な方で、情報ある人いませんか？
うちは小口なので情報が入ってこないです(^^;
>>299
今、アル○ラにどんどんCD-ROMとして入ってるって。
だから、来週か、再来週にはユーザの手に届くらしい。
代理店をつつけば、先にもらえる。
ストラティクス対応のクオータスもあるので、それと合わせて
配布する可能性もあるってよ。
今、アル○ラにどんどんCD-ROMとして入ってるって。
だから、来週か、再来週にはユーザの手に届くらしい。
代理店をつつけば、先にもらえる。
ストラティクス対応のクオータスもあるので、それと合わせて
配布する可能性もあるってよ。
追加
Niosのバージョンが上がっても、俺たちが期待している
DMAはできないって。
Niosのバージョンが上がっても、俺たちが期待している
DMAはできないって。
302 ：名無しさん＠１周年：02/02/18 22:12 ID:1Gr4oEa9
DMA（バージョン 2.0 で新採用） DMA ペリフェラルは、ペリフェラル間のデータ転送を効率化して、CPU 自身のロード／ストア処理を不要にします。
http://www.altera.com/japan/products/devices/excalibur/features/exc-nios_peripherals_j.html
ここには、こう書いてあるんだけど・・・
やっぱり間に合わなかったのかな？
http://www.altera.com/japan/products/devices/excalibur/features/exc-nios_peripherals_j.html
ここには、こう書いてあるんだけど・・・
やっぱり間に合わなかったのかな？
303 ：２８２：02/02/19 19:03 ID:3Ng5vXsU
hogeがおかしかったです。
CPUのキャッシュ領域に一所懸命書き込んでました。
CPUのキャッシュ領域に一所懸命書き込んでました。
さて､そのSとかN2とか売りみにきますよ､
アサイチから。やれやれ｡
アサイチから。やれやれ｡
305 ：名無しさん＠１周年：02/02/21 03:31 ID:mOLbhwFp
FPGA内蔵のプロセッサ・ハードマクロってどうよ．
X社はPowerPCいれるってらしいけれど，時代錯誤のようなクロック周波数で
つかいものになるの？
X社はPowerPCいれるってらしいけれど，時代錯誤のようなクロック周波数で
つかいものになるの？
>>305
ARMに関しては、ライセンスなどを気にしなくて良い所がいい。
ARMに関しては、ライセンシーで無いと気楽に質問できない雰囲気
があるので、そこをアルテラがやってくれると嬉しい。
質問すると「ライセンシーにはこちら(ARM社)から必要な情報を
提供しております」とか「シリコンベンダーに聞いてください」
とか言われてしまう。あくまで、試作ボードレベルの話だけどね。
ARMに関しては、ライセンスなどを気にしなくて良い所がいい。
ARMに関しては、ライセンシーで無いと気楽に質問できない雰囲気
があるので、そこをアルテラがやってくれると嬉しい。
質問すると「ライセンシーにはこちら(ARM社)から必要な情報を
提供しております」とか「シリコンベンダーに聞いてください」
とか言われてしまう。あくまで、試作ボードレベルの話だけどね。
307 ：名無しさん＠１周年：02/02/23 01:58 ID:j+Rt/IzC
ロジック・エレメントにロジック・セルにマクロ・セル・・・
この辺の違いがわかりません。
ＤＦＦ１個＝ロジック・セル１個でいいのですか？
この辺の違いがわかりません。
ＤＦＦ１個＝ロジック・セル１個でいいのですか？
308 ：Key：02/02/23 13:50 ID:+MbNUjho
とりあえずPLDの基本セルの出力はDFFがデフォルトでついてるが、バイパス
して論理回路だけ出力する事も可能。DFF付きかそうでないは、あまり重要で
ない。
ALTERA限定だけど、マクロセルは積項型のPLDの基本ブロック。
クラシックシリーズや7000、9000シリーズが積項型だ。
積項（プロダクトターム）とは、例えば7000シリーズのマクロ・セルは
最大36入力のANDが取れるプロダクトタームがあり、そのプロダクトターム
5本のORが取れるのがマクロセルの基本。拡張で隣から借りてくれば、20本
ぐらいまではOR項が増やせるし、XORの項もある。
ロジックエレメントは、SRAMをつかったLUT（ルックアップテーブル）型の
PLDの基本ブロック。基本は4入力の任意関数が実現できるLUTとDFFで構成
されている。おまけに、キャリーとかカスケードチェイン、DFFを出力と別に
ストレージに使う方法などがついている。8000,10Kシリーズの基本ブロック。
ロジックセルは、マクロセルとロジックエレメントを統合した基本ブロックの
総称でどっちもロジックセル。
と言うようなことは、メーカのデータシート（日本版もある）に書いてある。
http://www.altera.com/japan/literature/literature_j.html
して論理回路だけ出力する事も可能。DFF付きかそうでないは、あまり重要で
ない。
ALTERA限定だけど、マクロセルは積項型のPLDの基本ブロック。
クラシックシリーズや7000、9000シリーズが積項型だ。
積項（プロダクトターム）とは、例えば7000シリーズのマクロ・セルは
最大36入力のANDが取れるプロダクトタームがあり、そのプロダクトターム
5本のORが取れるのがマクロセルの基本。拡張で隣から借りてくれば、20本
ぐらいまではOR項が増やせるし、XORの項もある。
ロジックエレメントは、SRAMをつかったLUT（ルックアップテーブル）型の
PLDの基本ブロック。基本は4入力の任意関数が実現できるLUTとDFFで構成
されている。おまけに、キャリーとかカスケードチェイン、DFFを出力と別に
ストレージに使う方法などがついている。8000,10Kシリーズの基本ブロック。
ロジックセルは、マクロセルとロジックエレメントを統合した基本ブロックの
総称でどっちもロジックセル。
と言うようなことは、メーカのデータシート（日本版もある）に書いてある。
http://www.altera.com/japan/literature/literature_j.html
309 ：naruhodo：02/02/24 05:05 ID:oVZDh2+T
>294
> クリエだったのだが、担当者は中にクール
> ランナーが入っていたことを知っていたの
まじすか？クリエにクールランナー？
> クリエだったのだが、担当者は中にクール
> ランナーが入っていたことを知っていたの
まじすか？クリエにクールランナー？
PDAには結構利用されているのでは。
http://ne.nikkeibp.co.jp/edaonline/2002/01/1000010136.html
http://ne.nikkeibp.co.jp/edaonline/2002/01/1000010136.html
Xilixのニュース更新だよ。
・XilinxとUMCは新しいCPLDのロードマップを発表
・XilinxはIBMやWindowriverと一緒に、Programmable World 2002を開催
することを発表した。
・新しいパラレルダウンロードケーブルの発表。
ダウンロードの速度が10倍にアップ！
こんなところ。
・XilinxとUMCは新しいCPLDのロードマップを発表
・XilinxはIBMやWindowriverと一緒に、Programmable World 2002を開催
することを発表した。
・新しいパラレルダウンロードケーブルの発表。
ダウンロードの速度が10倍にアップ！
こんなところ。
Xilinxニュース更新
・XilinxとCore社がデジタルビデオ用のIPコアを
アナウンスしました。
・XilinxとCore社がデジタルビデオ用のIPコアを
アナウンスしました。
313 ：名無しさん＠１周年：02/02/28 13:14 ID:lii5b3Zw
アルテラデータシートバージョンアップ
・パッケージに関するデータシートバージョンアップ
ストラティクスに関する情報追加(1508ピンと1923ピン)
エクスカリバーシリーズのパッケージ情報追加等
・Configuration Devices for SRAM-Based LUT Devices
EPC2、EPC16は変更無しですが、EPC1、EPC4、EPC8辺りで対応デバイスが変更
20KEのダイオード挿入なども正式にデータシートに記載されました。
・ストラティクスのデータシートがアップされました。
http://www.altera.com/literature/lit-ds.html
・SOPCビルダーのデータシートがアップされました。
・Niosデータシートバージョンアップ
NiosがVer2.0になり、評価ボードの情報なども更新されました。
・パッケージに関するデータシートバージョンアップ
ストラティクスに関する情報追加(1508ピンと1923ピン)
エクスカリバーシリーズのパッケージ情報追加等
・Configuration Devices for SRAM-Based LUT Devices
EPC2、EPC16は変更無しですが、EPC1、EPC4、EPC8辺りで対応デバイスが変更
20KEのダイオード挿入なども正式にデータシートに記載されました。
・ストラティクスのデータシートがアップされました。
http://www.altera.com/literature/lit-ds.html
・SOPCビルダーのデータシートがアップされました。
・Niosデータシートバージョンアップ
NiosがVer2.0になり、評価ボードの情報なども更新されました。
Xilinxニュース更新
・VertesIIのプラットフォームで、VELIO社と協力することを発表。
・XilinxはIPコアの団体(the Common License Consortium)のメンバーが
33社になったことを発表した。
・VertesIIのプラットフォームで、VELIO社と協力することを発表。
・XilinxはIPコアの団体(the Common License Consortium)のメンバーが
33社になったことを発表した。
316 ：名無しさん＠１周年：02/03/02 08:49 ID:LAzAoYGC
iSE4.2からは、エクスプレスが同梱されなくなるって聞いたけど，，，
XSTのみ。
困る人、たくさんいるんじゃないかな。
XSTのみ。
困る人、たくさんいるんじゃないかな。
317 ：ななし：02/03/03 01:31 ID:b/ZTfAeo
どなたか、MAX7000シリーズの書き込み方とかご存知の方は
いらっしゃらないでしょうか？
7000SやAシリーズならISPできるので良いのですが、
当方、手持ちが旧7000シリーズなもので、、、
検索はしているんですがその辺は公開されていないみたいで・・・
いらっしゃらないでしょうか？
7000SやAシリーズならISPできるので良いのですが、
当方、手持ちが旧7000シリーズなもので、、、
検索はしているんですがその辺は公開されていないみたいで・・・
318 ：名無しさん＠１周年：02/03/03 11:40 ID:dK2iFkUD
319 ：317：02/03/03 12:39 ID:b/ZTfAeo
>>318
有難うございます。
MPUとアダプタがあれば書き込めるのは判っているんです。
高価じゃないですか・・・アレ
あくまでも趣味の範疇でして、自分でライタが作りたいなと。
PICやAVRやGALライタと一緒です。
実はジャンクやでClassicタイプのを結構な数を手に入れたので
せっかくだから遊んでやろうと・・・
3rdパーティーからライタが出てるのはなにか契約しているのですかね？
有難うございます。
MPUとアダプタがあれば書き込めるのは判っているんです。
高価じゃないですか・・・アレ
あくまでも趣味の範疇でして、自分でライタが作りたいなと。
PICやAVRやGALライタと一緒です。
実はジャンクやでClassicタイプのを結構な数を手に入れたので
せっかくだから遊んでやろうと・・・
3rdパーティーからライタが出てるのはなにか契約しているのですかね？
320 ：名無しさん＠１周年：02/03/03 15:13 ID:cDTm1mAQ
アダプタの基板を見る限り簡単に作れそう。
時間があれば調べてあげれるのだが･･
うちのはソケットの接触不良で、たまに使うときには
接点回復液かけまくりで誤魔化してるので何とかしたい
とは思ってるんだけど。めったに使わないから。
ISAバスマシンを残しとくのも鬱陶しい。
時間があれば調べてあげれるのだが･･
うちのはソケットの接触不良で、たまに使うときには
接点回復液かけまくりで誤魔化してるので何とかしたい
とは思ってるんだけど。めったに使わないから。
ISAバスマシンを残しとくのも鬱陶しい。
>>319
> 3rdパーティーからライタが出てるのはなにか契約しているのですかね？
多分している。
勝手に作るのはいいけど、商品化するのは問題があったと思う。
>>320
同じく、うちの部署には、そのためだけにISAマシーンが何台もあります。
MPUってUSB版もあった気がするよ。
> 3rdパーティーからライタが出てるのはなにか契約しているのですかね？
多分している。
勝手に作るのはいいけど、商品化するのは問題があったと思う。
>>320
同じく、うちの部署には、そのためだけにISAマシーンが何台もあります。
MPUってUSB版もあった気がするよ。
322 ：某FY：02/03/04 23:05 ID:j419kpJC
どうも､Xilinx､最新版のISEをつかうと､
Virtexが､リコンフィギャラブルFPGAと
して使うことができるようになったとか。
動作中に一部の回路を書き換えること
ができるということだと思う。
ま､どのくらいで書き換えられるのか、
どういう方法で書き換えられるのか､
調べないとなんともいえませんが。
ま､リコンフィギャラブルコンピュー
ティングなんかには使えないの
だろうけど、おいら的には楽しそう
なので、使ってみたい。
Virtexが､リコンフィギャラブルFPGAと
して使うことができるようになったとか。
動作中に一部の回路を書き換えること
ができるということだと思う。
ま､どのくらいで書き換えられるのか、
どういう方法で書き換えられるのか､
調べないとなんともいえませんが。
ま､リコンフィギャラブルコンピュー
ティングなんかには使えないの
だろうけど、おいら的には楽しそう
なので、使ってみたい。
323 ：名無しさん＠１周年：02/03/05 08:55 ID:rJS/ithS
詳しくは読んでないけど、niosはＤＭＡをサポートしてるのかな？
Nios Embedded Processor Peripherals Reference Manual
http://www.altera.com/literature/manual/mnl_nios_peripherals.pdf
Nios Embedded Processor Peripherals Reference Manual
http://www.altera.com/literature/manual/mnl_nios_peripherals.pdf
>>322
マジですか。
調査します。
>>323
自動的にデータを転送してくれるけど、バスを解放
してくれる訳ではないよ。
その辺りのアービトレーション込み込みでのDMA
コントローラを期待していた人には使えない。
マジですか。
調査します。
>>323
自動的にデータを転送してくれるけど、バスを解放
してくれる訳ではないよ。
その辺りのアービトレーション込み込みでのDMA
コントローラを期待していた人には使えない。
スレ違いなんですが、FPGAなどを仕事で使ってる人は、
やっぱ電機メーカの回路設計屋さんのなんですか。
やっぱ電機メーカの回路設計屋さんのなんですか。
326 ：名無しさん＠１周年：02/03/08 22:47 ID:8F0LIeLb
>>325
X社では、顧客のほとんどがテレコム関係らしいので、やはりそっち系が多いと思われ。
X社では、顧客のほとんどがテレコム関係らしいので、やはりそっち系が多いと思われ。
>>325
このスレにたむろしてるのは零細な個人企業。
このスレにたむろしてるのは零細な個人企業。
328 ： ：02/03/09 01:22 ID:HRorEO7n
329 ： ：02/03/09 01:43 ID:76kVJuUM
>>325
今>>327がいいことを言った。
このスレにしがみ付いてる零細な個人商店たちは、社会における自分の存在意義を「ツールを使えてる私」に
しか見いだせない人生を日々送っている人たちです。
大手企業でも当然使っているが、それは数ある部品のひとつでしかない。大手企業の
開発現場を部外者に分かるように説明は難しいし、そこで勤務してる者はまず絶対に
こんなスレには書かない。そんな事してうさ晴らしする必要も時間も価値も無いからね。
今>>327がいいことを言った。
このスレにしがみ付いてる零細な個人商店たちは、社会における自分の存在意義を「ツールを使えてる私」に
しか見いだせない人生を日々送っている人たちです。
大手企業でも当然使っているが、それは数ある部品のひとつでしかない。大手企業の
開発現場を部外者に分かるように説明は難しいし、そこで勤務してる者はまず絶対に
こんなスレには書かない。そんな事してうさ晴らしする必要も時間も価値も無いからね。
わっはっは。痛快だな
まあとりあえず煽りは無視と言うことで・・・
煽りでなく真実のような気が…。ま、目をそむけたいレスである気持ちは自分も同じです。
333 ：名無しさん＠１周年：02/03/09 04:42 ID:T8bFUyph
>>329
＞このスレにしがみ付いてる零細な個人商店たちは、社会における自分の存在意義を「ツールを使えてる私」に
＞しか見いだせない人生を日々送っている人たちです。
わざわざ好き好んでこういう書き方をするのは､FPGAを効果的に使うことはおろか
ツールを使うこと｢すら｣できない奴だな。
時代に乗り遅れてる自分を認めたくないので､このスレに書いている人間はツールを使えるだけで
設計はできないんだと思い込むことによって､コンプレックスを解消しようとしてるわけよ。
http://mentai.2ch.net/test/read.cgi/kikai/1000145029/l50 の42とそっくりな奴だな。
＞大手企業でも当然使っているが、それは数ある部品のひとつでしかない。大手企業の
＞開発現場を部外者に分かるように説明は難しいし、そこで勤務してる者はまず絶対に
＞こんなスレには書かない。
知ったかぶりはよしたほうがいいよ。
＞そんな事してうさ晴らしする必要も時間も価値も無いからね。
前から全部読んでみても､技術的な話はあってもうさ晴らし目的のカキコはほとんどないわな。
うさ晴らししてるのが329自身だというのは第三者には明らか（藁
＞このスレにしがみ付いてる零細な個人商店たちは、社会における自分の存在意義を「ツールを使えてる私」に
＞しか見いだせない人生を日々送っている人たちです。
わざわざ好き好んでこういう書き方をするのは､FPGAを効果的に使うことはおろか
ツールを使うこと｢すら｣できない奴だな。
時代に乗り遅れてる自分を認めたくないので､このスレに書いている人間はツールを使えるだけで
設計はできないんだと思い込むことによって､コンプレックスを解消しようとしてるわけよ。
http://mentai.2ch.net/test/read.cgi/kikai/1000145029/l50 の42とそっくりな奴だな。
＞大手企業でも当然使っているが、それは数ある部品のひとつでしかない。大手企業の
＞開発現場を部外者に分かるように説明は難しいし、そこで勤務してる者はまず絶対に
＞こんなスレには書かない。
知ったかぶりはよしたほうがいいよ。
＞そんな事してうさ晴らしする必要も時間も価値も無いからね。
前から全部読んでみても､技術的な話はあってもうさ晴らし目的のカキコはほとんどないわな。
うさ晴らししてるのが329自身だというのは第三者には明らか（藁
334 ：スマン機械屋だが面白いので：02/03/09 04:58 ID:wkqIKQ0F
…異常なほどの過剰反応だな。図星を突かれた証拠かな
とか言ってみる
とか言ってみる
335 ：名無しさん＠１周年：02/03/09 05:27 ID:YY9F1qdn
残念だったな､図星でもなんでもない。１技術屋として､知ったかぶりの煽りがどうも嫌いなんでね。
まあそれは抜きにしても､人はコンプレックスを持っていればいるほど罵り嘲るもんだと思うが､どうよ？
329みたいにな。
まあそれは抜きにしても､人はコンプレックスを持っていればいるほど罵り嘲るもんだと思うが､どうよ？
329みたいにな。
>>334
その見解当たってるみたいね（ｗ
その見解当たってるみたいね（ｗ
337 ：名無しさん＠１周年：02/03/09 11:46 ID:aUFPB9zO
ウチは確かに零細だなぁ。
客は大手ばっかりだけどね。
客は大手ばっかりだけどね。
338 ：名無しさん＠１周年：02/03/09 12:18 ID:guOHjpki
>328
ザイリンクス、給与はどうよ
顧客の大企業社員なんかより、たくさんもらってるんだろうな
外資だし
ザイリンクス、給与はどうよ
顧客の大企業社員なんかより、たくさんもらってるんだろうな
外資だし
使ってるとか使ってないとか、そんなこと
世の中の製品開けてみれば判ることだと思うけど。
世の中の製品開けてみれば判ることだと思うけど。
340 ：名無しさん＠１周年：02/03/10 02:52 ID:tdhhmVJj
ザイリンクス、いいね。ツールをただで配っているし。期間限定だけど。
でも、自分では使いこなせないというか、設計能力がないもんで外へ出したけどさ。
でも、自分では使いこなせないというか、設計能力がないもんで外へ出したけどさ。
341 ：名無しさん＠１周年：02/03/11 04:54 ID:NW+oO8Sj
Stratix
10Mbitの内蔵メモリ
なんじゃこりゃ！？
10Mbitの内蔵メモリ
なんじゃこりゃ！？
342 ：3：02/03/13 23:42 ID:A+KomR/K
久しぶりに来たらなんか妙な話になってるな。
>>329
このスレの3あたりに書き込んだときは大手通信機器メーカー
の社員だったよ。仕事が無いので暇だった(藁。
この会社に入った時はHDLがやりたかった。当時は論理合成
使えるところといえば、大きなメーカーしかなかったから。
でも、今は簡単に使えるようになったし、FPGAのサイズが
一人で設計できる限界を越えてきた。なので、メーカーに
居る必要もなくなり、今は大学。(本当はもうディジタルの
設計に飽きたというのもあるけど)。
>>338
そうそう。XILINX給料いいのかな？。気になるな。
>>329
このスレの3あたりに書き込んだときは大手通信機器メーカー
の社員だったよ。仕事が無いので暇だった(藁。
この会社に入った時はHDLがやりたかった。当時は論理合成
使えるところといえば、大きなメーカーしかなかったから。
でも、今は簡単に使えるようになったし、FPGAのサイズが
一人で設計できる限界を越えてきた。なので、メーカーに
居る必要もなくなり、今は大学。(本当はもうディジタルの
設計に飽きたというのもあるけど)。
>>338
そうそう。XILINX給料いいのかな？。気になるな。
343 ：元ＮのFC：02/03/14 00:00 ID:+4YNu3Yj
>>342
NSスレ３の人ハケーン
んなことないよＮではどんなに大規模なFPGAだろうと
論理設計は基本１つのFPGAごとに１人で設計だよ。
ALTERA FLEX10K級の奴でも１人で書く人ごろごろいるよ
つうか、一つのFPGA設計２人でやったら効率悪い
お互いの書いた論理合わせるのが困難
ASICじゃないとチームではやらないんじゃない．．．
大学ってドクター？すごいなあ、
濡れが大学の時は沖電気の人がドクターコースにいたけど。
ところで、Latticeがでてこないなここ、
Latticeも最近BGAの大規模PLDあるけど、何故？
濡れはLatticeばかりだった。ALTERAは先輩の論理を
コンパイルすることしかしなかった．．．
ザイリンクスは使ったことない。
Ｎは我孫子が良く使うと聞く
NSスレ３の人ハケーン
んなことないよＮではどんなに大規模なFPGAだろうと
論理設計は基本１つのFPGAごとに１人で設計だよ。
ALTERA FLEX10K級の奴でも１人で書く人ごろごろいるよ
つうか、一つのFPGA設計２人でやったら効率悪い
お互いの書いた論理合わせるのが困難
ASICじゃないとチームではやらないんじゃない．．．
大学ってドクター？すごいなあ、
濡れが大学の時は沖電気の人がドクターコースにいたけど。
ところで、Latticeがでてこないなここ、
Latticeも最近BGAの大規模PLDあるけど、何故？
濡れはLatticeばかりだった。ALTERAは先輩の論理を
コンパイルすることしかしなかった．．．
ザイリンクスは使ったことない。
Ｎは我孫子が良く使うと聞く
VerilogでPLI使っている人っていますか。
PLIの使い方を示しているサイトなどはご存じでしょうか。
PLIの使い方を示しているサイトなどはご存じでしょうか。
345 ：名無しさん＠１周年：02/03/15 01:23 ID:sgS/0VzF
346 ：ISP Write 連打：02/03/15 15:39 ID:CEceMIAY
>>344
PLI ぷろぐらむ・ろじっく・いんたーふぇす
って何？F/Fの箱とか出して線で繋ぎあわせて回路図書いて
コンパイルする奴のこと？
代理店に電話したらインド人がこの話をして
話かみ合わず面食らった．．．
俺はソース直接いじってんだよボケが！！ベナレスに帰れ！！
なわけないか．．．
PLLでもないし．．．検索したけどようわからん。
FPGAツールなんて、コンパイル効率がよくて、
シミュレーション機能が最強で、マクロセル手動配置が可能であれば
あと余計な機能はいらんと考えるが
それは小学生の考え
どうでもいいか．．．
PLI ぷろぐらむ・ろじっく・いんたーふぇす
って何？F/Fの箱とか出して線で繋ぎあわせて回路図書いて
コンパイルする奴のこと？
代理店に電話したらインド人がこの話をして
話かみ合わず面食らった．．．
俺はソース直接いじってんだよボケが！！ベナレスに帰れ！！
なわけないか．．．
PLLでもないし．．．検索したけどようわからん。
FPGAツールなんて、コンパイル効率がよくて、
シミュレーション機能が最強で、マクロセル手動配置が可能であれば
あと余計な機能はいらんと考えるが
それは小学生の考え
どうでもいいか．．．
347 ：名無しさん＠１周年：02/03/15 17:50 ID:GW3dbDSV
>>344
以前デザインウェーブマガジン誌で，Verilog本書いている筆者さんの
会社の記事で，PLIをつかったシミュレーション（まぁこれ用だが）の
やりかたの記事があったよ．
ttp://www.cqpub.co.jp －＞ DWMのコーナ
ここで探してみなよ
おれはこの本を見ながら，ぜひ次はFLI（VHDL版のPLIね）をやってほしいと
思っている．
以前デザインウェーブマガジン誌で，Verilog本書いている筆者さんの
会社の記事で，PLIをつかったシミュレーション（まぁこれ用だが）の
やりかたの記事があったよ．
ttp://www.cqpub.co.jp －＞ DWMのコーナ
ここで探してみなよ
おれはこの本を見ながら，ぜひ次はFLI（VHDL版のPLIね）をやってほしいと
思っている．
348 ：女性誌に取り上げられたサイト：02/03/15 17:57 ID:PJ2kwiT6
349 ：べり子：02/03/15 21:38 ID:Q5LTZqVu
PLIはverilog-simとCとのI/Fだよ。
例えばverilogはstringをサポートしてないけど、
PLIでI/Fしてあげれば可能だよ。
凝ったテストベンチも作れるよね！
例えばverilogはstringをサポートしてないけど、
PLIでI/Fしてあげれば可能だよ。
凝ったテストベンチも作れるよね！
>>347
>>349
ありがとう。
デザインウェーブの検索が結構便利だった。
記事は、「HDLサンプル記述集」とほぼ同じだね。
海外だと、結構チュートリアル的なページや、
サンプルもいくつかみつかったので、ちょっとずつ
勉強してみるよ。
>>349
ありがとう。
デザインウェーブの検索が結構便利だった。
記事は、「HDLサンプル記述集」とほぼ同じだね。
海外だと、結構チュートリアル的なページや、
サンプルもいくつかみつかったので、ちょっとずつ
勉強してみるよ。
351 ：3：02/03/16 12:47 ID:VROkZww/
352 ：343：02/03/16 16:42 ID:86oYPVSZ
353 ：343：02/03/16 16:44 ID:86oYPVSZ
あ、でもPCIはIPだけど。。。
354 ：名無しさん＠１周年：02/03/16 21:33 ID:1q4f2GYt
RTL書いている人って、Verilogのalways文とか、VHDLのprocess文に
ラベルつける？周りはみんなつけないんだけど。
例えば、
label_a : process (a) begin
-- hogehoge
end process label_a;
シミュレータやシンセシス上で、ラベルを付けていると（・∀・）ｲｲ!っていうことあるのかな？
やっぱりメリット無いから、タイプするの面倒でみんなつけないのか？
（ソースコードを見てて切れ目が分かりやすいっていうのは除いて）
ラベルつける？周りはみんなつけないんだけど。
例えば、
label_a : process (a) begin
-- hogehoge
end process label_a;
シミュレータやシンセシス上で、ラベルを付けていると（・∀・）ｲｲ!っていうことあるのかな？
やっぱりメリット無いから、タイプするの面倒でみんなつけないのか？
（ソースコードを見てて切れ目が分かりやすいっていうのは除いて）
355 ：ななし：02/03/16 23:04 ID:KPiO7IZg
EDIFで問題となった個所の発見が容易。
問題の発見がでなく、個所の発見がね(藁
昔は付けないと合成しなかったような...。
問題の発見がでなく、個所の発見がね(藁
昔は付けないと合成しなかったような...。
356 ：名無しさん＠１周年：02/03/16 23:24 ID:U2aAe/jP
にゃるほど。でもEDIF使わないんだよなー。
なんか他にないのかなぁ。＞ラベルのメリット
なんか他にないのかなぁ。＞ラベルのメリット
357 ：名無しさん＠１周年：02/03/16 23:27 ID:cTceN6HJ
>>355
＞昔は付けないと合成しなかったような...。
むしろ，いまはつけないほうがいいと思う．
合成は通って，シミュレータは通らないとか，その逆もあるから．
典型的なのは
entity HOGEHOGE ...
|
end entity HOGEHOGE ;
HOGEHOGEが入っていることでエラーになったり，またend HOGEHOGE;
がただしかったりと，けっこうツールに依存しているよ．
ALTERAはOKで，XILINXはNGっていうのもあるからね．
ただし！>>354にあるとおり，ラベルは極力つけるようにしている．
シミュレーションするときも，フィット後のEDIFを見るときもそれを
参照するからね．
From HDLに詳しい人
＞昔は付けないと合成しなかったような...。
むしろ，いまはつけないほうがいいと思う．
合成は通って，シミュレータは通らないとか，その逆もあるから．
典型的なのは
entity HOGEHOGE ...
|
end entity HOGEHOGE ;
HOGEHOGEが入っていることでエラーになったり，またend HOGEHOGE;
がただしかったりと，けっこうツールに依存しているよ．
ALTERAはOKで，XILINXはNGっていうのもあるからね．
ただし！>>354にあるとおり，ラベルは極力つけるようにしている．
シミュレーションするときも，フィット後のEDIFを見るときもそれを
参照するからね．
From HDLに詳しい人
358 ：名無しさん＠１周年：02/03/16 23:29 ID:cTceN6HJ
>>356
＞にゃるほど。でもEDIF使わないんだよなー。
XILINXではIPコア使い始めたら，EDIFリンクが標準だろ．
そういうときに使うのよ．
最上位階層からすべてVHDLやVerilogで設計しているんであれば
無くてもいいだろうけれど，それでも俺はつける!!
＞にゃるほど。でもEDIF使わないんだよなー。
XILINXではIPコア使い始めたら，EDIFリンクが標準だろ．
そういうときに使うのよ．
最上位階層からすべてVHDLやVerilogで設計しているんであれば
無くてもいいだろうけれど，それでも俺はつける!!
359 ：名無しさん＠１周年：02/03/16 23:36 ID:U2aAe/jP
360 ：名無しさん＠１周年：02/03/16 23:48 ID:cTceN6HJ
>>359
昨日クオータス２がALTのDISTYから届いたんだけれど，それでいま
entity HOGEHOGE is
|
end entity HOGEHOGE ;
をコンパイルしたら（Leonard），案の定文法エラー．
「end HOGEHOGE ;」にしたらとおりました．
むろん，ModelSIMでもとおります．
さっきのLABELの件も，念の為試したほうがいいでしょうね．
うちは，SYMPLIFYとFEXP，それにLeonardとXILINXならXSTを
つかっていますが，そのすべてで
label_a : process (a) begin
-- hogehoge
end process ; -- label_a; ＜－－－これはつけない．
というようにしています．
ご参考にどうぞ．
＃俺だけの意見だと参考にならないから，ほかの人の書き込みも楽しみです．
昨日クオータス２がALTのDISTYから届いたんだけれど，それでいま
entity HOGEHOGE is
|
end entity HOGEHOGE ;
をコンパイルしたら（Leonard），案の定文法エラー．
「end HOGEHOGE ;」にしたらとおりました．
むろん，ModelSIMでもとおります．
さっきのLABELの件も，念の為試したほうがいいでしょうね．
うちは，SYMPLIFYとFEXP，それにLeonardとXILINXならXSTを
つかっていますが，そのすべてで
label_a : process (a) begin
-- hogehoge
end process ; -- label_a; ＜－－－これはつけない．
というようにしています．
ご参考にどうぞ．
＃俺だけの意見だと参考にならないから，ほかの人の書き込みも楽しみです．
361 ：名無しさん＠１周年：02/03/16 23:51 ID:U2aAe/jP
この板で、こんなに短時間にﾚｽ書くとは思わなかった（ｗ
LeonardoSpectrum + QuartusIIは使う予定があるので、良い情報ﾓﾗﾀ
有賀10
LeonardoSpectrum + QuartusIIは使う予定があるので、良い情報ﾓﾗﾀ
有賀10
Xilinxニュース
・ISE WebPACKで新しいデバイスをサポートしました。
・ザイリンクス社とクレイ社がスーパーコンピュータの技術で
協調することを発表しました。
アルテラデータシート更新
・アルテラDSP開発キットデータシート更新
・ordering infomation更新
・ヒートシンクに関するアプリケーションノートバージョンアップ
・クオータス2で使うシグナルタップのアプリケーションノートバージョンアップ
・ISE WebPACKで新しいデバイスをサポートしました。
・ザイリンクス社とクレイ社がスーパーコンピュータの技術で
協調することを発表しました。
アルテラデータシート更新
・アルテラDSP開発キットデータシート更新
・ordering infomation更新
・ヒートシンクに関するアプリケーションノートバージョンアップ
・クオータス2で使うシグナルタップのアプリケーションノートバージョンアップ
363 ：名無しさん＠１周年：02/03/22 17:17 ID:inHk24tu
Leonardo Spectrumにはlevelがいくつかあるけれど、
みんなはどの辺のを使ってますか？
やっぱり論理合成の賢さにも違いはそれなりにあるのでしょうか？
みんなはどの辺のを使ってますか？
やっぱり論理合成の賢さにも違いはそれなりにあるのでしょうか？
今はアルテラしか使ってないから、OME版のみ。
賢さは一緒じゃないかな。
賢さは一緒じゃないかな。
http://www.exemplar.com/xilinx_promo/level3_japan.html
ここだね。
Verilog、VHDL混在で論理合成できたり、最適化の細かい調整が
できるみたい。
ちょうど今キャンペーンやってる。
ここだね。
Verilog、VHDL混在で論理合成できたり、最適化の細かい調整が
できるみたい。
ちょうど今キャンペーンやってる。
366 ：名無しさん＠１周年：02/03/22 22:23 ID:Nyknx5Zg
>>363
最適化の度合いには差があるとおもったけれど．
OEM版ではExtended-Optimizingができなかったとおもうけれど．
実際，それでFLEX10KEだけれど速度とエリア使用率は大幅に（３０％ぐらい）
かわったよ．
まぁそうでなければ金出した価値はないとおもうし．
それの典型的なものが，ModelSIMシミュレータ．タダ版なんてゴミだよ．
活線率解析だけでも有償版を使う価値あるよ．
最適化の度合いには差があるとおもったけれど．
OEM版ではExtended-Optimizingができなかったとおもうけれど．
実際，それでFLEX10KEだけれど速度とエリア使用率は大幅に（３０％ぐらい）
かわったよ．
まぁそうでなければ金出した価値はないとおもうし．
それの典型的なものが，ModelSIMシミュレータ．タダ版なんてゴミだよ．
活線率解析だけでも有償版を使う価値あるよ．
368 ：名無しさん＠１周年：02/03/23 19:58 ID:g0ld0Za+
ここではCypress Delta３９ｋの話題は駄目ですかね？
369 ：名無しさん＠１周年：02/03/23 21:31 ID:utGRQWpx
>>368
これとLA○○ICEは氏ボー
これとLA○○ICEは氏ボー
371 ：名無しさん＠１周年：02/03/25 15:07 ID:874nVSXB
もし、経験や思い当たるところのある人がいたら、助けてください。
Quartus2WebEditionのライセンスが切れたので、ライセンスを取り直して、
ついでにVer2.0にしてインストールし直したのですが、
license.datファイルを認識してくれなくて、Quartus2が起動してくれません。
使っているＯＳはwindows2000なのですが、今までどおり環境変数のLM_LICENSE_FILEに
license.datのパスを指定しても動かないんです。
困ってます。
宜しくお願いします。
Quartus2WebEditionのライセンスが切れたので、ライセンスを取り直して、
ついでにVer2.0にしてインストールし直したのですが、
license.datファイルを認識してくれなくて、Quartus2が起動してくれません。
使っているＯＳはwindows2000なのですが、今までどおり環境変数のLM_LICENSE_FILEに
license.datのパスを指定しても動かないんです。
困ってます。
宜しくお願いします。
解決しました。
上書きインストールしたら、License Setupの設定がそのまま残っていたみたいでした。
お騒がせしました。
上書きインストールしたら、License Setupの設定がそのまま残っていたみたいでした。
お騒がせしました。
374 ：名無しさん＠１周年：02/03/27 11:58 ID:mnoLu8iq
FPGA出たときは不良率が高かったんだが、今はどうなの
375 ：名無しさん＠１周年：02/03/28 02:38 ID:KANVqLS0
別板でも話題にあがったけど
VirtexE-300 ベースボードeV300(半キット) \45,000
http://www.morphyplanning.co.jp/Products/eV300/
VirtexE-XCV300-6PQ240 + XCV18V02 \30,000
http://www.morphyplanning.co.jp/Products/chips/chips.html
VirtexE-300 ベースボードeV300(半キット) \45,000
http://www.morphyplanning.co.jp/Products/eV300/
VirtexE-XCV300-6PQ240 + XCV18V02 \30,000
http://www.morphyplanning.co.jp/Products/chips/chips.html
つーか、モバイル版から来たんだろ。(俺も)
Morphyって、この業界でやっぱり有名？
俺は小物好きだから、予約しかけたけど(W
周りの人は全然しらない。
Morphyって、この業界でやっぱり有名？
俺は小物好きだから、予約しかけたけど(W
周りの人は全然しらない。
>>378
すくなくとも，俺の周りは５人予約しているよぉ
>>379
金払って，待たされているんだよ！俺は！
んな，部品配布とか基盤配布とか下らんことやらんで，さっさとモルフィー
出せや！
＃FPGAスレとは違うので sage...
すくなくとも，俺の周りは５人予約しているよぉ
>>379
金払って，待たされているんだよ！俺は！
んな，部品配布とか基盤配布とか下らんことやらんで，さっさとモルフィー
出せや！
＃FPGAスレとは違うので sage...
ザイリンクスニュース
・AVNET DESIGN SERVICES と XILINXはCOOLRUNNER-II CPLD EVALUATION KITを
発表した。
・ChipScope ILA 4.2iのソフトウェアとマニュアルがChipScopeからダウンロードできます。Virtex-II ProとISE4.2iをサポート
・Virtex-IIプラットフォームは、ネットワーク技術において世界初の10Gb/sのマルチプロトコルモジュールの検証に成功した。
・XilinxとALTRA BROADBANDチームは、Vertex-II FPGAを使用して、1024ポイントのFFT
を2usで実行可能にした。
アルテラアプリケーションノート更新
ストラティックス関係をのぞくと、
「AN 191: Excalibur Solutions--Using the Embedded Stripe Interrupt
Controller and Design Files」 が新規登録。
んなとこ
・AVNET DESIGN SERVICES と XILINXはCOOLRUNNER-II CPLD EVALUATION KITを
発表した。
・ChipScope ILA 4.2iのソフトウェアとマニュアルがChipScopeからダウンロードできます。Virtex-II ProとISE4.2iをサポート
・Virtex-IIプラットフォームは、ネットワーク技術において世界初の10Gb/sのマルチプロトコルモジュールの検証に成功した。
・XilinxとALTRA BROADBANDチームは、Vertex-II FPGAを使用して、1024ポイントのFFT
を2usで実行可能にした。
アルテラアプリケーションノート更新
ストラティックス関係をのぞくと、
「AN 191: Excalibur Solutions--Using the Embedded Stripe Interrupt
Controller and Design Files」 が新規登録。
んなとこ
383 ：名無しさん＠１周年：02/04/02 21:26 ID:xZ1mGSQJ
Quartusの2.0だが添付のOEM版Leonardoは使える
ようになったのかいな？
それは未だ使っちゃだめよーん、てなメールが来てから
音沙汰ないぞ。
ようになったのかいな？
それは未だ使っちゃだめよーん、てなメールが来てから
音沙汰ないぞ。
384 ：名無しさん＠１周年：02/04/02 23:11 ID:0Rk+zKNy
知らずにVer2.0をいんすとろーるしたら、アプリケーションエラー。
サポに問い合わせしたら動かんから前のヤツ使えなんて。
んなもん送ってくるなっ！
サポに問い合わせしたら動かんから前のヤツ使えなんて。
んなもん送ってくるなっ！
SPARTANが安く手に入ったから、なにかPCIものでも作ろうかなぁ。
387 ：新入社員：02/04/03 13:00 ID:sEmqFO9j
すいません、教えてください。
http://www.microdesign.co.jp/jp/cpldkit.html
FLEX10K10評価ボード、MAX7128S評価ボード
そもそもFLEXとMAXってどう違うのですか？
http://www.microdesign.co.jp/jp/cpldkit.html
FLEX10K10評価ボード、MAX7128S評価ボード
そもそもFLEXとMAXってどう違うのですか？
388 ： ：02/04/03 15:37 ID:o78Fq6zl
FPGAとPLD
390 ：名無しさん＠１周年：02/04/04 07:49 ID:g2moCBJT
MAX:PLD、FLASH、プロダクトターム
FLEX:FPGA、SRAM、ＬＵＴ
FLEX:FPGA、SRAM、ＬＵＴ
392 ：新入社員：02/04/04 10:50 ID:dQpnRCfh
393 ： ：02/04/04 13:25 ID:R1BaMaeX
>>392
PLDはconfigしない分例えばﾘｾｯﾄｼｰｹﾝｽの制御なんかに
向いてる。ｽﾋﾟｰﾄﾞも速いし。ただし、PLDに詰め込む
回路の規模の点で制限がきつい。
また詰め込む回路の規模が限界に近くなってきた時の
ﾃﾞﾊﾞｲｽの動作ｽﾋﾟｰﾄﾞの落ち方にも違いがある。
まあ、10Kあたりの、しかも評価ﾎﾞｰﾄﾞで遊ぶくらいなら
安い方をためしてみたら。
PLDはconfigしない分例えばﾘｾｯﾄｼｰｹﾝｽの制御なんかに
向いてる。ｽﾋﾟｰﾄﾞも速いし。ただし、PLDに詰め込む
回路の規模の点で制限がきつい。
また詰め込む回路の規模が限界に近くなってきた時の
ﾃﾞﾊﾞｲｽの動作ｽﾋﾟｰﾄﾞの落ち方にも違いがある。
まあ、10Kあたりの、しかも評価ﾎﾞｰﾄﾞで遊ぶくらいなら
安い方をためしてみたら。
394 ：名無しさん＠１周年：02/04/04 14:14 ID:aInSm8/W
すみません、ちょっと質問です。
VHDLの初心者にもわかりやすく書かれた本がほしいのですが、
日本語で書かれた本でおすすめのものを教えてもらえませんか。
VHDLの初心者にもわかりやすく書かれた本がほしいのですが、
日本語で書かれた本でおすすめのものを教えてもらえませんか。
395 ： ：02/04/04 14:27 ID:vIFkNdoa
>>394
回路設計はできるのかね？
回路設計はできるのかね？
396 ：394：02/04/04 15:01 ID:mYlc/zqH
アルテラデータシート更新
EPC16 データシートバージョンアップ(2.0)
AN 134: Using Programmable I/O Standards in Mercury Devicesices
アップデート
ARM-Based Embedded Processor PLDs Hardware Reference Manual
アップデート
Xilinxニュース更新
パスウェイ開発グループ(http://www.pathwaysdg.com)は、障害者用
のNintendo64用ゲームインターフェースのために、Spartan-IIを使うこ
とを発表した。
EPC16 データシートバージョンアップ(2.0)
AN 134: Using Programmable I/O Standards in Mercury Devicesices
アップデート
ARM-Based Embedded Processor PLDs Hardware Reference Manual
アップデート
Xilinxニュース更新
パスウェイ開発グループ(http://www.pathwaysdg.com)は、障害者用
のNintendo64用ゲームインターフェースのために、Spartan-IIを使うこ
とを発表した。
398 ：名無しさん＠１周年：02/04/05 12:17 ID:WiDvq3Xw
399 ：名無しさん＠１周年：02/04/05 20:19 ID:QQq12Vxq
>>383
やっとQurtusII2.0が手に入ったんだけど、
いっしょについてくるLeonardoSpectrumは
やっぱりのっけからエラーが出て起動できなかったよ。
2.0からのユーザーはwebからダウンロードできるのを使えということ？
やっとQurtusII2.0が手に入ったんだけど、
いっしょについてくるLeonardoSpectrumは
やっぱりのっけからエラーが出て起動できなかったよ。
2.0からのユーザーはwebからダウンロードできるのを使えということ？
401 ：名無しさん＠１周年：02/04/05 21:33 ID:TC1PIJP4
402 ： ：02/04/06 01:12 ID:ZPncuepJ
>>396
回路設計をやったことがあるかどうか聞いたのは、
正にその通りで、ハードにベッタベタの回路設計で苦労したことがない人が
いきなりFPGA設計に入って地獄に落ちることが多々あるのです。
ソフトは処理に順序がついているから迷わないけど
FPGA（hdl)は並列処理をします。（だって電気回路なんだもん）
時間に対する感覚がソフトとは違います。
もうやめよう
回路設計をやったことがあるかどうか聞いたのは、
正にその通りで、ハードにベッタベタの回路設計で苦労したことがない人が
いきなりFPGA設計に入って地獄に落ちることが多々あるのです。
ソフトは処理に順序がついているから迷わないけど
FPGA（hdl)は並列処理をします。（だって電気回路なんだもん）
時間に対する感覚がソフトとは違います。
もうやめよう
HDLをプログラミング言語の一種だと思っていると失敗します。
あれはあくまで回路を書くためのもの。
HDLからどんな回路が作られて､なぜそれで動くのかが掴めてないと､
言語マニュアルをいくら読んでも理解できないと思うし､
まともな回路も作れません。
あれはあくまで回路を書くためのもの。
HDLからどんな回路が作られて､なぜそれで動くのかが掴めてないと､
言語マニュアルをいくら読んでも理解できないと思うし､
まともな回路も作れません。
404 ：名無しさん＠１周年：02/04/06 01:54 ID:kFv13QEo
>>392
＞FLEXがSRAMって事は、別に回路情報を収めたROMが要るって事ですか？
＞ISPが出来るなら、MAXの方が回路規模が小さくて、プログラムの修正も
＞楽と思えるのですが、どうでしょうか？
そのとおり。
FLEXではコンフィギュレーション用のROMが必要となるので、
実装面積と価格の面では思ったよりはコストがかかる。
ただし、FLASH特有の書き換え回数の制約からは逃れられると思う。
アルテラならば、とりあえずはMAXシリーズから始めるというのが、いいのかも。
＞FLEXがSRAMって事は、別に回路情報を収めたROMが要るって事ですか？
＞ISPが出来るなら、MAXの方が回路規模が小さくて、プログラムの修正も
＞楽と思えるのですが、どうでしょうか？
そのとおり。
FLEXではコンフィギュレーション用のROMが必要となるので、
実装面積と価格の面では思ったよりはコストがかかる。
ただし、FLASH特有の書き換え回数の制約からは逃れられると思う。
アルテラならば、とりあえずはMAXシリーズから始めるというのが、いいのかも。
405 ：某FY：02/04/06 08:49 ID:wNrKjFnB
>>404
ただ、極論を言うと、MAXでできることは、ゲート数に限りが
あったり、出力制御に制限があったり、（いわゆるTTLとかの）
標準ロジック組み合わせてつくる回路程度だったりして、
感動が少ないというか、、、
＃いや、すごく極論ですけど。
FLEXとEPCという組み合わせって、初めて使うのに意外に
良いのでは？コンフィグレーションデバイスがEPC2だったら、
バイトブラスタなんかでISPできますし。問題は、そう言う
評価ボードがあるかどうかですけど。
というのが、うちの会社で、ACEX1kとEPC2が載っている
PCIボードのテスト基盤作ってて、そいつを「電子回路
技術者ではない」人間に与えてやったら、結構楽しそうに
自学自習してますね。PCIターゲットのIPが入るくらいの
ゲート数があれば、自作の回路と組み合わせてコンパイル
して、ISPしてやれば、即興のPCIボードの出来上がりですから。
いや、しみじみ、なんて良い時代なんだろう、と見えない
水平線を探したりして。
ただ、極論を言うと、MAXでできることは、ゲート数に限りが
あったり、出力制御に制限があったり、（いわゆるTTLとかの）
標準ロジック組み合わせてつくる回路程度だったりして、
感動が少ないというか、、、
＃いや、すごく極論ですけど。
FLEXとEPCという組み合わせって、初めて使うのに意外に
良いのでは？コンフィグレーションデバイスがEPC2だったら、
バイトブラスタなんかでISPできますし。問題は、そう言う
評価ボードがあるかどうかですけど。
というのが、うちの会社で、ACEX1kとEPC2が載っている
PCIボードのテスト基盤作ってて、そいつを「電子回路
技術者ではない」人間に与えてやったら、結構楽しそうに
自学自習してますね。PCIターゲットのIPが入るくらいの
ゲート数があれば、自作の回路と組み合わせてコンパイル
して、ISPしてやれば、即興のPCIボードの出来上がりですから。
いや、しみじみ、なんて良い時代なんだろう、と見えない
水平線を探したりして。
あぁあ、こんなこと書いたら身元がばれるのかなぁ。でも書いちゃえ。
納入されたAlteraのデバイスに、「何か」はけで塗ったあとがあるって、
大騒ぎ。なんでもリード（いわゆる足）や箱にも「何か」が付いちゃって
いるとか。どうも手作業で塗った跡らしいです。
なんでも、担当者が代理店に問い詰めると、
「パッケージに施すマーキングを間違えたので、修正した」
とか言ってきたんだとか。
これは妄想の域を出ませんが、
納期などの問題で、発注したスピードグレードの石がなくて、違うもの
を無理やり突っ込んできたんじゃねぇかと、、、。いや、こっちは一番
遅い石を発注してますんで、そうだったとしたらちょっと得したのかな？
ま、いずれにしても、黙ってそう言うもの納めてくるんだから、なめ
られてるんだろうな、こっちは。
納入されたAlteraのデバイスに、「何か」はけで塗ったあとがあるって、
大騒ぎ。なんでもリード（いわゆる足）や箱にも「何か」が付いちゃって
いるとか。どうも手作業で塗った跡らしいです。
なんでも、担当者が代理店に問い詰めると、
「パッケージに施すマーキングを間違えたので、修正した」
とか言ってきたんだとか。
これは妄想の域を出ませんが、
納期などの問題で、発注したスピードグレードの石がなくて、違うもの
を無理やり突っ込んできたんじゃねぇかと、、、。いや、こっちは一番
遅い石を発注してますんで、そうだったとしたらちょっと得したのかな？
ま、いずれにしても、黙ってそう言うもの納めてくるんだから、なめ
られてるんだろうな、こっちは。
407 ：名無しさん＠１周年：02/04/06 13:09 ID:6bRFBJHk
>>405
>問題は、そう言う評価ボードがあるかどうかですけど。
こういうヤツ？
http://www.hdl.co.jp/csp017-20.html
変ったものだとこんなのもある。(現在開発中？)
http://www.kurusugawa-ele.co.jp/product/pccard/evcbus/
>問題は、そう言う評価ボードがあるかどうかですけど。
こういうヤツ？
http://www.hdl.co.jp/csp017-20.html
変ったものだとこんなのもある。(現在開発中？)
http://www.kurusugawa-ele.co.jp/product/pccard/evcbus/
408 ：某FY：02/04/06 18:43 ID:wNrKjFnB
>>407
ええ。そう言うやつです。
このレベルのCPLDだったら、Webで配っているMax+PlusIIでコンパイル
できるんでしたっけ？
PCカードの方は、プログラムデバイスが、EPC1（OTROM）ってことで、
ちょっと不便かな。ISCできるっていっても、電源立ち上げるたびに
データダウンロードしないといけないわけで。
しかし、ここにもI氏の影か、、、
しかし、PCIボード形状のものは無いんですかね。
＃ちょっと事情があって、いいたくてもいえない。
ええ。そう言うやつです。
このレベルのCPLDだったら、Webで配っているMax+PlusIIでコンパイル
できるんでしたっけ？
PCカードの方は、プログラムデバイスが、EPC1（OTROM）ってことで、
ちょっと不便かな。ISCできるっていっても、電源立ち上げるたびに
データダウンロードしないといけないわけで。
しかし、ここにもI氏の影か、、、
しかし、PCIボード形状のものは無いんですかね。
＃ちょっと事情があって、いいたくてもいえない。
409 ：399：02/04/06 19:25 ID:gOvRorfr
>>391のレスを見落としていたんだけど、↓のとおりにしたら無事解決。
http://www.altera.com/japan/support/software/sof-leo_j.html
ありがとう！
http://www.altera.com/japan/support/software/sof-leo_j.html
ありがとう！
410 ：407：02/04/06 19:48 ID:6bRFBJHk
>>408
I氏？
>しかし、PCIボード形状のものは無いんですかね。
XILINXのやつなら同じ会社の製品でありますね。
あとはココにいくつかリンクがある。
http://altimanet.com/3rd_party/shuhen/
I氏？
>しかし、PCIボード形状のものは無いんですかね。
XILINXのやつなら同じ会社の製品でありますね。
あとはココにいくつかリンクがある。
http://altimanet.com/3rd_party/shuhen/
411 ：383：02/04/06 23:40 ID:X69JYBHG
412 ：名無しさん＠１周年：02/04/08 01:44 ID:0GAKfAaB
>>408
＞しかし、PCIボード形状のものは無いんですかね。
＞＃ちょっと事情があって、いいたくてもいえない。
うちはこの会社のざいりんくんＰＣＩカード，使っています
ｽﾊﾟ2/150乗っているんで無償ツールで出来るし，使い方はデザインウェーブで判るから
そういえばスパ２の５０ボードも出しているけれど，これ安いから趣味で買ってみようかしら．
ＬＥＤとＳＷで遊べそうだし．
＃ところでこれをつかったＦＭ音源ボードってなんだ？サウンドカードっぽいけれど．
>>409
うちでもWin2000-SP2で同様のトラブルだったのですが，直りました．
ありがとう！
＞しかし、PCIボード形状のものは無いんですかね。
＞＃ちょっと事情があって、いいたくてもいえない。
うちはこの会社のざいりんくんＰＣＩカード，使っています
ｽﾊﾟ2/150乗っているんで無償ツールで出来るし，使い方はデザインウェーブで判るから
そういえばスパ２の５０ボードも出しているけれど，これ安いから趣味で買ってみようかしら．
ＬＥＤとＳＷで遊べそうだし．
＃ところでこれをつかったＦＭ音源ボードってなんだ？サウンドカードっぽいけれど．
>>409
うちでもWin2000-SP2で同様のトラブルだったのですが，直りました．
ありがとう！
413 ：394 396：02/04/09 13:07 ID:jc5MILAc
レスありがとうございます。
>>398
ワンチップマイコンも触ったことがないのです。
そっちからはじめた方が理解しやすいのかな。
>>402
ハードは学校で習っただけなので（講義だけ）地獄に落ちるかも…。
398さんの言うように、ワンチップマイコンからはじめようかな。
>>403
プログラミング言語の一種だと思っていました。
キットもあるみたいだし、面白そうだから触ってみようかと…。
それで、わかりやすい本がないものか聞いてみたのでした。
>>398
ワンチップマイコンも触ったことがないのです。
そっちからはじめた方が理解しやすいのかな。
>>402
ハードは学校で習っただけなので（講義だけ）地獄に落ちるかも…。
398さんの言うように、ワンチップマイコンからはじめようかな。
>>403
プログラミング言語の一種だと思っていました。
キットもあるみたいだし、面白そうだから触ってみようかと…。
それで、わかりやすい本がないものか聞いてみたのでした。
415 ：名無しさん＠１周年：02/04/09 14:29 ID:0UVygIEw
>>413
ハードウェア触ったことないなら、PICやAVRマイコンがいいかと。
10mA程度なら直接流せるので、
ユニバーサル基板とPICと抵抗２本とLED１個とコンデンサ１個で
とりあえずLEDがチカチカ光るのを作ることが出来る。
PLDは何より配線が面倒くさい。
なんといってもPICとかだとCやBASICがあるしね。
ハードウェア触ったことないなら、PICやAVRマイコンがいいかと。
10mA程度なら直接流せるので、
ユニバーサル基板とPICと抵抗２本とLED１個とコンデンサ１個で
とりあえずLEDがチカチカ光るのを作ることが出来る。
PLDは何より配線が面倒くさい。
なんといってもPICとかだとCやBASICがあるしね。
アルテラAPEXでシグナルタップはJTAGチェインの先頭でしか
使えないなんて知らなかった。
おかげで基板改版→スケジュール遅れ→ﾏｽﾞｰ
激しく鬱。逝ってきます。
使えないなんて知らなかった。
おかげで基板改版→スケジュール遅れ→ﾏｽﾞｰ
激しく鬱。逝ってきます。
417 ：名無しさん＠１周年：02/04/10 18:12 ID:yvCjdnea
アルテラのLPMにあるデュアルポートＲＡＭは普通のデュアルポートＲＡＭみたいに
左右からアクセスできるのとは違うのかな？
これってデュアルポートって言うの？
左右からアクセスできるのとは違うのかな？
これってデュアルポートって言うの？
>>417
APEXかFLEXの話だよね。
読みと書きが別々のアドレスに対して同時にできるはず。
読み×２，書きが同時にできるのもあるけど、
メモリを2つ同時に使っているだけ。(内部メモリの
消費量2倍)
ストラティクスとかは、TrueデュアルポートRAMとか
書いてあったのでアーキテクチュアが違うと思われ。
APEXかFLEXの話だよね。
読みと書きが別々のアドレスに対して同時にできるはず。
読み×２，書きが同時にできるのもあるけど、
メモリを2つ同時に使っているだけ。(内部メモリの
消費量2倍)
ストラティクスとかは、TrueデュアルポートRAMとか
書いてあったのでアーキテクチュアが違うと思われ。
419 ：名無しさん＠１周年：02/04/10 20:28 ID:yvCjdnea
>>418
そう！
デバイスはAPEXなんだけど、APEXIIにデバイスの選択を変えたら、デュアルポートになりました。
でも、ただのAPEXじゃできないし。。。
どうやったら、本物のデュアルポートってできるのですか？？？
そう！
デバイスはAPEXなんだけど、APEXIIにデバイスの選択を変えたら、デュアルポートになりました。
でも、ただのAPEXじゃできないし。。。
どうやったら、本物のデュアルポートってできるのですか？？？
420 ：某FY：02/04/10 23:07 ID:JKwkFwp6
>>419
どうやってもできないはず。
だって、中身は、データの出入り口がひとつしかないのに、
無理やり時分割して、入出力別ポートに見せたり、
デュアルポートに見せたりしてるだけだったような。
データシートの中の回路図みたいなの、うそなんですよねぇ。
どうやってもできないはず。
だって、中身は、データの出入り口がひとつしかないのに、
無理やり時分割して、入出力別ポートに見せたり、
デュアルポートに見せたりしてるだけだったような。
データシートの中の回路図みたいなの、うそなんですよねぇ。
421 ： ：02/04/10 23:11 ID:kLgvEkPn
422 ：名無しさん＠１周年：02/04/11 02:15 ID:wBUThMIf
>>419
421に同意！
WAIT使ってどちらかのポートを待たしてもよし、
時分割して、クロックの奇数目と偶数目でポート
を分けてもよし。
同期型でデータバスは入出力別なので、実際の
SRAMでやるよりは簡単だと思うよ。
421に同意！
WAIT使ってどちらかのポートを待たしてもよし、
時分割して、クロックの奇数目と偶数目でポート
を分けてもよし。
同期型でデータバスは入出力別なので、実際の
SRAMでやるよりは簡単だと思うよ。
424 ：名無しさん＠１周年：02/04/12 00:03 ID:taYr4YEI
時分割って、よく聞くけど、どうやってやるのですか？
こういう話題やってるトコあったのか、うれしいよ。
でもHDL専用板ってのはやっぱり無いのかね。プログラミング板にも無かったし。
ロジック始めて回路図2年Verilog4年ですが、どうしても記述がRTLになって、
たまにCQの本とか見たりするとあまりに簡単な記述に愕然としたりします。
会社でHDL使えるの俺だけなので、みなさんの話題は雑談でも参考になります。
ORCA→Xilinxです。
でもHDL専用板ってのはやっぱり無いのかね。プログラミング板にも無かったし。
ロジック始めて回路図2年Verilog4年ですが、どうしても記述がRTLになって、
たまにCQの本とか見たりするとあまりに簡単な記述に愕然としたりします。
会社でHDL使えるの俺だけなので、みなさんの話題は雑談でも参考になります。
ORCA→Xilinxです。
426 ：ななしさん@FLEX：02/04/12 10:39 ID:fAnvF92H
DPRAMではないのですが、MAX+PLUSIIのMega Function Wizzardで生成される
DCFIFO(Dual Clock FIFO:書込みクロックと読出しクロックが別のFIFOです)
を異なるバスクロックのプロセッサ間でのデータ受け渡し用に使うつもりだった
のですがうまく動作してくれませんでした。
32bit×3ワードのDCFIFOを作りシミュレーションをかけてみるとリセット直後
からFULLフラグが立っていてデータの読み書きができません。
また32bit×16ワードの場合も16ワード書き込む前にFULLフラグが立ってしまい
ます。何となく3ワード余分に作ってやらないと駄目みたいです。
多分パイプラインの関係での制限だと思うのですが、パイプラインを使わない設
定にすると出力にグリッジが出てしまいます。
必要なワード数は数ワードだったので+3ワードの無駄は許容できず結局DCFIFOを
使うのは諦めました。
DCFIFO(Dual Clock FIFO:書込みクロックと読出しクロックが別のFIFOです)
を異なるバスクロックのプロセッサ間でのデータ受け渡し用に使うつもりだった
のですがうまく動作してくれませんでした。
32bit×3ワードのDCFIFOを作りシミュレーションをかけてみるとリセット直後
からFULLフラグが立っていてデータの読み書きができません。
また32bit×16ワードの場合も16ワード書き込む前にFULLフラグが立ってしまい
ます。何となく3ワード余分に作ってやらないと駄目みたいです。
多分パイプラインの関係での制限だと思うのですが、パイプラインを使わない設
定にすると出力にグリッジが出てしまいます。
必要なワード数は数ワードだったので+3ワードの無駄は許容できず結局DCFIFOを
使うのは諦めました。
427 ：名無しさん＠１周年：02/04/12 11:47 ID:uXQrltTo
その後のDPRAM。
とりあえず左右どちらもチップセレクトが落ちたら、WAITを出してしまって時間を稼いで、
その間にステートマシンを回して、外からのデータを読んで、LPMのRAMに書き込んだり、その逆の操作をしてしまい、
ステートマシンが回りきったら、WAITを戻すという方針でやってみようと思うんだけど、
変かな？
バスの調停は、反対側のステートマシンが回ってないことを確認することで、できると思うんだけど。
（クロックは外部のＣＰＵより、少し遅いクロックです）
とりあえず左右どちらもチップセレクトが落ちたら、WAITを出してしまって時間を稼いで、
その間にステートマシンを回して、外からのデータを読んで、LPMのRAMに書き込んだり、その逆の操作をしてしまい、
ステートマシンが回りきったら、WAITを戻すという方針でやってみようと思うんだけど、
変かな？
バスの調停は、反対側のステートマシンが回ってないことを確認することで、できると思うんだけど。
（クロックは外部のＣＰＵより、少し遅いクロックです）
428 ：茨城方面：02/04/12 18:13 ID:J7L39clk
>>427
シングルポートRAMをステートマシンの中に取り込んで，そのステートマシンを
２倍とか４倍で走らせて双方からのアクセスチェックやビジーなども
ふくめてみたら？
実際俺はそうやって製品に搭載しているけれど．
ただ，FLEXのDPRAMは正直つかいものにならんよ．これだけでもスパ２に移行する
きっかけになる．ストラテックスが出てきたらまた考え直すけれど，いまの
FIFOにしろ，DPRAMにしろ，ベースの技術がお粗末よ．
これをDISTYの営業や名前だけのFAEに言うと「いや，ストラテックスが出たら」
と夢物語をいっているが．．．いまのデバイスは繋ぎで売りにきているのかってーの．
ちなみに，LPMのDividerだけは，他社なんて話にならないぐらいすごく優秀だと
某M菱の松本さんがセミナでいってたっけ．
シングルポートRAMをステートマシンの中に取り込んで，そのステートマシンを
２倍とか４倍で走らせて双方からのアクセスチェックやビジーなども
ふくめてみたら？
実際俺はそうやって製品に搭載しているけれど．
ただ，FLEXのDPRAMは正直つかいものにならんよ．これだけでもスパ２に移行する
きっかけになる．ストラテックスが出てきたらまた考え直すけれど，いまの
FIFOにしろ，DPRAMにしろ，ベースの技術がお粗末よ．
これをDISTYの営業や名前だけのFAEに言うと「いや，ストラテックスが出たら」
と夢物語をいっているが．．．いまのデバイスは繋ぎで売りにきているのかってーの．
ちなみに，LPMのDividerだけは，他社なんて話にならないぐらいすごく優秀だと
某M菱の松本さんがセミナでいってたっけ．
> これをDISTYの営業や名前だけのFAEに言うと「いや，ストラテックスが出たら」
ここに反応してしまった。いつもそうなんだよな。
「APEXを使えば・・・」
「クオータスのバージョンが上がれば・・」
「Niosもバージョン2.0で・・・」
「もう少し上のグレードの石を採用していただければ・・・」
最近は、「ストラティクスになれば・・」が合い言葉になってる。
ここに反応してしまった。いつもそうなんだよな。
「APEXを使えば・・・」
「クオータスのバージョンが上がれば・・」
「Niosもバージョン2.0で・・・」
「もう少し上のグレードの石を採用していただければ・・・」
最近は、「ストラティクスになれば・・」が合い言葉になってる。
>>427
ちょっと難しくしていないかな。
事情がないのなら固定優先順位にして、どちらか
のポートはいつでもアクセスできるようにして、
もう一つのポートにだけWAITを出した方が、設計
はｽｷｰﾘするよ。
APEX使って、外部CPUが8～30MHzなら>>428の
やり方がいいかな。APEX内部は50～60MHz普通
に出るでしょ。
ちょっと難しくしていないかな。
事情がないのなら固定優先順位にして、どちらか
のポートはいつでもアクセスできるようにして、
もう一つのポートにだけWAITを出した方が、設計
はｽｷｰﾘするよ。
APEX使って、外部CPUが8～30MHzなら>>428の
やり方がいいかな。APEX内部は50～60MHz普通
に出るでしょ。
> とりあえず左右どちらもチップセレクトが落ちたら、
全然違う話だけど、FPGA内部で負論理がきもち悪いの
俺だけ?。
リセット時は全部0クリア、内部は正論理で統一、外部の
負論理信号は入り口、出口で反転が好き。
リセット時にクリア、プリセットを混合させるよりも、リセット
時0で統一した方が、ちょっとだけ回路速くなるよ。
もともとFLEX、APEX内部は非同期クリアしかなくて、リセット
時のプリセットは、非同期クリアをエミュレートしてるからって
セミナーでいってた。
全然違う話だけど、FPGA内部で負論理がきもち悪いの
俺だけ?。
リセット時は全部0クリア、内部は正論理で統一、外部の
負論理信号は入り口、出口で反転が好き。
リセット時にクリア、プリセットを混合させるよりも、リセット
時0で統一した方が、ちょっとだけ回路速くなるよ。
もともとFLEX、APEX内部は非同期クリアしかなくて、リセット
時のプリセットは、非同期クリアをエミュレートしてるからって
セミナーでいってた。
ALTERAのツールの頭の悪いのは最近直ったのかな？
ここ２～３年使ってないもんで。
最後に使ったのがMAX+PLUSⅡ10.ｘ（忘れた）
どうなんでしょう。ほんとに。
ここ２～３年使ってないもんで。
最後に使ったのがMAX+PLUSⅡ10.ｘ（忘れた）
どうなんでしょう。ほんとに。
ALTERA用に書くときは、Reset、CLR関係はいつも
負論理にしている。
理由は忘れたけれど、昔MaxplusIIが6.0の頃に
覚えた習慣で、現在のVHDL設計の場合でもそうしてる。
AHDLだとステートマシンだけは正論理でリセットにする
ようなルールがあった気もする。
負論理にしている。
理由は忘れたけれど、昔MaxplusIIが6.0の頃に
覚えた習慣で、現在のVHDL設計の場合でもそうしてる。
AHDLだとステートマシンだけは正論理でリセットにする
ようなルールがあった気もする。
だってFPGなんて試作使うもんでしょ
435 ：闇2ちゃんねる：02/04/13 03:08 ID:ZUBnha+b
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436 ：阪神。。。：02/04/13 07:25 ID:cdrL5gUj
437 ：名無しさん＠１周年：02/04/13 08:24 ID:SJmVguz1
品質のことを考えたら使わんわな
438 ：某FY：02/04/13 09:59 ID:zJZPb8wH
>>434
それ、頭固いかも。
それ、頭固いかも。
439 ：某FY：02/04/13 10:01 ID:zJZPb8wH
440 ：某FY：02/04/13 10:14 ID:zJZPb8wH
>>431
いや、FLEX10kやAPEXはプリセットとリセット、どっちもあると思いますよ。
FLEX6Kあたりが、プリセットが無くて、リセットしかない。
いずれにしても、不論理のピンだったと思います。だから、6Kなんかは、
非同期プリセットを実現しようとすると、非同期リセットピンに信号を入力
して、レジスタの出力を反転する。
だけど、これって、10KやAPEXなんかでも、ゲート数を減らすために
フィッティングツールが勝手にやるんですよね。非同期リセットを非同期
プリセットにしてしまうこともあります。
で、デバイスコンフィグレーション後の論理はどうなるのという問題。
ま、コンフィグレーション完了したとき、外部入力でリセット入れちゃえば
良いんですけど、それまでどうなるの?と。リセットはいるまで、非同期
入力による結果の論理を変更されたレジスタは、外部リセットはいるま
で意図しない論理が出てしまうんですわ。
コンパイル時のロジックオプションで、そのエミュレーションを切ることが
できるんと思ったですけど、つい忘れちゃうことがあるすよね。
いや、FLEX10kやAPEXはプリセットとリセット、どっちもあると思いますよ。
FLEX6Kあたりが、プリセットが無くて、リセットしかない。
いずれにしても、不論理のピンだったと思います。だから、6Kなんかは、
非同期プリセットを実現しようとすると、非同期リセットピンに信号を入力
して、レジスタの出力を反転する。
だけど、これって、10KやAPEXなんかでも、ゲート数を減らすために
フィッティングツールが勝手にやるんですよね。非同期リセットを非同期
プリセットにしてしまうこともあります。
で、デバイスコンフィグレーション後の論理はどうなるのという問題。
ま、コンフィグレーション完了したとき、外部入力でリセット入れちゃえば
良いんですけど、それまでどうなるの?と。リセットはいるまで、非同期
入力による結果の論理を変更されたレジスタは、外部リセットはいるま
で意図しない論理が出てしまうんですわ。
コンパイル時のロジックオプションで、そのエミュレーションを切ることが
できるんと思ったですけど、つい忘れちゃうことがあるすよね。
441 ：名無しさん＠１周年：02/04/13 12:42 ID:SJmVguz1
442 ：某FY：02/04/13 14:53 ID:zJZPb8wH
>>441
ちょっと興味がありまして、質問君しますけど、、、
>品質のことを考えたら使わんわな
>デバイスそのものの質をいっているんだがな
これの「主語」はなんでしょうか。
ALTERAの石のこと？PLD/FPGA一般のこと？
ここで問題にしている「品質」というのは、なんの品質のこと？
「主語」の「品質」の悪さゆえに、替わりに使用している
「デバイス」とはなんのこと？
是非、お答えいただきたい。
ちょっと興味がありまして、質問君しますけど、、、
>品質のことを考えたら使わんわな
>デバイスそのものの質をいっているんだがな
これの「主語」はなんでしょうか。
ALTERAの石のこと？PLD/FPGA一般のこと？
ここで問題にしている「品質」というのは、なんの品質のこと？
「主語」の「品質」の悪さゆえに、替わりに使用している
「デバイス」とはなんのこと？
是非、お答えいただきたい。
>>441
気になったのでセミナーの資料で調べた。
APEX,FLEX10K,FLEX6K、全て非同期クリア(リセット)は存在する。
APEXとFLEX6Kは、非同期プリセットがエミュレート。
というわけで431で書いたことは、正確ではないです。
気になったのでセミナーの資料で調べた。
APEX,FLEX10K,FLEX6K、全て非同期クリア(リセット)は存在する。
APEXとFLEX6Kは、非同期プリセットがエミュレート。
というわけで431で書いたことは、正確ではないです。
>>434
安いPLDはそのまま商品に組み込まれる。
一番メジャーなところでクリエだな。
高いPLDは、ASICの試作用途としての使い道が多いけど、
試作オンリーと言うことはない。高性能な組み込みボードで
トータル100枚くらいしか作らないようなボードは、そのまま
PLD乗せるよ。
大規模デバイスががんがんリリースされている中、QFP240ピン
のデバイスも結構売れている。こういうのは、そのまま最終
製品まで行っていると思われ。
安いPLDはそのまま商品に組み込まれる。
一番メジャーなところでクリエだな。
高いPLDは、ASICの試作用途としての使い道が多いけど、
試作オンリーと言うことはない。高性能な組み込みボードで
トータル100枚くらいしか作らないようなボードは、そのまま
PLD乗せるよ。
大規模デバイスががんがんリリースされている中、QFP240ピン
のデバイスも結構売れている。こういうのは、そのまま最終
製品まで行っていると思われ。
445 ：名無しさん＠１周年：02/04/13 22:09 ID:nJybI1lZ
446 ：茨城方面：02/04/14 11:36 ID:2V0dxv6W
>>434
煽りなのか，ASICでトラブルが起きたことが無く本心で言っているのか...
ゲートアレイやスタセルの「デバイス自体の製造品質」がFPGAよりも
優れているとは，到底思えんが．0.18um低電圧プロセスはむしろ信頼性が
あると思われ．使い方や注意点が多くなってきたと同時に，それをサポート
する人間の質が向上していないから「品質が悪い」とおもえるんではないかい？
それか，過去FPGAで痛い目会ったとか．
「数年前のトラブルで，もう使わない！」なんていうことを若いやつにした
ためるつもりだろうが，よく言うやつに出会う．
だったら，ぜひ，お願い．本当に使わないでほしい．FPGA排除してくれ．
どうせそんな製品は競争力が無くて売れなく，そうすればおれたちの
製品が売れるから（ｗ
ちなみに，うちの３６インチワイドTVやDVDにはスパ２が使われている
らしい．S●MY製だ．あとHDDレコードビデオとか．
そか，クリエにも入っているのか．いいこと聞いた．ﾒﾓﾒﾓ...
煽りなのか，ASICでトラブルが起きたことが無く本心で言っているのか...
ゲートアレイやスタセルの「デバイス自体の製造品質」がFPGAよりも
優れているとは，到底思えんが．0.18um低電圧プロセスはむしろ信頼性が
あると思われ．使い方や注意点が多くなってきたと同時に，それをサポート
する人間の質が向上していないから「品質が悪い」とおもえるんではないかい？
それか，過去FPGAで痛い目会ったとか．
「数年前のトラブルで，もう使わない！」なんていうことを若いやつにした
ためるつもりだろうが，よく言うやつに出会う．
だったら，ぜひ，お願い．本当に使わないでほしい．FPGA排除してくれ．
どうせそんな製品は競争力が無くて売れなく，そうすればおれたちの
製品が売れるから（ｗ
ちなみに，うちの３６インチワイドTVやDVDにはスパ２が使われている
らしい．S●MY製だ．あとHDDレコードビデオとか．
そか，クリエにも入っているのか．いいこと聞いた．ﾒﾓﾒﾓ...
447 ：名無しさん＠１周年：02/04/14 18:42 ID:FUBh2WLd
DPRAMさらにその後。
>>428>>430>>445
今使っているクロックはCPUと同じくらいのクロックなので、シングルポートのRAMを無理矢理デュアルポートに見せかける関係上、
WAITが発生してしまいそうです。しかし、できれば極力WAITは出したくないので、クロックを上げてしまおうかと思ってます。
クロックを上げたら、あとは、CPUのクロックの２倍以上のクロックで外部CPUの制御信号をサンプリングして捉え、
外部CPUの出す/WRや/RD信号の代わりにステートマシンでEABのRAMに信号を与えていこうと考えてます。
>>428>>430>>445
今使っているクロックはCPUと同じくらいのクロックなので、シングルポートのRAMを無理矢理デュアルポートに見せかける関係上、
WAITが発生してしまいそうです。しかし、できれば極力WAITは出したくないので、クロックを上げてしまおうかと思ってます。
クロックを上げたら、あとは、CPUのクロックの２倍以上のクロックで外部CPUの制御信号をサンプリングして捉え、
外部CPUの出す/WRや/RD信号の代わりにステートマシンでEABのRAMに信号を与えていこうと考えてます。
448 ：茨城方面：02/04/15 05:07 ID:eaGhGN2w
8時Meetingのため朝出社！
>>447 さん
４３０番さんがおっしゃっているまさにそのやり方が倍クロックをいれるというヤツですわ
＞外部CPUの出す/WRや/RD信号の代わりにステートマシンでEABのRAMに信号を与えていこうと考えてます。
これでAPEX-600Eでおよそ８０メガヘルツあたりは出しているよ．バスクロックは４０メガね．
>>447 さん
４３０番さんがおっしゃっているまさにそのやり方が倍クロックをいれるというヤツですわ
＞外部CPUの出す/WRや/RD信号の代わりにステートマシンでEABのRAMに信号を与えていこうと考えてます。
これでAPEX-600Eでおよそ８０メガヘルツあたりは出しているよ．バスクロックは４０メガね．
ＦＰＧＡというのはシステム組むときに必要不可欠なもので、
ただしかし量産もしくはＰＫＧの制約が厳しいときは
試作のみで使うように思うんだけど。
ＦＰＧＡがいくら大規模になったってＣＳＰとかのＡＳＩＣには
かなわない。ただ、折れは試作しか作らないんで量産の現場は
よく知らない。（なんか言ってることヘンだな）
ただしかし量産もしくはＰＫＧの制約が厳しいときは
試作のみで使うように思うんだけど。
ＦＰＧＡがいくら大規模になったってＣＳＰとかのＡＳＩＣには
かなわない。ただ、折れは試作しか作らないんで量産の現場は
よく知らない。（なんか言ってることヘンだな）
451 ：名無しさん＠１周年：02/04/16 18:06 ID:zzdTjbH5
Leonardoで合成すると合成できるのに
QuartusIIで合成するとできない。
なぜだ～
QuartusIIで合成するとできない。
なぜだ～
453 ：名無しさん＠１周年：02/04/17 01:02 ID:lpn7WgyX
ついでだけど、レオナルドだと
レオナルド→EDIF→クォータス
ですよね？
で、いきなりクォータスでHDL入力すると、どうなるんでしょうか？
レオナルドでも、デバイス選択して、動作周波数が出るけど、
配置配線によって、動作周波数も変わるだろうし、
いまいち役割分担がわからないです。
レオナルド→EDIF→クォータス
ですよね？
で、いきなりクォータスでHDL入力すると、どうなるんでしょうか？
レオナルドでも、デバイス選択して、動作周波数が出るけど、
配置配線によって、動作周波数も変わるだろうし、
いまいち役割分担がわからないです。
>>451
もしかしてVerilogですか？
バグの可能性あり。
うちは2001_1d_45で、Xilinxに落とせませんでした。
(配置配線でエラー)
サポートにも確認済み。
LeonardoのVerを下げることで回避しました。
もしかしてVerilogですか？
バグの可能性あり。
うちは2001_1d_45で、Xilinxに落とせませんでした。
(配置配線でエラー)
サポートにも確認済み。
LeonardoのVerを下げることで回避しました。
あ～そうそうVer下げなくてもOptimizeEffortを1段階下げてもOKでした。
456 ：名無しさん＠１周年：02/04/18 05:35 ID:F7T4Lzrj
>>451
クオータス２内蔵のVHDLやVerilogコンパイラは腐ってるよ．
VHDLだと「 hogehoge <= ( others => '0' ) ;」がコンパイルできないとか
複数信号による出力バッファ制御がバグって，先頭の１行目のHi-Z制御しか
合成できないとか．
DB(31 downto 0) <= SDRAM_DB(31 downto 0) when MEMOE = '1' else
hoge_DB(31 downto 0) when hogeOE = '1' else
( others => 'Z' ) ;
ためしにコンパイルしてみな．２行目の合成がバグって，１行目だけしか合成
されない（Verilogの場合）か，なんとSDRAM_DBバスが出力オンリーになると
いうすばらしい結果を出すから．
すなおに，Leonard->EDIF->クオータスが安心してつかえる．
クオータス２内蔵のVHDLやVerilogコンパイラは腐ってるよ．
VHDLだと「 hogehoge <= ( others => '0' ) ;」がコンパイルできないとか
複数信号による出力バッファ制御がバグって，先頭の１行目のHi-Z制御しか
合成できないとか．
DB(31 downto 0) <= SDRAM_DB(31 downto 0) when MEMOE = '1' else
hoge_DB(31 downto 0) when hogeOE = '1' else
( others => 'Z' ) ;
ためしにコンパイルしてみな．２行目の合成がバグって，１行目だけしか合成
されない（Verilogの場合）か，なんとSDRAM_DBバスが出力オンリーになると
いうすばらしい結果を出すから．
すなおに，Leonard->EDIF->クオータスが安心してつかえる．
457 ：名無しさん＠１周年：02/04/18 09:32 ID:HhLpwzzM
459 ：ななしさん@厨房：02/04/18 09:59 ID:iFzoGAMi
シグナルタップって実用的に使えますか？
というかシグナルタップの機能でロジアナを作ることは可能ですか？
というかシグナルタップの機能でロジアナを作ることは可能ですか？
460 ：名無しさん＠１周年：02/04/18 12:23 ID:ur0ElLCe
もしも、クオータスの論理合成がまともだったとしたら、
サードパーティのツールで合成するのよりも何かメリットってあるの？
あとSimplifyって、どうよ？
サードパーティのツールで合成するのよりも何かメリットってあるの？
あとSimplifyって、どうよ？
>>459
アルテラ代理店と、うちの会社の情報では、
ほとんどのユーザーは使っていない。
30MHz程度の回路であれば、空きピンに信号を
出してデバッグする人が多いのでは。
60～100MHzとかいくと、空きピンに出すだけで
フィッターが根を上げるので、シグナルタップを
使う意味はあると思う。
アルテラ代理店と、うちの会社の情報では、
ほとんどのユーザーは使っていない。
30MHz程度の回路であれば、空きピンに信号を
出してデバッグする人が多いのでは。
60～100MHzとかいくと、空きピンに出すだけで
フィッターが根を上げるので、シグナルタップを
使う意味はあると思う。
測定する信号を変えると、また論理合成、フィッティングの
作業が入るので、そのままロジアナ感覚では使いにくい。
ジャンパーなどをとばさずとも、128本までの信号はみれるし、
内部の信号名がそのまま使えるので、便利だとは思う。
自分は今回の開発で使うつもりだったが、>>416に書いてある
通り、回路を間違えて使えない状況です。
使う機会があればレポートするYO！
作業が入るので、そのままロジアナ感覚では使いにくい。
ジャンパーなどをとばさずとも、128本までの信号はみれるし、
内部の信号名がそのまま使えるので、便利だとは思う。
自分は今回の開発で使うつもりだったが、>>416に書いてある
通り、回路を間違えて使えない状況です。
使う機会があればレポートするYO！
あと、ROM化した状態では使えないのも、ロジアナとの違い。
ROM化して、後工程に渡す人は注意。
ROM化して、後工程に渡す人は注意。
464 ：ななしさん＠厨房：02/04/18 14:11 ID:iFzoGAMi
465 ：49G：02/04/18 15:32 ID:ojnW3Fjb
>>464
ずいぶん昔、XILINXしかなかった頃、FPGAでロジアナ作ったらどう
かと思ったことがある。トリガ条件とかをそのつどFPGAに焼きこむ
ってね。
当時のツールの性能だと、とてもこんなことができるほど短時間で
回路が合成できなかった。でも、今なら部分の合成で済ませればひ
ょっとして可能性あるかも。でも、FPGAは入力のディレイが分かり
にくいので、精度の確保が困難かな。でも、ある条件が1000回出た
後の動きを観測したいって時にはこういうなの便利そうに思う。
という>>464さんと逆の発想の話でした。
ずいぶん昔、XILINXしかなかった頃、FPGAでロジアナ作ったらどう
かと思ったことがある。トリガ条件とかをそのつどFPGAに焼きこむ
ってね。
当時のツールの性能だと、とてもこんなことができるほど短時間で
回路が合成できなかった。でも、今なら部分の合成で済ませればひ
ょっとして可能性あるかも。でも、FPGAは入力のディレイが分かり
にくいので、精度の確保が困難かな。でも、ある条件が1000回出た
後の動きを観測したいって時にはこういうなの便利そうに思う。
という>>464さんと逆の発想の話でした。
>>465
HP電卓、ｶｺｲｲ!
>>464、465
FLEX10K辺りで気楽にできたら、楽しいよね。
当然、グリッチとかは取れないけど、ちょっとロジアナに
設定するには面倒な条件でトリガーかけれるしね。
最近のロジアナは結構複雑なトリガーをかけられる。
でも、たまにしか使わない機能だと、本当に設定が
あっているのかどうかが不安。
HP電卓、ｶｺｲｲ!
>>464、465
FLEX10K辺りで気楽にできたら、楽しいよね。
当然、グリッチとかは取れないけど、ちょっとロジアナに
設定するには面倒な条件でトリガーかけれるしね。
最近のロジアナは結構複雑なトリガーをかけられる。
でも、たまにしか使わない機能だと、本当に設定が
あっているのかどうかが不安。
ここで簡単なロジアナ作ってるよ。安い。
ttp://optimize.ath.cx/cusb/index.html
ttp://optimize.ath.cx/cusb/index.html
468 ：名無しさん＠１周年：02/04/20 02:00 ID:QGC8hiw6
FPGAはコンフィギュレーションが終わるとレジスタの値はゼロクリアされてしまうのですか？
だったら初期リセットはいらない？
だったら初期リセットはいらない？
469 ： ：02/04/20 02:07 ID:fEsdKGOc
あ、これはそう考えるべきで、と言う意味で、
そうなるってことじゃないんで、の。
そうなるってことじゃないんで、の。
>>453
手元にQuartusが無いので、メニューがうろ覚えだが、
サードパーティツールをLeonardo選び、その下のチェック
をオンにしておけばよい
フィッティングボタンを押すだけで、Quartusから自動で呼び出し
て下窓にコンソールのメッセージが流れて、合成→フィット→タイミング
まで連続して行える。
あくまでもリダイレクトしてくれるだけなので、プロジェクトに
登録するファイル（add 何たら・・・・ のところ）はLeonardoで理解できる
ファイルのみにする必要あり。
AHDLとかスケマ、シュミレーションファイルが混在するとダメ。
あとLevel1ならHDLはどっちか一種類のみだね。
手元にQuartusが無いので、メニューがうろ覚えだが、
サードパーティツールをLeonardo選び、その下のチェック
をオンにしておけばよい
フィッティングボタンを押すだけで、Quartusから自動で呼び出し
て下窓にコンソールのメッセージが流れて、合成→フィット→タイミング
まで連続して行える。
あくまでもリダイレクトしてくれるだけなので、プロジェクトに
登録するファイル（add 何たら・・・・ のところ）はLeonardoで理解できる
ファイルのみにする必要あり。
AHDLとかスケマ、シュミレーションファイルが混在するとダメ。
あとLevel1ならHDLはどっちか一種類のみだね。
472 ：（ﾄｰﾅﾒﾝﾄ繋がりで当スレ発見して拝見した。）：02/04/20 05:06 ID:etY+aLSC
（感想：なるほど…工学とは程遠い）
473 ：名無しさん＠１周年：02/04/26 17:44 ID:31TNE+3Z
SOPC Builder逝ってよし！
重すぎ・・・
重すぎ・・・
474 ：名無しさん＠１周年：02/04/27 00:33 ID:S4sRRzfq
>>473
SOPC Builder使うくらいなら、そこそこのＰＣは持ってるでしょう？
そもそも、アルテラも何十万ゲートの回路を設計するのだから、
ユーザー側にもある程度の開発環境を負担してもらうのはやむを得ないのでは？
まして、ツールはかなり安価なのだから・・・。
SOPC Builder使うくらいなら、そこそこのＰＣは持ってるでしょう？
そもそも、アルテラも何十万ゲートの回路を設計するのだから、
ユーザー側にもある程度の開発環境を負担してもらうのはやむを得ないのでは？
まして、ツールはかなり安価なのだから・・・。
475 ：名無しさん＠１周年：02/04/27 23:25 ID:sP28E3J9
エクスカリバー使っている人って居る？
476 ： ：02/04/28 00:27 ID:P2kpP7hV
結構な金額らしいから、購入しているところもある程度絞れて、
Aからすれば誰がｶｷｺしているかわかるかも（ｗ
Aからすれば誰がｶｷｺしているかわかるかも（ｗ
477 ：名無しさん＠１周年：02/04/29 22:22 ID:TuoeYUnG
>>477
俺じゃないけど勉強になるなぁありがとう。
俺じゃないけど勉強になるなぁありがとう。
479 ：名無しさん＠１周年：02/05/05 12:45 ID:CJyHMy3/
480 ：名無しさん＠１周年：02/05/06 00:52 ID:FTIlYC1B
↑
いまだにBaseline 9.6を使ってGDF+AHDLで設計してます。
QUATUSユーザの方にお聞きしたいのですがGDF+AHDLで書いた
ソースはQUATUSにインポートしてリコンパイル可能ですか？
QUATUSユーザの方にお聞きしたいのですがGDF+AHDLで書いた
ソースはQUATUSにインポートしてリコンパイル可能ですか？
482 ：名無しさん＠１周年：02/05/10 21:25 ID:9EMh8WAo
483 ：名無しさん＠１周年：02/05/11 20:25 ID:1WTqUkj7
484 ：sage：02/05/13 03:13 ID:Ip9hMRlx
俺はエディタが落ちることのほうがつらい‥
やぱり普通はWindowsでソース書いてるのかな。
でもModelSimの波形スクロールの遅さは耐えられん。
485 ：名無しさん＠１周年：02/05/13 03:33 ID:I2YKrmT8
486 ：481：02/05/14 16:12 ID:MmDM+Wwm
487 ：名無しさん＠１周年：02/05/15 23:56 ID:8MncSJoL
MAX3000AにMAX PLUS2とレオナルドで回路を作ってるんだけど、
No partition possible because logic cell ** requires too many inputs from PIA
というエラーが出て、フィッティングが止まってしまいます。
このエラーの意味と、対策について、どなたか教えてください。
（PIAというのも、いまひとつよくわかりません）
No partition possible because logic cell ** requires too many inputs from PIA
というエラーが出て、フィッティングが止まってしまいます。
このエラーの意味と、対策について、どなたか教えてください。
（PIAというのも、いまひとつよくわかりません）
488 ：名無しさん＠１周年：02/05/16 01:49 ID:HAoxtw/S
>No partition possible because logic cell ** requires too many inputs from PIA
プロダクトターム，つまり論理積項が，MAX3KAのPt入力数をオーバして入らないって事だな．
対策方法は，１段で作っていた論理回路を２段に分ける．これしかない．
もしくは，設計そのものを見直す．
＃だいたいPIAをオーバする入力論理って言うのはそうそうないぞ．
がんばれ．
プロダクトターム，つまり論理積項が，MAX3KAのPt入力数をオーバして入らないって事だな．
対策方法は，１段で作っていた論理回路を２段に分ける．これしかない．
もしくは，設計そのものを見直す．
＃だいたいPIAをオーバする入力論理って言うのはそうそうないぞ．
がんばれ．
489 ：ななしさん：02/05/18 01:54 ID:Ht+U2cQm
>>487
スピードに余裕があるならエラーが出てるあたりのロジックを一旦LCELL
通せばフィットするかも。高速回路だと後々問題出る可能性があるけど。
まあコンパイル通らないことには先に進めないので取り敢えず試してみて
ＯＫならタイミングアナライザで確認すべし。
スピードに余裕があるならエラーが出てるあたりのロジックを一旦LCELL
通せばフィットするかも。高速回路だと後々問題出る可能性があるけど。
まあコンパイル通らないことには先に進めないので取り敢えず試してみて
ＯＫならタイミングアナライザで確認すべし。
490 ：名無しさん＠１周年：02/05/18 13:30 ID:CTeo4oFG
>>487
メニューのAssign=>Global Project Logic Synthesisの中の
Multi Level Synthesis for MAX3000/5000/7000 devicesにチェックは入ってる？
MaxPlusIIのデフォルトでは、MAX3000にはチェックが入ってないよ。
Shareable Expandersがどうこうというエラーメッセージが出てきて
配置配線ができなかったときに、このチェックを入れたら通るようになったんで、
とりあえず試してみそ。
フィットできなかったときは
メニューのAssign=>Global Project Logic Synthesisの中の
Multi Level Synthesis for MAX3000/5000/7000 devicesにチェックは入ってる？
MaxPlusIIのデフォルトでは、MAX3000にはチェックが入ってないよ。
Shareable Expandersがどうこうというエラーメッセージが出てきて
配置配線ができなかったときに、このチェックを入れたら通るようになったんで、
とりあえず試してみそ。
フィットできなかったときは
491 ：名無しさん＠１周年：02/05/18 13:42 ID:CTeo4oFG
（つづき）
フィットできなかったときは、回路を書き直すのが手間なら
ツールに助けを求めてみよう。
フィットできなかったときは、回路を書き直すのが手間なら
ツールに助けを求めてみよう。
492 ：ななしさん：02/05/23 10:22 ID:eIawFeVm
BaselineでFLEX10K30の回路をコンパイルしていますが、使用効率が
90%超えてくるとPen3 1GHzでもコンパイルに数分かかることがあります。
Quartusの場合はもっとかかりますか？それともBaselineより速い？
でも昔XILINXでもっと回路規模の小さいものがコンパイルに20時間くらい
かかって結局配線できなかったときには正直頭にきた。
90%超えてくるとPen3 1GHzでもコンパイルに数分かかることがあります。
Quartusの場合はもっとかかりますか？それともBaselineより速い？
でも昔XILINXでもっと回路規模の小さいものがコンパイルに20時間くらい
かかって結局配線できなかったときには正直頭にきた。
>492
> でも昔XILINXでもっと回路規模の小さいものがコンパイルに20時間くらい
> かかって結局配線できなかったときには正直頭にきた。
XC3000をDX-33MHzで配置配線やったら、1日たって
「できませんでした」
と通知され途方にくれた事があった。<10年前
> でも昔XILINXでもっと回路規模の小さいものがコンパイルに20時間くらい
> かかって結局配線できなかったときには正直頭にきた。
XC3000をDX-33MHzで配置配線やったら、1日たって
「できませんでした」
と通知され途方にくれた事があった。<10年前
494 ：名無しさん＠１周年：02/05/25 01:06 ID:0s5I3RZF
>>492
＞Quartusの場合はもっとかかりますか？それともBaselineより速い？
同じ環境で使用してないからわからないが、Baselineでも配置配線には
with Quartus Technologyみたいなメッセージが出てくるから
おそらく同じ。
＞Quartusの場合はもっとかかりますか？それともBaselineより速い？
同じ環境で使用してないからわからないが、Baselineでも配置配線には
with Quartus Technologyみたいなメッセージが出てくるから
おそらく同じ。
APEXのPLLで不具合があるんだけど、誰か情報知りませんか。
現象は、PLLを使用して1.5倍～2倍にすると、PLLの出力が
おかしくなります。電流を十分吸い込めていないようで、0Vまで
下がらず1VくらいでまたHに戻ってしまいます。
石は
400E-1x BGA652 動かない
1500E-1x BGA652 動かない
600E-1x FBGA672 動く
400E-1x FBGA1020 動く
動かなくなるのは出力が60MHzを越えたくらいからで、
50MHz程度であれば、普通に動きます。
負荷は、試験のためにPLLの出力を同一FPGAの入力ピン
につないでいます。
あとは、源振が50MHzと30MHzで動作が変わったり、OSCの
出力を直接つないだときと、ｸﾛｯｸﾄﾞﾗｲﾊﾞをかましたときで
動きが変わります。(ｸﾛｯｸﾄﾞﾗｲﾊﾞをつけると動いていた物が
ﾀﾞﾒになったり、その逆、また源振との組み合わせで変わったり
します)。電源系は、安定しています。
ただいま、アルテラ、代理店に確認していますが、特に情報は
ありません。
なにか情報ありましたら、よろしくお願いします。
現象は、PLLを使用して1.5倍～2倍にすると、PLLの出力が
おかしくなります。電流を十分吸い込めていないようで、0Vまで
下がらず1VくらいでまたHに戻ってしまいます。
石は
400E-1x BGA652 動かない
1500E-1x BGA652 動かない
600E-1x FBGA672 動く
400E-1x FBGA1020 動く
動かなくなるのは出力が60MHzを越えたくらいからで、
50MHz程度であれば、普通に動きます。
負荷は、試験のためにPLLの出力を同一FPGAの入力ピン
につないでいます。
あとは、源振が50MHzと30MHzで動作が変わったり、OSCの
出力を直接つないだときと、ｸﾛｯｸﾄﾞﾗｲﾊﾞをかましたときで
動きが変わります。(ｸﾛｯｸﾄﾞﾗｲﾊﾞをつけると動いていた物が
ﾀﾞﾒになったり、その逆、また源振との組み合わせで変わったり
します)。電源系は、安定しています。
ただいま、アルテラ、代理店に確認していますが、特に情報は
ありません。
なにか情報ありましたら、よろしくお願いします。
496 ：名無しさん＠１周年：02/05/25 15:06 ID:i/WE9TPl
>>495
もっと高速で使ってるけどあまり問題出た事無いけどなぁ。
PLLの電源処理間違ってない？
若しくは、非常に小さい値でPUしてるとか・・・。
GNDのバウンスとかも疑わしいので、4Gサンプルのオシロと
FETプローブでGND-GND間を見てみそ。
もっと高速で使ってるけどあまり問題出た事無いけどなぁ。
PLLの電源処理間違ってない？
若しくは、非常に小さい値でPUしてるとか・・・。
GNDのバウンスとかも疑わしいので、4Gサンプルのオシロと
FETプローブでGND-GND間を見てみそ。
497 ：名無しさん＠１周年：02/05/26 17:00 ID:y3Oyen9u
ＨＤＬでＬＣＥＬＬって指定できるの？
て言うか、ＬＣＥＬＬの役目がわからん。。。
て言うか、ＬＣＥＬＬの役目がわからん。。。
498 ：名無しさん＠１周年：02/05/26 17:51 ID:kTYYOL4+
PLLの件、解決しました。
PLLの出力ピンで、スロースルーレートがONになっていました。
->だから、クロックを上げると吸い込めない。
思いっきり、ALTERA疑ってたよ。これから謝らなきゃ。
PLLの出力ピンで、スロースルーレートがONになっていました。
->だから、クロックを上げると吸い込めない。
思いっきり、ALTERA疑ってたよ。これから謝らなきゃ。
502 ：名無しさん＠１周年：02/05/28 00:53 ID:77XOdXAo
>>501
オシロで波形観測したらすぐわかったというレベルだったのかな？
でも100MHz程度でそれもないとおもうが．
負荷も大きいんじゃないかな？
うちはSDRAMｘ４個を133メガヘルツで駆動してPLLにフィードバックを
入れているけれど，それでも問題ないよ（20pF）．
SlewRateはデフォルトだから，ONだとおもうし．
オシロで波形観測したらすぐわかったというレベルだったのかな？
でも100MHz程度でそれもないとおもうが．
負荷も大きいんじゃないかな？
うちはSDRAMｘ４個を133メガヘルツで駆動してPLLにフィードバックを
入れているけれど，それでも問題ないよ（20pF）．
SlewRateはデフォルトだから，ONだとおもうし．
>>502
いや、3日くらい悩んだ。(俺じゃないけど)
PLLと普通の電源を分けていたから、そこで電位差が発生してる、
もしくは電流が十分に流れていないと思いこんでた。
スルーレートはデフォでOFFだよ。ONにすると50MHzくらいから
波形がなまる。
いや、3日くらい悩んだ。(俺じゃないけど)
PLLと普通の電源を分けていたから、そこで電位差が発生してる、
もしくは電流が十分に流れていないと思いこんでた。
スルーレートはデフォでOFFだよ。ONにすると50MHzくらいから
波形がなまる。
それよりもAPEXで133MHzで動かすのがすごい！。
俺は100MHzが限界だ。CSのデコードが辛かった。
P-termとLUTで回路を分けたりしてるけど、他にも
コツある？
俺は100MHzが限界だ。CSのデコードが辛かった。
P-termとLUTで回路を分けたりしてるけど、他にも
コツある？
505 ：名無しさん＠１周年：02/05/28 15:41 ID:77XOdXAo
>>503
そのままの配置配線じゃないけれどね．
完全パイプライン，かつ階層ブロックごとにエリア配置指定してやるとここまでは
行く．クオータス２のフロアプランナは本当に出来がいい．めちゃくちゃ簡単に
できて，その効果は絶大．
AでもXでもメーカやディスティはコンストレイン指定をすれば・・・なんて
いうんだけれど，そんな面倒なことはいやだから．
＃とくにXのUCFファイルはさらに分からない．
このあたりのことはDWMに書いてあるから，参考にしたらいいとおもいまっせ．
画像向けのシステムだから，レイテンシは１０クロック掛かっても，スループットさえ
１クロックででてくればいいから，こういう技が使えるとおもう．
そのままの配置配線じゃないけれどね．
完全パイプライン，かつ階層ブロックごとにエリア配置指定してやるとここまでは
行く．クオータス２のフロアプランナは本当に出来がいい．めちゃくちゃ簡単に
できて，その効果は絶大．
AでもXでもメーカやディスティはコンストレイン指定をすれば・・・なんて
いうんだけれど，そんな面倒なことはいやだから．
＃とくにXのUCFファイルはさらに分からない．
このあたりのことはDWMに書いてあるから，参考にしたらいいとおもいまっせ．
画像向けのシステムだから，レイテンシは１０クロック掛かっても，スループットさえ
１クロックででてくればいいから，こういう技が使えるとおもう．
506 ：名無しさん＠１周年：02/05/31 01:39 ID:cVh2Kzjc
ALTERAは何でFLEXシリーズから上も全部CPLDというのでしょうか？
あれはFPGAじゃないんですか？
あれはFPGAじゃないんですか？
507 ：名無しさん＠１周年：02/05/31 01:56 ID:NPmMpsfn
>>504
ラッチアウトでないとかなりつらいと思うよ。
ラッチアウトでないとかなりつらいと思うよ。
>>505
フロアプランナか～。
あまり使いたくないんで敬遠していたけど、
今度やってみるよ。
>>507
やばい、知らない言葉だ。ラッチアウトって何ですか。
組み合わせ出力のまま出しちゃうことかな。
フロアプランナか～。
あまり使いたくないんで敬遠していたけど、
今度やってみるよ。
>>507
やばい、知らない言葉だ。ラッチアウトって何ですか。
組み合わせ出力のまま出しちゃうことかな。
509 ：名無しさん＠１周年：02/05/31 11:43 ID:NPmMpsfn
>>508
FFの出力をそのままピンにアウトする方法だろ。
FFの出力をそのままピンにアウトする方法だろ。
510 ：ななし：02/05/31 19:47 ID:4pU0NTiy
ラッチをFFと区別する場合、
「ふりちょく」
という言葉を使う人が居た。フリップフロップ直接出力を
縮めたんだろうな。
「ふりちょく」
という言葉を使う人が居た。フリップフロップ直接出力を
縮めたんだろうな。
511 ：名無しさん＠１周年：02/06/01 00:48 ID:1BSi8F8Q
512 ：名無しさん＠１周年：02/06/01 01:46 ID:Tjo3JtKg
その通りだよね。
ラッチはこれこれでフリップフロップはこれこれだと定義を
決めつけて人に押しつけるアフォがいるけど問いつめると
根拠は何も無い。あるいはトラ欺だったりするんだなこれが。
ラッチはこれこれでフリップフロップはこれこれだと定義を
決めつけて人に押しつけるアフォがいるけど問いつめると
根拠は何も無い。あるいはトラ欺だったりするんだなこれが。
513 ：名無しさん＠１周年：02/06/01 02:26 ID:1BSi8F8Q
>>512
トラ技は、2chと同じように「嘘を嘘と見抜けない人」お断りだからね。（ｗ
ライターによっては良いことを解りやすく書いている事もあるから
読みこなす力も必要と思うよ。 トラ技＝悪では無いよね。
トラ技は、2chと同じように「嘘を嘘と見抜けない人」お断りだからね。（ｗ
ライターによっては良いことを解りやすく書いている事もあるから
読みこなす力も必要と思うよ。 トラ技＝悪では無いよね。
とら偽≠良いことを解りやすく書いている
とら偽≧極悪
とら偽≒老害
とら偽＝企業広告+ﾆﾌﾃｨの残党
とら偽≧極悪
とら偽≒老害
とら偽＝企業広告+ﾆﾌﾃｨの残党
515 ：名無しさん＠１周年：02/06/01 04:42 ID:1ssacrm2
押しつけじゃなくて、ラッチとFFは違うだろ。
517 ：名無しさん＠１周年：02/06/01 12:53 ID:Lak4QObm
>>512みたいなのも回路設計やってたら
こ・・・コワイ
こ・・・コワイ
518 ：名無しさん＠１周年：02/06/01 13:08 ID:MR0FUq0y
>>516
スマンどう違うのか説明してくれ。
スマンどう違うのか説明してくれ。
G信号などで、出力を保持するのがラッチ(latch)。
これはクロックは関係ない。
ラッチを2段並べて、クロックに同期して入出力が
できるのがフリップフロップ。全段と後段のラッチが
どたばたするから、フリップフロップだ。
データをFFに取り込むことを「データをラッチする」と
呼ぶのはまだ我慢できるが、FFの出力を「ラッチの出力」
と呼ぶのは違和感がある。
これはクロックは関係ない。
ラッチを2段並べて、クロックに同期して入出力が
できるのがフリップフロップ。全段と後段のラッチが
どたばたするから、フリップフロップだ。
データをFFに取り込むことを「データをラッチする」と
呼ぶのはまだ我慢できるが、FFの出力を「ラッチの出力」
と呼ぶのは違和感がある。
520 ：名無しさん＠１周年：02/06/01 14:10 ID:XVEs45t3
FPGAの中の設計だけやってれば、FFの仕組みとか
理解しなくてもいいのかもしれない。
でも仕組みがわかってないと、CLKのデューティー比
が50%が望ましい理由とか説明できないよね。
あと、論理合成ツールが警告を出すときに、「ラッチが
生成されています」とは出すけど、「FFが生成されて
います」とは言わない。
区別してるのはCQ出版だけじゃないと思われ。
理解しなくてもいいのかもしれない。
でも仕組みがわかってないと、CLKのデューティー比
が50%が望ましい理由とか説明できないよね。
あと、論理合成ツールが警告を出すときに、「ラッチが
生成されています」とは出すけど、「FFが生成されて
います」とは言わない。
区別してるのはCQ出版だけじゃないと思われ。
524 ：名無しさん＠１周年：02/06/01 17:55 ID:3ECzlIdh
それ全然まちがいだそうだ。>523,>519
525 ：515：02/06/01 18:30 ID:1ssacrm2
>>524さん
いや，519の書いている
＞ラッチを2段並べて、クロックに同期して入出力が
＞できるのがフリップフロップ。全段と後段のラッチが
＞どたばたするから、フリップフロップだ。
は，マスタスレーブ形のD-F/Fで，スタセルやフルカスタムのシリコン
レベルの話では正解だとおもうが（当方，フランスにてフルカスの設計
経験有り）．
RS-FFは動作的にはフリップフロップであるが，ゲート信号による
排他制御だから，そういう面では「ラッチ」であるとかんがえているし
それでシリコンを作っていたが．
できれば「全然まちがいだそうだ」の根拠を出してくれないか．
この議論に関して言えば，おれは５１２が間違っていて，519は
正しいと信じているので．
いや，519の書いている
＞ラッチを2段並べて、クロックに同期して入出力が
＞できるのがフリップフロップ。全段と後段のラッチが
＞どたばたするから、フリップフロップだ。
は，マスタスレーブ形のD-F/Fで，スタセルやフルカスタムのシリコン
レベルの話では正解だとおもうが（当方，フランスにてフルカスの設計
経験有り）．
RS-FFは動作的にはフリップフロップであるが，ゲート信号による
排他制御だから，そういう面では「ラッチ」であるとかんがえているし
それでシリコンを作っていたが．
できれば「全然まちがいだそうだ」の根拠を出してくれないか．
この議論に関して言えば，おれは５１２が間違っていて，519は
正しいと信じているので．
ラッチって，狭義ではトランスペアレントラッチを指すし，広義ではフリップ
フロップも含めた記憶回路全般を指すと思う（さすがにメモリは違うけど）．
どっちの使われ方もされてて，広義の方が絶対間違いってこともないが（間違いと言い出した
のはＫばやし本のような気がするが），混乱を招くのもまた事実だと思う．
漏れは狭義の方の使い方をしてるけどね．だから人に話すときはラッチという言葉は
使わずに，フリップフロップとトランスペアレントラッチで区別してるよ．RSはそのとおり
RSフリップフロップと言えば混同しないし．
フロップも含めた記憶回路全般を指すと思う（さすがにメモリは違うけど）．
どっちの使われ方もされてて，広義の方が絶対間違いってこともないが（間違いと言い出した
のはＫばやし本のような気がするが），混乱を招くのもまた事実だと思う．
漏れは狭義の方の使い方をしてるけどね．だから人に話すときはラッチという言葉は
使わずに，フリップフロップとトランスペアレントラッチで区別してるよ．RSはそのとおり
RSフリップフロップと言えば混同しないし．
今手元のASICセルライブラリ見たら，"latch"のカテゴリーがあって，
その中に"edge triggered D-FF"や"level sensitive D-latch"などがあるね．
今手元にマニュアルがないので証拠を出せないけど，FPGAでもTTLでも同じだと思う．
だから，やっぱり広義の意味合いと狭義の意味合いがあるんで，混乱するときは修飾語を
つけたほうがいいと思うよ．
その中に"edge triggered D-FF"や"level sensitive D-latch"などがあるね．
今手元にマニュアルがないので証拠を出せないけど，FPGAでもTTLでも同じだと思う．
だから，やっぱり広義の意味合いと狭義の意味合いがあるんで，混乱するときは修飾語を
つけたほうがいいと思うよ．
528 ：名無しさん＠１周年：02/06/02 08:47 ID:JD5VcuEi
どっちにしろ、明確な決めごとは無いんじゃないかな？
職場でも転職してきた人がそれぞれの会社で使っていた
と思われるいろんな用語を使ってるし。
職場でも転職してきた人がそれぞれの会社で使っていた
と思われるいろんな用語を使ってるし。
529 ：515：02/06/02 12:09 ID:QDUuBs/K
>>528
言葉としては明確な決め事はなくとも，５１２が言ったように動作的にも
「あいまい」なんてことはないだろ．
「ラッチ」＝保持回路って言う意味で，「レジスタ」「ラッチ」「Ｆ／Ｆ」を区別せず
話の中で使うことはあるから，それはわかる．
でも，ゲート信号の「レベル」で保持するのか，「エッジ」で保持するのかで
動作は違うんだからと>>512におれはあえて言っておくよ．
間違っているんだったら，指摘してくれ．正しければ本案件終了だよ．
（まったく，なんでこんな中1の科学レベルの話でスレが伸びるんだ？）
言葉としては明確な決め事はなくとも，５１２が言ったように動作的にも
「あいまい」なんてことはないだろ．
「ラッチ」＝保持回路って言う意味で，「レジスタ」「ラッチ」「Ｆ／Ｆ」を区別せず
話の中で使うことはあるから，それはわかる．
でも，ゲート信号の「レベル」で保持するのか，「エッジ」で保持するのかで
動作は違うんだからと>>512におれはあえて言っておくよ．
間違っているんだったら，指摘してくれ．正しければ本案件終了だよ．
（まったく，なんでこんな中1の科学レベルの話でスレが伸びるんだ？）
530 ：名無しさん＠１周年：02/06/02 15:59 ID:Ko0Ofpq1
webpackでvhdlを使い回路を記述したのですが
その記述から回路図を表示させる(コンパイル？）ことはできるのでしょうか？
教えて欲しいのですが…
その記述から回路図を表示させる(コンパイル？）ことはできるのでしょうか？
教えて欲しいのですが…
532 ：VHDL初心者：02/06/03 00:43 ID:MQCLB2lF
>>531
私も全体は回路図で、ブロック（部品）単位の動作記述のみVHDLでやっています。
先にVHDLモジュールを作成しておき、メニューの「Create schematic symbol」
クリックで自動作成されるようですよ。
最初は単に入出力さえ設定すればいいみたいです。中味（ソース）の編集は随時可能で
変更後（ピン数、名称とか）、再びクリック。形状を編集したければ、回路図エディタの
編集メニューの「symbol」でご自由に。ある程度固まったらライブラリへ移動。
回路図エディタに戻るたびに変更を反映するか聞いてきて、なかなか親切です。
今は自分好みの部品をせっせと増やしています。
やはりTTLの組合せでガタガタやってきた世代は回路図から離れられん。
これが自分の限界かも。
あと、ライブラリ中のTTLのVHDLソースは参考になりますね。
私も全体は回路図で、ブロック（部品）単位の動作記述のみVHDLでやっています。
先にVHDLモジュールを作成しておき、メニューの「Create schematic symbol」
クリックで自動作成されるようですよ。
最初は単に入出力さえ設定すればいいみたいです。中味（ソース）の編集は随時可能で
変更後（ピン数、名称とか）、再びクリック。形状を編集したければ、回路図エディタの
編集メニューの「symbol」でご自由に。ある程度固まったらライブラリへ移動。
回路図エディタに戻るたびに変更を反映するか聞いてきて、なかなか親切です。
今は自分好みの部品をせっせと増やしています。
やはりTTLの組合せでガタガタやってきた世代は回路図から離れられん。
これが自分の限界かも。
あと、ライブラリ中のTTLのVHDLソースは参考になりますね。
534 ：名無しさん＠１周年：02/06/03 15:05 ID:3t2o7vwF
漏れはLOADかな？ まあ年取ったって事で。（ｗ
535 ：名無しさん＠１周年：02/06/03 18:35 ID:fRNpdmeT
537 ：VHDL初心者：02/06/03 23:55 ID:XYSNtxNs
538 ：名無しさん＠１周年：02/06/04 00:19 ID:LViH55Ka
いろんな回路を組んだけど、非同期職人以外の完全同期回路を目指すと
Dラッチはタブーで、そういう記述もご法度になる
Dラッチはタブーで、そういう記述もご法度になる
539 ：名無しさん＠１周年：02/06/04 00:49 ID:7DrqVYsY
540 ：名無しさん＠１周年：02/06/04 00:56 ID:7DrqVYsY
>>538
ごめん書き忘れ。
VHDLを主に使ってるけど同期回路の記述に慣れると
非同期回路を書くのが非常にいやになりませんか？
導入した当初は回路動作のイベントを、クロックの
立ち上がり一つに集約出来たりするのが画期的だと
思って感動したけど、どうしても非同期で組む必要が
出てきたとき逆に面倒臭くてしょうがなくて・・・。
ごめん書き忘れ。
VHDLを主に使ってるけど同期回路の記述に慣れると
非同期回路を書くのが非常にいやになりませんか？
導入した当初は回路動作のイベントを、クロックの
立ち上がり一つに集約出来たりするのが画期的だと
思って感動したけど、どうしても非同期で組む必要が
出てきたとき逆に面倒臭くてしょうがなくて・・・。
542 ：ｲﾝｹﾞﾝ：02/06/05 10:17 ID:NBYyWUNl
XilinxのWebpackについているシミュレータについてなんですけど
今作ってるVHDLに入力クロックが3個あるんですけど、これをシミュレーションで
別々の周波数にしたいのですがうまくいきません
Webpackのバージョンは4.2WP0.xです
だれか教えてください
今作ってるVHDLに入力クロックが3個あるんですけど、これをシミュレーションで
別々の周波数にしたいのですがうまくいきません
Webpackのバージョンは4.2WP0.xです
だれか教えてください
543 ：名無しさん＠１周年：02/06/06 12:06 ID:Pk++S6ZP
Xilinx Webpack4.2 の回路図エディタで作った回路を
HDL記述に変換することはできるのでしょうか？
初心者的な質問で申し訳ないです。
HDL記述に変換することはできるのでしょうか？
初心者的な質問で申し訳ないです。
544 ：515：02/06/06 23:57 ID:ltOMoz79
つまらん（失礼）質問は無視しておいて・・・
今度IBM，XILINXとWindRiver共催の開発セミナがあるっていうんだけれど
動いているVirtex-II/Proの紹介とか，Rocket-I/Oの紹介をするんだそうで
うちの代理店さんから「ぜひみにきてくれ」という電話連絡には，もう
マルチまがい商法のテレアポなみに怖い^h^h^h^h「意気込み」を感じた．
とくに，PowerPCが本当に動いているところのデモンストレーションは
かなり期待できるとのことだよ．
今度IBM，XILINXとWindRiver共催の開発セミナがあるっていうんだけれど
動いているVirtex-II/Proの紹介とか，Rocket-I/Oの紹介をするんだそうで
うちの代理店さんから「ぜひみにきてくれ」という電話連絡には，もう
マルチまがい商法のテレアポなみに怖い^h^h^h^h「意気込み」を感じた．
とくに，PowerPCが本当に動いているところのデモンストレーションは
かなり期待できるとのことだよ．
シロートの疑問で失礼。
最近は一般向け用の高速なブロードバンドルータって主にPowerPCかARMみたいだけど
PPC vs ARM → XILINX vs ALTERA
って構図なのでしょうか
そこまでの処理能力はない？
最近は一般向け用の高速なブロードバンドルータって主にPowerPCかARMみたいだけど
PPC vs ARM → XILINX vs ALTERA
って構図なのでしょうか
そこまでの処理能力はない？
546 ：515：02/06/07 18:20 ID:33NE7eiU
>>545
ALTERAのはつかってみたことがあるけれど，そういうものでは無さそうだったよ
XILINXのPPCもそれほどすごく高性能なコアが内蔵されているわけではないし．
４つPPCコアをいれたものが果たして何に使えるのだろうかは疑問であるが．．．
ALTERAのはつかってみたことがあるけれど，そういうものでは無さそうだったよ
XILINXのPPCもそれほどすごく高性能なコアが内蔵されているわけではないし．
４つPPCコアをいれたものが果たして何に使えるのだろうかは疑問であるが．．．
547 ：某壁紙jisaku野郎：02/06/08 11:09 ID:RAUOa4CS
>>543
VHDLで論理合成をする時に「*.VHF」のようなファイルができるはず。
それがHDL変換されたファイルだよ。
ただしXilinx特有のマクロを使用すると、
チンプンカンプンなHDLになるので、注意されたし。
VHDLで論理合成をする時に「*.VHF」のようなファイルができるはず。
それがHDL変換されたファイルだよ。
ただしXilinx特有のマクロを使用すると、
チンプンカンプンなHDLになるので、注意されたし。
>>547は、2chにはめずらしいくらい親切な奴だ。
549 ：545：02/06/10 11:49 ID:fXNbdrE0
>>546
1Uラックサイズのサーバとかを狙ってるんでしょうかね
1Uラックサイズのサーバとかを狙ってるんでしょうかね
550 ：名無しさん＠１周年：02/06/10 16:05 ID:DBY7ZhkL
>>546
応用を色々と想像してみると結構萌えますよ。（ｗ
応用を色々と想像してみると結構萌えますよ。（ｗ
551 ：543：02/06/10 18:13 ID:6ByPNCVL
つまらん質問ですみませんでした。
>>547さん、どうもありがとうございます。
>>547さん、どうもありがとうございます。
552 ：515：02/06/10 22:38 ID:3WWXK1es
>>550
そそ，当初は萌えたんだけれど，密結合のマルチプロセッサは特定用途で
しかパフォーマンスが出ず，これならG4の１Ghzで構築したシステムを
複数粗結合にしたほうが現実的だったという罠にはまらぬよう・・・
でも，MMUやキャッシュもちゃんと用意されているようで，「けっこうやる
じゃん」という感覚で期待しているんだが．
＃なんかVTX-II/PROの開発ツール，送りつけられているけれどまだ開いて
＃いない．．．
そそ，当初は萌えたんだけれど，密結合のマルチプロセッサは特定用途で
しかパフォーマンスが出ず，これならG4の１Ghzで構築したシステムを
複数粗結合にしたほうが現実的だったという罠にはまらぬよう・・・
でも，MMUやキャッシュもちゃんと用意されているようで，「けっこうやる
じゃん」という感覚で期待しているんだが．
＃なんかVTX-II/PROの開発ツール，送りつけられているけれどまだ開いて
＃いない．．．
553 ：名無しさん＠１周年：02/06/10 23:03 ID:86TCRROO
ALTERAもMIPSやらPowerPCやらって、１年くらい前は言ってなかったっけ？
いつの間にか聞かなくなって、ARMとNiosだけになってしまったみたいだけど。
いつの間にか聞かなくなって、ARMとNiosだけになってしまったみたいだけど。
554 ：名無しさん＠１周年：02/06/11 07:03 ID:oe7trQDe
FPGAとCPLD、最近ではその差も埋まりつつあると聞きます。
全然違う喩えだけど、イメージ的に
FPGA = VC++
CPLD = VB
みたいなものかな？
ちょっとした回路を組む程度ならCPLDで充分だと思うのだけど、
CPLDで不得意な回路構成があると聞きますが、それってどんなの？？
全然違う喩えだけど、イメージ的に
FPGA = VC++
CPLD = VB
みたいなものかな？
ちょっとした回路を組む程度ならCPLDで充分だと思うのだけど、
CPLDで不得意な回路構成があると聞きますが、それってどんなの？？
>>554
すごいまとめ方だ。
アルテラ、ザイリンクス両者の顔色をうかがわない
といけない立場の人には有名だけど、アルテラは
自社製品をFPGAと呼ばない。
FPGAと言っても普通に通じるけど、セミナーとか
展示会とか、雑誌の記事なんかでは気を使う。
これが用語が統一されない一番の原因と思われ。
すごいまとめ方だ。
アルテラ、ザイリンクス両者の顔色をうかがわない
といけない立場の人には有名だけど、アルテラは
自社製品をFPGAと呼ばない。
FPGAと言っても普通に通じるけど、セミナーとか
展示会とか、雑誌の記事なんかでは気を使う。
これが用語が統一されない一番の原因と思われ。
556 ：名無しさん＠１周年：02/06/11 17:42 ID:H8Nz3R83
557 ：名無しさん＠１周年：02/06/11 19:59 ID:tkksh59R
FPGAはXilinxの登録商標で、AlteraはFPGAと言いたいがいえない。
CPLDはAlteraの登録商標。
トライステートもどっかの商標で、他社はスリーステートといわないとだめなはず。
よって、ApexもVirtexも基本的には同じように考えればよし。
CPLDはAlteraの登録商標。
トライステートもどっかの商標で、他社はスリーステートといわないとだめなはず。
よって、ApexもVirtexも基本的には同じように考えればよし。
558 ：素人書込増加傾向：02/06/12 00:16 ID:X8H8Kbmz
>>541
>確かに。そんなときはコンポーネントで直接置くとか。
>なんか非同期の記述って、その通りに合成されるのか不安だし。
↑そのように合成しなけりゃダメでしょ。あと、確かに非同期回路が必要
な場合（複数クロック）ってあるんだけどそんなに面倒かな？
process(SCK1,nRST1,SCK2,nbRST3)
always@(posedge CLK1 or negedge nRST1 or posedge CLK2 or negedge nRST2)
ひょうっとしてこういうことしてないでしょうね？
>>554
>FPGAとCPLD、最近ではその差も埋まりつつあると聞きます。
>全然違う喩えだけど、イメージ的に
>FPGA = VC++
>CPLD = VB
>みたいなものかな？
あんた、ほんとにこれでイメージできとるんか？
557の言うとおりで、中のセルまで考察が及ばない
のなら、SRAMタイプかワンタイムぐらいの理解で上等。
>>556
ずばりsynopsysブランドのバンドルじゃなかったっけ？
FoundationはFPGA Expressのサポート終了するんでしょ。
>ALTERAもMIPSやらPowerPCやらって、１年くらい前は言ってなかったっけ？
>いつの間にか聞かなくなって、ARMとNiosだけになってしまったみたいだけど。
niosもそうだけどHDLソースレベルでオープンにできないのかな？
ARMとかはすでにライセンス売りが確立されちゃってるけど、HDLソース
はオープンにして、デバッガ、コンパイラ商売って無理なのかな？
日立あたりが考えてみりゃいいのに！
>確かに。そんなときはコンポーネントで直接置くとか。
>なんか非同期の記述って、その通りに合成されるのか不安だし。
↑そのように合成しなけりゃダメでしょ。あと、確かに非同期回路が必要
な場合（複数クロック）ってあるんだけどそんなに面倒かな？
process(SCK1,nRST1,SCK2,nbRST3)
always@(posedge CLK1 or negedge nRST1 or posedge CLK2 or negedge nRST2)
ひょうっとしてこういうことしてないでしょうね？
>>554
>FPGAとCPLD、最近ではその差も埋まりつつあると聞きます。
>全然違う喩えだけど、イメージ的に
>FPGA = VC++
>CPLD = VB
>みたいなものかな？
あんた、ほんとにこれでイメージできとるんか？
557の言うとおりで、中のセルまで考察が及ばない
のなら、SRAMタイプかワンタイムぐらいの理解で上等。
>>556
ずばりsynopsysブランドのバンドルじゃなかったっけ？
FoundationはFPGA Expressのサポート終了するんでしょ。
>ALTERAもMIPSやらPowerPCやらって、１年くらい前は言ってなかったっけ？
>いつの間にか聞かなくなって、ARMとNiosだけになってしまったみたいだけど。
niosもそうだけどHDLソースレベルでオープンにできないのかな？
ARMとかはすでにライセンス売りが確立されちゃってるけど、HDLソース
はオープンにして、デバッガ、コンパイラ商売って無理なのかな？
日立あたりが考えてみりゃいいのに！
559 ：名無しさん＠１周年：02/06/12 00:51 ID:Ia0HrS6l
>>557 渡来ステートはナショセミの商標だったような。
561 ：名無しさん＠１周年：02/06/13 04:02 ID:kma1upIq
>niosもそうだけどHDLソースレベルでオープンにできないのかな？
>ARMとかはすでにライセンス売りが確立されちゃってるけど、HDLソース
>はオープンにして、デバッガ、コンパイラ商売って無理なのかな？
>日立あたりが考えてみりゃいいのに！
自身のハードにしか適合しないソースでなければ
メーカーにとってはおいしくないだろう。
他社製品にも使えるとなると圧力もあるだろうし。
あと、ミドルウェアで飯食ってる人に迷惑だしな。
>ARMとかはすでにライセンス売りが確立されちゃってるけど、HDLソース
>はオープンにして、デバッガ、コンパイラ商売って無理なのかな？
>日立あたりが考えてみりゃいいのに！
自身のハードにしか適合しないソースでなければ
メーカーにとってはおいしくないだろう。
他社製品にも使えるとなると圧力もあるだろうし。
あと、ミドルウェアで飯食ってる人に迷惑だしな。
562 ：名無しさん＠１周年：02/06/13 04:03 ID:kma1upIq
実際、三菱あたりはかなりオープンだがな。
その代わり、ICE等の開発機材やコンパイラで金取ってる。
その代わり、ICE等の開発機材やコンパイラで金取ってる。
>>558
いや、さすがにそんな記述は…
コンポーネントで置く以外に、書き方があるのか？という
素朴な疑問なんです。で、その記述が意図したモノになるんかなと。
＃しかし、例にあげた記述って合成通ってしまうんでしょうか…
いや、さすがにそんな記述は…
コンポーネントで置く以外に、書き方があるのか？という
素朴な疑問なんです。で、その記述が意図したモノになるんかなと。
＃しかし、例にあげた記述って合成通ってしまうんでしょうか…
564 ：名無しさん＠１周年：02/06/15 01:49 ID:ddvDDZhE
565 ：名無しさん＠１周年：02/06/15 02:23 ID:a+F/q1i9
もっとも不得意な回路は画面にＸＩＬＬＩＮＸと表示する回路。
566 ：某壁紙jisaku野郎：02/06/15 07:54 ID:0Vbm7omt
>>564
CPLDは小規模PLDから発展したもので
積項線とORで論理回路を構成するもの。
FPGAはLUTで論理回路を構成するもの。
と言う認識が昔あったが・・・
CPLDで不得意なものは、
スピード、回路規模でANDとORの組み合わせ
が何段にも重なるような回路（パリティ生成など）は
不得意と言わざるを得ない。
基本的には積項線とORの組み合わせ回路で構成するため。
CPLDは小規模PLDから発展したもので
積項線とORで論理回路を構成するもの。
FPGAはLUTで論理回路を構成するもの。
と言う認識が昔あったが・・・
CPLDで不得意なものは、
スピード、回路規模でANDとORの組み合わせ
が何段にも重なるような回路（パリティ生成など）は
不得意と言わざるを得ない。
基本的には積項線とORの組み合わせ回路で構成するため。
568 ：名無しさん＠１周年：02/06/16 00:44 ID:i4NUX0OH
アルテラよりザイリンクスのほうが、アマチュアにとっては
何気に手に入りやすいですね。
何気に手に入りやすいですね。
569 ：名無しさん＠１周年：02/06/16 02:41 ID:XZ+JuJsF
昔、CPLDのMAX7000で200MHz（もち原発）動作させたことあるよ。
当時はFLEX10Kに遅いとこやらせて、高速な部分だけ7000か9000にやらせてた。
最近はMAXなぞ電源ON時のローダにしか使わんが。
当時はFLEX10Kに遅いとこやらせて、高速な部分だけ7000か9000にやらせてた。
最近はMAXなぞ電源ON時のローダにしか使わんが。
570 ：名無しさん＠１周年：02/06/16 03:05 ID:i4NUX0OH
正直、ＸＩＬＩＮＸのＰＬＤ ９５１０８で、どの程度のものが出来ますか？
571 ：名無しさん＠１周年：02/06/18 02:10 ID:n4wC339o
>>570
4ビットアダーくらいじゃないの？
4ビットアダーくらいじゃないの？
572 ：名無しさん＠１周年：02/06/19 01:18 ID:dFayEICZ
>>571
ﾏｼﾞにﾈﾀﾚｽ ｶｺﾜﾙｲ(・д・)!!
>>570 の質問はかなり曖昧。
「LEGOブロックの BASIC SET を使って何が作れますか？」
って聞いてるようなもの。
そんな質問の仕方では、
「ブロックによる制限はあるけれど、大概のものなら」
という回答しか得られないよ（ｗ
どの程度かと言うと↓
・ＸＣ９５１０８の仕様
マクロセル数：１０８
使用可能ゲート数：２４００
レジスタ数：１０８
ピン数：８４
この範囲内から察してね♥
ちなみに、某書籍には、汎用小中規模ＩＣに換算すると、
３０～５０個の組み合わせ程度の回路が組める、と書いてある。
ﾏｼﾞにﾈﾀﾚｽ ｶｺﾜﾙｲ(・д・)!!
>>570 の質問はかなり曖昧。
「LEGOブロックの BASIC SET を使って何が作れますか？」
って聞いてるようなもの。
そんな質問の仕方では、
「ブロックによる制限はあるけれど、大概のものなら」
という回答しか得られないよ（ｗ
どの程度かと言うと↓
・ＸＣ９５１０８の仕様
マクロセル数：１０８
使用可能ゲート数：２４００
レジスタ数：１０８
ピン数：８４
この範囲内から察してね♥
ちなみに、某書籍には、汎用小中規模ＩＣに換算すると、
３０～５０個の組み合わせ程度の回路が組める、と書いてある。
573 ：名無しさん＠１周年：02/06/19 02:13 ID:dFayEICZ
ついでに書いておくと
ＸＣ９５００シリーズは、どちらかと言うと今では小規模回路＆趣味の
電子工作がターゲットなので、あまり大規模な回路は組めません。
まぁ、値段なりと言ったところですか。
ＸＣ９５００シリーズは、どちらかと言うと今では小規模回路＆趣味の
電子工作がターゲットなので、あまり大規模な回路は組めません。
まぁ、値段なりと言ったところですか。
574 ：名無しさん＠１周年：02/06/19 03:39 ID:PQ27wC7D
>>570
今はツールがタダなんだから､まずは自分の作りたいと思うものをツールにかけてみればいいじゃん。
それから適切なデバイスを選べばいい。
作りたいものがなければ､どのデバイスがいいか聞くのなんてナンセンスだYo。
今はツールがタダなんだから､まずは自分の作りたいと思うものをツールにかけてみればいいじゃん。
それから適切なデバイスを選べばいい。
作りたいものがなければ､どのデバイスがいいか聞くのなんてナンセンスだYo。
576 ：名無しさん＠１周年：02/06/19 05:17 ID:dFayEICZ
577 ：名無しさん＠１周年：02/06/19 21:31 ID:QjBWcvxT
CNNが伊×韓戦の審判判定についてアンケート。
で、チョソの掲示板による組織投票でえらいことに！
｢レフェリーを非難しますか？」（右下の方）ＹＥＳに投票を！！
今のところ９５：５ぐらいで負けてます
[緊急]CNNで韓国:イタリア審判判定投票!!
http://asia.cnn.com/2002/WORLD/europe/06/18/italy.korea.reaction/index.html
コピペ推奨！
２ちゃんねらーの力を見せてやれ！！！
で、チョソの掲示板による組織投票でえらいことに！
｢レフェリーを非難しますか？」（右下の方）ＹＥＳに投票を！！
今のところ９５：５ぐらいで負けてます
[緊急]CNNで韓国:イタリア審判判定投票!!
http://asia.cnn.com/2002/WORLD/europe/06/18/italy.korea.reaction/index.html
コピペ推奨！
２ちゃんねらーの力を見せてやれ！！！
578 ：某壁紙jisaku野郎：02/06/22 01:52 ID:hVp0N4Uw
MAX7000か・・・
10年前にMAX7256で8bit6chのルーティングスイッチャ
作ってた頃が夏課すィ
10年前にMAX7256で8bit6chのルーティングスイッチャ
作ってた頃が夏課すィ
579 ：名無しさん＠１周年：02/06/24 00:20 ID:Glzj/pIu
Quartus2 SP2
https://www.altera.com/support/software/download/service_packs/quartus/spk-quartus_index_new.jsp
https://www.altera.com/support/software/download/service_packs/quartus/spk-quartus_index_new.jsp
580 ：名無しさん＠１周年：02/06/24 15:17 ID:IqMz6I3F
FPGAの研究でxilinxのISEを使用するのですが。
XSTとFPGA Expressの違いって何でしょうか?
練習するつもりでXSTで論理合成行っていたのですが(verilog記述)、
実際にxc4000ｼﾘｰｽﾞにDLすることになりました。
しかしISEでXSTで論理合成～したのをxc4000ｼﾘｰｽﾞにDLできないようなので・・・。
(単にﾃﾞﾊﾞｲｽﾌｧﾐﾘとしてxc4000ｼﾘｰｽﾞを選択した場合、ﾃﾞｻﾞｲﾝﾌﾛｳでXSTを選択できない)
何分学生研究として始めたばかりなので、手探り状態･･･。
いくつか解説しているHPも周って見ましたが、もしこれがｲｲ!というのがあれば、ご教授願えないでしょうか?
あぁ、FPGAExpressのﾗｲｾﾝｽとってこなきゃ・・・。
XSTとFPGA Expressの違いって何でしょうか?
練習するつもりでXSTで論理合成行っていたのですが(verilog記述)、
実際にxc4000ｼﾘｰｽﾞにDLすることになりました。
しかしISEでXSTで論理合成～したのをxc4000ｼﾘｰｽﾞにDLできないようなので・・・。
(単にﾃﾞﾊﾞｲｽﾌｧﾐﾘとしてxc4000ｼﾘｰｽﾞを選択した場合、ﾃﾞｻﾞｲﾝﾌﾛｳでXSTを選択できない)
何分学生研究として始めたばかりなので、手探り状態･･･。
いくつか解説しているHPも周って見ましたが、もしこれがｲｲ!というのがあれば、ご教授願えないでしょうか?
あぁ、FPGAExpressのﾗｲｾﾝｽとってこなきゃ・・・。
>580
それが研究なんでは…
手探りから探し出すのが大事と言うことで。
とりあえず、マニュアルを読むことから始めるとか。
それが研究なんでは…
手探りから探し出すのが大事と言うことで。
とりあえず、マニュアルを読むことから始めるとか。
582 ：515：02/06/25 10:30 ID:ah3VbVv8
>>580
>しかしISEでXSTで論理合成～したのをxc4000ｼﾘｰｽﾞにDLできないようなので・・・。
>(単にﾃﾞﾊﾞｲｽﾌｧﾐﾘとしてxc4000ｼﾘｰｽﾞを選択した場合、ﾃﾞｻﾞｲﾝﾌﾛｳでXSTを選択できない)
結果としてそういうことだし，それ以上はやり様がないのでは？
「そういうもんだ」と割り切れないものかなぁ．
それにいまどきXC4000ファミリで設計しているのが時代錯誤だよ．
「いくつか解説しているHP」をみているなら，そこでXC4000が使われているか？
学校にあまっている在庫でやっている・・・とかだとおもうけれど，そんなの
棄てて，ヒューマンデータとか来栖川のSpartan2評価ボード買ってササっと
動くものをつくった方が早いのでは？ヒューマンなら若松で売っているし商品確認して
買えるから，お勧めだぞ．
惨いようだがこんなレベルで詰まっているようであれば，ここに居るやさしい御仁
が「XST」と「FEXP」の違いを説明しても，多分あなたには理解は不能だよ．
＃合成オプション，とくに最適化設定フローやステートマシン合成方法の選択が
＃出来るとか聞いても，回路イメージが湧かないでしょうし．
やさしいおれから一言．
「XC4000はやめとけ．初心者はXILINXやるならVirtexかSpartan-II開発キットに
しておけ－とりあえず配線領域で困ることは無いから．」だな．
>>579さん
いつも情報Thanks!
けっこう貴殿のUpdate情報で，会社のツールがアップデートされるという罠．
Stratexには大期待しているから．反面，裏切られた場合は復帰不能なぐらいのショックを
受けそう（汗
>しかしISEでXSTで論理合成～したのをxc4000ｼﾘｰｽﾞにDLできないようなので・・・。
>(単にﾃﾞﾊﾞｲｽﾌｧﾐﾘとしてxc4000ｼﾘｰｽﾞを選択した場合、ﾃﾞｻﾞｲﾝﾌﾛｳでXSTを選択できない)
結果としてそういうことだし，それ以上はやり様がないのでは？
「そういうもんだ」と割り切れないものかなぁ．
それにいまどきXC4000ファミリで設計しているのが時代錯誤だよ．
「いくつか解説しているHP」をみているなら，そこでXC4000が使われているか？
学校にあまっている在庫でやっている・・・とかだとおもうけれど，そんなの
棄てて，ヒューマンデータとか来栖川のSpartan2評価ボード買ってササっと
動くものをつくった方が早いのでは？ヒューマンなら若松で売っているし商品確認して
買えるから，お勧めだぞ．
惨いようだがこんなレベルで詰まっているようであれば，ここに居るやさしい御仁
が「XST」と「FEXP」の違いを説明しても，多分あなたには理解は不能だよ．
＃合成オプション，とくに最適化設定フローやステートマシン合成方法の選択が
＃出来るとか聞いても，回路イメージが湧かないでしょうし．
やさしいおれから一言．
「XC4000はやめとけ．初心者はXILINXやるならVirtexかSpartan-II開発キットに
しておけ－とりあえず配線領域で困ることは無いから．」だな．
>>579さん
いつも情報Thanks!
けっこう貴殿のUpdate情報で，会社のツールがアップデートされるという罠．
Stratexには大期待しているから．反面，裏切られた場合は復帰不能なぐらいのショックを
受けそう（汗
584 ：515：02/06/25 20:35 ID:ah3VbVv8
>>583さん
それはまさに「老害」ではないかとおもうがいかがなものか．
それはまさに「老害」ではないかとおもうがいかがなものか．
585 ：名無しさん＠１周年：02/06/26 10:07 ID:/j7JA3iw
「いかがなものか」の使用法が不適切です。
ムネムネ語録でお勉強しましょう。
語呂合わせで、XC4000は汎用ロジックICの4000/4500番台と
一緒に使いましょう。
ムネムネ語録でお勉強しましょう。
語呂合わせで、XC4000は汎用ロジックICの4000/4500番台と
一緒に使いましょう。
586 ：名無しさん＠１周年：02/06/26 16:02 ID:YSfJnkh3
会社には部品在庫とか、納入先の基準ってのがあって
設計者の意思や部品のトレンドで、おいそれと設計変更
できない場合が多いって事も解ってやれよ。
学生みたいに作りきりで終わる事ばかりでは無い。
過去のしがらみから逃れられたらどれほど仕事が
楽になるかと思ってる設計者は多いはず。
設計者の意思や部品のトレンドで、おいそれと設計変更
できない場合が多いって事も解ってやれよ。
学生みたいに作りきりで終わる事ばかりでは無い。
過去のしがらみから逃れられたらどれほど仕事が
楽になるかと思ってる設計者は多いはず。
587 ：515：02/06/26 18:52 ID:Ci3uNHSJ
>>586
それはそうだね．ちょっと言葉足らずで「いかがなものか」と
思われたかと（ｗ
＃ムネムネ語録ってなに？
うちの会社では購買が次期開発製品のCPUとFPGAを選定する際に
口を出してくるということを行うのだが，みなの会社ではどうな
のかなぁ．
購買部の人間が力強いとうざくない？
あと５年経てばこの老人も消え去るのだが．
だいたい代理店の営業も俺に説明しないでまず老人に新製品を持っていく．なんか
キャバクラねーちゃんに天秤にかけられている男の気分だよ．シオシオー
それはそうだね．ちょっと言葉足らずで「いかがなものか」と
思われたかと（ｗ
＃ムネムネ語録ってなに？
うちの会社では購買が次期開発製品のCPUとFPGAを選定する際に
口を出してくるということを行うのだが，みなの会社ではどうな
のかなぁ．
購買部の人間が力強いとうざくない？
あと５年経てばこの老人も消え去るのだが．
だいたい代理店の営業も俺に説明しないでまず老人に新製品を持っていく．なんか
キャバクラねーちゃんに天秤にかけられている男の気分だよ．シオシオー
588 ：名無しさん＠１周年：02/06/27 02:08 ID:pd5EtgO4
>>587
購買が強い会社は、確かにやりにくいがこちらが余りやりたくない
交渉とかを肩代わりしてくれから持ちつ持たれつだろうな。
ただ、購買が絶対的な力を持ってる所は、設計が保守的になるとか
弊害の方が大きいだろうな。 前居た会社はそんなところでした。
更に最悪なのは、こちらが使いたい部品なんかを勝手に決めたり
したら「顔を潰された」と言って起こったりする馬鹿がいたりしたことかな。
今はフリーなんで余り気にしないけど、発注元に変な購買がくっついて
いたりすると今でも苦労はするね。（ｗ
購買が強い会社は、確かにやりにくいがこちらが余りやりたくない
交渉とかを肩代わりしてくれから持ちつ持たれつだろうな。
ただ、購買が絶対的な力を持ってる所は、設計が保守的になるとか
弊害の方が大きいだろうな。 前居た会社はそんなところでした。
更に最悪なのは、こちらが使いたい部品なんかを勝手に決めたり
したら「顔を潰された」と言って起こったりする馬鹿がいたりしたことかな。
今はフリーなんで余り気にしないけど、発注元に変な購買がくっついて
いたりすると今でも苦労はするね。（ｗ
589 ：名無しさん＠１周年：02/06/27 09:53 ID:ldwYtTuh
>>588
うちは購買が指定した業者からしか買えない。
で、買いたいものを提出すると市価の20から50%増の
見積りがやってくる。
試作しかしないんだけど、とぼしい予算の中から
購買消費税がとられてしまうのは痛い。
うちは購買が指定した業者からしか買えない。
で、買いたいものを提出すると市価の20から50%増の
見積りがやってくる。
試作しかしないんだけど、とぼしい予算の中から
購買消費税がとられてしまうのは痛い。
>>584
老害とか言い出すと、うちの会社は全部害のよう（以下略
うちはFPGAは実験用、プロトタイピング用に使ってるからまだガマンしてます。
でもたま～に内部パス遅延でバグると鬱になります。
直すのは直すんだけど、手間が。
いちいちバックアノテーションなんかしないですし。
こないだ他の部署がSpartanII使ってるの発見したから、次の稟議でがんばります。
なんかこないだ出たDesignWaveマガジンのFPGA/PLD別冊見たら、Vertexって
よっぽど性能いいらしいね。
半分提灯記事と思って、眉唾だけどでも期待。
老害とか言い出すと、うちの会社は全部害のよう（以下略
うちはFPGAは実験用、プロトタイピング用に使ってるからまだガマンしてます。
でもたま～に内部パス遅延でバグると鬱になります。
直すのは直すんだけど、手間が。
いちいちバックアノテーションなんかしないですし。
こないだ他の部署がSpartanII使ってるの発見したから、次の稟議でがんばります。
なんかこないだ出たDesignWaveマガジンのFPGA/PLD別冊見たら、Vertexって
よっぽど性能いいらしいね。
半分提灯記事と思って、眉唾だけどでも期待。
592 ：名無しさん＠１周年：02/07/01 02:47 ID:cAzJZk/f
最近、趣味でXILINXのXC9500シリーズを使い出しました。
開発環境を安くあげようと、HumanDataのダウンロードケーブルキット
を買ったんですが、どうも通信がコケやすくて・・・
プログラムは、プリンタポートからのケーブル握りながら祈ると、
成功することもあるんですが、べりファイは１００％失敗します。
これはやっぱりノイズが原因でしょうか？
フラットケーブルがいかんのかな・・・
開発環境を安くあげようと、HumanDataのダウンロードケーブルキット
を買ったんですが、どうも通信がコケやすくて・・・
プログラムは、プリンタポートからのケーブル握りながら祈ると、
成功することもあるんですが、べりファイは１００％失敗します。
これはやっぱりノイズが原因でしょうか？
フラットケーブルがいかんのかな・・・
593 ：名無しさん＠１周年：02/07/02 00:05 ID:Hy0WlXBa
594 ：名無しさん＠１周年：02/07/02 01:56 ID:MKn7PUsP
>>592
ケーブルは、ノイズ対策が施された物を使うようにした方が良いっすよ。
あくまでもフラットケーブルは、コネクタの変換くらいに思った方が良い。
ちなみに漏れは、変換ケーブルを自作（300[mm]）と、1.5[m]のD-SUB25P
ケーブルを使ってるがこけたことは無い。
あと、マザーボードの品質も影響するから気をつけた方が良いかもね。
ケーブルは、ノイズ対策が施された物を使うようにした方が良いっすよ。
あくまでもフラットケーブルは、コネクタの変換くらいに思った方が良い。
ちなみに漏れは、変換ケーブルを自作（300[mm]）と、1.5[m]のD-SUB25P
ケーブルを使ってるがこけたことは無い。
あと、マザーボードの品質も影響するから気をつけた方が良いかもね。
595 ：名無しさん＠１周年：02/07/02 02:07 ID:/gtJHjeg
アル○ィマ！！QUARTUSⅡ！！折れは怒ってるぞ！！
まともなパーサー積んどけ！！それと代理店のくせに
EDIFまでは使わないほうがいいとはなにごとか！
まともなパーサー積んどけ！！それと代理店のくせに
EDIFまでは使わないほうがいいとはなにごとか！
596 ：名無しさん＠１周年：02/07/02 02:28 ID:9GXGF7rt
>593 >594
レスありがとうございます
長さ気にせずにそのままコネクタをつけてしまったんです。
短くすりゃよかった・・・
フラットケーブルってやっぱりノイズ乗り放題ですよねぇ。
取り敢えず、アルミフォイル巻いたら安定しました。
レスありがとうございます
長さ気にせずにそのままコネクタをつけてしまったんです。
短くすりゃよかった・・・
フラットケーブルってやっぱりノイズ乗り放題ですよねぇ。
取り敢えず、アルミフォイル巻いたら安定しました。
597 ：515：02/07/02 15:17 ID:tcFiyVRb
>>595
ご愁傷様．
でも，いまに始まったことではナシ．過去ログでも登場済み．
だが
＞それと代理店のくせにEDIFまでは使わないほうがいいとはなにごとか！
これはDistyは言いすぎだな．
あいも変わらず，まともなサポートが出来ない困った会社だな．
IPコアをどうやってリンクするんだい．＞アル○ィマ
たぶん頭に浮かんだことをそのまま言うんだろうな．脊髄反射的に．
＃うちはパルｘｘｘだが，どっちもどっちだね．
そういや，ここはALT○RA（メーカのほう）の人間も見ているらしい．先週言われた．
ご愁傷様．
でも，いまに始まったことではナシ．過去ログでも登場済み．
だが
＞それと代理店のくせにEDIFまでは使わないほうがいいとはなにごとか！
これはDistyは言いすぎだな．
あいも変わらず，まともなサポートが出来ない困った会社だな．
IPコアをどうやってリンクするんだい．＞アル○ィマ
たぶん頭に浮かんだことをそのまま言うんだろうな．脊髄反射的に．
＃うちはパルｘｘｘだが，どっちもどっちだね．
そういや，ここはALT○RA（メーカのほう）の人間も見ているらしい．先週言われた．
598 ：515：02/07/02 15:19 ID:tcFiyVRb
会社の偉い奴から，漏れの隣の奴に「ストラテックスの回路シンボルつくっとけ」
と命令が下されていて，シンボルを登録中．
なんか７７０ファインピッチBGAとかで，シンボルだけで回路図A3サイズに収まら
ないから，試行錯誤してつくってる．
「この手の回路図シンボルは作るだけでも１日仕事だよ」と嘆いています．
これが漏れに対して「１５００ピンを超えるBGAで作れ」だったら・・・
ｶﾞｸｶﾞｸﾌﾞﾙﾌﾞﾙ
と命令が下されていて，シンボルを登録中．
なんか７７０ファインピッチBGAとかで，シンボルだけで回路図A3サイズに収まら
ないから，試行錯誤してつくってる．
「この手の回路図シンボルは作るだけでも１日仕事だよ」と嘆いています．
これが漏れに対して「１５００ピンを超えるBGAで作れ」だったら・・・
ｶﾞｸｶﾞｸﾌﾞﾙﾌﾞﾙ
599 ： ：02/07/02 15:45 ID:RXiqCRMI
何ブロックかに分けて作らないの？
６００ピン超えた時点で無理だと思ったけど。
６００ピン超えた時点で無理だと思ったけど。
600 ：名無しさん＠１周年：02/07/02 21:53 ID:tMMCmulX
601 ：名無しさん＠１周年：02/07/02 23:40 ID:Sbf+Cv7U
602 ：名無しさん＠１周年：02/07/02 23:50 ID:Hy0WlXBa
初心者です。最近、HDLを始めたのですが、
Leonardo Spectrumが合成結果のレポートで出してくるLCの数やfmaxと
Quartus2やMax Plus2の出してくるのとが違うのはなぜなんでしょうか？
Leonardo Spectrumが合成結果のレポートで出してくるLCの数やfmaxと
Quartus2やMax Plus2の出してくるのとが違うのはなぜなんでしょうか？
603 ：名無しさん＠１周年：02/07/03 00:27 ID:g91aySJM
OEM版のやつ？
OEMだったらいいかげんに作ってるんで信じられない。
QuartusやMaxPlusなんてパースもまともに出来ないツールの
いうことなんて聞いたらだめ。
OEMだったらいいかげんに作ってるんで信じられない。
QuartusやMaxPlusなんてパースもまともに出来ないツールの
いうことなんて聞いたらだめ。
604 ：596：02/07/03 01:59 ID:lnFJ7/C5
ALTERAのデバイス、もちっと安くならんかな。
それに取り扱ってる店が少ない。
入手のし易さと値段考えると、アマチュアとしては
やっぱりXILINXに逝ってしまう。
あ、元々アマチュアなんて相手にしてないのか・・・
>>600
ヒューマンデータのキットについていた汎用品のフラットケーブルです。
一本おきにGNDもなければ、フェライトビーズもついていません。
アルミ箔侮りがたし。今の所一度もプログラムでコケないどころか、
べりファイやチェックサムの取得も問題なく行えています。
まぁ、それが普通なんですが・・・（欝
それに取り扱ってる店が少ない。
入手のし易さと値段考えると、アマチュアとしては
やっぱりXILINXに逝ってしまう。
あ、元々アマチュアなんて相手にしてないのか・・・
>>600
ヒューマンデータのキットについていた汎用品のフラットケーブルです。
一本おきにGNDもなければ、フェライトビーズもついていません。
アルミ箔侮りがたし。今の所一度もプログラムでコケないどころか、
べりファイやチェックサムの取得も問題なく行えています。
まぁ、それが普通なんですが・・・（欝
605 ：名無しさん＠１周年：02/07/03 12:10 ID:IhLaAFbv
>>598
普通機能ブロックごとにパッケージを分割するでしょ。
ALTERAのデバイス（多分Xの方も）はピンマイグレーションってのがあるから
電源、コンフィグレーションのブロックなんか使い回し可能だしね。
見にくい図面はデバッグしにくいしエンバグの元だよ。
普通機能ブロックごとにパッケージを分割するでしょ。
ALTERAのデバイス（多分Xの方も）はピンマイグレーションってのがあるから
電源、コンフィグレーションのブロックなんか使い回し可能だしね。
見にくい図面はデバッグしにくいしエンバグの元だよ。
606 ：515：02/07/03 17:19 ID:o845AkDX
いろいろ意見をありがとう．
うちの老害の最たるものが回路図シンボル．
A1だろうがA5だろうが，１枚のシートにシンボル並べろ！だそうで．
普通，U1AとかU2Cとかで分けるだろ・・・バカという感じ．
電源ブロック，ブートブロック，機能ブロック・・・と分けたほうが
分かりやすいのに，それをさせてくれない．
あぁ，かわいそうなわが社・・・
隣の事業部の回路図デザインルールがうらやましいです
うちの老害の最たるものが回路図シンボル．
A1だろうがA5だろうが，１枚のシートにシンボル並べろ！だそうで．
普通，U1AとかU2Cとかで分けるだろ・・・バカという感じ．
電源ブロック，ブートブロック，機能ブロック・・・と分けたほうが
分かりやすいのに，それをさせてくれない．
あぁ，かわいそうなわが社・・・
隣の事業部の回路図デザインルールがうらやましいです
607 ：515：02/07/03 17:33 ID:o845AkDX
>>603
それは違うよ．
文章良く読めよ．
合成ツールのレポートとフィットレポートが違うってことだろ？
（また512のトンデモ君が出てきたかと思ったよ．別人ならスマン）
>>602
＞Leonardo Spectrumが合成結果のレポートで出してくるLCの数やfmaxと
＞Quartus2やMax Plus2の出してくるのとが違うのはなぜなんでしょうか？
ほとんどの論理合成ツールは，配置配線時の遅延情報を含まない状況の
ロジックセル数や段数をレポートする．だから，IC内部の配線遅延が含まれた
クオータス２などのレポートよりもめちゃくちゃ速い結果が出ているとおもうんだ．
これを「スタティックタイミングレポート」ともいうね．
ほとんどと書いたのは，アンプリファイや最新のDesignCompilerみたいなやつ
だと（数百万円だせや級）１回目の論理合成は遅延情報ナシで合成するけれど
２回目とか，ユーザがその情報を与えてやれば配置配線結果レポートからさらに
推論して遅延時間をちぢめるような合成をしてくれるのよ．
以前アンプリファイのデモを見せてもらったけれどその誤差わずか２０％．おどろきだよ．
LC数が違うのも，配線領域としてLCを経由するからであり，現状のOEM版
レオナルド君がその分のLCを計算していないんで，フィット結果と相違がでるのよ．
ただし，ザイリンクスの場合（FEXP＋ISE4.2でしか確認していない）
・SLICE数（LCみたいなもんだな）は論理合成時とフィット時で誤差は無い．
－＞多段になった場合もSLICE数を算出しているようだ
・論理合成時のFmaxと論理合成後のFmaxは，当然違う．
になっているんだ．
がんばれ！初心者！
DW誌の新刊・FPGAスタートアップマニュアルを買うのもいいぞ．
それは違うよ．
文章良く読めよ．
合成ツールのレポートとフィットレポートが違うってことだろ？
（また512のトンデモ君が出てきたかと思ったよ．別人ならスマン）
>>602
＞Leonardo Spectrumが合成結果のレポートで出してくるLCの数やfmaxと
＞Quartus2やMax Plus2の出してくるのとが違うのはなぜなんでしょうか？
ほとんどの論理合成ツールは，配置配線時の遅延情報を含まない状況の
ロジックセル数や段数をレポートする．だから，IC内部の配線遅延が含まれた
クオータス２などのレポートよりもめちゃくちゃ速い結果が出ているとおもうんだ．
これを「スタティックタイミングレポート」ともいうね．
ほとんどと書いたのは，アンプリファイや最新のDesignCompilerみたいなやつ
だと（数百万円だせや級）１回目の論理合成は遅延情報ナシで合成するけれど
２回目とか，ユーザがその情報を与えてやれば配置配線結果レポートからさらに
推論して遅延時間をちぢめるような合成をしてくれるのよ．
以前アンプリファイのデモを見せてもらったけれどその誤差わずか２０％．おどろきだよ．
LC数が違うのも，配線領域としてLCを経由するからであり，現状のOEM版
レオナルド君がその分のLCを計算していないんで，フィット結果と相違がでるのよ．
ただし，ザイリンクスの場合（FEXP＋ISE4.2でしか確認していない）
・SLICE数（LCみたいなもんだな）は論理合成時とフィット時で誤差は無い．
－＞多段になった場合もSLICE数を算出しているようだ
・論理合成時のFmaxと論理合成後のFmaxは，当然違う．
になっているんだ．
がんばれ！初心者！
DW誌の新刊・FPGAスタートアップマニュアルを買うのもいいぞ．
608 ：名無しさん＠１周年：02/07/05 21:05 ID:lMx3J97Z
>ほとんどの論理合成ツールは，配置配線時の遅延情報を含まない状況の
>ロジックセル数や段数をレポートする．だから，IC内部の配線遅延が含まれた
>クオータス２などのレポートよりもめちゃくちゃ速い結果が出ているとおもうんだ．
ゲート遅延しかレポートしていないってこと？
Leonardo SpectrumはWireLoadってのがあるから、配線遅延をまったく考慮して
いないとは思えないよ。
LC数の相違についてはおっしゃるとおりだと思います。
DW誌はDesignWaveですか？あれは良い書籍だと思います。
あれでもっと安かったらいい。
ところで、最近ケイデンスが頑張っているBuildGatesってどうなんだろ？
使ってる人いたら、感想聞かせて。
>ロジックセル数や段数をレポートする．だから，IC内部の配線遅延が含まれた
>クオータス２などのレポートよりもめちゃくちゃ速い結果が出ているとおもうんだ．
ゲート遅延しかレポートしていないってこと？
Leonardo SpectrumはWireLoadってのがあるから、配線遅延をまったく考慮して
いないとは思えないよ。
LC数の相違についてはおっしゃるとおりだと思います。
DW誌はDesignWaveですか？あれは良い書籍だと思います。
あれでもっと安かったらいい。
ところで、最近ケイデンスが頑張っているBuildGatesってどうなんだろ？
使ってる人いたら、感想聞かせて。
609 ：名無しさん＠１周年：02/07/06 01:25 ID:74KEvlie
・・・俺のレポートだとレオの方がいつも遅いんだけど、何か変？
610 ：608：02/07/06 14:52 ID:fb/q+9mb
>>609
WireLoadは
??????_wc
っていう、wcが付くのを使ってない？あれはどうもWorstCaseみたい。
(XilinxのVirtexのWireLoadには、wcってのがある。)
実際にはWorstCaseよりも良い配線をしてるから、Leoの方が悪い結果を
レポートしてると見た。
??????_wcを使っておけば、安心そうだ。
てか、普通、論理合成の時は最悪の条件を設定して合成する。
WireLoadは
??????_wc
っていう、wcが付くのを使ってない？あれはどうもWorstCaseみたい。
(XilinxのVirtexのWireLoadには、wcってのがある。)
実際にはWorstCaseよりも良い配線をしてるから、Leoの方が悪い結果を
レポートしてると見た。
??????_wcを使っておけば、安心そうだ。
てか、普通、論理合成の時は最悪の条件を設定して合成する。
611 ：名無しさん＠１周年：02/07/06 17:05 ID:5xH7WMOk
スレタイ見たらすれ違いな気がするが、1024マクロセル迄のCPLDだったら
ラティスが安くて非常に良い感じです。
小規模の回路をインプリするとき何にするか悩んでたんだけど結局値段見てたら
選択の余地なしって感じだね。
ラティスが安くて非常に良い感じです。
小規模の回路をインプリするとき何にするか悩んでたんだけど結局値段見てたら
選択の余地なしって感じだね。
612 ：515：02/07/06 22:35 ID:XFG7vfF8
>>611
ラティス？選択の余地ナシ．
Spartan2/50やFLEX6000の
ほうが安い．無論ROM込みで．
実際なんの1024M/Cが幾らでかえるの？
ここ３年代理店を呼んだ事はないなぁ．AMD(VANTIS)のMACHでは相当お世話に
なったし，今でも採用したいともおもうがLATTICEを選ぶ理由はまったくナシ．
苦労した思い出しかないし．
さらにデバイス代理店はMAC○ICA．ALTERAもここだし・・・冗談じゃないよ．
ま，技術サポートの質ははるかにLATTICE部隊のほうがよかったな．
名物エンジニアも何人かいてさ．
いまはみんなやめちゃったみたいだけれど．
ラティス？選択の余地ナシ．
Spartan2/50やFLEX6000の
ほうが安い．無論ROM込みで．
実際なんの1024M/Cが幾らでかえるの？
ここ３年代理店を呼んだ事はないなぁ．AMD(VANTIS)のMACHでは相当お世話に
なったし，今でも採用したいともおもうがLATTICEを選ぶ理由はまったくナシ．
苦労した思い出しかないし．
さらにデバイス代理店はMAC○ICA．ALTERAもここだし・・・冗談じゃないよ．
ま，技術サポートの質ははるかにLATTICE部隊のほうがよかったな．
名物エンジニアも何人かいてさ．
いまはみんなやめちゃったみたいだけれど．
最悪の条件のみで合成すると、hold満たせないという罠
614 ：名無しさん＠１周年：02/07/07 03:43 ID:lILUwxIy
>>612
千円以下なんですがそれでも？
千円以下なんですがそれでも？
615 ：名無しさん＠１周年：02/07/07 04:03 ID:lILUwxIy
よく見たら、>>515かじゃあ仕方ないな。
>>611
こいつ、調べもしないで書いてる奴だから気にしなくて良いよ。
同クラスの製品だと絶対安くするって言う営業方針になってることも
知らないんだろうなぁ。
コストを気にしないで良い開発をしてる奴は良いよな。
>>611
こいつ、調べもしないで書いてる奴だから気にしなくて良いよ。
同クラスの製品だと絶対安くするって言う営業方針になってることも
知らないんだろうなぁ。
コストを気にしないで良い開発をしてる奴は良いよな。
616 ：名無しさん＠１周年：02/07/07 14:07 ID:gDg17MMc
617 ：名無しさん＠１周年：02/07/08 01:23 ID:Y/dVydO7
>>615
それ勘違いだね。 512マクロセルの事だろ、多分。
ちなみに、256、384なら五百円切る価格を出してくると思う。
もし高いと思ったら他社製品の見積もりを見せたらその価格よりは
絶対引いてくれる。
それ勘違いだね。 512マクロセルの事だろ、多分。
ちなみに、256、384なら五百円切る価格を出してくると思う。
もし高いと思ったら他社製品の見積もりを見せたらその価格よりは
絶対引いてくれる。
618 ：名無しさん＠１周年：02/07/08 01:24 ID:Y/dVydO7
>>616
ツールは只で配ってるCDに入ってるやつで十分だと思う。
ツールは只で配ってるCDに入ってるやつで十分だと思う。
619 ： ：02/07/09 22:04 ID:xNQzcwwz
スパルたん・・・
（;´д｀）ﾊｧﾊｧ..
（;´д｀）ﾊｧﾊｧ..
620 ：名無しさん＠１周年：02/07/09 22:46 ID:vrmZmbNG
>>619
ちと聞きたいが、スパルたん弐(･∀･)イイ！（ⅡE）って幾らくらいするんだ？
ちと聞きたいが、スパルたん弐(･∀･)イイ！（ⅡE）って幾らくらいするんだ？
>607
512じゃないけど例えばFPGA CompilerⅡでパースできるものが
quatusで出来ない、quatusでパースできるように書き替えると
コンパイルの度に違ったレポートを吐き出す、ひどい時にはフィット
できたり出来なかったりする、みたいなことを経験しているんだね。
私は。だから>603は正しいと思うんだけど。
ちなみにALTERAのツールが仮配置、本配置（配線)みたいに
ステップを踏むようになったのってquatusからじゃなかったっけ？
MaxPlusのころはまるで出鱈目に配置していたような。
アノテートがんがんかけて作ってたぞ。
あのね、冗長になったけど
サードパーティのツールの言うことのほうが信頼できるっていってるわけ。
コンパイルエンジンなんかの最適化のプロトコルなんかでもね。
ただ、自前のツールもまともに作れないとこのOEMってどうなんだろうか。
512じゃないけど例えばFPGA CompilerⅡでパースできるものが
quatusで出来ない、quatusでパースできるように書き替えると
コンパイルの度に違ったレポートを吐き出す、ひどい時にはフィット
できたり出来なかったりする、みたいなことを経験しているんだね。
私は。だから>603は正しいと思うんだけど。
ちなみにALTERAのツールが仮配置、本配置（配線)みたいに
ステップを踏むようになったのってquatusからじゃなかったっけ？
MaxPlusのころはまるで出鱈目に配置していたような。
アノテートがんがんかけて作ってたぞ。
あのね、冗長になったけど
サードパーティのツールの言うことのほうが信頼できるっていってるわけ。
コンパイルエンジンなんかの最適化のプロトコルなんかでもね。
ただ、自前のツールもまともに作れないとこのOEMってどうなんだろうか。
622 ：名無しさん＠１周年：02/07/11 23:51 ID:2nAdeDs4
パースって何ですか？
往年の阪神にいた強力外人助っ人の事。
転じて．．．○○○○の意。
転じて．．．○○○○の意。
624 ：名無しさん＠１周年：02/07/14 13:50 ID:M0eeDAJC
ASICとFPGA/CPLDでは内部構造が違うので、回路規模や動作速度がシビアな場合には、
合成ツールがFPGA/CPLDにベストマッチした論理合成をしてくれるように、
RTLソースから内部構造を意識して書かないとならないこともあると聞きました。
いろいろインターネットや本を探しているのですが、
ゲートレベルでの記述方法について書かれた本があっても、それはASIC向けのものだったり、
なかなかFPGA/CPLD向けのテクニックについて書かれたものは見つかりません。
何かお勧めのホームページや本がありましたら、教えてください。
体験談でも結構です。よろしくお願いします。
合成ツールがFPGA/CPLDにベストマッチした論理合成をしてくれるように、
RTLソースから内部構造を意識して書かないとならないこともあると聞きました。
いろいろインターネットや本を探しているのですが、
ゲートレベルでの記述方法について書かれた本があっても、それはASIC向けのものだったり、
なかなかFPGA/CPLD向けのテクニックについて書かれたものは見つかりません。
何かお勧めのホームページや本がありましたら、教えてください。
体験談でも結構です。よろしくお願いします。
628 ：名無しさん＠１周年：02/07/15 08:38 ID:I4GfJLbr
A代理店のPとAのセミナー
どっちがいい？
どっちがいい？
629 ：名無しさん＠１周年：02/07/17 22:43 ID:bCZg6CSU
ゴラァ、XILINXの代理店
不良品解析依頼出したのに輸送代高いから新品交換で勘弁してくれだぁ。
アホか。
不良品解析依頼出したのに輸送代高いから新品交換で勘弁してくれだぁ。
アホか。
631 ：七資産一種畝ん：02/07/20 00:40 ID:1E6sXnel
synopsysは新しいバージョンが出るたび古いのといったり来たり
Xilinx使っている人って、シミュレータとか、論理合成ツールって、何を使っています？
Alteraでなれているモデルシムとレオナルドにしようと思うんだが、エンジニアの
人数分、ライセンスをそろえようとすると、結構高い。
つーか、Xilinxの代理店の人、全然来てくれない。いつまでたっても調整中だ。
本当に忙しいのか、大手じゃないから相手にしてもらってないのか・・・・
Alteraでなれているモデルシムとレオナルドにしようと思うんだが、エンジニアの
人数分、ライセンスをそろえようとすると、結構高い。
つーか、Xilinxの代理店の人、全然来てくれない。いつまでたっても調整中だ。
本当に忙しいのか、大手じゃないから相手にしてもらってないのか・・・・
633 ：七資産一種畝ん：02/07/26 22:24 ID:EVrENQI8
>624
前にも言ったけどパーサによってちがうので
テクニックなんて無いも同然です。
わたしは出来るだけレジスタトランスファレベルで
記述するようにしています。
前にも言ったけどパーサによってちがうので
テクニックなんて無いも同然です。
わたしは出来るだけレジスタトランスファレベルで
記述するようにしています。
634 ：名無しさん＠１周年：02/07/27 17:40 ID:VpSvPeuI
>>632
> 人数分、ライセンスをそろえようとすると、結構高い。
1本あたりの値段はちょっと割高になるけど、フローティング・ライセンスにしては？
全員が同時に論理合成をしたり、シムしたりするなんてことは無いと思う。
> 人数分、ライセンスをそろえようとすると、結構高い。
1本あたりの値段はちょっと割高になるけど、フローティング・ライセンスにしては？
全員が同時に論理合成をしたり、シムしたりするなんてことは無いと思う。
635 ：名無しさん＠１周年：02/07/29 20:02 ID:vWHBDhTh
↓ホンマかいな？
NIOS2.1リリース
･16bit版の場合125MHZ以上で動作します｡既存デバイス比で60%以上fmaxが向上しました。
http://www.paltek.co.jp/altera/device/product/exculibur/index.htm
NIOS2.1リリース
･16bit版の場合125MHZ以上で動作します｡既存デバイス比で60%以上fmaxが向上しました。
http://www.paltek.co.jp/altera/device/product/exculibur/index.htm
636 ：名無しさん＠１周年：02/07/30 11:05 ID:d4qHoR5c
メモリは内部構造かSRAMが前提だろうね
637 ：名無しさん＠１周年：02/07/30 15:57 ID:iT0zbN6g
>>636
SDRAM I/Fをこの周波数で動かせない事は無いから頑張れば可能かと。（ｗ
SDRAM I/Fをこの周波数で動かせない事は無いから頑張れば可能かと。（ｗ
638 ：名無しさん＠１周年：02/07/31 07:19 ID:AZ0UufmE
あぼーん
640 ：nanashi：02/08/10 00:56 ID:/TyBPmSC
みなさんFLEX10KでSDRAM動かす時、アドレスラインや制御線にバッファ
入れてますか？自分は10kのピンで直接ドライブするのが恐くていつも入
れてますが、実際のところ不要なんでしょうか？
入れてますか？自分は10kのピンで直接ドライブするのが恐くていつも入
れてますが、実際のところ不要なんでしょうか？
641 ：名無しさん＠１周年：02/08/12 17:24 ID:l5zfWS7N
642 ：名無しさん＠１周年：02/08/15 23:58 ID:Ro5S9/gT
Qurtus2やMaxPlus2にはタイミングシミュレータがついてますよね？
あれと専用のシミュレータ（ModelSimなど）とは、機能や使い勝手はどう違うのですか？
それとVHDLでシミュレーションするとき、TEXTIOを使って・・・とか、けっこう面倒そうなんだけど、
こういうのの代わりには使えますか？
あれと専用のシミュレータ（ModelSimなど）とは、機能や使い勝手はどう違うのですか？
それとVHDLでシミュレーションするとき、TEXTIOを使って・・・とか、けっこう面倒そうなんだけど、
こういうのの代わりには使えますか？
つかえるけど、そのツール専用の
実行スクリプトみたいになるから、
個人的には好きではないが…
世間的にどうだろ？
・んなもん、再利用しないし、ちゃっちゃとベクター吐いて終わり
・外に投げるときに困るから、シコシコと書く
・うち、内製のツールで一発生成。そんな苦労はご先祖様に感謝
実行スクリプトみたいになるから、
個人的には好きではないが…
世間的にどうだろ？
・んなもん、再利用しないし、ちゃっちゃとベクター吐いて終わり
・外に投げるときに困るから、シコシコと書く
・うち、内製のツールで一発生成。そんな苦労はご先祖様に感謝
644 ：某壁紙jisaku野郎：02/08/20 01:44 ID:Ids+S2G+
>>642
やることは同じだが、機能や使い勝手は
全く別物と考えたほうが○
あと、QuartusIIのタイミングシミュレータは
激遅なので素人にはお勧めできない諸刃の剣
TEXTIOつかうの？
何かファイル使って読み書きするのかな？
それ以外だったらTEXTIOは特に使わないけど。
使い勝手見てどちらか好きなほうを選ぶがよし。
（効率もね）
やることは同じだが、機能や使い勝手は
全く別物と考えたほうが○
あと、QuartusIIのタイミングシミュレータは
激遅なので素人にはお勧めできない諸刃の剣
TEXTIOつかうの？
何かファイル使って読み書きするのかな？
それ以外だったらTEXTIOは特に使わないけど。
使い勝手見てどちらか好きなほうを選ぶがよし。
（効率もね）
645 ：名無しさん＠１周年：02/08/20 07:30 ID:/F4wSnep
今度システムクロックが166MHzの回路作ることになったのですが今まで
使っていたFLEX10KやMAX7000だと無理そうなのでACEX1Kを検討中です。
実際ACEX1Kを使われている方のご意見をお聞かせいただけると幸いです。
ちなみに設計にはBaseline10.2を使おうと考えております。
使っていたFLEX10KやMAX7000だと無理そうなのでACEX1Kを検討中です。
実際ACEX1Kを使われている方のご意見をお聞かせいただけると幸いです。
ちなみに設計にはBaseline10.2を使おうと考えております。
647 ：名無しさん＠１周年：02/08/23 20:54 ID:R44BCHWJ
648 ：名無しさん＠１周年：02/08/23 23:42 ID:IxqUURfB
649 ：名無しさん＠１周年：02/08/27 10:17 ID:bX6snkXJ
http://www.cqpub.co.jp/eda/CPLDSET/doc/default.htm
商品名：『VHDLで学ぶCPLD学習セット』
定価 19,950円 (本体 19,000円)
ISBN番号：ISBN4-7898-3779-3
商品名：『VHDLで学ぶCPLD学習セット』
定価 19,950円 (本体 19,000円)
ISBN番号：ISBN4-7898-3779-3
651 ：名無しさん＠１周年：02/08/27 15:04 ID:vScwKOyB
http://www.hirotech.com/main_top.html
http://www.cqpub.co.jp/dwm/contents/dwm0024i.htm
CPUの話は幾つか出ているようだが、誰かKRISCてIP使ったことある人いる？
”第1章 なぜCPUを開発したのか？そしてHDLソースを公開するのか？”
なんて記事をDesignWave'99.11で出してたが。
http://www.cqpub.co.jp/dwm/contents/dwm0024i.htm
CPUの話は幾つか出ているようだが、誰かKRISCてIP使ったことある人いる？
”第1章 なぜCPUを開発したのか？そしてHDLソースを公開するのか？”
なんて記事をDesignWave'99.11で出してたが。
652 ： ：02/08/29 10:14 ID:xp/FsUAw
スイッチング電源のようなもので
定電流制御をするものを作れば
安全に素早く充電できそうだね。
定電流制御をするものを作れば
安全に素早く充電できそうだね。
653 ：名無しさん＠１周年：02/08/30 19:52 ID:nGmwPGYY
典型的自己顕示GGy技術屋ﾊｹｰﾝ
http://www.ne.jp/asahi/yikai/class/reference/refhome.htm
http://www.ne.jp/asahi/yikai/class/reference/praise.htm
Ｋばやしすら可愛く見える
http://www.ne.jp/asahi/yikai/class/reference/refhome.htm
http://www.ne.jp/asahi/yikai/class/reference/praise.htm
Ｋばやしすら可愛く見える
655 ：名無しさん＠１周年：02/08/31 22:45 ID:yDcJL5ro
EPM3512登場。
ALTERAのプロダクトターム方式のCPLDも10000ゲート相当へ（ｗ
ALTERAのプロダクトターム方式のCPLDも10000ゲート相当へ（ｗ
656 ：名無しさん＠１周年：02/09/01 01:58 ID:J8bjHAJM
そんな君もタダで情報をもらいたくて検索したのだろ？
文句をいうんじゃないよ。
文句をいうんじゃないよ。
TTLおやぢ達が偉そうにしてるうちは日本の技術はだめです
うざ。
変な揉め事持ち込むなよ。
変な揉め事持ち込むなよ。
MAX7000 と MAX3000 って何が違うの?
>>660
情報どうも。噂も聞こえてこないので、どうなったか気になっておりました。
開発環境の充実や情報の蓄積、ユーザーの数、実績がないとうまくいかないのでしょうか。Z80コアだったら需要あったかな。
暗号とか符号化アルゴリズムのIPって流行なのかな？検証か大変そう。
情報どうも。噂も聞こえてこないので、どうなったか気になっておりました。
開発環境の充実や情報の蓄積、ユーザーの数、実績がないとうまくいかないのでしょうか。Z80コアだったら需要あったかな。
暗号とか符号化アルゴリズムのIPって流行なのかな？検証か大変そう。
662 ：名無しさん＠１周年：02/09/02 12:16 ID:9A2miV6K
CPUのIPコアを自作した場合、ソフトウェアの開発環境なんかもサポートしなければならないから、
労力の割に報われなさそう。
となると、大手のベンダーしか外部に販売できるレベルのものは作れないことになると思う。
結局、公開して有志の手でノウハウを蓄積していくという流れになるんだろうね。
FPGAで動くCPUコアにはNIOSやmicroblazeの他にどんなのがありますか？
労力の割に報われなさそう。
となると、大手のベンダーしか外部に販売できるレベルのものは作れないことになると思う。
結局、公開して有志の手でノウハウを蓄積していくという流れになるんだろうね。
FPGAで動くCPUコアにはNIOSやmicroblazeの他にどんなのがありますか？
663 ：名無しさん＠１周年：02/09/02 13:44 ID:JVsqGpk8
664 ：名無しさん＠１周年：02/09/03 00:56 ID:HzsZmgPS
ユーザーも､そのCPU用の独自アセンブラなど覚えないといけない､となると一気に引くしね。
性能によほど圧倒的なメリットがない限り､
普通のプロセッサで普通にソフト開発したいと思うのが人情では。
暗号とかは､デザインウェーブにも載ってたけど､
純粋に性能勝負に持ち込めるからCPUよりはビジネスに向いてるかもね。
性能によほど圧倒的なメリットがない限り､
普通のプロセッサで普通にソフト開発したいと思うのが人情では。
暗号とかは､デザインウェーブにも載ってたけど､
純粋に性能勝負に持ち込めるからCPUよりはビジネスに向いてるかもね。
しかし、ツール問題を考えた時CPUが事業には向かないって事くらい
解りそうなもんだが、読みが甘いって言うか、チャレンジ精神旺盛って
言うか。（ｗ
解りそうなもんだが、読みが甘いって言うか、チャレンジ精神旺盛って
言うか。（ｗ
技術的に優れていればそれで良いと思いがちなのが日本の技術者
自分なら｢金払ってまで｣使いたいかをあまり考えないのが日本の技術者
自分なら｢金払ってまで｣使いたいかをあまり考えないのが日本の技術者
667 ：名無しさん＠１周年：02/09/03 23:02 ID:BkM65rjo
>>651のCPUはALTERAやXILINXがソフトコアのCPUを発表する前なんだね。
DWMの記事のさわりを見る限りでは、狙いも同じところにあるようだから、
方向性はよかったんじゃない？
pdfにはソースを公開する理由までは載ってないけど、ベースのコンセプトがよければ、
LINUXみたいにオープンソースの文化で花開いて、面白いかも。
DWMの記事のさわりを見る限りでは、狙いも同じところにあるようだから、
方向性はよかったんじゃない？
pdfにはソースを公開する理由までは載ってないけど、ベースのコンセプトがよければ、
LINUXみたいにオープンソースの文化で花開いて、面白いかも。
そう簡単には花開かないだろうなあ
669 ：名無しさん＠１周年：02/09/07 17:18 ID:vFBDe9jz
なんか使えるフリーのIPを紹介してくれてるページない？
ここから探してみれば。
ttp://www.opencores.org/
ttp://www.opencores.org/
671 ：名無しさん＠１周年：02/09/11 20:55 ID:NQTvhNj3
ちょっと短期間シミュレータ使いたいんですけど、
ライセンス必要ないシミュレータ無いでしょか。
ModelSimは30日の試用の方にもライセンス要るからな～。
MAX+pulseⅡもライセンスが必要だし。
どなたかご存知ないでしょうか？
多くのマシンに、短期間だけ入れたいときにも不便だ。。
ライセンス必要ないシミュレータ無いでしょか。
ModelSimは30日の試用の方にもライセンス要るからな～。
MAX+pulseⅡもライセンスが必要だし。
どなたかご存知ないでしょうか？
多くのマシンに、短期間だけ入れたいときにも不便だ。。
>>671
会社にあるデザインウェーブとかトラ技とか調べてみたら。
あと、でかい本屋に行ってみな。
# 俺はシミュレーションまでは使ってないけど、FreeBSD上でくiverilogを
# 構文チェックのために使ってるよ。
> 多くのマシンに、短期間だけ入れたいときにも不便だ。
どういう状況がよくわからんが、開発環境くらい書かないと。
あとは、数十台にインストールする手間が惜しいのなら、デバイスの代理店に
相談しろ。有料で設定してくれるところを紹介してくれる。
会社にあるデザインウェーブとかトラ技とか調べてみたら。
あと、でかい本屋に行ってみな。
# 俺はシミュレーションまでは使ってないけど、FreeBSD上でくiverilogを
# 構文チェックのために使ってるよ。
> 多くのマシンに、短期間だけ入れたいときにも不便だ。
どういう状況がよくわからんが、開発環境くらい書かないと。
あとは、数十台にインストールする手間が惜しいのなら、デバイスの代理店に
相談しろ。有料で設定してくれるところを紹介してくれる。
673 ：名無しさん＠１周年：02/09/15 02:09 ID:u56dnq7i
ALTERAのデバイス＋QuartusIIを使っている人に質問があるんですけど、
論理合成後のネットリストをQuartusでコンパイル＆フィッティングすると思いますが、
一部の回路だけRTL修正が入った場合はフィッティングは最初からやり直さないと
やっぱりダメなんでしょうか？
フィッティングに時間がかかりすぎるんですよね～
ネットリストの修正が入っていないブロック（リージョン）のフィッティング情報はそのままで
一部分だけ再フィッティングみたいなことが出来るとよいのですが。
論理合成後のネットリストをQuartusでコンパイル＆フィッティングすると思いますが、
一部の回路だけRTL修正が入った場合はフィッティングは最初からやり直さないと
やっぱりダメなんでしょうか？
フィッティングに時間がかかりすぎるんですよね～
ネットリストの修正が入っていないブロック（リージョン）のフィッティング情報はそのままで
一部分だけ再フィッティングみたいなことが出来るとよいのですが。
675 ： ：02/09/15 21:13 ID:XvAva1UA
676 ：????H：02/09/15 21:46 ID:rzeJDmX0
677 ：ワーコホリック：02/09/16 20:04 ID:oSWTknpn
昨日嫌な夢見た。
ソース一箇所変えた後、変えた所を元に戻して再コンパイルするとフィットの結果が変わる。
今度はどこも変えていないソースを再コンパイルフィッタ通すとまた結果が変わる。
泥沼に入って汗びっしょりになって目が覚めました。
で、現実は夢より良いかって？さぁね。
ソース一箇所変えた後、変えた所を元に戻して再コンパイルするとフィットの結果が変わる。
今度はどこも変えていないソースを再コンパイルフィッタ通すとまた結果が変わる。
泥沼に入って汗びっしょりになって目が覚めました。
で、現実は夢より良いかって？さぁね。
Quartus II 2.1 の lic くれー
>>645
同じModelsim でもLinux版はWin版より速いよ。
同じModelsim でもLinux版はWin版より速いよ。
681 ： ：02/09/19 01:43 ID:mbaIgqvF
age
682 ：ACEX1K：02/09/19 14:54 ID:ebfgK4Kd
ACEX1KのPLLの使い方がいまいちよく分からないのですが、例えば80MHz
のクロックを2逓倍して内部160MHz動作のカウンタを作って160MHzのクロ
ックを外部に出すなんてことが出来るのでしょうか？
理解の手助けになるようなページがあったら教えてください。
のクロックを2逓倍して内部160MHz動作のカウンタを作って160MHzのクロ
ックを外部に出すなんてことが出来るのでしょうか？
理解の手助けになるようなページがあったら教えてください。
>>682
質問の仕方が微妙におかしくないか？
80MHzのクロックを入れて、PLLで160MHzにする。
160MHzで内部回路を動かし、同時に160MHzのクロック自体も
出力する。って事だよね。
ACEX使ったこと内から憶測だけど、多分出来るんじゃないかな。
APEXならできるよ。ただ、PLLの入力と出力はピンがある程度
きまっているから、アプリケーションノートを読んで、不明点は
代理店確認した方がイイよ。
実際に160MHzのクロックを外に出して使い物になるかどうかは
別問題だけどね。
質問の仕方が微妙におかしくないか？
80MHzのクロックを入れて、PLLで160MHzにする。
160MHzで内部回路を動かし、同時に160MHzのクロック自体も
出力する。って事だよね。
ACEX使ったこと内から憶測だけど、多分出来るんじゃないかな。
APEXならできるよ。ただ、PLLの入力と出力はピンがある程度
きまっているから、アプリケーションノートを読んで、不明点は
代理店確認した方がイイよ。
実際に160MHzのクロックを外に出して使い物になるかどうかは
別問題だけどね。
684 ：名無しさん＠１周年：02/09/19 16:58 ID:Gtdk1qt8
Baseline10.2使おうと思ってライセンス登録したんですが、
メールで送られてくるlicence.dat使うと、回路図エディタ
がunlicence になって使えません。compilerとかは大丈夫です。
何が原因かわかりますか？
メールで送られてくるlicence.dat使うと、回路図エディタ
がunlicence になって使えません。compilerとかは大丈夫です。
何が原因かわかりますか？
685 ：某F：02/09/21 16:12 ID:g8IuQ6dp
サイクロンってなんですか?age
アルテラらしいんですけど。
アルテラらしいんですけど。
687 ：名無しさん＠１周年：02/09/22 00:44 ID:PfpUx5w3
689 ：名無しさん＠１周年：02/09/24 23:48 ID:JZQwGmol
今日、アルテラから Cyclone の案内メールがきた。
http://www.altera.com/ の右上にリンクがあるよ。
低価格の新デバイスらしい。
Spartan II の競合製品とみていいのかな？
http://www.altera.com/ の右上にリンクがあるよ。
低価格の新デバイスらしい。
Spartan II の競合製品とみていいのかな？
690 ：某F：02/09/25 00:04 ID:hcgezzBp
>>688,689
そのようです。今日辺りから秘密ではなくなったようで。
＃代理店P方面から、こそこそと売り込みがありまして、、、
データシートをダウンロードしてちょっとずつ読んでいるんですが、、、
どうも、Alteraでもちゃんとしたデュアルポートメモリが使えるように
なったようです。
IOE内のFFが３つあって、出力、入力、アウトプットイネーブル
で使えるようです。
DDR-SDRAM用にIOE内のFFが２つはいっているピン領域があって、
それぞれ正逆位相クロックが入力されてますね。
＃だけど、Alteraのデータシートは信用できないんですよねぇ。
＃何度も詐欺スレスレの記述にだまされましたから。
追加で、、、
サイクロン対応の安いコンフィグレーションデバイスが出たようです。
でも、サイクロン専用のようですね。１ピン信号名が違います。
でも、サイクロンは1.5Vデバイスで、5VPCI信号の入出力は駄目。
PCIボードを設計することが多いので、この時点でNG。
最近スパルタン２を使うようになって、おおむね満足しているので、
これ、一生使うことはないと思います。
Alteraさん、こういうの出してくるのが遅すぎ。2.5VのACEXの
ときがんばってくれてれば。。。。
そのようです。今日辺りから秘密ではなくなったようで。
＃代理店P方面から、こそこそと売り込みがありまして、、、
データシートをダウンロードしてちょっとずつ読んでいるんですが、、、
どうも、Alteraでもちゃんとしたデュアルポートメモリが使えるように
なったようです。
IOE内のFFが３つあって、出力、入力、アウトプットイネーブル
で使えるようです。
DDR-SDRAM用にIOE内のFFが２つはいっているピン領域があって、
それぞれ正逆位相クロックが入力されてますね。
＃だけど、Alteraのデータシートは信用できないんですよねぇ。
＃何度も詐欺スレスレの記述にだまされましたから。
追加で、、、
サイクロン対応の安いコンフィグレーションデバイスが出たようです。
でも、サイクロン専用のようですね。１ピン信号名が違います。
でも、サイクロンは1.5Vデバイスで、5VPCI信号の入出力は駄目。
PCIボードを設計することが多いので、この時点でNG。
最近スパルタン２を使うようになって、おおむね満足しているので、
これ、一生使うことはないと思います。
Alteraさん、こういうの出してくるのが遅すぎ。2.5VのACEXの
ときがんばってくれてれば。。。。
691 ： ：02/09/25 00:26 ID:8nGPvL2G
http://www.altera.co.jp/corporate/news_room/releases/products/nr-cyclone_j.html
手元に何も資料がないけど、既存のALTERAのデバイスと比較すると、
どの辺にランクされる製品なんですか？
手元に何も資料がないけど、既存のALTERAのデバイスと比較すると、
どの辺にランクされる製品なんですか？
692 ：名無しさん＠１周年：02/09/25 01:44 ID:WDFXQB8S
>>691
製品系列としては ACEX1K の後継に相当すると思えばいいのでは。
0.13um銅配線/1.5V なので中身は Stratix の低価格版ということ
でしょう。Stratix の DSP マクロに相当する機能はないようです
が。
製品系列としては ACEX1K の後継に相当すると思えばいいのでは。
0.13um銅配線/1.5V なので中身は Stratix の低価格版ということ
でしょう。Stratix の DSP マクロに相当する機能はないようです
が。
693 ：名無しさん＠１周年：02/09/25 17:47 ID:fPalmt2z
↓これだけサポートしてるデバイスがあれば、正規版いらないんじゃない？
StratixもWeb Editionで動くってホンマかいな？
表．１ Quartus II Web Edition デバイス・サポート
デバイス・ファミリ デバイス
Cyclone 全デバイス
Stratix EP1S10
APEX II EP2A15
Excalibur EPXA1
APEX 20KE EP20K30E
EP20K60E
EP20K100E
EP20K160E
ACEX 1K 全デバイス
FLEX 10KE EPF10K30E
EPF10K50S
EPF10K100E
EPF10K130E
EPF10K200S
FLEX 6000 全デバイス
MAX 7000AE 全デバイス
MAX 7000B 全デバイス
MAX 3000A 全デバイス
http://www.altera.co.jp/products/software/pld/products/quartus2/sof-quarwebmain_j.html
StratixもWeb Editionで動くってホンマかいな？
表．１ Quartus II Web Edition デバイス・サポート
デバイス・ファミリ デバイス
Cyclone 全デバイス
Stratix EP1S10
APEX II EP2A15
Excalibur EPXA1
APEX 20KE EP20K30E
EP20K60E
EP20K100E
EP20K160E
ACEX 1K 全デバイス
FLEX 10KE EPF10K30E
EPF10K50S
EPF10K100E
EPF10K130E
EPF10K200S
FLEX 6000 全デバイス
MAX 7000AE 全デバイス
MAX 7000B 全デバイス
MAX 3000A 全デバイス
http://www.altera.co.jp/products/software/pld/products/quartus2/sof-quarwebmain_j.html
全然足りないよ。
695 ： ：02/09/26 02:17 ID:2+NJ8Dd/
696 ：ドキュソ研磨工：02/09/26 03:32 ID:R2lkOpJL
E+MAXの存在意義がわからない。BASELINE ⊇ E+MAX ならBASELINEだけで良い
ような気もするが。
ような気もするが。
698 ： ：02/09/27 01:09 ID:WNMEKZe8
699 ：名無しさん＠１周年：02/09/27 01:28 ID:BHcLRpA9
今度、社内向けにVirtex2-PROのロケットI／Oを評価する基板起こすんだけど、
なんか注意点ある？
あと、試したいこととかあれば、言ってくれればついでに試すよ。
>>669は広告、一瞬精神的ブラクラかと思った。
なんか注意点ある？
あと、試したいこととかあれば、言ってくれればついでに試すよ。
>>669は広告、一瞬精神的ブラクラかと思った。
>700
精神的ブラクラって、とよ○う？
全然関係ないのでsageまくり
精神的ブラクラって、とよ○う？
全然関係ないのでsageまくり
703 ：名無しさん＠１周年：02/10/02 02:46 ID:0yvaFFY7
ちょっと質問。
Quartus2とFLEX10KEを使ってるんだけど、
少し回路を追加しただけで、配置配線が終わると回路規模がドカンと増えてしまうことがあるのは何故でしょうか？
FPGAなら何でもそんなものなのか、ALTERAだけの現象なのか、
デバイスの特徴なのか、CADの癖なのか・・・
悩んでます。
Quartus2とFLEX10KEを使ってるんだけど、
少し回路を追加しただけで、配置配線が終わると回路規模がドカンと増えてしまうことがあるのは何故でしょうか？
FPGAなら何でもそんなものなのか、ALTERAだけの現象なのか、
デバイスの特徴なのか、CADの癖なのか・・・
悩んでます。
705 ：名無しさん＠１周年：02/10/04 09:40 ID:d7QGZ+Hr
706 ：名無しさん＠１周年：02/10/04 15:19 ID:d7QGZ+Hr
SOPC Builder2.6のダイナミックバスサイジング、おかしくない？
外部8bitバス幅だと奇数ビットしかwriteできなくなる。
外部8bitバス幅だと奇数ビットしかwriteできなくなる。
707 ：名無しさん＠１周年：02/10/04 16:08 ID:d7QGZ+Hr
奇数ビット=>奇数バイトの間違い。ｽﾏｿ
あぼーん
710 ：706：02/10/08 01:46 ID:w0+S0ak3
710は>>708へのレスでした（汗
>>710
そうでしたか。
CPUによっては、アドレスマップ中特定空間の8bitレーン片側
（＋アドレスバスにはシフトされたアドレスが出力される）を使って
ダイナミックバスサイジングと言ってる物があるのでその手かと
思ったのですた。（ｗ
そうでしたか。
CPUによっては、アドレスマップ中特定空間の8bitレーン片側
（＋アドレスバスにはシフトされたアドレスが出力される）を使って
ダイナミックバスサイジングと言ってる物があるのでその手かと
思ったのですた。（ｗ
713 ：名無しさん＠１周年：02/10/10 00:19 ID:zglfbtJl
Cycloneって、どうよ？
１．５Ｖ電源とか、0.13μｍ配線とか、使ってみる価値あると思う？
１．５Ｖ電源とか、0.13μｍ配線とか、使ってみる価値あると思う？
714 ：名無しさん＠１周年：02/10/11 01:00 ID:bsrqaWua
>>713
アルテラの回し者か？社員もここみてるって話だし・・・
まぁ、サイクロンとやらが市場に出回るのはおそらく１年
後だから今議論しても意味なしとみた。ツールもおそらく
最初はバグが多かったりするんだろうなー
ところで、ザイリンクスのスパルタン３はいつ発表かね？
いや、俺は回し者じゃないよ。
アルテラの回し者か？社員もここみてるって話だし・・・
まぁ、サイクロンとやらが市場に出回るのはおそらく１年
後だから今議論しても意味なしとみた。ツールもおそらく
最初はバグが多かったりするんだろうなー
ところで、ザイリンクスのスパルタン３はいつ発表かね？
いや、俺は回し者じゃないよ。
715 ：名無しさん＠１周年：02/10/11 16:27 ID:8oVsCcBQ
>>713
VTX-IIだって、1.5Vの0.13umだよね
プロセスで選ぶ必要もないんじゃないか？
>>714
いや、あんたはザイリンクスの回し者だろ（ｗ
それは冗談として、北海道でやっていたSIIのFPGA展示会で
Stratexボードがあって動いていたのには驚いた。
V-II/ProのボードもX代理店ブースにあったし、新デバイスが出てイイ!!
VTX-IIだって、1.5Vの0.13umだよね
プロセスで選ぶ必要もないんじゃないか？
>>714
いや、あんたはザイリンクスの回し者だろ（ｗ
それは冗談として、北海道でやっていたSIIのFPGA展示会で
Stratexボードがあって動いていたのには驚いた。
V-II/ProのボードもX代理店ブースにあったし、新デバイスが出てイイ!!
未だにBaseline9.6を使ってますが、最近出たBaseline10.2は如何ですか？
あぼーん
718 ：名無しさん＠１周年：02/10/16 20:09 ID:2pEQ4/T6
って、どの辺がGXなのよ、Aさんよ。
720 ：名無しさん＠１周年：02/10/17 15:53 ID:hid9Ky/r
Max+PLUS2のAHDLでACEX1KのPLLを使う方法を教えてけろ。
722 ：名無しさん＠１周年：02/10/22 16:21 ID:sa4oaluX
なんで秋月はPLDキットを出さないんだろ？ PICとかH8とかATMELとかの
ワンチップマイコン開発キットは面白いのを出すのに。
ワンチップマイコン開発キットは面白いのを出すのに。
723 ：名無しさん＠１周年：02/10/24 12:44 ID:8qHKmxQd
AlteraのデバイスをByteBlasterMVで書き込んでみたいのですが、
WindowsNT,2000,98はサポートされているらしいのですが、
Xp(Home）は2000と同様の方法
http://www.altimanet.com/altima/literature.htm
でいいのでしょうか？
WindowsNT,2000,98はサポートされているらしいのですが、
Xp(Home）は2000と同様の方法
http://www.altimanet.com/altima/literature.htm
でいいのでしょうか？
725 ：名無しさん＠１周年：02/10/25 02:53 ID:3jRNUiS9
726 ：名無しさん＠１周年：02/10/25 06:52 ID:g75xUTFX
727 ：名無しさん＠１周年：02/10/25 14:08 ID:E1GpSYZi
>>726
>>725
自動車整備学校生なんすよ（笑）。
エンジン制御とかには手を出せないまでも、簡単な測定器くらいなら
ワンチップマイコンとかPLDで組めないかと。
ワンチップマイコンはH8とかPICとか、素人でも手を出しやすいのですが
PLDは、ちょっと手を出しにくい、、、。
>>725
自動車整備学校生なんすよ（笑）。
エンジン制御とかには手を出せないまでも、簡単な測定器くらいなら
ワンチップマイコンとかPLDで組めないかと。
ワンチップマイコンはH8とかPICとか、素人でも手を出しやすいのですが
PLDは、ちょっと手を出しにくい、、、。
>>727
アルテラの開発ツールは製品版と殆ど同じ物がただで手に入るし、パラレルポート
接続の書き込みアダプタ(ByteBlaster)も回路図が公開されてる。
サードパーティ製の安い書き込みアダプタも通販で買えるからPICなみの初期投資
ですみますよ。
アルテラの開発ツールは製品版と殆ど同じ物がただで手に入るし、パラレルポート
接続の書き込みアダプタ(ByteBlaster)も回路図が公開されてる。
サードパーティ製の安い書き込みアダプタも通販で買えるからPICなみの初期投資
ですみますよ。
729 ：名無しさん＠１周年：02/10/25 21:48 ID:3jRNUiS9
730 ：723：02/10/26 09:39 ID:ImMX5K/k
>>729
あ、だから、ＸＰで動くのなら、手を出そうか、と購入予定を立てている段階です。
動いたらなんか書きます。
（先生に相談したら、ＣＱ出版のやつ
http://www.cqpub.co.jp/eda/CPLDSET/default.htm
なら、書籍費として申請すれば購入してもいい、って言ってくれたのですが、これどないでしょか？）
あ、だから、ＸＰで動くのなら、手を出そうか、と購入予定を立てている段階です。
動いたらなんか書きます。
（先生に相談したら、ＣＱ出版のやつ
http://www.cqpub.co.jp/eda/CPLDSET/default.htm
なら、書籍費として申請すれば購入してもいい、って言ってくれたのですが、これどないでしょか？）
TEDのDDRセミナーすごく良かったよ。
エンジニアがしゃべっていたんだけど、結構気になるところを
本音でしゃべってくれた。
次があるかどうかわからないけど、もしあったら行ってみな。
エンジニアがしゃべっていたんだけど、結構気になるところを
本音でしゃべってくれた。
次があるかどうかわからないけど、もしあったら行ってみな。
732 ：名無しさん＠じゃぽね：02/10/27 01:16 ID:C0dwst93
今までXILINX使ってて、最近、ALTERA使ってるんですが
制約を与えていくとどんどん動作周波数が低くなっていくのですが、
そーゆうソフトなのでしょうか？
カットパスをしても動作周波数が低くなっていくのにはかなりまいってるのですが、
配置配線のロジックが馬鹿なのでしょーか？
制約を与えていくとどんどん動作周波数が低くなっていくのですが、
そーゆうソフトなのでしょうか？
カットパスをしても動作周波数が低くなっていくのにはかなりまいってるのですが、
配置配線のロジックが馬鹿なのでしょーか？
733 ：729：02/10/27 14:08 ID:wMFaGFBJ
734 ：名無しさん＠１周年：02/10/27 15:08 ID:WM32Zlr1
>>734
誤魔化すとかでなくても予算費目は細分化されていて
消耗品と書籍は別予算からしか出せないということは
大学では良くある。試作ボードとして使える予算が
なくても書籍として使える予算はあるという場合には
>>730のようなことは十分に発生する。書籍コードが
付いているものを書籍として購入することは誤魔化しでも
なんでもないだろ？
ただでさえわずかな金額の予算の内訳まで詳細に決められる
柔軟性のない事務処理をなんとかしなければ自由な研究は
不可能だよな。
誤魔化すとかでなくても予算費目は細分化されていて
消耗品と書籍は別予算からしか出せないということは
大学では良くある。試作ボードとして使える予算が
なくても書籍として使える予算はあるという場合には
>>730のようなことは十分に発生する。書籍コードが
付いているものを書籍として購入することは誤魔化しでも
なんでもないだろ？
ただでさえわずかな金額の予算の内訳まで詳細に決められる
柔軟性のない事務処理をなんとかしなければ自由な研究は
不可能だよな。
736 ：名無しさん＠１周年：02/10/31 17:00 ID:2mggiG6R
Altera PLD World 2002明日開催age
招待券も来たし逝きたいけど、新幹線の席が空いてないという
田舎技術者の悲しい罠。
招待券も来たし逝きたいけど、新幹線の席が空いてないという
田舎技術者の悲しい罠。
737 ：名無しさん＠１周年：02/11/01 00:23 ID:vMH+hk+A
CLIEだと、激しくクールランナー搭載のイメージが強いのだが、なぜPLDワールドの
景品にするかなぁ。
去年のMSTでもXilinxブースでクリエが基板むき出しでいっぱい展示されていたし。
ttp://www.ascii.co.jp/sonyflash/review/pcv-mxs1l5_01.html
景品にするかなぁ。
去年のMSTでもXilinxブースでクリエが基板むき出しでいっぱい展示されていたし。
ttp://www.ascii.co.jp/sonyflash/review/pcv-mxs1l5_01.html
740 ：名無しさん＠１周年：02/11/01 21:58 ID:9UrHVzrV
>>739
聖なる剣のＴシャツかな？
聖なる剣のＴシャツかな？
あぼーん
>>740さん
すみません、まだ開いていません
もったいないから（ｗ
ほかに会場に行かれた方はどういうのが当たりましたか？
知人はNIOS/Quartusツールが当たっていました。
スレ違いで恐縮ですみません
すみません、まだ開いていません
もったいないから（ｗ
ほかに会場に行かれた方はどういうのが当たりましたか？
知人はNIOS/Quartusツールが当たっていました。
スレ違いで恐縮ですみません
743 ：３：02/11/03 14:25 ID:F/H+A/jf
最近趣味でCPLDをはじめてみたのですが、
デバイス（XC9572P84)にiMPACTで書き込むと、eraseやblankcheckはとおるのに、programすると
グラフが20%ぐらいのところで止まって、そのまま固まってしまいます。
パラレルケーブルは1m弱で長さ的にはＯＫだと思うのですが・・
あと、ダウンロードケーブルの回路でJTAG入力のところの100pFをつけないのが原因でしょうか？
DONE端子も50Ωではなく100Ωです。
デバイス（XC9572P84)にiMPACTで書き込むと、eraseやblankcheckはとおるのに、programすると
グラフが20%ぐらいのところで止まって、そのまま固まってしまいます。
パラレルケーブルは1m弱で長さ的にはＯＫだと思うのですが・・
あと、ダウンロードケーブルの回路でJTAG入力のところの100pFをつけないのが原因でしょうか？
DONE端子も50Ωではなく100Ωです。
744 ：３：02/11/03 15:32 ID:F/H+A/jf
いま、コンデンサー220pFとDONEの抵抗を50Ωにしたら書き込めました！！
プリント基板を、コンデンサーなしで作ってたのでパッチ当てが大変です・・
ではいまからしょせんへいってきますｙＯ！
プリント基板を、コンデンサーなしで作ってたのでパッチ当てが大変です・・
ではいまからしょせんへいってきますｙＯ！
745 ：３：02/11/03 20:57 ID:F/H+A/jf
電源電圧5Vで何もやっていない状態で200mA流れているのはおかしいですか？
747 ：３：02/11/04 10:49 ID:RS598GCS
いえ、プログラムも何も書き込んでいなく、ピンも浮いた状態で電源をかけてるだけです。
749 ：名無しさん＠１周年：02/11/07 16:24 ID:ckVdwnXL
電源電圧5Vで何もやっていない状態で200A流れているんですがほって帰ってもいいですか？
>749
そりゃ200Aじゃ多すぎるわな。
そりゃ200Aじゃ多すぎるわな。
751 ：名無しさん＠１周年：02/11/07 19:30 ID:Eqzg3QIP
752 ：某：02/11/07 20:41 ID:gChMqsN5
いつのまにかに、ストラティクスGX出てたりするし。
あの、違う話ですけど、ISE5.1web packとSP2趣味で落としてみたら、
スパルタン3ってフォルダできたんですけど、それってなによ?
今度はバーテックス2の廉価版かなんかすか？
あの、違う話ですけど、ISE5.1web packとSP2趣味で落としてみたら、
スパルタン3ってフォルダできたんですけど、それってなによ?
今度はバーテックス2の廉価版かなんかすか？
クイックロジック社のqASICを使った事ある人居ます？
ASICをおこせない、FPGAだとコスト高って感じになってきて
検討してるんだけど、知ってる人意見を聞かせて。
ASICをおこせない、FPGAだとコスト高って感じになってきて
検討してるんだけど、知ってる人意見を聞かせて。
755 ：名無しさん＠１周年：02/11/19 10:40 ID:KS4k7ANH
FPGA、CPLDに関するスレは2chにここしかないっぽいんですが、
HDLに関するスレってあります？
プログラム板にも見当たらないんですが。。。
活発な個人のHPでもいいので、ご存知なら教えて頂きたいんですが。
HDLに関するスレってあります？
プログラム板にも見当たらないんですが。。。
活発な個人のHPでもいいので、ご存知なら教えて頂きたいんですが。
756 ：某壁紙jisaku野郎：02/11/19 23:54 ID:T6U10gy7
757 ：755：02/11/20 01:50 ID:NpZ1XNZ6
うお、同じ板にあったのか。てっきりム板の方にあると思ってそちらを探してました。
感謝
感謝
ACEX1Kを使ってボード設計しましたがクロック160MHzでステートマシンが
安定して動きました。最初は80MHzクロックで内部PLL使って160MHz動作さ
せようと思いましたが外部クロックで動いたのでPLL使うのはやめました。
安定して動きました。最初は80MHzクロックで内部PLL使って160MHz動作さ
せようと思いましたが外部クロックで動いたのでPLL使うのはやめました。
759 ：名無しさん＠１周年：02/11/26 10:03 ID:mVhyOWSz
200kHzのPWMをバイナリカウンターとワンチップマイコンで組もうと思ったのですが、
この際だから、CPLDにも手を出してみようかと思います。
何もわかってないのですが、ＥＰＭ7032Ｓっていうデバイスの中に
８ビットのカウンタ（0-255まで数え、パラレル入力８ビットに応じてHとなる区間を設定する）が何個か入るでしょうか？
この際だから、CPLDにも手を出してみようかと思います。
何もわかってないのですが、ＥＰＭ7032Ｓっていうデバイスの中に
８ビットのカウンタ（0-255まで数え、パラレル入力８ビットに応じてHとなる区間を設定する）が何個か入るでしょうか？
761 ：名無しさん＠１周年：02/11/26 17:51 ID:/pdnFxH8
762 ：MACHヲタク：02/11/26 18:08 ID:6/fPb3NG
>>761
オススメは旧AMDのMACHだな．いまはLATTICEから販売されているが
ここの，MACH-M4A32かispMACH4032ファミリなら，確実に８ビットカウンタｘ４はできる．
だって，いま同様のことしているから．
オススメは旧AMDのMACHだな．いまはLATTICEから販売されているが
ここの，MACH-M4A32かispMACH4032ファミリなら，確実に８ビットカウンタｘ４はできる．
だって，いま同様のことしているから．
764 ：名無しさん＠１周年：02/11/26 21:36 ID:uQtMqDy5
765 ：名無しさん＠１周年：02/11/27 22:47 ID:D4BAFDnh
>>759
何か激しくループしてるなぁ。
このスレかVerilog & VHDLスレで答えた記憶があるんですが、カウンタなんか
一つでいいじゃん。カウンタ出力とコンパレートして組み合わせで作る出力が
4つあれば良いから、F/FというかMachならL/Cが12あれば済む。
とは言っても、１チップ・マイコンに繋ぐなら8bitのバス入力にした方が
良いだろうから、入力ラッチを8*4個設けて結局L/Cは40個か、、、。
何か激しくループしてるなぁ。
このスレかVerilog & VHDLスレで答えた記憶があるんですが、カウンタなんか
一つでいいじゃん。カウンタ出力とコンパレートして組み合わせで作る出力が
4つあれば良いから、F/FというかMachならL/Cが12あれば済む。
とは言っても、１チップ・マイコンに繋ぐなら8bitのバス入力にした方が
良いだろうから、入力ラッチを8*4個設けて結局L/Cは40個か、、、。
age
>>754
遅レスだが、QuickPCI(pASIC3+PCIハードコア)なら使ったことあるよ
qASICじゃなくてpASICだよね?
FPGAに比べると配線遅延が少ない。viaを絶縁破壊して作って配線するらしい。
当然1回しか書けないが、不揮発だよ。
ライターで書き込むと30分～1時間はかかるらしい。そもそもライターは高いので買ってない。
だから必然的に開発スタイルはFPGAよりASICに近い形になる。
デバイスの出荷時に書き込んでもらう形になる。
渡すデータはツールが出したchpって拡張子のファイルだけ。
テストベクタは不要。ここんとこはFPGA的。
FPGAに比べたらコスト安いので少数量産に向いてると思うよ。
ROMが要らないのもうれしい。
遅レスだが、QuickPCI(pASIC3+PCIハードコア)なら使ったことあるよ
qASICじゃなくてpASICだよね?
FPGAに比べると配線遅延が少ない。viaを絶縁破壊して作って配線するらしい。
当然1回しか書けないが、不揮発だよ。
ライターで書き込むと30分～1時間はかかるらしい。そもそもライターは高いので買ってない。
だから必然的に開発スタイルはFPGAよりASICに近い形になる。
デバイスの出荷時に書き込んでもらう形になる。
渡すデータはツールが出したchpって拡張子のファイルだけ。
テストベクタは不要。ここんとこはFPGA的。
FPGAに比べたらコスト安いので少数量産に向いてると思うよ。
ROMが要らないのもうれしい。
771 ：池ぴょん：02/12/12 14:03 ID:pCkhb9xH
機械工学を専攻している者です。技術系公務員志望です。
下記に示す問題は国家Ⅰ種試験の問題でわからなかったので、正しい解答
の番号と説明を送付して下さい。
問、現在、リニアモーターカーの開発が行われている。鉄道技術に関する
記述ア、イ、ウの正誤を正しく組み合わせているのどれか。
ア、従来の鉄道は、高速走行した際に車輪と軌道間の滑りが増加し、駆動
効率が悪化する。
イ、リニアモーターを使用した鉄道は摩擦力に依存しないため、軌道の勾
配を大きくすることができる。
ウ、磁気浮上式鉄道では車輪とレールとの接触がない（少ない）ためにそ
れに起因する騒音や振動を大幅に改善できる。
ア イ ウ
1. 正 正 正
2. 正 正 誤
3. 正 誤 正
4. 誤 正 正
5. 誤 誤 正
知恵を貸して下さい！
下記に示す問題は国家Ⅰ種試験の問題でわからなかったので、正しい解答
の番号と説明を送付して下さい。
問、現在、リニアモーターカーの開発が行われている。鉄道技術に関する
記述ア、イ、ウの正誤を正しく組み合わせているのどれか。
ア、従来の鉄道は、高速走行した際に車輪と軌道間の滑りが増加し、駆動
効率が悪化する。
イ、リニアモーターを使用した鉄道は摩擦力に依存しないため、軌道の勾
配を大きくすることができる。
ウ、磁気浮上式鉄道では車輪とレールとの接触がない（少ない）ためにそ
れに起因する騒音や振動を大幅に改善できる。
ア イ ウ
1. 正 正 正
2. 正 正 誤
3. 正 誤 正
4. 誤 正 正
5. 誤 誤 正
知恵を貸して下さい！
>>770
ケースバイケースでしょうね。CPLDで足りる領域ならCPLDが絶対有利。
pASICはそこそこのゲート規模とスピードがあって
CPLDよりはずっと上のターゲットをねらったデバイスだと思う。
同等性能のALTERA/XILINXのデバイスと比較して
少数量産時(1000個くらい)のデバイス単価は
1/5くらいって印象です。
それ以外の利点は、繰り返しになるけどROMが要らないことくらいかな。
FPGAは、純正ROM高いから、CPLDと汎用フラッシュメモリで何とかしちゃうのが
セオリーだけど、そういう手間は要りません。
ケースバイケースでしょうね。CPLDで足りる領域ならCPLDが絶対有利。
pASICはそこそこのゲート規模とスピードがあって
CPLDよりはずっと上のターゲットをねらったデバイスだと思う。
同等性能のALTERA/XILINXのデバイスと比較して
少数量産時(1000個くらい)のデバイス単価は
1/5くらいって印象です。
それ以外の利点は、繰り返しになるけどROMが要らないことくらいかな。
FPGAは、純正ROM高いから、CPLDと汎用フラッシュメモリで何とかしちゃうのが
セオリーだけど、そういう手間は要りません。
すいません.すっごい基本的なことで恐縮なんですが…VHDLです.
process～
a <=b
if～
だとエラーってでますか？なんか理解不能のエラーが１つ残ってちゃうんです.
Xst415 ～failed
CPU14.00/14.00s ～ Elasped 14.00/14.00s
見たいのです.
プログラムソースとか落ちてるの見てみたんですけど見る物、見る物ことごとく
process～
if～
なんですけど…ifの前になにか置いちゃいけないんですか？
process～
a <=b
if～
だとエラーってでますか？なんか理解不能のエラーが１つ残ってちゃうんです.
Xst415 ～failed
CPU14.00/14.00s ～ Elasped 14.00/14.00s
見たいのです.
プログラムソースとか落ちてるの見てみたんですけど見る物、見る物ことごとく
process～
if～
なんですけど…ifの前になにか置いちゃいけないんですか？
Xst415 Synthesize failed
でつ
でつ
synthesizeしたあとの一番最後のあたりに出ます.
ソースの一部 貼ってみな
一般に VHDLで process文中で ifより前に信号代入文があっても問題ないはず
a <= b; の ;忘れてたってオチじゃないよね??
一般に VHDLで process文中で ifより前に信号代入文があっても問題ないはず
a <= b; の ;忘れてたってオチじゃないよね??
あ、訂正 合成の話だったのか
process(CLK, RST)
begin
if RST= '1' then
リセット処理
elsif CLK'event and CLK='1' then
シーケンシャル文のかたまり
end if;
end process;
上が基本。こう書かないと合成できない場合がほとんど。
単に a<=b; をしたいなら processブロックの外でやればいいんじゃない?
a <= b;
process(CLK, RST)
begin
if RST= '1' then
process(CLK, RST)
begin
if RST= '1' then
リセット処理
elsif CLK'event and CLK='1' then
シーケンシャル文のかたまり
end if;
end process;
上が基本。こう書かないと合成できない場合がほとんど。
単に a<=b; をしたいなら processブロックの外でやればいいんじゃない?
a <= b;
process(CLK, RST)
begin
if RST= '1' then
779 ：名無しさん＠１周年：02/12/13 12:04 ID:VrH8DK8h
process 全部貼れ
780 ：名無しさん＠１周年：02/12/13 23:51 ID:5yS/PNoU
process(sen1)
variable D : std_logic_vector( 2 downto 0 );
begin
case sen1 is
when "11" =>
senp1 <= senp1;
when others =>
D := ('0' & sen1) - senp1;--isou sa kennsixyutu
if D = "000" then
senp1 <= ('0' & sen1) ;
variable D : std_logic_vector( 2 downto 0 );
begin
case sen1 is
when "11" =>
senp1 <= senp1;
when others =>
D := ('0' & sen1) - senp1;--isou sa kennsixyutu
if D = "000" then
senp1 <= ('0' & sen1) ;
781 ：名無しさん＠１周年：02/12/13 23:52 ID:5yS/PNoU
elsif D = "001" then
sensa1 <= sensa1 + '1';
senp1 <= ('0' & sen1) ;
elsif D = "110" then
sensa1 <= sensa1 + '1';
senp1 <= ('0' & sen1) ;
elsif D = "111" then
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
elsif D = "010" then
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
end if;
end case;
end process;
sensa1 <= sensa1 + '1';
senp1 <= ('0' & sen1) ;
elsif D = "110" then
sensa1 <= sensa1 + '1';
senp1 <= ('0' & sen1) ;
elsif D = "111" then
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
elsif D = "010" then
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
end if;
end case;
end process;
782 ：名無しさん＠１周年：02/12/13 23:58 ID:5yS/PNoU
プログラムをいろいろ変えて見ましたが結局動きませんでした。
WARNING:Xst:528 - Multi-source in Unit <henicp3> on signal <sensa1_1> not replaced by logic
Signal is stuck at GND
ERROR:Xst:415 - Synthesis failed
CPU : 0.66 / 1.61 s | Elapsed : 0.00 / 1.00 s
がでます．
sen1がin 2bit 、senp1がsignal 3bit、sensa1がsignal 4bitでつ．
Dはただのvariable関数です．
WARNING:Xst:528 - Multi-source in Unit <henicp3> on signal <sensa1_1> not replaced by logic
Signal is stuck at GND
ERROR:Xst:415 - Synthesis failed
CPU : 0.66 / 1.61 s | Elapsed : 0.00 / 1.00 s
がでます．
sen1がin 2bit 、senp1がsignal 3bit、sensa1がsignal 4bitでつ．
Dはただのvariable関数です．
>>780-782
VHDLは非常に柔軟で、どんな記述もできますが、
合成するためには、RTL形式で書く必要があります。
あなたの貼ったコードは、まったくRTL形式ではないので合成できません。
このコードが合成できる合成ツールって実在しないと思います。
XSTのユーザマニュアルを読んで 合成可能な書き方を学んでください。
また、同期回路の基礎もあわせて学ぶ必要があるでしょう。
VHDLは非常に柔軟で、どんな記述もできますが、
合成するためには、RTL形式で書く必要があります。
あなたの貼ったコードは、まったくRTL形式ではないので合成できません。
このコードが合成できる合成ツールって実在しないと思います。
XSTのユーザマニュアルを読んで 合成可能な書き方を学んでください。
また、同期回路の基礎もあわせて学ぶ必要があるでしょう。
> sensa1 <= sensa1 + '1';
sensa1が4ビットならこんな書き方できん。+"0001"と汁
センシティビティリストが足りん。caseの中に普通は文は書かん。
それより一番いかんのは、お前レジスタが分かってないだろ。ソフト屋か？
トランスペアレントラッチにするな。クロックを使ってフリップフロップに汁
sensa1が4ビットならこんな書き方できん。+"0001"と汁
センシティビティリストが足りん。caseの中に普通は文は書かん。
それより一番いかんのは、お前レジスタが分かってないだろ。ソフト屋か？
トランスペアレントラッチにするな。クロックを使ってフリップフロップに汁
こんな感じでどうよ?
D <= ('0' & sen1) - senp1;
process(CLK, RST)
begin
if RST = '1' then-- initialize
sensa1 <= 初期値;
senp1 <= 初期値;
elsif CLK'event and CLK='1' then
if sen1 = "11" then
senp1 <= senp1;
else
case D is
when "000" =>
senp1 <= ('0' & sen1) ;
when "001" =>
sensa1 <= sensa1 + '1';
senp1 <= ('0' & sen1) ;
when "110" =>
sensa1 <= sensa1 + '1';
when "111" =>
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
when "010" =>
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
when others =>
end case;
end if;
end process;
D <= ('0' & sen1) - senp1;
process(CLK, RST)
begin
if RST = '1' then-- initialize
sensa1 <= 初期値;
senp1 <= 初期値;
elsif CLK'event and CLK='1' then
if sen1 = "11" then
senp1 <= senp1;
else
case D is
when "000" =>
senp1 <= ('0' & sen1) ;
when "001" =>
sensa1 <= sensa1 + '1';
senp1 <= ('0' & sen1) ;
when "110" =>
sensa1 <= sensa1 + '1';
when "111" =>
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
when "010" =>
sensa1 <= sensa1 - '1';
senp1 <= ('0' & sen1) ;
when others =>
end case;
end if;
end process;
よくみたら end if; が一個足りなかったね
適当に修正しておいてくれ
適当に修正しておいてくれ
わかりました。
ありがとうございました。
逝ってきます。
ありがとうございました。
逝ってきます。
790 ：名無しさん＠１周年：02/12/16 10:02 ID:ngJnnfKv
教えてクンですいません。
ALTRAのOpenCoreのライセンスでModelSIM（ALTERA OEM版）のシミュレーションはできますか？
コンパイルは通るんですが、シミュレーションでエラーになってしまいます。
# Loading C:/MegaCore/reed-solomon-v3.3.1/sim_lib/modelsim/vhdl/reeds.rs_interface(body)
# ** Fatal: (vsim-3381) Obsolete library format for design unit. (See design unit listed above.)
やっぱ正規ライセンスでないとダメなんですかね？
ちなみに、IPはReedSolomonです。
ALTRAのOpenCoreのライセンスでModelSIM（ALTERA OEM版）のシミュレーションはできますか？
コンパイルは通るんですが、シミュレーションでエラーになってしまいます。
# Loading C:/MegaCore/reed-solomon-v3.3.1/sim_lib/modelsim/vhdl/reeds.rs_interface(body)
# ** Fatal: (vsim-3381) Obsolete library format for design unit. (See design unit listed above.)
やっぱ正規ライセンスでないとダメなんですかね？
ちなみに、IPはReedSolomonです。
このプログラムをいくつかコピペしてたくさんセンサを扱える
ようにしようとしてみたんですが、
Macrocells Product Terms Registers Pins Function Block
Used Used Used Used Inputs Used
77 /108( 71%) 502 /540( 93%) 70 /108( 65%) 28 /69( 41%) 171/216 ( 79%)
11個目でこの状態になりました．増やせるならもっと増やしたいのですが、
ビット値を下げる以外にProduct Termsの値を下げる方法はありますか？
ようにしようとしてみたんですが、
Macrocells Product Terms Registers Pins Function Block
Used Used Used Used Inputs Used
77 /108( 71%) 502 /540( 93%) 70 /108( 65%) 28 /69( 41%) 171/216 ( 79%)
11個目でこの状態になりました．増やせるならもっと増やしたいのですが、
ビット値を下げる以外にProduct Termsの値を下げる方法はありますか？
>791
Obsolete library format だから、vcom -refreshを試すとか？
Obsolete library format だから、vcom -refreshを試すとか？
>792
レスありがとうございます。
試してみましたが、同じ結果でした．．．(ToT)
レスありがとうございます。
試してみましたが、同じ結果でした．．．(ToT)
そのReadSolomonの対応しているModelSimのVersionを確認した方が良いかと。
あと、OpenCoreのライセンスって回路が大きくなるとパフォーマンスが落ちるとかしない？
目に見えて遅くなるから鬱になるかも。
あと、OpenCoreのライセンスって回路が大きくなるとパフォーマンスが落ちるとかしない？
目に見えて遅くなるから鬱になるかも。
DesignWave2003/1月号買ったら、付録に（ｗ）EPM7256Aがボードに半田された状態で付いて来るんだけど
（本の価格；1780円）
これはお買い得ですか？
（本の価格；1780円）
これはお買い得ですか？
>>795
若松で買うよりずっと安いよ
若松で買うよりずっと安いよ
>>811
すんません、AlteraのWebで、この本を買った人に
ダウンロードケーブルを特別配布しているみたいなんですが、
http://www.altera.co.jp/corporate/promotions/specials/cqmax/spc-cqmax_j.jsp
MAX 開発キット シリアル番号*
このシリアル番号って何をいれればいいの？
License.datの最初の番号かなぁ？
すんません、AlteraのWebで、この本を買った人に
ダウンロードケーブルを特別配布しているみたいなんですが、
http://www.altera.co.jp/corporate/promotions/specials/cqmax/spc-cqmax_j.jsp
MAX 開発キット シリアル番号*
このシリアル番号って何をいれればいいの？
License.datの最初の番号かなぁ？
800 ：名無しさん＠１周年：02/12/18 21:39 ID:wNETfaCZ
ちょっとみんなに質問。
FPGAを使っていて、LCを何％くらいまで使い切って、フィットしたことある？
もちろんデバイスや回路の描き方によると思うけど、
自分の場合、７０％越えると、フィッターが右往左往して、進まなくなって、結局ギブアップ＠ACEX1K（ｗ
FPGAを使っていて、LCを何％くらいまで使い切って、フィットしたことある？
もちろんデバイスや回路の描き方によると思うけど、
自分の場合、７０％越えると、フィッターが右往左往して、進まなくなって、結局ギブアップ＠ACEX1K（ｗ
CPLDですが、Assign Package Pins で配置変更したあとImplement Designを
やってもFitter Reportの配置図って更新されないんですか？
なんか配置変更してもFitter Reportが直らないんですけど…
やってもFitter Reportの配置図って更新されないんですか？
なんか配置変更してもFitter Reportが直らないんですけど…
>>800
FLEX10K30で89%の使用効率の回路だったらOKでしたよ。
コンパイル時間はPen3-800で1分17秒くらい。
Max+PlusIIのAssign-Global Project Logic Synthesisで
Synthsys StyleがNORMALだとなぜかコンパイルが通らなかった
けどFASTにしたらコンパイルでき、かつ動作スピードも上がった。
OptimizeもAreaよりSpeedを重視した方がコンパイルが通りやすい
ような気がしますが、気のせいかも知れません。
フィッターが通らないときは上記設定を変えてみると良いこともあ
りますので試してみてください。
FLEX10K30で89%の使用効率の回路だったらOKでしたよ。
コンパイル時間はPen3-800で1分17秒くらい。
Max+PlusIIのAssign-Global Project Logic Synthesisで
Synthsys StyleがNORMALだとなぜかコンパイルが通らなかった
けどFASTにしたらコンパイルでき、かつ動作スピードも上がった。
OptimizeもAreaよりSpeedを重視した方がコンパイルが通りやすい
ような気がしますが、気のせいかも知れません。
フィッターが通らないときは上記設定を変えてみると良いこともあ
りますので試してみてください。
806 ：名無しさん＠１周年：02/12/23 18:46 ID:mzHzg8Ge
質問です。
下記のレオナルドのレポートですが、DFFの数はほぼ狙いどおりに出てます。
でも、CARRYとCASCADEというのが多くて、ロジックセルを消費してるみたいです。
減らす方法はないのでしょうか？
どういう回路を組むと、これらは増えるのですか？
LCs 340 4992 6.81%
DFFs 73 4992 1.46%
Memory Bits 0 49152 0.00%
CARRYs 173 4992 3.47%
CASCADEs 64 4992 1.28%
下記のレオナルドのレポートですが、DFFの数はほぼ狙いどおりに出てます。
でも、CARRYとCASCADEというのが多くて、ロジックセルを消費してるみたいです。
減らす方法はないのでしょうか？
どういう回路を組むと、これらは増えるのですか？
LCs 340 4992 6.81%
DFFs 73 4992 1.46%
Memory Bits 0 49152 0.00%
CARRYs 173 4992 3.47%
CASCADEs 64 4992 1.28%
808 ：名無しさん＠１周年：02/12/25 01:15 ID:YJLCQAa6
おいお前ら、今さらながら、Stratexってば鬼畜のように凄いな!
ﾃｨﾑﾎﾟ汁があふれて止まらねえYO!
ﾃｨﾑﾎﾟ汁があふれて止まらねえYO!
× Stratex
○ Stratix
投稿直後に気付いて赤面したが連投規制に引っかかり鬱だ氏
一晩経ってもﾃｨﾑﾎﾟ汁が止まらねえ (でも病院には逝かないぞ)
○ Stratix
投稿直後に気付いて赤面したが連投規制に引っかかり鬱だ氏
一晩経ってもﾃｨﾑﾎﾟ汁が止まらねえ (でも病院には逝かないぞ)
>>806
CARRYやCASCADEはおまけの論理だからこれらを使えれば
ロジックセルの消費は抑えられるよ。だから、これらが
使えていた方が良いはず。
前に出ていたFASTだとフィッティングできたってのも
FASTにしなければCARRYやCASCADEが使えないから、その分
ロジックセルに余裕が出来たってことだろ。
CARRYやCASCADEはおまけの論理だからこれらを使えれば
ロジックセルの消費は抑えられるよ。だから、これらが
使えていた方が良いはず。
前に出ていたFASTだとフィッティングできたってのも
FASTにしなければCARRYやCASCADEが使えないから、その分
ロジックセルに余裕が出来たってことだろ。
www.altera.com www.altera.co.jp ともに沈んでるので sage ｺﾞﾙｧ
812 ：名無しさん＠１周年：02/12/25 20:41 ID:F07f9GTz
>>810の間違い。。。
814 ：ﾃﾟ汁 ◆Db/E231N/A ：02/12/29 19:23 ID:TzVNnnvV
816 ：名無しさん＠１周年：02/12/31 02:13 ID:VlDJbMC2
>>815
CARRY,CASCADEを使われたLCは。LUTやDFFを使うことはできるのですか？
CARRY,CASCADEを使われたLCは。LUTやDFFを使うことはできるのですか？
1セルのfan-inは減るけど、ゲートのfan-inは増えまつ
819 ：名無し＠技術力無しさん：03/01/08 11:17 ID:O63bpIBo
AlteraのFLEX10K100を使用しているんですが、仕様上、FPGA内部で
クロックを２分周してそれをクロックとして動作させなければならず、
スキューで誤動作してしまっています。
Dedicated Input Clockに一本24.54MHzの外部クロックが入ります。
こいつをFPGA内で２分周し、12.27MHzを作るのですが、ここでまず
リセットのタイミングにより180度位相差が生じる事があります。
２分周したクロックで分周回路以外の全てのロジックを動かすのですが
（Fan-Outは2500くらい）内部の回路の組み方も悪いせいか、スキューが
レジスタのセットアップ・ホールドを満たせず配置配線でエラー出まくります。
論理合成は Leonardo Srectrumを使用し、配置配線はMAX+PlusIIです。
Verilogで記述しており、分周回路の部分に
//exempler attribute DIV_CLK buffer_sig global
と入れてみたり、Contraints Fileでbuffer_sigを使用し GLOBALをバッファ
としてかませばある程度いけるかと思ったんですが、edfファイルをみると
プリミティブとして入っていません。（Optimizeの段階でmoduleごと消える？）
LC使用率は96%ほどいっています。
FPGA内で分周してそれをクロックとする自体、よろしくないとは思うのですが、
外部接続との電圧の関係でどうしても避けれません。
スキューに耐えうる回路に設計し直すほかに、良い対処法がないか、識者の
皆様のお知恵をお貸し下さい。
宜しくお願いします。
クロックを２分周してそれをクロックとして動作させなければならず、
スキューで誤動作してしまっています。
Dedicated Input Clockに一本24.54MHzの外部クロックが入ります。
こいつをFPGA内で２分周し、12.27MHzを作るのですが、ここでまず
リセットのタイミングにより180度位相差が生じる事があります。
２分周したクロックで分周回路以外の全てのロジックを動かすのですが
（Fan-Outは2500くらい）内部の回路の組み方も悪いせいか、スキューが
レジスタのセットアップ・ホールドを満たせず配置配線でエラー出まくります。
論理合成は Leonardo Srectrumを使用し、配置配線はMAX+PlusIIです。
Verilogで記述しており、分周回路の部分に
//exempler attribute DIV_CLK buffer_sig global
と入れてみたり、Contraints Fileでbuffer_sigを使用し GLOBALをバッファ
としてかませばある程度いけるかと思ったんですが、edfファイルをみると
プリミティブとして入っていません。（Optimizeの段階でmoduleごと消える？）
LC使用率は96%ほどいっています。
FPGA内で分周してそれをクロックとする自体、よろしくないとは思うのですが、
外部接続との電圧の関係でどうしても避けれません。
スキューに耐えうる回路に設計し直すほかに、良い対処法がないか、識者の
皆様のお知恵をお貸し下さい。
宜しくお願いします。
>>819
24.54MHzのクロックで駆動する回路と、12.27MHzのクロックで駆動する回路が混在してますか?
FLEX10Kの内蔵PLLは非力で分周できないし困りましたね。
cypressのRoboclockみたいなPLLチップを外部に置いた方が楽かも。
PCマザーボード用の部品なんで安く入手できるはずです。
他ベンダーから互換チップもたくさん出てます。
24.54MHzのクロックで駆動する回路と、12.27MHzのクロックで駆動する回路が混在してますか?
FLEX10Kの内蔵PLLは非力で分周できないし困りましたね。
cypressのRoboclockみたいなPLLチップを外部に置いた方が楽かも。
PCマザーボード用の部品なんで安く入手できるはずです。
他ベンダーから互換チップもたくさん出てます。
822 ：名無しさん＠１周年：03/01/08 14:17 ID:XffiAA3y
>823
その案に私も一票。
その案に私も一票。
823 ：名無しさん＠１周年：03/01/09 00:41 ID:iaQg4HG4
初歩的な質問ですみません。
分周したクロックを回路全体のクロックとして使うのはダメなんですか？
やっぱり専用のクロック配線しか基本的にダメということでしょうか？
以前、作った回路では、まさに分周したクロックを使ってFPGA全体を動かしたけど、動作しました。
遅いクロックで動く回路なら、問題ないということでいいですか？
分周したクロックを回路全体のクロックとして使うのはダメなんですか？
やっぱり専用のクロック配線しか基本的にダメということでしょうか？
以前、作った回路では、まさに分周したクロックを使ってFPGA全体を動かしたけど、動作しました。
遅いクロックで動く回路なら、問題ないということでいいですか？
824 ：名無しさん＠１周年：03/01/09 00:57 ID:3Yyd9Nsl
>>823
デバイスによる。10K100はLEからの出力をGLOBALに接続できないので不可だと思った。
どうしてもやりたかったら、いったん出して入れるしかないです。
なんだか気の毒だけど、データシートのブロック図をよく眺めてから設計してください
としか言えないﾃﾞｽ・・・
デバイスによる。10K100はLEからの出力をGLOBALに接続できないので不可だと思った。
どうしてもやりたかったら、いったん出して入れるしかないです。
なんだか気の毒だけど、データシートのブロック図をよく眺めてから設計してください
としか言えないﾃﾞｽ・・・
825 ：名無しさん＠１周年：03/01/09 01:01 ID:3Yyd9Nsl
つーかclock enable使って分周したら？
でもverilogで全書き換えは大変だろうな。。。
でもverilogで全書き換えは大変だろうな。。。
>>824
いちおう誤解の内容に書いておきますが、>>819ではありませんよ。
使ったデバイスはACEX1Kでした。
clock enableを使った分周は、別の回路で試したのですが、
クリティカルパスが詰められなくて挫折しました。
最初から遅いクロックが使えれば、問題なかったんだけど。
いちおう誤解の内容に書いておきますが、>>819ではありませんよ。
使ったデバイスはACEX1Kでした。
clock enableを使った分周は、別の回路で試したのですが、
クリティカルパスが詰められなくて挫折しました。
最初から遅いクロックが使えれば、問題なかったんだけど。
827 ：何かあるかも？：03/01/09 07:29 ID:/9zMTVYP
レスありがとうございました.m(_._)m
小出し情報になり申し訳ありませんが、使用している基板は三菱マイコンの
PowerMedusaシリーズです。MEB200-A100とMU200-AP1000を接続するため、
FLEX10KはMultVoltIOにしますが、外部からのクロックが5Vでくるため、全基板
を単純に繋ぐのではなく、MU200-AP1000側のDedicatedInputClockと5Vのクロックが接続されぬよう
SWで切り離しています。
>>820
24.54MHzクロックで駆動するロジックはこのFPGA内には無いです。
ただ、24.54MHzと12.27MHzを外部ピンに出力する必要はあります。
一応、EPF10K100GC503-3DXを発注してみたのですが、クロックロックを
使うのは不便そうですね。
>>821-822 , >>824
PowerMedusaの外部接続用クロック線をパターンカットするのが一番てっとりばやいと
思うのですが、カットもジャンパも上からの許可が出ません。
戻せるのか？と言われてしまうので、切った貼ったすれば、と答えたんですが。
分周モジュール内でGLOBALプリミティブをVerilogで追記した所、LeonardoSpectrumLevel3で
GLOBALが追加されたのを確認でき、スキューが多少減りましたヽ(´ー｀)ノ
でもfmaxが22MHzしかいかない俺の糞回路ってば・・・・
やっぱり設計し直しかな
>>825
大変でつ(´Д⊂ｸﾞｽﾝ
でもどうしても駄目だったら頑張ってみます。
小出し情報になり申し訳ありませんが、使用している基板は三菱マイコンの
PowerMedusaシリーズです。MEB200-A100とMU200-AP1000を接続するため、
FLEX10KはMultVoltIOにしますが、外部からのクロックが5Vでくるため、全基板
を単純に繋ぐのではなく、MU200-AP1000側のDedicatedInputClockと5Vのクロックが接続されぬよう
SWで切り離しています。
>>820
24.54MHzクロックで駆動するロジックはこのFPGA内には無いです。
ただ、24.54MHzと12.27MHzを外部ピンに出力する必要はあります。
一応、EPF10K100GC503-3DXを発注してみたのですが、クロックロックを
使うのは不便そうですね。
>>821-822 , >>824
PowerMedusaの外部接続用クロック線をパターンカットするのが一番てっとりばやいと
思うのですが、カットもジャンパも上からの許可が出ません。
戻せるのか？と言われてしまうので、切った貼ったすれば、と答えたんですが。
分周モジュール内でGLOBALプリミティブをVerilogで追記した所、LeonardoSpectrumLevel3で
GLOBALが追加されたのを確認でき、スキューが多少減りましたヽ(´ー｀)ノ
でもfmaxが22MHzしかいかない俺の糞回路ってば・・・・
やっぱり設計し直しかな
>>825
大変でつ(´Д⊂ｸﾞｽﾝ
でもどうしても駄目だったら頑張ってみます。
ちょっとはずしているかも知れないが FYI
cypress CY2305(PLL内蔵のクロックバッファ)を使えば
5Vレベルのクロックをゼロディレイで3.3VCMOSレベルに変換できるよ。
cypress CY2305(PLL内蔵のクロックバッファ)を使えば
5Vレベルのクロックをゼロディレイで3.3VCMOSレベルに変換できるよ。
830 ：名無しさん＠１周年：03/01/09 13:08 ID:z97FVEL0
某資料によると内部グローバルは下記で実現できるらしい。
（但し、Ｄｅｄｉｃａｔｅｄ Ｉｎｐｕｔ Ｐｉｎが最低１Ｐｉｎは空きＰｉｎであることが条件）
module glob(A,Y);
input A ;
output Y ;
GLOBAL u1(.A_IN, .A_OUT(Y));
endmodule
module GLOBAL(A_IN, A_OUT);
input A_IN;
output A_OUT;
endmodule
お試しを。
しかし、昔ＡＨＤＬでこれをやってみたが、一度外部へクロックを出してＧｌｏｂａｌ Ｐｉｎへ再接続する方法ほどは改善されなかった。 あまり期待しないでね。
（但し、Ｄｅｄｉｃａｔｅｄ Ｉｎｐｕｔ Ｐｉｎが最低１Ｐｉｎは空きＰｉｎであることが条件）
module glob(A,Y);
input A ;
output Y ;
GLOBAL u1(.A_IN, .A_OUT(Y));
endmodule
module GLOBAL(A_IN, A_OUT);
input A_IN;
output A_OUT;
endmodule
お試しを。
しかし、昔ＡＨＤＬでこれをやってみたが、一度外部へクロックを出してＧｌｏｂａｌ Ｐｉｎへ再接続する方法ほどは改善されなかった。 あまり期待しないでね。
831 ：832：03/01/09 13:12 ID:z97FVEL0
間違った。
× GLOBAL u1(.A_IN, .A_OUT(Y));
○ GLOBAL u1(.A_IN(A), .A_OUT(Y));
× GLOBAL u1(.A_IN, .A_OUT(Y));
○ GLOBAL u1(.A_IN(A), .A_OUT(Y));
>>829
情報ありがとうございます。データシート見に逝ってきます。
あぁ、でも石のっけるユニバーサル部分が無いよぉ(´Д⊂ｸﾞｽﾝ
>>830-831
>>828で書いたVerilogに追加したプリミティブってまさにそれっす。
ただ俺がやったのは
GLOBAL u1( Y , A );
って感じで、in/outが逆でした。スケマティックビューワで見るとそれで
方向的にあっていたので、いいのか？と。
空のGLOBALモジュールも記述してません。Leonardoのライブラリに用意
されてたんでしょうか？
ちょっとだけ改善されましたが、回路が糞だったようで、tco、tpdが若干多く
期待したfmaxでまだ配置配線できてません。
ジャンパでGlobalInputに入れなおす方法も視野にいれようと思います。
合成の段階で最適化をDelayにすればよさそうなんですが、LC106%でオーバー｡･ﾟ･(ﾉД`)･ﾟ･｡ うえええん
Areaにして99%なんですが、fmaxを満たしません。
やっぱり回路見直しだ。ヽ(´Д`；)ノアゥア．．．
初心者丸出しのこんな奴に沢山のアドバイス頂きありがとうございました。
情報ありがとうございます。データシート見に逝ってきます。
あぁ、でも石のっけるユニバーサル部分が無いよぉ(´Д⊂ｸﾞｽﾝ
>>830-831
>>828で書いたVerilogに追加したプリミティブってまさにそれっす。
ただ俺がやったのは
GLOBAL u1( Y , A );
って感じで、in/outが逆でした。スケマティックビューワで見るとそれで
方向的にあっていたので、いいのか？と。
空のGLOBALモジュールも記述してません。Leonardoのライブラリに用意
されてたんでしょうか？
ちょっとだけ改善されましたが、回路が糞だったようで、tco、tpdが若干多く
期待したfmaxでまだ配置配線できてません。
ジャンパでGlobalInputに入れなおす方法も視野にいれようと思います。
合成の段階で最適化をDelayにすればよさそうなんですが、LC106%でオーバー｡･ﾟ･(ﾉД`)･ﾟ･｡ うえええん
Areaにして99%なんですが、fmaxを満たしません。
やっぱり回路見直しだ。ヽ(´Д`；)ノアゥア．．．
初心者丸出しのこんな奴に沢山のアドバイス頂きありがとうございました。
（＾＾）
834 ：ﾃﾟ汁 ◆Db/E231N/A ：03/01/11 08:30 ID:S3HFXF8W
RAMがフィットしない…鬱だ氏のうじゃなかった寝るか
835 ：ﾃﾟ汁 ◆Db/E231N/A ：03/01/11 19:03 ID:jZVLX78j
M512 は、Read 128x4, Write 64x8 という構成はできないことを思い知った。
ごめんようQuartusII疑って悪かった…データシートに書いてある。
でもそれくらい教えてくれればいいのにMegaWizard…
フフフ
ごめんようQuartusII疑って悪かった…データシートに書いてある。
でもそれくらい教えてくれればいいのにMegaWizard…
フフフ
殿汁？
殿汁なら、同時押しすると右下が誤認識される回路つくってくれ
839 ：ﾃﾟ汁 ◆Db/E231N/A ：03/01/17 16:58 ID:q0SpA9c6
なんとなくサマリー貼ってみるてst
Device for compilation | EP1S10F780C7ES
Total logic elements | 10,507 / 10,570 ( 99 % )
Total pins | 23 / 426 ( 5 % )
Total memory bits | 883,712 / 920,448 ( 96 % )
DSP block 9-bit elements | 0 / 48 ( 0 % )
Total PLLs | 1 / 6 ( 16 % )
DSP blockの使い道がほしい(w
Device for compilation | EP1S10F780C7ES
Total logic elements | 10,507 / 10,570 ( 99 % )
Total pins | 23 / 426 ( 5 % )
Total memory bits | 883,712 / 920,448 ( 96 % )
DSP block 9-bit elements | 0 / 48 ( 0 % )
Total PLLs | 1 / 6 ( 16 % )
DSP blockの使い道がほしい(w
840 ：名無しさん＠１周年：03/01/17 23:34 ID:yOf4AxhM
>>839
Total logic elements | 10,507 / 10,570 ( 99 % )
Total memory bits | 883,712 / 920,448 ( 96 % )
これでフィッティングできるの！？
すげ～
Total logic elements | 10,507 / 10,570 ( 99 % )
Total memory bits | 883,712 / 920,448 ( 96 % )
これでフィッティングできるの！？
すげ～
841 ：ﾃﾟ汁 ◆Db/E231N/A ：03/01/18 01:10 ID:94+VwQbn
>>840
コア部分(ロジックの約70%)を160MHzで回すのが精一杯のようです。
タイミング見ても、slackかろうじて満たしてるものばっかりですし。
かなりギリギリでもそれなりにフィットするなんて
CPLDの頃から比べるとすごく恵まれてるなって思いますわ。
コア部分(ロジックの約70%)を160MHzで回すのが精一杯のようです。
タイミング見ても、slackかろうじて満たしてるものばっかりですし。
かなりギリギリでもそれなりにフィットするなんて
CPLDの頃から比べるとすごく恵まれてるなって思いますわ。
（＾＾）
843 ：sage：03/01/18 18:37 ID:uG0OCBdO
＞Total logic elements | 10,507 / 10,570 ( 99 % )
＞Total memory bits | 883,712 / 920,448 ( 96 % )
841さん、質問。
このセル使用率でも、ちゃんと動きます？また、フィッティングしなおすたびに
動作が不安定になったり動いたりしたりすることありませんか？
いや、さんざん競合他社のV2同容量だけれど使用率95%を超えるとフィットするたびに速度が変わったり
コンストレインでロックを掛けているんだけれどまともに動かず。
３回に１回フィットして動けばいいやって感じで、イライラするんですわ。
代理店に言われたとおり、Ver5.2にしてもダメ。
このメーカのツールわわわわわ！！怒
在る寺だと使用率高くてもこういうバグがなければ、次機種への採用検討を
してみようかと。
フィット遅いクオータスでも結果が信頼できるならば、フィットは早いが
結果がカスなツールよりもいいから。
＞Total memory bits | 883,712 / 920,448 ( 96 % )
841さん、質問。
このセル使用率でも、ちゃんと動きます？また、フィッティングしなおすたびに
動作が不安定になったり動いたりしたりすることありませんか？
いや、さんざん競合他社のV2同容量だけれど使用率95%を超えるとフィットするたびに速度が変わったり
コンストレインでロックを掛けているんだけれどまともに動かず。
３回に１回フィットして動けばいいやって感じで、イライラするんですわ。
代理店に言われたとおり、Ver5.2にしてもダメ。
このメーカのツールわわわわわ！！怒
在る寺だと使用率高くてもこういうバグがなければ、次機種への採用検討を
してみようかと。
フィット遅いクオータスでも結果が信頼できるならば、フィットは早いが
結果がカスなツールよりもいいから。
> EP1S10F780C7ES
すとらてぃっくすってマジで早いデバイスの様だね。
お値段てどんなものよ？
すとらてぃっくすってマジで早いデバイスの様だね。
お値段てどんなものよ？
845 ：名無しさん＠１周年：03/01/18 21:04 ID:ktz51YTZ
cycloneって使ってる人いる？
ACEXから置き換えたいんだけど、値段とか気になる。
ACEXから置き換えたいんだけど、値段とか気になる。
848 ：ﾃﾟ汁 ◆Db/E231N/A ：03/01/19 01:11 ID:G3mpRrZO
>>843
今のところ問題なく動いてるYO!
とはいっても、本当のクリティカルパスが破られてたら
デヴァイスにカキコせずに机上でこねくり回してるし。
以下長文ｽﾏｿ
今の問題は、設計上もシミュレーション上も問題ない
同期別クロックどうしのタイミングを、フィッタが
違反だと報告しまくってしまうこと。なんとかこれを
フィッタに「問題ナシ!」って教えてあげたい。さもないと、
これらの問題ないパスをさらに詰めようとして、結果的に
上限があげられない状況が発生しているので。
具体的にはこんな感じです。
CLK5 1010101010 (160MHz)
CLK1 1111100000 (32MHz)
ｹﾞｰﾄ 0000000011
の、3つの信号をPLLに発生させて、
CLK1のステートをCLK5に渡すもの。
CLK1上の状態は、ゲートが開いてる状態でしか
取り込まないので、タイミング的に危険は少ないハズなのだけど
Quartusのタイミングレポートでは、ワーストタイムを報告してきてしまう
というもの。
ゲート信号が、LUTカスケードの深いところに配置さえされなければ
問題はない…と思いたい。それとも他に、うまい実装があるのだろうか??
それにしても汁出まくり
今のところ問題なく動いてるYO!
とはいっても、本当のクリティカルパスが破られてたら
デヴァイスにカキコせずに机上でこねくり回してるし。
以下長文ｽﾏｿ
今の問題は、設計上もシミュレーション上も問題ない
同期別クロックどうしのタイミングを、フィッタが
違反だと報告しまくってしまうこと。なんとかこれを
フィッタに「問題ナシ!」って教えてあげたい。さもないと、
これらの問題ないパスをさらに詰めようとして、結果的に
上限があげられない状況が発生しているので。
具体的にはこんな感じです。
CLK5 1010101010 (160MHz)
CLK1 1111100000 (32MHz)
ｹﾞｰﾄ 0000000011
の、3つの信号をPLLに発生させて、
CLK1のステートをCLK5に渡すもの。
CLK1上の状態は、ゲートが開いてる状態でしか
取り込まないので、タイミング的に危険は少ないハズなのだけど
Quartusのタイミングレポートでは、ワーストタイムを報告してきてしまう
というもの。
ゲート信号が、LUTカスケードの深いところに配置さえされなければ
問題はない…と思いたい。それとも他に、うまい実装があるのだろうか??
それにしても汁出まくり
>>848
ディレイのフォルトパスの対策うまいのがあったら俺も知りたい。
アルテラのデバイスはセルぎりぎりまで使えるってのが
ちょっとうれしいね。チップを余裕で使うときにはＸに比べ
あまり早い気がしないけど。
ディレイのフォルトパスの対策うまいのがあったら俺も知りたい。
アルテラのデバイスはセルぎりぎりまで使えるってのが
ちょっとうれしいね。チップを余裕で使うときにはＸに比べ
あまり早い気がしないけど。
850 ：名無しさん＠１周年：03/01/19 15:46 ID:bARr5unI
フィッティングをうまく行わせるコツって、どうやって覚えたの？
デバイスのデータシートとにらめっこしてると身に付く物なのかな？
試行錯誤？？？
デバイスのデータシートとにらめっこしてると身に付く物なのかな？
試行錯誤？？？
851 ：名無しさん＠１周年：03/01/19 16:53 ID:iYQWB9xl
面白かったのでどうぞ・・・
http://homepage3.nifty.com/digikei/ten.html
http://homepage3.nifty.com/digikei/ten.html
STRATIXキット入手記念age
853 ：ﾃﾟ汁 ◆PowerPCp9A ：03/01/24 14:44 ID:lbQ4f4aA
854 ：MOTOROLA- ◆PowerPCp9A ：03/01/24 19:03 ID:+AUrX/dU
>>845
---
業界最小コストFPGAファミリ Cycloneデバイス、早期出荷へ
* アルテラ、高い完成度のプロセスを利用して、Cycloneデバイス・ファミリ2製品
を出荷
(中略)
本年1月20日、最初のCycloneデバイス・ファミリ製品となるEP1C20とEP1C6の2製品
を、当初の予定を数週間繰り上げ出荷開始したことを発表しました。当初、本年
第1四半期に出荷を予定していた両デバイスは、2002年12月にエンジニアリング
サンプルとして出荷開始され、本年3月を目標に量産出荷される予定です。
---
だそうです
昨日代理店に問い合わせをしたら60KG/200KG規模から順次出てくるとの事です
---
業界最小コストFPGAファミリ Cycloneデバイス、早期出荷へ
* アルテラ、高い完成度のプロセスを利用して、Cycloneデバイス・ファミリ2製品
を出荷
(中略)
本年1月20日、最初のCycloneデバイス・ファミリ製品となるEP1C20とEP1C6の2製品
を、当初の予定を数週間繰り上げ出荷開始したことを発表しました。当初、本年
第1四半期に出荷を予定していた両デバイスは、2002年12月にエンジニアリング
サンプルとして出荷開始され、本年3月を目標に量産出荷される予定です。
---
だそうです
昨日代理店に問い合わせをしたら60KG/200KG規模から順次出てくるとの事です
856 ：名無しさん＠３周年：03/01/30 14:08 ID:ewZQw/OP
XilinxのISE4.2に入ってたExpressで論理合成して、
ISE5.1で配置配線したいんだが、できないのか？
ISE5.1で配置配線したいんだが、できないのか？
ByteBlasterIIの回路図は公開されないの？
Win2kでXilinx ISE WebPackをインストールしたら、起動しなくなった。
起動画面後、青い画面になってそのままフリーズ。
セーフモードでも同じ。 今は「正常起動時の設定に戻す」にして復帰した。
鬱だ。
QuartusⅡと共存はダメ？
起動画面後、青い画面になってそのままフリーズ。
セーフモードでも同じ。 今は「正常起動時の設定に戻す」にして復帰した。
鬱だ。
QuartusⅡと共存はダメ？
860 ：名無しさん＠３周年：03/01/31 12:14 ID:47Ki0gqk
>859
マジすか！？
どうもなにかのドライバがぶち当たってる気がするんだけどなぁ。
インストールのときＤＯＳ窓が開いてＵＳＢなんちゃらとかメッセージが出ていたのが妙に気になるんすよ。 ♪なんでだろ～なんでだろ～
ＩＳＰ ＷｅｂＰａｃｋってＵＳＢかなにか使うんですかい？
このせいで半日仕事がパーなった！責任とれや、ｺﾞﾙｧ！＞使ってくれと泣きついてきた拡販代理店
マジすか！？
どうもなにかのドライバがぶち当たってる気がするんだけどなぁ。
インストールのときＤＯＳ窓が開いてＵＳＢなんちゃらとかメッセージが出ていたのが妙に気になるんすよ。 ♪なんでだろ～なんでだろ～
ＩＳＰ ＷｅｂＰａｃｋってＵＳＢかなにか使うんですかい？
このせいで半日仕事がパーなった！責任とれや、ｺﾞﾙｧ！＞使ってくれと泣きついてきた拡販代理店
861 ：名無しさん＠３周年：03/01/31 15:37 ID:FEaM3CIV
XILINXのスケマティックで設計してる素人なんですけど、
スケマティックシンボルを作って他のスケマティックに張ると
ポートの順番がめちゃくちゃになって使いづらいです
何とかなりませんか？
スケマティックシンボルを作って他のスケマティックに張ると
ポートの順番がめちゃくちゃになって使いづらいです
何とかなりませんか？
862 ：名無しさん＠３周年：03/01/31 18:44 ID:FEaM3CIV
ALTERAの方が若干デバイスが高い気がしますがどうなんでしょう？
ところでクオータス２って何？
ところでクオータス２って何？
>861
スケマティック記述は極力やめましょう。
言語でやったほうがいいです。
スケマティック記述は極力やめましょう。
言語でやったほうがいいです。
>>862
ザイが戦略的に値下げしてるからです。
ザイが戦略的に値下げしてるからです。
866 ：名無しさん＠３周年：03/01/31 19:54 ID:FEaM3CIV
皆さんレスありがとうございます
>>863
ALTERAのツールなんですね
共存がだめって開発者には辛いですね･･･
OSによるんでしょうか？
>>864
一応VHDLとABELは簡単なやつはかけるんですけど
見た目でスケマティックの方が楽なんですよね･･･
>>862
ほう
やっぱり実際に安いんですね
XC9536XLとかは300円くらいですもんね
>>863
ALTERAのツールなんですね
共存がだめって開発者には辛いですね･･･
OSによるんでしょうか？
>>864
一応VHDLとABELは簡単なやつはかけるんですけど
見た目でスケマティックの方が楽なんですよね･･･
>>862
ほう
やっぱり実際に安いんですね
XC9536XLとかは300円くらいですもんね
867 ：名無しさん＠３周年：03/01/31 21:51 ID:bzsuiWG1
>>866さん
うちも上記の859さんのとおり
・ALTERA-クオータス２最新（BASELINEです）
・XILINXのFoundation-ISE4.3
・XILINXのFoundation-ISE5.1
の３ツールがWindows-2000上で共存して動いていますよ．
この際OS自身から再インストールされたらいかがでしょうか．
うちも上記の859さんのとおり
・ALTERA-クオータス２最新（BASELINEです）
・XILINXのFoundation-ISE4.3
・XILINXのFoundation-ISE5.1
の３ツールがWindows-2000上で共存して動いていますよ．
この際OS自身から再インストールされたらいかがでしょうか．
868 ：866：03/02/01 01:32 ID:tmjx0oZw
869 ：ﾃﾟ汁 ◆Db/E231N/A ：03/02/01 23:15 ID:YBbqcI49
今日の夕方、Webライセンス申請したら、
QuartusIIのものだけ出てきて、Leonardoのが出てこなかった(涙
スタンドアロンで使おうとして、内蔵EthernetのHostIDを見つけられなかったからといって
VMwareを尻無しでインストールして、その仮想(Hostonly)NICの
MACで申請したからだろうか??
というわけでQuartusIIはうまく動いてるのだけど、肝心の部分の
最適化が、QuartusIIではうまく逝かずトホホな状態に陥ってます…
Xilinx ISEだともっとトホホなのですが…
Leonardoだと、理論値どおりまで合成最適化してくれるのだ。
QuartusIIのものだけ出てきて、Leonardoのが出てこなかった(涙
スタンドアロンで使おうとして、内蔵EthernetのHostIDを見つけられなかったからといって
VMwareを尻無しでインストールして、その仮想(Hostonly)NICの
MACで申請したからだろうか??
というわけでQuartusIIはうまく動いてるのだけど、肝心の部分の
最適化が、QuartusIIではうまく逝かずトホホな状態に陥ってます…
Xilinx ISEだともっとトホホなのですが…
Leonardoだと、理論値どおりまで合成最適化してくれるのだ。
870 ：866：03/02/02 01:19 ID:3CwP92r/
>>868と同じような質問になるんですけど、
今はWebPackとFoundationは何が違うんですか？
最近WebPackもだいぶ使いやすい気がしますが
合成最適化とかですか？
あと、ステート書いてる人っています？
今はWebPackとFoundationは何が違うんですか？
最近WebPackもだいぶ使いやすい気がしますが
合成最適化とかですか？
あと、ステート書いてる人っています？
872 ：名無しさん＠３周年：03/02/02 14:55 ID:Q9BkIMRM
>>871-872
じゃあ、基本的に同じなんですね
じゃあ、基本的に同じなんですね
874 ：872：03/02/03 00:22 ID:PNllcmz+
>>872
「基本部分は」おなじだけれど、WebPackはCoreGENが使えないから、FIFOやBlockRAMを使う場合には不便だと思うよ
そのほか，フロアプランナも一部制限があるはず（あ？これはクオータスだっけか？）
もし予算があるなら、ちゃんとした製品を買うことをすすめるよ
正規サポートを求めずに使い倒すならWebPACKでも十分かと思うよ
「基本部分は」おなじだけれど、WebPackはCoreGENが使えないから、FIFOやBlockRAMを使う場合には不便だと思うよ
そのほか，フロアプランナも一部制限があるはず（あ？これはクオータスだっけか？）
もし予算があるなら、ちゃんとした製品を買うことをすすめるよ
正規サポートを求めずに使い倒すならWebPACKでも十分かと思うよ
875 ：872：03/02/03 00:23 ID:PNllcmz+
876 ：866：03/02/03 01:04 ID:tiGoz10W
877 ：ぶべ：03/02/04 04:06 ID:HDY6kQ7P
漏れも回路図記述でいろいろ困ってるのだが･･･
既にロジックで動作している回路をコピーするとき、
いちいちVHDLで書くのはめんどう
既にロジックで動作している回路をコピーするとき、
いちいちVHDLで書くのはめんどう
878 ：ﾃﾟ汁 ◆Db/E231N/A ：03/02/06 03:22 ID:+7gM4Ffb
CQ Stratix基板を、完全に入手性交記念age
もまえら、391MHzでパイプライン回してください。
漏れはまだ160MHz止まり…ああ本業(ソフト屋)糞糞糞
もまえら、391MHzでパイプライン回してください。
漏れはまだ160MHz止まり…ああ本業(ソフト屋)糞糞糞
879 ：名無しさん＠３周年：03/02/06 07:25 ID:TYPk2Rck
XILINX WEBPACK ISEで
ABELとVHDLを混在させたものはできないんですか？
なんとかして
ABELとVHDLを混在させたものはできないんですか？
なんとかして
880 ：名無しさん＠３周年：03/02/06 08:59 ID:TYPk2Rck
>>797
知らんかった
デザインウェーブは買ったんだけどなぁ
いまさら知っても遅いよね･･･
行ったらフォームには入れるけどリンク切れてたし
797だけに泣きそう…
特別価格っていくらだったんだろう～
知らんかった
デザインウェーブは買ったんだけどなぁ
いまさら知っても遅いよね･･･
行ったらフォームには入れるけどリンク切れてたし
797だけに泣きそう…
特別価格っていくらだったんだろう～
アルテラライセンスサーバー落ち sage
>>880
うちに来てるチラシだと2000本限定で、6000円だよ。
2000本も売れないだろ。
普通の会社は持っているし、貧乏人は自作してるから、残ってるよきっと。
一応、バイトブラスターって、アルテラから回路図公開されているから、
自作も簡単だよ。244とかその辺のバッファが一個入っているだけ。
うちに来てるチラシだと2000本限定で、6000円だよ。
2000本も売れないだろ。
普通の会社は持っているし、貧乏人は自作してるから、残ってるよきっと。
一応、バイトブラスターって、アルテラから回路図公開されているから、
自作も簡単だよ。244とかその辺のバッファが一個入っているだけ。
クオータス2の2.2にしたら、ライセンス(ノードロック)認識しなくなった。
2.1に戻したらちゃんと認識した。
代理店に詳細確認中。
2.1に戻したらちゃんと認識した。
代理店に詳細確認中。
884 ：880：03/02/06 11:06 ID:TYPk2Rck
>>882
6000円ですか、微妙ですね･･･
ALTERA初心者で一応まだ作ってないんですが、244は買ったんですよね
どなたかが「客先で自作は出せないでしょ」って言ってたので有った方がいいのかなって…
自分まだ学生なんですが
ところでXILINXより１本多い気がするんですけどあれは何なんですか？
使ってないターゲットボードも多い気がするんですが
6000円ですか、微妙ですね･･･
ALTERA初心者で一応まだ作ってないんですが、244は買ったんですよね
どなたかが「客先で自作は出せないでしょ」って言ってたので有った方がいいのかなって…
自分まだ学生なんですが
ところでXILINXより１本多い気がするんですけどあれは何なんですか？
使ってないターゲットボードも多い気がするんですが
>883
2.1までしかライセンス料払ってないんと違う？
それともWebEditionの話？
2.1までしかライセンス料払ってないんと違う？
それともWebEditionの話？
886 ：880：03/02/06 12:33 ID:TYPk2Rck
WEBPACKISEって圧縮率結構いいんですか？
手動でいじればもっと高圧縮になるんだろうか？
このままだとゲート数足りない…
手動でいじればもっと高圧縮になるんだろうか？
このままだとゲート数足りない…
えっ2.1と2.2でライセンス違うの？
って所も含めて代理店に聞いてるんだけど、音沙汰無いなぁ。
って所も含めて代理店に聞いてるんだけど、音沙汰無いなぁ。
888 ：名無しさん＠３周年：03/02/06 15:10 ID:rqCC94oI
>887
いや、ただ2.1でライセンス契約して契約日から1ヵ年過ぎていてライセンス更新してなければ
2.2にバージョンアップしてもライセンスは認識されないよ～ん．．．と思ったもんで。
更新しているのなら、ｽﾏｿ。
いや、ただ2.1でライセンス契約して契約日から1ヵ年過ぎていてライセンス更新してなければ
2.2にバージョンアップしてもライセンスは認識されないよ～ん．．．と思ったもんで。
更新しているのなら、ｽﾏｿ。
889 ：名無しさん＠３周年：03/02/06 15:44 ID:D78Vzxph
今までAVRマイコンで遊んでいましたが、ふとCPLD(かFPGA)を使ってみようと思い、
先週からVHDLを勉強し始めました。
そこで疑問に思ったのですが、CPLD(もしくはFPGA)に書き込んだプログラム（？）は
他人に読み出される可能性はあるのでしょうか？
リバースエンジニアリングの危険性はどの程度あるのか疑問なのですが、
このようなことを解説してるサイト（日本語）って無いですよね・・・。
今までワンチップマイコンしか経験無いので、ワンチップマイコンにおける
『ヒューズビット』みたいなものってあるのでしょうか？
厨房的質問ですみません。
先週からVHDLを勉強し始めました。
そこで疑問に思ったのですが、CPLD(もしくはFPGA)に書き込んだプログラム（？）は
他人に読み出される可能性はあるのでしょうか？
リバースエンジニアリングの危険性はどの程度あるのか疑問なのですが、
このようなことを解説してるサイト（日本語）って無いですよね・・・。
今までワンチップマイコンしか経験無いので、ワンチップマイコンにおける
『ヒューズビット』みたいなものってあるのでしょうか？
厨房的質問ですみません。
>>889
ほとんどの不揮発型のデバイスはプログラム内容を読めないように出来ます。
いわゆるCPLDはこの部類です。
近年のFPGAはSRAMで構成されたLUTがロジックセルの肝となるアーキテクチャなので
プログラム揮発性となります。そのため、パワーオン時に毎回外部から
プログラムしてやる必要があり、プログラムストリームのスヌープ行為を
防止するのは原理上困難と言えるでしょう。
ほとんどの不揮発型のデバイスはプログラム内容を読めないように出来ます。
いわゆるCPLDはこの部類です。
近年のFPGAはSRAMで構成されたLUTがロジックセルの肝となるアーキテクチャなので
プログラム揮発性となります。そのため、パワーオン時に毎回外部から
プログラムしてやる必要があり、プログラムストリームのスヌープ行為を
防止するのは原理上困難と言えるでしょう。
891 ：889：03/02/06 16:06 ID:D78Vzxph
>>890、素早いレスありがとうです。
＞ほとんどの不揮発型のデバイスはプログラム内容を読めないように出来ます。
＞いわゆるCPLDはこの部類です。
CPLDを使うにあたっては安心なのですね。プログラム内容を読めないようにするには、
書き込みソフトで何か特種な設定が必要なのでしょうか？
＞パワーオン時に毎回外部からプログラムしてやる必要があり
FPGAの場合は、外部ROMをコピーされる可能性があるということでよろしいのでしょうか？
＞ほとんどの不揮発型のデバイスはプログラム内容を読めないように出来ます。
＞いわゆるCPLDはこの部類です。
CPLDを使うにあたっては安心なのですね。プログラム内容を読めないようにするには、
書き込みソフトで何か特種な設定が必要なのでしょうか？
＞パワーオン時に毎回外部からプログラムしてやる必要があり
FPGAの場合は、外部ROMをコピーされる可能性があるということでよろしいのでしょうか？
892 ：名無しさん＠３周年：03/02/06 16:30 ID:0iTI/49G
ttp://www.hobby-elec.org/cpld4_4.htm
くわしいなここ・・・
ttp://www.latticesemi.co.jp/products/cpld/5000/index.html
みたいなやつだと、外部SRAM必要としないけど
ALTERAやザイリンクスは外部SRAM必要とするのばっかなのかな・・・
使ったことあるアルテラはROM使い捨てが嫌でしょうがないんだけど・・・
ispタイプの奴だどうっかりバックアップ用のソースとかジェデックファイル
消え去ったとき、焼いた石からジェデック吸い出して他の石にコピー
するとき
ああああああああ、すげーーーーー便利って思った・・・
あんまやんないけどこんなこと
ジェデックファイルって解読できんのですかやっぱり・・・
Ｃ言語のソースをコンパイルして実行ファイルを解読するみたいなもの
なのかな・・・
くわしいなここ・・・
ttp://www.latticesemi.co.jp/products/cpld/5000/index.html
みたいなやつだと、外部SRAM必要としないけど
ALTERAやザイリンクスは外部SRAM必要とするのばっかなのかな・・・
使ったことあるアルテラはROM使い捨てが嫌でしょうがないんだけど・・・
ispタイプの奴だどうっかりバックアップ用のソースとかジェデックファイル
消え去ったとき、焼いた石からジェデック吸い出して他の石にコピー
するとき
ああああああああ、すげーーーーー便利って思った・・・
あんまやんないけどこんなこと
ジェデックファイルって解読できんのですかやっぱり・・・
Ｃ言語のソースをコンパイルして実行ファイルを解読するみたいなもの
なのかな・・・
>>892
アルテラとザイリンクスも CPLDは不揮発だよ
jedecなどのバイナリデータからネットリストを再現するのは容易。
でもネットリストからHDLに戻すのはかなり難しい。
個人的にはCの逆コンパイルよりずっと困難だと思うよ。
ネットリストがあれば、デッドコピーはもちろん出来るし、
他のデバイスへの移植も出来そうだし、ちょっとした修正
も出来るだろうな (e.g.ある信号を反転した出力を追加する)
アルテラとザイリンクスも CPLDは不揮発だよ
jedecなどのバイナリデータからネットリストを再現するのは容易。
でもネットリストからHDLに戻すのはかなり難しい。
個人的にはCの逆コンパイルよりずっと困難だと思うよ。
ネットリストがあれば、デッドコピーはもちろん出来るし、
他のデバイスへの移植も出来そうだし、ちょっとした修正
も出来るだろうな (e.g.ある信号を反転した出力を追加する)
894 ：名無しさん＠３周年：03/02/06 17:02 ID:0iTI/49G
じぇでっく→いーでぃふ変換って
大抵のコンパイラつーるにあるんかなあ・・・
ソースいじってピンアサインいじってシムするくらいにしかやらないし
いーでぃふの中身ちょいと見た感じ、えーべるみたいだったけど
verilogばっかやってると、とても見る気になれない・・・
関係ないけど、intelの書き換え可能のFPGA（みたいなの）
あれはintel以外で使ってるとこあんのかな～・・・
大抵のコンパイラつーるにあるんかなあ・・・
ソースいじってピンアサインいじってシムするくらいにしかやらないし
いーでぃふの中身ちょいと見た感じ、えーべるみたいだったけど
verilogばっかやってると、とても見る気になれない・・・
関係ないけど、intelの書き換え可能のFPGA（みたいなの）
あれはintel以外で使ってるとこあんのかな～・・・
まだ、ライセンスの返事こねーよ。
電話しても、担当者外出中だし。
やるきあるのか、ゴラァ！
まあ、2.1で使えるからいいんだけど。
電話しても、担当者外出中だし。
やるきあるのか、ゴラァ！
まあ、2.1で使えるからいいんだけど。
>895
A○ti○a？
それとも
P○LT○K？
A○ti○a？
それとも
P○LT○K？
ライセンスサーバー復活したって。
あ～サイズ足んなくて9572じゃ間にあわねえや
今から秋葉原行って95108買ってこなきゃ…
マンドクセ
今から秋葉原行って95108買ってこなきゃ…
マンドクセ
900 ：名無しさん＠３周年：03/02/08 18:15 ID:xUsmHmFK
スマンちょっと教えてくれ
xilinx web pack ise project navigator5.1.03i
で"Synthesize"してて
parse error, unexpected OPENPAR, expecting error or IDENTIFIER
ってエラーが出たんですが意味がわかりません
誰か教えてください
xilinx web pack ise project navigator5.1.03i
で"Synthesize"してて
parse error, unexpected OPENPAR, expecting error or IDENTIFIER
ってエラーが出たんですが意味がわかりません
誰か教えてください
901 ：名無しさん＠３周年：03/02/08 18:57 ID:xUsmHmFK
902 ：名無しさん＠３周年：03/02/08 19:02 ID:xUsmHmFK
> parse error, unexpected OPENPAR, expecting error or IDENTIFIER
> ってエラーが出たんですが意味がわかりません
エラーメッセージを和訳しろってこと?
OPENPARって開きカッコ ( のことだと思う。つまり…
「識別子があるべきところに ( が出てきて 構文解析エラー」って意味だろな
ソースコードの該当する行か、その直前あたりを見直したまえ
おおかた std_logic_vector のスペルミスってオチか
> ってエラーが出たんですが意味がわかりません
エラーメッセージを和訳しろってこと?
OPENPARって開きカッコ ( のことだと思う。つまり…
「識別子があるべきところに ( が出てきて 構文解析エラー」って意味だろな
ソースコードの該当する行か、その直前あたりを見直したまえ
おおかた std_logic_vector のスペルミスってオチか
904 ：名無しさん＠３周年：03/02/08 19:24 ID:xUsmHmFK
905 ：名無しさん＠３周年：03/02/10 16:54 ID:h3iE9bg/
ところでxilinx社のFPGAデータシートが見られんのはいつから？
906 ：名無しさん＠３周年：03/02/10 17:16 ID:h3iE9bg/
Vertex,E,Ⅱあたりのデバイスの、電圧が知りたいので。。
908 ：ﾃﾟ汁 ◆Db/E231N/A ：03/02/11 16:06 ID:3VRXHpc+
>>878>>881
先週頭に申請したっきり音沙汰なかったライセンス到着記念age
さっそく、LE1ﾏｿ超のデザインを
狂う草600でシンセシス始めている漏れはアフォですか?
(ふだんはAthlonXP1800+)
先週頭に申請したっきり音沙汰なかったライセンス到着記念age
さっそく、LE1ﾏｿ超のデザインを
狂う草600でシンセシス始めている漏れはアフォですか?
(ふだんはAthlonXP1800+)
909 ：ﾃﾟ汁 ◆Db/E231N/A ：03/02/11 19:38 ID:3jV2RQfP
当たり前といえば当たり前なのだけど、
Leonardoにて、Hierarchy=flattenにして合成を試みたら、
どうやらHierarchy=autoよりもずっと強力に最適化が効くっぽい。
…そのかわり、コンパイル時間がぐっと増えた。
5倍じゃ効かないくらい。都内から西へ走って甲府まで来て
しまったけど、まだ終わってない(w
いかにモジュール間最適化がメンドくさいのかを思い知った、
ある休日の夕方であった。その一方、シンセサイザとまでは
いかなくても、オプティマイザくらい自分で書いてみようかなと
思い立ったりもしますた。
Leonardoにて、Hierarchy=flattenにして合成を試みたら、
どうやらHierarchy=autoよりもずっと強力に最適化が効くっぽい。
…そのかわり、コンパイル時間がぐっと増えた。
5倍じゃ効かないくらい。都内から西へ走って甲府まで来て
しまったけど、まだ終わってない(w
いかにモジュール間最適化がメンドくさいのかを思い知った、
ある休日の夕方であった。その一方、シンセサイザとまでは
いかなくても、オプティマイザくらい自分で書いてみようかなと
思い立ったりもしますた。
911 ：名無しさん＠３周年：03/02/12 17:02 ID:RiSpPiQh
クールランナーの表面実装（QFP)チップ欲しいんですが、
売っているとこ、どこか無いですか？
個人と取引きしてくれる代理店でもあればいいんですがねぇ。
ちなみに、使いたいチップはXPLA3シリーズです。128～384辺りのんで。
あ、数量？とりあえず3個ぐらい（笑）
売っているとこ、どこか無いですか？
個人と取引きしてくれる代理店でもあればいいんですがねぇ。
ちなみに、使いたいチップはXPLA3シリーズです。128～384辺りのんで。
あ、数量？とりあえず3個ぐらい（笑）
912 ：873：03/02/12 17:25 ID:b781YUtA
>>911
ちと高いが RSコンポーネンツで買えます。
XCR3256XL-10PQ208C 208pinPQFP @6500円(24個以下) / @5760円(25個以上)
XCR3384XL-12PQ208C 208pinPQFP @18500円(24個以下) / @16500円(25個以上)
部品代と別に送料が1000円かかる。そのかわり発注すれば翌日に届くよ。
代金が高額の場合は送料サービスだったかも 。
詳しくはweb siteみとけ → http://rswww.co.jp/
ちと高いが RSコンポーネンツで買えます。
XCR3256XL-10PQ208C 208pinPQFP @6500円(24個以下) / @5760円(25個以上)
XCR3384XL-12PQ208C 208pinPQFP @18500円(24個以下) / @16500円(25個以上)
部品代と別に送料が1000円かかる。そのかわり発注すれば翌日に届くよ。
代金が高額の場合は送料サービスだったかも 。
詳しくはweb siteみとけ → http://rswww.co.jp/
>>913ありがと、さっそく見てきたよ。
うーん・・・I/Oを10ピンしか使わないのに208pinQFPはもったいない・・・
XCR3256XL-10PQ208C 208pinPQFP
XCR3384XL-12PQ208C 208pinPQFP
RSコンポーネンツ社のWebで見た限り、XPLA3シリーズは、この2つしか品揃えが無いのね。
VQFP100ピンかTQFP144ピンのん売ってたら良かったんだけど残念。
あと、価格は@6500円(24個以下)ぐらいだったら充分妥協できます。
個人で、しかも少数購入やから金額に関してはワガママ言えねーや。
うーん・・・I/Oを10ピンしか使わないのに208pinQFPはもったいない・・・
XCR3256XL-10PQ208C 208pinPQFP
XCR3384XL-12PQ208C 208pinPQFP
RSコンポーネンツ社のWebで見た限り、XPLA3シリーズは、この2つしか品揃えが無いのね。
VQFP100ピンかTQFP144ピンのん売ってたら良かったんだけど残念。
あと、価格は@6500円(24個以下)ぐらいだったら充分妥協できます。
個人で、しかも少数購入やから金額に関してはワガママ言えねーや。
ところで、このスレに書き込んでる皆さんは、
どのようなルートからCPLDを入手してはりますか？
どのようなルートからCPLDを入手してはりますか？
１．駄目モトで日本の代理店を直接あたる
２．全部断られたら hdl.co.jp なんかを間に挟む
３．２で上乗せされるのがイヤなら xilinx.com から北米住所に送らせて転送
２．全部断られたら hdl.co.jp なんかを間に挟む
３．２で上乗せされるのがイヤなら xilinx.com から北米住所に送らせて転送
>>915
若松に買いに逝ってる
若松に買いに逝ってる
TEDのテクニカルサポートから、パスワードあげないってメール来たよ。
うち正規ユーザーなのに。しょぼーん。
>拝啓 貴社 益々ご清祥のこととお慶び申し上げます。
>平素は格別のご高配を賜り厚く御礼申し上げます。
>さて、この度お申し込みいただきました『TED Xilinx ホームページ』の
>ＩＤ／パスワード発行に関しお客様の審査を行わせていただいた結果、
>誠に残念ながらＩＤ／パスワードを発行することができません。
>何卒、ご了承頂きたくお願い申し上げます。 敬具
>東京エレクトロンデバイス株式会社
>ＰＬＤソリューションプロダクトグループ
電話してみようと思ったけど、電話番号わかんねーよ。うわぁぁぁん
うち正規ユーザーなのに。しょぼーん。
>拝啓 貴社 益々ご清祥のこととお慶び申し上げます。
>平素は格別のご高配を賜り厚く御礼申し上げます。
>さて、この度お申し込みいただきました『TED Xilinx ホームページ』の
>ＩＤ／パスワード発行に関しお客様の審査を行わせていただいた結果、
>誠に残念ながらＩＤ／パスワードを発行することができません。
>何卒、ご了承頂きたくお願い申し上げます。 敬具
>東京エレクトロンデバイス株式会社
>ＰＬＤソリューションプロダクトグループ
電話してみようと思ったけど、電話番号わかんねーよ。うわぁぁぁん
>919
正規ユーザーなのになんで？？
正規ユーザーなのになんで？？
>916
会社で使ってて、個人でも買うの？
すごい！ 漏れなんか会社でさんざん使ってるから個人じゃ見るのもやだＹＯ！
会社で使ってて、個人でも買うの？
すごい！ 漏れなんか会社でさんざん使ってるから個人じゃ見るのもやだＹＯ！
結局今週は代理店から返事来なかったよ。
月曜日にまた電話だな。
月曜日にまた電話だな。
923 ：名無しさん＠３周年：03/02/19 01:07 ID:MKkFggxf
内部が多くてピンは少ないCPLDきぼんぬ
924 ：名無しさん＠３周年：03/02/19 01:12 ID:42oJx2O+
>>924
そりゃ SpartanIIEシリーズのXC2S300Eのことかい?
そりゃ SpartanIIEシリーズのXC2S300Eのことかい?
926 ：名無しさん＠３周年：03/02/19 10:53 ID:2EIAEWHW
漏れは逆、ＥＰＭ７０６４クラスでいいからＰｉｎ大量でめちゃ安なヤツきぼん。
ＣＰＵの拡張ＰＩＯ用途等につかうので．．．．
ＣＰＵの拡張ＰＩＯ用途等につかうので．．．．
927 ：655：03/02/19 12:21 ID:I5m7Ryf2
すんません、XilinxのWebPack使って、XC95シリーズのコンパイルしてるんですが、
VHDLでマクロセルをローパワーモードにする方法がわかりません。
ABELなら xilinx property 'pwr_mode=low (ノード名)' と書けばいいんですが、
VHDLで書く方法はヘルプを探しても見つけられませんでした。
だれか教えてくだちい。
VHDLでマクロセルをローパワーモードにする方法がわかりません。
ABELなら xilinx property 'pwr_mode=low (ノード名)' と書けばいいんですが、
VHDLで書く方法はヘルプを探しても見つけられませんでした。
だれか教えてくだちい。
>>928
制約ガイド(cgd.pdf) を読め
一部引用
> PWR_MODE を使用する前に、次の構文を使って宣言します。
>
> attribute pwr_mode: string;
>
> PWR_MODE を宣言後、次のように指定します。
>
> attribute pwr_mode of
> { signal_name| component_name| label_name}:
> {signal|component|label} is "{LOW|STD}";
制約ガイド(cgd.pdf) を読め
一部引用
> PWR_MODE を使用する前に、次の構文を使って宣言します。
>
> attribute pwr_mode: string;
>
> PWR_MODE を宣言後、次のように指定します。
>
> attribute pwr_mode of
> { signal_name| component_name| label_name}:
> {signal|component|label} is "{LOW|STD}";
ありがとうございます。早速ためしてみます。
933 ：名無しさん＠３周年：03/02/23 14:49 ID:wivVA/ts
下記にある質問があるのですが、
xilinx社のVirtexE:データシートが閲覧できません。
キャッシュクリアしても見られず、閉口しております。
もしよければデータシートに該当する箇所を教えて頂けないでしょうか？
質問元：
http://science.2ch.net/test/read.cgi/kikai/1038517156/699
xilinx社のVirtexE:データシートが閲覧できません。
キャッシュクリアしても見られず、閉口しております。
もしよければデータシートに該当する箇所を教えて頂けないでしょうか？
質問元：
http://science.2ch.net/test/read.cgi/kikai/1038517156/699
934 ：名無しさん＠３周年：03/02/23 22:07 ID:PA+T2sOg
>>933
ちゃんとXILINXのWEBいけばダウンロードできるじゃねーか。
いったい、どこ探しているんだよ。
ttp://direct.xilinx.com/bvdocs/publications/ds022.pdf
DSのURLだ。ダウンロードしてみ。
あと質問内容もVCCIOとVCCINTの関係を考えればGO/NGの判定できるだろう。
がんばって挑戦してみ。
ICぶち壊しが怖いから人に聞くっていう態度が気に入らんのでおしえたらん。
ところで928とか933みたいのは放置したほうがいいんか？＞ALL
ここはFAQページでも、ないだろうし。
ちゃんとXILINXのWEBいけばダウンロードできるじゃねーか。
いったい、どこ探しているんだよ。
ttp://direct.xilinx.com/bvdocs/publications/ds022.pdf
DSのURLだ。ダウンロードしてみ。
あと質問内容もVCCIOとVCCINTの関係を考えればGO/NGの判定できるだろう。
がんばって挑戦してみ。
ICぶち壊しが怖いから人に聞くっていう態度が気に入らんのでおしえたらん。
ところで928とか933みたいのは放置したほうがいいんか？＞ALL
ここはFAQページでも、ないだろうし。
つーか
VirtexEシリーズは5V tolerantなI/Oはないよ
5V I/OがほしけりゃVirtexかSpartanIIシリーズを使え
VirtexEシリーズは5V tolerantなI/Oはないよ
5V I/OがほしけりゃVirtexかSpartanIIシリーズを使え
> GO/NGの判定できるだろう
GO/NO GOに見えたよ。
それはさておき、てけとーに答えればいいんじゃないのか。
ここの発言で失敗しても、そいつの責任なんだし、金出せば
教えてくれる所、いくらでもあるんだし。
まあ、おちけつ
GO/NO GOに見えたよ。
それはさておき、てけとーに答えればいいんじゃないのか。
ここの発言で失敗しても、そいつの責任なんだし、金出せば
教えてくれる所、いくらでもあるんだし。
まあ、おちけつ
>>938
糞厨房ウザッ
糞厨房ウザッ
>>938
もう一つ。つい数日前まで、DSのページはリンク切れだった。
もう一つ。つい数日前まで、DSのページはリンク切れだった。
941 ：名無しさん＠３周年：03/02/24 19:39 ID:dYiSt3fN
>>940
質問がきていた日には、DSのページはリンクは正しかったが何か？
ごくろうさん、労働者クン。
おまえみたいなワーカをこき使える企業に勤務できて、幸せだよ。
おまえが質問者か？ 答えてやった礼ぐらい漏れに言えよ。
糞ワーカｗ
質問がきていた日には、DSのページはリンクは正しかったが何か？
ごくろうさん、労働者クン。
おまえみたいなワーカをこき使える企業に勤務できて、幸せだよ。
おまえが質問者か？ 答えてやった礼ぐらい漏れに言えよ。
糞ワーカｗ
つまらない事でスレ汚ししないで貰えますか？
煽りにムキになってみても仕方ないと思いますが。
ちなみに、ザイリンクスのページは環境（多分セキュリティーの設定
状態だと思うけど）によって、弾かれる事があり404になる事があります。
参考までに。
煽りにムキになってみても仕方ないと思いますが。
ちなみに、ザイリンクスのページは環境（多分セキュリティーの設定
状態だと思うけど）によって、弾かれる事があり404になる事があります。
参考までに。
943 ：名無しさん＠３周年：03/02/24 19:56 ID:4OOb4OJU
遅くなってすみません
>>934-935さん
お答えありがとうございます
VirtexEは5v tolerantでは無かったんですね。調べたらそのとおりでした(しかし何故に省いたんだろう。。
別PCだと閲覧できたので、そちらで印刷することに。
日本語版のデータシートがないので英語版をチェックしてました。
後に気付いたんですが、一部、日本語版があるんですね(今回はこちらで解決できました)。鬱
質問自体も、調べたら解決できました。
>あと質問内容もVCCIOとVCCINTの関係を考えればGO/NGの判定できるだろう。
こちらの関係から解らなかったので(嗚呼、低レベル。。)、これから調べてみます。
本当にありがとうございました。
この程度の、調べれば解ることことで質問してスレ汚してしまい、すみません。。
>>934-935さん
お答えありがとうございます
VirtexEは5v tolerantでは無かったんですね。調べたらそのとおりでした(しかし何故に省いたんだろう。。
別PCだと閲覧できたので、そちらで印刷することに。
日本語版のデータシートがないので英語版をチェックしてました。
後に気付いたんですが、一部、日本語版があるんですね(今回はこちらで解決できました)。鬱
質問自体も、調べたら解決できました。
>あと質問内容もVCCIOとVCCINTの関係を考えればGO/NGの判定できるだろう。
こちらの関係から解らなかったので(嗚呼、低レベル。。)、これから調べてみます。
本当にありがとうございました。
この程度の、調べれば解ることことで質問してスレ汚してしまい、すみません。。
>>944
プロセスをファインにするほど、回路規模が増えるかわりに耐圧は下がる。
そろそろ3.3V I/Oですら苦しくなりつつあるよ。
例えばVirtexII-Proは3.3Vが使えるピンがかなり少ない。
次の世代は3.3VはまったくNGかもな。
プロセスをファインにするほど、回路規模が増えるかわりに耐圧は下がる。
そろそろ3.3V I/Oですら苦しくなりつつあるよ。
例えばVirtexII-Proは3.3Vが使えるピンがかなり少ない。
次の世代は3.3VはまったくNGかもな。
>>945さん
よくよく考えてみればその通りですね。
ちょっと自分自身のDBがお粗末すぎました。
このスレを一通り読んで、調べるだけ調べて、まっとうな知識を仕入れてからこっそりとROMりたいと思います。
よくよく考えてみればその通りですね。
ちょっと自分自身のDBがお粗末すぎました。
このスレを一通り読んで、調べるだけ調べて、まっとうな知識を仕入れてからこっそりとROMりたいと思います。
漏る貧ネタもでてしまったことだし、そろそろ新しいスレたてますか？
EPM7256A評価基板が付属しているDesignWave Magazine 2003年1月号が
ラジオデパート内の書店に在庫がありました。定価1780円で評価基板付き
ですから買っておいて損はないですね。
ラジオデパート内の書店に在庫がありました。定価1780円で評価基板付き
ですから買っておいて損はないですね。
953 ：名無しさん＠３周年：03/03/07 12:18 ID:VVZm4Z6u
>952
安心しなさい。昨日文教堂新横浜店行ったら、その本は山積してあった。
安心しなさい。昨日文教堂新横浜店行ったら、その本は山積してあった。
954 ：名無しさん＠３周年：03/03/08 01:15 ID:auRcFLJs
新スレは>>980くらいでどうよ
956 ：名無しさん＠３周年：03/03/09 23:35 ID:dC0qv2gq
教えてください。
quartusのwebパック インストールしたんですけど、
これでは合成ツール leo spec 使えないんですよね？
quartusのwebパック インストールしたんですけど、
これでは合成ツール leo spec 使えないんですよね？
957 ：名無しさん＠３周年：03/03/10 12:25 ID:Tf4XFT7h
>956
ALTERA OEM版か正規版なら問題なく使えるはずだけど．．．
ALTERA OEM版か正規版なら問題なく使えるはずだけど．．．
958 ：名無しさん＠３周年：03/03/10 13:40 ID:A+H4+dxt
>>956
EDIFでのインポートをすれば，従来どおり使えているが．
EDIFでのインポートをすれば，従来どおり使えているが．
959 ：bloom：03/03/10 13:53 ID:rwkygxh/
960 ：名無しさん＠３周年：03/03/10 14:01 ID:VVgZIP/E
>>957-958
どうもです
leonardoのフリーもあったのですね。ダウンロードして使えるようになりました
quartusの設定で論理合成は外部ツール（leonardo）使うようにするのがありますよね？
メニューの場所が探せません、ご教授お願いします。
あと、modelsimは使えないのでしょうか？
現在、ザイリンクスバージョンのmodelsim入れてるのですが
ライセンスファイルパスの環境設定でちょっとまずいみたいです
（私がよく分かってないのが一番怪しいのですが）
アドバイスお願いします
どうもです
leonardoのフリーもあったのですね。ダウンロードして使えるようになりました
quartusの設定で論理合成は外部ツール（leonardo）使うようにするのがありますよね？
メニューの場所が探せません、ご教授お願いします。
あと、modelsimは使えないのでしょうか？
現在、ザイリンクスバージョンのmodelsim入れてるのですが
ライセンスファイルパスの環境設定でちょっとまずいみたいです
（私がよく分かってないのが一番怪しいのですが）
アドバイスお願いします
961 ：名無しさん＠３周年：03/03/10 14:03 ID:VVgZIP/E
＞＞The Mentor Graphics LeonardoSpectrum-Altera OEM contract ends March 31, 2003, Altera cannot generate LeonardoSpectrum-Altera licenses after March 31, 2003.
もしかしてぎりぎりセーフだったの？ｗ
もしかしてぎりぎりセーフだったの？ｗ
>>960
958だが，ヒントをそなたに授けよう．
[EDA Tools Setting] -> [Design entry/Synthesis]
＞あと、modelsimは使えないのでしょうか？
XILINXのModelsim-XEとは別環境で，ちゃんとModelsim-AEとXEの両方が
共存できて，両方同時にでも使える．
やりかたは，Leo-spectrumと同じだよ
958だが，ヒントをそなたに授けよう．
[EDA Tools Setting] -> [Design entry/Synthesis]
＞あと、modelsimは使えないのでしょうか？
XILINXのModelsim-XEとは別環境で，ちゃんとModelsim-AEとXEの両方が
共存できて，両方同時にでも使える．
やりかたは，Leo-spectrumと同じだよ
>>961
それは困る!!!!!
それは困る!!!!!
え？じゃこれから言語記述はどうなるの？
>>965
何言ってるの？
何言ってるの？
968 ：名無しさん＠３周年：03/03/12 12:19 ID:ujI1R4+t
>967
そうだそうだ！ AHDLこそ本当のRTL記述ができる言語でR。
そうだそうだ！ AHDLこそ本当のRTL記述ができる言語でR。
>>968
えーべるの方がもっと物理層に近いぞ。（ｗ
えーべるの方がもっと物理層に近いぞ。（ｗ
（＾＾）
山崎のくせにageてるよこいつ…
972 ：名無しさん＠３周年：03/03/13 23:51 ID:8hHKnyO3
ゲートアレイとシーオブゲートの違いを教えていただきたいのですが。
宜しくお願いします。
スレ違いならすみません
宜しくお願いします。
スレ違いならすみません
973 ：名無しさん＠３周年：03/03/17 09:19 ID:e3JGsQsf
>961
うちにもOEM終了のお知らせFaxがきた．．．ガ━∑（ﾟ □ ﾟ|||)━ン!！
マジかよ！？
うちにもOEM終了のお知らせFaxがきた．．．ガ━∑（ﾟ □ ﾟ|||)━ン!！
マジかよ！？
メンターから、レオナルド止めて、新しいのにすれば、
うpグレードただだよメールが、結構前に来てた。
関係有るのかな。
それと、スピナカー大丈夫なのか？
うpグレードただだよメールが、結構前に来てた。
関係有るのかな。
それと、スピナカー大丈夫なのか？
>>974さん
それ，プレシジョンのことですか？
うちもスピナカー経由でLeo-Spec導入したのですが，代理店権利訴訟うんぬんの
1月通知以降，新しい情報がぜんぜん来ないです．
継続サポートする気はあるのかという感じ．
V2/Proの開発がはじまるってーにの．なにか開発ツールで更新の情報あったらおしえてください．
それ，プレシジョンのことですか？
うちもスピナカー経由でLeo-Spec導入したのですが，代理店権利訴訟うんぬんの
1月通知以降，新しい情報がぜんぜん来ないです．
継続サポートする気はあるのかという感じ．
V2/Proの開発がはじまるってーにの．なにか開発ツールで更新の情報あったらおしえてください．
V2/Proの開発なら XSTでOKっぽ
ここにいる人はほとんどプロで、デバイス入手とかはそれほど困ってないん
だろうけど、個人でXC2S300EとかXC2C256とか使いたいって思ってる人は
どのくらいるんでしょうか？
このクラスのデバイスは秋葉でも売ってないんですよね？
あと、個人でV2pro使ってみたい人とかいます？
だろうけど、個人でXC2S300EとかXC2C256とか使いたいって思ってる人は
どのくらいるんでしょうか？
このクラスのデバイスは秋葉でも売ってないんですよね？
あと、個人でV2pro使ってみたい人とかいます？
980 ：名無しさん＠３周年：03/03/28 10:40 ID:60sOyI2k
そういえば、うちにＦＬＥＸ８２８２の不良在庫が．．．．
FLEX10K20とか30がたくさんあまってます