AMDの次世代CPUについて語ろう 4次世代

■公式ロードマップ
製品ロードマップ （短期）
ttp://www.amdcompare.com/prodoutlook/
テクノロジ・ロードマップ （3年）
ttp://www.amdcompare.com/techoutlook/
■前スレ
2 http://pc7.2ch.net/test/read.cgi/jisaku/1133374045/
1 http://pc7.2ch.net/test/read.cgi/jisaku/1124542812/
自作板AMD系スレッド過去ログ保存サイト様
http://amd.jisakuita.net/
■関連スレ
[RISC]CPUアーキテクチャについて語れ！[VLIW]２
http://pc7.2ch.net/test/read.cgi/jisaku/1101041110/
Intelの次世代CPUについて語ろう 21
http://pc7.2ch.net/test/read.cgi/jisaku/1136822334/
＿＿＿_
＼.＿　 | 荒らし・煽り・厨房は放置が一番。
／|＿|　| 釣られずにスルーしましょう。
|＿／＼! sage進行でマターリいきましょう。

■最近の記事
【2月2日】 【海外】謎が多いK10アーキテクチャの方向性
ttp://pc.watch.impress.co.jp/docs/2006/0202/kaigai238.htm
【1月23日】【海外】市場ごとに仕様を変えるAMDのCPU戦略
ttp://pc.watch.impress.co.jp/docs/2006/0123/kaigai234.htm
【1月19日】【海外】K8以降大きく変わったAMDのCPU開発サイクル
ttp://pc.watch.impress.co.jp/docs/2006/0119/kaigai233.htm
■CPUコードネーム一覧表
ttp://pc.watch.impress.co.jp/docs/article/intel/codename.htm#amd
■AMDモデルナンバー一覧表
ttp://pc.watch.impress.co.jp/docs/article/modelno/amd.htm
■主な推移
K8(130nm)→(90nm)→SSE3追加→デュアルコア→(今ココ)→
→DDR2対応→(65nm)→K8L?→クアッドコア?→(45nm??)→K10??

立てちゃったすか。半年くらい様子を見る気持ちの余裕ってのがあっても良いと思うすけど。。。
今立てると、秋まで火病ったアム虫のヲチスレと化すような気がするす。

でもAMDの次世代ネタわ、これからが面白くなるすからCoreアーキテクチャを見てがっかりせずに
技術ヲチを続けると良い筈す。

macオタニュースの読者です
今後も今までように定期的に貼ってください
関連スレが古くてごめんなさい
前スレのまま貼っちゃった

とりあえずテンプレ的に最近のニュース等す。

・前スレ　http://pc7.2ch.net/test/read.cgi/jisaku/1138983969/
・Anandtech AM2 review #1 http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2738
・Anandtech AM2 review #2 http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2741
・今年のロードマップ http://www.dailytech.com/article.aspx?newsid=1702

華麗に2GET

させるかぁぁぁぁ！！

火病ってるのは雑音ぐらいでほかは割と冷静だったと思うけどな。
まあAMDは半年ネタないから話すこともないわけだが。

　 ∩∩　値上げも歓迎僕らが自作板で有名なAMD信者 　 ∩
　 (7ヌ)　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（/ /
　/　/　　　　　　　　　　　　　　　　　∧＿∧　　 　 　 　 　 　｜｜
/　/　 ∧＿∧　　 　 ∧＿∧　　＿（´∀｀　） 　 ∧＿∧　　 ｜｜
＼ ＼（　´∀｀）―--（ ´∀｀ ）￣　　　　　　⌒ヽ（´∀｀　）　／／
　 ＼　　　　　　　／⌒　　　⌒￣ヽ、嫌韓中/~⌒　　　　⌒　/
　　 ｜　　　　　 |ｰ、　アニメ　/￣|　　　　/／`i　まほろ命/
　　　｜軍オタ　|　｜エロゲ　/　（ミ　　　ミ） 　｜　　　　｜
　　　｜　　　　｜　｜大好き | ／　　　　　　＼ ｜　　　　｜
　　　｜　　　　｜　　）　　　 ／　　　／＼　　　＼| 　 　 　 ヽ
　　　/　　　ノ　｜　/　　ヽ ヽ、＿／）　 （＼　　 　）　ゝ　　｜
　　 ｜　　｜　　|　/　　 /|　　 /　レ　　　＼`ー ' |　 ｜　 /

>>3
お前馬鹿だろう。明るい話題限定じゃないといけないっていうルールでもあるのか？

>>8
　　----------------------
　　火病ってるのは雑音ぐらいでほかは割と冷静だったと思うけどな。
　　----------------------
これって山ほどあるイタい書き込みのコピペを誘導してスレ潰しを狙う釣りの一種なんすかね。。。

とりあえず、アホオタは
半年ぐらいこのスレにカキコせずに
ヲチだけで済ませられる余裕ができてから
そういう与太を言えとｗ

>>3
前スレはいいところで1000到達して命拾いしたようで
無様でしたね

テンプレ貼り忘れてるす（笑）



Aという技術がプロセッサ業界等で採用され始める（業界のトレンド）
→視野が狭いので知りもしない

オタ「Aという技術が他で採用されてるす。AMDもいずれ採用するんじゃないすかね」
→うざい。そんなわけないだろ

インテルがA技術の採用を発表する（インテル儲にとってトレンド）
→これだからインテルはｗ

AMDがA技術の採用を検討し始める
→これからはAの時代だ！（ここがAMD儲のいうトレンド）


もっと広い世界に目を向けるべきだと思うす

つうか早く技術的な話題ネタで盛り上がれや

社　員　も　暇　人　も　社　会　人　も　ど　ん　ど　ん　働　け　！！

そんなこと言ったって、ネタ無しですw
AMDに未来はあるのだろうか？

取り敢えず、65nmになってクロック上がってからだな。
ショボン。

トレンドねえ。
デュアルコアとか、x86_64 とか、性能電力比重視とか、メモリコントローラ
内蔵とか、P2P プロセッサリンクとか、最近のトレンドは AMD が先行して
Intel の方が後追いしてることも多いわけだが。
メモリコントローラ内蔵と、P2P プロセッサリンクは、Intel はまだ計画段階
で実現にさえ至ってないしね。

>>17
もっと広い世界に目を向けるべきだと思うす（笑）

>>17
前スレで出てきたような気がするが、カエルＡカエルＢのレベルだな。

>>14のインテルとAMDの順を入れ換えるだけで終わりだ

>17
先進的なアーキテクチャならPC用以外のほうが面白い
対Intelだと、ハードウェアよりも命令セットの主導権を握ったことのほうが大きい
それもK8の成功があったればこそだが

> ハードウェアよりも命令セットの主導権を握ったことのほうが大きい
主導権を握ったのかはもの凄く怪しい。
一部命令の違いにより動作が異なる部位がある。
OSを含め、多くのソフトがどちらの動作を選択するのかで主導権は変化する。
SSE、SSE2、SSE3に追随するAMD社が主導権を握っているとは到底思えませんよ。

>>17
>最近のトレンドは AMD が先行して
>Intel の方が後追いしてることも多いわけだが。

マルチコアもメモコン内蔵もP2Pバスも、別に珍しいもんじゃないす（笑）
イーサコントローラとかも内蔵してるものもあるしねぇ

>21
マイクロソフトがIA64を切ってAMD64とかPacificaを支持したことを言ってるんだが
絶対的なアドバンテージではないけど、イメージ上の利益ははかり知れない

MSはPacificaだけでなくVanderpoolももちろんサポートするよ

広い世界＝Arm

18=22は、同じレスに二度もほぼ同じツッコミをしてるが
真性のアホか？

本来のAMDerのあるべき姿

インテルがA技術の採用を発表する
→ふーん

AMDがA技術の採用を発表する
→ふーん

結論
さーて今回はどっち買おうかな、と

>>27
インテルがA技術の採用を発表する
→ふーん

AMDがB技術の採用を発表する
→ふーん

結論
さーて今回はどっち買おうかな、と


こっちの方があっている気がする。

>>27-28
それ普通の人でAMDerじゃなくね？

>>29
IntelerはIntelCPUばっかり買う人が多いけど、AMDerはどっちも買う人多いからなぁ。

Inteler：デスクトップ=Pentium4/D　ノート=PentiumM
AMDer：デスクトップ=Athlon64/FX/X2　ノート=PentiumM/Turion64

AMDerはチップセットがAMD製じゃないものを使ってるせいか
『なんもかんも絶対にAMD製じゃなきゃｲﾔﾀﾞ！』って人は少ない。

IntelerはチップセットがIntel製のものを使ってるせいか
『何がなんでもIntel製じゃなきゃｲﾔﾀﾞ！』って人が多い。

>>30
どっちでも良い方買うならAMDerじゃなくね？

>>14
何度見ても笑えるなｗ

そりゃ穿った見解だなw
淫厨しかいないと言ってる様なもんだ。

INTELの製品とAMDの製品。
同じような性能なときに御贔屓のメーカーを選ぶのがお得意様というもの。
片方の性能が突出していた時は、御贔屓メーカーに関わらず選択肢を広げる。

それに対して、信者はそれ等を全て無視して常に特定メーカー品のみを購入。
信者の行動や思考は、一般人には理解不能であり背景として宗教を挙げるケースが多い。

http://ascii24.com/news/i/topi/article/2006/04/18/661791-000.html

ペニす

俺はインテルは買わねえ
仕事でPen, Cele, Xeonは使い飽きてる
Coreもそのうち、イヤでも使う
SPARC, POWERですら使うのに
AMD, Trameta, VIAには仕事で縁がない
仕方がないから自分で買う


しかし、実はXeon以外ネットバーストは
仕事で使ったことが何故かない
もっとも、自分で買ってダメさは知ってるが

> 俺はインテルは買わねえ
> もっとも、自分で買ってダメさは知ってるが

矛盾だらけ、真実はどっち？

>>37
これからは買わねえって意味じゃないのか？

そうかな？
> 仕事でPen, Cele, Xeonは使い飽きてる
> しかし、実はXeon以外ネットバーストは
> 仕事で使ったことが何故かない

ネットバーストのXeonは仕事で使い飽きてると翻訳すると、
そんな人が何故ダメなネットバーストを買うかなぁ？
これも矛盾だ。

SIerなら当然Xｅｏｎ漬けでつよ。

ちゃんとパフォーマンス分かってるお客さんはAMD選んでくるけどそう多くは無い(´・ω・`)

>>38
そういうこと

あと、仕事でXeonマシン独占してベンチ走らせたりしたことはないんで
どのくらいダメかは、自分で買ってつかった経験によって知ったわけ
Pen4マシンを個人で使わされたりすれば、イヤでも分かったろうが

以下はプレスコ除く(プレスコはINTEL自身が失敗作だと認めている)

P4使ってて、ダメなCPUと判断人って少数派なんだよなぁ。
しかも、もっさりもっさりと騒いでいた奴も少数派。
HTテクノロジーにより、高画質動画の再生とCD焼きが同時に出来たのもP4。
これホントの話。

>>42
そりゃあ、Athlon64がPentium4と同等か少し上の性能しか出せていなかったからな。
これはAMDが性能を上げなかったのか、上げられなかったのかは知ったこっちゃないが、事実はそう。
いくらAthlon速ーーい！と言ったって、P4の少し上程度なんだから説得力がないわけで。
逆に、Athlonが速いことを認めると、P4もけっこう速いじゃんって話になる。

TDP120W超が出ると、100WのAthlon64は発熱が低いと言われてたのと一緒。
相対的なもんだ。

いや、Athlon64は良くできたCPUだろ？
AMD社でダメなのはAthlonXPまで。
逆にINTELでダメなのはプレスコ以降のネットバースト。

>>44
　　---------------------
　　AMD社でダメなのはAthlonXPまで。
　　--------------------
K5, K6わ値段相応に、K7, K8わ性能的にも十分良いプロセッサだと思うす。

はあ、個人的にはNorthwoodなんて糞は
二度と触りたくないんだが

あんまり体感遅いんで、なんか俺がミスってて性能出てないんじゃないかと
ベンチマーク走らせまくった記憶がある、しかし、ベンチだけは速かった
（ちなみに当時64は出てないが、Pen4はHTT有り）

>>43
同価格で比べると差が広がり捲る訳だが。

>>47
まあそうだが、俺のレスとわ全然関係ないす（笑）

Athlon64 3000+なんかは値段変わらず居座り続けたしねぇ

何時も全力疾走で高発熱なK7が良いCPUだとは思えなかったなぁ。
確かにそれ以外はそれなりに良かったが。

えらそうに言ってるが
K7使ったことないだろ

>>48
Pen4と64の価格比べて見ろよｗ

AthlonXP 3000+持ってる、今も使っているよ。
熱いけどなw
もうそろそろファンもヘタリ出して喧しい。

けなすわりには、いまだに使ってるのか
俺はNorthwood、速攻叩き売った
もう見るのもイヤだったから

ダメというのはP4を糞と呼ぶ人と同じく誇大表現。
比べればの話であり、十分に使える。
でも熱いw

>>51
>>43とわ全然関係ないす（笑）

発熱が限界近い64 X2が2.4-2.6GHz止まりだったせいで、安いシングルが出なくて64 3000+から移行できなかったす

>>53
中古で13000で買ったP4 2.53GHzは1年後に12000円で売れて、そのお金でAthlon買えたから感謝してる

競合製品が無い、競合製品の方が高い、
こんな状況で値下げするわけねーじゃん。
ただ安くして欲しいという願望垂れ流してるアホなわけだね。

>>56
その通りす。

インテルのCPUの中古価格は異常
そういや、転売目的でDellの中古Pen4鯖買ったことがあるが
クーラーすらないCPUがほとんど定価に近い値段で売れた
マザーも64bitPCIのおかげか妙に高く売れたし

次世代スレで中古の話か

温故知新

ネットバーストのゴミさ加減はシングルタスクしか使わない人には
わからんよ。複数窓切り替えるときのいらだちといったらもう。

両方使っているが、殆ど差はないな。
誇大表現も過ぎると醜いだけだぞw

>競合製品が無い、競合製品の方が高い
Celeronの価格は異常
適正価格の3倍くらいぼったくり

>>44
>AMD社でダメなのはAthlonXPまで。
ふざけんな、俺のとこでは十分今でも活躍してる

K7は傑作。
K8はその改良。

K6も其れなりに優秀だったと思う。
3dnow!(K6-2)やら2次キャッシュ統合(K6-3)やら。
お世話になりました。

PC-9801DAにCPUアクセラレータ（EUD-HP0M）をつけて、
Windows95を使っていたのは良い思い出です。
実はCyrix版が欲しかったのは、秘密です・・・

ペニす

>>65
で今は何使ってるの？

>>67
AMDなら
Athlon 64 x2 4400+ : ???
Athlon 64 3200+(754) : 仕事(汎用CAD)
Turion 64 (MT-34) : proxy&ud

使用頻度はVIA C3,C7が圧倒的に多いけど・・・

C3ではudが延々と終わらないのでTurionに変更。

>>68
ということは
intelならと書き始めればさらに2〜3台か
1台くれっ

残念ながらIntelはmmx Pentium 266と120なlibrettoしかないっす・・・

あーー金欲しい

銀なら5枚

Rev. Gに隠し玉ってあるのか？

http://pc.watch.impress.co.jp/docs/2006/0424/kaigai263.htm

>Rev. Gは設計が変わるものの、各ユニットのセルブロックの比率はそれほど変化していない。
>そのため、実行ユニットを増やすといった抜本的な改革が行なわれた可能性は少ない。
>あくまでマイナーチェンジだが、Rev. Fまでのコアより刷新されたK8、それがRev. Gということになる。

>>74
つまりインテルと戦うにはAthlon64 X2 3.2GHz(TDP140W)が必要というわけか

後藤は根拠も無しに隠しだま云々書くような奴じゃないと思うから
なんらかのそれっぽい情報は聞いてるけど、今はまだ書けないってことなんだろうな

ﾜｸﾃｶ

>75 は日本語も満足に読めないのか。

> 第3世代の歪みシリコン(Strained Silicon)トランジスタで、通常のトランジスタより
> 42%増(同リーク電流の場合)のパフォーマンスを達成するという。トランジスタの
> スイッチングが42%速くなり、その分、CPUの高クロック化が可能になる。あるいは、
> 同パフォーマンスなら消費電力を下げることが可能になる。

>>78
性能が上がらないならクロックを上げないと負ける、
クロックを上げると消費電力があがる。
で、Rev.Gは同クロックのFより少し消費電力が下がる。

という意味も読みとれませんか、そうですか。

Athlon64 X2 3.2GHz(TDP160W)よりは140Wの方がマシだろ

というか、「通常のトランジスタより42%増」というのがそもそも分り辛い。
今X2に使われているトランジスタは通常のトランジスタよりずっと高速なのだから、
それとの比較で表現するとどうなるのだろう？

Athlon64 X2 3.2GHz(TDP65W)

>>79
やっぱ読めないらしい。
わざわざ恥の上塗りに来なくても良いよw

　現行AMDのトランジスタと普通のトランジスタとの差について資料を探すのが面倒だから
MACオタを償還していいですか？

現行のDual Stress Linerってのはこれだよな
http://pc.watch.impress.co.jp/docs/2004/1213/amdibm.htm
http://pcweb.mycom.co.jp/articles/2004/12/16/iedm2/

こっちは24%だから、単純計算だと142/124=1.145で
2歪み→4歪みで14.5%向上
実際はどうかな？

42%増しの話はIEDM2005の4歪みの発表が元ネタ
http://pcweb.mycom.co.jp/articles/2005/12/07/iedm4/

>>82
つまり、Rev.GはConroeと同等性能で同程度の消費電力を達成できるってことですね＾＾


こうですか？わかりません

>>83
教えて貰う以上、ちったあ敬意を持って接してもいいんじゃないか？
文体への文句は、また別の話じゃろ。

HyperTransport 3.0の宣伝文書す。
http://www.hypertransport.org/docs/tech/ht30pres.pdf
　・ACモード接続でシステム間インタコネクトをサポート
　・HTX規格で拡張ボードをサポート
　・最大2.6GHzのクロック, バス幅わ最大32-bitに拡張。最大バンド幅わ41.6GB/s (双方向合計)
コアでの勝負わ棚上げにして､インタコネクトで勝負をかけるつもりと見えるす。

技術革新の常として､クロック上昇が苦しくなったシリアルバスから､シリアル -> パラレルの揺り戻しが
来るのかどうかわ注目す。

トランジスタのスイッチング速度向上＞＞＞クロック向上だよ
速いトランジスタ使っても、配線遅延とかクロック分配とか
その他設計上の難しさなんかで、トランジスタの速度向上分ほどは
速くならない
トランジスタ遅延とクロックが比例するんだったら
ガリウム砒素CPUとか出来てるだろ

エンベンデッドクロックとか位相調整してないから
クロックあげられないんだろ
富士通のPRIMEPOWERのバスだと、シングルエンド配線長60cmで
1.3Ghzも出てるから、あげようと思えば
まだまだいくらでも、バスのクロックはあげられる
いくらでもっつっても、5〜10Ghz程度だけど

ところで、純CMOS&ポリシリコンの終わりっていつ頃かな?
ニッケルフルシリサイドとか、インジウムアンチモンって
コストや集積度はどうなんだろう?
まったく知りませんです

>>86
はなっから見下すのが目的で人を虫呼ばわりするような奴に敬意を示すようなバカがいるか。

クアッドコアx4個で16コアとなると、HT3.0でも足りなくなりそうだ
メモリも厳しいけど
それでもIntelよりは圧倒的に速いから、今後もOpteronはXeonを食い続けるだろうな

何を持って純というか知らないけど、純なCMOSなんて最初の10年くらいで終わったと思う。

　FPGA設計を得意とするCeloxica社とコプロセッサ開発の米DRC Computer社が、
ハイエンド・ワークステーションに向けたAMD Opteronプロセッサを高性能化する
コプロセッサ・モジュールの提供で提携した。

両社は、「従来のソフトウエア・アクセラレーション技術に比べて、Opteronプロセッサの
性能を300倍高められる」と主張している。
両社が開発したコプロセッサ・モジュールは、Opteron用に開発されたHyperTransport
技術を搭載したインターフェースに直接接続される。これによって、低遅延での動作と
AMD OpteronプロセッサとDRCコプロセッサ間での資源の共有を可能にする。

　両社によると、「目標は、並列処理やプログラマブル・ハードウエア・アーキテクチャに
よってプロセッサの負荷の軽減を試みた際に足かせとなったデータ転送のボトルネック
を解決することだ」という。

http://www.ednjapan.com/content/l_news/2006/04/26_01.html

>>94
既存の940でいけるなら、AM2を無視して
2xxなOpteronに転向しても良いかもしれない。

ソフトがどれほど対応するかが問題だが・・・

> プログラマーは、Celoxica社が提供する使い易いプログラミング環境を利用することで、ハードウエア・アクセラレーションの経済的および技術的な優位性をいやでも実感することになる
つまりソフトの対応が不可避。
一般的じゃないな。

リコンフィギュアラブルプロセッサって
クロックが低いから、汎用CPUに勝てる分野と
勝てない分野が出てくる

コプロを見越してのHyperTransport 3.0化か…

>>98
帯域の問題から、コプロなしでもHT3.0の移行は必須だろ
ただ、CPU以外にもCCを開放して
コプロが装着できるようにした、と

>>99
AM2の帯域見ると何とも言えない気がするが…

しかしホントにSocketボトルオンなんだな…
ttp://www.drccomputer.com/pdfs/DRC_datasheet_2.2sm.pdf

Fab 36のリスクとチャンス
http://pc.watch.impress.co.jp/docs/2006/0427/kaigai265.htm

“CPU 1億個＝PC市場シェア40%” AMDが始めた25億ドルの大バクチの理由
http://pc.watch.impress.co.jp/docs/2006/0428/kaigai266.htm

このコプロ後々でいいから5ﾏｿ〜10ﾏｿ位で出てくれないかな・・
エンコやらレンダやら何かと役に立ちそう。ってかコレ積んだらPC1台でなんでも
出来そうなｷｶﾞｽ

対応アプリケーションが、メモ帳だけだったりしてな！

メモ帳が300倍に加速するのか！？ｽｹﾞｪな！！

940でOKのようですな・・・
自作市場には出回らんだろうけど。

OSはlinuxか。
やはり技術者向けね。

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conroeにかてるんかなー

65nmになれば多少はやり合えるっしょ
それまで待機

65nmになっても全然無理。
ちょっと悲しくなる事実・・・

やっぱ増産で値段が下がるのかね。
しばらく買い控えしようかな

コンローが出る前にfabが完成していれば良かったのに

後藤氏のAMD次世代ネタす。
http://pc.watch.impress.co.jp/docs/2006/0503/kaigai267.htm
正直､この辺わ3ヶ月古いネタだと思うすけど､技術的内容を理解していない文系ライターさんとしてわ
仕方が無いことなのかもしれないす。
　　------------------------------
　　そして、おそらくはCPU開発の方向性もかなり変えている。AMDの最近のCPUアーキテクチャ関係の
　　プレゼンテーションでは、強調されるポイントがCPUコアのマイクロアーキテクチャの拡張から、それ
　　以外の部分へと広がっている。下のスライドがそれを象徴している。
　　[中略]
　　そして、AMDはこのところ、コプロセッサや特定用途向けのアクセラレータの可能性について言及する
　　ことが多くなっている。下は、2005年11月のMicro-38カンファレンスでAMDのChuck Moore氏
　　(AMD Senior Fellow)が行なったプレゼンテーションの一部だ。こうした動きを見ると、AMDが特定用途
　　向けのコプロセッサやアクセラレータとその統合を真剣に考えていることがよくわかる。
　　将来のAMD CPUのアーキテクチャはかなり今とは違った姿になる可能性がある。
　　------------------------------
お得意のリークネタ系でわ､デスクトップへの4-coreの投入が2008年になるということで､Kentsfiledから1年
遅れす。アム虫の「Kentsfieldわくっつけただけ！」ってFUDに一年間悩まされることになりそうす。。。
　　------------------------------
　　2008年にはデスクトップ向けのクアッドコア「Greyhound(グレイハウンド=Athlon 64 X4?)」も投入する見込みだ。
　　------------------------------

案の定､アム虫の火病コピペが始まったす。
http://pc7.2ch.net/test/read.cgi/jisaku/1146411194/303
　　---------------------------
　　303 名前：Socket774 投稿日：2006/05/03(水) 14:25:40 ID:Rwy4Gb4p
　　　　　 　||
　　　　　In ||��
　　　　（　 ⌒ ヽ
　　　　　∪　　ﾉ
　　　　∩A∪∩
　　　　 （・∀・| |　ｳﾋｮｰ
　　　 　 RevG |
　　　　∩A∪∩
　　　　 （・∀・| |　ｳﾋｮｰ
　　　 　 |新コア|
　　　 ⊂⊂____ノ
　　　　　　　　　彡
　　クアッドコアCPUを2段階投入するAMDのロードマップ
　　http://pc.watch.impress.co.jp/docs/2006/0503/kaigai267.htm
　　---------------------------

今の時期に比較対象としてNetBurstを出してくるのは正直アレよな。
逆HyperThreadingには興味あるけど、その話題ねーし

コプロがキーとなるなAMD。

技術的内容を理解していない文系=MACオタ

後藤氏の見たロードマップ図のソースをhkepcが出してきたす。つーか後藤氏も推測まじりの記事わ止めて
どこまでがソースの情報か判るように､ソースがある話わ､プレゼンをそのままアップして欲しいものす。
http://www.hkepc.com/bbs/news.php?tid=593736
阿呆なのわ､共有L2世代の後に「共有L3｣なんて書いていることす。共有L2の下の階層に非共有
L3を置く理由わ皆無すから。。。
まあプレゼンに付いてわ宣伝文書すから許容するとして､卑しくも技術分野のライターを名乗るヒトが､内容を
そのまま引き写しで記事にするのわ呆れるばかりす。

後藤氏が記事を書くと推測で
hkepcが出所不明のロードマップを載せるとソースですか?

> 共有L2の下の階層に非共有L3を置く理由わ皆無すから
だわなw

>>118
>ZamoraではL3キャッシュを共有すると言われている。そのため、おそらくL2はコア毎に
>独立して備え、L3だけを共有するアーキテクチャになると推定される。
これの事か？

>>121
> 興味深いことに、AMDはDeerhoundではL3だけが共有になるとは言っていないらしい。
> そのため、DeerhoundではL2キャッシュも共有にして、全体のキャッシュ量を節約した可能性もある。

このことだろ？
バカな発言でしかない。

またMACオタとその小判鮫が現れたか。
一行で済むところを執拗に叩くあたりがIntel信者の下劣さをよく現している。

L2共有が前提条件の場合、L3が共有か否かを議論したら確かに
アホだが、後藤氏の記事の方は、そうじゃないだろ。
L3共有が前提条件で、L2が共有になるかもという話の流れなん
だから、別にどこもおかしくない。

Intel次世代スレで、無知をさんざん指摘されたから、こっちの
スレでアイデンティティの回復を図ってるのかな。そのあげくに
勝手に誤読して勝手に馬鹿にするって、本物の馬鹿ですなあ。

MACオタのカキコをコピペするのやめてくれ。透明連鎖あぼんしてる意味がないじゃないか。

（後藤）
07推測１　 L2非共有　L3非共有
07可能性　 L2共有　L3非共有
08推測　L2非共有　L3共有
07可能性から08推測に移行する可能性を許容している
のは、おかしいと言えばおかしい。

(HKEPC)
07　L2共有　L3記載がないから非搭載と思ってるはず
08　L2記載はないが共有と思っているはず　L3共有

訂正
07は両方ともL3共有でした。

> 訂正
> 07は両方ともL3共有でした。

だろ。だから、全然おかしくない。
どうやったら、そういうMacヲタみたいな誤読ができるんだ？

Macヲタは、自身の偏見と矛盾する記述は、誤読するか間違いと
決めつけるかしかできない可哀想な奴だから、まあ仕方ないが。

>>128
L2共有をL2非共有に１年で戻す可能性があるとしているところが
おかしくない？

それはMacヲタの指摘とは別の話だな。

共有と非共有のどちらが優れているかは、アプリケーションの
種類に依存していて、必ずしもどちらがよいとは言えない筈。
各コアで同じアプリケーションが走るならもちろん共有キャッシュ
の方が良いが、全く異なるアプリケーションが走る場合、特に
あるのアプリケーションのワーキングセットが大きく、キャッシュ
をひどく占有してしまう場合など、非共有の方が良いこともある。

だから、必ずしもおかしいとは言えないと思うがどう？

>>126
結局のところ､どこまでが情報でどこからが（怪しい)推測なのか明確になっていないのが問題す。
参考までに(あまり編者の推測が入ってないと思われる)HKEPC記事の翻訳を書いておくす。
　　-------------------------
　　　台湾の流通筋のソースは､最近AMDがプロセッサロードマップを更新したことを伝えている。情報に
　　よれば､AMDはOpteronラインに数種の4コアプロセッサのリリースを計画している。
　　　まず､2007年第2四半期にコードネーム"Deerhound"と呼ばれる65nm､Socket F (LGA 1207パッケージ)
　　のチップがリリース予定である。Deerfieldはデュアルチャンネル・レジスタードDDR2メモリをサポートする
　　メモリコントローラを内蔵し､AMDとしては初の共有L2キャッシュを実装する。
　　　一方デスクトップ用の4コアプロセッサは2008年第1四半期以降になる。デスクトップ版4コアはコード
　　ネーム"Greyhound"と呼ばれ､マイクロアーキテクチャの改良と共にDDR2およびDDR3メモリをサポート
　　したSocket AM3対応となる。GreyhoundはDeerhound同様に共有L2を実装し､インタコネクトはHyper-
　　Transport 3に移行する。
　　　2008年中期には第2世代の4コアOpteronのリリースが計画されている。"Zamora"というコードネーム
　　の新コアを搭載したこのプロセッサは､FB-DIMM､Hyper Transport 3と共に､AMD初の共有L3を採用すると
　　伝えられる。
　　-------------------------
　　

俺はそんなことより、人の文章を誤読しておいて、その誤読を根拠に
人を馬鹿にする姿勢の方が問題だと思うよ。まあ、昨日も今日もそう
いう間違いを続けてるわけで、一生直らないんだろうけどさ。

>>130だね
＋大容量ｷｬｯｼｭはﾚｲﾃﾝｼ大きくなる方向

>>132
引くに引けなくなったあがきを生温かく見守らない？

見守らない。ぶっちゃけマジ自作板から消えて欲しい。
ペニスの書き込み増えてから無駄レスばっか。

>>134
お前は自分の家の玄関先に野糞をされても生暖かく見守るのか

あっちこち見てるけんど
ここまで普通に嫌われてるコテハンも珍しいな

なぁ
暖かく見守ると言わず
生暖かく見守ると言ってるんだから
そんなに責めなくてもいいじゃない

コテハンな時点で自己顕著の強い構ってチャンだから仕方ないだろ
ν即とかvipじゃねーんだからコテる意味がわからん

それ言ったらどこの板でもコテハンいらね

以前排他だと共有に出来ないとか言ってるのがあったけど
共有L2にするということは排他もやめるって事になるのか？

>>130,133
AMDの共有キャッシュにはスマートキャッシュに該当するような
機能は付けてないというか、思いつきもしなかったので当分付かないってこと？

ＭＡＣオタは一時期ＰＣゲー板に居た、にょんさん並の精神異常者

>>113や>>118の記事のように､AMDが4-coreのデスクトップ版をリリースするのわIntelから1年遅れになる
と見られているすけど､この理由として一般向けレビューサイトで取り上げられるゲームベンチ等でデュアル
コア製品と差が出ないという話が出ているす。
一例として､AnandTechのライター､Johan de GelasのAcesHardware掲示板の投稿を引用す。
http://www.aceshardware.com/forums/read_post.jsp?id=115163394&forumid=1
　　------------------------
　　And what are the uses of third and fourth core of Kentsfield on the desktop? Right now, even
　　the most advanced game engines in development make only use of two CPUs. (If there is an
　　exception, tell me)
　　------------------------
新技術の牽引役わIntelにまかせて､おいしい所だけいただこうというのわ､いかにもAMDらしいやり方すけど。。。

>>140
まあそうとも言う
業物ﾀﾝとか無臭コテならいいんだけど悪臭するのが大杉なんだよ＾＾；；；

>>144
> 新技術の牽引役わIntelにまかせて､おいしい所だけいただこうというのわ､いかにもAMDらしいやり方すけど

Microsoftのサポートが欲しいためにEM64TなどというAMD64互換の命令を搭載したIntelと大差ないね。
ニュースソースを貼り付けてくれるのは有り難いが、去りぎわに小便をまき散らすのはいい加減やめて
欲しいな。臭うんで。

そんなにintelを持ち上げたいんだったら、Intelスレでやってきたら？

>>142
Smart Cache も万能じゃない。
その証拠に、Intel も Montecito では分離キャッシュにしてるよ。

参考までにIntelわ､こんな風に頑張っているす。
http://www.intel.com/cd/software/products/asmo-na/eng/272688.htm
簡単な解説を加えると､C++のテンプレート機能を用いたマルチスレッド化ライブラリで､主要な特徴わ
下記の通り。
　・スレッド化についての知識無しに並列化可能な部分を抽出
　・n-wayへのスケーラビリティ
　・テスト済みのモジュールによる容易な開発
　・Windows, Linux, Mac OS Xに対応
　・今年の6/2までベータ版を無償提供

>>118
> つーか後藤氏も推測まじりの記事わ止めて
> どこまでがソースの情報か判るように､ソースがある話わ､プレゼンをそのままアップして欲しいものす。
推測があるから記事としての意味があるのでは？　
だから後藤さんの記事には当たりもあるけど外れもある。
それが彼の記事の魅力でしょ。単なるコピペライターではない証拠かと。
非公開情報に関しては、公開されていない限りソースは普通書けないでしょう。
hkepcも情報元がハッキリしていないし同じレベルでしょ。

というか、後藤氏がバカなだけなのだが・・・
どうも彼は、AMDを無意味に擁護する立場を取っているようで論客としては失格。

強引にintel擁護するやつらよりマシ。

マシではなく同類が正しい。
そろそろ認識を改めたら如何だ？

>>151
どのあたりがバカで、どのあたりが擁護？
後藤さんの興味は擁護とかではく、ただ半導体的に
おもろければOK!というところかと。だからアグレッシブな
戦略を採るところの記事が多くなり擁護と見えるのでは。
今回の記事が擁護に見えるのは、それだけAMDが興味深い
戦略を採ってきているからかと思います。

>>153
かなり違う。独占寡占の防止、競争促進からも2番手以降を応援するのは別におかしくない。
intelユーザーもAMDのがんばりのおかげでかなりのメリット得てるわけで、感謝すべき。

K8の何処が面白いのだ？
あんな古ぼけた設計等普通に興味は沸かないだろ？
マルチコアになったときも非共有キャッシュであるデメリットには一切触れず何が真のマルチコア？
笑わすなと言いたい。
AMDも今頃になって共有キャッシュ化を必死に模索しているのが良い証拠だろう。

> 独占寡占の防止、競争促進からも2番手以降を応援するのは別におかしくない。
アホか？
市場を故意にコントロールしょうとするのは共産党だけでいい、計画経済が失敗したのは管理出来ると思っていた傲慢さが原因。
良いものはよく、悪いものはわるいと素直に反応するのが一番であることを知れ。

なら共有FSB使ってMCM化したintelはもっと笑えるな。

>>158
そうそう、それは笑っていいところ。
INTELだからとかで擁護する必要は何処にもない。

>>157
はい、そのようにご自分でどうぞ。
いいかげんintelスレで同類となめあってろ。

独占寡占の防止、競争促進の為に２番手を応援するのは当たり前と思っている奴の思考。

2番手を擁護し応援することで、競争が促進され・・・・
これ真っ赤な嘘。

実力を伴わぬものを応援すると、そいつは胡坐を掻いて怠けるだけ。
そこには真っ当な競争原理は働かず、歪んだ結果にしかならない。

自然淘汰されるのも結構、2番手以降が実力でシェアを伸ばすのも結構。
国はその状況を監視し、競争原理が働かず長期に停滞している業種にのみ促進政策を施工すればよい。
短期的な独占は放置が基本だ。

この場合現実にメリット多い。
今度はIntelがいいもの用意してるようだから、AMDがんばらないとねって至極普通な話。

ID:ct2TUeWd＝ＭＡＣオタも普通の言葉が書けるんだなと素直に感心した

AMDがガンバレば良いのであって、それを応援する必要は何処にもない。
AMDから良いものが出れば、それを公正に評価しシェアに拘らず買えばよいだけ。
それは応援とは言わない。

AMDが好きだから応援する・・・これは問題ない。
AMDの品物が気に入ったから購入する・・・これも問題ない。
AMDの品物は良いから買う・・・これもまた無問題。
AMDが2番手でINTELの独占に対抗する為に応援する・・・これが問題・・・大きなお世話であるw

>>164
> AMDが2番手でINTELの独占に対抗する為に応援する・・・これが問題・・・大きなお世話であるw

藻前の言ってる事も大きなお世話だな。
他人がどう思って何を応援しようが勝手だろｗ

いいや違う。
自由経済を脅かす思想を放置するのは良くない。
そいつ等が個人で勝手に間違った思考をしているのは構わぬが、広報され煽動されるのは困る。
もちろん、そいつ等はバカだから自身の思考が間違っていることにすら気付かず正しい行為だと思っているから余計に始末が悪い。
ちゃんと、間違っていることを諭してやるのは俺様のような真っ当な大人の義務だよw

>>166
ちょｗｗｗｗ深夜から爆笑させんなｗｗｗｗ
ノーパソにコーヒー吹っ掛けるところだったぞ、ｺﾉﾔﾛｳｗｗｗ

>>166

独占禁止法がなぜあるか考えた事あるか？

だいたい、その点INTELは前科ものだしな

自由経済を驚かす思想？

笑止千万
カナシイくらいに、お前、頭悪すぎるよ

ID:ct2TUeWd=雑音

>>168
監督権は国に存在する。
お前等個人が幼稚な思考と判断でそれを真似る必要は何処にもない。

独占状況であることが即悪ということではない、独占化で競争原理が働かず衰退することが問題なのであり、
その観点を見失わず管理監督のが国の仕事だ。
よって、その発動は慎重であるべきで、独占化で競争原理が働かず衰退することを見極める必要がある。
自由経済での独占はありえるのであり、それだけ独占した企業こそが真っ当に強者であっただけのことだ。
もちろん、その結果自由経済に悪影響を及ぼすと判断されれば、独占状況を緩和する政策が取られ分社化される。

これ等は権力を持たぬものが権力に嫉妬し反発するというような、愚かな思考で為されるものではないことも知っておいてくれ。

>>169
　　　　　　　　　　__,.　 -─--　､_
　　　　　　　　, - ' _,´　--──‐- 　 ）
　　　　　　,ｲ´__-＿＿_,.　-‐　'__,. - '´
　　　　　　`ー----, - ' ´￣　｀`　 ､＿_
　　　　　　　　 __,ｨ　 　　　　　　　 　 ヽ. ｀ヽ.
　　　　　 ,　 '⌒Y 　/　　　　 ､ヽ　　　　ヽ　 ヽ.
　　 　 ／　　　 /　 i 　 /l/|_ハ li 　l i　　 li 　 ﾊ
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　　　{ｲ　 l　 / l　　li //___ 　　 ﾘ_lﾉ lル'　lハ. ｿ 　＿＿＿◎_r‐ﾛﾕ
　　　 i|　/ﾚ/ｌ　l　　l v'´￣　　, ´￣`イ　 !| ｌl,ハ └─‐┐ナ┐┌┘　＿　 ヘ＿＿＿＿
　　　 ハ|　ll∧ﾊヽ　ﾄ､ ''''　ｒ==┐ '''' /l jﾊ|　ll　ll　　　 /./┌┘└┬┘└┼────┘ﾛｺ┌i
　　 〃　　‖ ﾚ'¨´ヽiへ.　_ ､__,ﾉ　,.イ/|/ ﾉ　ll　l|　　 <／　 ￣Ｌ.l￣￣Ｌ.ｌＬ.!　　　　　　 　 ┌┘|
　　ｌｌ　　　 ll　{　　 ⌒ヽ_/ } ｰ‐＜.__　 ′　　l| ‖
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　　　　　　　//::::::::::::i ｰ 一 '´￣::.
　　　　　　 ,','::::::::::::::i::::::::::::::::::::::i::::::ヽ

>>170

監督うんぬんは、国民の代わりに国が行うだけの話だろ
実際に不利益を被るのは消費者だ
消費者がどんな理由であれメーカの選択を行うのが悪いことか？

INTELは日本だけじゃなく各国で問題を起こしているよな？

第一、権力を持つ持たないなんて、CPU買うのに考えるわけないだろ
お前の思考の方が、権力に嫉妬し、媚びを売っているように見えるがね？私には

知識ひけらかしたいのはわかったから、痛すぎるお前の存在をなんとかしてくれ

>>172
まるで魔女狩りだなw
暴動を起こし国や地域を混乱させる奴の言い分と良く似ている。
ルールなんて不要で、俺の言っていることは絶対ですか？
お前の状況分析や情報収集能力がどれほどのものなのかと・・・
そこ等に転がっている、誰でもが知ってる本当か嘘かさせ分らぬ情報で
そこまで言い切れる奴って見てて怖いよ。

まず、冷静さに欠け、知的でもない、思い込みが激しく、煽動され易い。

>>173
そっくりそのまま自分への批判になってないか・・・？

後藤氏の情報が遅いのは、常に複数のソースで裏付けを取るから。
情報の入手自体はそれほど遅くないでしょ。
記事に推測が多いってのも、本当に後藤氏の推測もあれば、情報は
入手してるけど情報提供者がわからないようにあえて自分の推測と
記事に書いてる場合もある。
ここら辺はケチをつけるようなとこじゃない。

ID:ct2TUeWdよ。これ以上はVSスレででもやってくれ。

>>173
まず、冷静さに欠け、知的でもない、思い込みが激しく、火病り易い。
まで読んだ


ま ん ま 雑 音 じ ゃ ん

>>174
なってる。

なぁ、K8のどこらへんが古い設計なの？L2非共有でもコア内で超高速接続されてる
K8なら古めかしいFSB通らなくても済むからある特定のベンチ以外はそんなに足を引
っ張る事無いと思うんだが。それに分岐命令予測はコンロなんか比べ物にならない程
いい物が付いてるよ。

前にも書いたが、K8は最悪下の条件で遅くなりにくい設計だと思う。コンロとみたく
ベンチが早いCPUとは設計思想自体全く違うんだけどな。
(デスクトップやノートで使う場合はコンロの様な設計思想の方がいいけどねw)

まあ、いいまでアム虫はほかのIntelスレに出張してまで、
AthlonやOpteronの過剰な宣伝を行って迷惑かけてきたわけだから、
責任もって一生AMD製品を買い続けるべきだよな。発言に責任なさ過ぎ。
よいと思ったものがよいとかわざわざいってるやつの大半は元アム虫なんだろ?

>>179のような思いこみが肝心。

まあ現状のメニイコアの流れを作ったAMDはさすがいいとこ見てる。
64ビットチップもそうだがAMDの時代の流れの先を見ぬく力は今のところ鋭い。

インテルはその流れに後から乗っていいものを作ろうとしてる感があるが、
別にそれでもいいものが出来るならそれはそれで構わないと思う。

今のAMDは少しいいもの（Opteron/Athlon64系）を作りすぎた現在、ここからどう進むか、
まだ公表してないところを見ると、これから少しの間は大きな流れの変化はないのかな。

漏れが元気のないアム虫のために、今後の妄想の指針を整理してやったぞ。

・コア性能で圧倒的大差で負けていても、共有FSB < HyperTransportだからAMDの方がよい
・デスクトップ、ノートでは負けても自作では使えないMP錆ではOpteronの方が有利
・例え殆ど全てのベンチマークで負けていても、数字では直接ユーザーに見えないところで実は勝っている
・CPU開発は所詮いたちごっこ。AMDの次世代マイクロアーキは当分先のはずだが、
　AMDならK8の改良でCoreを一年ですぐに抜いてくれる
・マルチコアに先に目をつけたのはAMD。たとえIntelがメニィコアを実現してもそれはAMDのおかげだ。
・EM64Tは所詮AMDの技術。いくらIntelが性能で勝っても、パクりなのだからAMDの勝利だ。

>>180
んじゃ売り言葉に買い言葉って奴でw

K6時代　ヒートスプレッダってアフォじゃね？あんないらんもん付けるなよ！熱こもるだけじゃん
K7時代　ヒートスプレッダも付いてないCPUって不良品だよな！コア欠けするぞ〜！
K8時代　不安定！不安定！
K8-X2時代　(インテルデヴェロッパフォーラムのベンチ見て)X2熱いし遅いし最悪！

あとさ、HTT実装でAMD死亡とかプレスコでAMD死亡とかヨナでAMD死亡って言ってた
香具師らどこいった？どこが死んでるのか説明してくれ！


んでなんだっけ？コンロ？アレ出れば今度こそ死亡するの？(pgr

>>182
MMX P5, K6とかの時代のヒートスプレッダ(単なる板)と
Pen4, K8時代のヒートスプレッダではまるでちがうよ。
ヒートスプレッダの構造も奥が深いから、よくしらべてね。
あと、コア欠けうんぬんさわいでるのば自作erだけなわけで、
IntelやAMDが自作房の都合でパッケージング選択してる訳じゃないから。

>>185
まるで違うって・・・w
殻割りすればそんなどっかのサイトに書いてある事鵜呑みにしないぞw


若干違うがそれ程違わない。

殻割りじゃヒートスプレッダの構造はわからんだろ…。
http://www.ipros.jp/products/142588007/
ヒートスプレッダにもグレードがあってCPU熱量に応じてパッケージングもきちんと計算されて
選定されているわけ。

単に板はさめりゃ熱が拡散してコアかけしないよね、いやいやフリップチップの方がコア欠けしても放熱には
有利だろなどという自作厨房レベルの一元的な選択をやってるわけじゃないだろが。

>>184
立派に営業している会社のことを「死亡｣とか書いちゃう厨房の言を弁明する必要わ無いすけど､
あなたも当時の状況わ思い出して見るべきす。

2002年11月　Intel HTTサポートのPentium 4を発表
　　　　　　　　http://www.intel.co.jp/jp/intel/pr/press2002/021114.htm
2003年1月　AMD, 2002年通期の売上高は前年比31%減の26億9,702万ドル。純損益は13億301万ドルの損失
　　　　　　　　http://pc.watch.impress.co.jp/docs/2003/0117/amd.htm

YonahとHammerの性能比較についてわ､先頃掲載されたAnandtechの記事が同クロックでの性能に焦点を
当てているす。
http://www.anandtech.com/mb/showdoc.aspx?i=2750
これわYonahのリリース前から知られていた訳で､モバイルプロセッサとK8クロックあたりの性能が
変わらないという事実と､後継プロセッサの開発状況が見えてこないという事実を組み合わせれば､
AMDの将来が暗いと言われることわ当たり前かと思うす。

>>175
　　--------------------
　　情報の入手自体はそれほど遅くないでしょ。
　　--------------------
ほぼ同時にHKEPCから同じネタが出てきちゃったってことから､同じソースを見て喜び勇んで記事書いちゃった
という推測のほうが自然かと思うす。長いこと情報を検討していたとも思えないすね。。。

スレと関係なさそうな話題が多い上に
リポートしてるやつの評論まで入って
さらに評論してるやつの評論まで入って


何このスレ･････

>>181
メニイコアの流れなんて作ってないぞｗ

取り合えずMACオタのと論議する気無いから消えろ！

>>187
んじゃK8や北森のスプレッダがどんなグレードなの？
K6のスプレッダじゃ駄目な理由は？

実際北森にでもK6のスプレッダ付けて試してみ？

> http://pc7.2ch.net/test/read.cgi/jisaku/1146411194/4
> Conroe E6500 2.40GHz dual 2MB FSB1066MHz TDP 65W '06Q4 　$269 　(Athlon64 X2 2.88GHz相当)
> Conroe E6100 1.33GHz dual 2MB FSB1066MHz TDP 35W '07Q1 　$149 　(Athlon64 X2 1.60GHz相当)

Conroeが発売されるとAMDのFXやX2は一部新製品を除き$269〜$149のレンジに押し込められてしまうだけど・・・
どうするの？
このままだと商売が立ち行かなくなるだろう？

k8は、メモリのプリフェチが弱かったり、投機ロードに対応してないのが
弱点だろ
コアを拡張して、対応するのは難しくないと思うのだが

>>194
もし受け売りなら原典を示すのが礼儀というモノす。
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2748&p=6
　　---------------------------
　　Finally, there is also a lot of headroom for increasing integer performance. The fact that Loads
　　can hardly be reordered has been a known weak point since the early K7 days. In fact, we know
　　that engineers at AMD were well aware of it then, and it is surprising that AMD didn't really fix
　　this in the K8 architecture. Allowing a much more flexible reordering of Loads - even without
　　memory disambiguation - would give a very healthy boost to IPC (5% and more). It is one of the
　　main reasons why the P-M can beat the Athlon 64 clock-for-clock in certain applications.

　　Those are just a few examples that are well known. It is very likely that there are numerous
　　other possible improvements that could take the K8 architecture much further.
　　---------------------------

http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2748&p=6
取り合えずを全部日本語訳して読め！特にペニス！

>>196　(この日本語訳とやらが機械翻訳だったら大笑いすね。。。)

>>196
概観語るだけのページはあんま意味ないす

>>182は雑音論理をまんまAMDにすりかえただけじゃんな。
ほんと雑音乙だ。

いいものが安く買えればそれで十分な話なのに。
実際に物が流通してくればまた状況は変わってくるんだろうけどな。

http://www.amd.com/us-en/Corporate/InvestorRelations/0,,51_306_10909,00.html
AMDの定時株主総会は3時あたりからかな

>>200
これ､"audio broadcast"だけなんすかね？
明日朝の報道を読んだ方がプレゼン画面とかの資料が見られて効率が良いかも。。。

> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=1
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=2
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=3
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=4
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=5
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=6
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=7
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=8
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=9
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=10
> ttp://www.realworldtech.com/page.cfm?ArticleID=RWT030906143144&p=11

AMDがどんなに足掻こうが、数年間はINTELに全く太刀打ち出来なくなるのは本当らしい。

>>202
RealWorldTechの記事わ､こうすれば1頁で表示されるす。
http://www.realworldtech.com/includes/templates/articles.cfm?ArticleID=RWT030906143144&mode=print

>>189
記事の初出日時は、後藤＞Hkepc。表の詳しさは後藤＞Hkepc。
なので、台湾の流通筋とはMr.Gの可能性もある（笑）
ま、お互い推測にすぎませんが。

>>202
ブロックダイアグラムレベルでは、ConroeとYonahに差はないでつね。

無茶苦茶マッシヴになってるけど基本は同じだな

128bitSSEを搭載していないのは物足りないが、素性のよさは伺えるな > Yonah

age

DRC、Opteronソケットに実装するFPGAコプロセッサ
〜Crayのスーパーコンピュータに採用
http://pc.watch.impress.co.jp/docs/2006/0508/drc.htm

AMDの成分解析結果 :

AMDの47%は見栄で出来ています。
AMDの41%は赤い何かで出来ています。
AMDの11%は罠で出来ています。
AMDの1%は着色料で出来ています。

>AMDの47%は見栄で出来ています。
>AMDの47%は見栄で出来ています。
>AMDの47%は見栄で出来ています。
>AMDの47%は見栄で出来ています。
>AMDの47%は見栄で出来ています。
>AMDの47%は見栄で出来ています。
>AMDの47%は見栄で出来ています。
>AMDの47%は見栄で出来ています。

HPCでコプロが流行の兆し

特定用途向けのエンコード/レンダリングアクセラレータみたいなのも確かに面白いかな。

統合化の流れの真逆を行く発想だしな
本当にごく一部でしか需要はないと思う

汎用機を作るより、専門機を作った方がいいっていうのが
自作板のスタンスな気がするから、自作板では需要があると思う。

満遍なくそれなりに出来るヤツも必要だが→メインPC
それしか出来なくても、最強ならそいつも欲しいってことだな。→専用PC

俺もコプロ賛成派だぬ。
充実したライブラリ付きで5ﾏｿ位ならマジ欲しい。

自宅でスパコンもどきｗ

Opteron with AltiVec.

パーソナルエンタープライズってすげぇなっ！

来年あたりまたAMDの株の買い時がくるかな〜ﾜｸﾜｸ

コンロ出てAMD押されると株下がるから
そのとき買って、大復活するまで取っておけば大もうけできると思う

大復活すれば、だけど・・・

Opteron with Cell co-processor.

>>217
欲しいけど、どう見てもCore 2 with AltiVecの方が速い

>>222　意味がわからん。何をどう見たんだ？

ここは淫儲の宣伝スレですから(FUD含む)

AltiVecもSSEもほとんど変わんないよ

性能では
AltiVec>>>>SSE

それぞれの進化を発揮できる開発者の数
SSE>>>>>>>>>AltiVec

特に使える人間の数が全然違う。


ところで65nmのK8ってクロックどの程度まで上げる予定なんだ？

>>226
40パーセントアップで4.2GHz

TheInquirerの怪しげな情報す。
http://www.theinquirer.net/?article=31649
　・3Q07予定の"Deerhound" Opteron (K8L, 4-core)の共有L3わ､たったの2MB (L2わ､相変わらず1MB)。
　・2008年半ばに予定されている"Cerberus" Opteron 8xxのL3わ6MBに増量。2.4GHzのHT 3.0リンクと
　　DDR3メモリコントローラ内蔵。同時期の2xxモデルの"Wolfhound"わ､あいかわらず2MB L3。
　　HTについてわ､19.2GB/s/linkとのことなので16-bit幅のまますか。。。
TheINQわ､この異常に少ないL3の理由を､
　1. コア間のコヒレンシ維持用のクロスバーを簡略化して､L3に書き戻してコヒレンシを保つ
　2. またexclusiveキャッシュ。。。
と推測しているす。
可能性を付け加えれば､8-socketを越える超MP構成のためのディレクトリ格納用として使用して､本格的
なccNuma化するという可能性もあるかと思うす。

また排他キャッシュか
CCのディレクトリに使われるのは間違いないだろうな
やっとK8 32wayとかの登場か?

SUNの要望は反映されているのか？

ちょっと補足すると､AMDと付き合ったばかりに取り込まれて(そして闇に消えて)しまったNewsys社開発
のOpteron用のccNUMAチップセット"Horus"わ､主としてディレクトリ用に用いる3.75MBのon-die SRAMと､
リモートメモリキャッシュ用に64MBの外付けSRAMを接続していたす。
http://www.hotchips.org/archives/hc16/2_Mon/18_HC16_Sess5_Pres2_bw.pdf
2MBのL3というのわ､せいぜいccNUMAのディレクトリ用で手一杯というのが判るかと思うす。

Newisys

SUNはccNUMAじゃ最高性能が延びないからCOMAにしたんだっけ？今はどうなってる？

Cellプロセッサ＝高性能
と盲目的に信じ込んでいる馬鹿が多くて萎え萎えなわけだが。
Cellは特定用途「専用」に使うには高性能だが、汎用性は皆無
といっていぞ。

何故AMDスレで突然力説し始めたのかわかる人は挙手

ﾉｼ

POWERみたいな糞をベースにしたばっかりにCellもPS3もSonyもｵﾜﾀｗ
AMDもあぁはなりたくないものだな、というねらー深夜の主張。

>>235
ﾉ
CPUを語るスレ（正式名称忘れた）に誤爆したと見た

>>234
今年はデュアルコアの時代になる！とワクテカしてたAMD(Intel)ファンが8コアにびびってしまったのは確定的にあきらか。
発表の時点でCellがどんなものかわかってたはずなのになｗ

GKきたー

Gates Killer

AMD 65nm Processors in December 2006
http://www.vr-zone.com/?i=3643

Rev.GはRev.Fと同じモデルナンバという事で性能は同じ、
全般的な設計変更というのは省電力化と高クロック化？のみっぽい。

FX64-3Gデュアルが90nmでTDP125W。
現行FX60の2.6GがTDP110WなのがRev.Fでは2.6G-1MBx2、2.8-512x2までTDP89W。
Rev.Fでは2〜3割程度省電力になってる模様。

>>236
RISCの得手不得手を理解しとらんな。
CellのようなRISCの方がコアを増やす恩恵を受けやすい。
要はコンパイラ、及び分散処理に適した言語。
ただし、AMDは、別口の方向に行くだろう。

キミ達がナニを話しているのかサッパリだよ

ようはCELL最高ってことでしょ？

「Rev.G」が何をさすか、またその党y常時来はいつか、ソースによってまだばらばらな印象があるな。
後藤氏の記事では2007年前半に出てくる65nmのK8改良版として扱っていたが、
>>241では何か違うような気がしなくもない。

このVRの記事のRev.G＝65nm K8改良Ver.なのか、
あるいは後藤氏の言う65nm K8改良Ver.の前にRev,Fの単純シュリンクVer.がRev.Gとして出てくるのか・・・。

×党y常時来→○登場時期

>>244
モデルナンバー変更なしだから、単純シュリンクバージョンだとしか思えない

Rev.Gにもいろいろあるんじゃねーの

こりゃRev.Hまで様子見かな…

ところでいつになったら9800円時代くるの？
俺3年も待ってるんだがいつまで待てばいいの？
豚2500+から乗り換えられないどうしよう

まあ僕はIBMの位置にAMDがいたならCellをﾏﾝｾｰしてるがな。
AMDとSCEとSONYとTOSHIBAは最高ってさ。



まあ現実にそんな事はないんだが。

SPEはプログラムをローカルストアに格納するんで、MPEGデコーダ
とか、専用の用途に１個ずつSPEを割り当てるような使い方をすれば
多少は性能上がるかもしれんがな。

SPEリソースの奪い合いが発生するような使い方をすると、それほど
性能は出ない。Cellに夢みすぎだ。

>>251
頭悪そう

世のプログラマーの8割は頭悪いんで
そういう人たちでも性能出るようにしないと絶対普及しません

たちが悪いのは、頭の悪いプログラマーに限って自分は頭が良いと思っている事です

全然プログラマーに限った話じゃないじゃん

雑音とか503の話かと思った。

【SPF速報】AMD社が語る次世代86系マイクロプロセサの設計思想
http://techon.nikkeibp.co.jp/article/NEWS/20060517/117171/

>>257
cnetのほう貼れよｗｗｗ

CELLをSocket940に挿して使える様にすれば、共存共栄でマンセーでわ？

>>257-258
http://japan.cnet.com/news/ent/story/0,2000056022,20114167,00.htm

AMD、ノートPC向けデュアルコアプロセッサ「Turion 64 X2」
〜最上位のTurion 64 X2 TL-60は2GHz/L2 512KB×2
http://pc.watch.impress.co.jp/docs/2006/0517/amd.htm
＞NEC、シャープ、ソーテックなどから搭載機が今四半期中に発売される予定

http://mypage.odn.ne.jp/www/k/8/k8_hammer_trans/files/Hammer-Info.html

・2007年前半から出てくるDesktop, Mobile 65nmは、
（省電力は期待できるかもしれないが）IPC的にはほとんどRev.Eと変らない。

・2007年中頃に出るイヌ系コードネームのOpteronは、IPC等大幅改良したいわゆるK8L。

・K8Lで行われた改良がDesktopに入ってくるのは、2008年以降。

今日わ朝からSPFの話題でもちきりかと思いきや､昼過ぎまで煽り合いの挙句(>>249-256)､講演者の
インタビューと最も良質のプレゼン画像が掲載されたTechONの記事を蔑ろにしてCNETの記事を
もてはやす輩(>>258)､仕舞にはHammer-Info(>>262)すか。。。

虫の馬鹿っぷりに改めて脱力したすけど､もう少し元気が出たら今日の話について少し書くす。

↓以下、いつもの展開が楽しみす。

Q.「うってかわって」を使って、短文を作りなさい
A.

　　　　　　　　　　　　 ∩
　　 　 　 　 　 　 　 　 | |
　　 　 　 　 　 　 　 　 | |
　　　 　 　 ∧＿∧ 　 | |　　　 ／￣￣￣￣￣￣￣￣￣￣￣￣
　　　　 　 （ 　´Д｀）／/　　＜ MACオタは麻薬をうってかわってしまった
　　　　　 ／ 　 　 　 /　　　　 ＼＿＿＿＿＿＿＿＿＿＿＿＿
　　　　 / /|　　　　/
　 ＿＿| | .|　　　　|
　 ＼　 ￣￣￣￣￣￣￣＼
　　||＼　　　　　　　　　　 　 ＼
　　||＼||￣￣￣￣￣￣￣||￣
　　||　 ||￣￣￣￣￣￣￣||
　　 　 .||　 　 　 　 　 　 　 ||

とりあえず，TechOn掲載の問題のK8Lのダイレイアウトを見てほしいす。
http://techon.nikkeibp.co.jp/article/NEWS/20060517/117171/?SS=imgview&FD=970875388
比較用のK8のダイ写真わ，先月末の後藤記事がまとまっているす。
http://pc.watch.impress.co.jp/docs/2006/0424/kaigai263.htm
注目わ，コアとL2の面積比す。
　・初代K8: L2 (1MB)わコア面積の138.5%
　・Dual Core K8: L2 (1MB)わコア面積の143.2%
　・65nm Rev.G K8: L2 (1MB?)わコア面積の98.7%
　・問題のQuad Core K8L: L2わコア面積の35.1%
つまり，Quad-Core K8LのL2わ256KBの公算が大きく，65nmの試作品より更に高密度
を実現していたとしても512KB以下の公算が高いということす。これってOpteronを4-core
集積したものというよりわ，Semptron x 4のとんだ代物ということす。

さて、PenD805をデュアルコアCeleronと呼んでいた連中が、QuadCore Sermpronをなんと評価するか。

普通にQuadCore-K8なんでね？
NetBurstほどL2の影響でかくないし

上の書き込み，次のように読み替えて欲しいす。
　更に高密度を実現→更に高密度「のSRAM」を実現
さて，
ご自慢の「FPU２倍」の件も，結局，
　　-------------------
　　Up to 4DP FLOPS/cycle
　　-------------------
程度としょせんSIMDレベルの話だったことが明らかになったす。周知の通り，Intel Core
アーキテクチャわ既にSSE2浮動小数点演算ユニットを２つ備え，同様に4DP FLOPS/cycleが
可能す。

次世代型競合回避手法として
Transactional Memory
データベース技術の応用としてTransactional Memoryを研究中
トランザクションを持つことで、競合を回避する手法。
共有部の更新を逐次ロックを行わずに行うと、ロック解除待ち時間を短縮できる。
この場合、同一メモリを同時更新した場合の競合の回避策としてトランザクション(更新履歴)が使われ
該当部に付いてはロールバックされトランザクションより再更新される仕組みだ。

INTEL
> 複数のCPUコアがメモリ空間を共有する際に起こるデータの競合はどのように回避するつもりか。
> Intel社はマルチスレッドのプログラムなどを開発するときに，スレッド間で共有するメモリ空間を逐一ロックしなくて済む，
> Transactional Memoryの採用を想定しているようだが。

AMD
> Moore氏　Transactional Memoryはとても興味深いと思っている。我々も研究中だ。ロックの問題は，
> プログラマにとって深刻だと認識しているからね。

TechOnのプレゼンを良く見れば判るように，公開されたダイのレイアウトも写真じゃなくて
レイアウト「図」のレベルす。つまり現時点で完成したチップわ存在していないことも明らかす。
結局，
　・L2わ1/4-1/2
　・FPUもIntel Coreアーキテクチャと比較して特に大きなメリットわ無し
　・命令スロットの増加も無し
という訳で，シングルスレッド性能がCoreと比較して上がる見込みが見えてこないす。
この状況で，
　　--------------------------------
　　単に簡素化すればいいわけではない。単純にしすぎて既存のアプリケーション・ソフト
　　ウエアの処理性能が犠牲になれば，ユーザーにそっぽを向かれてしまう。
　　--------------------------------
なんてことを言い切るAMDのアーキテクトにわ，何か隠し球があるすかね？

>　　単に簡素化すればいいわけではない。単純にしすぎて既存のアプリケーション・ソフト
>　　ウエアの処理性能が犠牲になれば，ユーザーにそっぽを向かれてしまう。

これ単なる言い訳だよ。
L1/L2排他キャッシュ構造を捨て、INTELのような高性能共有キャッシュを開発する能力がない結果の言い訳だ。
L2を小さくしL3共有キャッシュへ全てを賭けるというか、それしかないと言うべきか・・・
L3共有キャッシュのINTELのL2共有キャッシュとは異なり、異なるラインプロック毎に同時アクセスを許す方式にかならんだろう。
つまり、IOストリームの一元化は出来ず、個別に持つことになるから性能は比べるまでもなし・・・
とはいえ、4コアともなれば仕方の無いことだけどな。

とわ言え､Intel非互換の1GBページサイズのサポートやら､新命令の追加やらに挑戦していることについて､
少なくとも私わ注目しているす。

AMDがINTELと違う道を模索するのは賢い選択だと思う。
>>270を見ても分るように、研究開発費が全く異なることが伺えてしまい、同じ手法だと
INTELには勝てないだろう。

MACオタの書き込みは、Hammer-Infoを見ればすでに書かれていることばかりす。

>>275
以前の、
オタの書き込み→ウソつけ→実は本当だった→前から言われてたよ
のような書き込みとわ違って、素直になったすね。

IntelもAMDもつかってるからどちらも嫌いではないが、
MACオタの書き込みはほんとにイライラする。
二度と書き込まないでくれ。市ね

　なんかだんだん、>>277みたいな発言がMACオタの自作自演に思えてきた。

>>277
激しく同意

自演本スレはここれすね

オタって雑音のリアル知り合いなんだろ。
え？違うの？

なつかしいな
http://pc.watch.impress.co.jp/docs/article/20010522/kaigai01.htm

ATI、Turion 64 X2対応チップセット「Radeon Xpress 1100」
http://pc.watch.impress.co.jp/docs/2006/0518/ati.htm

1100ｷﾀ━━━━━━(ﾟ∀ﾟ)━━━━━━ !!

Linuxしか対応してないコンパイラを使わないと最高性能が出ないのは難儀だね。
このコンパイラ、SGIのと関係があるみたいだけど。
http://www.pathscale.com/performance.html
http://www.softek.co.jp/SPG/Pgi/TIPS/polyhedron.html

周知の通り､Dellが今年第1四半期の会計報告の中で年末からOpteron搭載サーバーを発売することを
発表したす。
http://www.dell.com/content/topics/global.aspx/corp/pressoffice/en/2006/2006_05_18_rr_000?c=us&l=en&s=corp
　　------------------------------
　　In the enterprise, we will launch new ninth generation servers featuring Intel's Woodcrest
　　microprocessors. Dell will also introduce new AMD Opteron processors in our multi-processor
　　servers by the end of the year offering a great new technology to our customers at the high-end
　　of our server line.
　　------------------------------
一見AMDの先が見えたかとも思われるこの時期に､こういう判断をしたということわ､
　・よほど魅力的なロードマップを示された
　・株価対策 & 大企業的フルラインナップ戦略
のどちらなんすかね。。。
Appleと違って､技術で物事を判断しているというタイプの会社じゃないすから解釈わ難しいす。

この発表を受けてAMDの株価わ結構上がったようで､Core 2登場までに次世代の開発費を稼いでおきたい
AMDとしてわ有り難い話す。

何でも分かってる風なMACオタくんでも、予見できなかったのかい？

株価が上がっただけでは、AMDには１円も金は入らない。
株価が上がった状態で新株発行して初めてAMDに金が入る。

また、転換社債を発行している状態で株価が転換価格を上回れば、
転換が進んで将来の償還負担が減るという可能性はある。

multiprocessor server のみ、highend server がターゲットって
書いてあるから、CPUコアの能力よりも、Intel 式共有バスの方が
ネックになるような領域の話じゃねえ？

インテル依存がたたって競争力が落ちたんだろ
http://today.reuters.co.jp/news/newsArticle.aspx?type=marketsNews&storyID=2006-05-16T222149Z_01_nTK2816260_RTRJONT_0_CnTK2816260-1.xml

でも次からはインテルの競争力はあがるから問題なくなるんじゃないか？ｗ

現状でも３コアを投入すれば勝てるんじゃないか？

ネットバーストによりサーバー分野で(特にDPサーバー)で完全に劣性に立たされていたDellが、
AMDのOpteronを採用する一番良いタイミングじゃないかな？
Woodcrestが市場に出せる状況となる6月を睨んでの発表であり、
WoodcrestはDPサーバー(2Way)までのOpteronより競争力が遥かに強い為、
AMD社のCPUによるMPサーバーを採用してもIntelとの協業路線に悪影響を及ぼさず、
MPサーバー(4Way)にOpteronを採用することで、x86サーバーとしては最高性能のCPU群を揃える事が可能となる。

MPサーバーは元々非常に小さい市場だから売上げには殆ど寄与しないが、
ラインナップとして他社に見劣りしない品群構成を揃えることでの競争力強化の狙いがあるのだろうな。

兵糧攻めの禁止を訴えの影響で、リベート商売してたDellが逆兵糧攻めになったのかも
ttp://pc.watch.impress.co.jp/docs/2006/0428/kaigai266_03l.gif
ttp://pc.watch.impress.co.jp/docs/2006/0428/kaigai266.htm

AMD社の主張する排他リベートは単なる言い掛かりであるのは市場動向をみれば明らか。
INTELより魅力あるCPUを出せば、市場は機敏に反応している状況で主張しているのが笑える。
馬鹿としか言いようが無いなw

Celeron搭載PC専業メーカのDELLに拾われてもしょうがない気がする。

>>292
まあ、そういうことだろうな。

今回のDellの決定で、4way市場でのAMDのシェアは50%超えるかもね。

正：AMD社の主張する排他リベートは単なる言い掛かりではないのは市場動向をみれば明らか。

だったら何で2005年-2006年と驚異的なシェア拡大が出来たんだ？
そもそも、生産能力を結構下回る程度しかシェア有してなかったじゃんw

訴訟のおかげでIntelが動きにくくなったとか。

メーカー: うちもAMDを採用するけど、Intelから買う数は変えないから同じ値引き率でいいよね。
Intel: 駄目駄目、そんなことしたら、値引き率を抑えちゃうよん。
メーカー: そんなこと言ったら裁判所にチクっちゃうぞ。
Intel: うっ

っていうかそれがAMDの狙いでしょ。
まあ今のところ見事に狙いが決まってるわけだ。

Opteron採用の発表はWoodcrestを安く売れということで、安く買えるとなったらAMDや〜めたとか言わないだろうか。

で、Quad Core K8LのL3ってVictim Cache？

それはまだ分からないんじゃないの。

L3がZ-RAM使ってて実は8MBくらいあったら面白いんだが。
そうなるとL2も実は1MBずつくらいありましたってオチが…。

まあ信頼性を考えると無理だろうけど。

victim cache と exclusive cache って同じ意味の言葉だよね？
L3 が L2 と同程度のサイズだったら exclusive cache で決定じゃない？

【コラム】コンピュータアーキテクチャの話 第19回 キャッシュの構造や働き(応用編) - 各キャッシュ階層に何を入れるか? (MYCOMジャーナル)
ttp://journal.mycom.co.jp/column/architecture/019/

>>304
まぁL3が2MBとか言ってたから薄々そんな気がした

>>305
ふむむ、どうも。
ということは、言葉の定義としてはニュアンスに違いがあるというということか。
ただ、実用的に Victim Cache じゃない Exclusive Cache って、なんかあるのかな？
Athlon 系の L1 と L2 の関係も、Victim Cache じゃないの？

ttp://virtualquest.cool.ne.jp/arisa/kaitou11-3.htm
ttp://pc.watch.impress.co.jp/docs/article/20000601/kaigai01.htm

victim cacheだと共有キャッシュとして機能が制限されるから効率悪いだろうに・・・
それでなくてもL2が独立型なのでどうにもならんだろう？
L2をL1並に小さくして高速アクセス型にしたとしても、L3を経由せずにL2へのロードともなれば
L2の劣化は激しいからL3は素直にInclusion Cacheにすべきだし、L2をある程度大きく取るなら
L3での共有化の有利性が激減する。

というか、なんでL1,L2をExclusionのままにしておくかねぇ・・・・
想像しただけでも良いキャッシュ環境とは思えんなぁ。

> L2をL1並に小さくして高速アクセス型にしたとしても、L3を経由せずにL2へのロー
> ドともなればL2の劣化は激しいからL3は素直にInclusion Cacheにすべきだし、

まあ L2 を小さくする場合には、確かにL3を Inclusive にする意味は
あると思う。でも、

> L2をある程度大きく取るならL3での共有化の有利性が激減する。

こっちの意味が分からないなあ。
L2 がある程度大きく、L3 が比較的小さくて L2 と同じくらいのサイズの
場合、排他キャッシュにするのは当然では？
Inclusive だとほとんど L3 の意味がないじゃん。
Exclusive なら意味があるけど。

自己レス

> 実用的に Victim Cache じゃない Exclusive Cache って、なんかあるのかな？

L2独立/L3共有なら、Victim Cache だけど他のコアのL2に入っているエントリって
のがありますな。というわけで、そういう場合は Exclusive Cache という言い方
は不適当で、Victim Cache という言い方にしないとまずいと。
だから Victim Cache と Exclusive Cache という言葉は分けて考えた方がいいと。

L2独立/L3独立や、L2共有/L3共有の場合には実質的には同じと考えて良い？

>>285
>Appleと違って､技術で物事を判断しているというタイプの会社じゃない
気でも触れたのか?

>311
Macヲタの相手をするな

　　な…　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　〉(､､､　〉
　　なんであぼ〜んなんですか？　　　　　　　　　　　　　　,;;、　　　　　 （ ヽー /
　　　何か喋ってくださぁ〜い！　　　　　　　　　　　　　　　 ゞ-vﾙぅ　　　/　　イ
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　､､,,._=σ'σ l~　　　/　 ／l
　　　　　　　　　／￣￣｀ヽ ：　　　　　　　　　　　　　　（ヾ(下う' 三ヽ　　 ゝ　￣/
　　　　　　　　/.　i　/ﾍ＼ヽ＼：　　　　　　　＿,r.､　　 ヾｰゝ､,,.ノ` ヽ） ／　 ／ｲ
　　　　　　　；| !　|/__.xﾄ､L,_ ﾄ｝：　　　　　　「 二{ !　, --ﾄ、ゝ-'　_ヽﾉフ　　　￣l
　　　　　　　; |!ﾍ cﾓﾘ　 lﾓ!oV　　　　　　 〈　つ lｰ'ヽ／l `ー'ｰ''￣〉'￣　＿／
　　　　　　　；|　!|.ﾄ" rっ ツ|.|、：　　　　　ノヽ　/ゝ i　　 ＼,,.. -''"　　　,　／
　　　　　　 ,',ﾉ 斗ｬ ｆて｀Y 　トﾐヽ　　　　l､　　l　 ／!ヽ　 >>285 　l＿,,.イ
　　　　　 ／　{ﾄﾐﾄｖ|'´ゝ ｝ ノノ:l　｝：　　　ゝ--ー'　　lＴ　　　　　 ゝ､_／
　　　　：/イ　｛　ゝｨVr-ﾍト、　! ﾊ　　　　　　　　　　　lフ　　　　､/_／　,,;;;;;:-､
　　.　　　　|　!|Y⌒'ミ｛ヾ='　| /ｲ|　　　　　 ,rーーv-､ l l　　　 ／ソ　,;;,,r'⌒ヽ;;;!
　　　 　　　ヽ人　　　|!　　　/＼　 　　　　　l　　､　　ﾘヽヽ＿ノ　l-;;;'_ノ　　　 ）j
　　　　　　-r''ユ｀'┬'　ﾄー'´　　＜ｱニﾕ　　ヽ　　ヽ　　　　　　　l￣　　　　　じ
　＜-''"-''￣~l　：,/{、 ||　,.|='´ 　 lヽー‐| ＝＝＝＝==-､､　　　l
　 个Y´Kelloggl上＿_l＿_ll＿/＿_l l 3.6 l＿＿＿＿＿＿_lj＿/＿_
　　lΞl ｺｰﾝ　 l　　,;;=＝=;;::､　　　l;;l 牛 l　　　　　　　　　　　　　　＼
　　l　 l ﾌﾛｽﾄ　l　ヾー---‐'ﾂ.　　 l l 乳 l　　「二￣￣ヽ　　　　　　　＼
.／ l　 l　　 ／　　　`ーー‐'　　　 ヽL＿j　　ヽ二三＿_j　　　　　　　　＼

すべてAMDのせい

Athlon自慢の排他キャッシュも既に Victim Cache のようだね。
言葉が独り歩き（？）し始めただけっぽい。

http://watch.impress.co.jp/PC/docs/article///20000601/kaigai01.htm

後、一般に容量節約のみに思われがちな排他キャッシュの利点は
他にアクセスレイテンシの短縮も期待できる。
しかし、インテルのキャッシュに負けているけど。

Thunderbirdの時はTLBが排他的になっていなかった。
Palominoでﾊｰﾄﾞｳｪｱ ﾌﾟﾘﾌｪｯﾁと合わせて、
排他的（ｴｸｽｸﾙｰｼﾌﾞ）&投機的TLBに変った。

>>315
というか、ハードプリフェッチの強化出来ないしょ？
L2やL3へのプレロード不可能だし、実装したとしても意味が無い。

>>317
それは排他やVictimと反する事ではないが？

ヒント・・・L1から漏れる。

排他キャッシュって、ストリーミング処理に弱いし
プリフェチに都合の悪いところあるな
今まで気づかなかった
AMDはintelほど大容量キャッシュを積めないから
排他キャッシュを止めにくいのがこんなとこころでマイナスとは

>>320
> 排他キャッシュって、ストリーミング処理に弱いし
これは、キャッシュするかしないかの判定に何がしかのペナルティがあるという意味?

ストリーミングは垂れ流しの使い捨てデータが主。(一部差分参照するけど)
ので、排他キャッシュだとパージ処理でのペナルティばかり食らう羽目になる。

>>322
再参照されないものはそもそもキャッシュに取り込まないから。

>>323
プレロードがある。
Inclusiveの場合、先行アドレス分をL2にロードすることで効率が上がる。(L1無関係)
Exclusiveの場合、先行アドレス分をL1にロードすることでL1から追い出すラインが発生しL2へ吐き出される。
これ等は、効率を低下さす要因だ。

STREAM ベンチマークによる実効メモリバンド幅
　　　　　2.2Ghz/DDR400 Opteron　|3.6Ghz/800FSB Intel Xeon EM64T
Function 　PGI 5.2-4 　PGI 6.0 　 　|　PGI 5.2-4 　PGI 6.0
Copy 　　　　3773.6 　　　4874.2 　　　　　3797.3 　　3780.2
Scale 　　　　3787.5 　　　4838.2 　　　　　3775.8 　　3732.2
Add 　　　　　4055.4 　　　4584.0 　　　　　3579.7 　　3594.9
Triad 　　 　　4131.9 　　　4584.9 　　　　　3600.3 　　3705.6

プレロードが最適化されていれば、こんなんらしいが

>>315
Athlonは排他であって、Victim Cacheではないでしょ？

＞他にアクセスレイテンシの短縮も期待できる。
排他処理が重いのでK7のスループットは酷かった。
そのせいでレイテンシで見ても遅くなっていた。

>>320,322
prefetchntaを使用して無いソフトウェアがクソなだけ。

今問題視しているのはハードプレフェッチ性能だろ？

へ？
その問題って、ソフトウェアがヒント与えるだけでいい事じゃないのか？

ヒント与えていないソフトでの性能差は大きいし、そもそもソフトウェアでの対処はムラが大きいのと効率も悪い。
特定分野での効率以外は無力に近いしな。

>そもそもソフトウェアでの対処はムラが大きいのと効率も悪い。
>特定分野での効率以外は無力に近いしな。
んなこたーない。

ハードウェア側で一時的データかそうでないかは判断する事が出来ない。
ゆえに、ソフトウェアがヒントを与える。

それだとConroeのキャッシュシステムが高性能である理由が説明出来ないんだよ。
なんか知らんが全てを否定しているような発言は控えて欲しいなw

>Conroeのキャッシュシステムが高性能である理由
初耳だ。

へー初耳なんだw
キャッシュ性能が悪く、メモリーレイテンシもAthlon64より圧倒的に悪いCPUのクロックあたりの性能がAthlon64より
遥かに高性能なのは何故だ？
理屈としてなりたたないことは、お前にも理解できるよな？

>>334
その根拠となるソースは？

根拠は物理で十分。
命令とデータの供給がスムーズに行えなければ、どんな高性能なCPUでも性能は上がらない。
これ常識。

(ﾟДﾟ)ﾊｧ?

あらら、お前は論理的に物事を思考できない人のようだなw

データも無いのに、高性能と決めつけてる君に乾杯

Conroeのキャッシュシステムが強力で高性能なのは、大きなL2(4MB)と共有キャッシュであること、
2つのコアからの多重アクセスを1つのストリームで受け取りバス幅を倍にすることで性能劣化を抑え、
ラインあたりのキャッシュ保持能力が高い(4MB)ことを背景としてハードプリフェッチ機能の強化で、
命令とデータの供給性能を高めていることがFXよりクロックあたりの性能が20%〜30%オーバーもの高性能に
繋がっているのは常識なんだけどね。

それ分りませんか？

どこからのコピペですか？

Conroeが大きなL2を持ってるのはすでに知ってる、
で、それがストリーミング処理とどう関係するんだ？

順次アクセスだと、キャッシュ無関係とでも思っているのか？

へ？誰がそんな事を？

俺はストリーミング処理(垂れ流しの使い捨てデータ)が、キャッシュを汚染するだけと言ってるのだ。
だから、ソフトウェアでヒントを与えればいいじゃんって事だ。

本日の雑音ID:Glgl+3AV

AMDがK8コアの浮動小数点演算ユニットを2倍に
〜Rev. Hと見られるCPUコアの姿を公開
http://pc.watch.impress.co.jp/docs/2006/0522/kaigai272.htm

> 俺はストリーミング処理(垂れ流しの使い捨てデータ)が、キャッシュを汚染するだけと言ってるのだ。
> だから、ソフトウェアでヒントを与えればいいじゃんって事だ。

汚染なんてしないよ。
そもそも、キャッシュラインの大きさを無視している。
メモリからの実ロードが1回でキャッシュからのロードも1回とでも思っているのか？

>>346
おお、久しぶりにGoodニュース。
Rev.Hが本当なら、Rev.Hの次の次ぐらいでなんとか使えるCPUになりそう。
鍵は、高性能キャッシュなのだがなんとかなるかも知れないな。

>>348
次の次って何年後だよw

曰く「そんな事も知らないのか、○○だな」
こういう言い方しかできない人は優秀な人じゃない、ましてや人の上に立って利益を上げている人ではない断言できますね

L2に格納されるのはデータだけじゃないだろ・・・
命令フェッチやデコーダが強化されてる分、従来よりL2に取り込まなきゃならん命令も増えるだろうが。

ttp://pc.watch.impress.co.jp/docs/2006/0311/kaigai249.htm
これを見る限りではキャッシュについては何も触れてないから、それほど重要じゃないって感じだな。
容量増加と共有キャッシュである程度の効果はもちろんあるんだろうが。

>>346
そのクアッドコアのレイアウト、微妙に違和感があると思ったらHTパッドらしい部分が小さいな・・・
これだと、HTLinkの数が足りんような気がするが・・・チップ形状を正方形に制限した状態でのテストレイアウトかね？

> これを見る限りではキャッシュについては何も触れてない
後藤氏が無知なだけだろ？

>>352
つーか、お前ばかだろ？
intelはな、FXをベースに改良してConroeを作ったんじゃないんだぜ？
アーキテクチャの強化点がどれだけの効果を表すかを語るなら、ベースになったアーキテクチャ比で語らなきゃ無意味だろうが。
ついでに言うが"Conroeの話がしたけりゃintel次世代スレに逝け"。

ストリーミングデータは普通にキャッシュを押し流すわけだが。
容量数百キロバイトのアニメストリーミングしか見ないやつには
わからんだろうなぁ。

ストリーミングとπ焼きを同時に実行してみてはどうだろう？
もちろん共有キャッシュのYonahかConroeでの話だけど・・・

後藤はそれっぽい文章（推測・妄想たっぷり含む）書くのは上手いが
大原（ハイアマチュア）や安藤（セミプロ）と比べると素人

大原はロードマップに関してはハズレが多いのが欠点だな。

安藤って↓の安藤？
ttp://journal.mycom.co.jp/column/architecture/

>>356
安藤氏がセミプロて……

>>358
yes
procinfoを掘り返せばpcwebで記事を書くことになった、と出てきます

ハイアマチュアってのは褒めてんのか貶してんのかよく分からん表現だな

>>356
　　-------------------
　　大原（ハイアマチュア）や安藤（セミプロ）と比べると素人
　　-------------------
安藤氏わSPARC64のアーキテクトでプロ中のプロなんすけど。。。
http://www.cs.clemson.edu/~mark/architects.html
　　===================
　　# HaL SPARC64, 1995 - Hisashige Ando (design manager), Winfried Wilcke, and Mike Shebanow
　　===================
安藤氏によるプロセッサ設計の記事が読めるあなたがたわ幸せだと思うすけど､虫にとってわ後藤記事と
区別がつかない。。。ってのわ残念な話す。

RISCやメインフレームに元気がないんで
IA-32の話が多く、分量もすくないのが残念
最近のando's microprocessor
それにしても、sparc64のデザインマネージャーってすげぇな

放置しておけば ID:Cn+8jETg の奇跡のカキコが
もっと沢山見れたかもしれないのに…

もう恥ずかしくて出てこれないだろうな。

>>363
そこを敢えて出てきて、第二の雑音やMACヲタを目指して欲しいなｗ

あれ、MACオタって安藤氏のページ読んでんだ。
MACオタの書き込み直後に、MACオタと反対の見解が安藤氏のページに
書いてあって藁ﾀんだが、言った本人としては恥ずかしくならないのかな？

>>365
　　---------------------
　　言った本人としては恥ずかしくならないのかな？
　　---------------------
コトがSPARC64の話じゃ無い限り､「安藤氏の言=真実｣というわけじゃ無いというだけの話す。

なるほど、MACオタは、安藤氏の見解を読んだ後でも、自分の見解の方が
正しいと思ってると。さすがMACオタだ。大笑い。

>>367
工学において問題の解決法が一つじゃ無い以上､安藤氏の意見どころか予想が当たるかどうかすら特に
気にするべき話でわ無いす。
問題は､話の前提や論理展開におかしな所が無いかどうかって所ということになるす。

>365,367
頼むから相手をするな

どうにかＡＭＤはこの難所をしのげないかな？

所で素朴な疑問なんだけど、共有キャッシュのQuad CPUとかの
クロックキューってどうなってるの？

〜503ってこんな人物〜 Ver.060524b

祖父の総資産が30億で、その後継者（養子）
妹は教授に推薦されて東大医学部へ
親戚には教師と医者多数
叔父は東証？一部の現職社長
本人はがんばると総理大臣も狙える器
今は公務員をしているが現職は腰掛で弁護士を目指している
顔はスターウォーズ3に出演していたアナキンにそっくりなナイスガイ

↑ここまで自称
↓ここから現実

毎夜PCのﾊﾞｯｸｸﾞﾗｳﾝﾄﾞで「著作権ﾌﾘｰのｱﾆﾒ」や「家族のﾎｰﾑﾋﾞﾃﾞｵ」をRAR圧縮しつつP2Pで何かをﾀﾞｳｿ。
表はオタアニメDVDを見ながら2chでﾊｯｽﾙ
ﾃﾞｼﾞｶﾒ用USBｹｰﾌﾞﾙを買う金すら自由にはならないが使用しているPCのHDDは200GBが5台（2004/10時点）
煽るのは得意中の得意だが「〜せざる『お』えない」 「つくりつ『ず』けなければならない」
実家を出て大学に通っていたはずなのだがなぜか母親が常時韓流ﾄﾞﾗﾏを見ている為ﾃﾚﾋﾞを見れなかった
高級ｱｸﾃｨﾌﾞｽﾋﾟｰｶｰのほとんどは標準ﾌｫｰﾝｼﾞｬｯｸを採用しているがｸﾞｸﾞってもまともな物は1つも見つからなかった
音にこだわる人間にはｸﾘｴｨﾃｨﾌﾞのｽﾋﾟｰｶｰが最高だがｽﾋﾟｰｶｰ専門ｽﾚで評判聞いたら完全にｽﾙｰされた
JBLとharman/kardonは同じｸﾞﾙｰﾌﾟに属しているので同じ会社。つまりトヨタとダイハツも同じ会社
液晶ﾓﾆﾀの輝度430ｶﾝﾃﾞﾗはさほど眩しくない。0まで落とせば問題なし。（輝度0って．．．）
阪大大学院卒だが自身の受けた講義は死んでも言わない・言えない・言わせない
液晶ｽﾚで好評のFP93GXは黒は潰れてるし残像出まくりで最悪だった。価格相応の商品でお勧めできない
ﾘｱﾙ女性に興味は無いと言っているが、あっちも興味無いだろう
ｿｰｽ出せと言われて出すのは必ずﾈｯﾄで拾ってきた物。不利なｿｰｽが出てきたら「それは捏造・測定ﾐｽ」
反論できないと思ったら「無職・低学歴・貧乏人・論破完了」のどれかが出てくる。
ﾌﾞﾗﾝﾄﾞ大好き。CPUはIntel、ﾏｻﾞｰはASUS、ﾓﾆﾀはNANAO、ｽﾋﾟｰｶｰはCreative。それ以外は認めない
いきなり流れに関係ないﾚｽが出てきたら「完全な躁」でﾎﾙﾎﾙまたは完全な鬱」でﾌｧﾋﾞｮｰﾝしてる証拠

修正・追加ｼﾏｽﾀ

>>371
　　-----------------------
　　クロックキューってどうなってるの？
　　-----------------------
もしかしてクロック「ス｣キューって言いたかったすかね。。。

>>373
IDに注目

>>373
うおっ　まぶしっ！

>>373
MACオタは重箱の隅をつつくのだけは得意か。

以前Intelスレでスレ違いの内容でしかも大間違いのことを延々と力説していたのを
思い出す。すぐ直下のレスで間違いを指摘していたのにそれも無視。
しかもその指摘はやんわりとした優しいレスであるにもかかわらず。

MACオタは自身に向けられる優しさを残酷にも無下に切り捨て、
しかしその一方で極めて些細なことを針小棒大に書き立て、
鬼の首でも取ったかのごとくに喜ぶ。

実に卑しいねぇ。

お互い様だな。
お前らがオタを認めないから、オタの煽りがエスカレート。
端からみてると、ほんとおもしろい。

議論するならまだしも、オタの情報が正しかったときや予想が当たった場合のお前らの負け惜しみが楽しくてたまらん

373 名前： MACオタ　 ID:X4jb4AMD←MACオタの予言の例だな。QuadコアはX4jb。

>>371
こうしてるとか？
http://journal.mycom.co.jp/news/2003/06/12/06.html

結局>>371さんの質問の意図が､も一つ判りかねるすけど､基本的にこういうことになっているす。
　・クロックのjitterやskewわ､コアのダイサイズが大きく､高クロックのプロセッサで問題となる。
　・マルチコア自体わコアあたりのダイサイズわシングルコアのアーキテクチャより小さくするので､
　　問題は起き難い。
　・Intel自体わNetburstで高クロック・高性能型のコアを追求したおかげで､クロック分配技術わ得意
　　http://www.ee.usyd.edu.au/research/allresearch/seminars/01015121-dual%20supply.pdf
　・コアごとにクロックが制御できる以上､各コアと共有L2わ各々別々のクロックが供給されていると
　　考えるのが当然

さて、WoodcrestとOpteronの各種ベンチ結果が出揃っているようだ。

ソケット数が2つまでなら2コアであろうが4コアだろうがWoodcrestがOpteronより高性能になっている模様だ。
ソケット数が4つになると共有バスがネックとなりINTEL側は少し不利な状況。

実際に4 issueのスーパースケーラが使いきれてるアプリがあるのか疑問視してみるテスト

鯖用アプリならいくらでもあるんじゃねーの？

NOD32を使っている利用者で不満な人って居るのか？
殆どの人は満足していると思っているのだが。

「ようだ」に「模様だ」か
本家同様FUD大好きっ子だな

何故ここでNOD32なんだ？誤爆か？

クロックレスプロセッサなんてモノが有るんだな…

>>382
スレ違いだが…
クロックあたりの SPECint の結果を見る限り、Pentium Mに比べて
25%増くらいになってるので、4 issue の効果はそれなりに出てる
気がする。4/3=1.33倍まではいってないが、それは当然なので…

いまの K8 の整数コアの性能で Woodcrest を越えようとすると、
クロック 4GHz くらいにならないと無理なので、2ソケットまでは
>>381 のいうとおりなかなか厳しい気がする。
クロックあたりの SPECint は、Pentium M でも K8 より良かった
んだけど、Pentium M はクロックが低かったから…

DDMPは微妙に残ってたんだな。5年前ぐらいの展示会で見たけど。
ttp://www2.sharp.co.jp/docs1/ssc/products/gpb_m.html
ttp://www.sharp.co.jp/corporate/info/history/h_company/1998/index.html

AMDが4 issueを選択しないのは、費用対効果があまり期待できないからだと思っていたんだが．．

ちなみに以下を読むと、4 issueって言ってるのはx86命令ではなくてMicroOpsの事のようだな。

http://journal.mycom.co.jp/articles/2005/08/31/idf1/002.html
> Q: ところでそのissueですが、ここで言っているのはMicroOpsを4 issueで実行できるという意味でしょうか?
> それともx86命令を4 issueで実行できるという意味でしょうか?
>
> A: これ以上の詳細は話すことができないが、ただ前の世代のアーキテクチャでは条件がよければ3つのx86命令
> をMicroOpsに変換して同時に実行する事ができた。私に言えるのはここまでだ(笑)。

昔Athlonが4issueになるかもって話題が挙がったとき｢んなもんなっても意味ねーじゃん！｣
て淫厨言ってたのになw　多分過去ログ漁れば出てくる。

で4イシュにすればいいのに、なぜしないんだろ？
やっぱりＡＭＤはアーキテクチャの性能向上では弱いかも

ちんこ臭、わき臭、口臭、屁
４異臭

＞やっぱりＡＭＤはアーキテクチャの性能向上では弱いかも

何打この発言。
まるでAMDのCPUは安さ以外、ずーっととりえがなかったみたいな言い方だなｗ

2年前にも同じ発言してた頭悪い人かｗ

圧倒的性能と圧倒的低価格、それがConroe
上から速い順に
Conroe X6800 2.93GHz dual 4MB FSB1066MHz TDP 80W '06Q3 　$999
Conroe E6700 2.67GHz dual 4MB FSB1066MHz TDP 65W '06Q3 　$530
Conroe E6600 2.40GHz dual 4MB FSB1066MHz TDP 65W '06Q3 　$316

Athlon FX-62 2.80GHz dual 1MBx2　　　　　TDP 125W '06Q2　$1031

Conroe E6400 2.13GHz dual 2MB FSB1066MHz TDP 65W '06Q3 　$224
Conroe E6300 1.86GHz dual 2MB FSB1066MHz TDP 65W '06Q3 　$183

>>390
　　----------------------
　　4 issueって言ってるのはx86命令ではなくてMicroOpsの事のようだな。
　　----------------------
少なからざるx86命令が1-uOpsに変換される上､Macro-Fusionも考慮に入れるとx86命令で最大
5命令同時実行ということになるすけど？

>>391
平均IPCを上げるにわ､実行ユニットだけ増やしてもバランスが悪くて効果が上がらないす。
　・大容量キャッシュ
　・分岐予測の向上
　・データプリフェッチ
等の､命令やデータフローの改善と組み合わせることで､やっとIPCの向上に繋がるす。

ネタを投下してみる

AMD plans third German fab
http://www.theinquirer.net/?article=31974

>>396
現実には、真のデータ依存性があることもお忘れなく。

>>398
金わ､株が高いうちに借りられるときに借りておくというのわ､悪くない考え方なのかもしれないす。

>>399
xx-issueとかxx命令同時実行とか言うのわ､通常「最大値｣すからそんな所に突っ込まれても(笑)

>>400
だから、俺は>>382と同じ疑問を持ってるのさ。
4-issueの費用対効果がどれくらいあるのかと。

もちろん、それ以外にも
>　・大容量キャッシュ
>　・分岐予測の向上
>　・データプリフェッチ
の効果が少なからずあるから、ベンチではそれらを含めて結果が出てるのだと思うが．．

>>401
「使い切る｣という言い方でIPC=4を夢見ているんだとすれば､愚問す。
http://www-e.uni-magdeburg.de/urzs/marvel/marvel_performance.pdf
　　-------------------
　　4-issueの費用対効果がどれくらいあるのかと。
　　-------------------
現実にデスクトップ向けプロセッサの価格帯でSPECint2000＞3000を達成している事実を認識できるなら
コストにも性能にも疑問の余地わ無い筈すけど。。。
http://www.spec.org/cpu2000/results/res2006q2/cpu2000-20060502-05955.html

>>402
>「使い切る｣という言い方でIPC=4を夢見ているんだとすれば､愚問す。
>http://www-e.uni-magdeburg.de/urzs/marvel/marvel_performance.pdf
何故に愚問なのか。
少なからずIntelもIPC=4を夢見て作ってたと思うが。

>現実にデスクトップ向けプロセッサの価格帯でSPECint2000＞3000を達成している事実を認識できるなら
>コストにも性能にも疑問の余地わ無い筈すけど。。。
>http://www.spec.org/cpu2000/results/res2006q2/cpu2000-20060502-05955.html
悲しいけどこれベンチマークなのよね。

Pen4があったから、実質性能が下がった状態で販売開始ってのはありえないとは言わんけどもｗ

SPECベンチのコードが実際のアプリのコードが元になっていることを知らない馬鹿発見。
gcc, bzipとかベンチ結果の詳細リンク貼られてるんだから、みりゃわかるだろ。

> 少なからずIntelもIPC=4を夢見て作ってたと思うが。
そう思っているのはお前だけだよ。
普通はIPCの向上を目指し、具体的には3.5程度の効率を目標にしている。

1 core, 1 chip, 1 core/chipだが、結果は悪くないと思うが。
http://www.spec.org/cpu2000/results/res2006q2/cpu2000-20060320-05795.html

>普通はIPCの向上を目指し、具体的には3.5程度の効率を目標にしている。
しかし以前のIntelはそうでは無かったが。

なんか変な流れになってんな。
4 issue の OoO コアの平均 IPC は 1.2〜1.5 程度だそうだよ。
(ando さんのページ 2005年9月24日より)
いくら Woodcrest が高性能でも、平均では 2 IPC もいってないでしょ。
それでも、3 issue の Pentium M に比べて 25% 向上って話なの。

>>408
過去と現在では環境が違う。
トランジスタ性能も上がり、搭載可能な回路もずっと多くなっているから、回路効率の悪さを理由にキャンセルしていた過去と単純比較しても意味が無い。
まして、デュアルコア化を前提に動作クロックを下げ各回路の省電力化技術を進め大量のキャッシュを積める様になった現在だと4issueは妥当だろう。
もちろんAMDの設計思想では3issueのままだろうけども・・・

>>402で平均IPCに関する資料を示しても理解してくれたのわ>>409の方だけすか。。。
もう一度>>402のリンク先のFig.7とFig. 8を見て､トンデモ脳内説を修正してくれることを望むばかりす。
参考までにこれが､GS1280 (Alpha21364/1.15GHz)のSPECの登録データす。
SPECint2000 http://www.spec.org/osg/cpu2000/results/res2003q1/cpu2000-20030113-01918.html
SPECfp2000 http://www.spec.org/osg/cpu2000/results/res2003q1/cpu2000-20030113-01917.html

>>410
>過去と現在では環境が違う。
>トランジスタ性能も上がり、搭載可能な回路もずっと多くなっているから、回路効率の悪さを理由にキャンセルしていた過去と単純比較しても意味が無い。
いやいやいや、これはクロック重視だったIntelの思想が変わったとしか思えないなぁ。

>もちろんAMDの設計思想では3issueのままだろうけども・・・
これは、AMDが4issueについてどう考えてるかによるね。

> いやいやいや、これはクロック重視だったIntelの思想が変わったとしか思えないなぁ。

INTELはクロック重視じゃないよ。
ネットバーストはクロック重視、PenMは省電力重視、IA-64はIPC重視です。
そして、Conroeはバランス型ですな。

えーと、俺は別にMACオタの示した資料を見て返事を書いた
わけじゃないんだがなあ。
ちょっと見てみたが、MACオタ、今回は、それほどはずした
資料を示したわけでもないようだが、CISCの場合、IPCは
AlphaのようなRISCよりもさらに低めの値になることが多い
ことをお忘れなく。
RISCはロードストアアーキテクチャだからね。

> もちろんAMDの設計思想では3issueのままだろうけども・・・

設計思想というよりは、K7/K8 コアの設計時期の問題では？
Pentium III/M 系に比べ、K7/K8 コアの方が演算器の対称性が
高く、あの時期では、もっともリッチな部類でしょ。

一応、理論的にはコアあたりの演算器をリッチにするよりも、
コア数を増やした方がサーバ系の性能電力比では有利な筈なので、
Opteron 系は今後も 3issue のままかもしれんけど、デスクトップ
の方は AMD も 4issue に向かうかもね。

Woodcrest/Conroe が 4issue にできたのは、Pentium M 系で
こつこつ積み上げてきた省電力技術のおかげだと思う。
K7/K8 コアも NetBurst と違い筋は悪くないので、あとは地道な
努力の問題でしょ。

> IA-64はIPC重視です。

クロックあたりの SPECint 値を見ると、IA64 は Woodcrest で、
とうとう x86 に抜かれたっぽいよ。

特別解説だ。
ある瞬間における実行プログラムの並列度(わかりやすいイメージあくまでもイメージだよ)

6issue

　　　　　　　■
　　　　　　■■■
　　　　　■■■■■
　　■■■■■■■■
■■■■■■■■■■■■■
■■■■■■■■■■■■■■■■■■■■


3issue



　　　　　　　　　
　　■■■■■■■■
■■■■■■■■■■■■■
■■■■■■■■■■■■■■■■■■■■


山の全面積に対するカットされた山の頂上の面積比は?
命令帯域をむやみにふやしてもプログラムの並列性自体に限界があるため、
思ったように平均IPCはあがらない。

投機実行、キャッシュ技術など現在も進歩している技術で可能な限り並列性をみつけだす
=山自体を大きくするでもしないとトータルな帯域を増やしても効果は薄い。

>>411
GS1280 (Alpha21364/1.15GHz)ですら、
IPC for SPECfp2000で、IPC=2.1
IPC for SPECint2000で、IPC=1.5
こういう結果だったか。
むぅ．．

でも、AMD、Intelの現在のCPUでIPCの実測値を見てみたい物だが．．

電波系のヒト除けにIPCの話わ､きちんと数字を出して書いておくす。
>>402にリンクしたAlphaServer GS1280の性能に関する文書のFig. 8よりSPECint2000の各サブベンチの
IPCの値を読み取って､Alpha 21634/1.15GHzとWoodcrest/3GHzのクロック差を加味してWoodcrestのIPCを
試算してみたす。
仮定として､IntelのuopsわAlphaのISAと比較して特に命令の機能わ低くなく､SIMD最適化も特に行われて
いないものとするす。ちなみにこの試算で命令機能が低い場合にわIPCわ実際より低めに､SIMD命令が
使われている場合にわ､実際より高めに評価されることになるす。

　　　　　　　　　　　Alpha21364　　Core2
　　　164.gzip　　　　　1.5　　　　　　1.78
　　　175.vpr　　　　　　0.82　　　　　0.81
　　　176.gcc　　　　　　1.24　　　　　1.94
　　　181.mcf　　　　　　0.32　　　　　0.47
　　　186.crafty　　　　1.41　　　　　1.49
　　　197.parser　　　　1.19　　　　　1.73
　　　252.eon　　　　　　1.21　　　　　1.91
　　　253.perlbmk　　　1.28　　　　　2.24
　　　254.gap　　　　　　1.44　　　　　2.31
　　　255.vortex　　　　1.32　　　　　2.11
　　　256.bzip2　　　　　1.42　　　　　1.47
　　　300.twolf　　　　　0.9　　　　　　1.15
　　　----------------------------
　　　total　　　　　　　　1.10　　　　　1.47
ご覧の通り､Core2わクロックとIPCの両方で大きな性能向上を果たしていることが判るす。
それでもIPC=3わ大きな壁であることも判るかと思うす。

4issue化による性能向上って5%
よくても10%程度だろ

かつてalpha21464という、8issueプロセッサが
開発されてたが、IPCは21364の20〜30%アップ程度だった
intelの試算でも、8issue化による性能向上は18%ぽっち

クロック当たりの性能でもalphaを抜いたってのは
感慨深いものがあるよな

>>419
クロック当たりの性能向上率 25% のうち、4 issue 化の寄与は
その一部に過ぎない筈だから、25% 未満なのは間違いところだね。

>>421
だ・か・ら
4issueの効果とMacroFusion, MemDesambiとかAdvPrefetchとかの効果
は別個に計上しちゃだめなの!!

ユーザーからみれば個別だろうがなんだろうが
前のより性能が上がってるって事実だけあればいいと思う

3issueのままでも、プリフェッチなどの効果が大きいのは事実だろ
マクロフュージョンは微妙だけどね
3issueのままでも、分岐実行のレイテンシがさがるけど
同時実効命令数は増えない

>>423
そうそう。最近のCPU系のスレは細部の技術にこだわりすぎて、
昔よりは断然レベルが上がってる気がするし、
まあ、それはそれで自己満足の世界だからいいんだけど、全体が見えてない気がする。
それで実際の将来の製品の予測がちゃんとたてられかというとそうではいし。
と愚痴っても意味ないけどなw

まぁ、AMDには関係ないことだ・・・
AMDはプリフェッチ機能を強化する気が無いというべきか技量ない？

どっかのスレに、AMDは排他キャッシュだから
メモリ‐キャッシュ間のプリフェチは、あんま効かないんじゃないか?
ってのがあった

というか、一体何時まで排他キャッシュに拘り続け、ダイサイズを小さくする為に小キャッシュを続けるのかなぁ？
別の道を模索するのも結構だが、キャッシュぐらいはINTELと同じ方向に戻さないと袋小路で前に進めなくなるぞ。
というか、既に進めなくなっている・・・・

これが本物の雑音だとすればえらくしょーもない奴になったもんだな。
トリ公開されてるし偽物だろうけど。

> ttp://www.2cpu.com/review.php?id=112&page=4
キャッシュ性能がこれだけ違うと勝てるわけが無い。

>>429
こんな雑音らしくない雑音がいるかよｗ　偽々

http://japan.cnet.com/news/ent/story/0,2000056022,20097344,00.htm
「現状を覆すのに十分な機能強化がCoreマイクロアーキテクチャにあるかは疑わしい」

http://pc.watch.impress.co.jp/docs/2006/0524/amd.htm
「Coreマイクロアーキテクチャには革新と呼べるものはない」

　　　　　　　　　　　　　　　　と言いつつ↓

http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2762&p=12
> in fact one of its stipulations for sending out Socket-AM2 review kits was that
> the CPUs not be compared to Conroe.

Conroeと比較しないことを条件にAM2レビューキットを貸し出すAMD

値段も安いししばらくはIntelの流れに。

>>432
このスレ的にAnandtechのそのページを引用するなら､こちらの一節かと思うす。
　　---------------------
　　AMD does have one last trick up its sleeve before the end of the year, and you will hear about
　　it in June. It's not K8L and it's not going to affect the majority of people, but it is an interesting
　　stop gap solution for the high end in 2006...
　　---------------------
「6月に詳細が公表される"K8Lより先に実装され､一部のヒトだけに影響する新機能"｣とやらわ何すかね。。。

参考までに>>418のIPC比較にSingleCore Hammer/3GHz (Opteron 256)とItanium2/1GHz (3MB L3)
も追加す。HammerのIPCわ>>418と同じ手法で試算。Itaniumわ､この文献を参照したす。
http://www.crhc.uiuc.edu/Impact/presentations/sias-isca31.pdf

　　　　　　　　　　　Alpha21364　　Core2　　　Hammer　　Mckinley
　　　164.gzip　　　　　1.5　　　　　　1.78　　　　　1.75　　　　　2.05
　　　175.vpr　　　　　　0.82　　　　　0.81　　　　　0.55　　　　　1.0
　　　176.gcc　　　　　　1.24　　　　　1.94　　　　　1.00　　　　　1.5
　　　181.mcf　　　　　　0.32　　　　　0.47　　　　　0.14　　　　　0.15
　　　186.crafty　　　　1.41　　　　　1.49　　　　　1.49　　　　　1.35
　　　197.parser　　　　1.19　　　　　1.73　　　　　1.20　　　　　1.05
　　　252.eon　　　　　　1.21　　　　　1.91　　　　　1.74　　　　　1.1
　　　253.perlbmk　　　1.28　　　　　2.24　　　　　1.38　　　　　1.75
　　　254.gap　　　　　　1.44　　　　　2.31　　　　　1.48　　　　　1.35
　　　255.vortex　　　　1.32　　　　　2.11　　　　　1.34　　　　　1.35
　　　256.bzip2　　　　　1.42　　　　　1.47　　　　　1.03　　　　　1.4
　　　300.twolf　　　　　0.9　　　　　　1.15　　　　　0.69　　　　　1.0
　　　------------------------------------------------
　　　total(幾何平均)　1.10　　　　　1.47　　　　　0.98　　　　 1.10

>>434
http://www.theinquirer.net/?article=31994

MACオタの貼ってるのってどっちかっていうとIntelの次世代向けのレスばかりだな。
AMDの次世代スレに居る時はこのスレにあったレスをしようぜ？

Core2の情報→Intel次世代向け
K8L,K10なんかの情報→AMD次世代向け

>>430
256kb内で高速であっても計算系のアプリでもなきゃその恩恵にあずかれないだろうね。
http://www.2cpu.com/images/review/052306_woodcrest_ss_memspeed_1of2.gif

ブロックサイズをあげていけば、その状況も変わる。
http://www.2cpu.com/images/review/052306_woodcrest_ss_memspeed_2of2.gif

>参考までに>>418のIPC比較にSingleCore Hammer/3GHz
>SingleCore Hammer/3GHz
>SingleCore



さすがだな！提灯やらせたら右に出るものいない！

439です。すいませんでした…あまりにも悔しくて；；
つけいるスキがなかったのですが、無理矢理シングルのところを理由にしてしま
いました；；
ほんとすいませんでした；；；

>>435
どう見ても、4 coresと1 coreでIPCの計算をしています。
本当にありがとうございました。

新具瑠巣列土

>>435
そんな差が出る訳ねーダロ。
あふぉか

>>436さん紹介のTheInquirerの「AMDの次の一手｣の話題す。http://www.theinquirer.net/?article=31994
要するに､AMDが当座の間に合わせとして取る手段わ
　1. くっつけただけ版(笑)　クアッドコア
　2. 爆熱高クロック版
しか無いってことで､正に「因果わ巡る｣としか言えない展開す。
プロセッサ間インタコネクトがP2P型のHammerで「くっつけただけ｣が可能かどうか疑うヒトもある
かと思うすけど､元々Hammerわ4本のHTリンクを備えているすから､必要なだけ有効にして
パッケージ内で接続すれば特に大きな技術開発要素わ無いす。
本文の中にもあるように､所詮「ゲーマー向けのハイエンド｣程度の製品すから。。。

爆熱版の方も､低消費電力化のために行ったプロセスの改良を高クロック化にふりむけて､
薄いゲート絶縁膜､短いチャンネル長､電源電圧の上昇等で実現するんだと思われるす。ただ
こんなことやるとチップ間の消費電力のばらつき(特にリーク電流)が極端に大きくなる筈すから､
歩留まりが悪いとか､熱暴走するロットが出るとか色々ヤバ目の副作用がありそうす。
信仰深いレビューサイトどもにわ､例によって選別品を配るんでネットで叩かれる心配も無いと
思うす(笑)

それにしても>>439-441, >>443 さんのような鉄砲玉を諌めるヒトがいないのがAMDファンが総じて
虫呼ばわりされる所以なんすけどね。。。

ipc cpu　date
-------------------
0.11 i386DX 1988
0.24 i486DX4 1994
0.25 i486DX 1989
0.26 i486DX2 1992
0.51 P54CS 1996
0.51 P5 1993
0.56 P54CQS 1995
0.56 P54VRT 1994
0.56 P55C 1997
0.58 P54C 1994
0.62 PPC604 1995
0.67 Deschutes 1998
0.67 Willamette 2000
0.70 Katmai 1999
0.70 Mendocino 1998
0.71 Klamath 1997
0.72 Northwood 2002
0.74 PPC604e 1997
0.77 K75 2000
0.77 K7 1999
0.77 P6 1996
0.81 Prescott 2003
0.82 Merced 2000
0.85 Coppermine 1999
0.94 PA-7200 1994
0.94 Cedar Mill 2006
1.19 Opteron280 2005
1.24 PA-8200 1997
1.26 Opteron154 2005
1.40 PA-8700+ 2002
1.48 POWER5 2005
1.54 Yonah 2006
1.55 McKinley 2001
1.55 Dothan 2005
1.90 Madison 9M 2004
1.92 Woodcrest 2006

SPECintの歴代スコアから計算したクロックあたり性能表。
値は、IPFのIA64のIPC(平均)が基準。

>>445
明らかに釣る為に>>435を書いておきながら、食いついた奴を諌めろとはどういう事かw

>>446
　　---------------------
　　値は、IPFのIA64のIPC(平均)が基準。
　　---------------------
http://www.google.co.jp/search?q=IPC+1.55+Mckinley　(笑)

オリジナルわ､Mac板の
http://pc7.2ch.net/test/read.cgi/mac/1121683774/585-586
http://pc7.2ch.net/test/read.cgi/mac/1121683774/589
な訳すけど､intelerさんが読んでいるならin-orderでVLIWのIPFのプロセッサを基準に取るのわ､
ちょっと不適当だと言っておくす。

しかしMac板のプロセッサ関連スレッドも自作板から引用されるほど読まれているというのも
感慨があるす。。。

ConroeとYonah、FX-60、X2 4800+のベンチまとめ
http://www.coolaler.com/images/xoops/article/cpu/intel/conroe/40.jpg
Conroe E6600　と　【AM2 FX62】のベンチ比較
http://www.hexus.net/content/item.php?item=5692&page=3


Conroeと比較しないことを条件にAM2レビューキットを貸し出すAMD
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2762&p=12
Socket AM2はいまのあなたに必要ないかもしれません
http://akiba-pc.watch.impress.co.jp/blog/archives/k605272.jpg


　　　　　　　　　　　Conroeの圧倒的性能と安さ
　　　　　　　　　　高くて低性能　高消費電力64・AM2　　　　　　　　　　　　　
　　　　　　　　　　　　　　　AMDｵﾜﾀ＼(^o^)／ 　　　

　　　　　　　　　　　　　　　　　　　　　　　　　　　　 , -､
.　　　　　　 　 , --､　　　 　 　, -､　　　_　　　　　 （　　j
　　　　　　　 （　 　j　　　　 ／　　 ⌒´　 ＼　　　 /　/´
　　　　　 　 　 ＼　＼.　 ∠　　　ﾊ M　,　 　',　　/　/
　　　　　　　　 　 ＼　＼　/　ヽ ﾄ､ｌ　!/ |　　ﾊ　/　/
　　　　　　　　　　　 ＼　ヽ!　l八⌒＿⌒ﾙ　ﾄﾘ/　/
　　　　　　　　　　　　　＼∧{l ﾘ 　V_ﾉ　ｲ j∧′/
　　　　　　　　　　　　 　 // .ヽ { ＞‐＜ j/ ＼ヽ
　　　　　　　　　　　　　　＼　 メ/^<>^',ヽ　 ／
　　　　　　　　　　　　　　　 ｀{ 　〉 f::l .〈o Y
　　　　　　　　　　　　　　　　 } /　l::::ｌ　V .}
　　　　　　　　　　　　　　　　くﾑ.　∨　 }!人
　　　　　　　　　　　　　　　　　 {=＝＝=}　　＼

ID:ScP2ioFFの投稿意図は明らかにINTEL褒め殺し、淫厨を装ってのスレ潰しだ。
アム厨愚派の行動か？

邪魔だから消えろ!

>>444
くっついてない方よりはよほどマシで。　遥か昔から４コアまではメドつけてた訳で
これからでる物が事前に準備してたものを新しくないと評価してどうする。

>>452
論点はそこじゃないだろ？
INTELより先行してクアッドコアを世に出すことだけが焦点だろ？
どうせ、INTELのクアッドコアより性能は悪い品でしかないから隙間を狙ってのゲリラ戦でしかない。

>>452
　　---------------------
　　遥か昔から４コアまではメドつけてた訳で
　　---------------------
MPF2001でのHammerの発表時からデュアルコアまでのフロアプランしか無かった
筈すけど。。。
http://www.watch.impress.co.jp/PC/DOCS/ARTICLE/20011109/kaigai01.htm
アム虫わ現実と妄想の区別が無いのが困りモノす(笑)

ああ、もっと昔から存在してなきゃダメなのね。どうでもいいっちゃどうでもいいけどｗ

2001年時点で2コアまで見えてただけでも立派なもんだと思うがな。
当時の製造プロセスと今とで何世代違うか考えれば、4コアまで読みきるのは無理だろ、普通。

2001年当時の計画で言うなら、intelは未だにNetburst路線まっしぐらでなきゃいかん訳だが。

K8の出たては130nmだしなー(´A｀)
遥か昔っていうのがネックだけどな。
まぁ、デュアルコアを想定してたのは偉いよ。
お陰でPenDがヘボかった。

で、次世代って言ったらK10じゃないのか。
K8Lとかは同世代最終形態みたいなもんだろ？

ttp://hissi.dyndns.ws/read.php/jisaku/20060528/U2NQMmlvRkY.html

http://en.wikipedia.org/wiki/K8L

Computexで何か発表するか？？

６月１日のアナリスト・ミーティングでSpring Processor Forumの時より
もうちょっとK8Lの詳細を話すとか言ってた希ガス

>>454
某糞虫やテープとは違って技術的な話も十分に出来ると思えるのに、
最後のヒトコトは余分じゃ無いか？
そんなだといつまでたっても何を言っても彼らと同レベルにしか見えんわな。

pen4新コアで10Ghz!とか叫んでたintel崇拝者を馬鹿にしてるのとなんら変わらない。
目くそ鼻くそを笑うってレベルだよ。

ゲテモノ好きとしては、Conroe対抗で爆熱高クロックAthlon64が出るなら…
欲しいぞ！！

http://en.wikipedia.org/wiki/K8L
>Large Level-3 cache, initially expected to be a minimum of 4MB shared cache
>between processing cores on a single die (each with independent second-level cache).

4MのL3 Cacheにしてくるとなると、
4-issueへの拡張を含めた、Fetch-Decoder-Exec Units機能の強化か？

リコンフィグュラブルプロセッサって
SONYォークマンのあれ？

どうせなら各コアを2issue位で3GHzで10w位にしてL1を共有でも別々でも使える
ようにフレシキブルにしてコア数増やしてAnti-HTで並列に処理した方が早いコード
のみ6issueなんかで動かせてしかもそれをWin上で切り替えられて別のDSPコアで
SSE*命令を処理出来るCPUになるといいな。




うーん、読みニクス

>>463
後から後から出てくる出てくる、その場しのぎのまねっ子ちゃん？
そんなんでまともに動くのかね・・・と心配したりする。

>>465
凝りすぎて回路規模爆発して結局クロック上げの邪魔で脂肪パターンになると思われ

つよきすキャスト発表か・・・

>>463
それよりも、そこのwikiに書かれてる

・Memory mirroring support
・HyperTransport retry support

↑この２つがよくわからん。何だろう？

メモリの冗長化して、メモリを電源ONのまま入れ替える機能と
HTの通信が失敗した場合に、再送して通信をやり直す機能じゃねえの？
ハードウェアトラブルに強くなるやん
リンク先、読んでないけど

>・Memory mirroring support
うーむなるほど。メモリホットスワップか．．

てことはデュアルチャンネルx2のメモリインターフェースを備え
且つマスタ・スレーブ間の整合確認もオンタイムで行っちまうってのかい？

スゲーなおい
何層基板になるんだ・・・

自作板に居る人の大半には意味が無い機能だな

>>469
メモリ・ミラーリングわ普通にデータを2セット多重化して持つというモノす。>>471さんが
書いているようなホットスワップわ､chip-killといった､また別の技術す。

"Hyper Transport retry"の方は手短に説明すると､元々転送エラーの発生をハードウェア的に
わ全く考慮していなかった(その分､高速で実装も簡単)なHyper Transportに､PCI Expressや
RapidIOのような競合テクノロジ並のエラーに対するハードウェア的なサポートを加えるという
話す。

Rev. Fの次の次に来るAMDの次世代コア「Hound」
http://pc.watch.impress.co.jp/docs/2006/0531/kaigai273.htm

来年の末ごろにはAMD大量象さんだし、INTELも生産量減らさんだろうから
CPU暴落祭りだな。

ここ一年Athlon64の値段ほとんど変化無しだからな。
最近また値段一年ぶりに確認したらびっくりしたよ。

＿AMD殲滅計画遂行中＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
l　　　　　　　　　　　　　　　　　　　）
l　 ∧　∧　　　　　　　　　　　　((
l　（ ・∀・）＜次センプロン　・　）　　・　　・ 　　・・　　　　　　：
l　（Core2 ）ゞ　　　　　　　　・・ Λ64_Λ・ 　：　　　ΛX2Λ・　・　　　
l__｜ ｜　| ＼ _________________（。　。・）・_____　　__(　:ﾟ;Дo:)・_____________________________________
l　（_＿）＿）　　　　　　　　　　（・　；　*）つ 　　（・　；　*）　　　
　　　　　　　　　　　　　　　　 （⌒）（⌒）　　　　 （⌒）（⌒）　　 　　　　　　
　　　　＿＿_ 　　　　　　　 ＿＿_ 　　　　　　　＿＿_ 　　　　
　 　　/Intel⊥ 　　　　　　/Intel⊥ 　　　 　　/Intel⊥　　　　
　　 ∠=====ｌ　）))==)) ∠=====ｌ　）))==)) ∠=====ｌ　）))=)　　
　　　（Core　　ノ　 　　　（Pentiumノ　 　　　（Celeronノ
　　　｜ ｜　|　　　　　　　｜ ｜　|　　　　　　 ｜ ｜　|　
　　　（＿（＿_）＿__ 　　　 （＿（＿_）＿__ 　　 （＿（＿_）＿__


圧倒的性能・圧倒的低価格のConroe
http://www.anandtech.com/tradeshows/showdoc.aspx?i=2716&p=6
http://www.dailytech.com/article.aspx?newsid=2531
http://journal.mycom.co.jp/news/2006/05/23/403.html
Conroe E6600　と　【AM2 FX62】のベンチ比較
http://www.hexus.net/content/item.php?item=5692&page=3
Pentium 4/Dブランドの大安売りに出るIntelのCPU価格戦略
http://pc.watch.impress.co.jp/docs/2006/0531/kaigai274.htm
「Core Duo」シリーズの大幅価格改定
http://akiba.ascii24.com/akiba/news/2006/05/27/662481-000.html

Conroeと比較しないことを条件にAM2レビューキットを貸し出すAMD
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2762&p=12
窮地に立たされたAMDの苦しい国内発表会
http://pc.watch.impress.co.jp/docs/2006/0524/amd.htm

■後藤弘茂のWeekly海外ニュース■
拡大が進むAMDのコプロセッサ構想
http://pc.watch.impress.co.jp/docs/2006/0601/kaigai275.htm

>>479
技術力の高さの違いor開発力の違いってところだろうな。
AMDの構想は安易だけに実現は容易だ、しかしその分だけ汎用性はなくなる。
INTELの構想は茨の道で実現は容易ではない、しかし実現されると新分野発見の功績が待っている。

はあ？どっちもどっち

>>480
「我々は、人々がコプロセッサを開発できるようにしようとしている。それに対して、
Intelは彼ら自身で(サブプロセッサ開発を)やろうとしている。我々は、
Coherent HyperTransportバスで、他の人々がコプロセッサを接続できるように
しようとしている。しかし、Intelは彼らのFSB(Front Side Bus)に、
他の人々が(コプロセッサを)接続するのは好まないだろう。フィロソフィが異なる」
とHester氏は言う。


フィロソフィが異なる

>>482
簡単に言ってしまうと、
AMDは所詮シェア10%程度の会社であり、汎用性に欠けても特徴のある製品へ育てるには都合がよい。
万人には向かないがコプロセッサ内包の特徴あるCPUへの進化が目標。

INTELはシェアが高いので万人向けの進化を目指すという感じだろう。

他人の読み方に干渉はしない。一々フィルタ提供せんでもソース読むよ。

>しかし実現されると新分野発見の功績が待っている。
まぁ、実現した事ないんだけどねw

INTELのメニィコア進化への方策としてPARROTと投機スレッドがある。

PARROTはコードの“局所性”に的を絞ったコードの高度な最適化技術で実効命令数を減らし高速化する。
この最適化に必要な処理とそれに伴う作業空間(内部専用キャッシュ)を内包する方向だろう。

投機スレッドは実行中のスレッドよりメモリロード部位のみを抽出し投機スレッド専用コアで実行。
メモリロード部位のみの抽出最適化処理とその実行とメインスレッド監視を投機スレッド専用コアが行う方向だろう。

どちらも魅力ある方策だ。

メモリロードの効率が上がって演算速度が上がるほど、演算結果の書き戻しの帯域が
メモリロードに喰われて帯域の奪い合いになるという罠。

>>487
現実的に処理速度が上がる(クロック上昇なしで)のだから、それに伴いバス帯域を必要とするのは当たり前のことだろ?
CSIへの方向で問題ない。

>>485
画期的発熱
クーラーの進化

だが、投機スレッド専用コアはメモリロードをやるだけでそれ自体は有意義な処理は何もしない。
実質、処理可能なコアは一つ減るな。
何も実行しないから実行ユニットが不要な分は小さくなるだろうが。

あと、既に別の実行コアのデコーダに投入された命令を投機的に実行してもメモリのレイテンシから見て
間に合わないだろうから、L1/L2キャッシュにあるデコーダ投入前の命令を先読みしなきゃならん。

となれば、通常より簡素ではあるがデコーダは必要だし、なによりキャッシュを常に先読みするから
キャッシュの帯域も上げないと厳しいな。

そうですね、投機スレッドはPARROTよりも実現は難しいと思います。
45nm以降でデスクトップ分野のCPUはダイサイズが余ってくることへの有効利用方策です。
一般的なデスクトップでの用途は利用者が限られる為サーバーと異なり多くのコアを必要としません。
もちろん、アプリケーションが進化し多くのスレッドを消費するようになれば別なのですが・・・

>>479の後藤記事わ､また既出情報の後追いすか。。。
http://pc7.2ch.net/test/read.cgi/jisaku/1138983969/528-529
　　-----------------------
　　528 名前：MACオタ 投稿日：2006/03/22(水) 04:45:04 ID:abgVcQI8
　　　　AMDのccHT公開路線が順調に進行している模様す。(>>22参照)
　　　　C言語ベースのチップ設計ツールベンダCeloxicaがXilinxのFPGAをHT接続のコプロセッサとして
　　　　使いやすく出来るようにするんだとか。。。
　　　　http://www.eetimes.com/news/latest/showArticle.jhtml?articleID=183701329
　　　　FPGAをHammerのコプロセッサとして使用している例わ，CrayのXD1なんかがあるす。
　　　　http://www.cray.com/global_pages/products/FPGA.html

　　　　ちなみにこういう方式で出来上がる代物ってのわ，CELLがシングルチップで実現しているモノを
　　　　ボード一枚かけて造る。。。ってなモンす。
　　　　いつものように自社技術に自信の無いAMDとしてわ，この手のシステムが成功したところをおいしく
　　　　取り込んで，チップ製品にしようってな目論見すかね。。。
　　-----------------------
「おいしく取り込んで｣の部分でMCM製品まで考えているみたいすけど。。。
それにしても､この部分>>444で書いた「くっつけただけ｣マルチコアを出す気満々すね(笑)
　　=======================
　　　「チップ内部でも、本質的にはCoherent Hypertransportリンクで結ぶ。別なビューで見ると、
　　メモリコントローラがクロスバースイッチに接続され、クロスバーにコプロセッサが接続される
　　ような形だ」
　　=======================

余ったダイサイズの有効利用ね・・・
現状でも既にハードプリフェッチでそこそこの効果が出てるから、どの程度の効果があるかは疑問だな。
どちらも基本的にロスを減らすための技術であって、基礎能力拡大のための技術じゃないから
理論値に近づくほど効果は薄くなっていくからな。

エンコ用プロセッサが出ればぜひ入れたいなぁ
でもソフトウェア側の対応がないと意味がないぽ

MACオタの後藤に対する強烈なライバル意識が２ちゃんで燃え上がるのであった。

つづく

> エンコ用プロセッサが出ればぜひ入れたいなぁ
> でもソフトウェア側の対応がないと意味がないぽ
これ意味ないでしょ?
エンコ用プロセッサに搭載したコプロセッサと対応ソフトが必要だから、結局はハードエンコードするボードを買ってるに等しい。
専用ボードならば、新しいエンコードに対応したいときは専用ボードを買い替えるだけでいい。
エンコ用プロセッサだと、新しいエンコードに対応したいときはエンコ用プロセッサと対応ソフトの2つを導入しないとダメ。
これって非常に具合悪いよなw

コプロセッサが錆びれた理由がこれなんだよ。
AMDの言ってることは空論に近く殆ど無意味なんだよな。

>>495
それって、一方的なライバル意識ｗ
そのうち愛憎に発展するね

エンコードの原理や意義について知らないわけではないが何故こんなに需要が増えたのかがわからん
TV録画なら価格や扱いやすさや的にもPC買う必要は無いし100歩譲ってPCが必要だとしてもハードエンコできるキャプボ買って終了の希ガス
そもそもCPUに浮動小数点のピーク演算性能を上げる意義はあっても特定用途に最適化する意義は全く無いよ
本末転倒って感じ

NECのチップなら3DYCS・デジタイザ・MPEG2エンコーダを統合して消費電力3W以下

>>496
ボードだって変更する場合はドライバ更新が必要ジャマイカ。不要な程度の
変更なら、コプロの場合だって同じだろ。

ボードよりもコプロの方が、明らかに接続速度は高いのだし、専用ドライバ
についてはコプロのハードで利益を出すつもりなら、ドライバは無料のオー
プンソースにすれば済む。

コプロが不利なのは、ソケット規格の変更がAMDの思惑で行われてしまう点
だろうな。ボードなら当面PCI-Eで変更不要だろうし。

>>499
その機能で3W以下って、けっこう電気食うほうじゃね？

>>500
何をほざいているのかさっぱり不明だ。
するっていと何かい?
お前さんは、新規格のエンコードが発表される度にAMD社は新規格のエンコードに対応したコプロセッサ内包のCPUをリリースするとでも言いたいのか?
そして、コプロセッサ内包のCPUを使っているひとはその度にコプロセッサ内包のCPUを買い替えろとでも?
普通じゃねぇぞ(笑

ボードなら、新規格のエンコードに対応したボードが発売されれば、それに買い替えるだけで済むわなw

＿AMD殲滅計画遂行中＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
l
l　　早く処分しようね　　　　　　　　　　
l　 ∧　∧　　　　　　　　　　　　　　
l　（ ・∀・）　　　　　　　　　　　　・　　・ 　　・・　・　　　　：
l　（Core2 ）ゞ　　　　　　　・・・∧∧ 　：　　　ΛΛ・　・　　　
l__｜ ｜　| ＼ _______________（´Д｀；）・_____(；ω；｀)・________________________________
l　（_＿）＿）　　　　　　　　　（ｾﾝﾌﾟﾛﾝ） 　（Turion）　　　
　　　　　　　　　　　　　　　　 （＿（＿）　　　（＿（＿）　　 　　⊂（:ﾟ;Дo:⊂⌒X2⊃　　　
　　＿＿_ 　　　　　　　 ＿＿_ 　　　　　　＿＿ 　　　　　　　⊂（。　。:⊂⌒64⊃
　/Intel⊥ 　　　　　　/Intel⊥ 　　　 　/Intel⊥
∠=====ｌ　）))=)) ∠=====ｌ　）))=)) ∠=====ｌ　）))=)　
　（Core　　ノ　 　　　（Pentiumノ　 　　（Celeron）　　　　
　｜ ｜　|　　　　　　　｜ ｜　|　　　　　｜ ｜　|　　　
　（＿（＿_）＿__ 　　　 （＿（＿_）＿__ 　（＿（＿_）＿__


圧倒的性能・圧倒的低価格のConroe
http://www.anandtech.com/tradeshows/showdoc.aspx?i=2716&p=6
http://www.dailytech.com/article.aspx?newsid=2531
http://journal.mycom.co.jp/news/2006/05/23/403.html
Conroe E6600　と　【AM2 FX62】のベンチ比較
http://www.hexus.net/content/item.php?item=5692&page=3
Pentium 4/Dブランドの大安売りに出るIntelのCPU価格戦略
http://pc.watch.impress.co.jp/docs/2006/0531/kaigai274.htm
「Core Duo」シリーズの大幅価格改定
http://akiba.ascii24.com/akiba/news/2006/05/27/662481-000.html

Conroeと比較しないことを条件にAM2レビューキットを貸し出すAMD
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2762&p=12
窮地に立たされたAMDの苦しい国内発表会
http://pc.watch.impress.co.jp/docs/2006/0524/amd.htm

>>502
500じゃないがヒント必要か？ｗｗｗｗｗ
ヒントやる前にちょい時間あげるから自分で考えてみ？ｗｗｗｗｗｗｗｗｗ

結局どっちも買い換えるじゃねーかｗ

まあもうちょい汎用的なコプロセサの方が良さそうだけど。

>>汎用的なコプロセサ

これを世間ではCPUというんジャマイカｗ

>>504
君の珍説を思考するのは難しいから白旗　(^_~)/~
珍説発表待ってますよw

>>506
エンコでよく使用する演算だけを強化したような奴だったら色んな形式に対応できるでしょ。
ソフトウェアの対応は当然必要になるが。
AMDもベクトル演算がどうのって言ってるから考えてはいるだろうけど。

Intelが考えてるManyCoreはより汎用的だろうけどね。
全てのコアで一応同じ演算が出来るみたいだから。

>>508
> エンコでよく使用する演算だけを強化したような奴
来年の暮頃に出てくるRev.Hはまさにそれ・・・・
ちっと悲しいよ　> AMD

>>508を見て、Anti-HTTって日立のSR8000みたいな擬似ベクトルによるエンコ系特化機能なのかなーと妄想
それならパフォーマンスが劇的に向上するというAMDの主張も理解できる
｢ごく一部の処理において｣という言葉が必要不可欠だと思うが

>来年の暮頃に出てくるRev.Hはまさにそれ・・・・
笑いどころですか？

おまいら、静かに Tech Analyst Day を待つんだ

後藤の別人格がMACオタｗ

>>502
とりあえずAMDが考えてるのは下記４つだし、この範囲で商品構成するだけの
話だろ。マルチチップモジュールなら、メインコアは一種類で済むし、ニーズ
が多かったらコア統合するだけで良い。

http://pc.watch.impress.co.jp/docs/2006/0601/kaigai275.htm
｜●Java、XML、ベクタ、セキュリティの4分野をアクセラレート

おまいがいう、コロコロ規格が変わるエンコードは、元々コプロの対象外でオケ
だし、カードならコプロなしのオプテで済む。

エンコードってベクトル化できないのかな?
できたらすげー速くできそうなんだが

　　同志諸君！
　　愚かなAMDとアム虫どもは
　　すべての戦線において後退しつつある。
　　今こそ敵の防衛戦を突破し、奴らを駆逐する時だ！
　　我々にはその力がある。
　　帝国は今や遅しと再興の日を待ちわびている。進め同志よ！

￣￣￣￣￣￣￣￣￣￣￣￣ｌ/￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣
　　　　　　　　　　　　　　ΛΛ
　　　　　　　　　　　　　 （・∀・）　　　
　　　　　　　　　　　　　（Core2つ　
　　　　　　　　　　　　　｜　　｜　　
　　　　　　　　　　　ｌ￣￣￣￣￣￣ｌ
　　　　　　　　　　 ｜ 　Intel　　　.｜
　　　　　　　　　　 ｜　　 　　　　 .｜

　 ΛΛ　　 ΛΛ　　 ΛΛ　　 ΛΛ　　 ΛΛ　　 ΛΛ
　（ 　　）　 （ 　　）　 （ 　　）　 （ 　　）　 （ 　　）　 （ 　　）
　　 ΛΛ　　 ΛΛ　　 ΛΛ　　 ΛΛ　　 ΛΛ　　 ΛΛ
　　（ 　　）　 （ 　　）　 （ 　　）　 （ 　　）　 （ 　　）　 （ 　　）

圧倒的性能・圧倒的低価格のConroe
http://www.anandtech.com/tradeshows/showdoc.aspx?i=2716&p=6
http://www.dailytech.com/article.aspx?newsid=2531
http://journal.mycom.co.jp/news/2006/05/23/403.html
Conroe E6600　と　【AM2 FX62】のベンチ比較
http://www.hexus.net/content/item.php?item=5692&page=3
Pentium 4/Dブランドの大安売りに出るIntelのCPU価格戦略
http://pc.watch.impress.co.jp/docs/2006/0531/kaigai274.htm
「Core Duo」シリーズの大幅価格改定
http://akiba.ascii24.com/akiba/news/2006/05/27/662481-000.html

Conroeと比較しないことを条件にAM2レビューキットを貸し出すAMD
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2762&p=12
窮地に立たされたAMDの苦しい国内発表会
http://pc.watch.impress.co.jp/docs/2006/0524/amd.htm

?
動画圧縮技術の中にベクトル予測はあるけど、nフレームとn+1フレームの誤差を判定してその結果を
n+mフレームにも当てはめてみよういうだけで、実質はスカラの計算なんじゃないかなあ

http://japan.cnet.com/column/interview/story/0,2000056426,20097277-3,00.htm
この世界で、特化されすぎたハードウェアに大きな役割があるとは思いません。
われわれは、さまざまなことが行える汎用目的のハードウェアに注力し続ける
必要があります。CrayやThinking Machinesなど、科学技術計算に特化した
ハードウェアを構築して、事業に失敗した例は数多くあります。

非同期クロック批判わろす

ハードエンコは汎用性に欠ける。
みんなが欲しいのはWMVのハードエンコなのにマイクロソフトはそれを許さなかったり。
(ハードで実装可能かどうかは知らない、結局キャプチャカードにCPU積む事になるかもね)
コーデックのバージョンが週単位だったり。
一般的に使われる分だけでもこれだけパラーメータがあったり
ttp://www.nurs.or.jp/~calcium/wiki/index.php?ffmpeg%20usage
こんだけのコーデックがあったり
http://murashima.net/rio/ffmpeg/ffmpeg-doc.html

だからプログラマブルに使えるエンコ用コプロセッサ。
ベンチマニアは無視すると本当に性能が必要なニーズでエンコは大きい。
ネットやメールならpenIIIで十分足りる。

科学技術演算に特化って、物理計算エンジンと同じ方向向いてるのかね
ますますGPUとCPUの垣根が低くなるな…

記念ｶｷｺ

もうさ、ペグ4とMP3だけでいいよな。
自分で作る奴は全部Xvid(CBR)+MP3で統一してる。

多様性と競争が生まれないからだめぽｗ

多様性より互換性、競争より共同(オープンソースで)の方がユーザには利点あるっぽ

というか、普通にダメだろ?
> ttp://pc.watch.impress.co.jp/docs/2006/0602/hot431.htm

> 過去のWeitekなどを引き合いに出して、このようなコプロセッサは、一時的には成功しても、歴史的には成功していない、
> との質問が出された。もちろんこれは、成功するほどのコプロセッサなら、ムーアの法則によりその機能がプロセッサ内部に取り込まれてしまうことを意味している。

> HTXスロットと汎用の拡張スロット、特に高性能スロットであるPCI Express x16やx8のスロットとHTXスロットが競合する可能性を秘めていることに気づく。
> もしAMDのいうようにHTXスロットが高性能なのであれば、グラフィックスカードをPCI Express x16よりHTXスロットに使った方が良いのではないか、という意見が当然出てくるハズだ。

>>523
将来性で云えばH.264の実装だと思う。

うちのしょぼPCだとH264で15分くらいの動画エンコするのに3時間くらいかかるお・・・

このコプロをリコンフィギュアブルで作るってのはどうよ。

トランジスタ効率はやや悪くなるが、汎用性と処理能力が両立出来そうだが。

それなんてＤＳＰ？
ＭＳが温度取って、すごいＣＰＵをやってくれればいいのにｗ

http://pc.watch.impress.co.jp/docs/2005/0506/gyokai122.htm
ソニーが開発したVMEは、「リコンフィギュアブル(再構成)技術」を採用。これによって、双方の問題点を解決したのである。

　VMEでは、複数の回路ユニットの接続構成と、動作設定を、それぞれソフトウェアによって変更することを可能とし、専用
ハードウェアで問題となっていた、機能ごとに回路を設計するという点を不要としたほか、VMEとCPUを1チップ化することで、
VMEが、リコンフィギュアブル技術によって最適専用回路に変身しながら、電力を食う重い制御部分を効率的に担当し、その
一方で、電力を食わないような軽い制御部分をCPUが担当することで、全体的な低消費電力化に成功している。

http://pc.watch.impress.co.jp/docs/2006/0508/drc.htm
これじゃいかんのか？

この写真の
http://pc.watch.impress.co.jp/docs/2006/0602/slide42.jpg

OoO load executionって何？

ダメも何も・・・既にあるしな。＞HTX搭載マザー
ttp://www.iwill.net/product_2.asp?p_id=98&sp=Y

ついでにHT-LinkにInfiniBand直結してるのもある。
ttp://www.iwill.net/product_2.asp?p_id=24&sp=Y
(DK8S2-IB)

>>533
CoreArchitectureで言うMemory Disambiguationみたいなもんらしい。

>>533
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2748&p=5

　成功したコプロセッサが内部に取り込まれると言うことは、GPUも将来的にはCPUに取り込むということ？

>>535
どうやら Memory Disambiguation とは違うみたい。

http://www.aceshardware.com/forums/read_post.jsp?id=115164546&forumid=1
Johan wrote:
> We have to see whether or not AMD's OOO loads is limited to loads being able to pass other loads,
> or this is full OOO loads + mem disamb. If it is the latter, 5-10% will be even conservative.

According to C't, AMD implemented the former, and not memory disambiguation as Intel did in Core 2.

>>533
投機ロードだろう、Conroeのを猿まねした感じだがどこまで模写出来たかは微妙だ。

>520
BluRay, HD-DVD に VC1 採用されたんだから今後は
ハードエンコーダチップがビシバシ登場するでそ > WMV

2006 Technology Analyst Day
http://www.amd.com/us-en/Corporate/InvestorRelations/0,,51_306_14047,00.html

AMDのアナリストデイの資料はここから落とせます。

やるじゃん

>>518
--そのようなスピード(−4,5GHz−)を(パイプラインを維持したまま)どうやって実現するのでしょうか。

>　それこそ、Brian Curran（ISSCCで発表したIBMの4GHzチップに関する論文の主著者）が
> 明らかにしたことです。パイプラインのステージ数を維持するならば、各ステージの論理
> 回路数を半分にする必要があります。われわれは結局、回路に2倍、3倍の仕事を処理さ
> せ、一連のトランジスタに複数の機能を割り当てなければなりませんでした。これによって
> ラッチ間のゲート遅延を半分にできたものの、さらに回路に改良を加える必要がありました。

http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2748&p=6

> Finally, there is also a lot of headroom for increasing integer performance.
> The fact that Loads can hardly be reordered has been a known weak point
> since the early K7 days. In fact, we know that engineers at AMD were well
> aware of it then, and it is surprising that AMD didn't really fix this in the K8 architecture.
> Allowing a much more flexible reordering of Loads - even without memory disambiguation
> - would give a very healthy boost to IPC (5% and more). It is one of the main
> reasons why the P-M can beat the Athlon 64 clock-for-clock in certain applications.

むむむ．．．

コプロセッサ開発計画だそうです。
リアルタイムウイルススキャンとか負荷を引き受けてくれると楽だな。

www.itmedia.co.jp/news/articles/0606/02/news023.html

コプロの方に目がいくけど、メインはHT普及なんだろうな

ごめん既出もいいとこだった。

インテルと同じことしてたら負けなのは分かりきってるから
こういう挑戦的なのはいいと思うんだが。外野は現実的な事情を
よく知りもせずにダメだしするのはいつものことだしな。

>>532
何故かその現940ソケット直挿しの構成については、AMDの発表に入って無いんだよなあ。

まあ既存のがそのまま使えて、AMDのCPUとして直接開発に関与する余地が無いせいもある
のだろうが。

いずれにしても、構成変更にかかる時間と消費電力、及び動作速度がどうなるかが肝だな。
恐らくマルチタスク対応で素早くダイナミックに構成変更はムリポだろうから、デスクトップ
向けには難しいだろう。

しかも「Java、XML、ベクタ、セキュリティ」のいずれの用途に構成設定するか、負荷判定を
しないと駄目だから、これらの処理を何処かで一括管理する様に、ＯＳ又はミドルウエアあた
りで処理しないと駄目だから、サーバー用途限定で一般ユーザーには無縁だろうし。

まあ、「Java、XML、ベクタ、セキュリティ」のいずれかの拡張カードが、標準で装備されてる
と考えれば、ＯＳの設定でどれかをユーザーに選ばせるってのは有るかもしれんけど。

>>549
構成変更って何？

>>550
ハードウエア回路を書き換えして、別々の用途に使うって事。下記参照。

>>532
｜XilinxのFPGA(Field Programmable Gate Aray)「Virtex4」を使用し、半導体回路を再構成できるため、
｜さまざまな用途に応用できる。

FPGAの分かり易い事例なら、これを嫁。

http://plusd.itmedia.co.jp/mobile/articles/0505/09/news052.html
｜PLDとは、ソフトウエアで回路を設計することが可能なプロセッサ全般を指す。FPGAはPLDの1種でSRAM上に
｜回路を展開し、電源起動時に毎回回路データをロードする仕組みとなっている。Cycloneでは、VHDL
｜（Very High-speed integrated circuit Hard-ware Description Language）というハードウェア記述言語
｜を用いて内部を書き換えることで、ハードウェアのエミュレーションを行うことが可能なもので、今回の
｜1チップMSXでは、MSX規格の初期モデルとなる「MSX1」相当のハードウエアをエミュレーションで再現する。

>>551
話の流れが見えてなかった。すまん

AMD次世代CPUのFree Lunchに期待してみるテスト

コアごとのC'n'Q来るのか。楽しみだ

やはり古い設計の K8 コアで戦うには酷すぎるのか？

http://www.theinquirer.net/?article=32155

PLD→Programmable Logic Device
FPGA→Field Programmable Gate Array

ロジック回路を書き換え可能なデバイスのこと。

http://www.aceshardware.com/SPECmine/index.jsp?b=0&s=1&v=1&if=0&ncf=1&nct=256&cpcf=1&cpct=2&mf=200&mt=3800&o=0&o=1&start=20

Woodcrestの圧勝ぶりには…(;´Д｀)

>>558
そりゃシングルコア・シングルCPUじゃつらいだろ。
chips cores
　　2 　　 4 3000 Xeon 51xx　　　 3057
　　1　 　 1 2800 Opteron　　　　 1837

　　2 　　 4 3000 Xeon 51xx　　　 3057
　　1　 　 1 2800 Opteron　　　　 1837

倍にして換算すればいいんだよ
　　2 　　 4 3000 Xeon 51xx　　　 3057
　　2　 　 2 2800 Opteron　　　　 3674


そんなふうに考えていた時期が
俺にもありました

>>538
> > We have to see whether or not AMD's OOO loads is limited to loads being able to pass other loads,
> > or this is full OOO loads + mem disamb. If it is the latter, 5-10% will be even conservative.
>
> According to C't, AMD implemented the former, and not memory disambiguation as Intel did in Core 2.

やっぱりそうなんだ。K7,K8は各AGUがload,store共用なためか、store-loadのアドレス解決問題と同じ事が
load-loadでも起こるんだよね。新コアでやっとP6コア並みのOOOになる訳ね。

パイプライン、レジスタリネーミング、投機的実行等の話が書いてあって面白い。

http://www.geocities.co.jp/SiliconValley-Bay/9439/negoto/ngt000.htm

>>559
それはシングルスレッドベンチなの。

>>563
シングルスレッドベンチ?

10 2 4 2000 Pentium 4 Xeon LV 1663
14 1 2 3200 Pentium 4 1492

やべえSPEC CPUの公式登録スコアに間違い発見しちまったかも…(;´Д｀)
それどうみてもSossamanだよ。まちがってPentium 4 XeonでTrace Cacheで判定されたまま公式登録通ってるみたい…(;´Д｀)
共有キャッシュのPen4 LV Xeonなんて存在しねえ…(;´Д｀)
IBMとSPECの中の人大丈夫か…。

>>559
釣？

別のページ見ればすぐわかるな
鯖分野ではたんなる価格競争になりそ

しかし、Itanium2って整数演算へっぽこなのね
知らんかった

と思ったら見間違いだった
厳しそうだね

なんか急にこのスレが静かになったな。
AMDのTech Analyst Dayの衝撃的発表に放心状態なのか？

AMD側に何一つ好材料が無いのだから静かになるのは当たり前だと思うぞ。

ダーク・メイヤーﾀﾝをなめんな、この本物め！

嘗めてないけど、4x4も全く反響なしw

そもそも今のAMDのチーム体制ってどうなってるんだろうか？
2チーム体制？

>>573
HTTみたいな2チームじゃないか？
余裕があるときは開発するーﾐﾀｲﾅ。

これ読むと、2003年10月までは２チーム体制だったが、
それ以降はわからないようだ。
http://pc.watch.impress.co.jp/docs/2006/0119/kaigai233.htm

やはりIntelとタメはるには、２チーム体制でコアを研いていかなくてはならんのではないだろうか

それともプロセスルールのハンデキャップがあるんだろうか？

AMD側はメモコン対応にも忙しいから2チームじゃINTELに追従無理だろ?

おいおまえちょっと辞書で追従を引いてこい

「追随」も使えないのか。さすがだな。

ネトバでインテルがやらかす前は隙間産業みたいな仔細な技術的優位で生き残ってたわけだから
元の木阿弥な雰囲気が漂ってるんだよね。

>>579
この場合追随だろけど
追従にも追随の意味はあるね

INTELのマネっこしているんだよ。
だから追従で正解♪

真似をするなんて意味は無いが。
墓穴掘らんでいいよｗ

墓穴掘ってるのはお前らアム厨じゃないのか?
Rev.Hで投機ロードらしき項目を見て喜んでいたら、それが実は・・・・ププ
やっとP6レベルになるだけのこと?
笑わせるなよなw

Intelは、AMDが率先してx86の64bit化の研究開発してくれたんで、
x86-64の研究開発費が浮いたね。
本当によかったね。

そうだね♪

slashdotにも来たな。

Previewing the Performance of the Intel Conroe
http://hardware.slashdot.org/hardware/06/06/04/1710229.shtml

どちらかというと現在のAMDは、マルチコアを重視してるように思える。
で、Intelがその間隙をついてConroeを投入したということか。
(ていうか、IntelとAMDの人的リソースの差が出てきてるのかな？)

>>585
それは違うよ。
インテルはAMDに対抗して独自に64の開発を進めていたけどマイクロソフトからAMDと互換にしないなら
もうインテルはサポートしないと宣告された。
マイクロソフトにしてみれば違う仕様の二つのCPU用に二つのwindowsを開発するなんてありえない。
itaniumの情けなさにwindows打ち切ったりと結構ドライな関係なのよね。

>>588
実際の流れはそうだけど、結局Intelもそれを言い訳にして計画を実行せずに済んだという風に思えなくもない。

その辺の逸話は後々本になりそうだよね
MSのとあるプログラマーがまた闘っちゃったようだし

>>590
>MSのとあるプログラマーがまた闘っちゃったようだし
くあしく！

>>591
こういう話があるすよ。
http://itpro.nikkeibp.co.jp/free/NT/WinInterview/20040621/1/
　　------------------------------
　　［Muglia］いやあ，私はそうは思いません。でも私がどうしてそう思ったか分かりますか？
　　Daveのせいです。

　　――――Windows NTを開発したDavid Cutler（デビッド・カトラー）氏ですね。

　　［Muglia］ええ，DaveはまさにAMD64にかかわるあらゆる所にいました。Daveはそのチップの
　　設計と，非常に密接して仕事をしました。彼は本当に互換性があるものを作ろうとしていました。
　　そして，われわれが抱えている問題は，自分が持つアプリケーションをすべて総合的にサポー
　　トしたいということです。これらのチップはそういう目的のためには，まさに打って付けです。
　　------------------------------

ちなみに件の記事､"Local Memory"をLSのことだと煽ってるヒトがいるみたいすけど､
明らかにVRAMのことす。
　　------------------------
　　The next slide goes on to say "Don't read from local memory, but write to main memory
　　with RSX(tm) and read it from there instead",
　　------------------------
要するに､CellからVRAMを読むとエラいことになるんで､RSXをつかってメインメモリ (XDR)へ
一旦書き出させたヤツを読み込め。。。という解説からもVRAMであることが判るす。

上のわ､ちょっとした誤爆す(笑)　さて､Analyst Dayの話題すけど､結局のところK8Lわ
　・L2わ減量。
　・FPU増強もCore2と同程度
ってことで､性能的に大きな期待を持てないことだけが明らかになったす。ただ「4x4｣の方は
x86プロセッサベンダのビジネスモデルを揺るがすかもしれないすね。。。

そもそも､x86プロセッサ市場の異常なのわ「n-wayでプロセッサ数が増えるほど単価が上がる｣
という点す。仮に皆さんが乾電池でも買いに行くとして､8個パックで買うと単価が高いなんて納得
できるすか？本来部品であるプロセッサわ､沢山買うほど単価が安くなって､n-wayをサポートする
マザーボードなりシステムわ､それなりに高価になるというのが自然なありかたす。

それでもXeonわ､基本設計わシングルソケット品と同じとわ言え､パッケージやキャッシュ構成等を
変えて､それなりの説得力を持たせていたすけど､AMDに至ってわ同じダイ､同じパッケージで8-socket
サポート品で暴利を貪っていたす。
ところが性能に差をつけられた結果､尻に火がついたAMDわMPサポートのデスクトップ製品の
リリースを計画している訳す。

これわPentium Pro以降にIntelが営々として築いてきたビジネスモデルを叩き壊し, Dual Celeronの
混乱期にまで戻そうかという勢いになりかねないすけど､ユーザーにとっては中々面白いことになり
そうすね。
願わくばAMDが墓穴を掘ったなんてことにならずに､プロセッサ市場が健全化するという方向に向く
ことを願っているす。

要約: Intel様バンザーイ

>>594
>そもそも､x86プロセッサ市場の異常なのわ「n-wayでプロセッサ数が増えるほど単価が上がる｣ という点す。
ヒント：歩留まり

付加価値を値段に転嫁することは悪になるのか。
変な話だな。

>>597
　　--------------------
　　ヒント：歩留まり
　　--------------------
マルチコアの話でわ無く､こういうことを問題にしているす。
http://www.amd.com/us-en/Corporate/VirtualPressRoom/0,,51_104_609,00.html
　・Athlon 64 x2 4800+, 2.6GHz, 1MBx2 L2: $645-
　・Opteron 280, 2.4GHz, 1MBx2 L2: $851-
　・Opteron 880, 2.4GHz, 1MBx2 L2: $1,514-

>>598
　　------------------------
　　付加価値を値段に転嫁することは悪になるのか。
　　------------------------
n-socketの付加価値わシステムベンダのモノす。Intelだと設計まで代行してるので､
ちと意味合いが違うすけど。。。

>>599
ヒント：需要と供給のバランス

>>601
　　-------------------
　　ヒント：需要と供給のバランス
　　-------------------
元々グレードを分ける必要が無い商品に､バランスも何も無いす。
あなたわ車のタイヤわ前左・前右・後左・後右でそれぞれ型が違って互換性が無いと嬉しいすか？

>>602
>元々グレードを分ける必要が無い商品
何故？

>あなたわ車のタイヤわ前左・前右・後左・後右でそれぞれ型が違って互換性が無いと嬉しいすか？
型では無いけど、タイヤの質だとレーシングタイヤ等では
前タイヤがハードで後タイヤがソフトとか組み合わせるでしょ。

あとコストに関して言うなら、Opteron 880にかけてるテスト工程にさらにコストがかかってるとか考えられるけど。

乾電池だってCPUだって大量購入すると割引があるのに何言ってんだろうねこの馬鹿は。
そしてよりパフォーマンスの高いシステムを組むためのCPUに高い値段を付けるのは悪。

どういう考え方をしてるのか理解不能です。

そりゃOpteron 880を大量購入すれば、さすがにAMDも割引いてくれるんじゃないかなw
よく知らんけど

>>603
　　-----------------------
　　Opteron 880にかけてるテスト工程
　　-----------------------
本来､システムベンダが負うべきコストす。つーか､システムベンダでもチェックしてるので､
ある意味2重取り。。。
http://www.eweek.com/article2/0,1895,1955267,00.asp　(例のOpteronリコール記事)
　　======================
　　The chip maker has been working with OEMs and other partners to identify the chips,
　　======================

>>602
高い値段でも欲しがる消費者がいるんだろ。
競争が緩いのが問題でintelがx86タダにすれば
競争が激化すんじゃね

今日のオタはおかしい。あまりにもアホすぎる。

デスクも鯖もモバイルも全部Opteron1構成だけにすればいいのに

Conroeの登場間近だからって、八つ当たりはよくないす

>>606
AMDはOpteron 880のテスト工程にコストかけて、
システムベンダは、Opteron 880を含めたシステム全体を含めたテスト工程にコストをかけると思っているのだが。
違うのか。

アジア最大のPCトレードショー「COMPUTEX TAIPEI 2006」、6日開幕
http://pc.watch.impress.co.jp/docs/2006/0605/comp01.htm

なんかIntel色に埋まりそうだが、AMDのサプライズに期待w

>AMDに至ってわ同じダイ､同じパッケージで8-socketサポート品で暴利を貪っていたす。
つまり8xxを4個じゃなくて、1xxを4個でも動いたという事？

それを言ったらXeonとPentiumの関係は（ｒｙ

かつてはCeleronでも非公式ながらSMPできたんだぜ

tomshardwareのベンチが出てきた

First Benchmarks: Conroe vs. FX-62
http://www.tomshardware.com/2006/06/05/first_benchmarks_conroe_vs_fx-62/page5.html
http://www.tomshardware.com/2006/06/05/first_benchmarks_conroe_vs_fx-62/page6.html
http://www.tomshardware.com/2006/06/05/first_benchmarks_conroe_vs_fx-62/page7.html

300AのSMPは大層美味しかったで御座います

>AMDに至ってわ同じダイ､同じパッケージで8-socketサポート品で暴利を貪っていたす。

これはアレだ、ほとんどのCPUは1GHzだろうが3GHzだろうが同じダイ同じパッケージなんだから
同じ価格で売れという主張だな。Core DuoもCore Soloの価格で売れと。ははは。

こんな狂度の高いのは久々だ。

>>615
AMDのほうだけオーバークロックしてるのはCore2のすごさを誇張するためですか

いや、K8コアでもうまくすればここまで肉薄できるという話 (T_T)

いいえ違いまぁ〜す。
あまりにも〜、差が〜つきすぎて〜みじめだったので〜OC〜して〜みまし〜た。
でも〜、OCは〜全然〜足りなかった〜ようでーす。
今度は〜4GHzまで〜OCして〜AMDの〜勝利を〜是非〜発表〜してみたいでーす。

　tomの日本語がわりと上手だな。

無理しなくてもいいから、そっとしておいて下さい。

せっかくネトバチームAMDに引き抜いたんだから
ここはTDP250W5.5Ghzとかでぶっちぎりで勝てばいいじゃん

おー、私も〜そう思いま〜す。
ネトバはー、廻してこそ〜ナンボ〜。
AMDを〜爆熱の〜世界へ連れて行って〜くれまーす。

FPUが強化されてる点以外はそれほど大差でもないような。

強化は〜ユニット単位でしか〜しませんから〜
SSEユニットは〜FPU共有の〜2つだけで〜す。

Woodcrestよ、かかってきなさい。

>>627
この間〜、3GHzで〜2000以上を計測したので〜調子に乗って〜かかってきなさいと言ったら〜
3000以上を叩き出されて〜ちょっと〜ブルーに〜なりま〜した。

Intelよ、かかってきなさい。

AMDは〜いいま〜した。
なりふり〜かまって〜られないから〜4x4の〜ようにー、隠していた腕を〜無償で〜提供〜いたし〜まーす。
でも〜なぜだか〜見向きも〜されていませーん。
皆さん〜4x4は〜魔法の〜箱でーす。
だから〜、いっぱい〜買って〜くださーい。
そうでないと〜在庫が〜増えて〜しまい〜まーす。
今度〜調子こいて〜工場を〜借金してまで〜広げたから〜。
在庫〜増えるの〜ちょっと良くありません。

ネトバ使えば、簡単にFXなら3.99Ghz越えるよね？
そうすれば絶対勝てるじゃんｗなぜそうしない？

おい！ww　しっかりしろよ！ww　＞　AMD

AMD socket 1207 Opterons delayed
http://www.theinquirer.net/?article=32188

AMDは〜いいま〜した。
いまのところ〜AMDでは〜ネトバを作れるほど〜技術力ない〜でーす。
Rev.Hの〜バージョンで〜やっと〜まともな〜oooらしき〜状態まで〜持って行ける〜程度で〜す。
つまり〜やっと〜P6の〜技術水準へと〜達することが〜出来そうだと〜言うことでーす。

tomにIntel入ってるとは思いませんでした。
本当にありがとうございました。

AMDは〜いいま〜した。
ホントのところ〜、AMDに〜INTELと〜戦えるだけの〜技術力は〜ありませーん。
でも〜、我々は〜頑張り〜まーした。
L1を〜無理して64k+64kにすることで〜性能を〜ブースト〜し続けていたわけ〜ですけども〜。
更には〜メモコンを〜組み込んで〜相対的な〜遅さを〜カバーしてた〜わけですけども〜。
INTELを挑発してたら〜本気に〜なったよう〜で、Conroeという〜凄い刺客が〜やってきまーした。
今は危機的状況に〜なりつつありまーすがー、IBM等に〜助勢をお願い〜したところでーす。

AMDのL/Sを頻発するほどレジスタリネームが促進されるって仕様もある意味すごいけどな

>それでもXeonわ､基本設計わシングルソケット品と同じとわ言え､パッケージやキャッシュ構成等を
>変えて､それなりの説得力を持たせていたすけど､AMDに至ってわ同じダイ､同じパッケージで8-socket
>サポート品で暴利を貪っていたす。
Pentium2XeonやPentium3Xeon(Tanner)はキャッシュがコア等速で大容量ではあったな。
だが、それもキャッシュがオフダイだったから出来た訳でコアはPentium2/3と全く同じだった訳だが。
CoppermineではSlot1/Socket370でも1-2Wayまでサポートになったが、Slot2のPentium3Xeonも初期の
CascadesコアはCoppermineと全く同じ仕様だったが。(後に1M/2Mキャッシュのも出たが。)
Tualatinではキャッシュ256KByte版はシングル専用、512KByte版がDP対応ではあったが、256KByte版
は単にキャッシュを半分潰しただけだったが。
Netburstからはシングルソケット版とDP対応は完全に同じコアでパッケージ(ソケット)が違うだけだしな。

intelのDP/MPでもこれだけ色々方針が変わってるのに、いまさらいちゃもん付けるかね？

Opteronは確かに1xx/2xx/8xxで全く同じ設計・ダイだが、逆に言えば1xxでも8xxでも開発費としては
8xx相当の金が必要なんだから、1xx/2xxは市場に応じた価格で安くしてあると考えるべきじゃないのか？
(実際、8xx相当の価格のままじゃ誰も買ってくれんし。)

XeonはキャッシュがオンダイになってからはDPと同等のMPプロセッサリリースまで1年〜2年ほど遅れる
ようになって、性能に飢えたMP市場は大して必要とは思えないデスクトップの最速プロセッサを横目で
眺めながらお預けを食らってた訳だが、Opteronではほとんどのケースで8xx/2xxから最速プロセッサが
リリースされるから、それだけでも十分金を取る価値はあると思うがな。

>ところが性能に差をつけられた結果､尻に火がついたAMDわMPサポートのデスクトップ製品の
>リリースを計画している訳す。
これは日本市場向けだろうな・・・
TYAN曰く「日本には個人向けエンタープライズ市場という奇妙な市場が確かに存在する」ってことだし。
Registeredメモリは価格もさることながら、入手性も良くないからUnbufferedメモリが使えるというのは助かる。

俺はいやがる妹のパンツを、まで読んだ

一箇所訂正。
Tualatin-512Kは別ダイだな。同じダイを使ってるのはTualatin-256KとTualatin-Celeron。
Tualatin-512Kも生産縮小とNetburst優先の販売戦略で価格が下がらんかったな・・・
まあ、サーバー向けとしては同時期のXeonDPよりよっぽど良かったから、ある意味妥当な価格設定とも言えるが。

Opteron8xxの価格設定にケチつけるんなら、まずはintelにこう言って来い。
「Pentium4とCeleronは同じダイ・同じパッケージなんだから全部Celeronの値段で売れ！」とな。

>>637
　　-----------------------
　　intelのDP/MPでもこれだけ色々方針が変わってるのに、いまさらいちゃもん付けるかね？
　　-----------------------
部品業界の常識から考えて､Intelが考案した２つ（あるいわ4つ､あるいわ８つ。。。)買うと「単価｣が
高くなるって商売わ､明らかに異常す。AMDがこのビジネスモデルに「タダ乗り｣してるのわ事実
すけど､批判の対象わ商売のやり方自体にあることに注意して欲しいす。

そして､本来わn-wayシステムの付加価値とそれに伴う利益わ､システムベンダが提供／享受す
べきモノだということす。

　　　　　　　　　　,,―‐．　　　　　　　　　　　　　　　　　 r-、　　　　＿,--,、
　　　　　,―-、　.| ./''i､│　　r-,,,,,,,,,,,,,,,,,,,,,,,,―ｰ．　　　 ﾞl, ｀"ﾞﾞﾞﾞﾞ￣＾　　　＼
　　　 ／　　　＼ ヽ,ﾞ'ﾞ_,/　　 .ﾞl、　　　　　　　　　`i､　　　＼ _,,―ｰ'''/　　.,ｒ'"
.,,,、.,,i´　.,/＾'i､　｀'i､｀｀　　　　 ｀--‐'''''''''''''''"'''''''''''ﾞ　　　　 ｀゛　　 .丿　 .,/
｛ ""　 ,/｀　　ヽ、 ｀'i､　　　　　　　　　　　　　　　　　　　　　　　 丿　 .,/｀
.ヽ、　丿　　　　＼　 .＼　　　　　　　　　　　　　　　　　　　　　 ,/′ 、ヽ,,、
　 ﾞ'ｰ'"　　　　　　ﾞ'i､　 ‘i､.r-、　　　　　 ＿_,,,,,,,,--、　　　　 ／　.,／＼　`'-,、
　　　　　　　　　　　ヽ　　.]ﾞl ｀ﾞﾞﾞﾞ"ﾞﾞﾞﾞ￣￣　　　　　｀'i､　　,／ .,,／　　 .ヽ　　＼
　　　　　　　　　　　　ﾞヽ_/ .ヽ_.,,,,--―――――ｰ-ノ_,／ﾞ,,／′　　　　 ﾞl　　 ,"
　　　　　　　　　　　　　　　　 ｀　　　　　　　　　　　　 ﾞ‐''"｀　　　　　　　　ﾞ'ｰ'"

あー・・・アホはほっとけ。
大量に出るものは安く、少ししか出ないものは高い。
こんな簡単な市場原理もわからんのだから。

>>640
物の値段なんて企業が自由に付ける権利があるんじゃないのかね。
独占企業だったらお前の言いたいことも分かるが、AMDっていう
建前上でも一応競合する企業があるわけだし。なんの権利があって
そんなこといってるんだｗ

俺はいやがるMACオタのペニスを、まで読んだ

×4 の L2 サイズ、MACオタの予想(>>266) と ando さんの予想が
食い違っていたが、結局 ando さんの方が正しかったですな。
まあ、当たり前だが。

例の4コアのダイレイアウトで気になるのはL3がどこに接続されるかだな・・・
従来のコアとSRIの間に入るなら、あのレイアウトでは厳しいような気がするんだが。
それにただHT-Linkで繋いだだけの4コアなら共有L3という表現もおかしい気がする。
本当にただ繋ぐだけなのかね？

あと、レイアウトからするとメモリコントローラもう一個載せられそうに見えるが。
Socket940は結局リザーブされたピンを使うことなくデュアルコアにすんなり移行したが
Socket-Fでは更に260ピン以上増えるのは本当に電力供給の強化だけなのか？
いざとなったら、もう一組メモリバス引っ張り出すためだったら面白いんだが・・・
DDR3では1chあたり1スロットになることを考えると2組出せれば4スロット確保出来るしな。

>それにただHT-Linkで繋いだだけの4コアなら共有L3という表現もおかしい気がする。
コアの中はHTリンクはしってないぽ

L3がL1L2との排他キャッシュ扱いならL3に引っ張られて酷く遅くなりそう。
どう考えても効率悪くなるな。
なんで共有キャッシュなんだ?

今後メモリアクセスがCPU性能のボトルネックになりそうだから？

non-inclusive なのは間違いないけど、L3 は共有キャッシュなので、完全排他にはならんだろう。ってゆうのを、このスレのちょっと前で話してなかった？だったら L3 にひっぱられて遅いってことにはならないかもよ。

完全排他にしとかないと整合性取れないだろう?

>>648
>どう考えても効率悪くなるな。
なぜ効率悪くなるのか聞きたい。

L1L2まではコア毎に独立したキャッシュを持つ。
ここまでは今まで通り、
1)新たにL1へメモリよりデータをロードする。
2)L1へロードする為保持していたキャッシュを追い出す必要が生じる。
3)L2がL1より追い出されたキャッシュを受け入れる為にL2の保持キャッシュを追い出す必要が生じる。
----------ここまでは現状どおり------------
4)L3がL2より追い出されたキャッシュを受け入れる為にL3の保持キャッシュを追い出す必要が生じる。
5)L3から追い出す保持キャッシュが更新状態ならメモリーへの書き戻しが発生。

ここで、L3は共有キャッシュであるから4つのコアから同様な要求が多発する。
そして1)〜5)まで完結しないとL1のロードは完了しない。

詳細は知らないけど、L3はwritebackになるんじゃないかな。

L3を排他キャッシュで保持するのなら(というかL1L2が排他構造ならそれしかない)共有しない方がよさそうに思う。
共有したところでコヒーレンシはL1L2で発生するし、L3はものすごく遅そうだし

>>645
OpteronX4のキャッシュが256KBではないか？
というオタの予想に対して、「AMDがキャッシュ256KBでも性能は問題ないと判断したんだろうね」という意見もあったが、
256KBでは示しがつかなかった（故に生産に問題あり？）のか、それとも256KBでは性能に問題が生じるということなんだろうか？

>>653
君が考えてることぐらい、AMDも考えているとなぜ思わないのか？
そんなカス発想しかカキコできないのなら、半年romってろよ。

共有のL3まで持ってそれがたかだか2MBしかないのと、4MBの共有キャッシュ型デュアルコアをニコイチにするのと
どっちが性能的に有利かなんて判断しようが無い希ガス。

L3積むならたとえ半速以下でも16MBくらい積んでやらないと。

http://pc.watch.impress.co.jp/docs/2006/0602/slide42.jpg
http://pc.watch.impress.co.jp/docs/2006/0602/slide44.jpg

L3は拡張可能であるらしいから、16MBはどうか知らんが
今後2MB以上に拡張してくるだろうと思う

少しだけOpteronの擁護に回らせてもらうけど
L1=64K+64K, L2=512KBの排他キャッシュの4コアだとすれば共有2MBのL3キャッシュなんて
下手すりゃL1+L2の総和(3.2MB)のほうが大きくなって意味ないんですわ。むしろメモリレイテンシ大きくなるだけ無駄。

キャッシュの容量を設計段階から敢えて押さえ込めば、エントリ数が少なくなるためレイテンシを小さくできるっしょ。
512kや1MB前提の設計で選別漏れをキャッシュを一部殺して256kにしてるのと、最初からパフォーマンス狙って
256kにしてるのとでは明らかに性能が違うと思うのです。
Macオタのミスリードに乗せられてはいかんよ。

かのTulsaだってL2を1MBに敢えて落とした上で16MBの共有キャッシュ搭載ですぜ。

×3.2M
○2.56M

2+BM

×2+BM
○2+MB

安藤先生は、OpteronのL3が小さいことについてVictim Cacheの可能性を指摘してる
http://www.geocities.jp/andosprocinfo/wadai06/20060513.htm

Victim Cacheについては、同じく安藤さんのPCWebでのコラムでもう少し詳しい説明がある
http://journal.mycom.co.jp/column/architecture/019/

L2が512KB×4でL3が2MBだと、メモリへライトバックする為だけのバッファだな
かえって足かせになるからリードキャッシュとしては役に立たん

>>664
Victim Cacheは無理。
だって、L1L2が排他キャッシュであるからメモリロードは必ずL1だ。
Victim Cacheは、キャッシュミスでL2へロード。

>>660
それ擁護じゃなく叩きと思う。

L2を共有キャッシュにすると、コヒーレンシ処理で有利となる。
これは、L1のみ処理すれば良くL1はL2よりずっと速度が速いからだ。
OpteronのL3共有キャッシュ増設の意図は良く分からない。
L1L2が排他であれば、どうしてもL1L2ともにコヒーレンシ制御が必要で、L2はL1よりずっと遅い。
その状況を放置したままL3キャッシュのみを共有にしてなんのメリットがあるのやらだ。
下手に保持するとかえってL1ロード時に>>653の理由からタイムロスを生じてしまい良いことはないように思う。

とりあえず、Victim CacheはキャッシュミスでL1へロードすると思います。

マルチソケット前提のOpteronでL2共有って意味あるんかね？

たったの2MB程度しかない4コア共有のL3キャッシュを有効活用するのに
L2を512kにするとか1MBにするとかいうほうが間違いでそ

そもそも排他キャッシュはL2の容量が少ないときが最も効果を発揮する筈なので
まぁ、アリじゃないかな。


IntelはL2の大容量化・共有化でレイテンシを犠牲にしてるけどAMDは逆にL2を小さくして低レイテンシ路線を狙ってみるのも
ありだと思うのです。

いずれにせよ「くっつけただけ」の4コアでは共有L3キャッシュは有り得んことは確実だな。

いずれにせよ〜ない
有り得ない
確実

…どれか一つにしろよ、くどい

>>670
> IntelはL2の大容量化・共有化でレイテンシを犠牲にしてるけど

INTELのL2共有キャッシュは滅茶苦茶高性能なんですれど・・・
> ttp://www.2cpu.com/review.php?id=112&page=4

> そもそも排他キャッシュはL2の容量が少ないときが最も効果を発揮する筈なので
実際はL2大きいほうが高速(256Kと512Kと1Mまでの対比でそれぞれ5%程度性能向上する)
もちろん、1M以上だと疑問ではある。

> AMDは逆にL2を小さくして低レイテンシ路線を狙ってみるのもありだと思うのです。
L3積んだから仕方なく小さくしたとしか思えない。
低レイテンシになったとしてもヒット率減るから相殺されるよ。

実はL3はZ-RAMで12MBもあった。

>実際はL2大きいほうが高速
そりゃ当たり前だ。L2が大きいと排他にする意味がないって話でそ。

>>673
> INTELのL2共有キャッシュは滅茶苦茶高性能なんですれど・・・

日本語でおｋ
たしかにHWプリフェッチのおかげでシーケンシャルなロードは強くなってる印象があるけど
ランダムテーブル参照には弱いですよ。

まぁ排他キャッシュは連続でのロードに弱いんでまぁアレですが

>たしかにHWプリフェッチのおかげでシーケンシャルなロードは強くなってる印象があるけど
>ランダムテーブル参照には弱いですよ。
L2キャッシュに何を言ってるのかと小一時間(ry

http://www.xbitlabs.com/articles/cpu/display/dualcore-dtr-analysis.html

ランダムアクセスも結構速いみたいだけど。

>>676
ランダムと言っても規則性があるケースが多いから応用ソフトだとINTELのプリフェッチ機能は役に立っている。
そして全く不規則ならば、キャッシュそのもののヒット率は大きく低下する。
そんなソフトは元々から高速CPUを使うメリットはない。
P2-450程度で十分だ。

ん？
BLASTに使われてるSuffixTreeとかACとかってランダムテーブル参照に近いと思うけどな。アレがPen2程度で十分？ｗｗｗ

キャッシュが効かないと言ってるだけだ。
SuffixTreeとかACも結構キャッシュ効いているよ、何ならL2切って確かめてみろ。

ついでに、規則性がありINTELのプリフェッチ機能が最も効率よく機能しているソフトの代表例がπ焼きだ。

AMD Efficeon

キャッシュが利いてるってのはわかるが、レイテンシ短いに越したことは無いっしょ。
キャッシュにヒットしないのは問題外としても。

πってFFTだからランダムライトかランダムリードがあるはずだけど。

L2のランダムアクセスに関しては、依存性のあるランダムなら
レイテンシをもろに食らって遅くなるけど（トリップ検索など）、
各ロードに依存性がなければ並列実行できるからランダムでも
Intelの共有L2はけっこう速い。

「明示的並列化マンドクセー」が本音

>>683
それはそうだが、L2を小さくしてってのが疑問。
それとAMD社の場合、L1L2排他構造だからハードプリフェッチ機構の強化は難しい。
INTELは要所要所でL2へのプリフェッチ、L1L2へのプリフェッチを上手く使い分けている。
L2キャッシュも大きくラインあたりのキャッシュ保持能力も高いからより効果的だ。

ここではハード目線でキャッシュの性能を論じている。
プログラマはどう書けばキャッシュの性能をフルに引き出せるかを論じている。
面白いね。

HoudがL2:512KB、L3:2MBだとすると
L1L2はInclusionでL3がVictimキャッシュというのが一番理想？

つか、Intelって昔からレイテンシ重視でL1（もしくはL2まで)のキャッシュをわざと小さくするチューニングするでしょ
（まさにItaniumやNetBurstがそう）

それでベンチにはめっぽう強いんだ。

ハードウエアプリフェッチがやりにくいってのも排他キャッシュのデメリットなのか。
仮に排他をやめる場合、どのくらい設計変更の手間がかかるんだろう。

俺は512KB*4+2MBってバランスいいと思うけどな。

>>688
AMDが本気でキャッシュ構造を変えるのならそれが理想でしょう。

>>689
INTELはdual portだからL1が3クロックでも十分速い。

>>690
アクセスの仕組みが根本から変わる。
排他構造であることからAMDの場合、L1L2へ同時に発令している。
Inclusionだと、L1ミスでL2へ発令。

InclusionでもL1L2へ同時に発令してL2レイテンシ隠蔽とかしてそうじゃない？

あとK8のL1はロード*2やロードストア同時やストア*2ができて
IntelのL1より速いと思う。容量もでかいし。
ただし、2wayというのが弱みやね。

>Inclusionだと、L1ミスでL2へ発令。

意味不明。
Inclusionと関係ないじゃん。

>>692
> InclusionでもL1L2へ同時に発令してL2レイテンシ隠蔽とかしてそうじゃない？
両方にヒットするからそれは不味い。

> IntelのL1より速いと思う。
>>673の表で32KBまでを確認しる。

>>693
L2への発令は、ヒットした場合L1へのロードでもある。
同時に発令すると、L1が更新されていた場合、L2発令によりL2保持値に置き変わってしまうから無理。
排他構造だとそのような問題を生じないからOK。
AMDはそのことを強調しているよ。

>両方にヒットするからそれは不味い。
もちろん、両方にヒットしたらL1から読むようなロジックを追加するのさ。

> >>673の表で32KBまでを確認しる。
このベンチでは、ということでしょ。
Opteronの数字は理想状態よりかなり低い。
まあ、これもL1性能の一面なのは確かだけど。
（絶対クロックが低いといのもある）

正直、こういう数字を見るとわからなくなるが、
単にベンチ結果を見てIntelのL1が速いと思っているなら
反論したいと思ったまで。

>>691
dual portの意味わかってないだろ？
intelのはload 1port、store 1port固定のdual port。AMDのはload/store*2のdual port。
ついでに現行K8のL1-Dataキャッシュは64KB, 2-way set associative, 64byte-line, 3 clock cycle int latency, dual portだが？

ttp://www.septor.net/specs/intel/processors.html
ttp://www.septor.net/specs/amd/processors.html

・・・雑音なのバレバレ。w

>>212
> 特定用途向けのエンコード/レンダリングアクセラレータみたいなのも確かに面白いかな。

CPUごとマルチメディアに特化してしまったのがネットバーストなんじゃないの？
と、聞きかじりの知識でレスしてみる。

それにしてもお前ら詳しいな。
電気系の学科出身なのか？
数学科卒の俺にはついていけん。

>>220

普通に空売りすればいいだけじゃん。

所で、共有L3はZ-RAM？

一般的には、小さなcacheは高速だがヒット率が低くなる

INTEL万歳!　万々歳!
INTEL万歳!　万々歳!
INTEL万歳!　万々歳!
INTEL万歳!　万々歳!
INTEL万歳!　万々歳!
INTEL万歳!　万々歳!

RAM領域なんて後付で如何とでもなるだろうからZを持ってくる可能性有るかもね。

DDR3って早いねぇ
K8このまま順調に生き残れば良いけど
帯域確保に動いたAMDって ちと時代を先取りしすぎたか？

>>700
Z-RAMは製品になるまでに2年は掛ると言ってたから早くて2008年以降

過去の例では2年ってだけだからなあ。
Houndが出てくる頃には提携発表してから1年半は経ってるし、Innovative Silicon側にも
ノウハウがたまってて早くインプリメント出来るかもよ。

そしてZ-ramを使用した、 Ζ-Opteron が登場

んじゃ、その次はインタリーブして　ＺＺ　で・・・

Z-RAMは本来、次世代のメモリとして使うのが正しい用法。
キャッシュとして使用するのは無理がある。

>>708
ということは将来AMD専用メモリみたいになるということ？
RDRAMみたいな悪夢になりそう。

L3キャッシュって、キャッシュをキャッシュするん?
あほや。
排他キャッシュなら、芯に近い側を大きくして、トロい外側を無しにする方が
速いんと地がうん？

一般的に速度と大きさは反比例

ttp://mypage.odn.ne.jp/www/k/8/k8_hammer_trans/files/Hammer-Info.html
* L1　2 x 128-bit data paths, 2 x loads/cycle
* L2　共有L3によるconflict（衝突）の除去に専念
* L3　将来的に (at the light time for customers) 容量を増やす予定
L1,L2排他キャッシュじゃないってこと？

>>667
L2共有がコヒーレンシ制御で有利なのは確かだが・・・実際にどの程度の頻度で
コヒーレンシ制御によるペナルティが発生するか疑問だな。
複数のスレッドが共有するアドレスにアクセスする場合でも、それぞれのアクセス
タイミングがコヒーレンシ制御のタイミングとずれていればペナルティはない。
共有アドレスへのreadが多く、writeが少ない場合もペナルティは少ない。
4コアともなれば全てのスレッドが共有アドレスを参照し、尚且つ、read/writeが
混在するアクセスが同時に集中する確率は極めて少ないと思うがな。

しかも、マルチソケット環境下ではL2共有によるコヒーレンシ制御の利点は消える。
リスクの割には大した利点じゃないな。

＞L3キャッシュ
遠い昔を思い出して感傷に浸った。

個人的にはL3キャッシュ云々の話が出てくると、CPUの本質的な進化がドン詰まってきてるなぁと感じる

CPUというよりメインメモリがドン詰まってるから
キャッシュなんて話をしなきゃならなくなるわけで・・・
なんとかならんもんかね

改革が必要なのはCPUとかハード面よりも、ソフト面の方がでかいような気がしないでもない
OSとか特に

業界全体を一度リセットできたら、たぶんユーザーには幸せな結果になると思う
クビくくるヤツもそれなりに多そうだが
だけどその先を考えればそっちの方がいいね
業界の連中は一丸となって後に続く者たちの礎となるのだ！

ソフト面の進化ってないよね。
ハード面の進化を食いつぶすような仕様しかない。

ソフトも進化してるとこではしてるよ。
食いつぶすようなソフトのが多いのは確かだけど。。

あと、非常に大規模なソフトを作るのは、
CPUパワーを食っても開発効率を優先するしかない。

でもWindows重すぎだよ何とかしろよHDDも食いすぎだよ。

スクープ！！
次世代Opteron K10の詳細がリーク！
http://www.st.rim.or.jp/~nkomatsu/miscproc/Am29000.html

>>713
pen4のHTやpenDはそれで極端にパフォーマンスが落ちるトラブルが発生したからインテルとしては。
コヒーレンシの応酬でデッドロック状態になる稀なケースが有名なソフトで発生してしまった。
サーバーだったかデーターベースだったか。

>>713
コヒーレンシ制御の負荷は共有アドレス以外でも当然のように発生する。
競合しなくても、他のコアが認識するL1,L2内に有効なキャッシュを保有しているかの確認を行う必要があるからだ。
つまり1つのコアからロード要求が出て自L1,L2内に有効なキャッシュがない場合、
他のコアに該当アドレスの有効キャッシュの有無を確認する必要が生じる。
これを受けて、他のコアは一斉にL1,L2内を検査することとなる。

L2が共有化されておれば、共有代表コアにのみL2内検査を行えばよく遥かに負荷は軽くなる。

>>722
>共有代表コア
まず、この単語について説明してくれ。
検索して見たが見つからんので意味不明だ。

貴方方に判り易く伝える為にそう表現した。
L2のコヒーレンシ制御は共有化されているキャッシュ単位で良いということだ。

次世代AthlonはシステムバスにRapid I/0を採用
http://pc.watch.impress.co.jp/docs/2006/0607/comp03.htm

>>724
自分語使ったら他人には解り難くなるだけだろｗ

>>726
勝手に専門用語と思い込み非難されたら堪らんな。

メインメモリレイテンシはPC9801時代より悪化してる

そらあんた、あの時代はメモリノーウェイト、なんぞという
売り文句があった時代だし。

仮に1T-SRAM対応になったらどんくらい速くなるんだろ。

第14回 PCのエンジン「プロセッサ」の歴史（8）〜Intelに挑戦し続けるAMD
2. NexGenの買収でAMDはIntelのライバルに
http://www.atmarkit.co.jp/fsys/pcencyclopedia/014procs_hist08/procs_hist16.html

>ベンチマーク・テストを基準にモデルナンバーを設定することには、
>以下のような問題があると、筆者は思っている。
>
>1. ベンチマーク・テストの大半はシステム・レベルの性能を計測するものであり、
>プロセッサ単体での性能と必ずしも一致しない
>2. ベンチマーク・テスト自体が、PCの利用環境の変化などにともない、
>毎年のように更新されるものなので、過去の製品に対する相対性能さえ計測することが困難である
>3. ベンチマーク・テストは、ときに極めて政治的なものであり、
>プロセッサあるいはコンピュータ・システムが持つ性能のある側面を計測するものでしかない

>>725
どこにもそんなこと書いてないぞ

>>722
・・・キャッシュ間で共有しているデータの同期を取る制御をコヒーレンシ制御というんだがな。

まあ、それは置いとくとしてもその例をConroeに当てはめてみたのか？
Conroeでは「1つのコアからロード要求が出て自L1,L2内に有効なキャッシュがない場合」は
問答無用でメモリを読みに行くしかないんだがな。

なにせ、2つのコアがL2を共有してるんだから、もう一方のコアに問い合わせたところでデータが
あるはずないんだから。
更にConroeの場合、L1/L2はInclusiveだからL2にないものはL1にもあり得ないんだが？

Woodcrestでマルチソケット環境なら、FSB経由で別ソケットのコアに問い合わせることになるがな。
接続しているチップセットがBlackfordなら、結構大変だな。
別ソケットに問い合わせるのにFSB→Blackford→FSBと2回もFSBを経由しなきゃならんし、問い合わせの
結果も同じルートを辿るからな。
メモリはBlackfordに接続される訳だから、いっそ普通にメモリを読みに行った方が速いかも知れん。

議論の本筋からそれて申し訳ないが、Inclusiveって本当？
少なくともprefetchnta命令を使ったときはL2を汚染せずL1にロードするはず。
他にも、何らかの理由でL2が汚染されたときにL1のデータも「消さない」という
手もあって、ヒット率だけならこっちのがいい。

>>734
そのパターンがあるのか・・・ただ、キャッシュに格納された値はL1/L2で違うかも知れんけどアドレスは一緒じゃない？
ロード要求が出る場合、指定するのは値じゃなくアドレスだから結局引っかからないはずだけど。

アドレス一緒で値が違うってのこそ嫌なんじゃないの？
あまり詳しくはわからんけど。
L1L2のタグを引くくらいはキャッシュレイテンシで
隠蔽できそうな手間にも思える。

・・・んー、どうなんだろ？
従来のintelCPUならL1はwrite through/inclusiveのはずだからL1にあるアドレスはL2にもあると思うんだけど。
値については確かに違うのは気持ち悪いが、write throughでもL1とL2ではレイテンシが違うから、瞬間的には
そういう場面があるんじゃないかと思うが・・・

とりあえず、本題のコヒーレンシ制御とは全く違う話だな。

P6/PenMはライトバック式です。
ていうか今のx86でライトスルーはP4くらいのもの。

>>738
Thanks!
俺も今検索してて見つけた。
つーことはL1にあってL2にないデータが一時的に発生する場面はある訳か・・・
一応、L1に問い合わせることはあるんだな。

・・・ただ、>>722の言うように共有/非共有関係なしに問い合わせてまわってたら、マルチソケット環境じゃ
たまらんな・・・4MByteものキャッシュの内容をいちいちバスを通してたらバスがすぐに飽和する。

単純にタグで管理してるんじゃないの？

あー・・・書いてから気がついたが4Mも通す必要はないか。
欲しいアドレスの情報だけ通せば済むな。

だが、K8の方もSRIとキャッシュ間は双方向独立バスだからそれほど遅くないはずだがな。
むしろ、一旦SRIに要求出したらSRIから別コアへの問い合わせと同時に外部コアやメモリコントローラに
要求アドレスのパケット投げて一番最初に帰ってきた奴を返すだけだから、ベストケースでは若干劣るが
ワーストケースの落ち込みは少ないはずだがな。

>>734
> 少なくともprefetchnta命令を使ったときはL2を汚染せずL1にロードするはず。
> 他にも、何らかの理由でL2が汚染されたときにL1のデータも「消さない」という
> 手もあって、ヒット率だけならこっちのがいい。
不可能だよ。
Inclusiveの場合・・命令の種類として、L2だけへのロードとL1L2へのロード、L2からL1へのロードの3種類しかない。

> ・・・ただ、>>722の言うように共有/非共有関係なしに問い合わせてまわってたら、マルチソケット環境じゃ
> たまらんな・・・4MByteものキャッシュの内容をいちいちバスを通してたらバスがすぐに飽和する。

自環境のL1L2に有効データが存在しない時、メモリよりロードする前に他のコアに必ず問い合わす。
これ常識であり、それしないと論理的にコヒーレンシ制御できない。
当然のことだが、Opteronも同じ。
問い合わせが不要なケースは、自環境のL1L2に有効データが存在し、そのデータが非共有データであった場合だけだ。

>733
> ・・・キャッシュ間で共有しているデータの同期を取る制御をコヒーレンシ制御というんだがな。
共有非共有の判断をする為にも問い合わせするしかないんだよ。

> Conroeでは「1つのコアからロード要求が出て自L1,L2内に有効なキャッシュがない場合」は
> 問答無用でメモリを読みに行くしかないんだがな。
Conroeの場合は、他コア(外部ソケットのみ)が存在しないから問い合わせは発生しない。
Woodcrestを想定して発言しているだけだよ。

> 接続しているチップセットがBlackfordなら、結構大変だな。
全然たいしたことないよ、それより必ず他コア全てにL2の問い合わせを行うOpteronよりましだ。

NetBurstと同じく上り下り計256bit/clockのL1帯域を誇るPPC G5もライトスルーだから
Core2もライトスルーの可能性高いんじゃね？

> 別ソケットに問い合わせるのにFSB→Blackford→FSBと2回もFSBを経由しなきゃならんし、問い合わせの
> 結果も同じルートを辿るからな。
> メモリはBlackfordに接続される訳だから、いっそ普通にメモリを読みに行った方が速いかも知れん。

実際の速度計算してから言ってくれ。
この書き方は、故意にFSB経由だと物凄く速度が低下するかのように表現している。
メモリからの読みだしがどれほど大きな時間を要するか知っていてこのように書くのは悪意しか感じられない。
L1L2の走査時間、コアtoコア間(FSB経由)の送信時間に分けて正しい物言いをしてくれ。

そうだこれこれ
http://pc8.2ch.net/test/read.cgi/tech/1136527588/352

AMDのSSE拡張の件でINSERTQとEXTRQをキュー操作だとか言ってた電波記者がいたけど
アレは絶対間違いだろう

>>745
実際の速度を計算するのは無理だな。
問い合わせの間、2本のFSBをロックして、他のコアからのアクセスを全部ブロックすると言うなら話は別だが。
SCSIと同じように、一旦問い合わせを投げ終えたらバスを解放してやらんと、バスの使用効率が悪すぎる。
解放されてる間、他のコアがどの程度FSBを利用して、どの程度待たせることになるかなんか単純には計算できん。

まあ、理想状態で他のコアは何もしてないってことならある程度は計算できるだろうが・・・何もしてないコアが
要求するデータを持ってるとも思えんから、ナンセンスだな。

マルチドロップのパケット通信で開けてやるも糞もないが。

>>742
いや、不可能と言われても、できるんですが。。

>Inclusiveの場合・・
だから（P4はそうかもしれないけど）P6もPenMもCoreも
Not Inclusiveなんだってば。

>>749
それを可能にしてしまうと、
自L1→他コアへの照会(L1)→自L2→メモリロードになる。
効率悪いと思うけどな。

俺がCore DuoやCore2 Duoを作ったらメモリから直接L1へのプリロード命令はuOPに変換するときに
L1,L2へのプリロード命令に置き換えてしまう。
そのほうがずっと効率がいい。

ついでに言うと、>>751ではロードデータをL1キャッシュへの転送の完了までが同期していればよく、L2への転送は完了するまで、
ロード待ちストリームに保持しておくだけで良いから効率は全く悪化しない。

俺が知ってるのはprefetchnta命令を使った、ストアを含むアクセスの場合。
この命令はP6/PenMでL2を汚染しない（俺はCore2もそうだと思う）。
L2が使われないため、L1の変更をL2にライトバックしなくて済む。
L1L2両方へプリロードする命令を使うときよりもずっと効きがいい。

すまん、今素でIntel次世代スレと勘違いしてた。
昨日はスレ違いの自覚があったんだけど、何この流れ。移動しようか？

>>753
>>751,752で効率変わらんし、
L2へのライトバックはL1より追い出すときで良い。
デュアルコアでL2を共有キャッシュ化しているのだからそうする。

このスレレベル高杉・・・
自作板の中では際立ってるな

preftchntaって高速化に重要な命令だと思うんだが。
この命令を使っているコードが1割遅くなってもいいの？

もちろんライトバックはL1から追い出すときだが、
連続的にアクセスするとどんどん追い出される。
実際にL2を通すとハッキリ遅くなる。

>>757
遅くならないよ。
同期しているのはL1への転送までだし、次にライトバックだって
L2へのロード待ちストリームへ追加するだけだから遅くならない。
L1はロード待ちストリームへ追加後に直ぐにつかえる。
そしてL2への転送はラインが空いておれば直ぐだし、開いてなくてもメモリへの吐き出し後直ぐに転送してしまえる。
L1に付いては全く速度低下しないよ。
それと、L2を経由することでメモリへの吐き出しと同期を取らなくて良くなるから逆に速くなる。

>>758
ゴメン、俺は実測して言っているのだ。
単純にストア帯域をはかると、prefetcht0よりprefetchntaが速い。

確かにその理屈は納得できる。なんでこうなるのかな。
あと、別にNot InclusiveでもL1タグを変更したら知らせる
共有タグをL2タグの横に置けば問題なくね？
（素人考えスマソ）

>>759
いやだから、prefetcht0よりprefetchntaでは全然違うでしょ?
prefetcht0だと751,752にはならずL2への転送が完了するまで待ちが発生する。
だろ?

スレ違いな気もするけど面白いから続けて下さい。

>>760
prefetcht0だと、ロードだけなら高速なんだよね。
751,752とprefetcht0の違いがわからんす。

> 別にNot InclusiveでもL1タグを変更したら知らせる
> 共有タグをL2タグの横に置けば問題なくね？
いや、置く場所ないでしょ、排他キャッシュだよ。

ええと、Core2の話をしているんだよね？違うの？
排他って何。

>>762
> ttp://www.softek.co.jp/SPG/Pgi/TIPS/tutorial/prefetch.html

>>764
いや、Not Inclusiveって書かれてたからAthlon64のことを言ってると思ったよ。
で話をCoreに戻すと・・・

L2タグに置く位ならL2へのロード待ちストリームへ追加するほうが速いでしょ。
空き見つけるの時間かかるよ。

>>765
そういうことは大体知っている。
prefetcht0は751,752とはどう違う動作なの？同じだと思うけど。

>>766
Not Inclusiveってのは完全なInclusiveではないって意味ね。
例えばPenMはprefetchntaでL2を汚染せずにL1へロードするから
Not Inclusiveになる。

>>767
いや、>>766で分からないかな?
prefetchntaが>>751-752だとするとL2への転送がかなり遅れちゃうでしょ?
だって、ロード待ちストリームの最後にロード済みflgとL1転送済みflgをONでL2転送済みflgがFFな状態で追加される(報告不要)。
>>765の書かれている通りの仕様じゃん。

Not Inclusiveで、L2が共有のデュアルコアとする。
すると、コアAでL1L2ミスしたときに、コアBのL1を調べないといけない。
で、それは面倒だから、L2にないデータをコアBのL1で変更したときに
共有L2のタグ（の横）に記録しておけばいいんじゃないかなあと思った。

>L2へのロード待ちストリームへ追加する
すまん、意味がわからんかった。どこからどこへ？

>>768
prefetchntaはL2にロードしないから>>751-752じゃないでしょ。

もし、L2の保持キャッシュを破壊したくない命令だとすると、それは共有キャッシュ化することでコヒーレンシ制御の効率を優先し
>>751,752に置き換えると俺は言ってる。
つまり、L2の保持キャッシュは洗い流されることになる。
でも、俺ならそうする。

>>771
なるほど。つまり、完全なInclusiveにすることを選ぶということか。
じゃあprefetcht0がストアで遅いのはなんでなんだろうなあ。。

>>772
ストアが遅いのかL1への転送が遅いのか不明だよ。

俺だったら、>>769みたいなNot Inclusiveにしたい。

>>773
不明だね。気になるけど、とりあえずわからないなら仕方ない。

>>773
ストアが遅いのかL2への転送が遅いのか不明だよ。に変更。

まあ、プリフェッチの謎は残ったけど、
771案か769案か、どちらもアリでOK？

ノンテンポラルなストア命令の場合、L2へのロード待ちストリーム上にあるケースだと
L2への転送を打ち切りメモリ書き出しストリームに追加するだけで良いからね。
これは速い。
もちろん、ロード待ちストリームも大きさに限りがあるから処理が進むとL2で保持されることになり
その場合はそこからの吐き出しとなる。

共有キャッシュの特性を考えたらこうなる。

>L2へのロード待ちストリーム上にあるケース
どういうケースですか。誰が何を待ってるのかわからない。

そろそろ整理
基本形は>>751-752で良く、prefetchnta命令の場合L2保持不要flgをONにしておけば良い。(ロード待ちストリーム)
L2保持不要flgがONのストリームはストア命令によりロード待ちストリームに存在するときはL2への転送を打ち切り
そのままメモリ書き出しストリームに追加する。
L2保持不要flgがOFF(prefetcht0)のものは、L2で保持する必要がある為、ストア命令が発令されてもL2への転送完了を
待つ必要が生じる。(遅くなる理由)

これで疑問は全て解消かな?

>>778
アドレスマッチングに決まっているさな。

ストアはntaとt0で1.5倍くらいの勢いで違うのでちょい保留。
あと、ロード待ちストリームという用語が意味不明なんですが。。

>>779の推測を検証するには・・・・
prefetchntaをライン違いで大量に発行した後に、まとめてストア命令を発行する。
推測通りなら、遅くなる。

ごめん、更新してなかった。
>>780
タグを引くってこと？？具体的に書いてくれ。

じゃまくさいから却下。
というか、ロード待ちストリーム=メモリロード命令を発行しロードされてくるまでのバッファの総称。
ロードされたデータをL1やL2に転送するまで保持されるバッファのことな。
高速化する場合、そうなる。
そして、それ等をストリームと呼びコヒーレンシ制御での照会はそれらも含めて走査することとなる。

>ロード待ちストリーム=メモリロード命令を発行しロードされてくるまでのバッファの総称
それを先に言ってくれないとわからんて。一般的な用語じゃないよね？

このバッファってのはキャッシュ側じゃなくロードユニットに12個とかあるやつのことか。
メモリ書き出しストリームに追加するってのは何だ?
そもそも、「それらも含めて走査することとなる」そこまでやるのか？

>>785
そこまでしないとコヒーレンシ制御は不可能ですぜ。
それよりテストしてみろよ。

いや、テスト環境があったらとっくにやってるよ。

ストアバッファまで見ても意味ないと思うけど。
同期は1クロック遅れたらダメってもんでもないし、
同期がとれてることを確認できればいいんだから。

>>787
ストアバッファを見るか否かは回路構成によるだろ?
ストアバッファから消えるまでキャッシュを消さずに残すならみる必要なし。
逆にストアバッファへ転送と同時にキャッシュを無効にしストア完了とするなら見にゃならんよ。

回路構成とかじゃなくて、
遅くなってもいいなら後で同期確認すればいいじゃん、ってこと。
遅くなると言ってもL2レイテンシ程度だし、
相手がL2に書き終わってから参照すれば待つ必要もないし。
そのために実行ユニットに近いところに見に行くっていうのは
CPUの高速化の妨げになると思う。

ていうかお互いわかってない希ガス。。

他コアから照会の多くが、キャッシュ保持なしを返すのに、その返信を遅らせるのですか?
照会元は返信があるまで身動きできないのに?

>>790は判にくそうなので、分かりやすく。

Opteron「俺様はハイパーだぜ、他のコアとは直結に等しい程に照会パケットを超高速で送受信出来るんだぜ凄いだろ!がはは」
Opteron「では、今から俺様の凄いとこお見せするぜ、とおーそれそれロード要求来たぜ♪」
Opteron「L1キャッシュなし→L2キャッシュなし→よしそれじゃ他コアへキャッシュ照会パケット発信!!!!!」
他コア「おお、スゲー速さで照会パケット到着だぜ♪」
他コア「ほんじゃちょっくら調べてみるかな・・・・」
他コア「あやや、照会パケット到着前に10個もロード要求来てるな、しゃないからそれが済むまで待つとするか・・・」
他コア「1つ目、L1なし、L2なし、よしロード前に他コアへキャッシュ照会パケット発信!!!!」
Opteron「おろろ、返信パケット待ってたら照会パケットが来たぜ、しゃないからちょっくら調べてみるかな・・・・」
Opteron「おろろ、照会パケット到着前にロード要求待ちがあるな、それじゃ暫く待つとするか・・・」

あー永久に終わらない・・・・・

>>791
おそらく違うと思う。
ふつ〜に、FIFOするんじゃないかな。

>>792
普通にしてたら>>791の如く停止しますよ。

そこで原則が出来た。
他コアからの照会は、何があっても真っ先に返信すること、それまでは自コア進行停止する!
そうなると、どうしても処理途上分を検査する必要が生じてしまうとさ・・・ちゃんちゃん。

>他コアからの照会は、何があっても真っ先に返信すること、それまでは自コア進行停止する!
それが言いたかったわけだが．．

>>795
それならOKピー。
でもFIFO(先入れ先出し)ではないよ、飛び越えるのだからね。

ついでだからもう少し深く入ってみようか?

コア1とコア2が同時に全く同じアドレスをロードするケースがそれ。

コア1:L1なし→L2なし→他コアへ照会パケット発信
コア2:L1なし→L2なし→他コアへ照会パケット発信

この場合の処理は、自コアが既に照会パケットを送っていて、そこに他コアからの照会パケットが到着したケース。
到着した照会パケットの要求アドレスと自身が発信した照会パケットの要求アドレスが等しい場合はコア番号の若いものを優先する。
自身が2番で送られてきた照会元が1番だったら、1番を優先するから1番からの返信をひたすら待ち続けることになる。
コア1は、優先されているのでロード要求をメモリー送ると供にロード待ちストリームに書き置く、このときコア2からの照会を受け取っているので
共有flgもONにし照会パケットをロード待ち領域に移す。
その後、実際にメモリからデータがロードされたとき共有flgがONであるからロード待ち領域に移しておいた照会パケットの送信先へデータを返信する。
コア2はコア１よりの返信がデータ付なのでメモリロード済みflgを立ててロード待ちストリームに書き置く、このときの共有flgもONのままだ。
ロード待ちストリームのメモリロード済みflgに変化があったので、共有flgがONであるからロード待ち領域に移しておいた照会パケットを走査するが未ヒットなので
そのままL1L2へ転送する。

こんな感じですな。

>>789
俺も普通のライトキャッシュであれば、纏ったタイミングで
ダディビットのリフィルを行うと思うな

それを言うのならダーティビットだろ?
でも、それ全然関係ない話だ。

８００なら女子高生にレイプされる

>>712
L1とL2の関係は、K8とは違うみたい。

Dedicated L2
Dedicated to eliminate conflicts common in shared caches
　特定目的L2
　共有キャッシュに通常存在する衝突、葛藤を解消するために専ら用いられる。
(PhilHesterAMDAnalystDay.pdf)

L3を共有キャッシュにするのは、4-coreだと
これまでのx-bar(srq)経由方式では無理があるというのも理由の１つだと思う。

したがって、
K8のL1-L2の関係は、L1-L3の関係になった可能性がある。
（なお、K8ではL2アクセスと並行してメインメモリにアクセスしていたが、
K8Lでは、これと同じように、L3アクセスとメインメモリ・アクセスが並行すると言っている）

だとすると、
L1 total 512KB(128x4)でL3 2MB (512 per core)だから、
排他でない可能性もある。

排他であった場合、
２つ以上のL1に同一ラインがキャッシュされた状態から、
あるL1がそのラインをL3に追いだした場合、
他のコアのL1と追いだされたラインがダブって、排他が維持できなくなるという問題がある。

排他でない場合にはこの問題は生じないが、共有キャッシュである以上は、
コア間で使うラインが全然違っている場合、L3を取りあう（競合）が生じる。

L2がどういう問題に対処するものなのかは、
もう少し情報が明らかにされないと分からない。

排他でないとした場合、
ほかのコアによってL3から追いだされたキャッシュラインを
そのラインを呼びだしたコアのL2に入れる
といった使い方が１つの案として考えられる。

この場合は、
L2とL3が排他の関係、
L1とL2, L3は排他でないことになる。

こうすると、
各コアは、最小限512KB、平均1MB、最大2.5MBのキャッシュ
を持つことになる。

というか、完全な排他は物理的に無理

あと、L3とメインメモリを同時アクセスしてるとしたらちょっと怖い。

Ｌ1やL2からロードするときに、メインメモリから先読みするっていうのはどうよ？
L3に問い合わせにいくときはロードされてるとかだったらいいなぁと思うｗ

メモリアクセスはいいけど、マイクロアーキテクチャのほうがんがってほしい。
どっちがいいのやら・・・DDR3まで待ったほうがいいの？？？

>>805
プレフェッチ専用共有コアにするとそれなりに良いかも
L3にはダーティキャッシュは含まない扱いにすればOK

共有キャッシュの間違い・・・鬱

Memory Disambiguationの強化は、かなり有効なんじゃないか？

これまでのまとめ。

K8LのL3はL1L2と完全な排他構造となる。
排他構造とする理由はL1L2が排他構造で各コア毎に独立したキャッシュを持つから、L3を積んでもL1L2を走査した後に、
他コアへのL1L2の照会(コヒーレンシ制御の為)を必要とするから、L3は出来るだけL1L2と排他なキャッシュである方が効率が良くなるからだ。
不完全な排他構造の疑惑が>>801に書かれているが、上記のようにL1L2の走査後に必ず他コアへの照会がある為、L3は完全排他構造を維持できる。
次に、L3はダーティキャッシュ(破棄時にメモリへの書き込みが必要なキャッシュ)を含まない。
ダーティキャッシュの書き込みはL2より破棄されるときに行われる。
これにより、L3はメモリが保持するデータの写しでありヒットすればそれなりにレイテンシが向上するという性質を持つ。
他スロットのL3とのコヒーレンシ制御は厳密である必要がなく(ダーティキャッシュを含まないし、共有制御はL1L2のみで良い)照会パケットは送らない構造だと思われる。
この為、L3と実メモリは同時にアクセス可能となる。

ふーやっと解析終了・・・長かったぜ。

K8Lのキャッシュ構造解析後の考察
一言でいうと、なんちゃって拡張であり、それなりに性能向上の期待は出来るが一般的に想像するレベルには達していない。
拡張は>>809にある通り非常に簡単であり、再設計云々のレベルではない。
K8LでL2の大きさをどれだけにするのかは難しい。
俺的には最低でもL2を512KBぐらいにしとかないとキャッシュ性能は落ちそうである。
もちろん、L2を小さくすることでレイテンシが劇的に小さくなるのならまた評価も変わるだろうが、L2が小さいとやはり効率は悪くなりそうだ。

AMDとしては、これまでの無策を露呈しているかのような結果だ。
長期に渡って検討され熟慮の結果出てきた拡張案とはとても思えない、それこそその場しのぎに何かやれることはないか?を集めた結果のように思う。

AMD社の次世代CPU(Hound)の正体
AMDがINTELの次世代CPU(Conroe)に対抗して2007/07以降に投入される次世代CPUの俗称は「なんちゃって64」で決まりだ。

> ttp://pc.watch.impress.co.jp/docs/2006/0522/kaigai_1.jpg　(なんちゃって64 真のクアッドコア)

Rev.HやK8Lと呼ばれる次世代CPUはINTELが発表したConroeの回路拡張の一部分のみを真似て作った紛い物になりそうだ。
その一番の目玉は「SIMD浮動小数点演算性能を2倍」であり、FPUユニットを128bit化し2基搭載する。
これでユニット性能自体はConroeと同等となる。
しかし、Conroeは128bitのSSEユニットが3基あり、SSE性能でなんちゃって64はConroeの2/3のピーク性能しかない。(ユニット性能のみ)

その次の目玉はL3共有キャッシュの搭載だ。
当初言われていた、コヒーレンシ悪化の回避というのは>>809で完全に否定され、結局は少しでもメモリレイテンシを相対的に減らしたいだけのもので、
「なんちゃって拡張キャッシュ」であった。

その他の拡張に大きなものはなく、とてもじゃないがクロックあたり性能が全般的に大きく向上するものではないことがはっきりした。
これでConroeやWoodcrestやKentsfield(くっつけただけのクアッドコア)と戦おうとするのは無謀だ。

2007/07以降という遅い時期の投入であるにも関わらず、こんな調子であり・・・
その先に控えているのは「コプロセッサ内包」とか「ハイパートランスポート拡張によるlink数拡張」とか・・・

ふー、AMDは終わったようだ・・・・
早くて2008年中旬までどんなに頑張ってもINTELより優秀なCPUは作れなさそうですよ、遅いと・・・・・・・無理っぽ?

INTELの次世代CPU(Conroe、Woodcrest、Merom)が超高性能な理由

これは簡単明瞭、高速な演算性能とそれを支える高速なデータ供給。
演算ユニットだけを幾ら高速化しても速いCPUにはならない、ピーク性能がどれだけ高いユニットを搭載してもムダなのだ。
超高性能ユニットが威力を発揮するには、超高速なデータ供給が不可欠であり、その両方をINTELの次世代CPUは実現している。

L1L2のキャッシュ性能を比較すれば歴然とする程大きな差を知ることとなる。

見よ、この超強力なキャッシュスピード
> ttp://www.2cpu.com/review.php?id=112&page=4

Opteronに対して2倍処の騒ぎではなくそれ以上、L2に至っては3倍以上高速な供給能力を有している。
これこそがINTELの次世代CPUが超高性能な秘密だ。

AMDの次世代CPUである「なんちゃって64」は、そこが全く改善される気配はなく残念だ。

メモコン内臓による、メモリレイテンシの削減とバス帯域幅、ハンパートランスポートによる超高速Link
この2つはINTELの次世代CPUを凌駕している。

すなわち、複雑な演算処理等をせず、単にメモリー転送速度こそ命なソフトでこそ、活躍の場所が残されている。
デスクトップ分野ではファイル転送等はAMDの次世代CPUがINTELより優れているのではないだろうか?

次にサーバー分野、大量のコアを疎結合した環境だとメモリー帯域こそがネックになりやすい。
4ソケット以上のハイレベルなサーバーではAMDの次世代CPUがINTELより優れているだろう。

このことから、AMDはシェアを過去のレベル以下程度(15%?)まで下げるだろうが生き残ることは可能だろう。
目指せ!、エンタープライズ!!!
目指せ!エンタープライズ分野で世界一のCPU!

これこそがAMDのこれからの合言葉として相応しい。

Kentsfieldって、Conroe版PenDじゃねーか・・・共有L2のメリットとやらはほぼ消滅するから、
コヒーレンシ制御は相当悪化するはずだがな。

>>814
どんな論理的解釈をすれば、そのような無茶な妄想に至るのか不思議だ。
コヒーレンシ制御を具体的に書き出してみれば妄想であることに気付けるかもよ。
あと、共有L2のメリットの消失ってなんだろう?

（（１　２）（３　４））となってるとして、
１と３，４　、または２と３，４のときに当然L２が共有できないと言いたいんジャマイカ

ああ、OSが糞でコアの割り当てが適切ではない場合のことか・・・
そこは、OS側の改善を待つしかないね。

>>816
そういうこと。
Woodcrest2ソケットとはパッケージ内で接続しているか、パッケージ外で接続しているかの違いでしかない。

ほとんどのベンチマークではキャッシュやメモリの性能を測定する際、コヒーレンシ制御が必要になる
共有データを使ってるかどうか明示してないから、実際にそれでどの程度の性能低下があるかは
判らんが。

しかしそんなのはWoodcrest×2ソケットと大差無いぞ。
無理やりな論でかき回すのは見苦しいからやめておけ。

というか、AMD社のいうところの真のクアッドコア(なんちゃって64)だと>>809に書いたように必ず他コアに対してL1L2の照会パケットが必要。
これもっとも照会パケットが多い回路設計であることを露呈している。
そんなのと競合するのなら、くっつけただけのKentsfieldで十分だろうよ。

なんちゃって64のクアッドコア=シングルコアを4つくっつけただけと変わらないL1L2へメモリからホンの2MB程のコピーをL3に配置しているだけ。
これよりは、まともな共有キャッシュを搭載したデュアルコアを2つくっつけただけのほうがマシだろ?

異論でもあるのか?

Q：2つのキャッシュをIntelバスでつなぐのと4つのキャッシュをAMDバスつかって単段クロスバでつなぐの
どっちが速い?

A：どっちも糞!　4コアで共有L2作れボケｗｗｗ

>>821
> 4コアで共有L2作れボケ
尤もな意見だが、これは意外と難しい、というかINTELならもしかするとやってくるかも知れないが、キャッシュへのバス幅を4倍にする?
これ実現できたら超スゲー・・・・けどいくら何でも厳しいだろうな。
バス幅は2倍のままで、ラインブロックが異なる場合だけ同時アクセスを許す一般的な方式になると予測される。
この場合、ピーク性能は良くても実働値がどれぐらいになるかはラインブロックの大きさ次第である。(ブロックサイズを小さくする程難しい)

さてと、なんちゃって64のL3はどれだけ役に立つのか?
一度読み込んだデータがL1L2(128k+512k)が小さい為、L3に追いやられたとする。
それを再度読み込むには・・・
自コアのL1→L2→全ての他コアへ照会パケット送出→全ての他コアでL1,L2が走査され返信が全て揃うまで待つ→L3走査/メモリロード

こんなんで良いのか?
WoodcrestでもKentsfiledでもL1,L2は64kと4096k(2コア共通)のキャッシュをそれぞれのコアが有している。
キャッシュ保持力から言えば、なんちゃって64がL2から追い出されL3で保持するケースは、INTELの次世代CPUだと共有L2で保持出来てしまうから
自コアのL1→L2(ヒット)で完了となり、他コアへの照会パケットは不要となる。

そして忘れてはならないキャッシュ性能の違いが>>812
L1で2倍を大きく超える高速キャッシュ、L2だと3倍を超える超高速キャッシュ・・・・
ここの部分はなんちゃって64での改善は殆どない・・・これで戦えるのか?

　　　　　 　　 　　 　 　 　 ＿　 ＿＿＿_,..--､
　　　　　　　　　　　　　　/　ﾍ｀_r―‐､__∠ﾍ　＼
　　　　 　 　 　 　 　 　 /　/´　 i　　 | |　 ｉ　! 　 ｀、 　　　、ヽ l / ,
　　　　　　　　　　　　 /　/　|　 |　　 | |　 |　! 　 　i　　　 = 　　　　=
　 　 　 　 　 　 　 　 /　 i 　 | 　|　　 | |　 |　!　　　l　　ﾆ=　進 そ　-=
　　　　　　　　　　　/ 　 ｌ　　ト_ﾊ 　 //__/.イ!　　　l 　 ﾆ=　藤 れ　=ﾆ
　　　　　　　 　 　 / 　 ∧　/! di ヽ/　ｉ !ｄヽ !　 l　 !　 .=-　な. で　-=
　　、､ l | /, ,. 　 〃　/　i Y! |しｊ 　 　 | しﾘ　!　 l　 ﾄ､　ﾆ　 ら. も　ﾆ
　.ヽ　　　　　´´, l!l　ﾊ　ｲ i ! ￣ 　 ､　 ￣　/ 　/　ｲ } 　´r　：　　 ヽ｀
.ヽ　し き 進　ﾆ 　V　V l!Vﾄ .　　 ー　　 ,ｲ!,イ／ﾚ'　|　　 ´/小ヽ｀
=　 て っ 藤　 =ﾆ　／:.:.::ヽ､　` 　 -- イ　| l::::::| l　 /
ﾆ 　く. と な　　-=　ヽ､:.:::::::ヽ､.＿､　　＿,ﾉ/.:::::| | /|
= 　れ.何 ら　　-= 　 ヽ､:::::::::＼､＿＿／::.z先.:| |' :|
ﾆ　 る と　　　=ﾆ　　　| |:::::::::::::::::::::::::::::::::::.|'夂.:Y′ﾄ､
/,　 ：　か　　 ヽ､ 　　 | |::::::::::::::::::::::::::::::::::::_土_::|　 'ﾞ, .＼

>822
おれ、徹夜明けなんだ

まで読んだ

>ID:OHARZvFL
ちゃんとトリップ付けてください。

>>825
徹夜オタでお願いします

> Q：2つのキャッシュをIntelバスでつなぐのと4つのキャッシュをAMDバスつかって単段クロスバでつなぐの
> どっちが速い?

通信方式のことばかり気にしている人が多そうだが、実際に一番辛いのは、照会を受ける側であり、それを待つ側である。
照会を受ける側は、現在の処理を停止し、L1L2を走査(ヒットすれば更にそのキャッシュを読み出し)し返信しなければいけない。
これがAMDの回路構成だと多発するし、特にL2を512kとかに減らすと余計増えてしまう。
4コア同時に動き出したら、他の3コアから照会が発生するからL1L2を3回走査し返信する割り込みが常にあるってことになる。
そんな状況下で2スロットだと、他のコアは7つとなりもっと凄いことに・・・
クロスバーは決してその負担を減らしてはくれないよ。

AMDがFB-DIMMの消費電力の件で吹きまくってるFUDが粉砕されたす(笑)
http://pc.watch.impress.co.jp/docs/2006/0602/slide104.jpg
現実わ､Intelが公開したコレす。
http://www.principledtechnologies.com/clients/reports/Intel/WSPECint_rate_0506.pdf
　■構成
　　AMD: Opteron 285/2.6GHz x 2, 8GB Mem (PC3200)
　　Intel: Woodcrest/3.0GHz x 2, 8GB Mem (1GB FB-DIMM x 8)
　■システム全体の消費電力[W]
　　Application　　　　AMD　　　Intel
　　-----------------------------
　　Sunguard　　　　　　321　　　　280.1
　　BlackScholes　　　302.4　　　246.7
　　SPECjbb2005　　　318.3　　　276.0
　　SPECint_rate_2k　327.7　　　281.1
　　WebBench　　　　　332.1　　　275.0

Intelの資料間違えたす。
ftp://download.intel.com/intel/finance/presentations/PDF_Files/Skaugen_2006_06_09.pdf (P.18参照)

>>827
深深度パイプラインを高いクロック周波数で補うのはあまりにも効率が悪い

まで読んだ

>>827
>これがAMDの回路構成だと多発するし、特にL2を512kとかに減らすと余計増えてしまう。
なにこの妄想。
キャッシュを減らすと、逆に照会する確率が減るだろ。
キャッシュが多ければ多い程、照会が増える。

>>831
全然違う。
L1L2にヒットしない=自コアのキャッシュにないから他コアがキャッシュを保有しているかすら分からぬ状態。
よって、全ての他コアに照会パケットを発信し、返信があるまで待つことになる。

AMDの共有Ｌ３が実は大した効果が無いって話だが、例えばこれを例のZ-RAMで
8MBに増量した場合はどうでしょうか？

Z-RAMは基本的にDRAMだからレイテンシが大きいが、アクセス速度はSRAM並を
実現出来るらしいので、L3容量を大幅アップした効果が大きければ、Intelに
対して結構な優位になってくれると期待したいのだが。

>>829
p.21でしょ。

CPU Xeon 160W (80x2)　Opteron 190 (95x2)
mem　Xeon 75W以下　Opteron 36W以下
Chip Xeon 30W　Opteron 10W以下

total
4 DIMMでは8W程度
8 DIMMでは26W程度
Xeonのほうが多い。

FBDIMMのAMBは4,5-6.1Wだが、
最大1.2WのR-DIMMのPLLとregisterを使わないから
FBDIMMにすることによる増加は3.3-4.9Wだ。

http://pc.watch.impress.co.jp/docs/2006/0602/slide104.jpg
ftp://download.intel.com/intel/finance/presentations/PDF_Files/Skaugen_2006_06_09.pdf (P.21図）

　1DIMMあたりのおおまかな消費電力（AMD資料対INTEL資料）

AMD資料
FB-DIMM/DDR2　10.5W/4.5W

INTEL資料
FB-DIMM/DDR2　9.5W/4.5W

　AMDの仮定通りFB-DIMM16枚にするとIntelの主張でもメモリだけで150W（AMD:167W)。
CPUがクールになったと思ったら次はメモリか・・

>>832
(ﾟДﾟ)ﾊｧ?
だから、容量が多い方がそれをする確率が増えると言ってるのだが。大丈夫か？

Intel Woodcrest performance claim a fraud
http://sharikou.blogspot.com/2006/05/intel-woodcrest-performance-claim.html

Intel Woodcrest performance claim a fraud
Intel Woodcrest performance claim a fraud
Intel Woodcrest performance claim a fraud
　　　　　：
　　　　　：
　　　　　：
それがIntelクオリティ。

L1共有すればよくね？ｗｗｗｗ

むしろCell型のヘテロでいいや。
SRAM 1MBくらいのメモリ空間独立のコプロセッサ搭載。

FPGAタイプのコプロだといろいろ楽しそう。
デフォルトはSSE特化で、アプリで対応してれば再構築でアプリに特化。
とか・・・

>>833
Z-RAMの場合だと、5倍の密度だから2MBから一気に10MBに増えるね。
それとともに、L3へのアクセスレイテンシがかなり悪化する。
開発元は、Z-RAMを使ってL3キャッシュを作る場合、25MBを超えてくればZ-RAMのほうが有利になると言ってたと思う。

>>836
> だから、容量が多い方がそれをする確率が増えると言ってるのだが。大丈夫か？
君は逆のことを言ってる。
君は下記の通り、キャッシュを減らすと、ヒット率が減りその結果、他コアへの照会パケットを送出する件数が減ると言ってる。
自コアのL1L2キャッシュにヒットした場合、そのキャッシュが他コアと競合してても、してなくても照会パケットを送出する必要はない。
ヒットしなかったときは、必ず他コアに照会パケットを送出する必要がある。

>> キャッシュを減らすと、逆に照会する確率が減るだろ。
>> キャッシュが多ければ多い程、照会が増える。

>>838
L1を性能悪化することなく共有出来れば凄いけどね、でも現実には共有キャッシュにする場合、ものすごく性能悪化する。
L1はレジスタの次に高速な記憶エリアだから、共有化するような複雑化やそれに伴う大容量化を行うと速度が大きく落ちてしまう。

>>837
そのゴシップは以前にも読んだことがあるが、悪質なゴシップとして読み流すのが正しいようなことを誰かが言ってたように思う。
まともに取り扱うところは無さそうです。

個人のブログだしなｗｗｗ
俺のSSE4の記事は英語のWikipediaとかにリンクされてたりするが。

>>840
25MBだといくらZ-RAMでも、45nmプロセスでないとCPUコアへの登載は無理だろうなあ。

折角のトランジスタあたりの容量アップを、CPU性能アップに結び付けられないのは勿体無い。

でも確かに単独のCPUの場合は有利になる為に25MBが必要かもしれんが、マルチCPUの場合は
CPU間でのデータ転送が一番処理ネックになるだろうから、キャッシュの大容量化の性能への
貢献が、単独CPUに比べれば大きそうな気もするのだが。

> でも確かに単独のCPUの場合は有利になる為に25MBが必要かもしれんが、マルチCPUの場合は
> CPU間でのデータ転送が一番処理ネックになるだろうから、キャッシュの大容量化の性能への
> 貢献が、単独CPUに比べれば大きそうな気もするのだが。

AMD社のなんちゃってL3は、>>809にある通り、各コアと同期を取る機能を捨てている(コヒーレンシ制御に関係しない)から
その目的には使用できない。
(L1L2でミスヒットしたら各コアへの照会パケットが送信される)

通常だと、強大な共有L3コアを積み(Inclusiveタイプ)、L3でヒット率を高め、コヒーレンシ制御の負荷が最も大きい
ミスヒット時の照会パケットを減らし、共有キャッシュグループ間での照会パケットを無くす方向で改善する。

L3コア・・・>L3キャッシュ　(鬱鬱鬱鬱)

Pentium ProはL2だけが載ったコアがパッケージングされてたなｗｗ

>>844の捕捉
ミスヒットによる照会パケットを減らす目的に特化する場合、L3のアクセスレイテンシが悪化することを承知でCPUコアとは別コアにするケースが主流。
この場合、L3への更新は多少の遅延を認めた設計(L3への更新を待たずに次の処理へ・・・)となり、L3には各コアからの更新依頼(走査依頼含む)を
貯めて置くストリームを持つ(FIFO型のそれなりの件数を貯蔵するバッファ)。
このストリームによりL3の遅延更新が可能となる。