【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 17

FPGA、CPLDのスレです。

雑誌の付録にも付くようになり、その名を良く知られるようになりました。
20年も前からやっている超ベテランも、こないだから始めたビギナーも、
仲良く情報交換しましょう。

FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。

その他、FPGA関係の話題なら、何〜んでもどうぞ。
雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

さあ君も　レッツ F・P・G・A !!

Xilinx　http://japan.xilinx.com/
ALTERA　http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
Actel　 http://www.actel.com/intl/japan/


■前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 16
http://uni.2ch.net/test/read.cgi/denki/1319916945/

1お疲れさま

143 名前：774ワット発電中さん ：2012/04/18(水) 04:48:36.91 ID:3kjlPx7k
ARMﾕｰｻﾞってさ、
PICやAVRとかバカにしちゃうもんなの？
オイラ最先端高機能CPU使ってるし
低機能使う奴らとレベル違うしｳﾋｬｯ！

ここのスレ見てるとそんなオランウータンを垣間見るんだけどさ

他所のスレ荒らすなよ

ID:IHTtQxZe

何度やっても、電源容量の見積りは難しいね。
怖くて怖くて、ついつい大き目になる。

ゎをんら．．，ｊａKMn. らな

FPGAを勉強しようとしています。
一度も触ったことがない初心者ですが、何かいい書籍、サイトはありますでしょうか。
まずはインストールから小さな回路でのシミュレーションの仕方くらいまでがあれば、
と思うのですが。

色々調べていたらverilog HDLよりsystem verilogの方が表記が簡単で使いやすいということはわかったのですが、
専門的すぎて情報がほとんどなく、あったとしても数年前のもので操作方法が結構変わったりでほどんど探せませんでした。
以下、調べたものですが、古いのでシミュレーションまでいけませんでした。

ttp://monoist.atmarkit.co.jp/mn/kw/fpga_basic.html
ttp://d.hatena.ne.jp/ymlab/20100101

>>8
http://www.altera.co.jp/education/training/online/tra-online.html

最初からsystemverilog行くんじゃなくて情報が豊富なverilog HDLをかじった後にやったほうがいいと思うんだけどなぁ

VHDL...

VHDLはｵﾜｺﾝ

FPGAの主流はVHDLだよな。それも圧倒的に

そうなの？
個人的には文法が厳格で好きだったのだが、仕事では滅多に
VHDLって言われないね。
FPGAでももう長くやってないな。

Verilogに慣れちまうと、VHDLが一寸煩わしく思える。

emacs使ってるとvhdl-modeのほうが楽だったりする
使いたくないけどviならverilogのほうが楽だ

厳格だけど煩雑すぎて嫌われてるのがVHDL
ちょっとテキトーっぽい所があるのがVerilog

日本だとVerilogが人気、って感じだったけど、海外だと2プロセス法とか、
VHDLはこう書けみたいなパターンができつつある。

どっちかだけにしか対応してないツールもあったりするから、基本だけでいいから
両方ともおさえといたほうがベター。>>8 の人は、どっちからでもいいと思うけど。

シミュレータが手頃そうなの、とかいう選択でもいいかな。

そういや、今時はフリーのSim環境が結構あるから家で遊ぶとかも
出来るんだよね。
フリーじゃなくても、二、三万出せば十分仕事に使えるシミュレータが
入手できるんだから世の中変わったよな。

シミュレータもだけど評価ボードになるものが安く手に入るようになったよな
JTAGケーブル持って無くてもとりあえず困らんのも多くなったし

Alteraなら
http://www.terasic.com.tw/cgi-bin/page/archive.pl?No=593
http://optimize.ath.cx/cusb_fx2/
http://optimize.ath.cx/max2/

Xilinxなら
http://akizukidenshi.com/catalog/g/gM-05113/

・・・ステマじゃないよｗ

>>18を買って何をしている・何をしようとしている?
LEDチカチカするために買っているのか

LEDチカチカなんて初心者。
普通は、ストップウォッチか時計、ピンボールゲームかな。

>>20
フルカラーLEDの8ｘ8ｘ8キューブのグラデーション出来るの？

CPLDを使おうとしています。
spartanII/IIIは、以前使ったことがありますが、CPLDは初めてです。
以前FPGAにしたのは、内部メモリが多く必要だったからです。

今回は、簡単な回路なのと、IOの数が500近くあるので、チェーンで複数個
使わないといけないこともあって、外部メモリのないCPLDを使おうと思いました。
以前チェーンでFPGA使ったら、コンフィグメモリに苦しんだんです。

MAXIIかcoolRunnnerで、1万円以下くらいで手に入る評価ボードはないでしょうか？

alteraのも、xilinxのも、純正の開発キットはすでに入手が難しいようなのです。
少し前は雑誌の付録やマルツで、普通に買えたのに。

連休前にHDLまで手をつけたいので、できれば国内の通販がいいです。
degi-keyも使ってますが、今頼んでも連休前がいいところみたいだし。

3つ前のレスで、カメレオンさんで出てることを発見しました。すみません。
あそこのez-usbキットやロジアナキット使ってるのに、気がつきませんでした。

coolrunnerのキットもご存知でしたら、よろしくお願いします。
ISEはなんとかなるのですが、今からquartusII覚えるのも辛そう。

>>9-16

ご意見ありがとうございます。
まずはアルテラのトレーニングを見ようと思います。
system verilogはネット検索してもあんまり出てこなかったんで、
やはりまだメジャーではないんですね。
verilogHDLから始めてみたいと思います。

ちなみに書籍でオススメなどありますでしょうか

>>25
オンライン・トレーニング> Quartus II による SystemVerilog のサポート
http://www.altera.co.jp/education/training/online/ol_q2_system_verilog.html

入門verilog HDL記述

>>25
VHDLじゃないのか

verilog の begin/end って、対応する相手を探すっていう機能を
持ったエディタはあるのか？
（）や { } の対応先に飛ぶと言うエディタはあるが。

秀丸マクロでbeginとendの個数をカウントアップ&ダウンして
該当箇所に飛ぶようなルーチンを組んでみるとか。できるかどうか不明(無責任でスマソ)

自分では確認していないけれど、Notepad++ はverilogにも対応しているらしいよ。
http://ja.wikipedia.org/wiki/Notepad%2B%2B

VHDL使ってるけど、
エディタにそんなに機能欲しいかね。
recordのメンバがC++のエディタ並みに補完できればうれしいけど、
さすがにそれは期待できないし。
強調表示ぐらいあれば十分かなと。

ソフトと違ってハードだとネストは深く書かないですしね。

FPGAメーカーのIDEのエディタって使わないで、俺好きエディタ派が多いのか?
>>30
技術者なら、必要と思うのはエディタのマクロを使って実現しようとしないとな
それすらしないないようじゃ、ゆとり・ドカタだよな。日本に技術者少なくなったからな

QuartusIIは補完してくれるようになったね、いつからだろ

>>33
どちらもソフトだよ

ネストが深くても浅くても、ちゃんとインデントしていれば、
begin end の不整合はスグにわかるよ。

always @ (・・・・) begin
　　if( ・・・・ ) begin

　　end else if(・・・・) begin

　　end
end
という具合に、begoは条件()の行末に書けばね

begoってなんだよｗｗｗｗｗ
日本語おかしいなこいつ

Xiから新ツールの案内キタが、なんて読むんだ？
びばど？

ベゴ

ペコッ

パコッ

>>38
かっこよくバイベイドュ　デサイン　スイートか
SystemVerilogはサポートする気ないがSystemCはサポートするのか
XiユーザーC++勉強しないと駄目だな

はぁ？
オブジェクト指向じゃないし、記述が極端に制限されるし、
ろくに合成できないし、システムＣとかだめだろ。

>>43
どこのツールを使っているんだ？

ISE12.4でSpartan3でblockRAMをsimple Dual-port RAM で使って
dinA に 0x80のビットが常に 1のデータを入れると enaB を寝ゲートしても
doutB から 0x80が漏れてるような感じなんだがそんな感じですか？

いや、よっぱらっているので無視してください。

＃論理圧縮されてRAMを通ってないのか・・・。

教えてください。

電源on→FPGAcore→AUX→VccIO→reset信号発行→通常運転
という順序でFPGAを起動したいです。

したらいいじゃないですか？

したらいいですね

質問者は、途中で寝てしまったのか？

そうですか。>>46

次の患者さーん

どうすれば実現できますか

制御するFPGAを作る

FPGAcoreって何を意味しているのだろう。
普通にFPGAと考えていいのかな。
最初に電源が入るのがFPGAならその後の電源の制御など、
いかようにも可能で、「そう作れば？」って回答になるのも仕方ないよなぁ。

四則演算知らない人から、
中学の数学の問題を質問してきても返答に困るのと同じ。

FPGAの基本的な使い方、電源周りの回路の勉強あたりから、
順に始めるしかないとおもうよ。

>>53
FPGA使ったことあるの？
普通に考えりゃコア電源のことだろ。

>>54
>FPGA使ったことあるの？
ワロタよ。そう思うよな
>>53はAUX、VccIOは何用電源って思ってるんだろ

>>52
CPLDで勘弁してやろうよ

タイトルの4社は性能順なの？

売り上げ順なんじゃね？

そうなんだ
皆さんのｵﾇﾇﾒは？

XかA。どっちでもいいんじゃない？

>>46
最近のデバイスは電源投入順序は気にしなくても大丈夫みたいだけど
DC-DCとか使っているならENABLE入力のあるもの使えば良い。

GWの暇つぶし用として秋月に行って↓のCPLDを買おうと思ったら売り切れだったorz
http://akizukidenshi.com/catalog/g/gI-05564/

店の人に「売れてるんですか?」と聞いたら「結構出てますよ」との事。
いったいどこの国の誰がこんなものを売り切れになるまで買うんだよ・・・(´・ω・｀)

>62 木曜に秋葉行った時には既に売り切れてたな。
昨日八潮に行ったけどそっちは奥にはまだあった(表には出てない)。
9572も八潮だとひっそりと置いてあったりする。

>>63 情報ｻﾝｸｽ。今日行ったのは八潮です。

奥も見てもらったけど無かった、という事はやっぱり売れてるのか・・・
表だと変換基板がある棚の裏の棚にあるらしいんだけど当然ながらそっちも無し。

予定では連休明けには入荷らしい。

9572とか9536程度でも使い道色々あるし。
っていうかcoolrunner2だと小規模でも3.3V単一じゃなくて2電源になるから使いづらいよ…orz

４つ以外のFPGAベンダーも入れてやれよ。

ここなんて結構有名のはずなのだが。
http://www.achronix.com/

Xilinx用ライターの安価なものとして、JTAG HS1 が出ているけれど、XC95はサポート外だったな。

消費電力も大きいし積極的には選ばないかも。

>>62
自分はノコノコ買いに行っといて「誰がこんなもん買うんだ」なんて
言うのは馬鹿の極みだと思うぞ。自分だけは特別だとでも思ってんの？
お前みたいなのが大勢いるからその商品を扱う事が商売になるんでしょ。

お約束に全力でツッコミを入れるのは様式美だな

お約束とか、もうそういうつまんない事流行ってないから

未だにCPLDとFPGAの違いがわからないんだ
回路情報が揮発不揮発ってのは本質的な部分じゃないんだろうし
CPLDのデッカイのがFPGAってくらいの認識しかない
誰か教えて

CPLD　ロジックデバイス
FPGA　ゲートアレイ
なんか大きく違うな

AlteraのあれはFPGA。
XilinxのはCPLD。
かな？

大きさと、不揮発かの違い、あと価格

結局違いは無くて、CPLDをデカくしたのがFPGAっていう当初の認識のままでええんか？

>>75
最近は各社そんな感じ。
ちょっと前まではマクロセル構造なのがCPLDで
LUT構造なのがFPGAのはずだったんだが…。

こまけーことは気にすんな

>>76
CISC/RISCみたいに、だんだん境界があいまいになってきて
今やそんな違いナンセンスだよって感じか　ｻﾝｸｽ

元々は、16V8とかのSPLDを沢山載せた発展系って意味でCPLD(複合型PL(ry

なんて昔話は出来るけど、今は>>75でヨクネ…

君もFPGAますたぁ（神）になって本を書こうね

LatticeのMachXOなんかは、FPGAとCPLDの両方に分類されてる
規模・中身はFPGAだけど、不揮発だからCPLDという主張？

Spartan-3ANのこともたまには思い出してあげてください。

そんなんあったっけ？

コンフィグROM内蔵で、良かったよね

>81
MACH-XO2では完全にFPGAと化してるな。
PLL、RAM内蔵で、どこにFPGAと差があるのかと。

>82
3ANはかなり特殊だったなぁ。
PROMチップを物理的に上に乗っけてるんだもの。
使い易かったけど。

3.3V単一電源で、configROM内蔵、
そう、まるでPICのようなFPGA

出ないかな　→　Xilinxぅ

>>81
LatticeだからCPLDなんだと思うw
Machは元AMDの系列だけどCPLDだった訳だしww

>>86
単一電源じゃないけど、それこそ Spartan3AN じゃダメなの？
なら、XC72xxXL でガマン。

Spa3ANはパッケージのバリエーションが全然無くって使いにくいんだよね
もったいない

DIP が欲しいってかぁ？

BGA とかいらないよね。

DIPなんていらないけど、
ぱっと使えるのがQFP-144だけX3S50ANだけってのがね。
後続が出てくる気配もないし、もうLattice XO2やXP2に浮気するんだ…。

>86
XO2なら単一電源で使える。

秋月で売ってるSpartan6評価ボードは
このスレ的にどうなの

それを扱えるようなスキルのある奴がスレにはいないじゃない
このスレ連中にはその秋月Spartan6自体が猫に小判じゃないかな
そのFPGAマイコンを使いこなせるだけのソフトの能力あるHDLドカタ、
このスレにいるとは思えない

質問があります。教えてください。

FPGAの起動とリセットについてです。
FPGAの起動には、
1) FPGAのコア電圧
2) FPGAのAUX電圧
3) FPGAのVccIO電圧
4) Config Done
5) FPGA RESET 信号(FPGAの通常I/Oポートから入力)
6) 運転
という6つの要素があると思います。
この投入順序というか、確立順序も、上記の番号の順になる必要があると考えていますが、
この考えは正しいでしょうか?

するとここでまた疑問が出てきます。
もしRESET ICが減電圧を検知したときのRESETは、どの番号から行うべきでしょうか。
1)から始めるとなると、電源を断させなければなりません。
つまりDC/DCコンバータを一旦OFFしないといけません。
こういうものなのでしょうか?
4)〜ではまずいのでしょうか?

>>94
正確に言うと、3と4の間にコンフィグ開始用の信号朝ーとがあって、それをアサートしてやれば
コンフィグし直せる。電源断は不要。
Stratixだと、nConfigっていう信号だけど、他のはわからん。でも対応するものが必ずあるはず。

>>95
ありがとうございます。
確かにありますね、configを開始させる信号。

書き込んでから考えていたのですが、
RESETが働く時は、Vcc3.3Vが、
a) Vthを少し(例えば2.8V)切って、スグに復帰する場合と
b) 0Vまで落ちるような大きくダウンしたとき
があると思います。
もし、a) ならnConfigをアサートするだで良いですが、
b)なら、電源が確立した後にnConfigがHに戻る必要があると思います。
電源断の深さが、a)かb)かを判定する回路が必要になると思いますが、
その点は、どのようにすべきなのでしょうか。
毎回b)を実行れば良いとは思いますが「正しいやり方」が知りたいです。

そもそも瞬低しないのが正しいやり方。

>>97
ありがとうございます。

すると、
電源on/offのときを考慮すればよくて、
通常運転時の瞬低(瞬間低下)は考えなくて良い、
ということでしょうか。

でも、何某かのノイズが電源に乗って、RESET ICが検出してしまうということは
実際に起こりえると思いますが、どうなのでしょうか?

それは、電源周りの設計とかノイズ耐性とかの話でしょ？
システム設計する人が考えないと。

そもそも、動作中にリセットかかっても大丈夫なの？
コンフィグは秒単位で時間かかるよ。

>>99
システム設計する人が質問してるんでしょ

それだったら>>94の
1) FPGAのコア電圧
2) FPGAのAUX電圧
3) FPGAのVccIO電圧
で、
ノイズで1)だけ・2)だけ瞬低したらどうかを考えろってことだな
3)を監視してるだけじゃマズくね

データシートも読まずに茶々入れてみるよーｗ

電源にノイズが乗る設計自体おかしい。

FPGAはSRAM構造なので、電源異常になったら中途半端に忘れる可能性あるだろ？
だったらリセットICで初めからコンフィグさせて正常動作に戻すのが正解じゃないのか。

頻繁に再コンフィグされるようなら電源周りの設計不良としか言いようが無い。

>>102
>電源にノイズが乗る設計自体おかしい。
だからといって、無防備で良いということもないだろう。
もし電源にノイズが乗っても、問題ないように、安全な処置をするように
設計するのが、うまい設計。

>>101
>ノイズで1)だけ・2)だけ瞬低したらどうかを考えろってことだな
マイクロチップの3端子レギュレータには、前段のPower-OKをもらわないと自分自身が出力できない、という3端子レギュレータがあったと思う。
それでカスケードにして電源を作成すればどうかな。

そこで、CPLD ですよ。

＞もし電源にノイズが乗っても、問題ないように、安全な処置をするように
＞設計するのが、うまい設計。

そんな配慮してる基板なんて見た事ないですな。
参考にどこの会社のボードがそうなっているか教えて下さい。

>>105
>>103の設計のはそうなってるんだよ
>参考にどこの会社のボードがそうなっているか教えて下さい。
そんなこと聞くより、うまい設計をどう実現するか>>103に聞いたほうが良いよ
>>103
どう設計するんだ?

ノイズ問題放置でいいわけないだろ
何を言ってるんだ？お前らの持ってるスマホでもパソコンでもいいから開けてみてみろよ

おっと、対策だったな
現実的路線で行ったら、ちゃんとコンフィグされているか確認できる回路を
入れておいて定期的にソフト的に確認するようにするのが妥当だろう
理由はわからずとも、FPGAがぶっ飛んでいるようなら再コンフィグするような
仕組みを入れておくのは当然だと思うけどな

>>108
>ちゃんとコンフィグされているか確認できる回路を
>入れておいて定期的にソフト的に確認する
具体的にどう実現する？　具体的回路、ソフトを頼む

そんなもん物によりけりだろ、どこまで知りたがってんねん
具体的回路とかソフトとかシステムにもよるし、自分で考えろアホ

>>110
おまえが今使っているので良いよ

>>111
それは無理だわ、趣味でやってるわけじゃないし
でも簡単に言うと、マイコンのメモリインターフェースとFPGAが繋がっていて
FPGAにはインクリメントするレジスタを実装
マイコンは定期的にそのレジスタを読みだしておく
同時に瞬断用のリセットＩＣはマイコンの外部割り込み端子に接続しておく
これでいいだろ、もう終わりな

そんなんで良いんかよ

コンフィグが異常になった時のFPGAってどうなるんだろな
異常な時にマイコンが読みに行くとどんなことがマイコンに伝わるんだろ
マイコンが繋がっているIOがZ,H,Lのどれかに固定になっている？
IOはちゃんと活きているが内部レジスタの値が異常?
一部だけ異常になることないのかな

コンフィグレーション中ならFPGAが自分でCRCを計算してるでしょ。
失敗したらエラー返すんだから、リトライするか別イメージを読ませるかは設計しだい。

コンフィグレーション後に変化してしまったら、まさに変化した状態で動作しつづけるよ。
FPGA Editorの画面を見ればどうなるか雰囲気は分かるはず。
ttp://forums.xilinx.com/xlnx/attachments/xlnx/Virtex/5958/1/fpga%20editor.png

これの対策が必要なら3重化して多数決。

電源監視機能付きリセットICじゃいかんのか？

>>116　駄目みたい
>>108はおそらく
瞬断用だけじゃなく、SRAMベースのFPGAはソフトエラー生じる可能性あるから
突然コンフィグが一部正しくない状態になるなる可能性ある。
そこで全て正しくコンフィグされているか確認できる回路を
入れておいて定期的にソフト的に確認しろといっているんだと思う。
で、どう実現しているは詳しくは言えないと
お前らはどう実現しているか興味がないか?　
わからんけど、コンフィグ時のコンフィグ失敗を検出するFPGA内臓回路をうまい具合に使ってるのかな
参考
http://www.latticesemi.com/documents/JUG09_001_v11_ECP3_SEDC.pdf

何にしろ、動作中にはコンフィグデータの読み書きできないんだから
そんなの考えても仕方ないだろ。

意図した動作をするかどうかのテストを定期的にやるのかね？

宇宙用とかならやっていそうな気がするが。

めざにゅ〜記念
ttp://ana.uploda.tv/jlab-maru/s/maru1336507321337.jpg
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ttp://ana.uploda.tv/jlab-maru/s/maru1336507357694.jpg
コミュ障のひとが出てたぬ

>>120 消えろゴミ屑

>>112
そんなもの気休めにしかならないだろうｗ

>>117
だから、電源監視とウォッチドッグつきのリセットICでいいじゃんか？
CRCでも取って、外付けのデコーダ経由で定期的に叩けば済むだろ？

ID:6Mowb+i2　荒らし報告するっから。
これだけクズを貼りまくったら間違いなくアク禁だわ。

>>123
CRC計算させるときはFPGA止めるの？
もう一度書くほうが早くね？

AlteraならCRC機能内蔵してるな。
使ったことないけど。

Virtex-5も無かったっけな？知らんけどｗ
ActelならステートマシンもECC付きで合成できて、
ステートが吹き飛ばないように出来るとかなんとか。

＞意図した動作をするかどうかのテスト
パリティ,ECC → 結局ところ対象と同じものが必要 → 二重化比較 → どちらが正しいか分からない → 三重化多数決。
論理レジスタ・論理モジュール・チップ・配線・基板・装置。
どのレベル・どの単位でやるかは物によるけど。

飛行制御装置や慣性航法装置とかは止められないから三重多数決だよね。
衛星は重量制限あるから正・副かな？

駄目になった子は電源入れ直し。
良いデバイスに慣らされてみんな忘れがちの気がするけど、
リセットはラッチアップに効果無いよ。

三重系みたいなゴツいやりかたじゃなくても、
たとえばパリティを含めて計算とか。

ISEが14.1が出たね.とりあえずダウンロード中

プランアヘッドにモデルシムが統合され

今年はVivadoがでるんだよな
VivadoでたらISEはどうなるんだ?
ISEはバージョンアップしなくなるのかな

>>127
＞リセットはラッチアップに効果無いよ。
リセットICのトリガで、電源ICのEnableをオフにするだけでしょ？

Vivadoって、なんて読むの?　Xilinxのページ、どこにも載ってない。

Vivado
・バイバドー
・ビバドー
・バイブアドー
・ヴィバッド
・ビブアドー　　　Arduinoと同じで、よくわからん　　

>>132
釣りか？
瞬停したらたら、そのままオフになる電源が出来そうだが
っていうか、起動させるのが、難しそうな電源だなｗ

電源系統を別に持つかコンデンサーの残存電力でも行けるんじゃね？

>>133
バイバドー

http://www.youtube.com/watch?v=H6W4HKbjnaQ
ヴィヴァード？に聞こえる…　自分の耳が悪いだけかもしれないけどw

Viは発音しなくてvado(バドー)だけ言っているような

百度のことか？

なるほどお、バイドゥね。

ISE12.4で、条件判断で、上位ビットを無視するつもりで
　(some_bit_pattern == 12'bxxxx_0000_0000)
って書いたら「こんなん常に偽だ」っていうんだけど
オレの頭が悪いのかな？
=== でも同じだった。
あと「シミュレータの扱いと違うかもよ」とかも言ってたな。

>>141
verilog で、が抜けてました。

>>141-142
スレ違いっぽいけどまあいいや。ISEの特定バージョンによる変な挙動がないとすれば

・合成でxを含む比較をしたい
　→==や===では無理。素直に0か1のbitだけ比較するなり、casexにするなり・・・

・シミュレーションでxを含む比較をしたい
　→===なら可能。==でやると無条件にfalse扱いになる。

>>141
>オレの頭が悪いのかな？
頭悪いからやろうとしていることが出来ないだよ

12'bxxxx_0000_0000のxのところにはverilogではどんな値が来るんだ?
で、上位ビット(MSBから連続)を無視するのに
(some_bit_pattern == 12'xxxx_0000_0000)
って発想、中学生でもしないじゃ。
下位ビットだけの比較で不充分なのか？

いつも思うんだけどさぁ、
何でVerilogの言語仕様書とか読まないの？

組み込み屋は、ベンダのCコンパイラがいつまでたっても標準に準拠しないので、
標準というものがこの世に存在する、と認識できないように洗脳されちゃったんだよ。
察してやってくれ。

IEEEの言語仕様書の仕様書もっている？
JISもHDL言語の規格書あるんだっけ？

IEEE1364-2001 ならたくさん落ちてるから読んだ方がいいよ。

＞IEEE1364-2001 ならたくさん落ちてるから
＞IEEE1364-2001 ならたくさん落ちてるから
＞IEEE1364-2001 ならたくさん落ちてるから

数百ドルぐらい払えよ(´・ω・｀)

おいおい、会社で違法ダウンロードしたのを使っているのかよ
さすがドカタ産業のドカタ会社のドカタ
当然ドカタ会社じゃソフトも違法なのを使ってるんだろう

親類に大学生ぐらいいるだろ
そいつに頼んでダウンしてもらえ、タダだしな

今FPGAを勉強しているところなのですが、いくつか質問があります。

�@実際の仕事の流れとしては下記のような感じでしょうか？

�A「仕様書」は先方より大まかな条件を聞いて自分で作成するのでしょうか？

�B「回路図を設計」は今まで回路設計の経験が無いのでイメージがわかないですが、
プログラム経験はあるので、仕様書を見てだいたいの動作はプログラムできます。
「回路図の設計」は出来ないといけないのでしょうか？

仕様書
↓
回路図を設計
↓
verilogHDL or VHDLでコード設計
↓
RTLシミュレーション
↓
実機書き込み

以上、素人ですみませんが、ご意見頂きたいです。

一人で仕上げるなら好きにすればよろし。

FPGAにはFPGAなりの癖があるので、論理回路の基礎＋αを押さえておかないとダメ。
ハードウェア記述言語は、見た目は似ていてもプログラミング言語じゃないから、
ということにも注意。

picスレでfpgaでcpu作れるぞって知ってここ来たけど、
結構敷居は高いんだな。仕様書見るだけでも金かかるのか。
まあ業務ユーザ限定で、個人趣味なんて想定してないだけだろうけど。

ビット数と、aluの個数指定と、パイプラインキャッシュの量あたりをポチポチ入力するだけで馬鹿でもcpu作れる生成スクリプトとか有ったらいいのにとか思ったw

>>152
回路図で設計するならHDLはいらないだろ
HDLで書くならどんな回路になるかイメージできないとダメ。

>>155
アルテラのNIOSなら、ポチポチで作れるぞ。
けど、カスタマイズできるのは、UARTの数とか、DRAMコントローラの有無とかだな。
キャッシュもいじれるが、無料版のQuartusじゃ、使えなかった記憶。
ソフトの開発環境もタダだから、別に個人の趣味で使っても問題ない。

♪ High Low High Low 声をそろえ
半田で楽しく いざ High Low High Low
High Low High Low ほがらかに
楽しくショートだ いざ High Low ♪

>>155
別に敷居は高くないだろう、フリーのソースも転がってるし、
適当にカスタマイズして動かせばいい。

>>155
Cでオブジェクトコード（機械語）のインタプリタを作って、
Handel-Cあたりにかかるように少し手を入れて、
HDL生成させて論理合成かけたら、本当にCPUが出来た
という経験はあるけどね。

>>160
確かに、つまるところ、CPUはハードウェアインタプリタだもんね。。

結局、開発リソースとパフォーマンスの兼ね合い。

今日、Spartan6 LX45の評価ボードを、海外ネットで注文した。送料込みで3万円。
基板上には、SW4個、LED4個意外は、何も付いていない。超シンプルなボード。
ただし、I/Oだけは180本も出ている。

今まで、いろんな評価ボードを買ったけど、結局、ゴチョゴチョ付き過ぎで、
I/Oが足らないことが多かった。
特にAD, DAを複数積んで、LVDSでアクセスしようとすると、とたんにダメ。
・なるべく同一バンクだけで取りたい。
・なるべくパターン長が同じになっていて欲しい。
などなどを考えると、結局I/Oがたくさん外に出ているほうが良いことがわかった。

FMCコネクタもHSMCコネクタも、一般的ではないので、ちょっと実験したいときには面倒だし。

みなさんは、どうしてますか?

>>163

興味があるんだけど、もう少し情報をもらえない？
I/O数は魅力だけど、DRAMぐらいは付いていて欲しい...。

>FMCコネクタもHSMCコネクタも、一般的ではないので、ちょっと実験したいときには面倒だし。

僕も個人ではコネクタの入手が難しそうなので、FMCやらHSMC付きのボードは
まだ買ったことがない。他の人はどうしてるのかな。

>>164
HSMCは、その驚異的なピン配に驚いて以来、サードパーティー製の
0.5mm→2.54mmピッチのライザーカードを使うようにしている。

メモリも積んでると思うよ。
On board DDR2 memory: 64Mx16 ( 128 Mbytes)

メザニンコネクタは真ん中のGND部分が
半田付け（手付け）できないから無理ゲーすぐる。

あんなコネクタにせないかんの?　と、小一時間問い詰めたい。

「誰が　あんなコネクタを考えただ。
　半田付けが　どえらい、やりのくいでかんわ」と西区の実装屋が言っとった。

XilinxのISE13.4のPlanAhead上で動いてたmicroblaze　mcsのmicroblaze_mcs_setup.tclが
14.1で動かなくなってた　windowsの環境依存かも知れないど

tclを調べて見たら　planAheadの文字列を検索しているところがうまく判定できてなかったみたい。
PlanAhead と　直したら動いたのでPが大文字が正解だった。　

ここはお前の日記帳なんだ
もっと色々書いてけ、なっ！

HDLのスレから誘導されてきました。

教えてください。

画像のフレームレートを変換する場合、画像メモリは、何ページ持つのでしょうか?

例えば、フレームレートがピッタリの整数倍なら、A, Bの2ページでなんとかなるように思います。
しかし、レートが異なると、読み手の垂直同期で他方に切り替えようとしても、
相手ページは現在書き込み真っ盛りです。

ところが3ページあると、C読み出し終了したとき、Aが書き込み中ならBに切替え、
書き込みは、残ったAとCを交代で書き込めます。

まるで画面ページのFIFOみたいなことをすれば良いのでは?　と思っています。

この考えは間違っているでしょうか?　

アナログテレビ放送がインターレースしていたことを思えば、フレーム
の途中から次のフレームの絵に切り替わってもたいした被害は無いから
２フレーム持って、書き込み側の１フレームが終わったら「新しいフレーム
データだよん」と切り替えてしまえば良い。

どうせ、２ちゃんで仕事の話する馬鹿はいないだろうし、アマチュア工作
のレベルならこれで充分

ページの切り替えを書き込み終了時にすればよいだけなので
例えば24fpsを30fpsに変換するのであれば
30/24=1.25の小数点以下を切り上げて2ページあれば十分　と思う。

ついでに言えば、デュアルポートRAMのように両方のポートからの同時
アクセスを捌けるならば、フレームバッファを１面だけにして、
切替を省略したってかまわん。

>>173
それは危険。
上半分は前フレーム、下半分は後フレーム
と分離する可能性がある。

>>163
>>164

Spartan6を一年くらい使ってますけど,東京エレクトロンデバイスからFMCのLPCを
普通にピンヘッダに変換するボードが売られてますよ.
Xilinxのほうのアクセサリの場所にものってたような？

>>174
別にいいのよ。どうせ１フレーム違っていてもわかりゃしない。
（むろん、書き込み側のフレームレートに目が追従しきれんという前提で）

みなさんありがとうございます。
なるほど、見て分からなければ、というのも一理ありますね。
勉強になりました。

本来はこうすべきだ、という意味では、>>170の考え方で合っているのでしょうか?

>>177
フレーム単位で綺麗に切り替えようとすれば、どうしたって無理。
書き込み側が早い場合には、何フレームバッファがあろうとも、
結局書き込み側が追いついてしまうから、同一フレームへの書き込みを
始めるしかない。
書き込み側が遅い場合には、どれだけ先に詰め込んであったとしても
結局バッファが空になってしまうから、読み出し側は同じフレームを
再読み込みすることになる。

>>177
間違ってる

>>177
俺、映像のこと分からんが、
FPGAのスレで映像処理の事を聞いている奴の考えたこと
って間違っているだろなと思う。
なんでHDL、FPGAスレで映像処理のこと聞くんだ?

>>175

164です。情報どうも。

これの存在自体は知ってるけど、問合せないと価格が分からないなという
とこまでで、それ以上は追っかけてないです。今のところ、FMC付きのボードを
急いで買う予定がないので。

今持っているのは XilinxがSpartan3世代と6世代のもの、
AlteraがCyclone2世代の評価ボードなのですが、これらで自分がやりたいことの
限界に来たときに、より新しい世代のデバイスでI/Oの多いものを
購入することになりそうです。今持ってるボードの一番の不満がI/O数なので。

>>178
ありがとうございます。
言われてみると、その通りですね。
フレームの間引きまたは繰り返し無しには、絶対不可能ですね。
ありがとうございます。

可能な限り送出して、
　　・足らなくなったら、直前の画をもう一度送出。
　　・余ったら、間引いて送出。
そう考えたら疑問も解けました。
ありがとうございます。

>>180
では、いったいどこで聞けばよいのですか?

>>181
僕は、XilinxのSp3DSPのボード(Digilent製) を使っています。
I/Oが全部HSMCに行っているのを最初に見たとき「窓から捨てたろか、このボード」と
思いましたが、そのHSMCコネクタを2つとも剥がして使っています。
中心にGNDが通っていて、LVのペアも隣同士で、いい感じです。

また、FMCボードは、某社の高いのを買わなくても、
FMC - LPC Prototype Module
Be the first to review this product
Availability: Accepting Backorders.
$139.00
FMC LPC Prototyping Module
Access to all 68 LA Bank pins 20x66 .1" hole matrix. I2C EEPROM Footprint
など、通販で買えます。
それでも高いので、1枚買って使い回すのが良いと思います。

若者の東京エレクトロンデバイス離れ

だって、何もかもが高いんだもの。

2枚セットで29800円だった気がする

東京エレクトロンという名前に惹かれ、世間知らずの若者が、関連子会社
には派遣として集まっていたりするのかも。

というか、きょうびの大学生は理系でも東京エレクトロンを知らないとか？

>>186
>関連子会社には派遣として集まっていたりするのかも。
文章の意味がわからない。
TED(東京エレクトロンデバイス)には、派遣ばかりだということ?
どこからどこに派遣されているの?

ちと古い記事だが...

東京エレクトロン　３００人削減
ttp://www.47news.jp/news/2009/01/post_20090130172932.html
> 半導体・液晶製造装置メーカーの東京エレクトロンＡＴ（韮崎市藤井町
> 北下条）が、県内で働く派遣社員約３００人を３月末までに削減する
> ことが２９日分かった。景気後退による県内の人員削減としてはこれまで
> で最大規模。

今は、東京エレクトロンの若者(使用済み)離れかな？

>>169
書いたらいけないのか
いいのかどっちなんだか

ISE12.4でverilogで書いてるんだけど、プロジェクトで指定する
ターゲットチップとかがなんらかのマクロに定義されてifdefで
書き分けできる、とかないのかな？

趣味でやってるだけなんだけど、基板にBGAパッケージのIC乗せたいときってどうしたらいいんだ？

一枚でもそういうSMDの実装やってくれるところってある？

表面実装はメタルマスクが要るから
1枚だけの実装だとかなり割高になる。

P板てきとー見積もりで
実装費用1万円＋メタルマスク3万円って所かな。
ttp://www.p-ban.com/

>>191
量産しないならヒートガンで…

>>191
オーブントースターをリフロー炉に改造する記事がトランジスタ技術に載った事がw

ヒートガンでも出来るらしいが、慣れないと難しいらしい。

そっかー。一枚だけの予定だしメタルマスク作るのはコスト掛かりすぎになるな…

オーブントースターをリフロー炉にする方向で考えてみる。クリームはんだ手にはいるのかな…？

リフローもどきならホットプレートの方が安定してできると聞いたぞ。

しかしメタルマスクなしでどうやってクリームハンダを塗るんだ？

注射器で

文字通り半田を盛るのかｗ

いますこし調べたらステンレスのマスクじゃなくてカプトンフィルムでマスク作ってくれるところが送料込みで$40位だった…

試してみたいけどその前にクリームはんだの購入先を見つけないといけないことに気づいた

そういやサンハヤトのクリーム半田ってまだ売ってるのかな？
昔は千石で買えたけど・・・

と、完全にスレ違いの話を思い出してみる

よし、シルクスクリーンで頑張って塗れ

>>199
半田が見えてないのにどうやってうまく半田付けできたか確認するんだ
あるところは付きあるところは付いてないになる可能性大だろ

テスターで導通チェックしる！

>>201
プリントゴッコだな

このホットプレートだ、214人も参考にしてるぞ。2000円ぽっきりだ。
http://www.amazon.co.jp/review/R225VBUFWBO8TC

　カスタマーレビュー

　232 人中、214人の方が、｢このレビューが参考になった｣と投票しています。
　5つ星のうち 4.0 リフローはんだづけに最適, 2011/11/18
　By @ssci
　レビュー対象商品: 山善(YAMAZEN) ホットプレート ブラウン HG-1200(T) (ホーム&キッチン)

　リフローはんだづけに最適です。
　＜以下略＞

>>200
表面実装部品取り付けキットに付属してるやつかと思ったが
　http://www.sunhayato.co.jp/products/details.php?u=806&id=02043
個別でも売ってるみたいね、BGAには使うなって書いてあるけど。
　http://www.sunhayato.co.jp/products/details.php?u=807&id=02043

はんだフラッシュ基板だったら、フラックス塗ってBGA部品置くだけじゃだめかな？
クリームはんだはハードルが高い。

開発ツールはボロボロなのに、合成した結果が間違った動作をしたことはない(合成ツールが内部エラーで落ちることはある)。なんで？不思議。

>>207
どこのツールかぐらい書かないと。

一般論として、コア開発チームと周辺開発チームで技倆が違い過ぎるってことは
たまに起きると思う。

チームが違うどころか作ってる会社が違ったりするでしょ
Aは知らんけど、XとLは他社の合成エンジンじゃなかったっけ？
ログの出方が似てたような。

なんでこのジャンルの素子って日本勢は存在感ないの？
得意そうなのに

>>211
某社「選択と集中でASICに賭けまつ」
他社「漏れも」「漏れも」「漏れも」

>>211
品質保証が大変だから、社内の品質保証基準を満足させるのは大変だからね。
ある程度不良があるのは覚悟で突っ走れるところでないとね。

でも、FPGAの論理合成ツールのエンジン部分は実は日本製だったりするとか。

大昔にロームだかでFPGAかCPLDやってたと思うけど、特許庁の資料見ると無いから覚え違いかな。
http://www.jpo.go.jp/shiryou/pdf/gidou-houkoku/pld.pdf

本当に自分でリフロー出来るのかと台所でしてたら
かーちゃんが泣き崩れた(´・ω・`)

>>213
FPGAだけじゃなくICなんかのツールの重要部分は実は日本製
日本しか出来ないんだよ。きっと

そんな話聞いたことないわ
具体的にどこ？

この業界で転職するにはどうしたらいいんだろう・・・・

VHDLで転職したら、verilog書くようになって、気がついたらアセンブラ書いてる・・・・・

日本て単純なメモリでも負けたし、こういう新しい発想のロジックICもサッパリだよな。
80年代のメモリトップシェアでヤマハがFM音源LSI作ったりとか個性的な製品が会った時代が
懐かしい。

しかしプログラマブルなロジックって日本でも作れそうだけど手を出さない感じはするね。
誰か業界に詳しい人理由よろ

色々と面倒な精神論とか商習慣とか商売としての旨味とか考えると
決して日本が得意の分野って訳じゃ無いと思うわ。

ASICみたいに設計開発含めて自社関連で全部まるっと請け負いたいってな日本の会社的には
儲かんないと考えるでしょ。

オープンな土俵じゃ勝負できない、と思い込んでいるし、
そう思い込んでるから、実際そうなっちゃってるしな。

特許とまともなコンパイラが作れないからだと思ってたが…

まあ今の経営陣はさっさと隠居しろってことだな

今から新規参入しても旨みは無いだろうしね。

合成ツールってことなら、CyberWorkbenchなんていうものもあるがな。
http://www.nec.co.jp/press/ja/1108/2501.html
従来からあるCyberWorkbenchに、XやAのFPGA向けの最適化を取り込んだ
FPGA専用版ってことだね。

経営陣とかじゃなく引篭もりの民じゃ駄目だろな
ヒキ民が道を切り開いて成功なんてすると思うか
アメリカは困難が伴うのは分りきっているのに
新天地を開拓し、そして自らの手で独立した民の国だからな

＞アメリカは困難が伴うのは分りきっているのに
＞新天地を開拓し
いえいえ、欧州で食いっぱぐれた連中やら、ならず者が他に行
くところがなくて逃げ出してきて、ネイティブアメリカンの
住んでいたところを侵略し、土地を奪い取ったですよ。

天下分け目の大戦でならず者の国に負けた侍の国
だめな侍ではならず者に勝てないか

薩長の田舎侍が偉そうにし始めてからロクなことが無かったよなぁ。

3GSPSのADコンバーターがあります。
これをFPGAで3GHzで駆動したいのですが、
できるでしょうか。
何HzならFPGAで使えるでしょうか？

ていうか、1GHz超で使えるFPGAってありますか？

その田舎侍の地はいまは日本の後進地域だよな
その程度の所の田舎侍に天下を取られるぐらい、駄目侍ばかりだったんだな

>>229
凄い人ならできるんじゃないか

>>230
侍って、単なる公務員だからね

あつ、公務員が駄目なのは今も同じだな。

>>229 空間と時間を歪ませればできるよ

ALTERAのFPGAなら内部処理1GHzオーバーも楽勝だけどね。
ザイリンクスには�_かもしれん

日本の半導体ってどうしてこう急激にダメになっちゃったんだろうねえ
半導体製造装置メーカーから韓国や台湾への技術流出を防げばもう何十年か延命できたのかな？

技術者を使い捨てにしたから

理系技術者より文系事務優先の日本だからどうしようも

半導体協定なんて馬鹿なことするから
売国奴KKK

確かに日米半導体協定って自由貿易の理念無視したなんの根拠もない難癖条約だったな。
あのころと同じ理屈でインテルとかに文句付けたい
なんでアメリカだけ勝手なことができるんだ？

ν速に帰れカスウヨ。
ここは専門板だ。貴様が勝手なヘイトスピーチする場じゃねーよ。

国産半導体は使うなって、政府が言うんだもの。
半導体産業を潰し、OS（TRON）を潰し、
携帯電話のインセンティブ禁止で買い換え需要による売上、
新機能開発なども激減させ・・・

とにかく、霞ヶ関は日本の（特に電子系）潰しばっかりやってる。
（PSEなんかもその流れのなかの一つかな？）

>>239
ゆとりは、日本が戦争に負けたことも知らないのか？

>>241 日立や富士通をぬくぬくと今日まで保護してきた通産省、という事実には目を背けて、何言ってるの？
通産のあの政策がなければ1964年のIBMのシステム360が普及して、終了してたはずなんだが。

>>243
死ねよ三国人

仕方なかったんじゃない。あそこで、突っぱねていたらアメリカでの日本の
印象が悪くなるし、最悪、制裁措置を取られていた可能性もある。

日本人は、ルールは守るんだが、その代わり、ルールの範囲内では、どんな汚い
方法を取ってもよいって考え方なんだよな。

ところが、アメリカでは、それは通用しない。彼らは、フェアー(fair)って
いうことを言うんだよ。

あの時、フェアーじゃないって言われたんだよな。あそこで、妥協しなければ、
日本人はフェアーじゃないって、ずっと言われ続けていただろう。
フェアーじゃないっていうのは、結局のところ、卑怯ってことだからね。

そう言われたのは、ロビー活動のせいだったのかもしれないけど、日本人は、
フェアーじゃないっていう、印象を植え付けられた時点で、もう負けなんだよね。

不満に思ってた人は結構いたんだろうがね、日本人にはフェアーなんて考え方は
今でもないから。

どうして、事実と論理で反論できないの？

事実と論理で反論できずに、ハイテク産業で勝てると思ってるの？

あ >>246 は >>244 向けね。

南朝鮮人は「フェアー」ではないという「事実」

新日鉄の怒り　極秘技術「方向性電磁鋼板」はなぜ流出したのか
http://headlines.yahoo.co.jp/hl?a=20120526-00000583-san-bus_all

なんで意味わかんね〜話になってんだww

FPGAに関してのスレなんだがな…
そもそもxlinxがLCA作った時の製造パートナーはセイコーエプソンだぞ…

当初も、今もだけど、FPGAみたいな奴は試作向けツールとして考えられている部分が大きくて
試作の少量品にしか使わないデバイス≒市場規模が小さいと考えちゃったのは自然な事でしょ。
なので、数を出さなきゃ逝けない自前ファウンドリ持ち大手ベンダとしては避けたい商品って考えちゃうのは、ある意味当然な訳。
しかも開発ツールとか色々と用意しなきゃいけないしな。

>>248
そういうのは、少なくともアメリカで言うフェアーとは違う。
単純に犯罪行為でしょう。

でも日本にはない考え方だから、フェアーっていう意味を取り違える人は多い。
というより、その考え方の存在自体が日本人にあまり知られていない。
けれど、自分がどの程度正確に把握できているか自信はないが。

自分の中で、日本でフェアーでない物の最たるものはプロ野球だな。
時々、外人選手で文句を言っている人がいるけど、おそらく口に出さないだけで
全外人選手が思っているだろう。

ただプロは、金を稼ぐのが目的だからフェアーじゃないから駄目というわけでは
ないけどね。フェアーってことで比較すると、Jリーグの方が、ずっとフェアー
だけど、儲かってないもんね。

オレたちに関係あるのは、EDSフェアーくらいなもんだ。

アメリカの人のフェアー
ラジカセや自動車を議員がテレビカメラの前でたたき壊す

イギリス人のフェア
スカボロー・フェア
メロディ・フェア

うん、名曲が多い・・・ってここは何のスレだったか

フレッシュマン・フェア (期間限定)

フェアよりヘア

>>243
保護政策なんて、今でも色々な国でやってることだが、
恣意的に潰そうなんてする事をする所があるものかという
ことなのだが、そんなことも読み取れないほど日本語が
不自由なのか？国に帰ったほうがいいんじゃねぇか？

>>234
ある寺だとGHz行けるのか
すげー時代だな・・・　っと独り言

>>257
本当だ。それは違うな。
逆に財のほうが高速まで行ける。(らしい)
寺だとStratixでもせいぜい500MHz止まりだと聞いたことがある。
ていうかシステムクロック1GHzが行けるFPGAが、この世にあるのか?

>>256 事実ではなくあなたの妄想を元に「潰された」って連呼されてもねぇw
病室に帰ったほうがいいじゃねぇか？

>>259
当時を知らないなら黙っていた方が身のためだよ
あと、アンカーのつけ方くらいは勉強しような。

>>260
事実を提示できないなら黙っていた方が身のためだよ

両方とも死ね

というわけで、FPGAの話をしようよ。

1GHz

1GHz 入力は厳しいけど、PLL は 2GHz くらいまで動く。
分周しないで使えばいけるかもね。

>>258
100ＧのギガビットイーサのＩＰコアがあるみたいだから専用シリアル部まではできるかも知れない。
内部ではパラレル伝送みたいだが。

開発環境が社内にそろってる関係で
ＡＬＴＥＲＡを選ぶのは決まってるのに
価格競争の当て馬にするためXILINXの同等品を
選ぶ振りするのはかわいそうな気がする。

物造り大国日本でFPGA作れば内部動作3GHz程度は楽に逝くのにな
物造り後進国で作るから内部動作1GHzが厳しいんだよな
おまえらの会社で楽に内部動作1GHzするFPGA出せよ

バカがひとり

つか、今からやるなら非同期でしょ

物造り大国で電子技術大国日本の企業が非同期FPGA・ICを今年は出すよな
まさか後進国のアメリカ、台湾には負けないよな

設計とデバッグが難しすぎるなあ、FPGAじゃ苦しい。

バカがしつこいｗ

おまえらの会社はこれから何をして食っていくつもりなんだ?
ついでに今後日本の電子産業は何で銭を稼ぐつもりなんだ?
非同期FPGA・ICなんて新しいのはもう日本では出来ないから、アメリカ、台湾、韓国
あたりにがんばってもらい、それらのおこぼれにありついて食っていくのか

>>273
お前の頭がオカシイことだけはよく解った。
どうだろう？その頭にFPGAを埋め込んだら。

>>273
>おまえらの会社はこれから何をして食っていくつもりなんだ?
携帯型音楽プレイヤーの元祖は、「困った」

>今後日本の電子産業は何で銭を稼ぐつもりなんだ?
お前さんが心配するほど悪い状況じゃ無いから安心しろ。

日本が誇れる物はもうシリコンウェーハの製造ぐらいだろｗ

まだバカが残ってるよ

日本の電子産業・会社はドカタ売買で銭を稼ぐ
ドカタ売買は日本が誇る次世代産業

>>279
そうそう、大陸やら半島のドカタを利用して荒稼ぎ。

引きこもり国士様きょうも大活躍ですね

優秀な人材の卵を買って、それを優秀な人材に育てて高く売る。
FPGAの利用にしても高度な技術･知識要するから、
FPGAが扱えない卵を一流のFPGA使いにして売り出せば金になるよな。
ついでに、優秀な技術者があまっている会社はそいつらを売って金にしたいだろ。
そいつらを大陸や半島企業は高い金で買ってくれる。
ひょっとしたらアメリカの企業が高い金で買うかもしれない。
10年先の日本はこんなのが普通になってるかもな

ネトウヨの寝言はほんと意味不明だなw

ネトウヨとかゆってるやつは祖国帰れよ
韓国とか日本の足にも及ばないから

ご自慢のサムチョングループ全部あわせても、日本の
大手商社一社の連結売上と同じ程度の売上だからね。

アメリカにはまったくかなわないから、先進国でもなく大国でもない韓国
を出すんだろ。そんなところには楽勝だろアメリカと勝負しろよネットウヨ

おやおや。プッツン坊やモードですかね？
韓国を何に出すのか知らんが、出されると何か困ることでもあるのかな？

鬼畜米英の製品使う奴は国賊

>>285
>ご自慢のサムチョングループ全部あわせても、日本の
>大手商社一社の連結売上と同じ程度の売上だからね。

でも日本の電機全部あわせた純利益がサムソン１社に負けているていたらくなんだよねw

CPLD付きARMとかそういう面白いデバイスできないかなー
AVRとCPLDを足したような値段だと使い勝手いいんだけどな

>>290
arm内蔵fpgaならもうある。
ttp://www.altera.co.jp/devices/processor/soc-fpga/proc-soc-fpga.html
ttp://japan.xilinx.com/products/silicon-devices/epp/zynq-7000/index.htm
問題は開発ツールだが…。

>>290
actelが出してる

>>291
FPGA内蔵ARMとARM内蔵FPGAだと似てるようで
ちょっと違いますよね
具体的にいうと、FPGAありきかARMありきかという
プログラマブル回路の部分はCPUの補助的に使いたいかなーって感じで
マクロセル数は32〜128くらいでとりあえずは十分だったり

あとはたしかにIDEで連携がとれるかとれないかですよね
現実的にはLPC1xxxシリーズにMAX IIかispMACH 4000、もしくは5VトレラントのXC95xx系で連携かなーって
JTAGプログラミングだけでもデイジーチェーンで同一ダウンロードケーブルが使えると便利なんですけどね

>>293
PSoC5は？
ARMcortex m3使ってるぞ。PLDもついてる。

>>292
ザイリンクス、アルテラ、Latticeはチップ持ってますけど
Actelはまだ見たことないですね
AVRもたしか昔PLDを作っていたような
>>294
アナログ/デジタルブロックはほかのチップにない面白さがありますよね
たまに使ってますけど、HDL記述はできませんね
カメレオンUSBみたいなのをSoCとしてまとめる需要はそこそこありそうですけど
あんま熱心なメーカーはないかなぁって感想です

>>295
>HDL記述はできませんね
PSoC3/5なら、Verilog使えるけど？

ゆとりの相手なんかするだけ無駄

早くくたばれよジジイw

>>296
verilogからアナログブロックの初期化等出来るならいいんだけどね・・・

>>299

Verilog-AMS が使えれば･･･

ALTERA QuartusII 12.0
をインストするも

Norton　の　SONAR機能で　grep.exe　が削除されてしまい

うまくインストを完了できない罠

＞＜；

Norton切るか、アンインストールするか、除外しろよ。

Nortonなんかまだ使っている奴いるのか

ユーティリティには、エコロジー2が　手放せません。

ノストラダムｓ（ｒｙ

>>297
いいよなぁそんなレッテル張りで満たされるちっぽけな自尊心で。

>>295
>HDL記述はできませんね
PSoC3/5は、ユーザ独自のモジュールを回路図やVerilogで記述できる。
入出力部分などの記述は自動生成されるからちょっと楽かもね。
アナログ関係は回路図だけど、Verilog側からマルチプレクサを操作するくらいは
できるかな？

PSoc、いいと思うけど、OP AMPの性能もそこそこ、処理速度もそこそこで、
何か中途半端な気がするのは俺だけ?

>>308 PSoC1はそこがみそですから。その程度の性能で十分な
応用があったということで。

>>308
逆に中途半端じゃないものってなったら、今度はあれもあれば良いのに、
これが入っていれば良いのに・・ってなるんじゃねぇの？
で、本当に入ってきたら今度は値段が高いとか。

結局どんなものが出てきても文句言ってるっていう気がする。

>>310
キチガイは
>結局どんなものが出てきても文句言ってるっていう気がする。
だよな。
もう、自分や自分の会社で文句でないの作れだよな

PSoCは内蔵アナログで足りる範囲で使う物という認識だな
性能で別チップに叶うわけないし

あの程度のアナログでも結構間に合う物ってるものだなと思わされた。
デジタル関係でも、ANDだのORだのと簡単な論理演算もできるし、ドライブ
モードも多いから案外便利だったな。

なんか一昨日あたりからISEのライセンス認証できないんだけど出来てる人いる？

一昨日あたりから、って、なんで毎日認証するの?
webパックの場合かな。

ISE webpackをインストールしてみたもののhelpが見れない
同じ報告はあまりないようだけど発生している方いますか?

[Help]->[Help Topocs]で
ttp://falseisehelp/dsm_c_design_summary_overview.htm
に飛ばされて見れないとか？
俺もだ

14.1から見れないね
13.4までは見れた

それそれそのfalseisehelpです

同じ現象が起こってる方も少なくないようですね
はじめてPLDに触れてみようと思ったのですが
helpが見れなくて本当に困っています
はやく修正してもらいたいものです

ISEのメジャーアップデート一発目の1x.1は罠が多い印象。

これ意外と良いな
ttp://ocw.ouj.ac.jp/tv/1542109/05.html

>>321
それそのものじゃないが、似たようなのは学校でやった
高専・大学の電子工学科だと普通に教えているんじゃないか

おお、これは「私は学長です」の岡部先生

http://www.moge.org/okabe/

岡部先生と嶋さんは交流あるんかな

嶋さん、いま何やってるの？

FPGA学校で勉強したけど、結構楽しかった。きっと行数が増えていくと大変になってくるんだろうけど・・・
カラーバーの表示に成功すると感動するね。

今は「FPGA学校」っていうのがあるの?

>>322
中学校のとき夏休み子供教室みたいなので習った
当時はよく判らんかったがあとでじんわりきた

>>329
普通は小学でじゃない。ゆとり教育で中学でになってしまったのかな
いまや大学が昔の高校レベル以下だからね

おじいちゃん夕飯はさっき食べましたよ？

20年前でもほぼ同じこと言われてたと思うけど。

ローマの時代から言われてた記録が残ってるらしいな

最近の若い者は、に類似した文言はエジプトピラミッドからも見つかると聞いたが

この前NHKでやってたね

状態遷移図を教えてくれる小学校を教えて欲しい。小学校からやり直してくる。

そして小学校への不法侵入で捕まった336の姿が…

学生証提示すれば平気

小学生って学生じゃなくて児童だよね
って突っ込みは置いとくとして最近の小学校って学生証なんてあるん？

FPGAスレの住人がHDLスレに移住しましたので
FPGAは閉鎖です
長い間ありがとうございました

HDL を使わない FPGA ユーザーだっているんだぜ。

>>340
このスレを潰したいのか?

自治厨みたいなのはどこにでもいるけど誰も従ったの見たことない。

民度の低下を自慢してどうするの？

ISIMは動作が不安定だね。すぐFATAL_ERRORでぐずる。
波形ブラウザで波形が消失したり、多重に描画されて訳が分からなくなるのもキツイ。
みんな我慢して使ってるの？

混載simが安く出来るのは良いんだけど、もうちょっと安定させて欲しいな。

DE0買って、ドライバインスコしてデバイスマネージャーで、
Altera USB-Blasterの表示を確認したのですが、
Quartus II 12.0のHardware Setupには、
No Hardware としか出てきません。

v11.0 SP1を入れても、同様です。
何か設定などあるでしょうか？

>>346
Hardware Setupのボタンを押してみては？

>>347
Hardware Setupを押すと、
Currently Selected hardware: に No Hardware で、
▼押しても、No Hardware だけなのです。。

そうなったことないので状況がよくわからんが↓とかはどうかな。
http://www.altera.co.jp/support/kdb/solutions/rd03282002_9651.html

>>348
これはどう?
http://uni.2ch.net/test/read.cgi/denki/1310362001/l50

>>348
あとこれかなぁ。Win7の64bitだとこれじゃないとうまくいかない人がいるそうだ。
https://www.altera.com/download/software/prog-software?GSA_pos=1&WT.oss_r=1&WT.oss=programmer

>>350
ここで聞くより友の会で聞いたほうがいいよな

>>346
それ初期不良だな。買ったところで交換してもらえ

>>349, 350
レスありがとうございます。

>>351
それでした！　Win7 64bitです。

SignalTap II Logic Analyzer も使えないのだろうかと起動してみたら、
こちらのHardware:ではUSB-Blasterを認識しているという不思議。

アルテラツールのv10.1sp1だけどソフト使用中に無操作状態なのに常時60MB/sくらいでハードディスクを
読み出してるみたいなんだがこれ何をしてるんだろう？

Swapとか

ヒューマンデータのような、デバイス+電源+ROM程度のFPGAボードで、
Virtex6の物って、外国も含めて　ありますでしょうか?
Spartan6は、いろいろ出ていますが、V6だと全然見つからないんです。

LCDとかDIPSWとかイーサとか、いらないのです。

シノプシスのHAPS-61あたりかな。

>>357
ありがとうございました。大変参考になりました。
どうもありがとう。

FPGAの仕事ができて、若い娘がいる職場はないかなぁ。転職したい。
可愛くてボインが好みです。

France Pro Golfer Associationとか

ムラムラして仕事出来ないだろ。

一度でいいから、ボインに顔を埋ずめてみたい。

秋月の110円のCPLDを買ってみようかと思ったら在庫切れのまま…。
これって復活するんだろうか。

あぅ、sage忘れ失礼。
専ブラじゃないの忘れてた。

>>363
時々、思いだしたように復活する時がある。
そろそろCoolrunner2に、とは思うけど…
あれはISP2.5V専用なんだっけ。

むー…。思い出すのを気長に待つか諦めてマルツあたりで買うか…。
しかしあれは値段の安さもあるんだけど、
変換基板で1列に引き出せるピンの少なさも魅力なんだよな…。

2012年07月29日 23時59分00秒
CPU2000個分の性能で秒間約175万通りのパスワード推測を可能にする「FPGA」とは？
http://gigazine.net/news/20120729-field-programmable-gate-array/

まあ確かにそういうカスタマイズしたハードが作り易いということだろうが、最後のパラグラフとか
なんかPCのCPUを置きかえるみたいなすごくわかっていない感満開

gigazineだし…
技術系はソースの内容を理解せず丸写しでしょ

適当にネタを転載するサイトだから仕方ない、変な人が群がってこないといいけど。

>>367
ターゲットのパスワード受付は毎秒一回です。３回間違えるとロックされます。

>>367
RadeonHD5970の17倍の性能って言うけど、HD5970を17台買っても約100万円ですよね
いったい何台うれるんだろう？

単価10万円超えるFPGAが48個入ってる装置らしいな。
装置は軽く1000万はするんじゃないか？

こういう「わかってない」人たちにわからせる説明ってどうすればいいのかね
「レゴブロックは組み合わせ次第でどんなものでも作れるんです！ガンプラに取って代わる日はいつ来るんでしょう」
って言ってるのと同じだよ　とかか

日本のレゴランドにはガンダム置くよな、きっと。

>>373
そのFPGAを使ってcore i-7作れば超すごいCPUになるんじゃね？って言っとけ。

ttp://gigazine.net/news/20120729-field-programmable-gate-array/
これどうやればいい？

いずれcpu+fpgaで、
使用アプリに最適な回路をダイナミックに生成ながら動くプロセッサになるだろ
いいんじゃないか？

仮想CPUは実現している。

>>372
それにFPGAだと、たぶん獣力攻撃なんだろうなあ。

オレの頭の中に！

総当りだと1.75MHzは遅すぎね？
パイプライン処理できて無いのか通信が遅いのか…

XilinxとかでDDR250Mhzの時
　セットアップ　0.5ns
ホールド　 0.5 ns
の制約って可能なのかな

>>363
おととい店頭行ったんだけど、ついでだから「あと…」

ないって

ちょい足しに便利だったのに買い溜めしとけばよかた
デジキーでほぼ同じ値段で売ってる

Xilinxは去年ばっさり切り捨てたからXLもヤバい
無印CoolRunnerはちと高いし

>>383
XC9500のことですか?

中国で放出された大量の不良品を有り難がって買う日本人か・・・
笑いが止まらんだろうな

>>385
不良品じゃないと思うけど、どっかの遊休在庫放出なんだろうなｗ
買った人パッケージマーキングの製造日を書き込みしてくださいませ。

>>386
パッケージのマーキングなんて幾らでも作り変える国だって知ってる？

なんで、あーゆーことするんだろうね?
金のためかな

労力に見合わないような偽造品も作るよね

現金が手に入るなら何でもあり

秋月XC9500は、digikeyでも似たような値段で売ってるし価格自体は妥当に見えるけど
中国偽者だとか言いだす人達ってなんなのww

>391 偽造品作った張本人なんじゃね?

張「私が本人です」

>>391
小ロットの調達に苦労してるプロなら常識だけど、
LSIって、メーカーも流通もほとんど在庫しないもんなのよ。
基本的に陳腐化が早いし、保存環境が悪いと劣化も速いから、リスクが高いでしょ。
で、マスクさえ入手しちゃえば、模造も割と簡単だから、秋葉原の裏通りで、
スポットで売られてると、どうしてもあやしく感じるんだよ。

digikeyと違う価格で売る必要も無いけど

XC9500シリーズはLSIなのか?
まあ、74シリーズをMSIだったことを考えれば・・・

>>391
秋月が屑屋だっていうことを知らないおめでた頭？

>>397
まだ昭和の時代から抜け出せない屑か

　　　〃∩ ∧＿∧
　　　⊂⌒（ 　・ω・）　　はいはいわろすわろす
　　　　 ｀ヽ_っ⌒/⌒ｃ
　　　　　　　 ⌒ ⌒

>>396
これ見て思い出したんだけど。
昔チップの説明をしてたときにやたら「それはLSIなのかVLSIなのか」に執着する人がいたのよ。
「特に定義してません」って言うと、面積やらTr数やら聞いてきて、
「それじゃVLSIとは呼べんな。せいぜいLSIか」
とか一端は納得した感じだったんだけど、一通り終わってから「結局VLSIなの？LSIなの？」って
質問してきた。チップの中身についてはなにも聞いてこなかった。

>>396他にも聞きたいんだけど、この区分ってそんなに重要なの？

LSI⊃VLSI⊃ULSI だから、全部LSIでよくないか？

いや、LSIとか超LSIとかはどうでもいいんだけど、
XC9536って、精々800ゲートでしょ。
(チップとしてのゲート数はずっと多いだろうけど)
それをLSIと呼ぶのはどうかと。

ユーザーロジックが800ゲートなだけで、チップ全体が800で済むわけないだろ

そう書きましたが。

「ICです(ｷﾘｯ)」でいいだろ

素子数が1000以上ならLSIらしい。

ゲート数で800ならトランジスタ数換算で1000以上はあるだろうし、余裕でLSIだな。

>>398
昭和の時代、日本のメーカーも互換品は
散々作ったが、商標の詐称はしていない。
商標詐称の模造品が出回るようになったのは、
21世紀になってチャイナがアキバをうろつくようになってから。

LSI使ってLEDピカピカさせてみました。

>>398
そうそう、昭和の屑屋そのままの姿の秋月な

信越の頃なんかのボード買ったらLS245が品薄とかで
TTL4個で245互換のドーターボードがついてきたな。


35年ぐらい前

>>411

団塊の方ですか？

ISE14.2(ISim)において、RAMB36E1プリミティブを直接インスタンシエーションしたブロックRAMで
INIT_FILEで指定したmemファイルで初期化しようとしているのですが出力が不定のままになります。

INIT_FILEによる初期値指定機能を正常に使えている方は居られますか？

質問があります。
XILINXのCPLD 9500シリーズは、clock周波数0Hzで、60mAとかの消費電流があります。
さらに、それに加えてclock周波数に比例した消費電流が流れます。
clock=0Hzで、どうしてそんなに電流が流れるのでしょうか?

clockが変化しなければ、内部のFETはどちらかに固定されているので、
そんなに電流は流れないと思っています。
一般の74HCなどは、静的な消費電流はほぼゼロなのに、不思議に思いました。

74HC等を並べて9500シリーズの互換品を作ってみれば分かるだろう。

>>414
http://japan.xilinx.com/support/documentation/application_notes/xapp114.pdf
これの図5あたりに説明が載ってる。

coolrunner 使えよ

学校でFPGAを使ってて自分でも買ってみようと思うのですが
de0か
オクにでてるcyclone2の
ttp://page.auctions.yahoo.co.jp/jp/auction/161869343
で迷ってますが特にやりたい事がなければ
安いほう買ってて問題ないですか

de0にしておけ

ありがとうございます
de0にします！

http://japan.xilinx.com/products/boards-and-kits/AES-S6MB-LX9.htm

Spartan6 LX4で、16bit出力のDDSのIP入れたら、
Block RAM不足で入れられなかった。
14bit出力なら、ギリギリ入る

NEC、ビックデータ処理の高速化を実現するハードウェアを従来比1/50の期間で設計できる技術を開発
http://jpn.nec.com/press/201208/20120831_01.html

SQLでFPGAってなにがどうすごいのか良くわからないので教えて下さい。

ハード化しても50倍くらいしか速くならないってのもどうなの？

>>424
よく読め。

>>424
データベースマシン()が騒がれた遥か昔からだけど
結局、一番遅いモノ、つまりはHDDアクセス速度が支配的って事。

>>425
>ビックデータの処理は、専用のハードウェアを用いることで、ソフトウェア処理と比較して10〜50倍程度の高速化が見込めます。

>開発期間を数ヶ月から数時間へと約1/50程度に短縮。

主題はハードウェア開発にかかる期間なんだけど、どっちも最大で50倍速程度だったりwww

>>425
よく読めw

ロケットビルから飛び降りの会社か…
上っ面だけのゴミ製品だろうな

FPGAを勉強するのに適した教材はなんですか
FPGAって結局わかりやすくいうとなんでしょうか

PLDのデカいやつかな

CPLDの大きいやつかな。
わかりやすく言うと「ふぃーるどぷろぐらまぶるゲートあれー」

ゲートアレイをプログラマブルにしたやつ・・・って言っても
ゲートアレイってまだあるのか?

>>433
逆に、ゲートアレイでは無い、完全にレイアウトからカスタムでやる案件の方が
遥かに少なくなったのでは無いかと…

素材

>>434
納期短縮しずらいからな
昔サンヨーのレイアウトの人はエラく早く正確にやってくれたが今でも社内に残れてるかな・・・

しずらい→しづらい 、 な。

>>433
スタセルが多いけどNREも安いし
量が出てそこそこの規模ならG/A
も使われてるね

タイミング制約は　制約かかってないパスをゼロにしないとやっぱだめなのかな

>>439
タイミングを気にしないという制約(false_path)を掛ければいい。

>>438
メモリセルが必要ないならTATが早いから積極的に使う場合があるね。

相談です。

どのFPGAを使えばよいか、判断できないです。
仕様書に基づいて、試しに作ってみれば、使用するスライス量がわかるのでしょうが、
HDLを書いている時間がありません。
こういう場合は、どのようにしてデバイス容量を考えればよいのでしょうか?

>>442
ピンコンパチで容量の大きめのものがあるシリーズを選ぶ
試作の時点では大き目のものを載せて、あとで小さくできそうなら部品変更

という事をするゆとりがあればそれが一番楽
ゆとりがないなら経験則で選ぶしかないな

>>442
KKD

一番新しい速くて大容量のものを選べば無問題

レジスタ数とか信号線数で見積もれないもんかな

無理やり一日時間作ってえいやでざっと書いてみて
その使用数のｎ倍ぐらい入ればいいんじゃね。
えいやの具合でｎは５〜２０ぐらいか。
それすらできないんだったら止めておいたほうが。

私は I/O数→RAM/ROM個数→スライス数/DSP数の順で見積もっていくかな。

仕様書段階でも、外部接続する石のI/FからIO数とかの見積もりはできるので
それで最低限必要なパッケージ品種が決まる。

次にブロック図ベースで各モジュールの必要RAM/ROM容量から見積もり。
FPGAのBlockRAMは必要容量が少なくても固定サイズを消費していくので個数も重要。

仕様が計算優先の回路だったとしたら、DSP多めの品種にしておくのもいいね。
もっとも、仕様書になってない仕様書だったら、コストが許す限り
「ピンコンパチで一番デカイの載せとけ」かな。大は小を兼ねる。

仕事ならいいけど、趣味に使うにはBGAばかりでつらい。

みなさん、ご親切にありがとうございます。
やっぱり、大事なのは経験値ですね。
今回は、まともにHDL書いてる時間もないので、ピン上位互換のMAXのものでいっときます。
Spartan3でQFP144のものが横展開しやすそう。でもDSPが無いなぁ。
シリーズだけでなく、ファミリーをまたいでピンコンがあれば嬉しいです。
QFPはデカくなるし、BGAだと、基板の層数が増えるから設計代が高く付く。
悩みどころです。
QFPなら、自分で張り替えできますが、BGAではちょっと無理っぽいです。

ここの人たちって剣菱見てる？
あれ見て電子工作とfpgaしたいと思ったんだけど、
fpgaと電子工作って繋がる？
fpgaから部品を制御したりって可能？

>>451
剣菱、が何か知らない(検索しても酒の話ばかり)けど・・・

＞fpgaと電子工作って繋がる？
＞fpgaから部品を制御したりって可能？
物理レベルのインターフェースが合って速度的に追いつくなら可能、としかいいようがない
直接接続でなくていいならインターフェースだけなら外付け回路で済ますって手もあるが・・・

>>452
niconicoの人。
http://www.nicovideo.jp/watch/sm12626354
とか。私はここ見て勉強してた。

繋がるかなって思っただけです。

Humandata の PLCC68 シリーズがよさげだけど、
I/O ピンがちょっと少ない。

Humandata の PLCC68 シリーズがよさげだけど、
I/O ピンがちょっと少ない。

大事なことなので2回言いました

>>450
なんでSpartan6のQFP144にしないの？

>>453
とりあえずCAD使えますレベルで、英語マニュアル大嫌いだと電源回路の設計で詰みそうな悪寒･･･
雑誌でFPGA基盤付録のタイミングで買うのが一番いいかも･･･(最近まったく見ないけど

そんなあなたにTerasic

そんなあなたに　安曇野電子。

　　ていか、みんなALTERAばっかりじゃん。

開発ツールはALTERAの方が使い易いね。

xilinxの新しい開発ツールは良いの？
未だISE使ってるが気になる

>>461
それを言われるとね。

Terasicは良かったな

そして日本製はイマイチ信用できない
そういう時代だな

日本製っていうけど、実はシナ製を転売してるだけだったりな。

特殊電子のspartan6ボードは？

特殊電子は使ってみたかった

なんていうか凄いぞ。いろんな意味で。

>>468
kwsk
DDR2の電源がリニアでやたら熱くなるとは聞いたことがある

さすが、未踏ソフトウェア創造事業天才プログラマーは違うな！

熱いのは別にかまわん。でも実装不良は勘弁な。

>>462
Xilinxの言い分ではすごい良いように聞こえるけど、最新の7シリーズで
しか使えないんだよね
Spartan-6しか使えない貧乏人には関係ないね

ソフトの出来は「ボロボロ」だって噂だけどね。

>>473
vivado?

>>474
何それ?　ビバホーム?　ビビッド?

まあ、ISEの現状見てれば新しいのが出たとしても
「推して知るべし」だよな
ISEもISimもXPSもSDKもつまらないバグが大杉
ChipScopeだけは割とまともだけど、余所が作ったのか？

で、君は実務でどんなつまらないバグとやらに引っかかったことがあるの？
ていうか他のソフトとChipScopeの規模の違いがわかってないの？
馬鹿なの？

中の人かな？
実務で普通に使ってりゃいくつでも遭遇すると思うが、
ChipScopeでバグが無いのは機能が少ないからだろうね

・ISEで出力フォルダをデフォルトから変えるとISimが起動しない
・ISimでVHDL、Verilog混在でポートの接続を間違える
・ISimで (others => (others => '0') でInternal Error
・SDKのメニューからFPGAコンフィグ出来なくなった

ISim 使ってる人いるんだ・・・

テストベンチ入力で手軽に言語混載simが出来る所は重宝してますね。＞ISim

以下、最近ISE14.2で遭遇した不具合。
・Coregen IPを使ったsim時、fuseが間違って論理合成用(*_synth.vhd)のラッパーをアナライズすることがある。
　⇒BlockRAMやFIFOの動作異常時はfuse.log要確認
・CLK初期値が'1'の場合、時間0psでクロックイベントが発生してるよーな気がする。
　⇒WE等の初期値が不定だと初期値付きRAMの中身が破壊される。
・INIT_FILEによるBlockRAM初期値指定が使えない。unimacroが使えない。
・USBドングルがModelsimPEのと競合してライセンスを取れない事がある。

>>478
言語混在でportの接続を間違えるという症状は初めて知りました。
後学のため、キラーパターン等有りましたら教えて頂けると幸いです。

ChipScorpは随分むかしに買収記事をみた気がする。

ISEは設定ファイルやプロジェクトなんかをテキスト化して仕様を公開してほしいなぁ。
それならプロジェクト破壊されてもユーザ側で情報交換できるし補正可能だと思うんだ。

>>481
コマンドラインから叩くためのマニュアルに各ファイルとかオプションの意味書いてあるよ
一回makeとかに取り込めば、GUIのおもいかんきょうから開放される

always @ (posedge clock) begin
　　　if( reset == 1'b0 ) then
　　　　　Vout <= 8'h7f;
　　　end else begin
　　　　　　if( DFF == 1'b1 ) then
　　　　　　　　printf( ずっこん );
　　　　　　　　DFF <= 1'b0;
　　　　　　end else begin
　　　　　　　　printf( ばっこん );
　　　　　　　　DFF <= 1'b1;
　　　　　　end
　　　end

はい、リセットの記述間違い、やり直しな

同期リセットなんだろ。
それより、then を使うのは何言語？

>>480
port接続間違いはずいぶんなレアケースだと思うけど、
VHDLからVerilogモジュールをインスタンシエーションするときに、
VHDLのレコード型から取り出した信号をマップしたら、途中から1bit分ずれてた

こんなレコードを、
type BUS is record
　　A : std_logic_vector(7 downto 0);
　　B : std_logic_vector(7 downto 0);
end record;

こんな感じで接続すると、
verilog_i: verilog
port map (
　　portA => bus.A;
　　portB => bus.B;
);

verilog内部では、確かこんな感じにアサインされてたと思う
portA : bus.B(0) & bus.A(6 downto 0);
portB : '0' & bus.B(7 downto 1);

もちろんXSTでは正常に合成される。
この時は仕方ないから、レコード型内部の信号を個別信号にバラしてマップした
まあ、レコード型なんて使うなって話だけどさ、AXIの信号をあっちこっち引き回すのは面倒だよね

今度、セミナー(トレーヌング)に行こうと思っています。
ザイリンクスのセミナーがよいでしょうか、それとも部品商社のセミナーがよいでしょうか?
お金はあります。2日〜3日なら時間も取れます。
もらえる教本は、どちらの方がよいでしょうか

金と時間があるなら両方行きゃいいじゃん

おいらもお姉さんとトレーヌングしたいです！

>>486
情報ありがとうございます。
レコード型は内部バスの抽象化で多用しているため、
地雷を踏まない様気をつけたいと思います。

なぁ。ＦＰＧＡ職の転職先ってどこにあるんだ？

>>487
xilinxのほうが、ジュース飲み放題・弁当出た気がする。
新横浜の方は、飲み放題だけどセブンイレブンの麦茶なのが萎えた。

その程度の２年前の記憶。

>>487　どのコースか、どのベンダーかによる。
ただこれだけはいえる、S社の講習会はやめとけ。

なんで?

つーかドコかわからんw

Sy社?

俺はSolitonに一票

月収40万円で、ボーナス4ヶ月2回もらえるFPGAのお仕事はドコーーー

最近では、HDLのコード書けて、FPGAにインプリするだけの仕事は無い。

FPGAで画像処理してモザイクをうす消しにするお仕事はドコーーー

質問です。
ALTERAのDE０でFPGAを勉強中なのですが

ライブラリを用いないでPLLを作ろうと考えてますが
中々参考になる物が無いのですがなにか良い
サイトか書籍などはありますか？

>>501
4046のデータシート

>>501
そういうのは自分の脳味噌で汗をかくくらい
頑張って考えるところが面白いんだよ。
「あっちとこっちと引っ張ってきて適当に組み合わせてちょっと手入れて
できあがり」なんて面白くもなんともないじゃん。

FPGA って、適当に組み合わせてできあがりするものなんだが。

>>501
完全ディジタルPLL回路の設計
http://www.amazon.co.jp/gp/product/4789831221/ref=ox_sc_act_title_1?ie=UTF8&smid=AN1VRQENFRJN5


>>504
回路試作研究用途もあるんだけどね

>>502〜505
ありがとうございます。

>>503
確かにその通りです。
色々調べてみて行き詰まったので聞いてみましたが
試行錯誤しながら頑張ってみます。

>>505
図書館に本があったので見て見ましたが
非常に参考になりました。

>>506
英語だがPLLの定番本
Gardner著 Phaselock Techniques
Best著 Phase-Locked Loops

PLL、学校でまだ習ってないのか
z変換、s変換も習ってないようなレベルでは試行錯誤してもどうにもならんって気がするが

>>507
PLLは電子回路の講義で
Z変換もデジタル信号処理の講義で
共に触りだけですね。

S変換はそもそもやってない状態でFPGA使ってるので
かなり苦労してます…

PLLって言ったって、構成要素でロジックって位相比較器だけじゃないの。
あんなとんでも無い非同期回路をFPGAに入れるの？

>>509
教授には発振器を作れと司令を貰ってるのでPLLがいいかなぁって判断です。
最終的にはDDSに持って行きたいところですが

>>510

PLL無理です。

まずは、SIN ROMテーブルつくって。SINのROMテーブルを１／４にしなさい。
そこまでできたら、DDSになる。

以上。

DDSつくって、月収30万円で、ボーナス2ヶ月2回もらえるFPGAのお仕事はドコーーー

3日でできる。CORDICでリアルタイム生成だと5日ぐらい。

初めてやる人だと、2〜3ヶ月ぐらいかかると思う。

段々と条件がゆるんで参りました。
黙って聞いてりゃ、もう一声下げるでしょ。

>>511
ありがとうございます。
教授には伝えてみますが、聞いてもらえれば良いのですが…

DDSならサインテーブルと、全加算器とラッチとセレクターで出来るな。
ひと通り同期式回路の基礎を勉強できる。

あと、ここ数ヶ月のトランジスタ技術に、ＤＤＳの作り方が乗ってるのでそれが答え。

デバイス内部のブロック図だけで十分じゃね？

ＪＴＡＧピン配置ってなんでばらばらなんだろう？
6pin single in lineぐらいで統一してくれればいいのに
ttp://www.tokudenkairo.co.jp/jtag/jtagpin.html

>>346
おとといハマった。

フリー版をWin7 64bitに入れると
JTAGサーバがインストールされないというバグ・・・
10sp1あたりで“次に直すから"って書いてるくせに
まだ直らないのは嫌がらせだろ。

半導体設計をしてる企業ってテスト用に大規模なFPGAファームを持っていたりするんですか？

北海道に50ヘクタールくらいの

>>521
活きのいい奴を頼む

>>520
インテルは持っているらしい。

テキサスに100エーカーの

「ちょっとFPGAファームの様子を見てくる」

コルホーズ牧場の話は即刻中止せよ

人生ゲームの「貧乏農場」がトラウマ。

まさか自宅で引きこもりという貧乏農場以下の境遇になるとわ

FPGA女子オープン ゴルフ

FPGAって大学の電子工学で講義しておりますか

いいえ

>>531
どこで身につけるの？会社の実務？
ＦＰＧＡって電子回路のシミューレターのもの？
ＦＰＧＡって難しい？

向き不向きがある。
頭の善し悪しは関係なさそう。

http://www.altera.co.jp/education/training/courses/OJDSW1005
1 時間 オンライン・ コース

秋月のラティスの評価ボードってどんくらいの規模なんだろ。
ALTERAのMAX7000位の大きさそかなさそうに見えるけど。
調べるのめんどいからおせーて。

HP探すのが面倒だからリンク先貼ってよ。

>>530
電気科なんかでやってる所はある。
でもな、大学の専門科目は選択なんだ。
だから自分で調べて選ばないと学べない。
講義の評判とかで「あそこの教授厳しいから単位取りにくい」とか言って避けてると学べない。
でも、大学なら修士でやってるトコもあるから、ソコラへんは自力で調べないと駄目だ。

専門学校の方がやってるな。
趣味でやってる奴らは必要だから自力で勉強してる訳だが。

このページの一番下にCPLDのドキュメントがあるけど、
高校生が勉強する内容なんかね、たまげた。

http://kaiseipc.6.ql.bz/tekisuto.html

>>538
最後のあとがきで笑ったw

今は、FPGAできないせいもあって
日本の半導体オワコンなのに

あとがきなんだから、
最初や中間には、無いよね。
今の現状
馬から落ちて落馬する
アメリカに渡米する
最後のあとがき

>>535
そこまでしょぼくない。
MAX II 規模のロジック+PLL+ブロックメモリ+ハードマクロ といったところか。

>>540
そう、だからフランスに渡米するのさ

>>540
米国の米を輸入する

ルネサスはどうなっちゃうの？

バイオ企業になります。

半導体は産業のコメだ！→ 減反します、減反したぶんだけ補助金出します

>>537-538
俺が出た高校は授業でFPGA習ったよ

誰も理解してなかったけど

LatticeのEvaluationボードに
LC4256ZE-B-EVN
　　　ispMACH4256ZE Breakout Board Evaluation Kit
LC4256ZE-P-EVN
　　　ispMACH4256ZE Pico Development Kit
この2種類があるのですが、値段は大きく違います。何が違うのでしょう？

http://www.latticesemi.com/products/developmenthardware/developmentkits/ispmach4000zepicodevkit.cfm

http://www.latticesemi.com/documents/NB102.pdf

http://akiba-pc.watch.impress.co.jp/hotline/20121020/etc_respon.html
あら、完成品も売ってるのね。14K万円か、、、

壱億四千萬円！

>>550
これコンフィグ用のROM搭載しているのか

昨日、本屋で。
社会人30年生の俺が、CPU自作入門の本を見ていた。
買おうかなぁ、でも高いなぁ、と躊躇していると、
隣に学生が来た。しかも、そいつも同じ本を手にとって、パラパラっと。
「おまえさんに買えるほど安くはないんだぜ」と思っていたら、
1冊、2冊と手に取り始めた。お〜、そんなに買うのか。誰かに頼まれたのか?

すると、その下の1冊を手にとって、さっきの2冊は戻した。
結局一番下の3冊目を持ってレジに行った。
「一番下から取るとは何事だ!　
　　そんなお前はスーパーでも、ヨーグルトの日付を見て
　　一番奥から取るんだろ、え〜?　そうだろ」
と思い、憤りを感じた。
思わず「ちょっと待て!!」店員の声。
そのまま店を出ようとした俺。ちゃんと元の位置に返しました。

>>552
Spartan-3Eなのに専用のコンフィグROM使ってるけど、
よく分からない人が設計したのか？

>>554
>Spartan-3Eなのに専用のコンフィグROM使ってるけど、
何かおかしいか?
ANならともかく。

3E以降は汎用のSPIフラッシュが使える
コストが全然違うから、専用コンフィグROM使用の選択肢はない
\800と\120くらいの違い

3E登場ちょいしてから大暴落して専用のが安くなったくらいだが。

一応、専用の奴の方が速いんじゃなかったか
PCIの電源投入から規格内の時間でコンフィグするには、専用の奴がいるとか
アプリケーションノートで読んだ覚えがある

が、その用途ならいらないな

>>554
汎用のSPIROMならコピーされ放題じゃないの？

が、その用途ならいらないな

>>550
これ本の教材用で、汎用用途を考慮してないって感じだな
14kだすなら、DE0やDE0-nano買った方が良いって感じだな

UrJTAGって、何?

よく知らんけど、FT2232を使えてJTAG信号を操作できるアプリだと思う
少女ボードが専用コンフィグROMを使ってる理由は
UrJTAGでJTAGから直接書込みできるからかな

汎用SPIではJTAGで直接書込は出来ないから、FPGAを一旦SPI書込用に
コンフィグしてJTAG経由でFPGAにデータ送信、FPGAロジックでSPI書込するって
手順が必要で手間だから

>>559
専用ROMならコピーできないの？

>>563
JTAGからの読み出しを禁止にできるんじゃなかったか
どっちにしてもコンフィグ中に読み取られるとアウトなのでAESで暗号化したり、deviceDNAで特定のデバイス以外で動かないようにすると思うが

>>562
UrJTAGって知らんが、ISEから直接ダウソ、書き込みできないってことか?

専用のソフトから読み込んでコンフィグ見たいだな

FT2232ならimpactから書き込みできそうなものだけどな。

>>564
読み出し禁止にできるのは、FPGAやPLDの中身。
コンフィグROMが読み出し禁止じゃ、使い物にならん。
暗号化なんて、ほとんどのチップに付いて無いし、
deviceDNAなんて量産品じゃやってられん。
要約するとシッタカ乙。

Platform FlashのJTAGからの読み書きをロックできる機能を言ってるんじゃないの
どっちにしてもコピーを防げる訳じゃないと思うけど

わざわざボード起こさなくてもDE0とかの入門ボードにインプリするっていう内容で良かったじゃ

ザイで都合のよい基板がなかったのであろ。

ザイで慣れてる人だとCPUのインプリみたいなのは
おもいっきりザイ特有の詰め込みを期待した書き方になるから
他にもってくのは大変。

特有の書き方ってどんなの？

中身読んでないけど、必ず専用の基板使わなくてもいいみたい
適時読み替えれば

美少女基板が売り

少女じゃなく幼女基板だろ

http://www.marutsu.co.jp/shohin_139773/

エッチングに自信のない方は
マルツで\13,650で販売中

>>576
高くね？

>>571
spa3Eなら、純正のスターターキットがかなり安かった気がする。
digilentが他にも安いのを出してたし。
まあ、いいんじゃない、オリジナルの基板でもさ。

S3なのはQFPが豊富だからか？
S6だと一番小さいのしかなかったような

16コア/64コアマルチプロセッサがメインだけど、安いZynqのボードとしても良さそう？
http://www.adapteva.com/
載ってるのはZynq7010。HDMIの端子は付けるらしい。

$99の投資で16コアボード1枚（+$20送料）
$199の投資で64コアボード（ただし3M貯まったら。貯まらなかったら16コアボード2枚）
今から$3Mは無理そうなので、16コアのボードかなぁ
円高だし、$99行ってみるか。

まだ出てないけどホストチップが Cyclone V SE だったら即投資してたなー。
Xilinx は無料版じゃチップスコープ使わせてくれないし、なにより Altera の SoPC Builder / Qsys が使い勝手良すぎる。
それでも安いし面白いチップ載ってるからちょっと興味はある。

投資した。したときは600kぐらいだったけど、今朝見たら750k超えてた。Fundedだ
EEtimesとOpencoresの紹介が効いたのかな?
$750の64コアにレイズしても良いかも

初心者はどんな勉強すればいいですか？

>>583
自分で何をやりたいのか、目的を明確にする訓練から始めるといいと思うよ

初心者はどんな勉強ができますか？どんな勉強はできませんか？

最低限の電気の知識から勉強かな･･･
大学の基礎電気IとかAとかみたいなところは欲しい

>>586
回答ありがとうございます
参考にさせていただきます

「CPU自作入門」のCPUって32bitのようですが、プログラム言語とか走るんでしょうか。
それとも動くソフトはLEDチカやラーメンタイマー程度のお決まりのパターンでしょうか。
田舎で近くにこんな高尚な本を置いてる書店がないもんで、よろしくお教え下さい。

LEDチカやラーメンタイマーが動くならプログラム言語は走るだろ
それでどんなソフトを作ることができるかは読者の実力

＞プログラム言語とか走るんでしょうか。
これかいな？
http://gihyo.jp/book/2012/978-4-7741-5338-4
目次見る限りはプログラミング言語の移植なんて考えてないみたいだけど、
メモリが8KかそこらあればBIOS含めて、適当に小さいインタプリタくらい
移植できるんじゃねぇの？

>>589 >>590 質問内容はこのCPUでできるかではなくて、既にあるかと言うことです。
技評のサイトで目次やCPU仕様は見たんですが、この件については不明だったので。
自分で作ればいいんでしょうが、学習目的とは言え、本+基板+ケーブル類で2万円位
出費して、ソフトは全然ないと言うのでは気持ちが萎えてしまいます。

全てパッケージングされた状態で欲しいならARMとかの方が良いと思う。

>>592
やりたい事はCPU設計を通してのロジックデバイスの学習です。
で、ある程度遊べるソフトがあるなら買ってもいいかなと思ったんですが
そうでなければオプティマイズのMAXII基板でPICマイコンでも作った方が
安上がりに勉強できるので、そっちにするつもりです。
その判断材料にするための質問でした。

>>591
そもそもあの目次を見て「既にある」と思う理由は何？

PIC 互換とかレベル高いな

>PIC 互換

トラ技の記事をコピペするだけだろ。
http://toragi.cqpub.co.jp/tabid/164/Default.aspx

ぱるてのん　で6502互換プロセッサ作ってApple][のCPUを差し替えて
動かすっていうのもやってたねぇ

>>597
昔トラ技にあったやつ？

>>594
「既にある」と思っているわけではなくて、あの目次からはどんなソフトが
あるか分からないので、本文の方にはこんなソフトが走るとか書いてないか
質問しているわけです。
>>596
おっしゃる通り、図書館でトラ技2008年12月号を見て作れそうだと思いました。
ただしコピーは最初の段階だけで、その後は自分なりに回路を改良したり機能
追加をしながら勉強するつもりです。

> やりたい事はCPU設計を通してのロジックデバイスの学習です。

だったら余計な注文を付けず、とにかく作るのが先だな

>>599
＞あの目次からはどんなソフトがあるか分からない
何を勝手に妄想してるのか知らねぇけど、CPUを作ろうっていうだけで、
モニタプログラム作ったり、インタプリタを作っていこうなんていう本
じゃないくらいのことはすぐわかるだろ。
本に掲載されたサンプルの類がこれだろ？
http://gihyo.jp/book/2012/978-4-7741-5338-4/support

>>600
これまでVerilogで基本的な同期順序回路を書いてシミュレータを動かしていて
CPUなどに挑戦したいのですが、学校の8年前のWinXP機は遅い上一人で占有できず
家のWinMe機はさらに絶望的なのでCPLDかFPGA基板の購入を決心しました。
私の家は貧乏で中学生の貯金では何を買うか慎重にならざるを得ないのです。
>>601
ありがとうございます。このページは前に検索した時見つけることができませんでした。
私の村はネット接続に制約が多く、十分に調査できずに質問したことをお詫びします。
これを見ると、この本の基板は私には高すぎる買い物と分かったのでMAXIIで作ることに
します。
みなさんありがとうございました。

>>602
えと・・・学校で使うのか家で使うのか知らんけど、開発ツールのOS対応はしっかり確認しておいてね

>>602
ダニエル・ヒルズの本を読みたまえ。

『アルジャーノン』はオススメ。『ビリー・ミリガン』は長い。

>>602
素直にPC買った方が役立つぞ

>>605
それはダニエル・キイスじゃ？

んだんだ、やっぱ山形さいいとこだべさ。

WinMeはないべー
裕福なお坊ちゃまお嬢ちゃまから、お古でも貰いなされ

その昔は、FPGAの論理合成をスタートさせてから終わるまで何時間も
待ったものだった。

教えてください

シリアル型のDAコンバーターなどに、送信するために、24bitとかの変数を宣言しますが、
その24bitの中には、変換方法など、いつも固定な値のbitがあります。
送信する時に便利なので、24bitを変数にしておきたいです。

ところが、この「いつも同じ値」が気に入らないみたいで、ISEは何行ものワーニングを出してきます。

このワーニングが気になってしかたありません。

みなさんは、こういうときは、どうしていますか？
・固定のbitと可変のbitを 分けて作り、あくまで可変のbitだけにする
・ワーニングなんか、無視無視

ぼくは、ワーニングは無くしたいですが、全24bitで扱いたいです。

datasheet寄こせ

>>610
> みなさんは、こういうときは、どうしていますか？
> ・固定のbitと可変のbitを 分けて作り、あくまで可変のbitだけにする
> ・ワーニングなんか、無視無視

過去スレで何度も話題に出てるけど、
ISEのバージョン更新に2回、3回と付き合えば
新たな選択肢を挙げられるようになると思う。

ワーニングのフィルタのことでしょうか。
自分の希望する内容だけフィルタできるといいんですが、
そうでないみたいですし。

HDL言語仕様・合成処理系の話で、FPGA/CPLDデバイスの話じゃないよね
スレ違いではないか?

HDLスレって落ちたままなんだっけ

ID:YZKe/wHc
ID:9Ki8T34L

ワーニング、ワーニングて
どこまでアホ晒せば気が済むんだおまえ

スターワーズ

大した行数書かないんでワーニング無視ですわ。
どうせろくなワーニング出さないでしょ。

でも、ワーニングなしで作りたいじゃないですか。
1つでもワーニングがあると、気になるんです。
最近、緑色の丸チェックを見たことないんです。
何かというとスグにワーニング出してくる。
フィルターで見かけ上のワーニングを消すんじゃなくて、
本当の意味でワーニングを0にしたい。

みなさん、ワーニングが気になりませんか？

ウォゥニンッは気になるかな

>>612
ワーニングなんか、無視
不具合でたら詳しくチェック

種類ごとにまとめてヤバそうな未接続とかは対処するぐらいかな

動作がおかしかったらワーニングの確認するよ

問題ないことを確認済みだから無視したのか
まだ吟味する暇も無くて放置したままなのか
1ヶ月も経てば全部忘れてる

ｵﾚなら1週間あれば忘れられる

>>618
だから、ワーニングって何だよ。ボケ
戯言をそれと気づかず繰り返しほざいてるテメエの存在の方がよっぽど気になるんだよアホ

>>625
ワーニングをご存じないようですので、ご説明します。

ワーニングというのは、ISEが出してくる警告メッセージのことです。
ISEでシンセシスやインプリメントなどの処理をしたときに、現れる警告メッセージのことで、
「黄色い三角の中にビックリマークのついた記号」が併せて表示されます。

一度やってみれば、スグにわかります。

心の狭い人がWarningをワーニングって発音/表記することをバカにしてるんだよ
英語の中でも米国北部方言の発音しか認めない心の狭い人たちな

ttp://m-ishikawa.com/blog/2008/12/14/401/
どっちでもいいんじゃないか？

warnの語源は 危険を知らせる叫び声(ウォーンだかワーーンだか)らしい
どう叫ぼうが警告の意が伝わればいいんじゃないんですかね

ﾜｧｧ-----｡ﾟ(ﾟ´Д｀ﾟ)ﾟ｡-----ﾝ!!!!

警告なんかなぁ

たまに出るね、ネイティブかぶれw
ネイティヴだろって突っ込む習性もあるよな〜やならカタカナ使うなよ

warning 桜井まちこ ということでしょうか?

ワーニングは、一見、日本語読みで素人っぽく聞こえるけど、
よくよく聞いてみると、
ワーニングのほうが、外人の発音に近く聞こえますよね?

war(戦争)も「ワー」と言うならそれでもいいけど

>>627
間違ってることを明確にみとめろゆとりのアホ
発音記号見たことないのかい
http://ejje.weblio.jp/content/warning
これを見てなお、"ワー"なんて表記する奴は発音記号を読めない証拠
"ヴァ"という発音は現代日本語にはないので表記上"バ"と"ヴァ"を区別する必要はないが、
ワーニングなどは書いた奴が間抜けな証拠だ。恥を知れ。かっこわるいのう。シュミレーション書く馬鹿と同じ。
walkmanをワークマンと書いて意味が通じるんかい。

>>626
まだ気づかないのかアホ

>>628
何をアホサイト引用してるんだおまえは。

全角に過剰反応するやつみたいなもんか

面白いことに スター*ウォー*ズ でも 超光速航行は*ワー*プ なんだな
(どっちも同じ音韻)

日本語におけるカタカナ語って原音をそのまま転写しているだけじゃないのだよ

発音記号を見た上で言うけど、これは日本語の「オ」でも「ウォ」でもないし、
日本語にはない発音だから、どっちが間違いとかいう話ではない。

聞こえ方がより近い方という意味では、人により意見が分かれるだろう。
個人的にはワーニングが近いと思ってるので、ワーニングと言っている。
（昔はウォーニングという言い方の方が多かった気がするが）

まぁ、そんなに肩肘張らず、実地で10カ国ぐらい集まるカンファレンスに出てみなよ。
細かい音の事なんて気にしてる人なんかいないから。
もしそこで「発音いいね」とでも言われたら、よっぽど話の中身が無さ過ぎて発音ぐらいしか
話題にすることが無かった、って事だから喜んでる場合じゃ無いよ。

ここでも話題はXilinxツールのわーにんぐをどうするかって話。
別にどう読もうがどう書こうかなんて関係ない。だいたい文字で音が表現できる訳じゃ無いし。
NECを「えぬいーしー」って読もうが「えぬぅぃすぅぃ」って読もうが気にしない。

で、わーにんぐの件だけど、自分のソースをやりくりして完全に無くしても、
XilinxのIPを実装したとたんほとばしるわーにんぐの量に早々に解脱すると思う。

気になるならwarningって英語で書けばいいんじゃないの？

終了
さて、どうしてWarningが出てしまったのかを考えるとしようや

>>639
場所と原因でソートして、自分の作った所でヤバそうな奴だけ対処するとか

地道にMessage Filterの機能でチェックしていくしか無いんじゃないかな？
VHDLだと出力ポートにopen指定しただけでwarningになる
で、適当な信号作ってポートに割当てるんだけど、後で見たとき使ってるのか？
ってなる

>>610のような「非変化のbit」についても、ワーニングしてくれるので、
ゼロにはならないでしょうね、きっと。

>>639
10カ国ぐらい集まるカンファレンスに出ているなら
外国ではNECはネックが一般的でえぬいーしー,えぬぅぃすぅぃなんて言わない
って知ってるだろ。なんで変なのを出だすんだ？
Asahi??をあさーい??と言われた時はさっぱり会社が分らなかった

ISEなんかのWarningはお知らせ的な警告があるから、
それらは本人が分っているなら無視で良いよな

>>645
>Asahi??をあさーい??と言われた時はさっぱり会社が分らなかった
へー、そうなんですか。おもしろい。
外人に「h」は、比の場合発音しないのかな。

>>647
おふらんす人じゃね？ Hを発音しないのは

HITACHIがイタチになるって何かで読んだ記憶がある

無視しても良いと思える奴(定数で変化しないとか)はwarning番号でフィルタすればいいんじゃないか
逆にまずそうな奴は検索で探す

よみうり新聞が、ユメウリ新聞になるって読売の何かで読んだ記憶がある

>>617
昔がウォーニング？
ワーニングなんてのは明らかに間違いだアホ。よくもまあ恥ずかしい表記しえｔるなおまえ
おまえの知らないところでみーんな教養のかけらもないおまえを馬鹿にしてる。そのぐらい気づけ
何馬鹿だからきづかない？そーだろそーだろ。

>>639
おまえそのカンファレンスで何もしゃべってないだろ
warn をワーンと発音していったいどこの国なら理解してくれるか言ってミロ

固有名詞はいいんだよそんなもんは、恥でもなんでもない
ワーニングやアワードと読んでるアホは恥を知れ。

経営者「いいから働け屑社員」

だろうな

それくらい脳のない経営者の元には、そりゃ屑社員しか残らないだろうなぁw

http://www.altera.co.jp/search?output=xml_no_dtd&sort=date%3AD%3AL%3Ad1&client=japan_frontend&proxystylesheet=japan_frontend&ie=UTF-8&oe=UTF-8&site=japan&q=%E3%83%AF%E3%83%BC%E3%83%8B%E3%83%B3%E3%82%B0

>>657
ウォーニングだと一件も出てこない不思議

xilinx
ウォーニング　0件
ワーニング　3件

ルネサス
ウォーニング 842件
ワーニング 159件

マイクロソフト MSDN
ワーニング　121件
http://social.msdn.microsoft.com/Search/ja-JP?query=%E3%83%AF%E3%83%BC%E3%83%8B%E3%83%B3%E3%82%B0&ac=80
ウォーニング　0件
http://social.msdn.microsoft.com/Search/ja-JP?query=%E3%82%A6%E3%82%A9%E3%83%BC%E3%83%8B%E3%83%B3%E3%82%B0&ac=8

暴れたいだけのお子ちゃまは放置してあげようよ
普段怒られっ放しのかわいそうな人なんだから
言うとおりワーニングって書いたらダメでもいいよ
関係無いし

私は、
HDLソースの行数よりも、ワーニングの数の方が多い、
そんなプログラムを書いています。
実際、へたくそです。

客先から「ソースを出してください」と言われて、困っています。

みなさんはどうですか?

大丈夫だ、問題ない

強迫性人格障害は、完全主義・完璧主義・潔癖主義であり、
細かいことに極度にこだわり、完璧を求めるあまり、柔軟性や
融通性がまったくなく、堅苦しく効率性がない人格障害です。

ずぼらの責任転嫁乙

>>662
キッコーマンを持って行き、「ソースと間違えて醤油を(ry
ブルドックという手もないわけではない。

高機能自閉症の人に見られる特徴

高機能自閉症の人たちには、一見障害を抱えているようには見えないものの
こだわりの強さや対人関係面での問題があります。

変な日本語だね

発狂してるのルネサス社員なのか

>>659
ルネの比率って元日立、元三菱、元NECの違いだったりするのかな?

問題が見つからなかったから出荷したよぉ

そういえば「制約」という言葉に違和感ばりばりだった若かりし頃
まぁ若いと何でも違和感感じるもんだ

Windows8 64bit上でISEの64bit版を動かしたらファイル選ぶダイアログが出る操作すると必ず落ちる

もう、正規にWin8に対応してるの?

>>672
なんでそんなに早まるんだ。新規に8マシン買ったの？
ちょっとは様子なきゃ。今回は様子見てるまに次のBlueが出そうだが、
OSが、一年で次のメジャーリリースされるってことはなんか問題ある証拠だろ。
まずはVMwareで使ってみて納得してから実機インスコに踏み切らなきゃ。
んで、VM試用した限りでは、まったく動かないアプリとかいっぱいあったし、
ドライバが動かないとか、レジューム復帰でトラブルがあるとかもネットで見るし、
今のとこ使いにくい7でしかないという印象でまったくオススメじゃないとオモタ

>>674
とりあえず32ビット版はファイル選択ダイアログもちゃんと出た
でもiMpactは64ビットじゃないとドライバの関係で動かないから
iMpactはコマンドラインで使えばなんとかなりそう

まあ趣味でやってるだけだからなんとかなりそう

まぁｵﾚなんかWin8なんかより90もリビジョンが進んでるWin98使いだからDOSアプリもサクサク動くし快適だわ。
論理合成はもちろんDOS上でPLASMだね。

おれなんか1982も進んでいるWIN2000だもんね

うまいこと言うね。

え？

VHDL初心者ならこれ買っとけっていう本があったら教えてください。
XILINX使用予定です。

無いと思う

>680
森岡澄夫 『HDLによる高性能ディジタル回路設計』

売ってるかどうかは知らん。VHDL文法の解説書ではないので、そっちは別に

長谷川裕恭 『VHDLによるハードウェア設計入門』

のあたりが要るかも。

こういうところにも仕事の能力の差が現れちゃうんだよな。681⇔682
ネットが世界の全てと思っている人間と、本当の情報収集能力がある人と。

>>683
なにいってんの

>>680
初心者向けというか1冊もっといた方がいい本を紹介。
Douglas L.Perry の VHDL って名前そのままの本。
amazonで\150で古本売ってたんで買って損はない。
安いから買っとけって意味ではない、ほんとにすばらしい内容。

とりあえず、このあたりは持っておいてマメに参照できるようにしとく。
http://www.ece.uic.edu/~dutt/courses/ece368/lect-notes/VHDLref.pdf
紙にするのは面倒だから、iPadだの何だのに入れて横に置いておくといい。

あとは適当に平易そうな本を一冊持っておいてサンプルを眺めながら
そこにでてきた予約語だのをキーワードにして、PDFを検索して、
原本で確認するといい。

他のものでもそうだけど、入門書では仕様の全てはカバーできない。
色々な本を買い漁るのも日本の景気回復の一助にはいいかもしれないけど、
原本でチェックするという習慣を身に付けておくのが良いと思うよ。

>>680
これ、セミナーを受けるように勉強できるから非常におすすめ。
リファレンスには向いていないから、別途他の本も要るけれども。

HDL独習ソフトで学ぶ CQ Endeavor VHDL
http://shop.cqpub.co.jp/book_guide/detail/38951/

>>686
それもいいけど、英文では「てにをは」がわからないでしょう。

原文で確認なんて、カッコいいこと言うけど、どう理解してるの？

本にも間違いはある。

>>686
英語では「てにをは」は要らないんじゃ？
格変化する代わりに語順で(ry

>>688
釣りだよな？、、な？

LVTTLとLVCMOS33の使い分けがわからなくなった

低電圧TTLレベルと低電圧CMOSレベルやん

VHDLって森岡本レベルのものが一冊も無いよね

>>693
入力の場合違いがないように見える
消費電力くらい？

>>695
スレッショルドが違わない？

それシッチョルだ？

ミッシェルポルなレフ

>>696-698
本気で言ッショルダ？

サンシャイン オン 毎ショルダー メイクスミー ハッピー

>>696
XILINXの使おうとしてるIOの場合

いずれも入力は
VIL=0.8 VIH=2.0V　
出力は
TTL VH=2.4V
COMS VH= VCCO-0.4
で違いはある。

>>682,685,686,687
ありがとうございます。

ロジアナのフロントエンドに使いたいのですが、入手性が良く手頃な値段で
300MHzくらいまで動くFPGAがあったら教えてください
パッケージは足がある物を希望します(BGAを半田付けできる設備はないです)

>703
速いQFPったらもはやSpartan6一択ではなかろか。
http://www.digikey.jp/scripts/DkSearch/dksus.dll?x=0&y=0&lang=ja&keywords=XC6SLX9+TQG144

DCMは300MHz越えられるけどRAMは多分300MHzを越えられないので
そのへんはインターリーブで頑張るw

>>704
レスありがとう
デジキーって送料がアホみたいに高かった気が・・・と思ったらそうでもなかった
Spartan6ですか・・・うわっ、無駄に豪華ｗ(失礼)
DCMというのはクロックを作るところですよね？資料によると最大1,080MHzまで作れる
しかし、CLB？の中のRAMが付いてこれないのでCLB1→CLB2→CLB1・・・的に分散させて
CLBの動作速度を下げる・・・と言う認識であっていますかね？

というか300MHz程度で動かすとなるとFPGAもそれなりに熱を持ちますよね？
あまり発熱しないならBGAをひっくりがえしてパッドに半田付けも可能かなと思ったりしますが

>>705
QFPの品種は規模が少ないから発熱は少ないんじゃないかと
放熱にはBGAが有利だろうけど

1,080MHzって…あぁVCOのことか。
動作クロックはもっと低いよ。

IOSERDESも1GHzで動かなかったか？
300MHzならSERDESなくても良いか

QFPがあるようなローエンドでSERDESって使えるの？
そういうのってシリーズ中でも大きい奴だけだったりするっしょ。

>>709
IOSERDESは全IOピンにもれなくついてくるぞ
もっと高速なトランシーバーはTにしかついてないが

QFPだとパッケージの周波数特性でGとか通らないんじゃないか

　サイクロン４にNIosをのせて制御しようか、それとも外部にCPUを持たせようか
迷ってるんだが、Niosなんか乗せたら、デバッグの度にコンパイル時間が無茶苦茶
増えるなんてことになるのだろうか？

コンパイルはしないかと。

教えてください

XilinxのISEのPlanAheadで、端子処理の選択枝には、PULL-UP, PULL-DOWNの他に、
KEEPERというのがあります。Xilinxのデータシートを見て、機能はわかったのですが
どんなときに使うのか、どういうメリットがあるのか　わかりません。
ご存じの方がいらしたら、教えてください。

>>714
出力がHI-Zになったときに、直前の値を弱い駆動力で保持する回路
プルアップ/ダウンだとHI/LOのどちらかで抵抗に電流が流れてロスになるが、
KEEPERだと切り替わる瞬間にしか流れないので、ロスが少ない

ありがとうございます。分かりやすい説明で、よくわかりました。

すると、具体的に使用する場所は、
外部との双方向データバスの配線ピンに使用するのでしょうか?

>>716
HIZが出る可能性がある双方向データバスとかで使うな

>>717
３りがとうございます。

世の中の一般常識として、Hi-Zになる信号線は、pull-upもpull-downもkeepも
何も処置しないというのは、いけないことなのでしょうか?

基本的にダメだな

入力が付随しているから

Lattice ボードを主に扱っている本ないかなー。
DDT 以外で。
英文マニュアル読むのつらいです。

>>718
最近のデバイスは頑丈なのでフローティングで壊れることはないだろうけど、
入力を読む場合に変な値が読まれるとやばいからだいたいどれか使うと思う

前にUCF書き間違いでフローティングになってたけど、特に問題はおきなかった(HIZの時は読まないSRAMバス)

>>718
http://japan.renesas.com/support/faqs/faq_results/Q107301-Q107400/r8c_107332_jp.jsp
http://www.semicon.toshiba.co.jp/product/micro/support/faq/faq2/faq23/1181581_5505.html

>>722
ファンクションは問題なくても電流増えてるかもよ

>>724
かもしれん
機能的には問題なく動いていて、見直していたら気がついた
長期的に試したわけじゃないし、対策した方が無難だわな

>>722
頻繁にアクセスがあるバスなら、ピンの寄生容量で電圧保持されていたかもしれない。

今更だけど、

>>229
> 3GSPSのADコンバーターがあります。
> これをFPGAで3GHzで駆動したいのですが、できるでしょうか。

何をしたかったのだろう。
3Gspsなら、FPGA内部も3GHzで動かさなければいけないと思ったのかな?

>>727
そんな質問してる時点で、何も出来ないから
ほっときなさい。

>>722
間違い

SUSU BOX ってのを
日経エレだかで見たんだけど、
ある程度モジュールが揃ったら面白そうだね。
ビジネスが続くか微妙だけど。

Verilogゴリゴリ書く担当って何人ぐらいでどんな役割分担でやってる？
設計からデバッグまで独りでやってて、猫の手も借りたいんだが
でも分業とか分散開発とかやったことないんだ

ブレイクダウンで作る。

リーダーが全体のブロック構成を決め、IN/OUTのインターフェースを定義し、許容されるLE数にメモリを割り当てる。
続いて、そのブロックのテスト仕様も決める。

サブリーダーは、割り当てられたブロックをさらにブレイクダウンして…(以下同文)

担当は割り当てられたモジュールを設計し、単体テストを行う。

サブリーダは結合テストを行い…(以下同文)

リーダーは、全体の進捗管理・品質管理・人の管理(いつ、何人投入するか?)を行う。
総合テストはサブリーダーに任せ、リーダー1行もコーディングしない。
(リーダーがコーディングしている様では、そのプロジェクトは死の行進中)

何人か?
規模によって役割分担が細分化されるので、何人でも。

FPGAの乗算器について質問です。
乗算回路を作るときクロックを使う順序回路ですよね？
Verilog記述で割り算記号/を使う演算を含む回路の合成を行うと組み合わせ回路で乗算が行えてしまいます。
上記の回路をFPGA上に乗せたときも同じ動作をしました。これはどうしてですか？

>>733
そうとも限らんぞ。
その気になれば、加算器を大量に使うことで組み合わせ回路で積算できる。
あと、FPGAは乗算器がデフォでついてることも多い

順序回路でやってるのはリソース削減のためでしょ

FPGA搭載の乗算器は1clockで演算結果が出てくるから
順序回路というより組合せ回路+FFに近いのではないか?

みんな>>733の言いたい事よく分かるな。
俺は何が言いたいのか全然分からんかった。

>>734-737
返信ありがとうございます。
そもそも乗除回路の実装は組み合わせ回路でも可能ってことですね。
乗除回路の実装方法を調べていると順序回路で行っているものばかりだったので勘違いしました。
組み合わせ回路での実装方法の文献やリンクをしっている方がいたら教えていただけませんか？

遅いクロックだったら組み合わせでも間に合うかもしれないけど速くなったらダメだね。
リソースも食う。そういうのが必要な場合なんて設計時にわかっているからDSPに
余裕のあるデバイスをチョイスするのが普通ですね。

PIC16F1823をCCSで使ってるんだけど何故かディレイ関数がうまく動かない・・
delay_us（10）はうまく動くんだけど
delay_us（1000）とか
delay_ms(10)は無視される
他のこんな現象になった人いるかな？
PIC16F876とかは問題なく動くんだが・・

げ、誤爆した・・

>>740
すれ違いだけど、
クロック周波数が高くて、カウント数をoverしてると思われ。

>>742
誤爆にも親切にありがとう！
for〜分でディレイは稼ぐことにするよ

うーん、乗算器とは何か、同期回路とは何か、
ちゃんと理解して設計してるのかな？
738さんの言ってる順序回路で実装という意味が分からん。

>>738
a×b→c
これでaとbの全組み合わせを全部ifで書いて、最適化をコンパイラにお任せ

内部メモリ利用したテーブル作るのが簡単だけどなｗ

>>745
これは酷いw

>>745
ワロタ　ありえねえ

>>745
基本、それでいいはず。
まあ、case にするけど。

ガロア体では使う。

>>738
ディジタル数値演算回路の実用設計
ttp://www.cqpub.co.jp/hanbai/books/36/36171.htm

>>745
そういう力技でも、必要なのは乗算値のビット数分だけなんだけどな…。
うえの本のリスト3-1

/************************************************************************/
/* multiplier 4x4 a by s.suzuki */
/* 2006.02.08 */
/************************************************************************/

module mlt_44_a (
z , // product [07:00]:unsigned integer

a , // multiplier [03:00]:unsigned integer
b ); // multiplicand [03:00]:unsigned integer

// io
input [03:00] a ; // multiplier [03:00]:unsigned integer
input [03:00] b ; // multiplicand [03:00]:unsigned integer

output [07:00] z ; // product [07:00]:unsigned integer

// function()
// partial product
wire [03:00] pp0 = {4{b[00]}} & a ;
wire [04:01] pp1 = {4{b[01]}} & a ;
wire [05:02] pp2 = {4{b[02]}} & a ;
wire [06:03] pp3 = {4{b[03]}} & a ;

// adder
assign z = ( pp0 << 0 )
+ ( pp1 << 1 )
+ ( pp2 << 2 )
+ ( pp3 << 3 ) ;

endmodule

変に記述するより * って書いてツールに任せた方がいいよ。
ブースとか書き始めるアホがいて困る。

>>750
「基本、それでいいはず」と抜かしたおまえが言うなよ。
>>738は基本を勉強したいか、乗算器が不足して困っていると思われ

>>731
っと言う訳で、仕事を割り当てたメンツの中には「全組み合わせを全部ifで書いて」などと品質が悪いコーダーが必ず混じる。
だから最初に「許容されるLE数にメモリを割り当て」でリソースの制限かけとかないと後が大変。

分業して逆に仕事が増えるかもしんないから、管理をしっかりな。

乗算は組み合わせ回路でいけるけど除算は無理じゃね？

ワラスツリーとか部分積とかのキーワードでググれば解説出てこないか？
基本は2進数の筆算でそれを組み合わせ回路で直接実装するか、順序回路で一桁ずつやるかってことでしょ

車輪の再開発してどうする
出来あいの乗算器が無くて論理で作る羽目になったんだったら
んなもんIP引っ張ってくりゃ終わるわ

割り算って組み合わせ回路でできるの?

素人は手を出すな。実績のあるものを買ってこい。

逆数演算なら組合せ回路というかLUTで実現できないことはない
逆数演算+乗算 で 除算となる

a÷b→c、0除算エラーフラグe
全部ifで

>>753>>756>>758
>>749だが、本当に基本を知らないんだな。
知らなくても困らなくなった時代だからいいのかもしれんが。

除算の基本的考え方は、
>// adder
>assign z = ( pp0 << 0 )
>+ ( pp1 << 1 )
>+ ( pp2 << 2 )
>+ ( pp3 << 3 ) ;
この左シフトを右シフトにするだけ、基本的に。
(考え方だからこれを右シフトにしてもダメ)

>>756
入力が決まれば出力が決まるんだから
組み合わせで出来るだろ。

順序回路順序回路言ってる奴は
まず順序回路の定義を見てこい

>>756
過去の値に左右されない、単なるコード変換と見なせるので、勿論、実現可能です。

ですが、少ないゲート数で実現できる効率的な回路があるか?と言う話なら別問題です。

Xilinx社のチップスコープで質問があります。
回路のタイミング制約を10nsとかかけたとき、
それはチップスコープも含めて制約が効くと考えればよいでしょうか?
(でないと、チップスコープが正しく捕捉できないと思うのです)

Map,ParのプロセスではChipScopeの機能ブロックもユーザー回路と同じ
だから当然制約は有効になるよ

ChipScopeによってタイミングは変わるから、なぜかChipScopeを外すと動か
なくなってしまったり…

シリコンハウスに行ったらspartan6が売っててびっくりした。
ついでに安いUSBのconfig用ケーブルも売ってくれればいいのだけど。

qfp? bga?

HDLってiPhoneに入れたらJFKって直されてワラタ

Qualtusだけど、V9まではあったのに、V12になってWaveForm　Eeditorがない。
簡易的な波形シュミレーションってできなくなったのか？

>>769
ALTERAは内蔵シミュレータを廃止しちゃった。

ModelSim-AEのライセンス供給が続いてるのは良いけど、
QuartusII本体だけで簡易的な言語混在simが出来なくなったのは痛いね。

今頑張ってバイトしてまして、年始には１５万ちょいもらうことができそうです。
全くの初心者なんですが、おすすめは何でしょうか？
買った後のボードに、初心者用のお助けサービスがついていると、非常に助かるのですが。
当方は地方のため、東京や大阪で開催される技術セミナーに行くということは難しいです。
頑張って行くとしても、一度っきりになると思います。

>>771
学生? 独学はちょっと厳しいと思う。
学生ならFPGAやってる地元企業にインターンを申し込んめばいいんじゃないかな。

ある先生は言いました「目的なしに学ぶことは無駄である」、「学ぶことを目的としてはいけない」と

>>771
> 当方は地方のため、東京や大阪で開催される技術セミナーに行くということは難しいです。

東京エレクトロンデバイスなら、仙台/横浜/立川/名古屋/大阪/広島/福岡と比較的地方でセミナーやっているよ。
ttp://ppg.teldevice.co.jp/m_training/training01.htm
ttp://ppg.teldevice.co.jp/m_training/training02.htm

あとはXilinx・Alteraのオンライントレーニング。

もしTEDを受講するなら、ボードはXilinxかな。

予算10万程度で入門用のXilinxのボードを探しています。
機能的にはalteraのDE2-70と同等のもので、可能であれば日本語マニュアルがついているものが望ましいです。
Xilinxのボードに関して素人なのでもし詳しい方がいましたらよろしくお願いします。

>>775
入門用なら「Spartan-6 FPGA SP605 評価キット」辺りでいいんじゃないかな。
6万円前後だし、開発ツールのライセンスも付いてくる。

TED扱いのモノならば日本語の取説ぐらいは付いてたかも。

DE2-70 をアカデミックで買ったら？
日本語マニュアルとか要るかな？

ここの住民って日本語弱いの？

ｲﾙﾎﾞﾝﾏﾙﾁｮｸﾞﾝﾊｼｮｽﾐﾀﾞ!

>>772,774
ありがとうございます。セミナーの参加を検討します。
また、オンライントレーニングは知りませんでした。
勉強してみます。

　Qsysの中にUARTがあるけど、これはニオスを使わなくても単独で使えるのだろうか？
以前アルテラを使っていたことはあるのだけど、V12をダウンロードしたらかなり
変わっていて、戸惑う。メガファンクションはつかったことあるのだが、メガファンクションに
はUARTがない。

FPGAの勉強をしようと思っています。Spartan-3とCyclone IVのボードが
安そうなのでどちらかを買って勉強しようと思っているんですが選ぶ場合の
選択ポイントってどういう所を見れば良いのでしょうか？
PCの環境はWindowsかMacでハードの勉強は学生時代に基礎はやりましたが
基本ソフト屋なので8bit等の簡単なCPU＋周辺を作ったり既存のIPをぶち込んで
マイコンボードみたいにするのを最初のターゲットにしたいと思っています。

使えるよ。
SOPC Builder/QsysはNios設計だけのツール、じゃないよ。IP間接続を自動化してくれるツールでもある。

電子工作に全く自信がないならLEDとスイッチが最初からいくつか載ってるボードを選ぶこと。
値段から見ると、DE0-NanoかBasys2が手頃だと思う。

>>782
FPGAやるのはソフト屋だよ

んなこたーない

>783
そうなの。ありがとう。やってみます。

>>782
秋月で打ってるSpartan-6評価ボードはどうか

>>782
QurtusIIとISE、どちらが自分好みか、判りやすいかを試した結果でFPGAを選ぶ。

どのメーカーのバイクが好きかで選ぶ。
　ホンダ・ヤマハ・スズキ＝＞A
　カワサキ＝＞X

>>782
> 基本ソフト屋なので8bit等の簡単なCPU＋周辺を作ったり既存のIPをぶち込んで
> マイコンボードみたいにするのを最初のターゲットにしたいと思っています。
学習ボードなら、箱を開けてサンプル焼けばマイコンボードの出来上がり。

それよりも自前でCPU作るのが、初心者には壁高いよ。
Alteraしか知らないけど、AlteraにはC2H Acceleration Compilerってのがある。
ソフトやなら、これ使えばC言語とHDLの対比が掴みやすいかも…

Altium の NanoBoard 3000 は 58000円
LED、スイッチ、タッチスクリーン液晶、赤外線、SD、USB、Ethernet、ADC、リレー等を装備
付属の開発環境 (1年サブスクリプションなのは注意) には、
LCD や SDRAM の コントローラ IP
8bit、32bit の各種 CPU IP
OpenBus (ポトリペタペタでIOポートの割り付けとかをやってくれる)
タッチ、USB、TCP/IP等のドライバ、スタック。普通に stdout で液晶に文字出力できる
FPGA内デバッグに便利なロジアナ、ターミナル、スライダー等のGUIツールキット

alteraとxilinxぶっちゃけ今、ノリに乗ってるのってどっちよ？

ふむ。あるサイトでLE=12ゲート換算という記述を見ましたけどこれ正しい？
DE0-Nano $79 CycloneIV 22,320 LEs (267,840Gates)
Basys2 $99 Spartan3E 250,000Gates
こうみるとBasys2の方が7セグやらVGAやら出力端子は豊富ですけど
DE0-Nanoは32MB SDRAMがついていたりするし今回の目的には
コッチのほうが良い気も？Spartan-6って単位が違うのでどの程度の
規模に相当するのかイマイチよくわからないな・・・。
とりあえず開発環境入れてみるか・・・。

>>794
だからさ、ボード/FPGAのスベックじゃなくて、ツールで選べって。

CPU作るなら、本が最近相次いで出たから、まずはそれ見てみるといい

ttp://yone2.net/archives/241
ttp://tatsu-zine.com/books/fpga
ttp://www.coronasha.co.jp/np/isbn/9784339024371/

トヨタに乗ってる＝＞A
日産が好きだ＝＞X
　ならどうだ

Vivado Webpackはそろそろ出るのか？

３年前にA,X両方使ってみたあくまで個人的な印象

どちらかというとAの環境の方が直感的に分かりやすく感じた。
Xはマニュアル見ながらちゃんと手順を踏まないと先に進めず。
直感的にやるとハマった気がする。

両方使ってるけど、どっちでもいいよ。
シミュレータはちゃんとしたのを買え。

シミュレータで使うドライバとかスタブとかの充実度は…
まぁ簡単な奴は自分で用意するべきか。

ニオスとか使ったことないが、ニオスを組み込むとそれだけでコンパイルに
1時間余分にかかるらしいが本当か？

うそ

>>797
トヨタ、日産、ホンダ＞A
スバル＞X
三菱、マツダ＞L

>>800
今じゃフリーとか激安の物でもそれなりに動くから良い時代になったよなぁ。

Nios入れても単純なデザインで制約も緩かったら2分足らずでコンパイル終わるよ

　2分くらいでおわるの？　それFreeのコンパイラ？　
最近仕事が少ないだろ。仕事が入ってきて、コンパイラ買っても1回
ポッキリってことが多い。だからFreeでやれる範囲でやりたい。

購入しないとROMに焼けなくて、起動も1時間限定じゃなかったっけ？

キャッシュなしの一番下のだったら
フリーで使えるようになってる。

WebEditionならタダなんだし入れて試してみりゃ良いやん。
仕事ならなおさら2ch情報なんてあてにすべきじゃない

>>810
ゆとりが試してみるなんてするはずがない。
ゆとりだから仕事に関することでも2ch情報をあてにする。

そんなに自分を貶めるなよ

modelsim PEには波形エディタでのテストベンチ作成機能があると書いてある。
modelsim altera starter editionには無いのか？

>>813
ゆとりさん、こんばんは

波形エディタでテストベンチ書く奴なんて、まさか居ないよな?

＞８１５
　専門家の場合は意外に思うかもしれないが、滅多にFPGA組まない人が偶に
取り掛かかる場合は楽だとおもうよ。テスト的にちょっと動かす場合とか。
自分の場合は、よほど大きなプログラムでないと、波形エディタでやってた。
modelsimを動かすのは気持ちが重たい。コマンドを忘れてるし、直感的
に若い難い。

>>816
波形エディタで悩むより、ベンチ書くのが簡単。
テスト条件も簡単に振ることが出来るし。

それ以前に「たかが波形エディタで、ライセンスを占有すんな!!」という笑えないネタもあるが(ﾟДﾟ)ｺﾞﾙｧ

つーか一般的に所要工数は 設計 <<<(超えられない壁)<<< テスト だ
設計工数より軽い/同等のテストしかしてない回路なんか使い物にならない

アジャイルなんて邪悪な思想を回路設計に持ちこんではならない

アジャイルは設計に持ち込むもんじゃなくて
仕様決定に使うもん。
お客が明白に　欲しいのはこれ、と言えないのだったら
たとえばLEDの並び・明るさと点滅の仕方とか、
何種類か並べて、どれがいいですか？だ。

>>818-819
完全にソフト屋だな

>>818
それは「机上デバッグ」を軽視したやりかただな。
テストで問題が無ければオッケーってか？

>８１８
　エエッー、そうなのか？　じゃあ
　設計　１００万　
テスト　５００万
とかなの？
　俺なんか普通、見積もりはテストは設計の半分くらいだ。
　実際そんなに時間かけない。

＞８１９
　本設計もアジャイルだな。モジュールごとにテストして最後にくっつける。
最後にタイミング解析でバッファを追加して、レイテンシ調整したら、大体動くけどな。

テスト仕様策定とテストベンチ構築(机上/実機の両方)に工数かけないと
でき上ったモノの動作検証ができないじゃん

電源入れたらなんとなーく動いたからいいか! で終わりなの?

>>818
>所要工数は 設計 <<<(超えられない壁)<<< テスト
超えられない壁は別にして、テストにデバッグ含めるとをそんな感じだよな
開発の最終段階になってEMI駄目そう、デジタルのノイズがアナログに回り込んで
おいおいとかってなると長くなるなって悟るからな

>>825
それって基板の話しでしょ? ちょっとズレてるよ。

>>824
それって適当に設計してて、テストと言うよりデバッグしているんじゃないの?

> 電源入れたらなんとなーく動いたからいいか!
なんとなくでOKは問題だけど、粗方の動作は一発OKでないと。

だよねー
なんとなくはダメだよな、なんとなくは。
その点、俺はそこはかとなく動けばOKだ。

いきなりLチカで躓く新人の研修をどうすれバインダー?

>>828
無料セミナーに行かせる

>>828
派遣に出す

千尋の崖に突き落とし、登ってくるのを待つ

え、普通
設計1に対してテスト5とかの割合でしょ
人員数にしても工数にしてもどんなプロジェクトでも大抵このくらいだけどな
ASICで失敗が効かない物だからかな？FPGAとかだと違うのか？

まぁ、そうね。
納期との兼ね合いもあるだろうけど、ASICの場合
故障検出等のため、テスト量が膨大になりがち。
FPGAはやらなくていいのかな？試作にしか使ったこと
ないから分からん。

>>832-833
ASICは大変らしいな。
それで開発費が高騰して、後で修正が効くFPGAだしな。

modelsimは糞分かりにくい。Lチカさえできれば、なんだってできるのに。
それすらできない。ChangeDirectryが上手くいかない。なんでだよ。
　コマンドHelpどこにあるんだよ。

>>828
指導者を代える

>>835
もともとUNIX系のツールでプロが使うものだから。

modelsimとか使いこなすには
tclを覚えるのが必須だと思う

>>831
ほとんどは登れないんじゃないかな？

最近は手取り足取りやらないとダメみたいです。

登ってきたら、会社が傾いてた。下り坂・・・

>>840
まぁ、その登る過程で何かを得られてたんなら転職も大丈夫でしょう

>838
憶えた。解った。ありがと。　この2行結構貴重だったよ。
>837
　Linuxのコマンドラインってtclなのか？

ちなみに、ディスクトップのショートカットでmodelsimを起動すると
ChangeDirectryが出来ないてのも分かった。

>>828
下の世話

modelsimでVHDLのシュミレーションスタートすると以下のエラーがでる。
メガファンクションを使ってると、シュミレーションできない。
なんでなの？

# Loading std.standard
# Loading std.textio(body)
# Loading ieee.std_logic_1164(body)
# Loading work.prjcount_vhd_vec_tst(prjcount_arch)
# Loading work.prjcount(bdf_type)
# ** Warning: (vsim-3473) Component instance "b2v_inst1 : lpm_count100" is not bound.
# Time: 0 ps Iteration: 0 Instance: /prjcount_vhd_vec_tst/i1 File: C:/altera/90sp2/test_VWFtoBench2/prjCount.vhd
# Loading instances from C:/altera/90sp2/test_VWFtoBench2/simulation/modelsim/prjCount_vhd.sdo
# ** Error: (vsim-SDF-3250) C:/altera/90sp2/test_VWFtoBench2/simulation/modelsim/prjCount_vhd.sdo(0): Failed to find INSTANCE '/prjCount'.
#
# ** Error: (vsim-SDF-3894) : Errors occured in reading and resolving instances from compiled SDF file(s).
#
# ** Error: (vsim-SDF-3250) C:/altera/90sp2/test_VWFtoBench2/simulation/modelsim/prjCount_vhd.sdo(0): Failed to find INSTANCE '/prjCount'.
#
# Error loading design

>>841
賛成。
おまえには才能がないと、ソフト屋になることを勧める。
な〜に問題ないさ、そろそろ高位合成の時代になるからw

>>844
メガファンクションのシミュレーション用モデルライブラリを入れた?

>>842
デスクトップのショートカット問題はアマチュアの初心者が必ずはまる問題だな
俺も最初困った

linuxのCUIは多分bashとかだよ
Quartusのcygnusもbashだよね

ハードの設計ツールって
何故か、tclが組み込まれてる

ついでにtkも覚えてGUIアプリ作って遊んでた

>>842
【ディスクトップ】（外誤科）
http://www.tt.rim.or.jp/~rudyard/gaigo001.html

俺はなんでtclを採用してるのかでずっと悩んでるよ…

慣れているのと、資産があるからじゃない
Xも独自からTCLベースになったし

Vivado WebPACK出たー！

　今回、時間的に余裕があったから、勉強しても間に合ったが、ツールが
変わるのはやいなー。前回の仕事はV9で今回はV12だものかなり変わる。
ザイリンクスはもっと昔にやったきりだよ。

ビバドって、調子どうですか？
スバルタンしか使いませんが、ISEから乗り換える必要性って、ありますかね？

>>855
ISEよりは使いやすい

スパルタンで使えないんじゃ、まだまだISEだま

ザイリンクスのスパルタンは、アルテラで言うと何にあたりますか?
ザイリンクスのビァーテックスは、アルテラで言うと何にあたりますか?

スパ／サイクロン
バー／ストラ
ってところかな。大雑把だけど。
名古屋の人ですか？

お前ら一大事！！猛烈にウンコしたいのに髪が、じゃなかった紙がない！！！
ティッシュでがんばるしかない！

XlinxはSystem　Verilogは対応してるのか？

してる
http://japan.xilinx.com/products/design-tools/vivado/implementation/synthesis/index.htm

modelsimで、バイナリーファイルを読み込んでROMの挙動をさせることって
できますか？　いちいちVHDLに変換してコンパイルするのめんどいお…。

VHDLやらVerilogでファイルから読み込みコードを書けばいいのでは?

>>863
つ Hexadecimal(Intel-format)ファイル

>>862
Vivadoだけだよね。なので7シリーズだけしか使えない。S6V6までのデバイスでは未対応。
VHDL2008も対応してないし、Xはツールのサポート弱いよねぇ
QIIは両方とも対応してる。Qsysめっちゃ使いやすいし…デバイスはトラブってるけどｗ

XのデバイスとAのツールが合わされば最良って事かｗ

Microsemi(Actel)使っている人いる？ちょっと趣味用で興味があるんだけど
開発環境のライセンスが登録すればとりあえず１年使えるとはいえその先は
金がかかりそうな雰囲気だしそれを考えると無難にXとかAを使うべきかな？

Qはデバイストラブルあるのか？　いまサイクロン４使ってるが大丈夫か？

あーいや、すまん。製造トラブルの方で今出てるデバイスに大きな問題は無いよね。
新しく出そうとしてるデバイスは相当苦労してるみたい

　やっぱりsystem　verilogだよな。すこし仕様をみたけど格段に使いやすそうだ。
まずテストベンチが書きやすそうだな。VHDLでは無茶苦茶苦労したので、こんどは
Verilogにしてみたんだが、やっぱSystem　Verilogにしよう。
　しかし本を持ってない。買いにいこう。なんかおすすめあるか？

本よりAlteraのオンライン・トレーニング
http://www.altera.co.jp/education/training/courses/OJHDL1125
これを見てから本を探しに行けばいい

＞８７２
　これでだいたいわかるね。しかし便利になったもんだ。あと一つ不満は
たとえばVerilogのfunctionが順序回路の記述を扱えないこと。AHDLだと
これができたので、階層化したときに非常に解りやすく書けた。
System　Verilogではそういう書き方はできないのだろか？

素直にタスクにしろよ

タスク、使いにくくないですか？

時間の概念があるのがタスク、無いのがファンクションだろ

task って、合成できるのでしょうか？

module UART (
reset ,
txclk ,
ld_tx_data ,
tx_data ,
tx_enable ,
tx_out ,
tx_empty ,
);

http://www.asic-world.com/examples/verilog/uart.html

ここに乗ってるVerilogソースだが、これって可笑しいよね。
そもそもtxclkはボーレイトになるから、clkに対しては通常はかなり遅い筈だ。ならば

module UART (
reset ,
clk,
txclk ,
,,,,,
);

のようにclkを渡してtxclkはクロックエネーブルとして動作させるのが正しいと思う。
この考え間違ってる？

　根本的に解らないのは、FPGAにグローバルクロックが5本も10本もあること。
クロックを分けてしまうと、内部システムで信号を繋ぐ時にメタステーブルがでるので
ややこしくなる。わざわざクロックを分ける意味のあるケースってあるのだろうか？

>>878
ボーレート用のクロックを外で作るのはよくあること。
そうしないとそのモジュールの汎用性が無くなってしまうから。
あと、クロックを分ける必要のあることはよくあること。
そのシステム内ですべてのクロックが同一周波数、またはその分周で動くとは限らないから。
ありがちなケースだと、SDRAMを動かすケースとかね。
規格として133MHzや266MHzに決められてたりするから

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＞８７９
　なるほど。　外でクロックを造るとすると、１３３Mhzから分周して
送信クロックをつくるとFFの出力だよね。これをｔｘｃｌｋという
グローバルクロックに接続できるの？　そんなことやったことが無い。
一旦外部に引き出して、ジャンパー接続するの？

>>881
外に違う周波数の発信器をたくさんつけたり、内蔵PLLで分周してグローバルクロックに接続する
基本的にFF出力で分周するやり方はタイミング収束させることができないからやらないほうがよい

何度かグローバル配線使い切る設計はしてるぞ。
Spartan-3の頃はグローバル線が少なくて苦労したけど、最近は楽になったね。
増えたら増えた分だけ回路を押し込めるから、使い切ることはあるけど。

まぁ単一クロックで設計するに越したことは無いけど。楽だから。

あ、UARTも話だったか。
俺んとこはボーレート誤差を嫌うお客さんもいるから
14.7456MHzとかの水晶で別系統に分けることもしばしば。

＞８８２
　なるほどPLL経由でグローバルに接続するのか。
　UARTごときにPLL1個使うのはもったいないのでは？（とはいえ、自分のレベルではPLLは余ってるが、、）

＞基本的にFF出力で分周するやり方はタイミング収束させることができないからやらないほうがよい

　？？？　
　PLLだろうと、外部発振器だろうと別クロックなのだから、クロックの違うシステム間での
タイミング収束は無理なのでは？　それぞれに収束させる以外にないとおもうけど。
クロックを2つ以上使ったことないので良くわからないが、、、

＞８８３
＞Spartan-3の頃はグローバル線が少なくて苦労したけど、最近は楽になったね。
＞増えたら増えた分だけ回路を押し込めるから、使い切ることはあるけど。

　同一FPGA内のクロックの異なるシステム間はどう接続するの？　
外部入力の取り込みと同じようにメタステーブル処理するの？

>>885
1bit信号なら多段FF、複数bit信号ならば非同期FIFO、DualPortRAM等

教えてください。実機の動作が変なので、
チップスコープで観測しようと、インサーターで組み込みました。
そうしたら、それだけで全く正常に動作してしまいました。
チップスコープを外すと、やはり動作が異常に戻ります。
こういう場合は、どのようにしてデバッグしたらよいでしょうか?

リソースが少ないので、
チップスコープを入れたままにする、というのは、やりたくないです。

>>887
CSP挿入時に正常動作するという事から、
CSP未使用時に意図しない最適化で必要な信号線が消されているように見受けられます。

まずはCSPで観測している信号線にKEEP/SAVE属性を付与してみては如何でしょう。
それでCSP未使用時に正常動作するようになるのであれば、実際どの信号線が
消されているのかを絞り込んでいく感じで。

とすると、タイミング制約満足して無いとか
配置配線の問題であると考えられるので

１、タイミング制約や非同期信号の見直し
２、FPGAエディタのprobe機能で信号を引き出してオシロやロジアナで確認

といった確認になるかな。
２は自宅じゃほぼ無理だけど。

ありがとうございます。
>>888
>必要な信号線が消されているように
ちょっと驚きです。そんな「勝手に消す」ということが、
通常に行われるものなのでしょうか?
だとしたら、初めての体験で、びっくりです。
ちょっと調べてみます。
どうもありがとうございました。

>>889
ありがとうございます。
外部信号の取り込みで、非同期信号を含んでいますので、
見てみます。(って、チップスコープ無しでどうやってやるつもりだ→俺)

たまたまですが、オシロ、ロジアナはもっていますので、工夫してみます。
ありがとうきございました。

質問です。
自営で、回路設計や製作をしています。
マイコンはちょくちょく使っていますが、FPGAは未経験です。
最近の仕事では、マイコンだけでは速度が追いつかないものが頻繁で、
マイコンをSH4まで使うようになりました。
しかしFPGAを使えば、速度の点では大変有利だと　わかっていますが、使ったことがありません。

これからFPGAを使い始めて、商売でお金が取れるようになるには
どのくらいの規模を何回ぐらいやれば、モノになるのでしょうか。
もちろん、通常の知識や技術レベルがあるものとして、です。
マイコンでC言語は使っているので、System-Cという言語を使えば、FPGAも同じように使える、と思っています。

どのくらいのお金を取りたいか、、、
月数百とか、50万、30万、色々あるじゃん

どこぐらいを狙ってるの？

>>891
> マイコンをSH4まで使うようになりました。
SH4で間に合わない処理だと、25kLE位の規模が必要かな。

> マイコンでC言語は使っているので、System-Cという言語を使えば
System-Cでの高位合成は、ツールがメチャ高いし非現実的。しかも亜流だよ。
本流は標準Cで高位合成する方向。ザイリンクスのVivadoがこれ。でもデバイスが限られる。

なので、Verilog/VHDLは避けて通れない。

> どのくらいの規模を何回ぐらいやれば、モノになるのでしょうか。
CPLDの小さいものから初めて二年位かな。
二年経っても品質が良くないだろうから、実質三年かな。

SystemCに過度の期待を持ってはいけない。
世の中のC++屋みんなが回路設計できるようになる魔法のツールではないんだよ。

HDLだとシミュレーションにModelsimなどの有料ツールが必要だけど
SystemCなら gccなどの無料ツールでもシミュレーション可能ってくらいが
ささやかな利点。
あとは C++が読める人にとって可読性が高いってのもある。

HDLが書けない人向けの設計ツールとしてはMatlab/simulinの方がまだマシだよ。

> 本流は標準Cで高位合成する方向

本気で言ってるのか、バカなのか・・・
その両方か。

>>895
おまえは時流が見えてない様だな、バカ?

Cで記述すると、なまじ言語が一緒なだけに
考え方について行けない人が多いんだよなぁ。
結局HDL覚えた方が早かったりしない？

それに世の中言語云々よりもGUIでアイコン並べて
「設計しました」って流れになってきてると思うけど。

>>896
C言語で合成なんて、20年前から言われてるが実現できてないだろ。

時流なのか・・・

高位合成は時流だろうけど、ソフトウェアを直接合成する、って考えてるのは勘違いだわな

for()で回すCのアルゴをHDLにするの、HDLが面倒。
そのまま合成したいわ。

GUI? 用意されていないアルゴだったらお手上げ。
そもそも、それってMAX＋plusの頃から出来たけど、誰も使ってないじゃん。
わかるよ、Matlab/LabVIEWのこと言いたいんだろ?

Qsysとかまさにアイコン並べてってレベルだろ。
多少複雑な設定盛り込んでるけどさ。

forで回すのをそのまま合成？
回路の動作速度とかレテンシ犠牲にするなら自動変換できるだろうけど…
やっぱマイコンで動いてたのをそのままってのは無理あるよね。

>>898
おまえの目の前にQurtusIIがあれば、中にC2Hが入っているのを知らんの?

高位合成は5,6年前にカタパルトで完成している。
その次はDIGO C?が浮動小数点対応をしている。
直近ではアルテラがOpenCL SDKを発表した。

いいや、知らなくて困るのはおまえだから。

Cからそのまま合成できればソフト屋さんは楽なんだろうけどね。
ハードウェアリソースやタイミングを考慮した合成用のCに書き直すとかするなら意味ないし。

>>902
www

正にC2Hで>>903が懸念してる事態を目の当たりにしてるからなぁ。
いや、自分がやってた訳じゃないから他人事なんだけどさｗ

>>901
もしかしてCをHDLに置き換えた経験無し?

for()文が面倒なのは、正しくは二重三重にネストされた多次元配列へのアクセス。
しかもループ毎にアクセスする順番が変わるとか、イジメのようなアルゴ。
Waveletがそう。

GUIでサクッと出来ればいいけど、外部SDRAMから淀みなくデータ供給出来るの?

>>903
そのほうがよっぽど楽だわ。
>>他
おもちゃのC2Hで高位合成が分かった気になるなよw
それにしてもC2Hを持ち出さないと話しが通じないおまえらって…

ASIC設計ならね〜小中規模FPGAだとツールにかけられるコストには制限がかかる。
C2HやHLS（旧AutoESL）ぐらいまでじゃ無いかな？
「これならCだけで作れる！」って夢は捨てよう。
「今Cで動いてるのを黙ってFPGAにっ」って妄想も捨てよう。
通らない構文や書き換える必要がある構文、書き換えた方が効率よい場合もあるし、
並列性やパイプラインの指示を与える（ディレクティブとか言う）のは必須だし。
で、これで作れるのは「〜の機能を持ったモジュール」まで。

I/O周りのタイミングメインの記述はなんだかんだでHDLの方がまだ有利だよね。
DSP builderやSystemGeneratorは高位合成ツールじゃないけど、アルゴリズム検証は便利。

こうやって、[Cで作った、HDLで作った、DSP builderやSysGenで作った]モジュールと、
既存のIPなどをつなぎ合わせるのが、Qsys、SOPC Builder、XPSなどのツール群の役目。

まだ「これだけで何でも設計できる」って決め手のツールは無いね。
もっと手抜きができる万能ツールができてほしいものた。

ツールのせいにするな。

matlabは便利
cより期待している

HDLやなんかは回路設計の延長だと思うのは亜流なんだろうか？
回路を隠したいときにSPLD→規模大きくしてCPLD→入りきらないからFPGA
ときた自分にはC言語つかいたいならCPUでも繋いでおけ・・・なんて思う。

Cで回路設計出来ます！
設計工数が半分になりました！

そりゃあ、限られたアプリケーションで
Cの記述も限定ありまくりで、そのツールを
知り尽くした人間が書けばそうかもしんないけどさ、

そうやって騙して売ろうとするツールベンダーも
騙されるお偉いさんもいい加減にしてくれよ。

他にやるべきことがあるだろ。

二進も三進も（←読めない）いかなくなって、
助けてくれという仕事も入ってくるから別に構わない。

CAD屋の気持ちはよくわかる。

>>911
それは期待しすぎ。
所詮道具なんだから、使いこなしは必要。

>>907さん
僕はSoC/LSI屋ではなく、レス内の用語もわからないものばかりですが
とても興味深く大変面白く読ませて頂きました。
セミナー聞いてるような感覚になりました。

キーワード調べてみます。どこでどう繋がるとか発見が楽しみです。

（PLDの動向・ちょっと動かすのは過去やっていまして面白かったのですが
ASIC/マイコンの台頭に流された、ありがちなパターンです…）

※チラ裏・スレチすみません。

この業界って、アルファベットの省略が多いよね。
まずはそれで面食らう。

業界は関係なく、基本的にアメリカ人の省略の仕方がそうだからだろ

いやぁ、マイコンに比べると、FPGAのそれは多いと思うよ。

こんなの思いついた

ウェーハスケールコンピュータを作るとき

まずウェーハスケールのどこに故障したセルがあってもそれだけ無効化できるFPGAを作って
それ上でコンピュータ作る

>>919
コストが折り合わないんじゃ

わざわざ手間と金かけるだけの利点が無いとねぇ。

実際に作ろうとされたWSIではもうちょっと粒度の荒い構成だったようだが。
ttp://en.wikipedia.org/wiki/Trilogy_Systems

>どこに故障したセルがあって
がネック

4コアだけど不良があるから3コアとして出荷してるのは秘密だよ。

Cellプロセッサが7個並列なのは、8個のうちどれか1個までなら壊れてても大丈夫、
という設計だったはず。

初期の歩留まりが悪すぎで8から7になったんだっけ

今時はもっとコアを入れる事が出来るんだろうな。

Cellは90nmと読んだから、28nmで10倍にできるかもな。

偶にFPGAをつかうが、すごいことになってるな。今回初めてNIOSをつかってみたの
だが、NIosだけだとリソースの１％程度だよ。エリアが腐るほど余ってる。
　もっともあまり詰め込むと、コンパイル時間がそうとうかかるのだろうが。

アルテラのVerilogで小さいモジュールが沢山あるんだが、いままで一つのディレクトリ
に全部入れていたんだが、数が多すぎて困る。ライブラリにする方法ってないのかな？

サブディレクトリを掘って機能モジュール別に分類

うーん…

一つのファイルにまとめる

モジュールを一つのファイルにまとめると誤動作するだろ？　しないか？
なんか不安だ。

それと、スケマチックを最上位に1個だけ置くのはいいのだが、IOPINが
多くて二つに分けたら、正常にアサインできなくなった。こんなもん？

それと、resetピンをアサインしているにも関らず勝手にクロックピンに
アサインする。何でだろ。モデルシムでシュミレーションするときグローバル
リセットがいるので、リセットを出しているがPORがあるので本来必要ない。
そういう時そういう時リセットってどうしたらいいんだろ。

汎用ロジックIC数個程度で実装できる回路(シリアルの通信信号の加工)をコンパクトにしたいのですが
このような用途に適したPLDがあったら教えてください。カウンタと論理回路を数個で出来るはず
ピンは入力が4程度、出力が5程度です
機能的には小型のCPLDで実装できそうに思いますが足の数に無駄が多いように思います
10〜20pin程度のPLDってありませんかね？昔はGALなんて物もありましたが・・・

16F1822

×　16F1822
○　16F1823

>>936
実は最初それでやろうとしたんですが、処理速度が足りず断念しました
32MHzで8MIPSしかないんですよね
AVRマイコンだと8pinの上は28pinしかないし・・・

>>937
どれ位の処理速度が必要？
70MIPSだと28ピンしか無いけど
dsPIC33EP32MC202
40MIPSでよければ18ピンがある。
dsPIC33FJ06GS001

>>934
> 10〜20pin程度のPLD
それならPSoC1のCPLD部分だけ使えばいいよ。

>>935>>936>>938
適材適所って言葉知ってる?

>>939
　割り込みで申し訳ないのだが、PSOCのPLD部分のプログラムってどうやって開発するのか
情報ある？

>>940
PSoC1はツールがトロ過ぎるから、よっぽどマッチした目的で無ければ却下する。
しかもＣＰＬＤ部分にしたって中途半端だし、ソフトで何か作るにしても中途半端。
量産で目的にぴったりな時以外は不便。特にちょこっと修正したい時とか。

Σ(ﾟДﾟ)！・・・自演された・・・出直します・・・orz

＃>>937は私ではないです

自己レス
>>939
> それならPSoC1のCPLD部分
PSoC1じゃないや、PSoC3だった。
PSoC1はCPLDじゃなかったね(´･ω･`)ｼｮﾎﾞｰﾝ

自演って言うか？
騙られただろｊｋ

CoolRunner2の最小パッケージがQFN32だったかな。
IO数が21。
MachXO2もQFN32のパッケージがある。
こちらはIO数が22。

趣味レベルだと真ん中のパッドがハンダ付け出来ないのが難点。

>>946
AtmelのATF750LVCなら24ピンDIP/SOIC/TSSOPがあるね。I/O数は10pin。
ただ、「汎用ロジックIC数個程度」に対して割高な悪寒。

ピンが多くてもいいじゃない、MAX Vがおすすめ。

>>941
ttp://techon.nikkeibp.co.jp/NEAD/focus/cypress/cypress_7.html

CPLDはVerilogでも書けるよ
ttp://techon.nikkeibp.co.jp/NEAD/focus/cypress/cypress_6.html

>>946
自作レベルならXC9536(XL)のPC44かVQ44あたりの方がいいのかも。
変に低電圧電源作らなくてもいいし

9500シリーズは熱食うからなぁ…

>>947
そのシリーズは中身GALだね。22V10サブセットって書いてある。
であればJTAG対応しているispGALの方がお勧めかな。
オンボードで書き換えできる。

あーデータシート見ようと思ったらLatticeのサーバ落ちてる…

>>950
主はＧＡＬ程度でいいんだろうし、インターフェースや電源楽な方がいいんじゃない？

>>950
電気を食う、
熱が出る、

日本語、正しく使ってよ

こっちにも小姑が湧いたかｗ

でも、わかる気がする。

「熱食うからなぁ…」なんて聞くと、イライラする。

元気喰って！

>>950
> であればJTAG対応しているispGALの方がお勧めかな。
ispMACH 4Aはどうよ?

16bitくらいで特殊な命令セットのCPUを実装したいと思うのだが、
どの程度の規模のデバイスが適当だと思う？

そんなん、アセンブラで人工知能が書けるほどリッチな命令セットなのか
コンパイラ作成者が過労死確実な縮小セットなのかでぜんぜん違わんだろ。

予算の許すかぎり大きなデバイス使っとけでFA。

>>958
サンクス
ちなみにお勧めの評価ボードある？

>>959
純正

>>957
ttp://opencores.org/projects に行って、参考になりそうなCPUを見てみたら如何?

とりあえずDE0かBasys2。
足りなくなって買い直す羽目になっても金銭的にそんなに痛くないからな。
あと国内の流通を経由すると結構取ってる所もあるので注意。

ありがとう。
取りあえず動かしてる人が多そうなDE0を買うかな。

ペルチェ素子付きFPGA？！よく熱を喰い、より熱を吐く!!

快食快便みたいだな。

アプリケーション中に突然出力がハイインピーダンスになっていまい。
電源を再投入すると元に戻るのだけど、これはコンフィグが壊れたと
考えるのでしょうか。電源のノイズ以外でコンフィグがリセットされる
には、どんな理由が考えられますか？どなたかアドバイスください。

電源電圧変動。

>>966
そのFPGAはリセットせれるとHigh-Zになるの?
それともWeak Pull-upされるデバイス?

前者ならリセットされた。
後者ならI/Oの誤動作。

コンフィグがリセットされたかどうかはdoneピン見てればわかるんじゃない？

クロックを１ｋｈｚから２００Mhzまで切り替えたいのだが、なんかい方法
ないですか？　PLLのパラメータを切り替えるようなことって出来るんですか？

>>970
外部にPLL IC載せて制御する

>>970
200MHzとは欲張ったスペックだな

LTC1799とICS511を組み合わせる

普通にカウンタとPLL併用すればいいんでない？

>>970
Xilinxの内蔵PLLについて言うと、PLL内部の分周器を使った周波数合成の設定値はパラメーターだからコンフィグ時に固定されるな。
切り替えをしたいならPLLの外側に分周器を入れて自前で周波数合成器を作ればできるかも。
フィードバックループにM分周器を入れればM逓倍ができるようになるから、それとPLL前段か後段にD分周器を入れて組み合せると
f_out = M/D f_in の周波数合成ができるはず。

周波数ステップとかどうなのよ。
しかし広帯域だな。まだ200MHz〜400MHzのほうが扱いやすい。

>>974
ダイナミックリコンフィグで動作中に書き換えできるんじゃね？
割と制御も楽だと記憶してる

>>972
いい組み合わせ GJ!

>>970

AlteraならCyclone III から
http://www.altera.co.jp/devices/fpga/cyclone3/overview/architecture/cy3-clock-mgt.html
http://www.altera.co.jp/literature/hb/cyclone-iv/cyiv-51005.pdf

XilinxもSpartan-6がPLL Dynamic Reconfiguration出来るみたい
http://www.xilinx.com/support/documentation/application_notes/xapp879.pdf

なぜにDDSの話が出てこないの?

>>976
>>978
確かにPLL_DRPを使ってPLLのパラメーターの書き換えができるようだ。
あとDCM_CLKGENというのも周波数合成に使えそうだな。

こんなのあったぞ。FPGAデザインコンテスト。
学生なんかの参加希望者にはFPGAボードを貸し出してくれるとか、小耳にはさんだ。

http://lut.eee.u-ryukyu.ac.jp/dc13/

http://www.cs.tsukuba.ac.jp/~yoshiki/FPGA/Contest/index.php?FPGA%C0%DF%B7%D7%A5%B3%A5%F3%A5%C6%A5%B9%A5%C82013%20%A1%CABlokus%20Duo)

http://shop.cqpub.co.jp/hanbai/books/MDD/MDD201211.html

次スレはよ…

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　【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 18
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