【EP3】DE0で始めるVerilog HDL【C16】

タクトスイッチはすぐ壊れるイメージ

毎日使うPCのマウスぐらいの頻度で、年単位で数えりゃ、そりゃすぐだが。

DE0-nanoでPWMでナイトライダーやりました、就職できますか？

デバイスの９９％使ってりゃ採用されるんじゃないかな

テラシックから、クリスマスに引き続き今度は謹賀新年のメールが来てびっくりした！
なんで今頃？と思ったら旧正月なのかぁ(今年は1/23らしい)
ていうか英語で Chinese New Year って書くと初めて知ったw
勉強になりました、ありがとう Terasic の中の人

PCM方式で16bit サンプリング周波数48kHzと同等の情報量を持たせるために
PWM方式で必要なパルス周波数とタイマー精度ってどーなるの？

SACD発売当初、CDをディジタルでPWM変換するんじゃなくCDのアナログ出力を
DSDレコーディングしてSACDとして販売してるのがあったが、これだと明らかに
情報量がCDよりスポイルされてるはずなので、がっかりした記憶がある。

オーオタきもっwww

理論的なひとつの指標としてはビットレートじゃね？

DSDってPWM作るときの時間間隔は単にサンプリング周波数単位なん？
別にタイマ回してるわけじゃないのか・・・

ビットレートなら、PCMは16bitx44.1kHzなら706kbpsなんでこの時点で
方式の違いっていうより2.8Mbpsの現行SACD仕様の情報量が多くて当然てことだよな。
PCM 24bit 192kHzなら4.6Mbpsだから、このレベルならどーよってことだけど、
PCMのサンプリング周波数ってのは、実装上上げれば上げるほどノイズフロアも上昇するので、
単純に品質向上するわけじゃないんだけどDSDも同じ問題があると思うんだが？

そもそもDSDはPWMじゃなくPDMじゃね？

wikiの正確さの問題はあるが、
この波形はとうみてもPWMなんだが。

http://en.wikipedia.org/wiki/File:PCM-vs-DSD.svg

ああわかった。
>>191おまえしょーもないちゃちゃ入れるなや。
密度でも、ibitのパルス時間幅単位のwidthでもいっしょだろが。

>>192
PWMとPDMがそんな図で見分けつくわけなかろう

ハァ？
bit 数がwidthになってるんだから。密度と言おうが、幅と言おうが同じだろうが。アホかい。

PWMじゃなくてΔΣDACなんじゃないの？

>bit 数がwidthになってるんだから。

誤差拡散とか分からないのかねぇｗｗｗ

幅が狭い＝密度が高い


　と思っているミトコンドリアが約一匹

>>198
全く逆だろその解釈。フィルタは積分器だろが。
つまり、単位時間の積分結果が電圧値と比例関係になるためには

1の長さ = 密度

でなければならない
出現頻度が言葉通りの密度と思ってるアホがお前

>>199
それがPDMなんじゃね？

FPGAボードで学ぶ組込みシステム開発入門 〜Altera編

これ購入してDE0でサンプル試してるんだけど、NIOS 2 EDSから
Debugとすると、Downloading ELF Process failed ってメッセージが出てきて
なにも実行できん・・・。

そうですか
CQ出版と著者にこらーっって連絡した？

SW[9]の状態で、この現象が発生するみたい。
SW[9]の状態を切り替えると、この現象が発生しなくなった。

>>203
Quatusでの作業のPin配置指定が間違ってるんじゃないの？
SW[9]に接続されてるポートがリセットになってるとか、
CLKになってるとか、
そんなミスじゃね？

>>201
DE0専用の書籍のほうがいいかも。
5000円もするけどこれなんかどうかな。見たときないから知らんけど。
http://shop.cqpub.co.jp/hanbai/books/31/31371.html

ただで済ませるならこの辺とか。
http://blog.goo.ne.jp/sim00/e/8e1fc436d1e29a6decc20f8256adb914
http://www.geocities.jp/jy6jf3hg5t/nios/index.html

>>201
その本の77ページをよく見てみよう

>>204
>>205
>>206
ありがとうございます。
”SW[9]はリセットです”とかかれてありました。見逃してました。

あげときます

もうすぐ1年だね。

1年過ぎたね。

アルテラのFPGAって、LVDSができるピンが限定されているんですか?
Xilinxは、どのピンでもLVDSできるのですが。

>211
どちらも使用できるピン（ペア）は決まっているお。
基板内だったら直接接続する事はあるけど、外部と接続するなら普通はバッファICを使うのが吉。

Cyclone3はTOPとBOTTOMは外部に
抵抗つけないとLVDSとして使えなかったはず。

でも、FPGA直結だとESD耐性ないんだもんな。
IOピン壊れたら基板使い物にならなくなる。

Xilinx使いだけど、
最初にALTERAのFPGAを見たとき、
LVDSができないピンがあるのに驚いた。

>>212
>どちらも使用できるピン（ペア）は決まっているお。
それはそうでしょう。もともとパターンは併走してくるんだから。


>決まっているお。
〜お、って言う言い方やめた方がいいよ。
バカに見えるから。

> それはそうでしょう。もともとパターンは併走してくるんだから。

それはそう(キリッ)と言えるほど、罪の中の人も常識的な構成をしないからな…。
1,2,3,4 というピン並びで 1と3, 2と4がLVDSのペアってどうなのよ。

Alteraのピンアサインはダイでは隣同士なのに
ピンは離れているペアがあって、差動信号をアサインし難いんだよね。

ここはDE0のスレですか？

DE0買って放置してて
今日から本気だそうかと思ったら
アルテラのダウンロードページ入れないじゃん
やる気なくなったからまたしばらく放置だわ

旧Ver でよければ付属のCDがあるじゃん。

DE0とソリトンの拡張キット普通に買うのと、
ヤフオクなりでDE2買うのどっちがいいかね

Alteraって、LVDSの終端抵抗を内蔵してて、
ツール設定で有効/向こうできるFPGAってありますか?

DE0　が　昨日届いた。
プロセッサ作ってみようと思ってる。
GWから着手しようかな。

■http://rfi.a.la9.jp/hn203/kb/kb-main3.html
　
　http://homepage2.nifty.com/e-d-a/hn203/ansec/animal.html

↓な私ですが、Nios II のマイコンを動かすのは、難しいでしょうか?
・Xilinx ISE、Spartan6なら何度か使ってHDLも書いて、動かしています。
・Quartus、Cyclone、など、ALTERA関係は、一切使ったことありません。
・ALTERA FPGAの用語も、ほとんどわかりません。

難しいと思うよ

FPGAボードで学ぶ組込みシステム開発入門 Altera編
読んでみそ 使用ツールが古くなりかけてるけど操作手順まで書かれている

>>224
本買う前にWeb見てできそうか決めるといいかも。
http://www.geocities.jp/jy6jf3hg5t/nios/Html/4x2x1DrawCircuit.html
http://www.geocities.jp/jy6jf3hg5t/nios/Html/4x2x2xCoding.html

>>227

227 みたいなWeb見るくらいなら、 とりあえず本を手配して斜め読みしたほうが良いよ。
電子書籍とかもあるので、とりあえず買っちゃってから、中身を見る。

ただ、ツールの使い勝手みたいなのは試してみないと分からないし、
ハマると大量に時間がかかる。

で、そういう情報は、Webとか２ｃｈから情報集める。

>で、そういう情報は、Webとか２ｃｈから情報集める。
仕事の疑問を聞いてもいいですか?

>>229
> 仕事の疑問を聞いてもいいですか?

機密保持とかを破らない範囲で、聞くのはOK!

日本の大手企業は公知の技術でさえ、機密保持にしたがるけど。

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　　||:::::::（　・∀・）　　　 DE0 CV はまだかね？
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