【Verilog】記述言語で論理設計 Project6【VHDL】

また変なのが現れた…
TEDおよびそれに関係する人間全員いなくなればいいのに

>>947
普通は後者。assignを使う方。
if(cnt==9)が今後一切絶対一箇所なら差はないけど、
2箇所以上なら回路シェアリングが見込める。

記述方法で悩むことが多々あるなら
STARCのデザインマニュアル買いなされ。

いや、普通前者だろｗ
使い回すなら後者でもアリだが、たいてい合成でうまくまとめてくれる、はず

ステートマシン作るなら前者で
組み合わせ回路のみかステートマシン以外のFFの入力を複雑にするなら後者かな。

>>953
ちょくちょくこのスレで見かけるが、
STARC、STARCってHDL仕様策定に関わった人間が噛んでるならともかく、
勝手に作ったすべき集/べからず集を金科玉条のごとく勧めるおまえはバカだろ
つーか、版権でももってんのか？

STRACのガイドって金科玉条のごとく奉るほどのもんじゃないよね
大学向け安ファブ使いたきゃ守れ程度のもんだろ?

とりあえず　>> 954　のように「はず。」で設計するな。そういう設計者は迷惑だ。
ちなみに俺のDC環境では比較して後者だった。

>> 956
で、いつ俺が金科玉条のごとく勧めた？
少なくとも　>>947 のような人には参考にはなるだろ。
うちの社内（一流）でも参考程度にはなってる。
人のことバカいう、そんな暇あるなら、お前がガイドよりも参考になる解説してあげれば？たのむよ。

>> 957
奉るほどのものでもないが、大学向け安ファブ使いたきゃ守れ程度のもんでもない。
その辺の「はず」とかで設計している社員の妄想よりかは参考になる。
ガイドは素人が作ったものじゃなく、ノウハウが入ってるからな。


で、お前ら読んだことあるの？

>>958
当然読んだことあるけど。
所詮「ガイド」程度にしか思ってませんがね。
あと、今回のルールは具体的にどのあたりに記述されてるわけ？
VHDLの2001年版があるけど、見当たらない。前にどこかで見た気もするけど。

合成環境によってまとまったりまとまらなかったりするから「はず」をつけたんだが。
環境依存だから断言できんだろ？

DC環境といわれても、面積優先か速度優先かでも結果が変わるし。
合成オプション、面積、動作周波数、ライブラリぐらい明記されてないと、
後者だったといわれても信じられない。
ちゃんとエビデンスを出さずに主張するのはずるいね。
1回しか出現してこない条件文なら結果は同じになるだろうし、
2回以上出てきても面積優先なら同じになるでしょうけどねｗ

あと、どうでもいいけど、>> と レス番号の間にスペース入れるのをやめてくれ。
2ch初心者丸出しだぞ。

あのさ、そこまで書かないといけないわけ？
別にお前らを説得したくないし。掲示板だけで人を説得できるとも思ってない。
ただ>>947に助言しただけ。
>>954が勝手に「俺、説得されそうになってる」って思って絡んできただけでしょ？勘弁してくれ。

初版verilogガイドは手元にあるが、分厚本なので今調べる気にならない。内容古いしな。
会社に最新版PDFverがあるから気が向いたらページ番号教えてやるよ。

>2回以上出てきても面積優先なら同じになるでしょうけどねｗ
同じになるかどうかはしらないが、そもそも絶対に回路優先で合成されるとは限らないだろ？
だから、明記する方法をとるわけ。
俺と同じ職場じゃなかったら、信じなくてもいいよ。別に俺に害ないし。

人を否定をするのは簡単だけど、自分の意見を正当化することを言ってみたら？
なんで前者が普通なのかについて。
それで質問者に選んでもらえればいい。

わざわざ、人を否定してまでいってるんだからね。
あ、エビデンスはいらんよ。聞くだけだから。

そそ。俺は2ch初心者ですが。ブラウザでうっといのね？

すごく・・・鬱陶しいです。

スレ荒らしてごめん・・・
議論にならんね。
このレス書いたら名無しに戻ります。

俺の主張としては「回路効率が下がらないなら可読性の高い方の記述で」ってことだけです。

>>960も勘違いしてるけど、

>　同じになるかどうかはしらないが、そもそも絶対に回路優先で合成されるとは限らないだろ？
>　だから、明記する方法をとるわけ。

明記して書いても書かなくても速度優先で合成したら結局回路共有されなくなるし、
面積優先なら共有されると思うんだがな。エビデンスないけど。
1行目は同意するが、2行目は全く同意できない。

> 人を否定をするのは簡単だけど、自分の意見を正当化することを言ってみたら？
> >>954が勝手に「俺、説得されそうになってる」って思って絡んできただけでしょ？勘弁してくれ。
> とりあえず　>> 954　のように「はず。」で設計するな。そういう設計者は迷惑だ。

ぜーんぶ自分のこと言っているようにしか思えないのだがｗ
勝手に絡んできたのはそっちだし、否定してるだけなのもそっちだし、
「はず」で議論してるだけっていうのも今回のレスで露見しちゃいましたよねｗ

これはバカと言われても仕方がないね。

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　 　 　 　 ,＿＿__／ヽ　　ー==　;>>962はバカ
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後半の文章は犬の遠吠えにしか聞こえないのでナナメ読みだが。

> 勝手に絡んできたのはそっちだし、
ってのは、お前が>>954で最初に俺に絡んだのが最初だろ？ちがう？ん？
もしかして忘れてた？　なら許すけど。

そもそもalways文のif文の条件内はシェアリングされない可能性があること知ってる？

そして可読性に関しても、名前の付け方をcnt_is9とか工夫すればそんな変わらんだろ。
> 「回路効率が下がらないなら可読性の高い方の記述で」
で回路効率が下がらない保障は？可読性が cnt == 9　の方が高いとなぜいえる？なぜ？
そして、この可読性の差って大きいか？

この僅かな差に対して、この↓勝手な予想で賭けてるお前は逆にスゴイねｗ
> 明記して書いても書かなくても速度優先で合成したら結局回路共有されなくなるし、
> 面積優先なら共有されると思うんだがな。

合成オプションで万事OKって思ってると痛い目あうぞ。
まぁ、がんばれや。

喧嘩したいなら実際に会って殴り合ったら？

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　 　 　 　 ,＿＿__／ヽ　　ー==　;完璧です。
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あーだこーだ言う前に合成結果載せろよ

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　 　 　 　 ,＿＿__／ヽ　　ー==　;「お願いします。」だろうが、このタコ
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　 　 　 　 ,＿＿__／ヽ　　ー==　;「俺は基地外だからな。」
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>>947ですが・・・燃料投下？ってやつでしたか、すみません。

いろいろとありがとうございました。

流れ的には、特に決まってないのなら好きな方で・・・
ということのようですね。

シミュレーションで分かりやすい後者で行きたいと思います。
ぼちぼち

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　 　 　 　 ,＿＿__／ヽ　　ー==　;バカにも分かるようにレベルさげてやったからな
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いいかげんAAうざいよ
おもしろいつもりなの？

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　 　 　 　 ,＿＿__／ヽ　　ー==　;>>947はブーリアンすら理解してないド素人
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　 　 　 　 ,＿＿__／ヽ　　ー==　;「>>972俺は基地外と言ったろ。」
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　 　 　 　 ,＿＿__／ヽ　　ー==　;バカ相手はつかれるぜ
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　 　 　 　 ,＿＿__／ヽ　　ー==　;TEDをなめるなよ
　　　　 r'"ヽ　　 t､　 　＼＿＿_ !
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ロッテ「コアラのマーチ」から高濃度のメラミン検出

中国製の乳製品などから化学物質メラミンが検出されている問題で、
マカオ特別行政区政府衛生局は２５日、マカオで販売されている
ロッテのスナック菓子「コアラのマーチ」（中国名・楽天小熊餅）から、
安全基準値の２４倍に当たる１キロ当たり２４ミリグラムの高濃度の
メラミンが検出されたと発表した。
http://headlines.yahoo.co.jp/hl?a=20080926-00000003-mai-int

日本の電子産業が駄目になったのTEL・TED基地外みたいなのが増えたからですか？
やっぱ、FPGAはAlteraですよね

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　 　 　 　 ,＿＿__／ヽ　　ー==　;AlteraはTEDから売って頂け。
　　　　 r'"ヽ　　 t､　 　＼＿＿_ !
　　　　/ ､､i　　　 ヽ＿＿,,/
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
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自称自営のニートは、ここに巣食うことにしたの？

a

さっさと埋め立てろ

埋めるのは次スレ立ててからにしてくれ

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　 　 　 　 ,＿＿__／ヽ　　ー==　;次スレの講師はプロの俺様
　　　　 r'"ヽ　　 t､　 　＼＿＿_ !
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　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
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自称自営のニートは、ここに巣食うことにしたの？

VHDLなんですが。。

入力ＡorＢが変化したとき、Ｃをトグルさせたかったので、

process（Ａ，Ｂ）begin
　if(nreset='0') then Ｃ<='0';
　else　　　　　　　　　　Ｃ<= not Ｃ;
　end if;
end process;

という、書き方をしてみました。
modelsimでは、思うとおりに動きました。
でも、実機ではさっぱり動きませんでした。

実機はalteraです。RTLviewerで確認したら、まったく回路になってません。
quarutsは、センシなんとかリストにＣが無い、と
warning出してますが無視して、errorは出てません。

この書き方はもう文法的にアウアウなんでしょうか？
他に十分に速いクロックを持っているので、
シフトレジスタのエッジ検出で回避してきましたがどうもすっきりしませぬ。

文法的にはおｋ。
だからModelSimで動いてる。

>>986
俺の知ってる範囲の合成ツールはセンシティビリティーリストは完全無視する。
センシティビリティーリストで動作を制御させようとしても、
RTLシミュレーションでは動作しても、合成時完全無視なのでまともな回路にはならない。

センシティビリティーリスト・・・・・・・

どういう回路（not動作)を望んでいるのかだね

例えば

AとBの論理和をとりPとする
Pをインバータ偶数個等で素子＋配線遅延させたものをPDLYとする
PとPDLYの排他的論理和をとりPPLSとする
PPLSをDFFのクロックにいれる
DFFの出力をCとする
Cの論理反転をDFFの入力とする
DFFの非同期リセットをnresetとする

って回路を合成ツールに推定してもらうことを期待してる？

うめめ

産めめ

埋めめ

ウメメ

UMEME

後はまかせた！

親指を握りこみ、特に人差し指を強く握ってグーを作る。
その形で穴に埋めこむ。

浮動小数点の式をＨＤＬで書けないよなあ
そこら辺をどーする

Handel-Cで書いてVHDLに落とす

終了〜〜！！

このスレッドは１０００を超えました。
もう書けないので、新しいスレッドを立ててくださいです。。。