【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 07

雑談歓迎です。ハメを外さない範囲でご自由にどうぞ。


前スレ
06 http://science6.2ch.net/test/read.cgi/denki/1154900133/
05 http://science4.2ch.net/test/read.cgi/denki/1139847266/
04 http://science4.2ch.net/test/read.cgi/denki/1129771211/
03 http://science4.2ch.net/test/read.cgi/denki/1119984464/
02 http://science3.2ch.net/test/read.cgi/denki/1104330395/
01 http://science3.2ch.net/test/read.cgi/denki/1081231226/


長くなりすぎなので他のリンクは >>2-10 あたりで


---- 他所の掲示板の話題をここに振ってるひとへ ----
技術的な問題に関するツッコミはOKですが、ただ晒すだけの書き込みは感心しません。

◆関連リンク

ALTERAデータシート
ttp://www.altera.co.jp/literature/lit-index_j.html
ALTERA知識データベース
ttp://www.altera.co.jp/support/kdb/spt-search_kdb_j.html

XILINXデーターシート
ttp://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp?iLanguageID=2
XILINXアンサーサーチ
ttp://www.xilinx.co.jp/support/searchtd.htm
LE数比較
ttp://www.origin.xilinx.com/products/silicon_solutions/fpgas/product_tables.htm

Lattice
ttp://www.latticesemi.co.jp/products/fpga/index.html
Actel
ttp://www.actel.com/intl/japan/products/fpga/proasicplus/index.htm
quicklogic
ttp://www.quicklogic.co.jp/products_fpga.htm

OpenSources
ttp://www.opencores.org/

某社の宣伝
ttp://www.synopsys.co.jp/today_tomorrow/60/tt60_datapath.html
ttp://www.infohobby.jp/
ttp://natrium42.com/projects/jtag.html
ttp://members.at.infoseek.co.jp/x1resource/xilinx/sp3/sp3stkit.htm
ttp://www.altera.co.jp/education/demonstrations/tools/cubic-cyclonium/onl-cubic-cyclonium.html
ttp://www.parallax.com/detail.asp?product_id=60003
ttp://www.dallaslogic.com/ezfpga_cyclone_c3c6.htm
ttp://www.altera.co.jp/products/devkits/kit-dev_platforms_partner.jsp

SDCC / Nios
ttp://sdcc.sourceforge.net/
ttp://japanese.sugawara-systems.com/opencores.htm
ttp://www.altera.co.jp/products/devkits/altera/kit-nios_eval_1C12.html

◆フリーのツール(情報追加よろしく!)
ALTERA Quartus II Web Edition http://www.altera.co.jp/
XILINX ISE WebPack http://www.xilinx.co.jp/

◆評価基板とか(追加情報よろしく!)
Spartan-3 Starter Kit http://www.xilinx.co.jp/products/spartan3e/s3eboards.htm
CQ出版のシリーズ http://www.cqpub.co.jp/eda/

◆雑誌
Design Wave Magazine(DWM) http://www.cqpub.co.jp/dwm/
※基板が付録で付いている号はバックナンバー希少になりがち
Interface http://www.cqpub.co.jp/interface/


◆関連スレ

【Verilog】記述言語で論理設計 Project5【VHDL】
http://science6.2ch.net/test/read.cgi/denki/1174319964/

暇だからVHDLでも書こうかな (inプログラム板)
http://pc11.2ch.net/test/read.cgi/tech/1043858153/

【アスナる日記】DWM1月号付録の基板で実験したぜぃ【夢ヲチ】
http://science6.2ch.net/test/read.cgi/denki/1108190169/

オープン開発でゲームコンピュータを作るスレ
http://science6.2ch.net/test/read.cgi/denki/1124621751/

MSXに関する話題はここだ　2詐欺目
http://science6.2ch.net/test/read.cgi/denki/1160676948/

ELSENA
http://www.elsena.co.jp/altrets.html

◆Digi-Key (FPGA/CPLD オンライン購入)
ttp://www.digi-key.com/
ttp://jp.digikey.com/ （ALTERAも買えるようになったよ）

　＿＿＿　　見えませ〜ん
‖　　　　|　　　　　∨
‖現実 ∧_∧ 　 .ﾍ∧
‖　＼ ( ･∀･)　(ﾟA●)
||￣￣⊂　　 ) 　( 　 と)
凵 　　　し`Ｊ　 　U U


　＿＿＿　　読めませ〜ん
‖　　　　|　　　　　∨
‖空気 ∧_∧ 　 .ﾍ∧
‖　＼ ( ･∀･)　(ﾟA●)
||￣￣⊂　　 ) 　( 　 と)
凵 　　　し`Ｊ　　 U U


　＿＿＿　　知りませ〜ん
‖　　　　|　　　　　∨
‖常識 ∧_∧ 　 .ﾍ∧
‖　＼ ( ･∀･)　(ﾟA●)
||￣￣⊂　　 ) 　( 　 と)
凵 　　　し`Ｊ　 　U U


　＿＿＿　　ありませ〜ん
‖　　　　|　　　　　∨
‖未来 ∧_∧ 　 .ﾍ∧
‖　＼ ( ･∀･)　(ﾟA●)
||￣￣⊂　　 ) 　 (　 と)
凵 　　　し`Ｊ　 　U U

8才でもやれる仕事って
http://www.eetimes.jp/contents/200708/23645_1_20070813163521.cfm

>生後18カ月のときにパソコン上でアプリケーションを動作させ
漏れの知り合いも、ダウンロードしておいたアプリをいつの間にか子供（乳児）に
インストールされてしまったと言うとったな。
何でもクリックしてしまうから、デスクトップに置いておくのは危険らしいww

>>1
乙

お聞きしたいことがあります。
秋月のMTV-54K0DNというＩＴＵ６５６規格のＣＣＤカメラを
なんとかしてＦＰＧＡ使って外部ＳＲＡＭに取り込みたいんですけど
どんな感じの手順でやるのがいいですかね？
どうもこのカメラ、２７ＭＨＺのクロックを吐き出していて、それに同期してＹＵＶ
データを吐き出しているみたいです。
どなたかよろしくお願いします。
http://akizukidenshi.com/catalog/items2.php?q=MTV-54K0DN&s=score&p=1&r=1&page=

カメラのクロックでYUVのデータを取り込んで、適当にSRAMに出力すれば良いんじゃないの？

>>11
その程度ならわかりますが、もう少し具体的に教えていただけないでしょうか？
お願いします。
たとえばひとつ気になることがあるのですが、２７ＭＨＺのカメラの
クロックを使う以外に、もともとあるＦＰＧＡボードのクロック（３０ＭＨＺ）
を使って取り込むことは可能でしょうか？もし可能でしたら方法を教えていただきたいです。
よろしくお願いします。

内蔵クロックをDCMで倍に上げてカメラのクロックモニタリングしてやるとかかな？
使ったことないからどうやるかは知らんけど

FPGAの内部メモリーを使ってFIFO呼び出せば簡単。
自力作成しても大した回路じゃ無い。
でもそんな面倒な事するより、27MHzで書き込む回路考えた方がもっと楽。
わざわざ30MHzで動作させる意味は何？

>>12
> その程度ならわかりますが、もう少し具体的に教えていただけないでしょうか？

わかってないやんけ。（ｗ
お前はたぶん付きっ切りで指導してもらわないとわからんよ。

>>12
十分に具体的だと思うが…
SRAMへは、書き込みアドレスを出して、WR信号を入れてetcのレベル？

取り込めるが、データは化けまくると思う。

>>11 には無理（結論）

×　>>11
○　>>10

かたつむり

@v <呼んだ?

　　 λλ
　／ ゜Д゜) ＜　呼んだ？ 　それと絹さや
　￣￣￣

カタツムリといったらコイルの事だな

コイルといったらポケモンだな。
このゆとり世代は絶対に永久磁石とコイルを混同するはずだ。

教えてください。
今まで、Spartan-3スタータキットを使っていましたが、今回Spartan-3Eスタータキットを購入しました。
（３Ａではなく、３Ｅです）
簡単なテスト回路を組み、ＦＰＧＡに直接プログラムするのは、うまく動作しました。
次に、日本語のユーザガイド（UG230）を参考にｍｃｓファイルを生成し、xcf04sにプログラムしました。
書き込み自体は問題なくでき、Verifyしてもエラーがでないのですが、DONE　ＬＥＤが点灯せず、実際動作しません。
ＰＲＯＧスイッチを押しても反応ありません。
なお、コンフィグジャンパーはマスタシリアルになっていて、その他のジャンパーも購入時のままです。
うまくいかないのは何が原因として考えられるでしょうか?
なお、同様の方法でSpartan-3キットのときは問題なく動作しました。

>>24
ファイル全部うｐしたらもしかしたら見てみるかもしれない

>>24
mcsファイル形式じゃなくてexoファイル形式で作って書いてみそ

>>26
exo形式でやっても同じ（ダメ）でした
>>25
ザイリンクスのサイトにあるサンプル使ってもダメなのですが、
生成したmcsをアップしたほうがよろしいでしょうか?

直接3Eのボードに書き込んでもダメなの?

>>28
直接というのはxcf04sではなく、ＦＰＧＡに直接ということでしょうか？
それでしたら問題なく動作します。

その後、ザイリンクスのサイトにあった、このボードに最初から入っていた
サンプル回路のｍｃｓファイル（最初から生成されていた）を
こちらのサイト
ttp://be-con.jp/shiryo/xilinx/sp3e_prj/sub003.html
も参考に書き込みしてみたのですが、だめでした。
もう、ハードが壊れてしまったのでしょうか・・・？

直接書き込んで電源切って再度入れて動かないってことかい？

>>22-23
こいるといったら昭和

>>30
はい、電源入れなおしで動きません。
PROGスイッチを押してもだめです。

3Eはジャンパは購入時から一切弄らないままで、使ってるんだよね？
上の解説サイト見る限りは手順に問題ない気がするけど…

ボードが手元にあるから mcs アップしてくれたら試すよ。

>>34
ザイリンクスのサイトのサンプルの一番上に、購入時に書き込まれているサンプルの
ＺＩＰがあるのですが、この中にあるｍｃｓ書き込んでもダメでした。
ttp://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm

>>33
ジャンパはいじっていませんし、念のため、本来あるべきところに刺さっているかも確認しました。
また、念のため、別のジャンパピンとの交換もしました。
ISE9.2使っていたのですが、8.1にかえたり、ＵＳＢケーブル変えたり、
ＵＳＢ直付けにしたり、パソコン変えたり。
すべて変わりませんでした。
気になるのはジャンパピンなどのところのハンダ付けが手直しさえている跡があることです。

>>35
ISE8.2i webpack の IMPACT を直接起動して MCS を書いてみたけど
Verify OK 、Done LED 点灯、PROG sw OK と問題なく動いたよ。
ボードは Rev-D を使用。半田の手直し跡のようなものは無かった。

私のボードもRev-Dです。
ハンダの修正は、明らかに手で直した後が７箇所ほど。しかもイモハンダ気味。
うち、一箇所（ＶＧＡコネクタピンが２箇所）はハンダ「かす」がついていて
隣の端子と、くっつく寸前というお粗末なものです。
ハズレを引いたのかな?　ザイリンクスに問い合わせてみます。

回答来たらもしくは解決したら教えてほしい。

>>39
はい、そうします。お騒がせしました。

おまいら、FPGAの神の技を漏れは見たぞ。正直、紹介せずにはいられない：

ttp://nsa.unaligned.org/hw.php
> NSA@home is a fast FPGA-based SHA-1 and MD5 bruteforce cracker.

しかし廃棄物を再利用する↑の人もとんでもないが、企業な人は
これが日常だからまさに神の世界の住人。

工工工工工工エエエエｴｴ（´д｀） ｴｴエエエエ工工工工工工
firstならともかく、fastだろ。しかも、8文字のキャラクタ文字（64^8）までじゃん。

スゴくないことはないけど、SHA-1やMD5を本気で使わなきゃならない人らは8文字までなんてありえないし、
逆に、8文字以下で使う奴らはたいていパスワードに１とか１１１１とか１２３４をつかってるんじゃないの？

http://www.bsddiary.net/d/200606.html#29

Xilinx LogiCore の FFT 使ってる人います？

>44
DWMの2007年FPGA基板付録号に書いてある

Alteraのcyclone使ってみたいのですが、昔の雑誌付録程度の評価ボードで
現在買えるようなのないでしょうか。周辺コテコテつけて高いのは避けたい。

VHDLからFMSチャートを出せるツールない？

FSMのバブルチャート表示の事ならば Synplify Pro とかで可能。

CPLD開発の勉強にISE WebPack 9.11を使っていますが、Behavioralシュミレーションでは問題なく
動作してもPostFitシュミレーションでは、シュミレータから入力しているクロック信号まで'X'になってしまい
ます。ソースを何度も見直しているのですが、原因が良くわかりません。そもそもクロック信号まで'X'になる
のは、どう考えても不自然に感じるのです。
　シュミレータはメンター社の物もあるようですが、皆さんはどちらを主に使われているのでしょうか？

シュミレータなんて言ってるようじゃXの意味もわからんのだろうな

言葉狩り程度でしか自己主張できないのは悲しいな

推して知るべしのタームのオンパレードを見ても
何も推測できない鈍感なのはみじめだな。

もひとつ言えば、
信号値を決定できない条件がシミュレータの仕様にちゃーんと明記されてて、
配線遅延を加味するとその条件に合致するからXを出力してるのに、
その条件すら読めてないことがアホタームからすぐに読み取れるのに、
鈍い奴は首吊るしかないな

>>49
明らかにソースが悪そうなのに、お前の言う「しゅみれーた」のせいにしたいわけね。
主に使ってるのは、ModelSimとGPL Cver＋GTKWave。
以上。

　>>49を書き込みした者です。
　その後、試行錯誤していていたのですが、最終的に.twbファイル
（テストベンチファイル？）をもう一度作り直すことで、現象は無くなりました。
まだ、ISEの使い方を十分に理解できていませんので設定方法やファイルの
作成手順におかしな点がるのではないかと思います。
　ただ、この（シュミレータではなく）シミュレータのメッセージにLite Verと出るので、
機能的に削除された部分があるのではないかと気になり質問しました。
これから操作を覚える段階ですので、あまり制限のあるものより多くの方が
使用されている物の方が良いかと思い質問しました。
　>>54の方には、質問に紳士に回答いただき、感謝いたします。
使い勝手や使用感などをお教えいただけると助かります。
　ID:DAdzqh6aの方には、2ch特有の反面教師として感謝いたします。
ただし、不愉快ですので今後、コメントいただかかなくて結構です。

自慢のメトカルくんが泣いてるぞ>>ID:DAdzqh6a

ここでも喚いてるな
http://science6.2ch.net/test/read.cgi/denki/1136634729/242

>>55
>ID:DAdzqh6aの方には、2ch特有の反面教師として感謝いたします。
>ただし、不愉快ですので今後、コメントいただかかなくて結構です。

Simulateがようやくシュミレートではないことを気づかせてやったのに
感謝もせずにえらい言われようだな中卒小僧
2ヶ国語放送のsimulcastもsimultaneous も知らんアホだから趣味レートなんて書くんだヴぉけなす
しかも、アホ故の己の無恥を反省もせず、テメエの糞ソースの検証もしないでライトバージョンの
シミュレータに責任転嫁かアホンダラ
さらに、その上不愉快なのでコメント書くなだぁ？アホブリを罵倒されるんがいやなら
はじめから2chに書き込むな糞ったれ。

>>58
コメントするなって言われてるのにコメントする文盲乙ｗｗｗ
日本語すら読めないから、”ヴぉけなす”なんてDQNですら書かない日本語書くんだ

ゴメン飽きた

>>59
寝ぼけんな。ヴぉけなす。
コメントするなっていわれてハイそうですかと引き下がると思っとんのか糞ガキが。
コメントされるのが嫌ならその前にテメエが書き込むな低能

うん、多分勘違いしてるけど俺>>55じゃ無いんだ。すまない
全部改変して夏休みで頭オカシクなってませんか？って言うのを遠回しに言おうと思ったんだが…
もう手遅れっぽいな

再び登場か？ヴぉけなす。
ヴぉけなすが悪くて世の中一般ではおよそ意味の通じないDQN がまともな用語かアホ
テメエに言われようが>>55に言われようが関係あるかよ。レスつけたときにつけるんや
正確に識別してほしけりゃトリップでもつけなッ

ID:DAdzqh6a = 9MGos7h2は、夏休みで頭オカシクなったんじゃないよ。
見てのとおり、もともと基地外なんだよ。

伝説のQとは別人なの？

>>ID:1sYRN0jd
アホぶり指摘されたもんで何としても愚弄したい罠ギャハハハハ
中卒哀れ

>>63
愉快犯には当事者以外の外野はコメントしないでスルーしれ。

>>55

>>54が紳士かぁ？思いっきりバカにされてると思うが。




俺だけどな。（ｗ
用語ちゃんと覚えないヤツとか、日本語ちゃんと書けないヤツ
(ex: 「そのとうり」、「わかりずらい」etc.)嫌いなのよ。

かぁ？
（ｗ
用語(を)ちゃんと覚えない
がちゃんとした日本語だと思っている>>67が居るスレはここですか？

?

>>54
>（テストベンチファイル？）をもう一度作り直すことで、現象は無くなりました。

ハァ？エラーの存在を警告してくれてるテストベンチの方をいじって、
エラーを隠蔽してしまってどうするよ


　　　　バ　　カ　　は　　死　　　ね　　！

CPLDゲーマー　、、かよ（ｗ
朝から晩までＣＰＬＤアドベンチャーゲームしてろ。
特に罪倫糞ISEはゲームソフトとしかいえないだろ。(wwwww

あ！アンカー間違った >>55な

>>55
罵倒ついてに

>シュミレータではなく

そうシュミレータではない

>紳士に回答いただき、感謝いたします

単純変換ミスじゃないだろ？
”真摯”　な！

　ﾔﾚﾔﾚ ┐(´ｰ｀)┌ ﾏｲｯﾀﾈ

　も　う　ね　生　き　て　る　価　値　な　い　よ　お　ま　え

寺のクマはまだ健在なの?

荒れて参りました

趣味でしかやってられないISEゲーマーなんだからさあ
シュミレーターが正解でしょ。それらしく聞こえるし、本当のことをズバリ突いているし

GdR+3lvRと
9MGos7h2はイタイなぁ
何で荒れるのかようワカラン
ジサクジエン乙

>>70
馬鹿は死んでもなおらん

シミュレータとシュミレータと
使い分けを知らない人がいるみたいですね

そう言えば昔、シュミレータを連発する営業が来たが言葉尻は無視して対応していたら、
「御社ではシミュレータと呼ばれているのですね」
と言われてマジ絶句。

そこで返せないと座布団はあげられません。

英語辞書の該当ページを開いて
「これお使いください」
と渡してやるのが心配り

営業「御社ではシミュレータと呼ばれているのですね」
漏れ「弊社では業務でやっておりますので」

が正しい返しだろ。

>>79
実は「シュミレータ」がその社の商品名だったんじゃないか？

趣味れーたスレはここですか？

シュミレータで問題なくても、シミュレータだと問題おおあり、、ってのが多いから、
「貴社ではシュミレータをお使いください」って売り込みにきたんだよ。
追い返せ！

「ところで今日は手ぶらで来たの？」

が正しい返し。

「山吹色の饅頭をご持参いたしました。　いっひっひ」

ﾊﾞｶｽｗｗｗ

わらわら

少し前に、spartan-3Eスタータキットで、ＲＯＭからの起動ができないと書いたものです。
経過と結果を報告します。

ザイリンクスの技術サポートにＷｅｂより連絡を入れました。
技術サポートの方と電話およびメールにて数回コンタクトを取りました。
その結果、ザイリンクスが用意したサンプル回路を指示通り書き込んでも起動できないことを確認。
スタータキット自体の不良が考えられるとの結論をもらいました。
販売店を経由して新しいものと交換してもらい、さきほど書込みテストを行いましたが、
今回は何事もなく正常に起動できました。
念のためいろいろなサンプル回路や自分で作った回路を書き込みましたが、どれも問題なく起動しました。

やはり個体不良だったようです。
お騒がせいたしました。および、相談にのっていただき、ありがとうございました。

罪倫は出荷前に製品のテストしていないのか？

ACTELのFPGAは内蔵RAMがROMとして初期化できない件について

#冗談みたいが本当の話だ

入手できないデバイスなんかどうでもいい

ＲＡＭのヒューズは飛ばせないだろうからな。

試験的なもので簡単なカウンターの回路を動かしたいです。
SynplifyProで合成かけてそっからISE立ち上げて書き込みます。
ISEを立ち上げると.edf形式のファイルが開かれています。
これから制約ファイル.ucfを作ってFPGAに書き込もうと思います。
.sdcファイルを既に作っているのでそれから.ucfを作ろうと思っています。
SynplifyProで合成かけると.ucfと同じ形式の.ncfを吐きますよね？
この.ncfファイルをそのままISEで読み込んで編集すればいいのですか？
また合成をかけたときに.sdcから.ncfが作られると思うのですが
.ncfの入出力に何もてきません。問題はどこにあるのでしょうか？
ちなみに.sdcファイルには入出力(clk等）はきちんと存在します。

手書きでucfファイル作ったら
9. デザインに出力パッド接続がない場合、デザイン全体が未使用となって削除され、次のような MAP のパックに関するエラー メッセージが表示されます。
ERROR:Pack:198 - NCD was not produced. All logic was removed from design. This
is usually due to having no input or output PAD connections in the design and
no nets or symbols marked as 'SAVE'. You can either add PADs or 'SAVE'
attributes to the design, or run 'map -u' to disable logic trimming in the
mapper.
というエラーがでました。
もしかしたらncfファイルの入出力の定義が存在しなかったのはもとの回路の入出力が存在しないから？
でもHDLのトップファイルにはちゃんと入出力があるし。。。
ちなみに

<.sdc>
define_clock -name {clk} -freq 0.000000 -clockgroup default_clkgroup
define_input_delay {GlobalEnable1} 0 -ref clk:r
define_output_delay {Port_Out2} 0 -ref clk:r
define_output_delay {Port_Out1} 0 -ref clk:r
# Do not pack registers in IO pads
# This will be relevant if designer inserts IO
define_global_attribute syn_useioff {0}

<.ncf>
#
# Constraints generated by Synplify Pro ------
#

# Period Constraints

#Begin clock constraints
#End clock constraints

# Output Constraints
# Input Constraints

# Location Constraints
# Net Constraints

# End of generated constraints

クロックを入力してカウントし
上位2ビットをPort_Out1,Port_Out2から出力するだけです。

DesignWave 2007/1 の付属基板に載っているXC3S250E-VQ100
にコンフィグレーションROMを付けようと思っているのですが

手持ちの　XCF02S(tm)V 78444 244 を使って大丈夫でしょうか？

雑誌には XCF02SV20C を使うように言っているのですが、同一の
ものかよくわかりません。
（形状は同じです）

雑誌の写真をよく見ると、XCF02S(tm)V6 78637 637 と刻印されているようです。

ttp://japan.xilinx.com/products/silicon_solutions/proms/pfp/spartan.htm

↑このページを見ると、　XCF02S　と　V20 で区分されているようですが、
V20が何を表わしているのかよくわかりません。

20ピンということなのでしょうか？

よろしくお願いします。

なぜデータシートを読まないのかわかりません。
よろしくお願いします。

>>97
僕も以前それで困ってしまいました。(>>97さんも同じ仲間ですね)

僕の場合は、データシートをダウンロードして読んで解決できました。

>>97さんはここで聞いて、結果だけを安直にゲットしようとしているみたいですけど、
ご自分で

　　デ　ー　タ　シ　ー　ト　ぐ　ら　い　読　め　よ　ボ　ケ!

で、ございます。がんばってくださいね。

大乗仏

英語なのでデータシートの読み方が分かりません…
何を読めば良いのでしょうか？せめてAVRのような日本語ドキュメントはありませんか？

>>97
義務教育くらい受けろ

>>98-102
ワラタ

レスありがとなｗ

しょうがない、自分で調べるか

千石に売ってるの買ってくれば良いじゃない

一般的な語学学習に於いては
1)文法
2)単語
3)慣用句
4)その言語を話す国(地域)の文化・習慣
等と言ったものを学んでいきます。
文法だけ知っていても、単語だけを知っていてもカタコトしか話せませんし、
慣用句を知らなければ自然な言葉になりません。
また文化を知らない場合も同様にコミュニケーションに齟齬を来たします。

プログラミング言語にもこれと同じことが当てはまります。

英語が読めない技術者って都市伝説じゃないのか？
どうやって仕事してるんだよ

>>106
俺本当に見たことあるよ、英語読めない技術者。
実在するよ。マジで。
英語読める技術者の下請けみたいな仕事してた。

>>105
ファンサブ最低


まで読んだ。

俺も見たことあるな
Doneをどーんとか呼んでる奴

というか英語が苦手でもデータブックは読めるよ

ていうかデータブックくらいしか読めません

C++で会話。

>>109
どーね

Fの次のアルファベットなんだっけ？っつーレベルの香具師もいた

F の次は 10 とか言うオチを期待して「 F の次は ? 」と聞かれただけちゃうんかと

>>106
必要であれば英語のデータシートも読むけど、
英語の小説や新聞が読めるようなレベルではなかろ？
技術資料はカタカナが英語になってるだけみたいな感じなんで何とか読める。

俺はその程度では「英語が読める」とは言わないけどね。

逆に言うと英検1級取ってる奴でもデータブックが読めない奴は大勢いる

日本語ができても（日本語の）データシート読めない奴だって大勢いるだろ。
言語知識と技術知識は別腹ですんで。

俺、オシロのメニューを日本語表示にすると全然使えなくなる

無理矢理な日本語なんじゃないか?>>メニュー

「コイソいっこいれる」みたいな。

前々から感じてる素朴な疑問なんだが、英語圏の人が測定器を前にして違和感とか感じないのかな。
オシロだったら「力開閉器・中１・中２・中３・中４・同期・時間･･････」こんな感じに見えるわけだろ。

>>121
完全に日本語と英語で単語同士の意味合いが1対1に対応している訳じゃ無いとか
言葉自体の成り立違うから、そう言う訳でも無いだろう。

ま、日本語表記されていても、見慣れればどうって事は無いだろうからねぇ…。

伝票にAddress, Name, Phone#と書いてあるのが、ネイティブの目には
住所、名前、電話番号と見える、という程度のことなんじゃないのかね。

Sure, you must speak English just now.
Here we go!

>>124
you fuck'n stupid better get lost

>>124-125
俺にはお前らがかっこよく見える

うちのバカ上司がこれからはC言語によるハードウェア設計だ
C言語設計はコード量が1/7だと息巻いているんですが、なんかいい言語やサンプルはないでしょうか。

コード量が減ってもゲート量と遅延量は増えるよ

ゲートはいいとして遅延はいただけないな。

誰か実際にC言語でFPGA設計して製品に組み込んでたりしてませんか？

>>127
オススメ言語は日本語。

1:　例のアレを今日中にやれ

ANSI-Cだけで書けるんだったら使ってやる。
じゃなきゃCで書けるゆうな。
と思うんだが。

>>127
n言語

QurtasとかはCで書かれてるんだろ
間接的にはCで書いてることにならんか

言語なんかどうでも良くて、
短期間、低コスト、正確な結果、保守性が良い環境であれば、なんでもOK

impulseCとかspecCとか調べてみたけど最終的にデバイスのこととかVHDLも知ってないとまともに使えないんですけど・・・

systemCいいぞお

XYZ社のFPGAでは、C言語での完全なLSI設計が可能です。(注1)
...
..

(注1) STDIN、STDOUT、STDERR として外部I/Oピンが 3本、
　　　システム予約されます。

外部ファイル扱えるようにSATA用の信号線も用意しといてくれ。

>>137
ツールごとに対応状況違ってて結局ツール依存なんだもんな
標準化が泣いてるぜ…

ごく基本的な質問を。
PLDって、フリップフロップ使わないとか、ステートマシンみたいなことしないなら、
クロックなくても動くんでしょうか？
verilogで言えば、assignしか使わないような回路。
ちっちゃいデバイスに、138や139では対応しきれないようなデコーダ回路を
載せたりしようかと思ってるんですけど。

組み合わせ回路のみなら当然クロック入力は要らんよ。
ただしその場合はクロック専用ピンをGNDに落とす必要があったりするから注意しな。

>>142
ありがとうございます。
これで設計の自由度が広がります。

ついでにもう一つ。
それならエッジ(≠発振器)があればフリップも使えるかと思うんですが、
エッジの入力はクロック専用ピンの方がいいんでしょうか？
ほかの汎用ピン(？)でも大して変わらない？

クロックやリセット専用ピンがある場合は、それらを使うとフィッティング結果が
コンパクトになったり動作周波数があがったりするから使った方がいい。
常時発振しているクロックでなくても、DFFのクロック入力に接続したい信号は
クロック専用ピンに割り当てれば良い。

デコーダやバスコントローラなら、アドレスストローブやバイトイネーブルのような
デバイス内部でのファンアウトが多くなりがちな信号を入力専用ピンに割り当てると良い。

使うデバイスのアプリケーションノートを自分で確認しなよ。

>>144
丁寧な説明ありがとうございました。大変参考になりました。

まわり(職場)の人にも聞いてみたんですが、こんなしっかりした答えは
返ってきませんでした。はぁ…。

> それならエッジ(≠発振器)があればフリップも使えるかと思うんですが、
こっちの世界では、フリップとか略すの？

>>146
すんません、タイプミスです。

使わないクロック入力ピンには


使わないクロック入力ピンにはあまった出力ピンをつないでおくとよい。


　 　＿　（ｍ）　＿
　 　　　　|ミ|
　 　／ 　.｀´　 ＼
　　　 　∧＿∧
　　　　<｀∀´　∩
　　　　（つ　　丿
　　　 <＿＿ ノ
　　　　 　レ



GNDに落とすのはもったいない。

>>148
すんません。
どこで笑えばいいんでしょうか。

使わないと言いつつ、結局使ってるところかな？

Ｈｉ−Ｚどおしをつないでフローティングになるの気持ち悪いね。。。。。
と微妙な角度からコメントしてみる。

さすがにレベルは固定すんだろ

設計中に気が変わったり、
内部で作った変な信号をクロックにしたい場合に対応が楽

>>149
AAの使い方を間違えているところ（わざと？）

それは間違ってるというかニュー速の定期スレのパロディじゃ

ニュー速みてたらこんなスレあった
http://news23.2ch.net/test/read.cgi/news/1193218260/

ttp://monoist.atmarkit.co.jp/fembedded/index/fpga.html

>>155
>本連載は、「これからFPGAを開発してみよう！」という入門者
FPGAを開発する連載ワクテカ

>>134
>QurtasとかはCで書かれてるんだろ 

QuartusはJavaで書かれています

うそ言っちゃいかん。

QuartusはPerlで書かれています

　FPGAって回路図に描くときどうする？　２００PINもあるとヤッパリ
何分割くらいにするよね。　JTAGと電源関係、信号１，２，３、余りピン
みたいに５分割くらいにしていたらクレームがついた。分りにくいので
１枚で書いてくれって。
　仕方がないんでA0で1枚にまとめたんだが、どうもそれでOKらしい。

うちの会社は分割して書いてるぞ
ちなみにクレームつけたのは、電気屋？ソフト屋？パターン設計屋？

不動産屋？

手ハンダの試作屋？

>>158
その Perl は C で書かれてる

つーか、昔は回路の規模によらず一枚の基板の回路を一枚の図面に詰め込んでたよ。
デカくなるし読みにくいが、一品一葉だかなんだかいう管理手法らしい。
CADの普及で最近は流行らないね。

しまった、結論が抜けてたよ。

クレームつけたのは「ジジイ」だな。間違いない。

　お前、その推理ははずれてるぞ。　A0をプリントしたら、ジジイには
見えんくらいの小さい文字になる。
　それともA0のプリンター持ってるんだろか？

「あのー、A0プリントできました？」
「ええ、我が社には高速のA0プリンターがありますので」
たぶん自慢したいんだろうな。

昔、聞いたことがあるなぁ〜
A1つなげて、巻物になってる、配線図・・・ww

今なら、ロール紙使って、もっと簡単に出来そうだな

回路図の分割って、やってもいいだろうけど、
頭の悪い人が分割すると、めちゃくちゃ見にくいんだよ。
回路が追えない。

なので俺は極力1枚で書くようにしてる。
やむなく分割するときは、接続部分をはさみで切ってつないだら
1枚の図面になるぐらいに、同じ位置で線を切ってる。

回路図は機能ごとに分けて描いてる
最近は普通に1000pinとかあるしな・・

チップそのものを分割しては描かんなぁ。
信号線にラベルふって、他の図面に分配する事はあるが....

>>166
あまり見かけなくなったのはほんの10年以内のことなのに
既にペンプロッタを知らない世代がいるんだな････
回路図に限らず、基板のパタン図なんかも普通はこれででっかい紙に出力してたのだよ。

ASICの設計件数は減っているらしい。不況か

>>164
20年以上前の手書きの時代から、漏れや周囲は分割して描いていたが？
機能単位に分割されているので、ページ単位で使いまわしできる。

当時、回路図は1mm方眼のマイラシート(A3)に鉛筆で描いていた。

今は、CAD上での用紙サイズはA2で描いている。これなら、プリンタでA4
の用紙に印刷しても読める。老眼じゃ無理だけどな。

256ピンQFP程度では、回路が追いにくくなるのでチップを分割はせんなぁ。

>>166
基板の検図は倍寸でプロッタ出力した相手に、回路図とマーカーペンを
手に1日がかり。規模が大きければ、2人で翌日まで掛かることも。

そんなもんHDLで書いたら楽勝じゃん。
スケマで書くにしても信号名を S[999:0] とかにしてバス記述すればA6でも余裕。

また、ゆとり教育世代か？

>>174
　後からそのHDLを読まざるを得ない立場の人間にとって
究極の嫌がらせになるんじゃないか

いまどき「漏れ」はないだろう・・・・何年前の２ちゃんねるから頭が止まってるんだ。

うちのとなりは機構設計の人がいるので、Ａ１対応の静電プロッターを使わせてもらってる。
あっという間に出力されるぞ。

>>173
基板の検図　は、今の話？昔の話？

昔のアートワークつったら手張りだな

ラインの曲げ方に腕前が出るんだよ。

ttp://www.saturn.dti.ne.jp/~hsakai/fpga/index.html
ここにSpartan-3A スタータキット使ってVGAを使う記事が載ってて、
自分でもやってみたいなぁ、と思ってます。

目的としては、今後仕事でやっているFPGA回路作成に慣れるということと、
映像やディスプレイが好きなので、映像が映る仕組み（同期信号や画素信号の動き）を
自分で回路を組むことで実習したい、ということです。

ただ、仕事ではアルテラのFPGAと開発ソフトを使っていて、できればそれを使った
キット付書籍があるとうれしいです。
ご存知でしたら教えてください。

>>182
ttp://www.altera.co.jp/products/devkits/altera/kit-cyc2-2C20N.html
Cyclone II FPGA スタータ開発キット
とか
ttp://www.altera.co.jp/products/devkits/altera/kit-cyc3-starter.html
Cyclone III FPGA スタータ開発キット
以外を探しているのでしょうか？

上のCycloneIIのキットなら、VGAも付いて、Digikeｙで19000円以下で売ってます。
ttp://dkc1.digikey.com/jp/digihome.html

キット付き書籍は有った気がしますが、キットがもう古いので、あっさり諦めて
ＣｙｃｌｏｎｅＩＩのスタータキットを買った方が、、、

ttp://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=83
Ｔｅｒａｓｉｃで買ってもＵＳ＄150なので、Ｄｉｇｉｋｅｙで買っても変わらない気が。

FPGAって個人の趣味でやるには敷居が高いよね
活用しようにも電子工作の趣味ないし

> 電子工作の趣味ないし
な人間がFPGAに手を出して書くコメントじゃないと思うんだが・・・

でもメモリは必要だし（除くS3A）、ピン数多いし、大規模だし、
値段は高いわで敷居が高いのはたしか。他の手段でするのを考えれば
圧倒的に効率的ではあるけど。

>>184
つまり、敷居が低くてもやらないんだろ？
>>185
5000LEぐらいでもFPGAに入れてください。ダメですか？
400円台のコンフィグROMが使えるの、このへんまでなんです。

>>183
ありがとうございました！
検討してみます。

VCDファイルのフォーマットの解説どこかにありませんかね？
ググっただけでは見つからなかった。
実際のファイルの中身みて何とかできないこともないだろうけど…。

9.2i入れたのだけど、sp3だのip_updateのインストール時、後で入れるつもりで
ダウンロードのみのチェックを入れたら、何処にダウンロードされたかわからなくなってしまいました　orz
何処にダウンロードされてるのでしょうか。

>>5000LE
それはFPGAだろう。

>>188
gtkwaveあたりのソース見るとかじゃ駄目？

>>190
5000でも端くれに入れてくれてありがとう。
これで心置きなく表示がおかしいdigikeyへ逝けます。

ところで5V系にCycloneIIつなごうとか、変かしら。
速度は要らないんで、クランプDとRだけでやってやろうかと・・・

FPGAのボードは、ぼやぼやしてると載ってるデバイスがすぐ古くなってしまって、
それに気づかないと大損する羽目になる。あんまり上位チップ載ってるものはやたらと高くなるし。
思い立ったらよく調べて、売れ筋チップが載ってるものをすぐ購入することだね。調べたのにぐずぐずしてると腐ってしまう

http://www.hdl.co.jp/home.html

ここらは昔からやってるのと、古い製品の値引きとかやってないので要注意
新しいものでも高いし

古い製品つながりだけど、いまさらALTERAのMAX7000とか入手したんだけど、
これ書き込み器ってあるの？Sとか付かない、素のMAX7000です。

純正は馬鹿高いし、普通のEEPROMライタベースでいけるようなので方法が
わかれば使いたいのだけど。

確かHiLoシステムとかの奴だっけかナ
20万くらいの汎用ライタで書き込みできたハズ

>>191
それならVCDファイル実際に見ながら試行錯誤する方がマシな気が…。

でも意外と知られてるんですね＞ GTKWave

>>194
普通に自作ByteBlaster互換ケーブルでいけると思う

>>197
＼　　 　　　　 　　　　　　　�U　　　　　　 　 /
　 ＼　　　　　 　　　　　　　�U　　　　　 　 /
　　　　　　　　　　　　　／￣￣　ヽ,
　　　　　　　　　　　　/　　　　　 　 ',　　　　　　/　　 　　＿/＼／＼/＼／|＿
　　　 ＼　　　 ﾉ//, {0}　 /¨`ヽ　{0}　,ﾐヽ　 　 /　 　　 ＼　　 　　　　　　 　／
　　　　　＼ ／　く　ｌ　　 ヽ._.ノ　　　', ゝ　＼　　　 　　 ＜　　 バーカ 　　＞
　　　　　／ ／⌒　ﾘ　　　｀ー'′　　 ' ⌒＼ ＼　　　　／　 　　　　　　　　＼
　　　　　(　　￣￣⌒　　　　　　　　　　⌒￣　＿)　　　￣|／＼/＼/＼/￣
　　　　　　｀￣￣｀ヽ　　　　　　　　　　　/´￣
　　　　　　　　　　　|　　　　　　　　　 　 | 　
　　−−− ‐　　　ﾉ　 　　　　　　　　　｜
　　　　　　　　　 ／ 　　　　　　　 　 　ﾉ　　　　　　　 −−−−
　　　　　　　　 /　　　　　　　　 　　∠＿
　　−−　　　|　 　 f＼　　　　　　ﾉ　 　 ￣`丶.
　　　　　　　　| 　 　|　　ヽ＿＿ﾉー─-- ､_ 　　）　　　　−　_
.　　　　　　　 ｜　　| 　 　　　　　　　　　/　　/
　　　　 　　 　｜　｜　　　　　　　　　　,'　　/
　　　　／ 　／　　ﾉ　　　　　　　　　 　| 　 ,'　　　 ＼
　　　　　　/ 　 ／ 　 　　　　　　　　 　|　 /　　　　　 ＼
　　　／_ノ　／　 　 　 　　　　　　　　,ﾉ　〈 　 　 　 　 　 ＼
　　　　(　 〈　　　　　　　　　　　　 　ヽ.__　＼　　　　　　　　＼
　　　　　ヽ.＿>　　　　　　　　　　　　　　＼__)

なんだこいつ？vipperか？空気嫁よ

くだらんAAはともかく、197が何故嘘を書き込むのか教えてくれ。
あくまで「思う」だけだから何を書いても嘘じゃないって？

>>197は7000Sか7000Aとかと
同じようにISP可能だと思い込んでるに256ギル

>>194
これは関係ない？
ttp://page18.auctions.yahoo.co.jp/jp/auction/w13037872

それだな。

しかし

＞ただし、以下は有りません。
＞※マスタープログラミングユニット MPU BASEをPCへ接続するための「ロジックプログラマーカードPLP6」
('A`)

>>202
カードがあっても確かISAバスが必要で今時ISAバス付きのパソコンてあるのかな？

こっちの方がUSB接続でいいと思う。
ttp://www.datadynamics.co.jp/sgeneral/t9600.html

>>195,202,203
アリガトン。
> 現在の価格： 74,500 円
> 希望落札価格： 110,000 円

でもこれじゃね・・・MAX7000焼けるTopMax(EEPROM writer)でも買った方がまだ安い。
合成も古いソフト持ってこないとできないみたいだし、これ以上金をこれに投じるより
見切って諦めた方がよさそうですね。

実は他にもXC3000/XC4000とかあるのは秘密だ。

うんあれはISAだ。
こいつのせいでうちは古いPCが捨てられない。

>>205

XC3000どころかXC2000が現役。当時はPC98だったのでツールもそれ用。
エミュレーターでBITファイルを作り自作ソフトでダウンロードしてる。

苺でXC95108のボードを買ったので、色々練習中。
ISEでLock Pinsをやった後、PACEでピンの編集をしていますが、
例えばリセットのピンをDesign Object ListのGlobalsでSRに選択しても
ピンの位置は変わりません。指定した機能のピンに移ってくれるかと期待したんですが、
位置は自分で変更をしないといけないのでしょうか。Globalsって何を設定するところなんでしょう？
そもそも、論理合成の手順もまだよくわかってないんですが…。

>>205
それを「希少価値」を前面に出してオクで売って、バイトブラスタが使えるデバイスを買う。

現在アーキテクチャの図を描くためにPowerPointを使用しているのですが、
みなさんはどのようなツールを使用しているのでしょうか？
Vsioとかですか？

PowerPoint?
こんなもんはプレゼンツール
画を描きたいならMSのツールならVisioを使うのが普通
アーキテクチャの実態図を描きたいならAutoCADもしくはSolidWorksってのもある
俺は猫小屋作るのに会社のCADセンターのSolidWorks使ったことがある

>>211
いろいろあるのですね。
レスありがとうございました。

memo

ttp://python.matrix.jp/modules/myhdl.html

Cool Runnerのキット半額キャンペーンの案内が来ました。
TELとAVNET。

両方申し込みましたが、かれこれ1週間放置プレイです。
そんなものでしょうか？クレームつけるとブラックリスト登録されて、納期で嫌がらせされるとかないでしょうか?待っていていいんでしょうか?打って出るべきでしょうか?

みなさんどうですか?

AVNETはメールすると、「明日発送予定です。」となると思う。

ALTERAのFLEX 6000で、入力クロックは15MHzから３倍の45MHzにするものの
内部のロジックのクロック周期は変更したくないのですが、HDLの記述変更だけで対応できるでしょうか。
別の端子にクロックを入力して３分周するといったことになるのでしょうか。

>>214
のって、個人（名と住所）で買えるの？

＃以前、TELだったか個人扱いでは断られた・・・。

打って出るべきでしょう

>>216
とりあえず適当な出力ピンをCLK入力ピンにつないどけば
何とかできる。

2D-CADならふりーでいいのが。
AR_CADとかどうだい?

ISEもフルセット版(60日評価)がwebからダウンロード/インストロールで来るようになったのね。
で、インストロール後に、ちてりいまくりまくはりちきみ

ザイのほうはDCMってのがあるのは知ってるがアルテラはどうなんだろ？

最近家のパソコンをビスタにかえました。
ザイリンクスのウェブパックの4.2iをいれたところパソコンが起動しなくなりました。
ビスタが悪いのか？ザイリンクスが悪いのか？結局パソコンは修理にだすことになりました。

4.2とか何年前のやつだ？
Vistaなんて企画としてすら上がってない時代のソフトじゃないか

>>217

個人は個人て書いてねって書いてあったお。
売ってやるとは書いていないことに気がついたorz。

"個人と書くことは認めてやるぜ、売ってやるのとは別の話だがな！"

ってことでつか？

昨日のエンベデッド展、
Xilinxの説明員が着ていた「エンジ色のベスト」かっこ良かった。
受付の「元お姉さん」に、ベストもらえないかと聞いてみたけど、
くれなかった。逆に「かっこいいですか?」と聞かれた。

Xilinxブースはちと狭かったなあ

>逆に「かっこいいですか?」と聞かれた。

「服だけはね」とハッキリ答えましたか？

f@tf@Zt>

ザイリンクスのCPLDで質問があります。
9.2iWebpackと4.2iWebpackをひとつの
パソコンでアプリケーションを持つことは
可能でしょうか？
4.2の時に製作したカウンターのソフトが
9.2で開くことが出来ず9500に書き込む事が
出来なくなりました。
よろしくお願いします。

ver4とver9を比べるなんて、あーた。まるで明治時代と平成時代を比べるようなものですぜ。
多くの点で互換性なしとみるのが正解だよ。
ver4のソースを、ver9にコピー&ペーストして、再度コンパイルすればいいんじゃないの?

あと、ver4.2の時に使った9500だと、Ver9.2でダウンロードすることはできないので注意。
数年前に書き込みソフト(iMpact)が変わったので、9.2の書き込みソフトで、古い9500は
認識できない。
Ver7以降のiMpactで書き込める9500は、パッケージ上の「XC95108....」などの文字が黄色(?)のもの。
古い白色文字の物はダメポ。

>>227
「服だけは...」とは言いませんでしたが、かっこいいですと答えました。
くれませんか?　と聞くと、あげる物は無いですと言われたので、
少し若めのお姉さんの胸を見ながら、思わず「あなたの着ている、それがいいんです」
と言いそうになった。

4時からの抽選会で、その場で脱いで景品にしてくれたら、
帰りの電車の中でハアハアしていったのに。(笑)

これはひどいｗｗｗ

>>230
げ！苺で売ってるVQ44の9536使おうかと思ってたのに、
今のバージョンでは書けないの？
これは非常にショックだ。

XP発売以降に出た ISE WebPACK 4.2i がもはや明治時代級の過去環境ですかｗ
すいぶんとお粗末なサポートなんだな。

だから4.2iで対応してる環境でやれよ
勝手にVistaで動かす分には動作対象外だろうが

もしくはデバイス含めて全部9.2iに合わせれば良いと思うんだが…
そんなに在庫が余ってるのか？

お聞きしたいことがあります。

今手がけているデザインはbitファイル作成までに30分程度かかるのですが、
この時間を半減させたいと思ってます。

そのために使用中の自作PCのパーツを交換したいと思っているのですが、
論理合成速度に最も効くPCパーツは何でしょう？

環境：
OS:XP
CPU:PentiumD2.8GHz
Memory:DDR2-533 ２Gbyte
HDD：SATA 250G　7200rpm
論理合成ツール：Xilinx ISE9.2

スワップしてないならCPU
スワップしてるならメモリ

このスペックで時間を半減させるのはたぶん無理。

ＰＣを使いながら裏で走らせるならＣＰＵをＣｏｒｅ２Ｄｕｏにするといい。

9.2をダウンロードしたとたん4.2で開いたインパクトが
ケーブル接続エラーが出てしまい書き込めなくなりました。
何が問題なのでしょうか？

本当にダウンロードしただけなの？
実際はインストールしたんじゃないの？

あ、揚げ足取りの軽いしだ！。

>>240

>>241
おまえ少しは>>239に協力してやれと

まあ実際インストールしたらドライバ更新するし対応デバイス変わるだろうな…常考

つか、ずっと昔の製品のサポートの為に環境維持しなきゃならんのがタマランよな。
ISA付きのPCとか死んだら手当てすんのが大変よ。

仕事なら、受注条件でちゃんとサポート期限決めとかないと
保守用のデバイス購入も見積もりに入れてる？

うちは保守は別見積もり

スマートメディアの仕様が2MB以下とそれ以上ので変わって苦労してる
古い機械がまだ保守期間中なのにメディアがもう入手不能
消耗品なのになぁ
メーカーの責任重いよなぁ

>>239です。皆さんアドヴァイスありがとうございます。
すみません。結局9.2をアンインストールしました。
症状が変わらなくなってしまい。4.2を再度
インストールしようとしたら、クラシックのページで
エラーが出てしまい。4.2もおかしな状況のままです。
何か良い方法はありませんでしょうか？

OSごと入れなおして4.2i入れなおすぐらいしか思いつかない…
まあこう言うメジャーなアップデートの前にバックアップぐらい取ってあるでしょ？
それつかったらどうかな？

ISE9.2.03i+ModelSim XEIII/Starter 6.2gという組み合わせで使用しているのですが
CoreGenで作成したメモリブロックの部分がうまくModelSimで処理できません。
コンパイルの所で
># Loading work.blockmem
># ** Error: (vsim-3033) blockmem.v(128): Instantiation of 'BLK_MEM_GEN_V2_6' failed. The design unit was not found.
># Region: /TB_blk001/blk/blockmemoey
># Searched libraries:
># ./work
という感じで出てしまいます。
ModelSimのLibraryを見るとxilinxcorelib_verにBLK_MEM_GEN_V2_4までしか無いようです。
V2_6まで登録すればよさそうなのですが、追加方法が分かりませんHELP願います。

解決しました。

解決方法も書いておくと後々に同じところでハマッた人が助かるんだぜ？

嫌だね。
だって俺の工数使って解決したんだもん。

じゃあ聞くなよｗ

>>252
その論法だと人の工数を使う「質問」という行為はお前にとって恥ずべき
許されない行為のはずだが

は？
どうせお前らニートなんだから工数もくそもねえ、1H0円の身分だろ？

藻前らまさか、会社の工数使ってここにアクセスしてるんじゃないだろうな？w

基本だろ？

会社に利益をもたらしていると言えるなら
情報収集くらいは許されると思うよ
だけどひとに情報提供協力しておいて
結果的に全部自力で解決出来たから
協力依頼自体無かったことにしてくれとは
無視が良すぎる

>>258
　激しく同意。
他人の質問に答えることなく、重箱の隅を突付くような非難ばかりを書く
人にも迷惑するが、質問する側がこの態度では非難を受けるのが当然。
　匿名の掲示板とはいえ、本当に困ってここに質問を書き込みしている人もいる。
そういった人から見れば、非常に不愉快。

>>258-259
まあまあ。激しく不愉快な流れだが、一連の書き込みが同一人物とも限らん。スルーが適当。

会社の工数使ってアクセスする事が悪い事だとは思わんがね。情報収集の一環だろ。
就業中に書き込みまではしないが読む程度ならたまにやってる。
情報収集のお礼に、帰宅後知ってる範囲で回答してるだけだ。

漏れは
>>252 == >>268
だと思うけどね

>>268に期待

最新のライブラリを当てただけだろ。

MXE-III Starter インストールガイドの一番最後。
http://japan.xilinx.com/ise/optional_prod/mxe.htm

>>214
> Cool Runnerのキット半額キャンペーンの案内が来ました。
> TELとAVNET。
> 両方申し込みましたが、かれこれ1週間放置プレイです。
> そんなものでしょうか？クレームつけるとブラックリスト登録されて、

うちも放置だよ。2W。
これってちゃんと連絡来るものなのか?抽選じゃないよね。

腕に覚えのあるひとはどうぞ
ttp://www.cqpub.co.jp/DWM/contest/2008/youkou.htm

http://openuser.auctions.yahoo.co.jp/jp/user/mainsys_jp

歳末大売出しでつ

>>266
ちなみに原価はいくらでしたか？

EDK注文してから半月なのに、まだこない。
これって本国からだっけ？代理店に在庫ないのかなぁ？

>>266

大売り出しなら金額1桁間違ってないかい?

CPLD XC9500で質問です。

XSTで開発してるのですが、任意のマクロセルだけローパワーモードに設定するってできますか？
時間制約書いて、Timing Drivenにしてもすべてのマクロセルがハイパワーになってしまいます。
assign out_pin = 1'b1;
みたいなピンだけ選んでローパワーで地球に優しくなりたいです。

よろしくお願いします。

>>270
PWR_MODE を設定してね

>>271さん
全体はSTDにしといてucfで個別に指定できるってことですか！
ありがとうございます。早速明日やってみます！

質問です。ISE9.2でSVFファイルを生成しようとしているのですが、
HELPを見てもHELP通りの操作ができません（HELPに出るコマンドが存在しない）
何か注意点とかあるでしょうか？

追記です。
Optional Implementation Toolsという項目をいじればいいと書かれているのに、
その項目が見つかりません。

質問です．

ハードウェアで HTTP サーバを作って見たいのですが，
FPGA (できれば Xilinx) + LAN (できれば giga bit) + SDRAM (64 MB 以上) + USB (できれば)
載ってるボードでおすすめのってどんなのになりますか？

ギガビット級のLANが必要って時点でギガビットLAN用の開発ボードぐらいしかないんじゃないか？
3Eと3Aの開発キットはそれぞれDDRとDDR2だから簡単には行かないけど、ハードでHTTPサーバを作ろうとするレベルの人だから…余裕かなぁ？

ハードでHTTPサーバを作るくらいだから、ギガビットクラスじゃないと勿体無いんだよ、きっと。

全部載ってるの用意するより
モジュール組み合わせた方が
安くて良いのが出来そうだよね

VIAのPC用マザーボード(EPIA N/NL/NX)にmini-PCI用FPGAボード乗せるとかどう。
LANもUSBもソフト処理が必要だと思うがOS、ドライバ全て開発するってこと？

プロトコルスタックもHTTPDもワイアードロジックで作るって事だろ。
ハードウェアで HTTP サーバを作る、ってんだから。

100BASEで妥協 ->適当なスタータキット (〜3万円コース)
1000BASEじゃなきゃやだ -> GbE付き評価ボード(20万コース)

くらいか？

10万以下で 1000BASE付いてるのあったっけ……

>>280
もれもそういう意味かと思ったが
分断パケットとか受信バッファとか考えたら
ソフト付きで作るのにくらべて
すごい無駄な努力がいると思う

>>282
それをしたいってことでしょ。勉強か何かのために。

CPUとか作りたい人もいるわけだから、物理層からアプリまで、ハードワイヤーで
作ってみたいということでしょう。

ついでに、IPv6（当然暗号化含む）も実装して発表してください。

まずはL3スイッチ(ルータ)をワイヤードロジックで作るくらいのところから
始めてみてはいかがかな? いきなりHTTPDはチャレンジャブル過ぎるだろう

苦行すぎる

MIPSベースでコンピュータシステム作りこんで、後はLinuxとかの
イメージが書きこまれてるだけ、というのは反則？＞HDLでhttpd
そういうのなしでOSからなにからフルHDLでとかだと超大変そうだ。

それ誰かやってくれんか…
H8でuClinuxってのが動くらしいからH8マイコンのIP作れば良いのか？
アナログとかそこらへん全部オミットしたら自作出来るものだろうか…

そんなの、匂酢かμ凍使えば、いきなり動くだろ。
275ともあろうかたがそんな低レベルの話するわけない。

日本語はおｋ？

IPでH8おかMIPSを載せるのなら、NIOSかMicroBlaze使えば？
と書いたんだがおかしい？

そういう略仕方ってのは知らんかった
サンクス

blazeって火炎のことなんだが、どうして>>288は凍なんて字を使うのか?

>>292
なんで、おまいは解ったんだ？？

動かない、動かせない、微小火炎で微少凍

微笑凍ならちょっと面白いけどもはや原形をとどめていない

ｷﾓｲ略称作って喜んでるんじゃねえよ糞ｦﾀ

正直略称は寺と罪あたりまでにしてくれ

で、CPLD半額キャンペーンに応募して、返事キタ人いる?
東京エレクトロンもアヴネットもこない

よ〜しパパSmileFreezeを作っちゃうぞ、と言いそうになった。

>>298
クールランナーのスターターキットのこと？
なかなか来ないので、
「納期は11月末の筈ですが何か？」
と連絡したら速攻で届きました

質問なのですが、
今Quartus�Uのシュミレーションを実行しようとしたのですが、
「Warning: Found clock high time violation at 1.29 ns on register "|program_regs|clk~clkctrl_SIM_329_CE_DFF"」
と言うwarningの処理の仕方が分からなくて困っています。
どなたか分かる方教えてください！

つ　時間制約を緩める

どこで緩めることができるんでしょうか？？
ホント聞いてばっかりでごめんなさい・・・

わーにんぐなら無視すりゃいいじゃん。どうせタイミング制約はデフォになってんしょ。

って思ったけど、なんか、クロックにヒゲが出てないか？
クロックの切り替えか分周回路。まさか信号遅延させてクロック作ってないよな、verilog スレにいたヤツみたいに。

超低消費電力のFPGAってない？

わーにんぐ馬鹿は無視できねぇな

>超低消費電力のFPGA
CPLDならCoolRunner2とかあるけどな

>>306

具体的なスペックを示さないで質問するなボケ。
だいたいＦＰＧＡを出しているメーカは数えるほどしかないから要求仕様とマッチするグレードのデバイスを選択して調べればすぐにわかるだろう。

新しいプロセスのやつはコア電圧が下がって消費電力は減っているから１０年前のデバイスに比べるとほとんど低消費電力品だぞ。

>>309
Vertex 5 とか Stratix 3 とかな。
65nm だから低消費電力なんだよね。

ＪＴＡＧダウンロードケーブル自作したんだけどiMPACTでデバドラすら認識しないんだよね。
ＣＰＬＤのクロックピンになんかつけないと動かないのか？
検索したらＰＣとの相性があるとかでＰＬＤ−ＰＧＭキットもやばそうなんだけど。
どっちだ！

ひるゆき君にそんなこと聞いたのか？

趣味でＦＰＧＡのプロジェクトを始めてます。私はＬＳＩ屋で、
verilogはまあ慣れてるのですが、ＦＰＧＡは今までやったこと
ありません。プロジェクトの計画を練っているのですが、
何しろ経験がないので、「もしかして全然はずしたこと考えて
るのでは？」と気にかかっています。

プロジェクトの概要ですが、ここに書くにはちょっと長いので、
以下のＨＰに用意しました：
http://www.geocities.jp/jiangqisys/

厳しい批評眼の２ｃｈの皆様から見てどんなものなのか、
ご意見をお聞かせいただけると幸いです。いろいろ細かく書いて
ますが、「ここは正しい」とか「ここは違う、こうだ」とかいう
情報をいただけるとありがたいです。(何しろ、今は全部あやふや、
という状況なので。）「こんなの絶対無理」でも参考になります。
もちろん具体的な案など聞ければ何よりです。
よろしくお願い致します。

>>313
USB部分はFT245を使ったほうが安心。USBのデバッグをしたいなら別だが。
肝心の計算部は(秘)なのか…鳥計算でもさせんのかな？

>>314
なるほど、コントローラがついたボードがあればいいのか。さっき
ざっと見たかぎりでは見当たらなかったですが、もう少し探してみます。
(EP1C6というのはあったが、これは小さい）
ていうかB端子のついたボードなら、もしかして載ってる？これも
確認します。
計算部は、秘ってほどたいそうなもんではないのですが、ここは自分の
知識で足りるので割愛しました。

>>311

多分ＪＴＡＧと通信するときはＣＰＬＤ内部の通信プログラムを使うからクロック要るんだよ。
セラロックしか持ってないけど動くかなー。

ごるごるもあって鬼畜スレという場所で見かけたことがあります。

おまえ何言ってんだ？ここも鬼畜スレじゃないか。

いいえ、社畜スレです。
社畜と将来の社畜(学生)で構成されています。

約一名の無職を除き

すっこんでな

iMPACTでパラレルダウンロードケーブルが認識しない原因が判明。
ＡＴＸマザーボードではピンアサインの配置が変わっている。
この詳細は俺様が２時間で自作したパラレルポート制御ソフトでしかわからないし、当該類似ソフトはシェアウェアでしか存在しない。

そうか
よかったな

ＪＴＡＧダウンロードケーブル治ったどー！

>>324 バーカ
>>325 うせろ
>>326 おまえ氏ねば？

　超低消費電力だと、アルテラとザイリンクスはどっちが有利？

>>313
ＦＰＧＡの計算性能の低さにGIVE UP

FPGAに計算させるのか！？
CPU使うべきじゃね？
釣りだよね、ね？

う、こっちにつっこみが来たか…
もちろんアプリ専用に特化して並列に計算するように
作りますんで、Core2Duoとかで5,000サイクルかかる
ようなことをFPGAで1サイクルでやります。なので
10MHzくらいで動いてもCPUより10倍以上速くなる、と
皮算用してます。

> Core2Duoとかで5,000サイクルかかる
> ようなことをFPGAで1サイクルでやります。
このへんをある程度具体的に示さないと、食いつき悪いと思うよ。
かのページ見ても、スキルレベルがようわからんし。
20万もかけるなら、代理店とかにおんぶしたらいい気もするし。

>>328
たった２０万で、代理店動いてくれるのですか？
そんないいところあったら紹介して欲しいです。
20万個買う、ってのじゃないですよね？

分散コンピューターでしょ。
俺様もやったことあるけど集計に一番時間掛かるんだよ。盲目だねぐふふ。

bonanza のFPGA版だったら興味ある。

>>330 荒らしにコテハンなんてつけなくていいよ、ボケナス

５０万なら仕事受けます

俺様なら５万円で仕事受けてやるぜ

ジャンキーだからなぐへへｈ

工作を避けたいってところが徹底的にダメポ
そこを避けてどうする?

20年前の電子工作少年じゃあるまいし
工作なんて極力やりたくねえだろ

はぁ？ハードウェアいじってて工作厭うなら。はじめから触るな。ボケなす

あ？工作したくねえからFPGAで組むんだろ糞が
フラックスの吸い過ぎで脳が溶けてんのか？

工作したくねえからFPGAで組むんだけど、周辺回路は自分でなんとかしないとななわけで。

>>339
なぁお前馬鹿だろ。
HDL書いてFPGA単体で完結するような作業が存在するとでもおもっとんのかボケ
電源はどうすんだよ。FPGAの実装はどうすんだ。I/Oはどうするつもりなんだよ。この糞野郎

電源はFPGAにACコードが生えてるんだよ。
I/OはFPGAにコネクタが生えているんだよ。
おそらくそう。多分そう。きっとそう。

> I/OはFPGAにコネクタが生えているんだよ。

いまどきUSBはあたりまえ。

74シリーズで全部組むくらいでないと工作厨失格だぜ。

工作なんて土方作業はどっかの業者にやらすなり
出来合いのボード買えばいいだろうが糞野郎

FPGA なんかどっかの業者にやらすなり出来合いの IP 買えばいいだろうが、と糞野郎が申しております。

その土方作業で飯を食っている人/趣味にしている人と、
土方作業は手段に過ぎない人の差だな。

>>344
ユニバーサル基板の表を全て74で埋めて裏を全てビニ線で埋め
半ベソ書きながらデバッグするのは二度とやりたくありません。

仕事にはしてるけど趣味にはしたくねえなあ
実際嫌だしな

趣味の工作といえば、ポリパテのかたまりから削りだしだな。

> 裏を全てビニ線で埋め
ウレタン線を使えよ。
ケースに収まらないだろ。

>>349
そんなのはオタクの造形だよ
光硬化樹脂を紫外線レーザーでスキャンして形成してこそ趣味の工作

Verilogでコード書いたけどＣ言語で書いたＰＩＣと一緒にシミュレーションしたいんだよね。
たった１日でＳｙｓｔｅｍＣに乗り換えだな。

Ｃ言語やっててよかったなー。ぐへへ

Ｃ言語超便利ぐへへ
ＨＤＬなんて糞だね。

>このへんをある程度具体的に示さないと、食いつき悪いと思うよ。
えーっと、アプリは「将棋」なんですよ。マニアックな世界なの
で、あまり普通の技術者の方には興味ないんじゃないかと…
（てか金にならんし）331さん正解。正確に言うとbonaと直接関係は
ないんですが。

スキルレベル：一応プロのLSI設計者です。ただ大規模のLSIは
分業なので、私はLSI内部の論理ばかりやってまして、I/Oとか
ボードとかあまりやったことないのですよ。エンジンのRTLは
一人でできたんですが、それをPCにつなげるところで苦労してる。
工作苦手なんだけど…どっちかてとソフト系。ほんと「HDLだけ」
に近い。USBとかI/Oとかは耳学問。

私も人に頼むと百万単位で飛ぶと思ってました。
ボード込みで５０万で一切がっさい、ならまじ考えます。

AlteraボードDK-DEV-3C120Nは、もろFT245BLのってました。これなら
工作もデバドラもいらんし、FPGA側も簡単にステートマシンできそうだし。
なんか突然楽勝っぽく思えてきた。USBってFPGAでやるもの、と
思いこんでたんですよねぇ…

>>355
いいんでねの？

ただ、Altera のDEVボードのUSBは、USBブラスター互換になっていたような
気がする。オレが使ったことがあるのはDE2だけど。

>一応プロのLSI設計者です
アマチュアはいないだろ :-P

>>355
おおー。コンピュータ将棋は専用HWってIBMみたいにとことん支援する
企業もないから作られた事例ってまだないんじゃないでしたっけ？
完成の暁には超注目浴びそう。

SystemCってVerilogに変換できねーじゃん。バーカ

>>355
完成したら動いてるとこの動画うｐ希望
2台作って対戦させてくれ

>IBMみたいにとことん支援する
力強い味方が出来たな。
Deep Blue って10億円とかそんくらいはかかってそうだから…
オレにも少し仕事回してくれ

10億円なんてそんなはした金でDeep Blue作れるわけないじゃん
人件費込みなら1億ドル超してると思うぞ

をぉ何か心強い反応。できたら報告します。（ってほんとにできるか
まだわからんが）
Alteraボードはいちおう「ほんとにUSBデバイスになんだろうな」と
代理店に確認中。ここＯＫなら発注してしまう予定。ボードによっては
（たとえばスターターは）USBはconfig専用だったりするみたい。
しかし、誰か１０億くらい出してくんないかな…そしたら１億くらい
外注出しますが。

拙速主義で「そろそろやってみるか」と思ったとか?
ところでB/SやP/L読めるんだろうな

ご連絡先

>>316
思わず実験しちまったぢゃねーか。クロックなくても書けるやんけ。
デコーダだけのクロックなし基板を設計してる最中だからあせった。

トラ技読んでる初心者はみんな知ってること。

ＣＰＬＤにカメラとＳＲＡＭとｄｓＰＩＣを繋げたいんだけどパスコンと３端子イレギュレータ入れなくても動きますか？
動作周波数は２４ＭＨｚで電池３本ぐらいの３．３Ｖ使おうと思ってまふ。
あとＰＩＣ内臓のＡ／Ｄコンバータで電圧監視して１０〜１００Ｋｈｚぐらいのスイッチング電源作った場合必要なコンデンサ容量教えてください。

１ヶ月で物覚え過ぎたぜ。頭いてぇー

>>364
やるまでもないだろw
>>366
理想的な定電圧電源と電源の配線を持ってくれば、何も入れなくても動くんじゃね？
もしくは電圧のリップル無視して駆動すればコンデンサがどんなに小さくてもおkだよ？

…………………ん？イレギュレータ？

ＣＰＬＤ初めてでいきなりコーディング行数が１０００ステップぐらいになっててもう大変なんだよね。

物理デバッグとかできないもんね。

>>ごるごるもあ ◆753Z/RLFiY

Cベースの論理合成ツールって何使ってんの？

>物理デバッグとかできないもんね。

XiだとChipScopeとかあるけどこれじゃだめ？
あとはこんなんとか↓
http://www.nahitech.com/jtag/mitoujtag.html

アクテルの ProASIC3 って何であんなに安いんだ？100万ゲートで $52 って…
何か裏があるんでしょうか？教えて、エロい人

1万個から・・・とか

フリーのsystemCの論理合成ツールなんかまだないよ。

ＲＴＬ変換ツールぐらいなら作ろうと思ったら作れるけどね。

>>372　自己レスです
どうもアクテルの ProASIC3 は、ロジックセル(tile) が小さいので利用効率が
悪いみたい。FFだけ大量に使うなら効率がいいようですが、演算回路を
作ると、それだけで大量に tile を使用します。Xilinx や Altera と比べて
1/5 くらいの効率になりそうな悪寒。
Spartan3 や Cyclone3 もずいぶん安くなっているのですね。
ProASIC3 は、130nm プロセスなので集積率も上がりそうにないし。

というわけで世の中、甘い話には気をつけましょう。
お騒がせしました。

>>374
だからCベースって言ってるだろ。おまえ>>352でCベースで設計したいと書いてるだろ。
>>354でもＨＤＬなんて糞って書いてるじゃねーか。CベースだとDKとかあるだろ。
ちなみにSystemCはC++ベースな。
抽象度の低いCベースの方がまだまともな合成できるだろ

それとRTLに変換せずともSyetemC→HDLに変換するフロントエンドが自前でできれば大したもんだ。
基本的に言語コンパイラとか f2cあたりのトランスレータと同じだから
売りに出せよ。そんなに簡単にできるなら。
あと、HDLの論理合成ツールもお試し版とかQuartusやXIlinxのフィッタ付属のメーカ製ツール以外フリーのものは
性格上できないと思うよ

ちょっと前にどっかのblogでC->Verilogなら誰かが数日で作ってたな・・・と
具具って見たら変なもの発見：

つ Excelで設計するVerilogのエントリツール
http://vector.aol.co.jp/soft/win95/edu/se250544.html

くっ、時代は進化して行ってるぜ・・・　　　　　　　　　　　　　　　　　　　　＃でもたぶん使えない

>C->Verilogなら誰かが数日で作ってたな・・・と

そういうツールがあれば非常にありがたいんじゃないかな

>>377-379

儲かるわけねーだろ。おまえで作れよバーカ

↑
どうせできねぇくせにでたらめ言うなよバーカ
大うそつきのペテン師野郎 >>ごるごるもあ ◆753Z/RLFiY

ところで0.3mmピッチＴＱＦＰの秋月ＣＰＬＤをハンダ付けしたいんだけど、ピッチ変換基盤高いからウレタン線で空中配線しようと思うんだよね。
なんか注意することある？

最も注意すべきは、そんな馬鹿なことをやろうと思わないこと。

その通り、余計高くつく。
今年最後の釣り人かな。
皆さん、良いお年を

>>382

まず、データシートチェック汁

http://japan.xilinx.com/support/documentation/package_specs/tq100.pdf

0.3ピッチちゃうやろ。
0.5の100ってそんな高くないぞ。ダイセンとかなら。
デバイスパーにするくらいなら....。
電源、IOは複数あるけど、JTAGは1ピンでも折ったらアウト...。

なんだよ、ごるごるさんかよ、また来年な。きばんは基板だよ。

配線できたどー！一辺だけだけど。
もはや芸術だな。
ビビらせやがって。

俺様はもしかしてプロではないのか。

線で延ばすって...リードインダクタンスぐぁ
電源はデバイスに銅箔張ってパスコンつけて、太い線で電源へ。

ごるごるもあってのは冬休み中の中学生？　なんつーかお目出度い
オツムを持った奴だな。まあ風物詩だから許してやっけど。

>>384
>その通り、余計高くつく。

変換基板を使おうが使うまいが完成させられないんだから、
使わない方が安くつくんじゃない？(笑

>>390
爆弾予告して逮捕されたｱﾎ

CPLDの電源ピンがいっぱいあるんだけどさー、全部つなげないと駄目なのか？
なんか説明書には内部で結線してあるって書いてんだけど。

気分的には数本繋ぎたいね

だがお前は帰れ

>>392
電源なんて一本つながってればいいに決まってるだろ。
電源コードも、影響を小さくするために、細くて長い線をくるくる巻いて引っ張っておくのがいい。
パスコンも一個でいいぞ。
容量が大きければ大きいほどいいから、安くても大容量の電解コンデンサを
一個だけつけておけば無問題。

数ヶ月後…
「過去ログとして>>394を読みこのスレには初心者以下しかいないのか！？」
と言う初心者の姿が

>>392
いらないステージの電源ピンはGNDに落とすべし
あと、使ってないポートはすべてVccに直結して

>>394
初心者にでたらめ教えるのはやめとけ。

>>392
電界コンデンサなんか使うのは何も知らない素人。
スーパーキャパシタを電源ピンのすぐ近くに使うのが今時の設計

ところでFPGAのまとめWikiとかって無いのか？
このスレ値引きとかどっかで何か出来た程度の情報を得るぐらいにしか役に立たないから、他にまともな情報サイトが欲しいんだが…

なんせ、スーパーだからね。
0.1uFのセラコンなんかゴミ。
配線はコイル状もいいが、抵抗もそれなり。
車のノイズ防止プラグコードってあるでしょ。
大車メーカーが採用するくらいだから、コストパフォーマンス最高。

そうそう0.1のパスコンなんかちまちま使う設計見てるとしろーとだなコイツって思うもん。
軽蔑するわマジ

>>392
あと信号ラインにLつなぐのも今時だなできるだけ大きいLを早いディジタル信号線につなぐのがいいよ。
雑音フィルタになるから

スーパー使うのって、セットの電源落としても
長時間電源Onのままになったりしないの？

>>403

軽石じゃあるまいし、Reset入れろよ。
何時間も持つ訳じゃあるまいし、無問題。

>>402
ついでに低ESRの大容量のコンデンサをピンに直結するといいんじゃなかたっけ？

>>404
それって趣味の話？
何時間じゃなくても、何十分も電源入りっぱなしはダメだろ？

このスレには危険な冗談も混ざっているので、
初心者の方は自分で理解して納得した上で設計しましょうね

信号ラインにL入れるのはエッジをはっきりさせるためだよ。
できるだけ早い信号ラインに大きいLを入れようね

信号と電源の間だけではなく、信号間の容量などにも気を配らないといけない。
信号ピンと信号ピンの間を、0.1uFくらいの積層セラミックで接続しておくと
安定に動作するよ。

もう一つ、プロの技を教えておこう。

ノイズ対策のために、信号ラインにダンピング抵抗を直列に入れているが、
本当は、電源からの混入ノイズが一番問題になるから、電源にも抵抗を入れるといい。
しかしそうすると、いろいろ問題があるから、出来るだけ細い線でつなぐと、配線抵抗で
同じ効果がある。

電源のピンが複数あるのは、違うブロックごとに、異なる電源やGND電位をつなぐことが
あるためだ。フォトカップラで絶縁するのと同じ理由。
同じ電源なら一つにつなぐだけでいい。

基準電位が異なる複数の電源をつなぐ場合は、それぞれに違う電源をつなぐ。
それを利用して、ブロックごとに、電源をプラスマイナス逆につなぐと
逆論理で接続できるから、やってみるといい。
その場合は、出来るだけ大容量低インピーダンスの電源を使うこと。

がんばっていろいろやってみてくれよ。

Qz3xaZbO,XDR3f/GIはNGワード確定
うその塊。
正月早々基地外が湧いている。
こんなところでしか日ごろの不満を吐き出せないお子様だね。
「見た目は大人、頭脳は子供」の典型。
たぶん会社じゃ嫌われ者なんだろうな。

まぁ、この程度の話に騙される方もどうかしてるが。

ごるごる相手にマジレスするほうがどうかしてる。

常識的に考えて、ごるごるもあもNGだろw

本当の初心者も読んでる可能性があるので、にわか知識を記述しておくと。

・複数電源ピンがある場合は、全部電源に繋いでおくこと。
本当は内部で繋いでおくのが理想だけど、半導体のメタル配線の断面積が非常に小さいので
抵抗値が高くなりやすく電流値が増えてくるとGNDが浮いてくる。
今だと1.8V位のロジックとかあるので0.数V浮いてしまうだけで動作が不安定になることや、
半導体の配線ほどではないが基板の配線の取り回しが悪いと、更に浮く事になる。
アナログ、ロジック混載ものだとロジック側のノイズが直接アナログ側に回り込む事になるので
いったんチップ外に出て入るだけでもアナログ側のノイズを抑えることが出来る。

・未使用端子はLowレベルにしておく。
未使用端子については、未使用で何も繋いでいないとしても基板と容量結合したり、
電波等の外部ノイズによって誤動作の元になるんじゃなかったかな。
素人工作でリセットすればいいやと言うレベルなら適当でいいが。

ちなみにＴＱＦＰのＣＰＬＤ８４ピンは２辺までできたけど作業効率２０倍くらい悪いからやめた。
どうやらこれはアートネイチャーのようだ。

>>411
日ごろの不満は吐き出せた？
よかったね。

ファンクションブロックが４つあるんだけど、ＰＩＣからのデータバスが２つに被っちゃったんだよね。
これってＣＰＬＤ内部でどう影響するの？
殆ど影響無かったらファンクションブロックの意味ないわけだよ。

回答ありがとうございます！

1次コイルのインダクタンスが２[Ｈ]で、２次コイルのインダクタンスが４．５[Ｈ]で結合計数が０．５であれば、相互インダクタンスは？[Ｈ]でしょうか？[][][]

誤爆乙！

まじめにレスしてみる。

・電源ピン
複数ある電源、ＧＮＤピンはきちんと全部接続するのが望ましい。
理由はインピーダンスを少しでも小さくするため。

・未接続端子
お仕事で設計する人は予備ピンとなるので未使用ピンは基本的にない。
とりあえず設計時にすべてのピンに対して入出力を決定する。
入力専用端子はHi又はLowになるようにプルアップ、プルダウンする。
入出力端子で出力指定ができる場合には出力ピンに設定、出力設定についてはHiでもLowでもお好みで。

>>421
しょーもないことにレス使うなよ
正月だというのにおもしろくもなんともない
Vdd 1Vに14V突っ込めとか何故言えん？

電源ピン、GNDピンは全部つなげ。
望ましいとかじゃなくてMUST。
中でつながっていない場合もあるから基板上で全部つなげ。

未使用I/Oは放っておいて構わない。
KEEPER回路や内蔵プルアップ／プルダウンが入っているし、未使用ピンの状態は回路のロジックに影響を与えない。
全部GNDにつなぐとかVCCにつなぐとか、プルアップ抵抗をつなぐとかいうのは10年以上前の話。

> 入出力端子で出力指定ができる場合には出力ピンに設定、出力設定についてはHiでもLowでもお好みで。

これはLOWにしてGND接続が望ましいです。
GNDピンと等価になるので、ノイズイミュニティ向上が期待できます。

勇気が要りますが...。

>>423
>未使用I/Oは放っておいて構わない。
>全部GNDにつなぐとかVCCにつなぐとか、プルアップ抵抗をつなぐとかいうのは10年以上前の話。

未使用I/Oって、お前I/Oなんて教えてもらったんか？10年以上前でも出力は放っておけと言われてるがな。
んで、入力ピンまで放っておけって？一体何を根拠に言ってる。

いやいや、最近の微細プロセスによるＬＳＩではＥＳＤ耐性を上げるために
未使用ピンはロウ・インピーダンス処理した方がいいと言われてる。
入力・出力どちらでもいいけど。

> 未使用I/Oって、お前I/Oなんて教えてもらったんか？

よく読めって。この場合、I/OといったらIにもOにも設定できるPin。
Iだけは入力専用Pinと表記するよ。
入力専用ピンは処理しないといけないのは今も同じ。
空きPinは、ほっときorGND接続推奨。

電源直結はラッチアップの可能性からあまり...今はかんけいないかな。

デデデン♪×8

よく読めって。
でもそんなの関係ねぇ！この場合、ウェ〜！I/OといったらIにもOにも設定できるPin。
でもそんなの関係ねぇ！
Iだけは入力専用Pinと表記するよ。でもそんなの関係ねぇ！はい！オッパッピー！
入力専用ピンは処理しないといけないのは今も同じ。
でもそんなの関係ねぇ！
空きPinは、ウェ〜♪ほっときorGND接続推奨。
でもそんなの関係ねぇ！

電源直結はラッチアップの可能性からあまり...今はかんけいないかな。
でもそんなの関係ねぇ！

もんじろう(コトバ変換)
http://monjiro.net

もんじろう作者乙

XILINXのCPLD(95/95XL・・)ではノイズとか推奨とかの問題はあるけど、
オープンでも損傷することはないとありますね。
http://japan.xilinx.com/support/answers/1536.htm
XILINXの95系5V CPLD(10年以上前だねこれは)はちょっとやばいかも。
XC9500XL以降はバスホールド回路(KEEPER)回路があるので、ほっとけ。

CoolRunner(XPLA3)は内部プルアップ抵抗があるので安心だが、
http://japan.xilinx.com/support/answers/8458.htm
めちゃくちゃ古いの(これはP社製だったか)や入力専用クロック端子はそうではない。
http://japan.xilinx.com/support/answers/7649.htm

CoolRunner-II は、「常に終端しておく必要があります」と書いてあるけど、
「未使用の I/O ピンは、デフォルトでバスを保持するキーパ回路で終端されます。」だそうです。
http://japan.xilinx.com/support/answers/8458.htm
下手にプルダウンとかGND直結とかすると、リークが増えて消費電流増につながるというアンサーもある。

Spartan-3/-3E の未使用I/Oは、
「内部プルダウンがイネーブルになったハイ インピーダンスです。」だそうです。
http://japan.xilinx.com/support/answers/19808.htm
(それをハイインピーダンスと呼んで良いのかどうかしらないけれど。)
Spartan3Eには入力専用ピンがあるけど、入力専用ピンも含めて
内蔵プルアップ/プルダウンがあり、デフォルトでPULLDOWNになっている。
(データシートより)
つまり入力専用ピンでもプルアップを外付けしなくてよい。

XC3000 および 4000 ファミリ(超古い！)でも、
「IOB が未使用の場合、プルアップ付き入力として設定されます。 」
http://japan.xilinx.com/support/answers/152.htm

まとめると、XILINXデバイスでは
未使用の端子には何らかの終端をしなければならないけど、
もともと内蔵プルダウンやバスホールド回路が入っているから、
デフォルトの設定で論理合成すれば、ほっとけばよい。

もし内蔵プルダウンが信じられないなら自分で入れてください。
でも内蔵プルアップ/プルダウンと同時に使うと消費電流が増えるから
気になるなら内蔵のほうを切り離すように指定して
論理合成してください、ということ。

正月早々盛り上がっているね。

Qz3xaZbO最高。
自分の無知をさらけ出しまくり。

I2bm1JPx乙

>>433
はぁ？何言ってんの
入力Pinに関してはプルアップもしくはプルダウンは必須だろうが、
ID:oJ1rJvox の挙げてるXiデバイスは内部でプルダウン処理されてるから放っておいても
まず大丈夫ってことだろ。
>>423の言うように、今のチップだから放っておいてもいいってわけじゃない。
その点は>>427も言ってるだろ。

あ、>>427は>>423レスはバスラインについて言ってると教えてくれたわけね。

>下手にプルダウンとかGND直結とかすると、リークが増えて消費電流増につながるというアンサーもある。

レモン電池で動作させる場合はそうかもね。
デバイス、動作次第ということで。

高速動作させるFPGAだったら、STRONGでGNDにして、GNDバウンズ抑制した方がいいと思う。ALTERAはGNDがデフォが多い。
ASICとかの同時スイッチング制約からすると、FPGAはずいぶんゆるいなぁと思ったりして。

でも、ALTEAのGNDがデフォって、開発初期に周辺デバイスに迷惑かけることも多く、とりあえずWeak pullupですけどね。
明示的にあきピン処理すればいいんだけど、面倒なことも多く...。

　　　　　　　　　　　　　　　　　なんか、どうでもいい流れだな。

ザイとアルテラで、コンフィグ中のピンの状態って同じだっけ？

XilinxのEDK9.2をインストールしたんですが、EDK9.1ではOPB経由で接続された各IPが、
見事に（全部？）PLB経由で接続する仕様に変更されています。
ちょっとびっくりしました。

８４ピンＣＰＬＤのＩＯが足りなくなったんだけどＧＣＫとかＧＴＳとＧＳＲって普通のＩ／Ｏみたいに使えんの？

>>440
マニュアルも読めねえのかお前。
どこまで程度が低いんだよ。

http://topartists.myspace.com/index.cfm?Mytoken=60D4F587-71BC-4E6C-A9D170E3758A18CF24083799&fuseaction=music.topBands&page=2&GenreID=35&Country=JP&state=&zip=&distance=0&localType=state&xargstringp=&xargstringn=&lastpagesent=1

おまえははいかいいえだけ答えればいいんだよ社畜のクセに。

おまえははいかいいえだけ答えればいいんだよ犯罪者のクセに。

おまえはいかかかにかだけ答えればいいんだよ海の生き物のくせに

いかとかにとったどーーーー

ごるごるもあ ◆753Z/RLFiY ってなんでここに巣食ったの？

ここ３ヶ月でイラク情勢がアメリカに都合よく展開したからじゃまいか

最近、ＦＰＧＡを始めたんでねの？

>>447
カメラの画像をとりこみたいそうだ。もっと簡単な方法をいくつも提案されたが
要求性能も何も示さず「要求を満たさん。満たすのは俺の考えた方法だけだ！」と主張。
CPLDとデュアルポートRAMとマイコンで回路をくみたいんだとよ。

カメラ、ＳＲＡＭ、ＰＩＣ、Ｄ／Ａコンバータの基盤実装が終わってこれから各モジュールのロジックテストするところだよ。
デュアルポートＳＲＡＭの代わりに秋月から１０ｎｓの高速ＳＲＡＭが出たから問題ない。ＣＰＬＤで９６ＭＨｚもあれば十分だ。

っていかＣＰＬＤ内部でデュアルポート作れるけど。

CPLD内でRAMを作るとかどんだけでかいの使う気だ？　と言った気がするが？

>>450
まあやろうとしていることは既に多くの人がやっていることだし
なまあたたかい目でみまもればよいかと

それ以前から荒らしてる気もするが

ちゃんとスルーして下さいよ>>all

せっかくだから

つ http://cuddle.cc/golgolmois/

ＦＰＧＡでＰＬＣＣねーの？また配線すんのめんどくせぇぜ！

PGAとかBGAの方が楽なんでね?
ピッチ1mmだし。

最近BGAもありかな、という気がしてきた
けど仮にヒートガンで実装できても検査ができねぇ
やっぱ空中配線か

何のためにJTAGはあるんでつか。

デバグや書き込みのため。

FPGAって書き込みするんでつか。

白ペンでなら、するかもしれません。

>>464
Quick Logic のワンタイム使ってた時は、バージョン番号とか書き込んでたな。ﾅﾂｶｼｽ

Verilogの代入文でｉｆ文とａｓｓｉｇｎ文が使えるんだけど、どっち使ったほうがいいんでつか？
前者はＲｅｇ、後者はＷｉｒｅ宣言で（式）？ｎ１：ｎ２の違いがあるでつ。

マクロセルが超少ないでつ。

使いたいほう使えばいいと思うよ
if文とcase文
staticとdefine
配列とポインタ
ぐらいの微妙な差で一部を使いたかったらこっちじゃないと、ってのは有っても絶対どっちじゃないといけないってのは無いから

Quartus�UWebEditionでMAX 7000AにMAX 7000で書き込みできまつか？
コア電圧が３．３ＶでＰＬＣＣ８４のやつを使いたいのでつが一覧に載ってないからでつ。
ちなみにまだ買ってないでつ。

ここで出来るって言ったらお前は確認もせずに買ってくるのか？
調べろ

普通に考えたらできるわけないわな。

ＱｕａｒｔｕｓＩＩにＸＩＬＩＮＸのダウンロードケーブル使えまつか？

>>470
そこは敢えて「できる」と断定してﾋﾟ-ｸｽｸｽｸｽと様子を伺うべきでは。

>>472
使えるよ。




ソフト作れば

聞く前にやってみるべきだ。

まったく、いつからそんな、行動力の無い軟弱なゴミ野郎に成り下がって
しまったんだ。おれは悲しいぞ。

ごるごるもあ降臨で殺伐としてますね。

電子工作・自作PC・無線・ジャンクなどハード専門の画像掲示板群
http://aikofan.dee.cc/

verilogはregとwireを使い分けないといけないし、VHDLは出力信号を参照できないなんて、なんでどっちも使いづらいんだ。

文法チェックは、厳しい方がケアレスミスが減っていいとおもってる(w

>>475
お前がやれ。
２千円やるから。

他人任せにする奴はイラネ
適当に助言して損したわ

適当かよ！

適当＝適切かつ妥当だからいいじゃん

ただしその判断は主観による

>>479
regとwireを使い分けると防げるミスがどのような事例か、思い浮かばない・・・

昔は、レジスターが生成されないのに reg って書くのが気持ち悪かった。
でも、もう慣れた。Verilog2001 では、variable って呼ぶしな。

>>479 は、Ｃでなくて、パスカルでも使ってるんだろ

止むを得ず試作でCPLDを使う羽目になりました。
初心者ですが、ALTERAとXILINXどちらがおすすめですか。

アプリケーションはモータドライバです。
手付けしたいのでBGAパッケージは除外したいと思います。
あとできればEEPROMの代用にしたいとも思います。

宜しくお願いします。

Ｖｅｒｉｌｏｇの遅延制御で、`timescale 1ns / 1nsで#nとしてもコンパイルで無視されるのですが、
遅延制御というのは実はシミュレーター上のもので本当は物理レベルではできないんですか？

>>487
ツール落して馴染んだ方にすれば良いと思うよ。

>>487
まず最初に必要なロジックを見積もって適当なパッケージを選定して入手性を確認。
次に値段でどちらにするか決めたらええんじゃないかな？
書き込み器とか持っていないのであればそれらの入手性の良い方を選べばいい。

趣味でやるならxilinxを薦める。
理由は部品の入手性が良いから。
CPLDだったら秋月や千石、マルツですぐに入手可能だ。

>>487
CPLDでメモリの代用はものすごく向かないと思う。
似非CPLDのMAX2あたりだと、PROMが少し使えるけど。

>>489-491
ありがとうございました。

XILINXの方が入手性良いのですね。
早速両社のデバイスと書込みツールの見積出してみます。
これからならUSB Blasterでしょうか。XILINXのは知らないので調べてみます。

MAX2はEEPROMの代用できますよね。
CoolRunnerは無理なのかな？XC9500でも良いけど。

ごるごるもあはスルーするという流れが出来たことはとりあえずよかったｗ

>>492
代理店と付き合いがあるなら代理店に用件を伝えて
オススメのデバイスを聞いてみるとかはどないでしょう。

>>494
ALTERAは直接取引可能な所（２次代理店）を知っていますが、
XILINXの方は心当たりが全くありません。
とりあえず、いつも頼んでいる部品商社にあたって見ます。

ノートPCに、ISEの9.2i入れたら、やたらHDDが少なくなってることに気がついた。
xilinx92iの下の.backupってフォルダが2G近くあるんだけど、
これって削除してもいいものでしょうか？

試して報告汁

遅延なんか使わなくても同期回路で事足りるんだよバーカ

久々に来たけどスレの延びに仰天
内容がほとんどなかったのがせめてもの救い

====とりあえずここまで読んだ====

500
折り返し地点だな

いや 1から始まっているのだから
真の折り返し地点は501だろう

>>501
ざんねん、折り返し地点は500.5だ。

いやいや ゴールは1000ではなく
1001の「もう書けないよメッセージ」なんだから
501が1〜1001の折り返し地点という解釈こそ正解

1001はゴールテープの向こうの世界
501はすでにこっち向いてんだから500が折り返し地点という解釈も良かろ

過ぎた折り返し地点を振り返るのはもうやめよう。

折り返しって何の話しているんだよw

ナイキスト周波数じゃねの？

回線折り返し試験じゃね？

小田急線は藤沢でスイッチバックするよ。

今日は電車男見ようぜ

42.195/2kmのことだろ？明日女子マラソンあったよな

8bitだと127とか128とかが折り返しだろうけど、
いきなりどかーんとマイナスになるのは許せない。

ところでverilogの代入文で"<=" をブロッキング代入というヤシとノンブロッキング代入と言い張るヤシの両方いるんだが、どっちなんだよ。

>>511
許しを請おうとは思っていない。

>>511
上司に怒られむしゃくしゃしていた。
相手は誰でもよかった。
グレーコードじゃなかったからカッとなって-1したら-16383になった。
反省はしていない。

なんか、微妙。

>>512
どう見ても条件文だろ

後閑てつやのpic本で、cpldの速度表があって、
ザイリンクcpldでxc95108やら80Mhzが最高速度って書いてありますが、

実際、webpackでカウンタやら、データのひきわたしやら、結構、ピンを
多く使用してプログラムしてみても、webpackのリポートでみると
111Mhzだとか、結構高速ででていますが、
実際はどうなんでしょうか？

現在、秋月で購入した80MSPのADCをsh7144に直接つないで、50Mhzのsh7144
を80Mhzにクロックアップしてやっていますが、
sh7144の速度にも限界があるし、ADCは結構高速で安く手にはいりましたが、
結局、これを制御したり、　瞬間値を書き留めるメモリの　問題があります。

ただ、メモリも同じく　秋月で　高速安価なものが手に入ります（１０Ｎ秒）ので、

後は、制御だけになります。

メモリとADCを直接接続してもいいかと思いますが、メモリの動作などを
手順を踏んで、どこまでいけるかなどを確認するために、マイコンやらCPLDを
中間につけてやろうとしています。

さて、ここで、CPLDがWEBPACKでしめされるように１００MHZ程度で動いてくれれば
メモリも、ADCも最高の状態で機能させることができますが、

どうーも、後閑てつやの本をみていると、実際は５０MHZがいいところだみたいなことが
書いてありますが、実際はどうなんでしょうか？

>>517
これ、ごるごる？

笑うところなの？

笑って華麗にスルーすればいいよ。

http://science6.2ch.net/test/read.cgi/denki/1195360883/936-
ごるごるってのは違う可能性があるが、笑う所ってのは正解。
質問が要点を得ないわ、連続カキコするわ、独り言延々続けるわで、
ごるごると大差ない。いつかれると、大変なことになる。

もう、いいです。
分からないものには、　いっさい　金を掛けない　でokです。

ザイリンクもpicも　少なくとも　日本法人　は　糞のかたまり、

picに関しては　丸紅が　大嘘広告を　ばら撒いていることは、
発行した書籍に証拠があるし、(印刷ミスってほざくだろうが）

ゴカンの糞テツの　詐欺集団の　メンバーか？

なんたって、ザイリンクは
”いかに、いいものを　売るか”ではなくて、
”いかに、糞に　不良債権（日本法人）を　付け加えて
糞の団子を処理するか”
なので、

技術を明確にしないところが特徴。

これが、”これからもつづく、日本の不良債権問題”なのである。
-->はやく　くたばれ！

>>517
そんなにsh7144が好きなら、ルネサススレへ行けｗ。

しまった彼岸の人だったのか。

>>524
すきなだけ、言え（言うのは　タダ　だしな）
だけど、 値段に見合わない能力の低い製品は　なにを　ほざこうが
価値はかわらねーー！！
価値を判定できないことだけが　唯一売れる（糞をつけても）可能性が残されている。

まあ、がんばれ。

みんな釣られすぎ。
て、もしかして>>518とか自作自演なのか？

>>517
自己完結早すぎだお。
バグ小盛りのツールだけど、基本的にはツールの結果はほぼ真実だお。
もしかして>>520を言いたい為のまえふりなのか？

CPLDとかFPGAとかの速度は設計をちゃんとやらんと性能は出ない。
クロックはクロックラインで入力しないと性能は出ない。
論理圧縮もクロック指定をまじめにやらないといい加減に配線される。
回路がでかくなるとスピードは落ちる。

何も考えずに適当にピン配置すると全然スピードでない場合もある。
このあいだ40MHzクロック使ったとき、設定を手抜きしたら不安定で使い物にならなかった。
パラメータをいろいろ弄ったら安定したので何とか助かったけど、その設定方法は雑誌とかで見た事なかった。

たぶん、２チャンの電気電子スレには
業者の人間がたくさん入っている。
都合の悪い情報はでてこない。
とりあえず、情報は得られないの判断で、ことを進める。

１００MHｚ程度のサンプリングができれば、ほぼ、高速処理には
用がないので、低速　安価なマイコンで十分遊べる。
（このあたりの周波数で、基本を学習できれば（ラジオ波など
適当な材料がそろっている。その先は自分でなんとかなるが、
この周波数のオシロはぼった糞高い-->その値段掛けるなら自作する
-->ここの過程にザイリンク他の糞地雷がばら撒かれている
-->工作員を配置して地雷源の特定をはぐらかす　--> 判断ができなければ
なにがあろうとも”いらない”が　地雷を踏まない手段）

したがって、俺が、なんとか、この１００Mhz程度のサンプリング
を安価に処理する方法を実験して、うまく言ったら公開しよう。

結果、俺と同じ用件なら、こういった糞業者の被害者が減ることになるし、
この工作員（日本の技術の妨げ　ごみ）連中の繁殖を防ぐことになる。

”面倒だから”といって、ゴキブリに餌（それらの商品を買う）を与えてはならない。

1匹(ごるごる)見つけたら30匹は居る虫乙

>>526
ゴカンの本　xc95108 の最高クロック数が　80Mhz　で実際の設計では　50Mhz程度と書いてある。
実際webpackでプログラムしたら　ソフトの表示では　111Mhz　ってなっている。

根本的に　ゴカンの　本に書いてある　80Mhz　以上の理論的な値が出ているのは

どういうことなんだってことなんだが、

つまり、実際の回路の話よりは、

設計根本のはじめの段階で、　理論的な上限速度が　ぜんぜん違うわけだし、
ここが違うってことは、

たとえば、１００ｋｇの人がのっても大丈夫な椅子を　２００ｋｇでも
安全だといって売るのと同じように、

製品規格が　全然いい加減なものを紹介しているってことじゃあないか？

たしかに、俺はcpldははじめたばかりなので、良く分からないが、分からない人にも
説明しなければならないことはあると思うのだが。

それで、この段階のことを知りたければ
５万も１０万もする実験ボードを買えってか？

そして、使い方が分からなければ、さらに５万　１０万のセミナーを受けて、

そして、さらにいらない用事やら問題がおきて、そのつど、５万１０万の追加料金ですかあ？

--> 詐欺以外に判断はない。

その意見に関しましてはこのスレッドにおいて取り扱っておりません。
対象製品を取り扱っている会社のサポート、または対象製品の本国の代理店にメール等をお送りください。

>>530

>それで、この段階のことを知りたければ
>５万も１０万もする実験ボードを買えってか？

買う人間もいるし、買わない人間もいる。

>>532

>そして、使い方が分からなければ、さらに５万　１０万のセミナーを受けて、

他の参加者に迷惑だから参加するな。

相手すんな

初心者スレとか秋月スレとかを「質問ですが」で過去ログ検索するといいかもしれない。


ちなみにこんなんでも動くものを作れているから驚きだ。

>>532
聞きかじりの知識を羅列して出来る奴になった気でいる。
一般のセミナーが学校のゼミみたいに一から十まで問題解決の
方法を教えてくれるもんだと思っている。
問題にぶちあたったら解決方法を模索する前に情報提供者が
不親切だとなじる。

典型的なゆとりだな、技術者に向いてないよ
その姿勢を変えない限り歳を取るほどバカにされて居場所が
なくなるから技術者を目指すのを辞めた方がいい。

失礼 >>532 は >>530ね

>５万も１０万もする実験ボードを買えってか？

すまん。今回の要求仕様を満足するのにおれはこんなに出せない。
CPLDのスタータキットだったら１万円以下で入手可能。
メモリがちょっとむずいがSpartanのスタータキットでも５万以下で買える。

５−１０万が途方も無く高い金額と感じるのはもしかして「お年玉２年分」だからなのかな？

もうすぐ年度末だし、予算消化のために買うという手もあるが、10万じゃ大して消化できないな。

相手するのもどうかと思うが、
スピードうんぬんいうのに、7145じゃなくて7144を使い、
FPGAの動作クロックと、バスウェイト無視のアクセス速度の話を
している時点で、出直して来い。

どうかと思うね。

>>540
秋月の10nsRAMと80MHzADCを一緒に載せようとしてる時点で
とても高いハードルに朝鮮しているのに気づいてない人だシナ。

まず、デバッグ用に1Gspsくらいのオシロを買おうな。

http://digitalfilter.com/products/usblog2/usblog2.html

↑ここにＣＰＬＤ使ったロジアナのＶＨＤＬソース一式等あるから、
改造すればデジタルオシロに出来るかも？
漏れはスパルタン３内のＲＡＭを使ったロジアナに改造しました。

トラ技の基板というのがうさん臭い。

おいらはおっさん臭い。

某コテハンといい、なんで境界例みたいな奴ばっか集まって来るんだココ(w。

>たぶん、２チャンの電気電子スレには
>業者の人間がたくさん入っている。
>都合の悪い情報はでてこない。
>とりあえず、情報は得られないの判断で、ことを進める。

業者とか居るだろうが、漏れみたいなマトモな技術屋も居る。
欲しい情報が得られないとすれば、何を欲しがっているかが伝わっていないか、
それが判っても内容を知らんということだよ。

電気板は２ちゃんの中では非常にマトモな板だと思う。

>>547
>漏れみたいなマトモな技術屋も居る。

マトモな技術屋の一人称が漏れというのもすごいがｗ。
確かに揶揄とかあるが、まともな質問は誰かが拾ってくれるしな。

>>547
そうですね
大人が多いスレだとは思います

>>544
…Verilog移植はやってないかい？

VHDL→Verilog は、敷居が低いと思うからチャレンジしてみたら？

やはりVHDLも覚えるしかないのか…

書くのはムズいけど、読むだけなら。英語と同じ。

>>547
興奮して言いすぎた。すまん。

>>542
帰ってから気がつきました。
いろいろ考えたところ、SDRAMなら俺の持っているオムロンのやつ　7n秒程度の
速度でいけるし、SDRAM自体、自動的に処理する以外使ったことなかったので、
説明書をみると、１パルスで書き込みが　連続でできるみたいですね。（バーストモード）
コマンド等をのぞけば、SRAMの扱いにくさを　全て克服しているかもしれない。
（アドレスも先頭を指定すれば　後は自動？　ならアドレスのインクリメントのパルス処理が
いらないよね？　よくわかっていないのですが）

adcの方は既に検証していますが、パルスの立ち上がりで高速にad変換値を出力します。
連続的に安定して出力しています。

adcの方は１パルス使わなくてすむ。

sdram購入先
http://www.omron24.co.jp/products/semi/sdram.aspx

書き込みタイミング
http://www.gazoru.com/g-01d9805c7212bb563ac26df10b637b50.jpg.html
http://www.gazoru.com/g-8ad1539eb103856807ca70cb62b33492.jpg.html

なんだか、１００Mhzは無理かもしれないが80Mhz近くならいけそうな気がするのだが。

上の書き込みタイミングはメモリのもの
１パルスで書き込み完了できそう。
たまたま、adcも同じ立ち上がりで変換開始なのですが、タイミング的には
ぴったし同じクロック１パルスのタイミングでいけるかな？

adcとsramではいけたので（ただし、sramの書き込みにcpuが自動で割り当てている
５４０のいうようにバスウェイトはcpuの対応レジスタで最小にセットしたのですが、
実際はクロックより何倍かの時間をかけていますが。）

とりあえず、結構高速のadcなので、マニュアルどうり、基準以内のパルスならokだと
思いますが。

他、デザインウェーブのfpgaの本に、たしか、他adcの場合アンダーサンプリングがどうのこうのって
60Mspsのadcで２４０Mhzくらいのサンプリングをしてたの見た記憶が少しありますが、
実際は？？　やってみてみたいが、現在回路作成中。

ちなみに、上sdramとadcのタイミングはあまりにも同じなので、
adcの変換完了にsdramの書き込みタイミングが間に合わないかもしれない。

そうした場合？　入力パルスを２つに分岐して１方を1/4波長ずらすとかって
できないでしょうかね？　コンデンサとかインダクタで位相をずらせるとは
思いますが、なにぶん、こんな高周波でやったことないので、なにが起こるか
はなぞ。

>コマンド等をのぞけば、SRAMの扱いにくさを　全て克服しているかもしれない。

マジに言っているのか？
俺としてはSD-RAM使うよりSRAMの方がはるかに簡単だと思うぞ。

>なんだか、１００Mhzは無理かもしれないが80Mhz近くならいけそうな気がするのだが。

脳内妄想で終わるな。ちゃんと検討、設計、確認汁。

ADCのスピードとバッファ時間の関係がわからんが、ADCが80MHzで動いているならメモリはそれよりも早いスピードで動かないとまずいぞ。
D-RAMにはりふれっしゅサイクルが必要なので、これが結構面倒なのよ。

aaWCGwLn２年分のＤＷ熟読しろ。

>そうした場合？　入力パルスを２つに分岐して１方を1/4波長ずらすとかって
>できないでしょうかね？　コンデンサとかインダクタで位相をずらせるとは

何処のFPGAを使うつもりなのかわからんけど、無駄な事考えるの止めろ。

あ、もしかして此れは釣りなのか。orz

すまん、味噌汁で顔洗って出直してくる。

>>558
まだ、説明書全部はよんでいません。　リンクした画像　（タイミングの
クロック）は平坦な幅が６〜７ナノ秒とdatasheetに書いてありましたので、
書き込み自体は　相当早い？　リフレッシュは扱ったことがないので、
これから勉強します。

>>559
それが駄目なら、高速（Ghz）トランジスタを１つかませて、パルスの
凹凸をadcとsdramのどちらか１方への入力を反転させて９０°位相を
ずらしてもいいと思いますが。（まったくの素人でやったことはないので
口だけですが）

あれ？　１８０°反転の間違え？
失礼しました。

http://www.gazoru.com/g-b689a584500e4cfb252277b4df8f60bb.jpg.html
英語で全部見ていないが、これみて、速度は相当いけてると思う。
今日は帰って、これ読んできます。

おいらも手持ちのADC(100M)でロガーを設計中だぜ

>>559
下らんことで味噌汁を無駄にするでない。

はじめまして。
CQのボード付入門書。「FPGAボードで学ぶVerilogHDL」を買いました。
私のPC(AMD64x2 Vista)にパラレルポートは付いてないので、
パラレルポートのカードを買おうと思っているのですが、
特に注意点はありますか？
USB接続パラレルポートじゃなければ大丈夫なんですよね？

>566
vista対応のパラレルカードあるのかな？
購入する時にちゃんとドライバーの確認汁べし。

ということで中古のパラレル付でＸＰのＯＳ付ＰＣを購入がベスト。

レガシデバイスならVista対応もクソもないけどね。
PCIかPCI Expressのパラレルカードにしとけ。

Xilinx 用の USB ライターを買えよって思ったが、
基板がプリンターポート付きなのね〜

みなさん、お早うございます。
質問です。

FPGAの通信講座（通信教育）を行っているところを
ご存知ないでしょうか？
一応ググりましたが、入社前の研修の他は見つかりませんでした。
宜しくお願い致します。

Ｘｉｌｉｎｘのウェブセミナじゃダメか？
http://www.webinar.jp/xilinx/gate/login.php

>>566
>>569
USBダウンロードケーブル用のヘッダを取り付けれる
箇所があるから、なにもLPTポートで無ければ駄目
ということはない。

俺はDLC9LPつなげて、ダウンロードしている。

>>571
てんきゅう。
アル寺にも通信講座があったけど、こっちは案内から英語だった。
まあ、別に英語でもいいけど、やっぱ日本語の方が理解し易いw

パシヒコでやってるＥＤＳフェアに行ってきた。
Xilinx 用のシステムＣ合成ツールが５５万円だった。
欲しくなった。

評価キット（学習用ボード）を使ってFPGAの実習をしたいのですが、
オススメのキットには何がありますか？
あくまでも、入門用なので小規模ゲート数のもので良いです。

デザインウェーブマガジンのHPによると、ここの関連キットは絶版に
なっていて入手不可です。

>>575
http://www.cqpub.co.jp/eda/BLANCA/Default.htm

>>575
https://xies.float.co.jp/catalog/product_info.php?products_id=1014&osCsid=f897d7b4ed067881055ea2ea19bb8ce3

>>574
安いSystemCの合成ツールはVerilogよりもハードを意識して
記述しないといけなからよけい気を使っちまう

>>576-577
Thx　こんなのも見つけました。
ttp://www.hdl.co.jp/altera/index.html　→　Altera　→　学習用ボード

>>576
それ周辺回路というかコネクタやPHYが実装されているから便利だけど
入門用としては高いようなキガス

これがお買い得だな
http://strawberry-linux.com/catalog/items?code=21003

デザインウェーブ2007年10月号のメモリがついた
FPGA用の基板買った人いますか？

あれのサンプルがどうにも動かなくて・・

あ゛ーデュアルエッジなFPGAが使いたくて仕方ねー。
CoolRunnerIIはマクロセルが足りない。

>>582
JTAG-TDI/TDOラインのジャンパー、カットしたか？

ハンダ付けするだけじゃ動かんぞ

>>583
普通に使えるだろ。でなきゃDDRなんか使いようがない。
それに、Cool Runner は、FPGA じゃないし。

だれか、ＦＰＧＡボードを用いて、ＶＨＤＬ言語でステッピングモータの制御をしているのですが、
詳しい人いませんか？
卒研でこれ関係やってるんだが、わけわかめすぎて泣きそうです。
全く動かないよ：：

使ってるＦＰＧＡボードです。
http://www.cqpub.co.jp/hanbai/books/33/33461.htm

ステッピングモータドライバです。これのSG55MAってのを使ってます。
http://www.sigma-koki.com/D/SteppingMotors/Drivers/SG-55M/SG-55M.html

系統図はこんな感じです。
ユーザーコントローラのところにＦＰＧＡを組んでます。
http://www.sigma-koki.com/D/SteppingMotors/Diagram/Diagram/Diagram.html

回転ステージ（ステッピングモータ）
http://www.sigma-koki.com/D/MotorizedStage/SGSPSeries/SGSP-40YAW!60YAW!60YAW-W/SGSP-40YAW!60YAW!60YAW-W.html

このＦＰＧＡにスイッチ（４つ）、７セグメントＬＥＤ（３つ）が搭載されているので、
例えば、スイッチ１で押した数を７ＬＥＤに表示して、スイッチ２を押すと、その分だけ
パルスモータが回転するって感じのものを作りたいのですが、この設備で可能でしょうか？
このドライバはＴＴＬに対応しているので、ＦＰＧＡのＬＶＴＴＬでも理論上は制御可能だとは
思うのですが。。

せからしい質問ですみません＾＾；
もし、わかる方居ましたら、ヒントだけでもいいのでお願いします（ｍｍ）

ＶＨＤＬも基礎しかわからないので、どんなソースプログラムを作ったら動くのかがわかりません＾＾；
まず、どんなのでもいいので動かしてみたいのですが、どこにどのパルスを送ったら、
制御できるかわかりません。。

ＰＣ→ポート接続→ＦＰＧＡ搭載ボード→拡張ヘッダからモータドライバ→専用コードでモータ
って感じに組んでます。

ドライバの画像を見てもらったらわかると思うんですが、ＣＮ２の入力信号にパルスを送ったら、
動かせると思うのですが、どうしたらいいでしょうか？

ＣＮ２の１，２番（Ｆ＋、Ｆ−）が２ステップ方式時の正転信号入力とか、よくわからんことが書いてあります。
勝手で申し訳ないんですけど、めっちゃ初心者です＾＾；

あと、ドライバの仕様書画像をスキャナで取り込んだので、ここにＵＰしたいのですが、
どうやったらＵＰできるんですかね＾＾；

どんだけゆとりなんだよ。卒研ぐらい自分でやれ馬鹿。

お前、その構成でＰＣからパルスを制御する仕様って事なら、FPGAはいったい何をするんだ？
FPGAが必要な理由の説明を求めたい。
何がどう理解出来ないのか良くわからんが、まずモーターとドライバーの仕様を良く読めと言いたい。

モータドライブの方式そのものだけでも、それなりに壁が高いことだし
ましてやHブリッジ組んだり、FPGA内部にカウンタ部とPWM部を実装する
ということを、書かれても「ぼんやりとでもいいから」想像できなければ
それはちょっとヤメテオイタホウガ。。。というレベルだよ。

＞ＰＣ→ポート接続→ＦＰＧＡ搭載ボード→
この時点でWINDOWSなどからの制御用コードとドライバを用意するし

＞このドライバはＴＴＬに対応しているので、ＦＰＧＡのＬＶＴＴＬ
＞でも理論上は制御可能だとは思うのですが。。
厳密には違う。VOH=2.0V(MIN)と2.4V(MIN)というところもちゃんとみたか？

ゆとりっていうか見積もりが甘いっていうか。

あなたが旧帝国大学やCランク以上の大学でないことだけを祈る。
うちの会社ではちょっと働けないな。。。

東芝とか富士通とかがいいぞ。あそこはFランクでも入れるから。

> 全く動かないよ：：
訳「ふはははは、俺様のためにデバッグしろ下民共ww。
　　給料？　無　償　に　き　ま　っ　と　ろ　う　が　黙　っ　て　働　け」

> ドライバの画像を見てもらったらわかると思うんですが、ＣＮ２の入力信号にパルスを送ったら、
> 動かせると思うのですが、どうしたらいいでしょうか？

モータドライバ（SG55MA）のデータシートなりマニュアルなり読めば
制御方法書いてあるじゃない？
マニュアルの用語等が解からないなら、トラギの別冊など読んで
勉強すればいいと思うけど。

教授に聞け
もし、本当にもし教授が分らないと言うのならその大学を辞めろ
卒論を書く寸前で悪いがその大学まともじゃない

>>591
質問者の書き込み読んでやれよｗ　　ＨブリッジもPWMも必要ねーだろ。
ドライバーのドライブ回路まで書いてくれてあるのに・・・

>>588
> ＣＮ２の１，２番（Ｆ＋、Ｆ−）が２ステップ方式時の正転信号入力とか、よくわからんことが書いてあります。
まず1ｸﾛｯｸ方式か2ｸﾛｯｸ方式か好きな方を選べ。これは好みの問題でどっちでもいい。
DS1-NO2で好きな方を選んでから、もう一度Ｆ±とＲ±の欄を読んでみろ。

だから相手にすんなよ。
こんな能力も向上心も羞恥心もない奴が面接で「はい、卒業研究はVHDL言語で
ステッピングモータの制御を行う回路を設計しました」なんて言って入社してきて
お前らの後輩になる事を想像してみろ。

>>575
http://www.cqpub.co.jp/hanbai/books/38/38611.htm

返事が遅くなってすみません。
ＦＰＧＡで専用コントローラの代わりをしたいと考えています。
ドライバがあるので、ＦＰＧＡから正転、逆転のパルスを送るだけでモータは駆動するはずなので、
駆動する目的だけなら、ＦＰＧＡの用途はそれだけです。
駆動できるようになったら、>>587の例のようなことを行いたいと思っています。

甘えな質問ですみません。自分でいろんな本を探して読んでるのですが、
Ｈ８を使うタイプとか、ドライバなし、Ｃ言語で制御する、
などのステッピングモータの駆動説明はよく見かけるのですが、
私のように行う例は少ないみたいで。
教授は全くわかってなくて、助教授の先生が多少詳しいのですが、
いそがしいみたいで、なかなかお願いしにくいんです＾＾；
でも大学がどうっていうよりは、理学系（物理学科）なのに、このテーマに
してる自分が悪いんですけど。。

>>593
マニュアルは、>>587で載せてるのと同程度のものがあるだけです＾＾；
他に（これが一番大事な気もするんですが）、
（１）入力パルス信号と回転の図
（２）入力信号回路（ＴＴＬによる駆動回路図）
（３）励磁タイミング出力（出力信号）の説明
などの図がさらっとあります。

>>595
レス本当に感謝します。
DS1をググったんですがよくわからなくて、
私の場合だとどれがその規格にあたるんですか？＾＾；

接続と信号

ＣＮ２
１（入力）　Ｆ＋　　２クロック方式時の正転信号入力
２（入力）　Ｆ−　　（１クロック方式時のパルス信号入力）
３（入力）　Ｒ＋　　２クロック方式時の逆転信号入力
４（入力）　Ｒ−　　（１クロック方式時の回転方向指示入力）
５（入力）Ｈ．Ｏ　＋　　モータ励磁ＯＦＦ制御信号
６（入力）Ｈ．Ｏ　−　　「ＯＮ」でモータ励磁ＯＦＦ
７（入力）Ｄ．Ｓ　＋　　分割数選択信号
８（入力）Ｄ．Ｓ　−　　　「ＯＮ」で４ビット信号入力、「ＯＦＦ」でデジタルスイッチの設定
９（入力）Ｚ．Ｐ　＋　　　原点励磁出力信号（励磁タイミング出力）
１０（入力）Ｚ．Ｐ　−

>>595さん
１クロック方式を選択した場合は、
Ｆ−　にパルスを送って、Ｒ−　で回転方向を決める。

２クロック方式を選択した場合は、
Ｆ＋　にパルスを送る。

ということですか？
プログラムが合っていたのか自信はないのですが、Ｆ＋に
ＦＰＧＡのスイッチを押すとＬＥＤを光らせるプラグラムを書いて
それのピン番号をＬＥＤの番号からＦ＋にして、やってみたのですが、
動きませんでした＾＾；

>>599
まずドライバにトグルスイッチでもつないで、ステッピングモータを
手動で動かしてみたほうがいいんじゃないの？

で、それがわかったら、今度はVHDLで、LEDをそのとおりに光らせて
みて、あとはそれをトグルスイッチのかわりにつないでおしまい。

そこらへんの参考書見れば。二日で終わるだろ。

ていうか、最近の卒研で、回して終わりなのか？
俺らの頃は、そこから始まりだったものだが。回してそれをどう使って
データ取るかが課題だったか。

>>598
>DS1をググったんですがよくわからなくて、
取　り　扱　い　説　明　書　！！
購入したら付いてこなかったのか？無かったらネットで探せ。
俺はこのメーカー知らないが、２分で取扱説明書見つけたわい。

>>599
違う。取り扱い説明書1page目の下の方に結線方法書いてあったろーが！

ってか俺、釣られてんのかな・・・

素人なりに私が考えたのが、光らせるだけのプログラムだと、モータのドライバが脱調の危険を感知して
動かなくしてるのかなと。
あとは、私が使っているＦＰＧＡボードのクロックに問題があるのかなと。

必要と思われるＦＰＧＡボードのスペックです。

クロック：１個　発信周波数33.000ＭＨｚ　
拡張ヘッダ：　Ｉ／Ｏピンのインターフェイス・レベルは3.3LvTTL
FPGA :アルテラ社のEP1k10で搭載ゲートは１万　4kビット組み込みメモリ３個（12.288ビット）
です。

失礼や甘えがありましたら、自分でやります。
この本をやれば良い、又、ヒント方法だけでも構わないので
教えて頂けないでないでしょうか。

今までで、読んだ本、読んでる本、手元にある本です。↓

ＦＰＧＡボードで学ぶ論理回路設計（読みました）
ＶＨＤＬによるマイクロプロセッサ設計入門（ステッピングモータの箇所だけ）
ＦＰＧＡ／ＰＬＤ設計スタートアップ（必要な箇所）
ＶＨＤＬによるハードウェア設計入門（現在、半分ぐらい読んでます）
ゼロからはじめるデジタル論理回路（読んだ）

>>601
まぁなんだ、かなりの高確率でﾌﾟｷﾞｬ-----だろうな。

>>602
FPGAにもクロックにも問題はない。
そんなのは、ゲートだけでも実現可能だ。
スケマで書け。

回路図うｐ
VHDLうｐ
話はそれからじゃないかな。

それなんて中学生の夏休み自由研究だよ・・・

だんだん独り言っぽくなってきてるのが、あやしいな。
そのうち、日記書き始めるぞこいつ。

>>601
釣りじゃないです；；
むしろ卒研が釣りになってくれれば。。

ありがとうございます。おもっきりＤＳ１〜４のスイッチありました。
あ、これのon/offで方式を変換ですね。

やっぱりプログラムは間違ってたのか。。
結線方法ってのは、入力信号回路の図のことですか？

>>600
そうなんです。
本当は、それでもいいから動かしてみたいんですけどね＾＾；
でも、卒研のテーマが「ＦＰＧＡを用いた光学機器制御」にしたので。
動いたら、これにレンズなどを入れて、測定機器にしようと考えています。
（一応、研究室が、物理の光関係なので）

うｐしたいんですけど、ここ画像貼れないですよね!?
一応、スキャナで全部取り込んだんですけど、ＵＰの仕方がわからない。。

スイッチでＬＥＤを光らすプログラムを今から載せます。
（このピン番号をＦ＋のとこに変えました）

なかなか熱意があっていいじゃないか。
みんなでバックアップしてやろうぜ。
このスレの存在意義を示すんだ。

>>609
うｐローダ探すのだ。

>>610
示さなくておｋ

>>611
ありがとうございます。
初めてなので出来てるかわからないのですが、これで見れますか？
No284　回路図です。　パス0127です。
見れるようでしたら、他もうｐしていきます。
面倒掛けてホントすみません。ありがとうございます。

ＵＲＬ貼るの忘れたｗ
http://www4.uploader.jp/home/genzaburo/です。

みれたよ。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity ugoke is

generic (
div_bits : integer :=15);

port (
clk : in std_logic;
sw_in : in std_logic;
led_out : out std_logic);

end ugoke;

architecture rtl of ugoke is

signal led_node : std_logic := '0';
signal div_counter : std_logic_vector(div_bits-1 downto 0) := (others => '0');
signal sw_in_node : std_logic;
signal sw_latch_on : std_logic := '0';

begin

process (clk)
begin
if clk'event and clk = '1' then
div_counter <= div_counter ＋1;
end if;
end process;

process (div_counter(div_bits-1))
begin
if div_counter(div_bits-1)'event and div_counter(div_bits-1) = '1' then
sw_in_node <= sw_in;
end if;
end process;

process (clk)
begin
if clk'event and clk = '1' then
if sw_in_node = '0' and sw_latch_on = '0' then
led_node <= not led_node;
sw_latch_on <= '1';
elsif sw_in_node = '1' and sw_latch_on = '1' then
sw_latch_on <= '0';
elsif sw_in_node = '0' and sw_latch_on = '1' then
sw_latch_on <= '1';
end if;
end if;
end process;

led_out <= led_node; ←led_outのピン番号をＦ＋にしました。

end rtl;

>>615
ありがとう御座います。
すでに>>587で載せたもの２枚（少し詳しくなってる）も載せました。
系４枚
>>616のプログラムは、いまさっと書いただけなのでスペルミスなどあるかもしれません。

ugokeﾜﾛﾀ

>>617
んで一番重要なFPGAとドライバの接続周りの回路は？

>>619
遅れてすみません。
その資料を大学に置いてきてたので、取って来ました。
いま、うｐしました。

ちょっと見難いのですが、これの表Ｃ−３（右側の表）です。
どっちもＣＮ２って名前がついてるので注意です。

　ＦＰＧＡ側　　　　　　ドライバ側

Ａ０２〜Ａ０５　　　　　ＣＮ２ １〜４
Ａ０７〜Ａ１０ 　　　　　　　　５〜８　
Ａ１２，Ａ１３ 　　　　　　　　９，１０

Ｂ０２〜５　　　　　　　ＣＮ３　１〜４

って感じで繋いでます。
ＦＰＧＡは２６ピンで、コネクタ、線は自分で買って、ドライバにつなげてます。

ドライバのＣＮ１は、シグマ光機の専用のＭＩＮＩケーブルを割いて、５本を結線しています。

ＣＮ４は、電源です。
大学にあった、変電圧器で（２４Ｖ、１．２Ａに設定）行ってます。
電源をつけると、ドライバの中にあるライトみたいのが点等するので、
これは問題ないかなと思います。

ＦＰＧＡボードの全回路図もうｐしたほうがいいですか？

一応、ＦＰＧＡボードの全回路図うｐしました。
他に必要なものがあったら、言ってください。

>>616
ざーっとみた個人的感想

1. reset 無いのが気味悪い
2. div_counter(div_bits-1) で sw_in をラッチしているのが気味悪い
3. led_out が F+ に接続されているようだけど、そのときの F- は？

たしかに、resetないとおかしくなりますよね。
動くかどうかの確認のために作ったプログラムだったので、
多少無理があってもいいやとは思ったのですが。
すみません。不勉強で２はどうしていいかわかりません。
Ｄラッチのことですよね？

３：　そうなんです。それをどうしたらいいかがわからなくて。。
　　　どこに、何を出力したらいいのかが。。

>>623
とりあえず 2 は保留
3 はうｐされてるドライバのマニュアルの「(2)入力信号回路」ってところにヒントがあるじゃん
使用しているFPGAボードの電源は+3.3Vみたいだから工夫はいるけど考えれ

ugokeﾜﾛﾀ

めし食って風呂入って今見たらまだやってる・・・
はっきり言ってやる。ドライブ回路がまずいんじゃね〜の。
「入力信号回路」の欄を良く読んでその通りに結線してみろ。
このドライバーのHレベルは４Vからだ。3.3VのFPGAから何の工夫も無しに繋いでも動かん。
ＴＴＬ対応ってのは、説明書の回路のようにすればＴＴＬでドライブできますって意味で、
ＴＴＬだったらどう繋いでも動作するって意味じゃ無い。
点線から右側はドライバー基板の中がそういう回路になってるって意味で、左側を作るんだよ〜。

１Ｋシリーズだったらオープンドレインが使えたかもしれないが、はっきり覚えてねー。

>>624
パルス電圧ですよね。
この説明書を見ると、Ｈが４〜８ＶでＬが０．５〜−８ＶでＯＮですよね。
これに見合うような電圧にＦＰＧＡの入力電圧を変更すればいいんですよね!?
これの変え方を調べてたのですが、どうやったら変えられるんですか？

>>627
電圧を変えるにはバッファ(TTLレベルでHになる5Vを出力するIC)間にぶちこまなきゃだめだよ

あほか。そんな事したらFPGA燃えるぞ。
「説明書の入力信号回路に記載されていた回路を作れ。」と遠まわしに言っているのに
いい加減気付け。

>>627
使用しているFPGAによる。
所謂I/O電圧に+5V突っ込んでもＯＫなデバイスならそれでＯＫ（ボードの改造必須だろうけど）
できないデバイスなら出力電圧を変換する必要がある。
>>626がヒント書いてる。オープンドレイン、5Ｖトレラントあたりを調べれば答えにたどり着けるとオモ

FPGAうんぬんよりデジタル回路（アナログとのインタフェースなど）について勉強した方が良いと思われ

「これを機に>>586は偉大なデジタル信号処理回路設計者へと成長していくのであった･･･」

めんどくさくなって放り投げる方に一票

>>632
投げ出しませんよ。
メシ抜きで調べてますよｗ

みんなマジでありがとうございます。
>>630
そうなんですよね。絶対的な知識が足りないですよね。。
理学系なのに、ＦＰＧＡに興味を持ってこれをやりだしたのは後悔してないんだが、
卒研を前にすると、自分の不甲斐なさに不安になる。
毎日研究室にこもってはいるけどいっこうに進まんし。。
これで院（他大の情報、制御系）でやっていけるのだろうか。。

でも、これだけは絶対やり遂げます。
回路を作るための具体策をしっかり調べてから、明日レスさせてもらいます。
貴重なレス、本当に感謝です。

ていうか友達に聞けよ

というのはナシか？

>>634
いや、物理学科なので誰もわかんないんですよ＾＾；

普通にH8とかでやりゃいいじゃんｗｗｗ

速度気にしないんならCMOSバッファで受ける

FPGAの入力ダイオード壊さない程度に、恐る恐るプルアップ汁。

>>635
専攻うんぬんより趣味でもやっている人いないの？
ぶっちゃけて言うとつまづいてる部分は夏休みの工作レベル・・・

>>586
可能
初めてなら一歩づつ確実に押さえていくしかない
がんがれ

ステッピングモーターのドライバって高いの買ったんだね

ここは読んだか？
ttp://www.sigma-koki.com/D/SteppingMotors/Diagram/Diagram/Diagram.html

こいつ見てると、ごるごるが偉く思えてくるな。

知識うんぬんよりも、自分のわからないことに対する
理工学的なアプローチの方法がなってないような気が
するんだが。

これで院行くのか。というより行けるのか。

>>642
そういう心理的錯覚を利用しようという、ごるごるもあの策略だよ

ごるごるもあ、なかなか策略家だな。

586です。
レス遅れてすみません。今、帰ってきました。
大学パソでは投稿が出来なかったのでレス出来ませんでした。
頂いたアドバイスで、自分なりに回路を組んで見ました。
１クロック方式にして、ＦＰＧＡからの出力を５Ｖにする回路を組みました。
こっちの回路は、プログラムか回路に問題が有ったのか、未だ駆動させることは出来なかった
のですが、トグルスイッチだけで作った回路では駆動させることが出来ました。
って言っても、こっちの回路は、Ｆ−はグランドで、
５Ｖに出力したＦ＋をスイッチで切り替えるだけのものですけど。（Ｒは両方グランドで一方向のみ）
でも、一応駆動するさせることが出来ました。
どうして良いかわからなかったので、打開策が見えて本当に感謝しています。
物理しかやってなかったから、こういうのはやっぱ楽しい＞＜ｗ
明日は、本来の目的であるＦＰＧＡでの制御をなんとか出来るようにしてみます。
恥は承知です。
でも、一からでも頑張りますので、アドバイス頂けると有りがたいです。

というかこれくらいだったらCPLDでできるよね。

とにかくどっかにFPGAを使うのが目的なんだろう。

FPGAでなんかやってますよー風味を醸すとしたらこんな感じかｗ
F回転1〜99step、R回転1〜99stepを設定でき、PSW(0)を押すとモータ回転実行。

PSW(3) = 回転方向トグルスイッチ（押すと7SEG(2)が"F"<=>"R"トグル)
PSW(2) = STEP回数+10スイッチ(押すと7SEG(1)の表示がインクリメント)
PSW(1) = STEP回数+1スイッチ(押すと7SEG(0)の表示がインクリメント)
PSW(0) = モータ回転実行スイッチ
7SEG(2) = 回転方向表示("F"or"R")
7SEG(1) = STEP回数(10の桁)表示(0〜9)
7SEG(0) = STEP回数(1の桁)表示(0〜9)

Niosとかを積んで、UART 経由で PC からコマンドを受け取って
モータ制御可能にする所まで行けたらいいねぇ。

まさかとは思うけどパルスが本当にパルスになってる（30MHzの1クロックだけON)とかなってるってのは無いよね･･･？

> Niosとかを積んで、UART 経由で PC からコマンドを受け取って
> モータ制御可能にする所まで行けたらいいねぇ。
ほら、H8 の出番

>>648
＞Niosとかを積んで、UART 経由で PC からコマンドを受け取って
＞モータ制御可能にする所まで行けたらいいねぇ。
niosにIOだけでいいじゃん。HDLｲﾗﾈ

>>645
おめ。とりあえず卒論の謝辞か参考情報にここのURL貼れよなｗ

そういや参考情報て調べたURLとかも書くんだよなｗｗどうすんだよｗｗｗ

1. CPUで使用されるキャッシュは構成によらず、一般に各ブロック毎にValid,Tag,Dataというフィールドを持つ、３つのフィールドに入る情報と、その役割を説明せよ。

2. FPGAを用いたISP(In-System Programming)とは何かを述べよ。また、その特徴、利点を述べよ。

3. CPU高速化のためのアーキテクチャ上の工夫で、パイプライン以外の手法を３つあげ、その手法を簡潔に説明せよ。

4.DMA(Direct Memory Access)とは何か？その目的と機構、動作を説明せよ。

5.仮想メモリにおいてPage Faultが発生するのは如何なるときか？Page Faultが発生したときの、CPU内の動作を説明せよ。

宿題ぐらい自分でやれ

そこをなんとか。。。

そもそも2以外はスレ的にも関係なさげ

とりあえずこの２冊よめ
http://www.amazon.co.jp/dp/482228266X/
http://www.amazon.co.jp/dp/4822282678/

実は明日テストでして、過去問でわからないところがこの５つなんですよ。
友人に658さんの本薦められたんですが、図書館に置いてなくて。

>>659
このスレの話題じゃない。別なスレで質問しなさいな。質問スレは複数あるでしょ。

>>654はなぜわざわざこのスレを選んだのか理由を説明せよ。

質問スレ探してみたんですがこういった質問をするスレがなかったので。
FPGAの勉強をしていたんでこちらのスレに質問をした次第です。

「近くにごみ箱がないからポイ捨てしました。」見たいな理由だなぁ
とりあえず初心者質問スレとか行ってみたら？宿題スレってのもなかったっけ？

http://science6.2ch.net/test/read.cgi/denki/1182252313/
ここかな？丸投げは嫌がられるっぽいけどね。

そちらの方に質問してみました。ただ問題がわからなかったので丸投げのようになってしまいました。。。

おまいらやさしいな

ほんとうに皆やさしいね

はっきり、わからないといえばもっと優しい人になれるのに

いざ説明しろと言われると難しいよな。
ＣＰＵ高速化の工夫か・・・２つは思い浮かぶが、あと一つなんだろな？

1. CPUで使用されるキャッシュは構成によらず、一般に各ブロック毎にValid,Tag,Data
というフィールドを持つ、３つのフィールドに入る情報と、その役割を説明せよ。

　わからん。
　
2. FPGAを用いたISP(In-System Programming)とは何かを述べよ。また、その特徴、利点
を述べよ。

基板上に部品を実装した状態で、FPGAのロジックを書き込むことが出来るようにした
プログラミング方法。従来は部品実装の前段階でソケットを使用して専用プログラミング
装置で書き込んでいたが、この方法では、再書き込みの時は部品を取りはずす必要が
あり不便であった。また書き込み装置が高価になる傾向があった。

3. CPU高速化のためのアーキテクチャ上の工夫で、パイプライン以外の手法を３つあげ、
その手法を簡潔に説明せよ。

　マルチCPU化：　同時処理により速度を上げることが出来る。
　命令単純化：　コマンドの利用頻度を分析し、より使用頻度の高い命令に絞り込むこと
　　　　　　　　により機能を単純化し配線効率を上げることによりスピードを上げる
　　　　　　　　ことが出来る。
　低電圧化：　　クロックスピードを上げることが出来る。

4.DMA(Direct Memory Access)とは何か？その目的と機構、動作を説明せよ。
　大量のデータをメモリー、メモリー間あるいはメモリー、I/O間でやり取りする場合
　メモリーアドレスバスにカウンターを接続してカウントアップするごとにリード、
　ライト信号を送りCPUの介在なしにデータを転送する方法。

5.仮想メモリにおいてPage Faultが発生するのは如何なるときか？
　Page Faultが発生したときの、CPU内の動作を説明せよ。
　　
　　わからん。
　　

あってるかなー。だれか１，５教えてくれ。

2相クロックって速くなるんだっけ？

さすがにうざいな

マジレスしてどうする。
ネタで答えるのが粋ってもんだろ？

>>669
3.高速化手法

コンプレックス命令とかVLIWはどうよ?
どう見ても相反する手法で高速化を目指すと言う（w

てかぐぐればそれくらい載ってると思うんだけど。
１はその名前の通りだし、
５は無いメモリアクセスした時、（大抵バグ）普通はアドレスエラーで割り込みが入るな。

３はアウトオブオーダーとか、分岐予測とか、最近のＣＰＵ仕組みみればいくらでも。
とマジレスしてみる。

俺ならBusのbit数を増やす

>>675
>５は無いメモリアクセスした時、（大抵バグ）普通はアドレスエラーで割り込みが入るな。

仮想メモリ上だからバグでなくてもPage Faultするさ〜

FPGAを使ったISPったって、プログラミング対象はシリアルROMだよな。
アンチヒューズからS-RAMタイプになったことのほうが大きくね？外付け部品が増えたけど。ROMもワンタイムだと開発には不便。

どう考えても低電圧化はアーキテクチャ上の工夫じゃないだろ

Ｃじゃなくてアセンブラで書けば早くなるよ。開発やデバッグには時間かかるけど。

コンパイラの最適化を超えるような記述をアセンブラでやろうとするとな・・・

古いCPUをヤフオクで売って、新しいCPUを買う。

古いP5を売った50円で新しいPICを1個買ったら禿しく性能低下w

> 古いP5を売った50円で
バカだな。
アクセサリと銘打ってぢょしこうせいとかに売れよ。

レス遅れてすみません、５８６です。
追い込まれて大学に泊まってまして＾＾；

おかげさまで、ＦＰＧＡからの出力に回路を組んで、
ＦＰＧＡからのスイッチでステッピングモータを制御することが出来ました。
頭が悪いから、３日も掛かっちゃいましたけど。。
電子系の常識がなくて、つまらないミスに気づかず偉い苦労しましたけど、
自分の手を試行錯誤しながらやってみたので少しですけど経験値がついた気がします。

明日はそれを応用させて、>>648さんの仕様に取り組んでみます。
これは、加算器、順序回路を応用させて記述すれば良いのでしょうか？
また、バカな質問をしていたらごめんなさい。

>>685
がんばれ。

ところで、７Segで「R」って、「A」とどう違うんだ？小文字でやるの？

＿
|

こんな感じかな。
AbcdEFGH・・・
続きは↓

>>687
やっぱそうですよね。大文字は無理だよな。

エＪ・・・

>>685
よくがんばったな！！
やっぱオレが見込んだだけあるぜ。

>>690
I を７セグで出すと1と同じジャマイカ？
まあ、そういうときのために14セグとか16セグとかがあるのだ。
もっと行くと、5x7マトリクス。

AbcdEFGH・・・エＪ・・・kL・・・

ｍ　＝　n¬で行けるんじゃね？

ALTERAのMAX�Uの書き込み回数って何回までなんだよ！！
こんなもんいちいち調べさせんじゃねーぞボケ！！

>>695
コンフィグ用フラッシュは１０００００回保障だけどUFMは１０００回まで
コンフィグは実質制限なしってとこか

残念だったな。俺様に嘘を教える前に見つけちまったぜ。１時間掛かったぜ糞野郎。
http://www.altera.co.jp/literature/hb/max2/max2_mii5v1_01_j.pdf
表5？. MAX II デバイスのプログラミング/ イレース仕様
消去および再プログラムのサイクル数
100 (1) サイクル数
表5？ の注：
(1) この仕様は、ユーザ・フラッシュ・メモリ（UFM）およびCFM ブロックに適用されます。

それ書き込みに何クロック必ｙ（ｒｙ

ごるごるさん、意外にイイやつだな。口は悪いけど。

ごるごるはツンデレ。

ツンデレではなくヤンデレ。
どっちかっつーとツンデルかヤンデル。

単なる病んでる

>>697
待て、その日本語版では最小100回になっているが、
最新の英語版では最大100回になっているぞ。
http://www.altera.com/literature/hb/max2/max2_mii51005.pdf

つまり、最初の１回がいきなりだめな場合もあるわけか。

>>692
７セグの右側の縦棒を点等させたら”１”、左側なら”I"にするんだとな

それよりも縦棒2つで1、縦棒一つでI(i)の方が分かり易くない？

iを左下1個だけにするといいと思うよ。

AbcdefghiJkL
M?

>>707
上の点無しか。それが一番分かりやすいかも。
>>708
間違ってる。やり直し。

ここに例があるね。むりやりっぽいけどｗ
ttp://ja.wikipedia.org/wiki/7%E3%82%BB%E3%82%B0%E3%83%A1%E3%83%B3%E3%83%88%E3%83%87%E3%82%A3%E3%82%B9%E3%83%97%E3%83%AC%E3%82%A4

FPGAのロジック開発をノートPCでやってるんですけど、みなさんはパワフルなデスクトップとか
使わせてもらってますか？？
カット＆トライの連続のときは少しでも早くコンパイルを済ませたいので、デスクトップでやらせて
ほしいです･･･。

贅沢言うな
cycloneとかSpartan程度だったらノートＰＣのパワーで十分だろう。

カット＆トライとか何でやるの？
ちゃんとシミュレーションやれば何度も繰り返す事はないんじゃないか。

ノートＰＣが欲しいけど、買ってくれないからデスクトップで
やってるんだよ。

ちゃんとシミュって
一つの時間軸に対するシミュしかできんだろ？
イベントの順序を変えて経過を観察したいとか、
パラメータを変えてそれに対する経過を見たいとかなれば、何度も繰り返すしかないだろ。
パラメータとかはHDL書く前に、別な言語でシミュすればいいかも知れんが、
イベントの順番に対する反応を見たければ何度もシミュするしかないがな。

>>714
はあ？

ま、馬鹿にはわからんのだろうな。馬鹿には

> ちゃんとシミュって
この一行目の時点で、読む人にとっては茨の道。あともボロボロじゃん。
複数の時間軸があるのかと思わせる文章とか、
パラメータを別言語で書くとかシミュするという記述とか。

>>717
つくづく馬鹿だなお前
HDL言語ってのはtを一定時間で増加させることしかできない。
つまり、一つの測度軸しか持ってないんだよバカたれ。
イベントの順序を入れ替えてそれに対する反応を見たいような場合、
いったんリセットするようなシミュ記述を書いといてやる、バッチファイルあたりで、複数のシミュレーションを繰り返すしかない。
実装そのもの以前の、パラメータに対する反応を見たいような場合は、HDLシミュレートでは時間がかかりすぎるから、
Cなどのソフトウェアシミュレーションの段階で不明な部分はできるだけ詰めておく必要があるつってんだよアホ

>>718
はあ？

滅茶苦茶すぎてﾜﾗﾀw
本人のノーミソでは完結しているのやもしれんが、
その説明で相手に理解させるなんて無理。

意志疎通できない場合は原因の最低半分は自分にあると理解すべき。

測度もわからんアホのお前にとっては理解できんだろうな。
これだからデジドカは話にならん。
お前のおツムレベルに合わせてレスする義務はこっちにゃないんだよ。無知の知ぐらいは知っとけ禿

自分の体重とツベルクリン反応で名前を当てろ、って言ってるくらいハイレベルな解説でっすね。

>>714
すごすぎ。

なんの為にモジュール化するのか理解していないんだろうな。
とりあえず天才の俺様が>>712の言いたい事を教えてやろう。

>>711は
>カット＆トライの連続のときは少しでも早くコンパイルを済ませたいので

ついては何度もコンパイルしなくてもシミュレーションでできるだろうと言っている。

14Vにエサをやってはいけませんww

>>723
あんがと

HDLシミュレーションはイベントドリブンだから、Δｔずつ進むわけじゃないよな。SPICEじゃないんだからさ。

>>718は実体験からなんとなく分かったけど
コンパイルとは関係ないよなあ、フィット後のシミュ？
カット＆トライってなんだろう、フィットできてない？

もともと、>>711 が回路のカット＆トライしたいけどPCが遅いって話だったのを、シミュレーションでちゃんとやろうぜってのが >>712 の主張。そこに >>714 がちゃんとしたシミュがどうたらﾊﾞｶを言い出すからこうなった、とオレのエスパーが言っている。

使用OS：WinXP-Pro，ソフト：Web-ISE 9.2i，FPGA：Spartan2 XC2S15-5VQ100C

FPGAのI/Oバンクについて質問です。

ピンをバンクを使い分けるというのは、同一Vccoであれば可能なのでしょうか？
つまり、ある回路で３個のスイッチに接続されているピンがバンク6のP61〜P63
であったとき、回路を変更して、これらをごっそりバンク3のP31〜P33に移動する
とういのは可能でしょうか？

よろしく願います。

FPGAに不可能は無いよ

フィットする-＞タイミングNG-＞制約つけて再配置-＞入らない-＞回路いじる-＞フィットする-＞タイミングNG

以下ループ。

回路変更ではなくて、ピンの指定を変えるだけだろ。
ってか、やってみればいいのに。

コンフィギュレーションのROMとか
2.5VのDDR−DRAMなどでバンクのVCCOに
接続がある場合、決して自由ではないよ

どんなに制約をつけてもタイミングがOKにならない理由の多くは設計が悪い場合が多い。
そんな時には人間オプティマイザーの出番です。
ボトルネックな部分を分散させるようにソースを修正すればなんとかなる事もある。

でもピン配置がバラバラだったり、使用CELL数が８０％越えたりするとどんなにがんばっても入らないんだよね。

>>730のように何度もやるより、１サイズ大きなデバイスを使うとそれだけで終わる時もある。
余裕の無い設計をすると最後の最後で苦労する時が多い。

>>729-733
さんきゅうです。
可能ではあるけれども、単純な移動では
済まないということですね。

イッペン100%でフィットしたなあｗ
回路修正して97%まで落としたけど

いや、限りなく単純な移動と思われ

>>735
すげー。

CPLDではたまに聞くけど、FPGAでは聞いた事ない。

100%は不具合出た時に修正できないからなあ。
85%以上にはできないおれはチキンでしょうか？

Synplify を使うと、純正の合成ツールよりずいぶんましだよ。
脳内合成には劣るけどな。

割れ使ってんだろ？

今のSynplifyはましなのか?
だいぶ前に試した時はQuartusIIと変わらなかったけど・・・

Web-ISEで質問です（バージョンは9.2i）。
PC：WinXP-Pro（Mem＝1GB），FPGA：Spartan2 XC2S15

ピン固定ツール（Xilinx PACE）でピンの設定を行い、ucfファイルにピン情報を保存しようと
すると、「Bus Delimiter」ダイアログが表示されます。
この場合は、「Select IO Bus Delimiter」の「XST Default <>」にチェックマークを入れれば
良いのですが、何故このようなダイアログが現れるのでしょうか？

”EDK”は Embedded Development Kit の略らしいけど
”ISE”は何の略ですか？

伊勢

>>742
Synplify("[]"表記)ユーザー向けの小さな親切大きなお世話ってヤツじゃないかな。

>>743
Integrated Software Environment？

>>745
Thx

厨房みたいな質問かも知れないが、マルチサイクルパスというのは何のことですか？

ひとつのデータパスに複数のクロック信号が通うということかな？
それは結局、速いほうのクロックで間に合わせるように合成ツールが最適化をするっていう認識でよいでしょうか？

>>748
逆かな。
クロックは一つなんだけど、複数サイクルかかって計算するような
パスのことだよ

合成ツールがどうするのかは知らないや。あとはまかせた。

>>746 Integrated Software Environment？

正解みたいですね。
ttp://www.ryoyo.co.jp/xilinx/seihin/design/index.html

用語で質問です。

「スレッショルド基準電源ピン」というのは、何かのI/Oに対してこのピン電圧を閾値として
例えば、A＞閾値　→　Abcの動作，A＜閾値　→　Xｙｚの動作　を行わせるためにあるもの
というのは正しいでしょうか？

ググってみたところ、上のような解釈になりました。

「ロジックレベル」でくぐれ
「ロジックレベル変換」の方がわかりやすいかもな

おまえらどうやって新人を教育するんだぜ？
「俺はソースやるから勝手に覚えろ」だったがそれじゃダメらしい。

MIL記号から覚えてもらう

>>753
育つ奴は放っておいても育つ。
1を教えなくとも興味or必要性があれば10まで覚える。
育たない奴は育てても育たない。
10まで教えても1を理解する意志も持たず、理解もしない。

本人が望んだときに支援する、望まねば放置するのが本人の適正にあった最良の教育。

>>753
知恵使えやボケ。
まず相手のレベル確認を最初にする。すでに経験あるなら途中から、童貞だったら手取り足取り教えてやる。
素人同然だったら、本を与えて観察する。当然何処まで読んだかとかチェックする。
過去設計した仕様書とソースを渡して動きを理解できるか確認する。
ツールの使い方を教えて簡単な練習問題をやらせる。練習問題は最初はAND、ORなど、次にカウンター、最後がシーケンスかな？
ここまで理解できたら後は小さなブロックの設計をやらせていく。

よくワカランのが、自宅にPCも高速回線もあるのに自分で
調べようとしない連中。
答えそのものは無くても、ヒントを集めて推測すれば80点位の回答
は出るはず。

昔みたいに、図書館の閉館・会館時間を気にしつつ、自転車で30分かけて
行って調べた時代に比べれれば遥かに楽。
データシートも郵送ではなくPDFで簡単に入手できるのになあ。

>>752
ありがとうございます。
つまりは、ロジックレベル判定（0か１か）の基準電圧ということでつか？

>>757

軽石乙

>>データシートも郵送ではなくPDFで簡単に入手できるのになあ
でもそれも考えものなんだよな。
今にして思えば、データシートや基板パタン図を郵送や宅配で
やりとりするのにかかっていた時間は貴重な余裕になってくれていたものだよ。

>>760
ある意味同意。
それって、営業の人間が携帯電話で束縛されるのと同じ感覚ですな。

文明の利器は時にゆとりを奪う。

製品リストは、PDFは、紙にプリントせんと理解できない世代

お前らに新人を鍛える能力がないのはよくわかったｗ

> 製品リストは、PDFは、

日本語が使えない世代。

>760

だよねー。
今はノンストップで掛け持ち当たり前。
納品後や期末とかのお勉強期間が...なくなったなぁ。

スキル低下は利便さゆえの犠牲か
プロセス改善って結局はエロイ人の自己満足なのかな
効率化の名の下に休憩所もなくなったし

スレと全然関係ないけど、
今度CMOSイメージセンサを初めて使うんだけど、
回路図上のリファレンスは何使ってます？
"IC1"じゃ変だし"CMOS1"じゃそのまんま過ぎるかなと思って。

IC1とかU1だなぁ。

IC1は全然変じゃないが、CMOS1は変だな。どれもこれも今時ほとんどCMOSだろ。
IMG1とでもしといたら。

>768

"IMG1"頂きです。
ありがとう。

社内ルールとかねえのかよ
うちもないけど

そういやUってなんのUだ？
DSとかQとかYとか

UはUnitの頭文字
Qはトランジスタの記号のQから
　トランジスタのQは鉱石ラヂヲの鉱石結晶(Quartz)の頭文字Qが由来らしい
DSはData SelectorまたはData Set
multiplexerのYはたぶんYieldの頭文字

教えてください。
2つあります。
1つ目は、FPGAを周波数発生器として使えるかどうかということです。
例えば、38KHzの矩形波をFPGAで生成。その周波数を0.1Hz刻み、つまり
38.0000KHzの次は38.0001Hz、その次は38.0002Hzという具合に可変したいのです。
0.1Hzでなくても1Hz刻みでも良いです。
範囲は+/-1KHzもあれば良いので、その中を細かくデジタル設定したいということです。
DDSを使えばよいのでしょうが、そんなに細かく、かつclockと同期が取れる回路が
作れるかどうか...できれば、FPGA1個でできないかしらと思っています。

2つ目は、FPGAやCPLDのピンには、Clock1とかClock2など、複数のCLock端子がありますが、
これはどのような時に使うのでしょうか。1つのClockを入力して、
内部で割れば、同期も取れるし、それでいいんじゃないかと思うのです。
あるいは、全く絡みのない複数の回路を、1つのFPGAの中に作る時につかう、
と言うことなら、激しく納得できますが、異なるClockを使った1つの回路って
あるのかな?と疑問に思うのです。

どうぞ宜しくお願いします。

>>773
その矩形波の周波数の精度というか平均的に指定の周波数になっていれば良いならできそうだけど
1周期がぴったり指定の周波数でないと問題があるなら難しいかも

あと異なる周波数のクロックを1つのチップで使用することは結構あると思う
たとえばSDRAMなどのクロックと表示用のクロックを別々に入力するとか
まあこの場合は1つの回路とは言わないかもしれないけどね。

>>772
ﾄﾝｸｽ。でも記号が示す部品がうちと少し違うなぁ。
って、どこの手のものかお互いバレてしまうかもｗ

>>773
２つ目だけ簡単に答えると、
>全く絡みのない複数の回路を、1つのFPGAの中に作る時につかう
これももちろんあるけど、
自分は、例えば異なるクロックで動作しているブロックを仲介するときとか使うな。


あと１つ目は、
十分に速いクロックでカウンタ作って、
カウンタ＝０（０じゃなくてもいいけど）でトグルする信号作ればいんじゃない？
カウンタのリセット値を変えてやれば任意の周波数作れる
「十分に速いクロック」が分解能になるけど。だめか？

>>775
その方法だと1Hzの分解能でもものすごく高い周波数が必要じゃないかな。
1 / (1 / 38.000KHz - 1 / 38.001KHz) * 2 = 2.8GHz

>>773
1.できるとｵﾓｳ

XILINX の FPGA だと、DCM(Digital Clock Manager) でのクロック合成周波数を
ダイナミックリコンフィギュレーションポート(DRP)を使って動的に変更可能です。
DCM1個だと設定の範囲は狭いけど、多段接続したり、内蔵PLL(Virtex-5のみ)を
併用したりする事で、ある程度自由な周波数合成が可能です。

2. 異なる Clock を使った１つの回路の例

要は「非同期FIFO」みたいなアプリケーションですね。
Video 入力信号(PCLK) を一旦 SDRAM(MCLK) でバッファリングし、
再度表示用クロック(DCLK)を使って Video 出力するような回路とか。

>>776
源クロックのサイクルタイムが出力1サイクルの時間の許容ジッタの範囲内であれば、
フラクショナルNカウンタで分周することで、いくらでも分解能は上げられる。

どのくらい細かい所までできるかは分からないけど
Spartan-3E starter kitのリファレンスデザイン
ttp://japan.xilinx.com/products/boards/s3estarter/reference_designs.htm
の「PicoBlaze Processor Frequency Generator」にDCMの裏技みたいなのが
載っていて周波数可変ができるみたいだ。

>>773

これでいいんじゃね。

http://www.picfun.com/appframe.html

XC95108一個だお。

ごみん、こっちだ。

http://www.picfun.com/equipj55.html

FPGAでDDSを作ったらイイのでは？
DAC付けなくても8ビット程度のR2Rでいけると思う。

FPGA屋さんはDDSではなくてNCOと呼ぶのかな？

>>773
１．理論的には可能でも現実的には無理な気がする。
　　ＤＤＳで作れそうな気もするが、その精度を出すのは非現実的なような・・・良くわからん。

２．４ｃｌｏｃｋくらいは普通に入れて使ってる。
　　入力data_ｃｌｏｃｋ、出力data_clock、内部処理用clock(DDR,SDRAMなど用含む)、
　　計測ｃｌｏｃｋ（入出力レートの計測用）

俺の場合、Ｃｌｏｃｋ生成はFPGA外部に専用IC（PLL）実装したりしてるけどな〜。

>>783
秋月のDDSは、「１Ｈｚ〜１６．７ＭＨｚまで１Ｈｚステップで
歪の少ない滑らかなサイン波を発生できます。」だそうだ。

>>781
100ns 単位でしか指定できないから、1Hz 単位は無理だな。
純粋にデジタルでやろうとすると、>>776 の言うように
高い周波数が必要になる。周波数は、時間の逆数だから、
Hz 単位という部分に難しさがあるね。


インターフェース周りは、そのクロックに同期させないと行けない
から、それ専用のクロックを入れる必要があるね。USBの
48MHz とシステムのクロックとか。USB をマスターにすると
USB が差さってないときに動けないからな。

>>781
最後の
>ロリータエンコーダは未使用
にワロス

>>785
釣られますた

>>791

の原形、こっちの方が動作解説もあり勉強になるかも。

http://www.picfun.com/vhdl44.html

ほかにも
http://www.picfun.com/vhdleqframe.html

FPGAの勉強をしようと思ってます。windowsマシンがなくても開発できて、
(linuxマシンはあります)、予算5〜7万円くらいのよい環境を教えてください。

Spartan-3シリーズのStarter Kitかな。

PLDならPCなしでも

Altera DE1 一択だな
評価ボード 2万円
QuartusII 無償
あとは外付け基板の制作費にまわす

>791
QuartusII Web Edition (無償版）は Linux に対応してないよ。

>> 792
WINE使えばOK

788です。ありがとうございます。Spartan-3シリーズのスタータキットを調べてみましたが、
よさそうですね。これで始める人ってどんな本をみてるんですか？

あと、LinuxとFPGAで検索していて出てきたのですが、
朱雀(suzakuという名前でした)というのはどうですか？

ありがとうございます。

>>794
SUZAKUはEDK必要になると思うけど

それ結局遠回しなWindowsマシンだよね

>>794
初心者にはまず無理だと思う。

EDKとISEの間を行ったりきたりとか、MHSファイルをいじらないと
バージョンがあがったらコンパイルできなかったり。

決して不安を煽る気はないが、スターターキットという位置づけなら
ほかの製品がいいと思うよ。

788です。
なるほど。ありがとうございます。
あんまりLinuxにはこだわらない方がいいんですかね。。。
windowsマシンがないといっても、インストールすればいいんだけど。

やりたいのは、物理とかのシミュレーション用の計算を色々とさせることなんですが、
その際に計算を命令する側のマシンがLinuxになると思うので、開発環境とかもLinuxで
できるのを探そうと思ったのです。

とりあえず、
Spartan-3 Starter Kit
Altera DE1
の二択で検討してみます。
ありがとうございました。

>>798
命令を与えるってことはPCを接続して使用することが前提なのかな？
接続方法は何を考えているのかな。ってもう遅いかな。

>>794
SUZAKUは、どっちかというと、FPGAのコアにLinuxが乗ってるというイメージで、
開発環境がどうこうというものでもない。
もちろんLinuxでソフトウェアはクロス開発することになるけど、FPGAはWindowsが
あったほうが有利。

ただ、FPGAで作ったコアを、他のハードなしで、すぐにOSから叩けるのは便利ではある。

ありがとうございます。

>>799
そうです、PCを接続して使用することが前提です。接続方法は、ネットワークかUSBにしたいと
思ってます。ノートパソコンから接続して使いたいので、パラレルポートとかPCIとかは避けたいです。

>>800
なるほど、とりあえず、windowsマシンを一台調達することにします。

>>801
Altera DE1よりもDE2の方がいいかも
教育機関割引（使えるなら）で3.7万円だし
イーサやらUSBのI/Oやら付いてるし（使えるかどうかは別問題）
通信速度20KB/s程度でいいのならUSB-RS232C変換ケーブルでokだけど

周辺回路がゴチャゴチャ載った基板って、使いにくくないか？FPGA＋電源の基板に自分でLEDとかを付け加えていくほうが分かりやすいと思うよ。イーサネットやUSBなんて、かなりハードル高いし。

まあそれは各々の目的しだい

>>803
じゃあ803のお勧めは？

HuMANのボード

>>803 だけど、Spartan3 スターターキットでいいか…

axeの中のひといるのかな

あれ？opencores死んでる？

test

すみません、教えてください。

DSPについて勉強しています。DSPといえばTIというほど定着していますが、
FPGAでもDSPブロックを内蔵したものがありますよね。
それで、両者の処理速度について知りたいのです。

例えばFIRのフィルタを作るとした場合、
TIのDSPで作ることもできますし、FPGAでも作れると思うんです。
TIのDSPではDSPブロックが数個と少ないので、積和を何回も繰り返す必要が
あるので高速な内部クロックが必要と考えています。
これに対しFPGAの場合だと、DSPブロックがたくさん内蔵されているので、
これをシリーズ接続で使用すれば、1クロックで答えが出るような
気がするのですが、この考えは間違っているでしょうか?

もし、この考えが正しいとすれば、
DSPブロックが8個入ったTIのDSPを100MHzで回したときのデータ生産量は
FPGAでDSPブロック80個を使った場合は、クロック10MHzで良いと考えていますが、
この考えは正しいでしょうか?

FPGAだと、1クロックでDSPの答えが出るので、
例えば、ADコンバータから50MSPSのデータが入ってきて、これをFIRかけて
50MHzごとに答えが欲しいという場合、
FPGAクロックは50MHzまたは100MHzあればOKになると思うのですが、
この考えは正しいでしょうか?

すみません、どうぞ宜しくお願いします。

>>811
MHzオーダーの信号処理だと、DSPじゃキビしいかもしれんね。

> これに対しFPGAの場合だと、DSPブロックがたくさん内蔵されているので、
> これをシリーズ接続で使用すれば、1クロックで答えが出るような
> 気がするのですが、この考えは間違っているでしょうか?

正確に言うと、スループットで1クロックは簡単に達成できる。
レイテンシを1クロックつーのはいろいろ問題がある。つーかFIRだったらほぼムリ。
(そもそもFIRフィルタそのものが位相差出るものだから)

ところでTIのDSP(いまc54xやってるが)ってMACを並列に動かせたっけ?

> FPGAでDSPブロック80個を使った場合は、クロック10MHzで良いと考えていますが、
> この考えは正しいでしょうか?

ケースバイケース。
用途によっては Yes.

> FPGAだと、1クロックでDSPの答えが出るので、
> 例えば、ADコンバータから50MSPSのデータが入ってきて、これをFIRかけて
> 50MHzごとに答えが欲しいという場合、
> FPGAクロックは50MHzまたは100MHzあればOKになると思うのですが、
> この考えは正しいでしょうか?

何段のFIRを想定してるか知らんが、DSPブロック(つーかただの乗算器)を
使い尽くしたらロジックセルを多量に消費する乗算回路を
併用することになり、そこからだんだん限界に近づいていく。

50MHz程度はよゆーで、100MHzも他に制約がなければいけるだろう。
あくまでもスループットの話で、レイテンシ削減は茨の道だぞ。


つーか I/O のこと考えてないだr

>>812
早速の回答ありがとうございます。
ピントぴったりの的確な回答、ありがとうございました。

>正確に言うと、スループットで1クロックは簡単に達成できる。
はい、スループットが1clock毎であることが大事だと思っています。
プロパゲーションディレイは、一定であれば良いと思っています。
勉強の内容が違っていなくて良かったです。

> ところでTIのDSP(いまc54xやってるが)ってMACを並列に動かせたっけ?
C62では、複数のMACを並列やカスケードで処理速度が上げられるような
気がします。勘違いかな。

>レイテンシ削減は茨の道だぞ。
はい、そう思います。
なるべくレジスタを使わないで済む回路構成にしないといけないですよね。
マイコンのプログラム技法で処理能力がゴロゴロ変わるのと似たものだと
思います。

> 50MHz程度はよゆーで、100MHzも他に制約がなければいけるだろう。
これは、FPGA内のDSPブロックをしようした時の話でしょうか。
それとも、FPGAの内蔵かけ算器とAdderを組み合わせたときの話でしょうか。

ありがとうございました。

> これは、FPGA内のDSPブロックをしようした時の話でしょうか。
> それとも、FPGAの内蔵かけ算器とAdderを組み合わせたときの話でしょうか。

内蔵乗算器と加算器(というか加算に最適化されたマクロセル)の対を
売り文句としてDSPブロックと呼んでいるだけなんで両者は同じものだよ

質問

趣味でFPGA使ってる人ってFPGAで何をしてるんですかね？

いけないこと

ひ・み・つ

LED光らせたりチカチカさせたり凄い勢いでチカチカさせたり
無駄に高機能で低速なマイコン作ってみたり
PSのコントローラ繋いで認識させてみたり
逆にPSのコントローラとして認識させてみたり
ＶＧＡ表示させてみたり音出してみたりシリアル通信してみたり

>815
近い将来は
FPGAつかってデジタルテレビチューナを作るのが流行る筈だ。
B-CASが地団駄踏むだろうが、その流れを押さえればデジタルテレビの普及が遅れる。

FPGAのDSPブロックは、演算専用ロジックは
HDLで書きにくいから用意されたと思った方がいい

Ｃで書くほど、演算の論理回路は、容易ではないし
動作スピードは、速くならないから

>>819
つか、既にそんなの簡単にできる現状ですよ
各社の最新ビデオ関係チップ調べてみなさいよ
化け物！と叫びたくなるラインナップがずらずら出てくるから

>>821
> 化け物！

つか、突然全部入りでやることナイってな感じですな。
セット設計者としては正に線引くだけっていうか、
これじゃ製品の差別化なんか出来ないよねぇ>>フナイとかバイデザインとか。

>>822
今は1チップにデコーダ、変換器、DSP、いろんなROMなど七つほど入ってたりするのが普通になってるからね
その上、性能も桁違いに高いので動画とか扱うなら
プラモデル感覚で簡単に作れる時代になってしまいましたね

>>815
自宅でトリップ回す。

>>815
FPGAのおかげでデジタル系の電子工作がすごく楽になったよ。
FPGA+液晶の組み合わせで30年くらい前のｹﾞｰﾑ作って遊んだ事もある。
（CPU使った方が早いと言われたら、返す言葉が無いが・・・）

>>823
ユニデンのチューナを買って中を見たけど、放熱板のついた謎のチップと
DRAM&FLASHだけだった。改造の余地すらない。
下手にデーターバスを出すとＰＣに吸い出す香具師が出てくるかも知れないしな。
まあ、すでに台湾製のチューナがあるからどうでもいいのだが。
とりあえず、B-CAS の信号線だけ外に引っ張り出したけど。

>>820
> FPGAのDSPブロックは、演算専用ロジックは
> HDLで書きにくいから用意されたと思った方がいい

そんなことはないだろ

LUTとレジスタの組み合わせで演算回路作ってもリソースばっかり食って全然遅い
だから少ない面積で性能出すためにハードマクロを用意してる

DSPブロックを使おうが使うまいがHDLでの表現は基本的に変わらないしな

もう一個質問

FPGAって普通のマイコンと違うんですか？
H8使ってLEDﾁｶﾁｶさせたことはあるんですけど、何が違うんでしょ？

>>828
普通のマイコンとはちょっと違うんだよ。
プログラマブルゲートアレイだから、ポートの自由度が大きい。
だから、FPGA＝PIC と覚えて置けばよい。

>>828
H8はプログラムでﾁｶﾁｶさせるけど
FPGAは回路でﾁｶﾁｶさせる

>>815
鳥腑の解析とか

>>830
さらに、FPGAでCPUを作ってLEDをチカチカさせると
わけが分からない。

>>815
もう一つあった

ttp://www.amazon.co.jp/products/dp/4839909865
ここのTD4を移植した

>>821

FPGA使って自作するって流れの話なのに既成のチップ使ってなんの意味があるのか？

みなさん、色々教えていただきありがとうございます。

マイコン ＝ 中身変更不可
FPGA ＝ 中身も色々変更可能

っていう認識でよろしいんでしょうか？

>>831
解析の成果について軽く教えてちょ。
ぜひ参考にしたい。

>>835
最近はプログラマブル・ロジックを搭載したマイコンもあるみたいからなあ。

電源オンですぐ起動して使えるのが「マイコン」、電源オンしたダケでは真っサラで
まずはハードウェア記述を書き込まないとダメなのが「FPGA」で良いんでね。

要はマイコン(ASIC)とFPGAの違いは何か？を問いたいのだろうし。

ハードウェア記述を解釈しながら動くマイコンがあっても良いじゃないか

modelsimに実際のIOくっつけたら

>>838
非ノイマン型マイコンは有望だぞ。
世のファーム屋がことごとく首吊りそうだけどね。

>>840
＞◆YMO/ALTERA

なんでALTERAなのか不思議なんですがALTERA社員の方ですか？

罪より寺の方がトリップが出やすかったからw

>>835
その認識が間違いとは言わないが、
　CPU：低消費電力のものがある。
　FPGA：電池駆動は厳しい。
や
　CPU：高速(ＧＨｚ)のものがある。
　FPGA：300MHz(？)でも厳しい。
って辺りの認識もしといた方がいいよ。

炊飯器と鍋焼きうどんってどう違うんですか？
っていうぐらいおかしな質問だろ
マトモに答えても誤解が増すばかりだ

低消費電力だと GHz は出ないんだからさぁ…

>>844
両方とも中身は炭水化物。

「低消費電力」って、どのくらい？ 1kW, 1MW とか、いろいろあるよ。
自分が消費せずに、人に渡せばいいわけだろ。

AlteraのCYCLONE III(EP3C120F780C8ES)がdigi-keyで
5万弱なのでこれで遊んでみたいのだが、
このクラスの評価基板は20万ぐらいする。

俺の場合、趣味で使ってみたいだけなので、
電源とJTAGの端子と数本のI/Oだけあれば
それでいいのだが、なんとかならないだろうか。

数本のピンとは言え、FBGAの半田付けは手でやれる自信がない。

PGAの変換ソケットがあれば良いのだが、こんな足の多いFBGAの
変換ソケットは市販されてない。(?)

>>848
自己レスですまないが
http://www.ironwoodelectronics.com/
のこの石用の変換ソケット SG-BGA-6123 が $752

何万回も抜き差しできるとか何とか書いてあるが、
1回はめたら、それ以降、抜き差しなんてするつもりはない。

俺は基板を起こすべきなのか？

>>843
発熱も考えたら、FPGAに対して1GHz超のDSPはかなり魅力的ですよね。

>>840
>非ノイマン型マイコンは有望だぞ。
まぁ確かに有望ではあるね。既に大量に使われてるくらいだからね。
AVRしかり、PICしかり。

>>848
つ　不貞寝しながらDWMが再度FPGA特集の付録基盤付けるのを待つ
2005、2007で出してるから次は2009かな？

>>848
EP3C40 なら QFP だから簡単じゃん。なぜに120?
Stratix を使いたいのなら別だが…
Humandata あたりに頼んでみるとか。

>>851
AVRやPICって、非ノイマン型なの？
ノイマン型のような気がするけど。

>>854
ノイマン型の定義である「メモリ上に命令とデータを区別することなく格納」と言う点で
ハーバード・アーキテクチャに基づくAVRは非ノイマン型と言って良いと思う。

>>855
全く違う。ハーバードは当然ノイマン型に分類すべき
どうせWikiあたりの糞情報見たんだろうがな。
ストアドプログラムがノイマン型分類のポイントだ。

>>856
すると定義「メモリ上に命令とデータを区別することなく格納」と言う点はどうなるの？

ノイマン型
ハーバード・アーキテクチャ
って並べて書いてて気持ち悪くねえの？
型をあわせろよ

>>857
「区別することなく格納」の「区別することなく」というところが引っかかっているようだけれども、
そもそもノイマン型の定義で「区別することなく」ってあったの？
誰が定義したの？　あまり聞いたことのない定義だけれども。
ノイマン型の要点は、「ストアドプログラム」でしょ？
単にプログラムメモリとデータメモリが分かれているから非ノイマンだっていうのはムリがあると思う。

うひゃ！ソースは　Wikiか。
これによると、ノイマン型とハーバードが対比する様に書いてあるね。
おかしくない？これ。
ノイマン型のポイントと、ハーバードのポイントって別のことなのに。
．．．ここは、FPGAスレか・・・。退散します。

>>848

780ピンBGAで原価5万円の石が載った基板が20万円で高いの?
一度自分で作ってみればいいんだよ。
そうすれば安いと思える様になるから。

>>861

775pin PGAで売値3万円のCPUの載ってない基板が1万円ぐらいからあるがな
CPU載せても4万円
しかもノース、サウスブリッジ、ペリフェラル用の石満載
一度自分で作ってみればいいんだよ。
そうすれば高いと思えるようになるから。

何枚作るのか語らないでコストの話はナンセンスなキガス

>>862
お前ふつーに馬鹿だな。
出る枚数がどんだけ違うか考えろ。

つまり、862は

＞775pin PGAで売値3万円のCPUの載ってない基板が1万円ぐらいからあるがな
＞CPU載せても4万円

で、作れるわけですね。

速攻、外注に出したいので、連絡先を教えてください。
x86アーキテクチャで構いませんが、部品レイアウトと基板サイズは指定しますので、
よろしく。

うわきめぇ
そんなネチネチした奴の仕事欲しくねえｗｗ

>>865
最低5k枚からならうちに良い人材がいるんでやらせますよ！

ネチネチしてないエンジニアなんか使いモンにならんよ

>>865
受けてやるが、100万枚以上からな。
それが出ない場合ペナルティとして設計、製造コスト含めて請求する旨の契約書を交わしてからな。


>>864
>お前ふつーに馬鹿だな。
>出る枚数がどんだけ違うか考えろ。

はぁ？どこに枚数書いてるのか言ってみろカス。
>>848のようなFPGA基板で遊んでみたいようなユーザからすると基板単体で20万というのは、
べらぼうに高いと映るのは当然なんだよバカたれ

>>869
　　　　　／＼⌒ヽﾍﾟﾀﾝ
　　　／　 ／⌒)ﾉ ﾍﾟﾀﾝ　　　ちょっともちつけ
　 ∧＿∧ ＼ （(　∧＿∧
　（； ´Д｀））'　））（・∀・ ；）
　/　　⌒ノ　（ ⌒ヽ⊂⌒ヽ
.（O　　 ﾉ　)￣￣￣(）__ 　 ）
　）_）＿） （;;;;;;;;;;;;;;;;;;;）（＿（

小学生のケンカかよｗ

>>869
製造コストってその「基板が1万円」うんぬんに含まれてないの？

含まれてるよ
Ｍｉｌｌｉｏｎに達しない場合の違約金はそれも含めて返還してもらうって話だ。

ああ仕掛かり分の製造コストってことね。

>>852
DWMは年間購読してて前回の付録のFPGA基板は持ってるんだ。

>>853
俺がいま書いているプログラムがEP3C120でちょうどおさまるぐらいの回路規模なんだ。

>>861
電源とJTAG端子とI/O数本以外不要な俺には石が5万で基板が20万というのは俺にはやはり高い。

>>875
使用するI/Oが数本で他のピンはNCで良いなら層数も少なくて良いだろうから。
自分で基板おこした方が安いかもね。P板とかPBとかでも実装とかお願いできるから
そういうところに依頼するのもヨサゲ

基板作ってもよ、ボールグリッドをどうやってマウントするだベ?

>>877
クリームハンダとヒートガンでがんばれ。

試作用実装サービスも期待できる。
ただ歩留まりはそんなに良くはないので、損失も考慮しておくこと。

>>873
まぁ普通はそういうもんだ。
枚数かいてないから、862は一枚から作ってくれるってことだろ？

>>876
P板で50mm×50mmの基板を1枚起こすのが 27,058円。
実装サービスで、BGA1つの「マスク用ガーバーデータから製造する場合」を選択 44,517円

合計 71,575円。石が5万弱だからおおよそ12万。

ちなみに、TERASICで扱っている Stratix II 60 C5 のモジュールは $1190
http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=66

Stratix II 60では俺的にはLE数が足りないが、このモジュールに使われている
Stratix II 60はdigi-keyで

EP2S60F1020C5N(トレイ) 104,967円
EP2S60F1020C5(バルク) 115,464円

だから、$1190は凄くリーズナブル。こういうFPGAのモジュールを小売しているところ、
TERASIC以外に無いものか？

>>862 というか、JMlse+d9 の言うことが訳分からん
ということだけ分かった。

>>879
探せばあると思うがその手間が面倒なら作った方が早いでそ。

>>881
やはり、そういうものか...

当方、プリント基板は2回しか製作したことがないのでメタルマスクが何なのかもよくわかってない。
だからなるべくなら出来あいのものを買いたい。

>>877
試作業者に出せばＢＧＡ１個だけとか取り付けてくれるぞ。
当然メタルマスクも不用。

PICの類を"非ノイマン"と位置づけずに先の発言。
いたずらにスレを浪費させてスマンカッタ

>>883
そうなのか..。それはいいことを聞いた。ありがとう。

>>884
だからPICもハーバードアーキもノイマン型だと言っとろうが。何度言ったらわかるんだたわけが。

>>886
たわけで悪かったが"PICは非ノイマンに類する"と認めてるつもりはない。
念のため。

EP2S60って10万以上もするのか?

非ノイマン型だとヒューリスティックな解法になるんですかね？
ＤＮＡプロセッサーでアルゴリズムをどうやって実現できるのかよく分からんです。

>>888
digi-keyで見た限りはそうだ。

Altera的には、StratixシリーズはCycloneシリーズの上位モデルという位置づけで、
Core2Duoに対するItaniumみたいなものではないか。

そんなに速度が変わらないのにべらぼうに値段が上がるのはこの手の商品に
ありがちなことで．．

歩留まり悪そうだしな

不良品でも、不良箇所を避けてくれる配線情報を添付して
試作用として安く外販してほしいところ。

>>892
フィッティングが特定の個体に縛られてるとトラブりそうじゃん?
避けて通るとデバイスの能力使い切れてないから試作としてもアレだし。

QuartusII Web版でMAX IIの内部プルアップ抵抗の設定方法が判らず困っています。
デフォルトではピン割当設定画面に出てこない様ですが何処を設定したら出てくるのでしょうか。

>>892
それどこのC級の付録

>>892
それを普通に外販したら中華なリマーク品に生まれ変わる可能性に3万ゲート

894です。
お騒がせしましたが解決しますた。
ありが�d。

AlteraのStratix IIIと言えば、世界最速のFPGAらしいが、speed grade 2,3,4でどれくらい速度が変わるんだ？

http://www.altera.co.jp/products/devices/stratix3/overview/architecture/performance/st3-performance.html
の表1.を見ると、高速(speed grade 2?)でも低速(speed grade 4)の25%しか速くないように読めるんだが。

speed grade 2と4とでは値段は倍(20万)ぐらい違うのにな．．

使ってる人の意見を聞きたい。

>>896 の言うとおりだ
甘かった
試作用途つーかオモチャだったら十分なのにな

>>898
設計しないとわかんないよ。

遅いデバイスだとタイミングエラーになるようなロジックの場合、早いデバイスだとサクッと通る。
ぎりぎりの設計しているときにはスピードグレードの違いでコンパイラーの時間は劇的に変わるぞ。

スピードグレードは選別しているだけだけだから劇的には早くはならない。
なったらそれこそばらつきが大きすぎる事になるのでそっちが怖いわ。

こんなこともあった。

プロジェクトの指定を間違えてなぜか最速でコンパイルしていた。
出来上がったらロジックの動きがどうも不安定。
タイミングアナライザーでも問題はない。
ふとデバイスのグレードを見たら使っているのと違う。
変更して、コンパイルしなおすと今までよりも時間がかかるようになったが出来上がったbitfileでは安定して動くようになった。
某社のコンパイラのデバイスグレードはデフォルトで最速なのは勘弁して欲しかった。orz

>>900
> スピードグレードは選別しているだけだけだから劇的には早くはならない。

えっ？speed gradeって同じ製造工程で作って、そのバラツキによるものなの？

そのバラツキでこんな値段差．．マジですか。

スピードグレードによって製造プロセス変えてるとでも思ったか？

CPUも昔はそうだった気がするが今は違うのか？

レアものは金を出してでも欲しがるヤツがいるのだよ。

２４時間前の28号「もうちょっとで終わりですね」

選別どころか、core2duoとceleronも中身は一緒で、
celeronは2次キャッシュをわざと使えなくしてあるんでしょ。
2次キャッシュ不良の選別品かとも思ったけど、
そんな大量に不良品なんてでないしな・・・

>>879

いまP板で試してみたけどそんな値段じゃできないって。
780BGAを2層基板で実装しようとしてるでしょ？
おまけに製造と実装だけで設計代が入ってないよ。

BGAの全ピンをただ引き出す様な基板を1枚作るとして、
50mm角、最低6層、ピン数1560本で見積もるとだね・・・
設計代：233940円
製造代：86782円
実装代：45990円
合計で366712円+デバイス代の5万円

電源やコンフィグ回路も自作しなといけない事を考えると、
20万なら買った方が絶対に安いって。
20万出せないならSIM上で動かして満足しなってことだね。

>>907
全ピン引き出すつもりはないんだ。
>848で書いてる通り「電源とJTAGの端子と数本のI/Oだけ」なので。
設計は自分でするつもりだった。

が、出来あいのものを買ったほうがずいぶん安いというのはよくわかった。

Stratix IIIの評価基板
http://www.altera.com/products/devkits/altera/kit-siii-host.html

が$2,495とアナウンスされているので20万出すなら、↑を買ってみようかと
考えている。

>>903
今も同じ
やっぱり端の製品は出来が悪いし

こんな事も知らないと本気で言っている　>>902
はやばい

やばいのは>>901

ビンボー人の味方、OLIMEXとフリーウェアで頑張るんだ！

>>910
ありがとう
俺も訂正
>>902　さん悪かった
>>901です