【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice 2

おめで�d
VHDLの文法的には問題なくても、バグを誘発する書き方っていうのもあるから気をつけてね。

>>930
論理合成ツールを別の物使うとよく分かるけど、
せっかく論理合成時に制約を与えて思った回路を
作り出しても、配置配線で台無しになることは日常
茶飯事。

逆に配置配線時に、こういう結果を得たいときは
論理合成の段階でこういう制約が必要とかもあるよ。

>>1
そろそろ痔スレ建て頼む。

じゃぁ、あと64レス埋めますか。

あああ、もう！！
アルティマ営業のH賀君バカでイライラするよ。
右から左に物を流すしか脳のないピンはね商売のくせになんであんな偉そうなんだ?

そこでパルＴックマン参上

ふと思ったんだけどGALつうかDIPタイプのPLDってもう入手/使用困難？

>>940
LatticeとかAtmelとか普通に買える。でも今となっては書き込みがめんどくせー。

>>935
>配置配線で台無しになることは日常茶飯事。

配置配線の指定はFPGAの場合どうやるの？
配置配線指定で、コンパイラ／アナライザは遅延も計算した論理合成してくれんの？

>>938
地方の零細企業殿、いやがらせ書き込みオツ！
取引止めれば？

それに彼営業じゃないし。

>>943
本人乙

またアホ技術者のある寺たたきか？

糞の>>476はどうした？

>>476 == >>938

アホに構うな

アホだよなぁ。自分の無知を指摘されたらある寺を出入り禁止にして2CHで戯言をほざき、営業マンの人格攻撃。
しかも無知ゆえの不具合をもって製品自体の瑕疵騒ぎ。アホもここまでくるとひどい罠

>>938
アルティマのH賀のことはよく知っているが、そのH賀がオマエに対して不遜な態度
をとるぐらいなんだから、よっぽどオマエorオマエの会社は嫌われているんだろうな。

しょうもない無理難題ふっかけて代理店の人間に八つ当たりして、気に入らないから
って２ちゃんで名前出して晒して。
右から左へ流してナンボが商社ジャン。寺が直販しない限りそりゃ無理な話だろうて。

親会社のマクニカとかアルティマが、H賀の１週間ぐらいの訪問先調べて、思い当
たる客先ってことで訴えられたいいんじゃねー？

H賀も許さないだろうし、兄貴の勤めている商社からもおまえの会社相手にされなく
なったら、どこからFPGA買うんだろうな．

ところで、おまえ仙台or九州の企業じゃない？その口語調、よく知っているやつに
似ている。そこならアルティマさん以外ともトラぶっているのは知っているから
想像がつく。

>>942
配置配線の指定は、論理合成ツールじゃなくて、ISEとかクオータスの
オプションを使う。(これで回答になってますか？）

あと、論理合成ツールの出す速度の見積もりは全然当てにならない。
前の方にも書いてあったけど、ロジック部分(LUTの段数)よりも、配置配線の
影響による遅延の占める割合が大きくなってきている。
レオナルドや、シンプリファイプロで、200MHzくらいで動くような豪快な結果
がでても、配置配線してみると100MHzくらいだったりする。

>>938の気持ちもわからんでもない。と、一言だけ擁護しておく。
彼に言いたいこともいくつかあるが、身元が割れそうなので勘弁。

ただ、言葉使いとかが失礼とかそういうのは、全くないでいすよ。
ただ単に、ビジネスとしてうちがあまり重要視されていないというだけ。
これは取引額少ないからしょうがない。

まあ、結局アルテラ本体と直接何とかしないと、今の状況は変わ
らないでしょうね。

>>948

一言だけね。
訴える?やってみれば、できるならね。

>>950

大人げなかったかなとレス読んで思いました。
ちょっとだけだけど。

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H賀が話題だってことで，ひさしぶりに覗いたら面白いやつが居るなぁｗ

これだからFPGAユーザ連中は好きだ．ASICやってる連中は頭固くてツマラン．

９３８，お前みたいなやつ最高にすきじゃぁぁぁぁ！

>>949
ありが�d。
配線遅延が論理合成ツールで考慮されず、配置配線ツールではじめて
配線遅延が計算できるのはわかりますた。

VHDLは１週間の演習の研修を受けただけで、未だVHDLを使える仕事に
ありつけてない。そうか、あのコンパイラ（アナライザ）も
配線遅延は考慮してないのか。そういう話も講座で聞きたかった。

こんな仕事が無いんでは・・・そろそろ漏れの会社も倒産かな・・・

１週間程度の研修くらいで仕事もらったら泣くしかないぞ。
コンパイラーなどは無料で手に入るから暇があったら勉強しておくと良いぞ。

大丈夫大丈夫。
一週間も勉強しても身につかないような生産性の悪い言語とかツールは作った香具師が悪いんだよ。
君はちっとも悪くない。

久しぶりに結構盛り上がっている時やないですか・・・　H賀さんねぇ
Ｋ村さんはショボイ会社にも低調ですよ。　担当変えてもらったらどうですか。

芸能人や公人ではない一般人の誹謗中傷、プライバシー暴露は禁止してます。
一般人の電話番号や住所などを見かけたら削除依頼にどうぞです。
もし、プライバシーが公開されてしまった場合は、ぜひ最寄の警察にも相談してください。
警察、裁判所から要請があれば、捜査協力してそのような書き込みをした人をつれてってもらってます。
警察か裁判所以外の問い合わせでは一切動きませんので、警察に行くことをお勧めします。

だそうです。

https://www.ascii.co.jp/1chip/

もうだめぽですかね。
Alteraさん、組織票発動してくらはい。
西さん自腹の公約果たしてくれてもイイですけど。

予約特典の"抽選で豪華商品"ってどこが豪華なんですかｗ

まったく反省もしてないし、進歩もないなあのつぶれ豚。
テメエだけの思いいれで、ファミコン未満の規格なんか作りやがって、所詮対NEC敗者連合じゃねえか。
そんな規格にいまさら誰がつきあうかよ。そんなだから会社潰すんだよ。アホが。

>>962
おまい何か恨みでもあるのか？ｗ

>>960
やじうまwatchででも紹介してもらえば?

> 所詮対NEC敗者連合じゃねえか。

NEC台頭以前から存在してたがに

>>965
お前なーーんにも知らんな。

西ポケットマネー分がジャンク屋に流れんかな？

>>962が敗者なのは間違いない。

Quartus2のスケマエディターでピンへの入出力を内部バスから結んだときに
全然バラバラのピン配列になってしまうような現象は経験ある方いませんか？
双方向バスhoge_bidir_bus[31..0]を双方向ピンhoge_bidir_pin[39..8]につなげているのですが
hoge_bidir_bus3がhoge_bidir_pin19、hoge_bidir_bus31がhoge_bidir_pin17みたいな感じになってしまいます。

ひさびさにFPGAを扱うことになって、古いファイルがスケマで残っていたのでそのまま使っています。
代理店とのつきあいも最近ないもので、ここで質問させてもらいました。

NEC PC8001のN-BASIC開発だって西が絡んでたんだ

>>960
少なくともMSX2以上のスペックでないと、魅力がない。ゲーム等の資産・遺産

【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 03
http://science3.2ch.net/test/read.cgi/denki/1119984464/

ひっそりと次スレ。使い切ったら移動。

乙

おまいら、とりあえず埋めとけ

鎮めまーす

沈めまーす

無駄に埋めなくても雑談に使ったりスレを振り返ったり反省会をしたり
次スレの展望を語ったり有効活用すればいい。

全部書かないほうがいいよ。スレが消えずに残るから、ずっと読める。

雑談なら自称本スレのこちらでどうぞ。
http://science3.2ch.net/test/read.cgi/denki/1103970072/

そろそろ埋めるべ

カウントダウン　21

間違えた 19

オチで咬むタイプ