■■■ 自作関連の質問・相談はここ rev.11 ■■■

>742
SDRAMのパイプラインバーストなんて無いです。

>742
変な計算してるね。
PC133のときに何故3-2-2-8とかにしない？

>>737
CL(CAS Latency)の意味は、チップセットがアドレス下位(=Column Address)情報を渡し(Strobe)てから、
実際にアクセスできるまでの遅延時間を、メモリクロック単位で示したもの。
同様に、
RAS to CAS Deray (アドレス上位(Raw Address)を渡し(Strobe)てから下位を渡すまでに必要な待ち時間)
DRAM Precharge Time (データアクセスが終わってから、次にRAWを渡すために必要な待ち時間)
ってのがあって、これら全てが 2-2-2 であるものが、真のレイテンシ2のDRAMなんだけど、後者2つは無視されがち。

実際の影響としては、
(1)同一のページで連続した空間にアクセスするのであれば、一度アドレスを渡せば以後はデータがバーストでメモリクロックに同期して流れてくるので、レイテンシの影響は無い。
(2)同一Rawへのアクセスであれば、Column Address の Strobe だけで済み、RASが不要であるため、CAS Latency だけが性能に利いてくる。
(3)異なるRawへのアクセスであれば、RAS CAS のフルアクセスが必要なので、三者全てがパフォーマンスに影響を及ぼす。

アクセスパターンの頻度は(1)が最大で、(3)が最小。
だから、一番重宝されるのはメモリクロックで、次にCLが重要になるというわけ。

DerayじゃなくてDelay。ｽﾏﾝｿ