【半導体】半導体メモリー:記録密度１０倍に　北大チームが開発

コンピューターの情報処理に欠かせない「半導体メモリー」の容量を増やす新たな技術を、
北海道大の海住英生（かいじゅう・ひでお）助教（３５）らの研究チームが開発した。
記憶容量を現在の限界値より格段に増やせる可能性があるという。

　半導体メモリーは、ノートの文字が小さいほど多くの情報が書き込めるように、
基板に回路を書き込む「メモリー線」が細いほど記憶容量が大きくなる。
現在は光を使って書き込まれ、パソコンなどでの線幅は３５?４５ナノメートル（ナノは１０億分の１）。
しかし「国際半導体技術ロードマップ」によると、今の技術で線幅を縮めても１０ナノメートル前後で
頭打ちとなり、記憶容量は２０２２年ごろに限界を迎えるため、代替技術が研究されている。

　チームは、基板の材料としても使われるニッケルや金などの金属を、厚さ５?２０ナノメートルの
薄膜に加工。その膜の厚みをメモリー線として使い、書き込みに必要な電流の制御に成功。
理論上、書き込む密度を現状の約１０倍に増やせるという。

　この技術では発熱の原因となる電気抵抗も１０００分の１以下に抑えられた。
海住助教は「より多くの情報を処理でき、省エネにもなる。実用化を目指したい」と話す。

（ニュースソース）毎日新聞
http://mainichi.jp/select/news/20121117k0000e040201000c.html

すげー、怪獣だ

×３５?４５
○35〜45

×５?２０
○5〜20

あんまり詳しくないんだけど
そんなにギュウギュウ詰めにして隣の線と干渉したりしないもんなの？

これにプラスして超伝導カーボンナノチューブができれば最強だな

これは地味にすごくね

コアメモリが細かくなったもんか

ニダー(ＡＡ略)

理論値で１０倍、実際に量産化できて現在の５倍くらいの密度くらいとしても、
今のＳＳＤが、同容量のＨＤＤとあまり変わらない値段帯になるかも知れんのか
地味に凄いし、これがマザボの配線取り回しとかに使えるようになれば
チップセット含めて信号容量が劇的に改善されるかな？

で、生産が始まるのは１０年後とかでつか？

これマジならいいこと尽くめじゃん
GJ

5倍か、凄そうでいて結構たいしたことない量だな
5倍じゃやっぱり直ぐに限界来るだろ

助教か、こういう人はすぐ准教授ぐらいにしてくれ！

これ、積層で作って金太郎飴のように削って作るの？

愛のメモリーのmp3が何百万コピー入るかで示してくれ
１万再生くらいだとまだ１シゲル

そして情報が盗み出され、チャイナかコレアが発表する

日本のセキュリティは糞だからな。
しかもスパイ対策してなさそうだし。

たのむわ、明日の日本を守り切ってください

これでハードディスクは地球上からなくなるな。

＞現在は光を使って書き込まれ、
嘘つけ。リソグラフィーと混同してる。

>　この技術では発熱の原因となる電気抵抗も１０００分の１以下に抑えられた。

(´-`).｡ｏＯ（この点を利用して内部バンク数を目一杯増やした超高速DRAMとか作れないかな…）

そう、問題は実用化なんだよね
頑張って

＞北海道大の海住英生（かいじゅう・ひでお）助教（３５）らの研究チームが開発した。

戦隊物の研究者にでも出てきそうな名前ｗ

記者ってなんでいつも勉強不足なの？

分子１個をメモリーとして使えば？

なんか嘘っぽい内容ですなｗｗｗｗｗｗｗｗｗｗ

メモリー線って聞いたことない言葉だな

指折り数を数えるのに腕は必要ないから
腕を省いて直接肩に手を付けてみました。ってことだろう。

しげる松崎もびっくりだよ

容量よりも帯域増やしてくれ

この記事じゃメモリーの原理が分からないな。

>>25　バス幅って書いたら分からん人多いからじゃね

電気抵抗って、線が細いほど大きいんじゃないの？

この記事書いた椰子って文系女子か？

>>10
ムーアの法則だと5年先くらいの技術だな

DRAM限定？フラッシュ？
SRAMだと他の論理回路も高密度に出来そうだし

朝鮮人が狙ってます。

＞ 理論上、書き込む密度を現状の約１０倍に増やせるという。

もう理論上云々はいいからｗ

情報をきちんと保護してエルビータ復活に活かせ！

>海住英生（かいじゅう・ひでお）助教（３５）

若いのに凄いね、頑張れ

カイジュウさんすごい

まぁ　SSDの価格・容量がここまでくるとは思ってなかったからな。

比較として　RAMの容量、速度、価格の進歩が、あまりにも遅い

リーク電流どうなってんのかな。

>>35
黙れ！早漏朝鮮人

所属組織のウェブに情報はない
google scholor　ではヒットしない
新聞記事では何もわからない
どうしろと・・・

か、怪獣・・

まさかこれの事？

http://qed4.es.hokudai.ac.jp/kaiju.htm
＞また、新たなスイッチングデバイス、超高密度メモリデバイスへの新たな新機能デバイス応用も期待できます。

ギャース

>>44
16x16nm の論文があるのか。その延長なんだろうか
ttp://jjap.jsap.jp/link?JJAP/51/065202/

>>33
フラッシュはもう開発ベースだったら20nm切ってるよ。全然上手くいってないけど。

これが実現すればＨＤＤと等価くらいになるな・・・
ＨＤＤ完全にお払い箱だわ

>>31
幅が減って回路が小さくなれば全長も縮むだろ
落ちつけよ

>>30

バス幅って言ったら何ビットかって意味だよ。
普通は(回路)線幅って言う。

>>46
devices can be expected to have potential application in next-generation switching devices
と有って、本文には
calculated I–V characteristics(fig.8 (c), (d))がメモリー動作の可能性として記載されている。

この記事はどうみてもフライング。

読み書きのスピードはどうなんだろうな

今、４Ｍぐらいのウォークマンが４０Ｍになるわけだ

ハードディスクいらんな。

韓国と中国が１，２ヶ月の短期留学生を送り込んで
技術を盗まれるいつものパターンだろ
つか、もう既にいるんじゃね？

>>54
北大とかのような旧帝大の工学部なら中韓の学生がはいて捨てるほど居ると思うぞ。
たぶん研究室に一人や二人は居て目を光らせているに違いない。

すげー!!
支那朝鮮に盗まれるなよ。

>>49
> 幅が減って回路が小さくなれば全長も縮むだろ
> 落ちつけよ
おまえ厨房レベルの発言だと気が付いたほうがいいぞ。
現在問題となっている線幅で抵抗値が問題になるのは
回路の線ではなく、線と線の絶縁ができないからである。
ヒント　トンネル効果とリーク電流
http://ja.wikipedia.org/wiki/%E3%83%88%E3%83%B3%E3%83%8D%E3%83%AB%E5%8A%B9%E6%9E%9C

キムチ警報

メモリー限定?
メモリーはDRAMもフラッシュメモリーもメモリーセルそのもののシュリンクの限界が先に来るはずだけど　
>>31
配線に使う材料が変わるから抵抗下げられるってことでしょ

キムチがアップし始めたな。

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>今の技術で線幅を縮めても１０ナノメートル前後で
>頭打ちとなり、記憶容量は２０２２年ごろに限界を迎えるため、代替技術が研究されている。
10nmぐらいからトンネル効果が発生し3nm程度から著しいトンネル効果が発生する。
これは原子の数が数個程度になると電子がそれを乗り越えて行く物理現象なので
隣接する配線は細くすることはできても隣接の間隔を小さくできるわけではない。
トンネル効果以外にも配線は浮遊容量を持つ為に容量分部で電荷が消費され熱となる。
これを解決するには微細配線ではなくナノフォト配線技術の製品化である。
光多重によって電気配線によるパラレル伝送はシリアル伝送に置き換えられる。
http://www.jst.go.jp/pr/announce/20010205/icons/zu1.jpg
http://www.nec.co.jp/press/ja/0604/1702.html
http://researcher.ibm.com/researcher/files/us-yvlasov/SEMICON_Tokyo_12_1_2010.pdf
http://ars.els-cdn.com/content/image/1-s2.0-S1386947706004681-gr1.jpg

>>55
うん
うちにもいたよ

microSD32GBとかあんのになんでSSDメモリ容量が劇的に増えないの？
あんなちっこいカードで32GBなら簡単に3TB位いけそうなのになぁ
メーカーの出し惜しみ？

耐久性の高い10Tくらいのソリッドストレージ欲しいな
テラバイト1000円くらいだと大変うれしいが

メダルの時の嘘ついてた看護師どうなった?
こいつもそんなはなしじゃないの

早速、追試験をして「ウリナラで開発に成功！」記事にするニダ！

商品化はいつですかね・・・

>>9
>>69
残念ながら製品化できる日本の半導体製造企業はないし．
あったとしても製品化の費用は全部大学か国でもてとか言い出すのが
弱電系企業経営者．

有望な技術なら普通産学連携でしょ
しかしルネサス、エルピーダがああだとなあ
東芝あたりもそんなに良くないのかな
やっぱ外資かなぁ

昔は怪獣博士が沢山居たよ

特許調べた。海住さんで検索。出てこない。このタイプの研究機関は論文が目的。期待しても無理。

バンク切り替えの今　とか期待したオレがバカだった

でも、お高いんでしょ？

早く有機配線メモリに切り換えようぜ。

【技術】消費電力10分の1　トランジスタの理論限界を突破　北大と科技振興機構［12/06/14］
http://anago.2ch.net/test/read.cgi/bizplus/1339632048/
【半導体】トンネル効果応用で半導体素子開発＝消費電力１０分の１も期待
http://anago.2ch.net/test/read.cgi/scienceplus/1339575074/


【年末/IT】半導体メモリ、この1年　迫る微細化限界を前に新メモリの開発が加速　3次元化　Si貫通ビア　STT-MRAM
http://anago.2ch.net/test/read.cgi/scienceplus/1325307088/

とにかく商業ベースにのせてくれ‥

で、サムソンに技術者が技術ごと引き抜かれるわけか

北大は某国留学生も多いので気をつけて欲しいですね。
北海道そのものがシナチョン多い。

盗まれるなよ

>>1
＞35〜45

普通、45nm〜32nmだろ？

>>48
何をもって、等価なのかは分からんが、
HDDの方が景気の良いニュース多いぞ。
10倍とか20倍当たり前みたいなｗ

>>82
研究室に閉じこもっている奴は常識をしらない。

PCのメインメモリもSRAM化かよ。

>>1
いい加減、スパイ防止法を作れ

民主党の反対でスパイ防止法は成立していない

>>85
SRAMは面積を使いすぎる、将来的にはZRAMという記憶させる場所を０にした
メモリが有望と考えられている。量産技術が追いつけば密度的にこれに敵なし
http://www.itmedia.co.jp/mobile/articles/0501/25/news005.html
http://en.wikipedia.org/wiki/Z-RAM

http://yunogami.net/_src/sc428/EJ0994N118C8E8D86.pdf

　トランジスターの理論限界を突破　次世代省エネデバイス実現へ
　ttp://www.jst.go.jp/pr/announce/20120613-2/index.html
この技術の方が実用化が早そう。関連特許は、下記。
特開２０１０−５８９８8
但しサムソンは特許つぶし、無視のプロ。(経験ありです。伝聞情報ではありません。)
日本の大学の特許能力では戦えない。

フラットパネルで話題のa-InGaZnOxに関してはサムスンは特許料払ったよ。
実用化はまだなのに。

>>87
>ZRAMという記憶させる場所を０にした
>メモリが有望と考えられている

どこの誰が有望視してんだよｗ

>>18

パターンマスクを使って回路図を光学的に転写しているという意味では正しいだろ。

つまり、ＳＳＤの容量が10倍になってくれるって事？なら歓迎。

>>91
たぶんソースみていないのかと。厨房がよく陥る。

半導体の材料屋さんが理論限界発表するときは
回路屋さんに一声かけて実現できたとして本当に戦える代物なのか
質問したほうがいいと思うの

>>44
どうやら、スピントロニクスか、、、

>この技術では発熱の原因となる電気抵抗も１０００分の１以下に抑えられた。

スピントロニクスでは、ジュール熱は発生しないって話かな

ヒシテリシス損での発熱は無視で

でもお高いんでしょう？

科学技術立国日本、頑張れ！

>>96
ネタをバカには分からないように小出しして投資する企業を勧誘するネタだろ。
具体的に説明したらなーんだで終わりな可能性がある。
本人の専門やその関係をみても今回のニュースと同じ研究かと疑いたくなるほど
説明が違うとおもわれ。
>>95
半導体の材料屋では材料屋としての理論はあっても構築の理論はまた
別でその材料屋でなんとかなるんならインテルとか入らないわけで。

どうやってトンネル効果を回避するのかだけでもいいから
誰か3行で

SSDってもう限界近いんだろ？もうこれ以上セルの大きさを小さく出来ないとか・・・
セル内の電子量が少なくなり過ぎて云々・・・情報を保持できないとか・・・

>>101
情報を保持する分部は細かくすると平面的な製造ルールが細かくされる反面
奥行きがストローのように深くなり従来は面積であった電子が収まる分部は
この手の集積度になると体積で評価することになる。
インプレスなどの解説によると次の世代で登場するSSDは素子１個に蓄えられる
それは電子２０個程度まで減り。電子が繰り返し耐久で劣化する絶縁体の壁を越え
量子トンネル効果などで失われる率は恐ろしく大きくなる故に微細化
する物理的限界とされる。
電子１個まで記録に使えるようなことをマジでいっているブルーバックス本を
読んだ頭の弱い人は放射線やら繰り返し行われる耐久性の劣化が無い理論世界
だけの作家の解説をマジで信じているだけ。
まだ狭い空間（体積）に高圧で記録することで電子の数を増やすことが可能だが
絶縁体の開発が難しく他の次世代メモリのほうがはるかに有利である。
Nandフラッシュは3bit記録程度が限界だが他の記憶装置では8ビット程度が
限界になるデバイスも開発中であり従来技術に寄生し少し改善程度では
それらのデバイスには到底対抗できない。
大手半導体のその手の専門家が大学の技術をみて、そんなもの使えないと
判断しているわけで、それを素人や同じ学校学生が指示してもつまらん。
技術と金をもっている半導体会社に理解されてなんぼの世界でしょう。

>>101
セルを縦にも並べて容量を増やせる。技術的には実証済み。
ただし、

>2Dを諦めた結果である3Dを選択したときに、競合他社が
>2Dで同じ記憶容量のチップを量産してしまったら、
>製造コスト低減競争にはたぶん負ける。その事実を分かっていることが、
>半導体メモリ各社を3Dに進ませない最大の理由かもしれない。

pc.watch.impress.co.jp/docs/news/event/20120618_540913.html

だから、3Dチップはなかなか出てこない

なんか分かった様な分からない様な理由だな。

>>103
歩留まりが理解できないバカは相手にするな。
なかなかではなく積み重ねの数で正しく作れる成功率が低く
１枚単位で作って検査したのをSoCで積み上げる方式が主流になりつつある。
１回で作ったら歩留まりが90%なら0.9×0.9×0.9×0.9と層の数だけ動作率が減る。
それが不良メモリで殺せる分部ならいいが全体を構成する【基幹分部】ならどうにも
ならない。現在の歩留まりは不良分部を隠しての製品化であるのすら知らないんだろう。
不良を隠蔽して歩留まり100%として出荷されて、エラーなしが常識な記録媒体で
エラーが無いと信じちゃった奴はほとんどじゃないかな。
それらは先天的エラーで、後天的エラーじゃないとコマンドなどでエラー情報を
読み出してもエラー０って表示されるわけ。

もうちょっと日本語でおｋ

でも、お高いんでしょう？

>>105
Thanks

若い教授だな。
覚えやすい名前だし今後にも期待

>>105
SoC？　TSVの間違いじゃねーの？
TSVにしたって検品してから積み上げってやってるのか？

TSVでもTSVをしたときの歩留まりがあるだろ、TSVの
不良率は0%と信じているんだろうな。接点数がどんだけあるのか理解していないな
ボンディングするのと分けが違うんだよ。

>>111
いや、別にSoCは積層とは関係ない概念だからその指摘をしただけだが。
http://sogo.t.u-tokyo.ac.jp/ohba/0000320343.pdf
↑このPDFを見ると、チップの積層なら検品後良品同士の積層もできるけど、
TSVのようなウェハーの積層だと不良も含まれると書かれてる。
まあ、一番理解してないのは>>105でしたってことで。

>>112
よく見ると今のTSVはチップとチップで貼り合わせてるようだな。
半導体屋でないから勘違いしたorz

>>113
それはTSVとは言わない
単なる積層ならSDカードでもやってるし、
MCMなら最近だとWiiUで採用されてる
TSVはシリコン貫通してなきゃTSVとは言わない

>>114
わかった。上で出したpdfは切り出した一個単位をチップと言って、
ウェハーの積層ってのは切りだす前に積層してから切り出すんだ。
だから不良も含まれると書いてる。どちらもTSV。

となると、分野にもよるだろうが積層による不良率上昇を
無視するケースもありうるわけだ。
プロセスが成熟しないと逆にコストかかりそうな気がするが。