【技術/半導体】IBMと米ジョージア工科大学、500GHzチップをデモ

　米IBMと米ジョージア工科大学は6月20日、500GHz以上のクロック周波数で動作できる
初の半導体チップの実験デモを行った。

　研究者らは、シリコンゲルマニウム（SiGe）チップを華氏マイナス451度に冷やすことで
この速度を達成した。SiGeチップは低温の方が高速で動作する。これほどの低温状態が
自然に見られるのは宇宙空間のみだが、今回の実験では、液体ヘリウムなどを使って
人工的に超低温状態を作り上げた。

　今回テストされたチップは、IBMの200ミリウエハーで、第4世代SiGe技術のプロトタイプから
作られた。このチップは室温では約350GHzで動作する。コンピュータシミュレーションでは、
この技術は、いつかは室温でもさらに高い周波数（1000GHz、つまり1テラHz近く）を実現する
可能性があることが示された。

　SiGeはシリコンの電気特性をゲルマニウムで強化し、より効率的にチップを動作させる
プロセス技術。IBMは1998年に業界初の標準的なSiGeチップの量産を開始した。

ソース：ITmedia
http://www.itmedia.co.jp/news/articles/0606/20/news072.html

関連スレ：
【技術】磁気を利用した画期的なマイクロチップ
http://news18.2ch.net/test/read.cgi/scienceplus/1140004559/

【技術】世界最微細２９．９ナノの半導体、米ＩＢＭが技術開発
http://news18.2ch.net/test/read.cgi/scienceplus/1140436504/

【技術】半導体パッケージ技術「SMAFTI」でチップ間を100Gビット/秒で転送――新開発SiPを2007年度から製品適用
http://news18.2ch.net/test/read.cgi/scienceplus/1149477047/

スレ立て依頼ありました。

御依頼感謝：http://news18.2ch.net/test/read.cgi/scienceplus/1142089748/444

僕たちのpcには必要ない

つまんね

オレのＰＣに明日はないorz

-451度

華氏

当たり前のように1テラ2テラのCPUをPCに積む時代もくるんだろうな。

500GHzなんてどうやって測定するの？　

初めて使ったCPUは2MHzだった、たしか μPD8080AF、
そして10MHzになり、
100MHz、
そして激烈な1GHz競争、
今は3GHzあたりか?

全体のクロックを上げるのは難しくなってしまったので、
CPUの一部だけを10GHz, 20GHzで動かす研究をしているそうだ。

＞SiGeチップは低温の方が高速で動作する

そうじゃないのもあるのか。知らなかった

>>10
俺は、
2MHz 6809
16MHz 80386
200MHz Pen2
1.2GHz Pen4
2.6GHz Pen4

熱いのはもういいから、光量子コンピュータとかいうCoolなやつ頼むよ

結局、焼玉CPUか。そろそろロータリーCPUとかでないのかな？

ケルビン０度より冷たくできるんだ

>>14
今回は漏れの手動翻訳じゃありませんから！＞＜；

HITACHIは今年下半期に新型PCケース　しろくまくん　を発売予定。
同時発売のDXには刺身を食べ頃のまま保存するチルド室を装備する。

>>14
華氏だよ？

これはジョセフソンとは違うよね？

違う
正確にはジョセフ孫
既に買収のための資金集めに掛かってる

なんで今更500なんだとｵﾓﾀ

500GHzとは凄いな。
もう１０年以上前になるが、ジョセフソン効果を使った後藤英一氏の
量子パラメトロンデバイスが36GHzとかだったもんねぇ。

SiGeでその10倍超かよ。

500GHzCPUが家庭向けPCでお手軽に使えるようになったらいいな〜。

摂氏何度か誰か教えてたもれ

摂氏にするには-275だったっけ?
文系だからよく知らんが…

-268℃

それって電子止まらないの？ またﾃｸﾉﾛｼﾞｰっちゅーか理論は進化したの？

＞このチップは室温では約350GHzで動作する

これでも十分凄くない？

ジョージア工科大って日本でいうとどのあたりの大学？

1Thzで動作すると信号は0.2mmしか進まない、0.05mm角の
8bitCpuなら出来るんでないか。
それで64BitCpuをシユミレートすると10Ghzぐらいで動作しそう。

用途はCPUじゃないだろ

これだけ速ければ、.NETやJavaのデスクトップアプリケーションでもさくさく
動作するかな？そうなってくれるとうれしい。

http://www.ibtimes.com/

量子コンピュータが消える日が近い

>>21
ジョセフソンって、とっくに忘れさられてたと思ってた。

まだ利用価値あるの？

メモリーがボトルネックになってしまうような気がする

宇宙にパソコンを置けば２４時間動作可能では
衛星で通信

宇宙放射線によって肝心なCPUとメモリがクルクルパーになってあぽん

>>35
>メモリーがボトルネックになってしまうような気がする

???
このテクノロジーでメモリー作ればいいじゃん
>>35の脳内ではCPUにしか利用価値がないと思いこんでるのか?

アメ公は科学の場でも華氏を使うのか

>35 はＤＲＡＭのアクセスタイムを知らないんじゃないか？

メモリとの速度差は現状でも極度の開きがある。
並列化＆パイプライン技術、さらにはマルチスレッド化で
性能のギャップを隠蔽しているのに過ぎない。
メモリ性能はビット単位のランダムアクセスならば現状でも
５０ＭＨｚ程度。ＣＰＵは３ＧＨｚ台だろｗ

>29
> 1Thzで動作すると信号は0.2mmしか進まない、0.05mm角の
> 8bitCpuなら出来るんでないか。
> それで64BitCpuをシユミレートすると10Ghzぐらいで動作しそう。
命令実行の並列度が無いＣＰＵという前提で話をするなよ。
パイプライン技術ぐらいしらないのか？

そこで　ベンチャーズ　の登場ですよ。
♪　テケテケテケテケ

これ、記者がよくわかってなくて500GHzのクロック周波数で動作するとか書いちゃったけど、
fTかfmaxが500GHzってだけじゃないの？

なんでも、無限ループを0.3秒で抜けられるらしい。

無限じゃないじゃんｗ

500GHzで動作したというものの内容が問題だ。
単なるリングインバーターでしかないのか、
それとも８ビットとか１６ビットのCPUなのか、
もしくはSRAMなのか、、、、などによって
その意味が異なる。

１段シフトレジスタじゃあないのか？
素子を液体ヘリウムで冷却して、電源をつないで、
入力側に500GHzの電波ぶっこんだら、出力に半分の250GHzの電波が出てきたとか。

これなら発振器とスペアナで動作は確認出来るぞ。
なにしろ、世界最速のデジタル回路に接続出来るデジタル回路は存在しない。

>>46
ＩＢＭは、Windows3.1の時代に１ＧＨｚの４ビットＣＰＵの
試作に成功している。
５００ＧＨｚでもこの程度を作るのは容易だろ。
その１ＧＨｚの開発はそれで中断終了したのだが、終了した
理由は、ジョセフソン素子だったのと常温の周辺素子との
速度差を埋めるインターフェースの技術が無かったからだろ。
今回は冷却の５００ＧＨｚよりも常温での３５０ＧＨｚの方が
本来の主旨で、５００ＧＨｚはデモにしか過ぎない。

システムとして動作するのならば、従来から問題となる
熱密度（発熱量ではない）のほうが大きな問題点であり。
集積度が上がるほど熱密度が上がるのを判断すべきだよな。

もしも350GHｚで動くPowerPCがあるいはCellが出来たのなら、それはすごい
ことだ。

>>49
悲しいかな、一週間で慣れちゃう。。。。。

350GHzで動くCPUを複数個搭載したPCなら人間の脳の動きをエミュレート出来るかな？

スピード的には出来そうだけど、脳の動き(つーか意識の)アルゴリズムが発見されていないので不可能

500GHZのCPUでエロ同人ブロック崩しをやる

いまは高速化より並列化の方向だろ。

光で動く素子ならばテラヘルツ台も余裕だろうし。
ＬＳＩのＬＳＩの間の通信速度もその一極集中の性能に追いつく伝送路が
確保できない限りまだまだ時間がかかるし。そのころには並列化でも
同程度の性能は可能になっていると予測されている。
一番の問題化は、記憶装置がパイプライン等の技術で多重アクセスしても
速度差が広がるだけ。記憶装置が大容量になれば距離も容量に比例して長くなり
応答時間も長くなる。これは高速化するほど問題化するだろう。
局所集中型はテラＨｚの時代には徐々に消える存在だろう。

最新CPUのダイサイズと線幅で、熱密度を下げるために素子密度を
スカスカにして何世代も前のCPUを配線したら、何GHzで動かせるんだろう？

>>54
＞光で動く素子ならばテラヘルツ台も余裕だろうし。

根拠も無く余裕と書くのは如何なものか。
まぁ、ここは科学ニュース板だから、
それで良いのかもしれんが。

まぁ3.4GHzの豪華ハイエンドPC一台用意するより、廉価版でストレス感じない程度のメモリ積んで

・仕事用
・Web閲覧＆Winny用
・ゲーム用
・HDレコーダー＆CD,DVD焼き用
・データ保存用NAS

と、必要に応じて何台も並べたほうが、遥かに快適で安全なのはわかってるので
500GHzのCPUが発売されても80GHzぐらいの廉価版を使いまくります。

チップが500ＧHz出せてもその他の周辺部品がスピードについていけないんじゃないの？

無理無理超伝導でなんかやられてもなｗ
すげーのはすげーけどさ。

>>59
お前は日本語読めるのか？
この記事の凄いところは超伝導ではないところなんだが。
ひょっとして、冷やせば何でも超伝導だと思っている？

>>59
お前は日本語読めるのか？
この記事の凄いところは超伝導ではないところなんだが。
ひょっとして、冷やせば何でも超伝導だと思っている？

このチップの電気信号は１クロックの間に何ゲートくらい進めるん?

けっきょくこれでても２ちゃんねるしか用はないんだけどな

fmaxとtr,tfの関係はいかに。

１クロックで0.6ミリだけどちゃんと動くの？

コレさえあれば 2 get は楽勝だぜ

電子が光の速度で動いても1クロックの間に600nmしか動けないな
実際には速くてもその半分というところだから300nm位か
今主流の60nmプロセスプロセッサとかだったら導線の太さの5倍の距離しか進めないわけだが…

>>35
>メモリーがボトルネックになってしまうような気がする

RAMBUSが何とかします。

ただし実物はライセンシーが作りますので。

>>RAMBUS
嫌われ者だろ、技術的にすごいのなら無理なロイヤリティー設定は
独占禁止法に接触する可能性があるな

>>67
その前に並列化技術を知っておくべき。
レイテンシーの問題だろ？
時間差で並列化が可能ならば解決できる、
問題は集積した時の熱問題だろ？

華氏で示されるとととまどってしまう

華氏―451度ってなんだね
フィジカルキャンセラー？

フライトシミュレーターを６０フレームで
遊びたい

【日韓】韓日で科学技術協力推進、１１日に当局トップ会談[07/06]
金副首相は１１日に小坂文部科学相と会談し、韓日科学技術に関する閣僚級会談の
定例化や、年内に韓国で韓日中の科学技術閣僚会談を開催することなどを提案する方針だ。
定例会談に合意できれば、 核融合や宇宙などの先端分野や、共同研究と人材交流など共通の関心事項や
懸案について協議し、科学技術の協力に弾みをつけたい考え。このほか、
▼分野別専門機関間の協力強化▼科学技術の人材交流▼科学技術の文化事業協力
――なども議論される予定。

文部科学省に関するメールでの御意見・お問い合わせ窓口案内
http://www.mext.go.jp/mail/index.htm
文部科学大臣に対するメールでの御意見
http://www.kenjikosaka.com/

GaAsＣＰＵ搭載のコンピュータが実用化したことがあったけど、
表舞台からは消えてしまった。
でも通信系では使われているからＳｉＧｅも同じ運命をたどるかも。

>>75
激しい発熱が原因だろ？

ここまでクロックあげたら電気代凄い事に
なりそう...。

で・・・いくらだ？

CPUの消費電力は、作動周波数の３乗に比例する。つまり周波数が半分になれば
１CPUあたりの消費電力を８分の１に落とせるのだ。だから周波数が半分の
CPUを８個使えば、消費電力はもとと同じで合計名目性能が４倍のシステムが
作れる。もしもクロックを１０分の１にすれば、１CPUあたりの消費電力は
１千分の１になるので、千個のコアもしくはCPUを使うことで、トータルで
百倍の性能向上をすることが出来る。もしもクロックを１００分の１にすれば
百万個のコアを寄せ集めてトータルで一万倍の性能向上を実現できるのだ。
CPUのクロックを１００分の１にすると、メモリのアクセススピードがCPUの
クロックと同程度になるのでCPUにキャッシュを入れる必要もないし、
複雑な多段パイプラインも使う理由が無くなる。そうしてとても簡素な
CPU構造になるので、コアあたりのチップ面積も極めて小さくできるし、
熱をあまり出さないのだからコアを沢山集積できる。
　将来、数十〜数百キロヘルツ程度で動くCPUとメモリにより、メガ単位の
CPUコアを集積したシステムがコンパクトにダンボール箱に入る程度の
サイズで、家庭用冷蔵庫程度の消費電力で実用化されるかもしれないのだ。

>>79
CPUの消費電力は作動周波数に比例するんだけど？

>>80
>>79は「消費電力は作動周波数に比例し、作動電圧の二乗に比例する」というのを
単純に掛け合わせている気が（；^ω^）

>>72
摂氏じゃなくて，華氏じゃないのか

これでブラクラ踏んでみたい

量子コンピュータの必要性がさらに遠ざかりましたね

量子通信ならわかるけど量子コンピュータなんてどうでもよくね？

それより5GHzのG5出してくれよ

基本的な質問だが、デジタル信号ではないふつうの緩やかな電位変化の電流でさえ
100MHｚにもなれば細く曲がった電線なんか通るよりは絶縁を無視して伝わるよ。
数百GHｚの鋭い立ち上がりの電気信号なんて小さな回路の中を周りに電波として飛び散って周りの電位を乱したりせずに流れてくれるはずがない
と思うけど実際には問題ないんだろなんで？

デジタルだからさ。０と１の区別さえつけばよいから。
CMOSの場合、０と１の状態は、V+とV-のどちらかにトランジスタが
低いインピーダンスでショートした状態なのでノイズにも強い。

>>87
その疑問は正しい。電位差の波形は貴方の言うとおり。
それを解決する波形のタイミング図とか、みたことない？
またＧＨｚの周波数というのは位相がずれているだけで
その周波数で動いているわけではない。
動いても２００ＭＨｚ程度であとはパイプライン技術などで
パラレル処理を行っている。メモリも現状最速で５０ＭＨｚ程度だし。
パイプライン技術ぐらいは知っているよな？ＦＳＢの速度に騙されて
メモリがその速度でランダムアクセスできるわけではない。

ＰＣの基盤とかみたことあるだろう？基板上は３３ＭＨｚ程度が
基本で、１波形に多ビットを乗せる方法などを使う。
ナスカの地上絵みたいな配線があること、時間差を調整する為に
配線は長さで調整しているぐらい。
基板上とＬＳＩ内部はまた話は違ってくる。
配線距離が１桁、２桁違うからである。
距離が違えば抵抗も少なくなり時定数も下がる。
漏れも素人だが、基本的にその概念は間違っていない。
単に先端技術を知らないだけ。

>>87
初発程度のＰｅｎ４でＦＳＢ１００で２ＧＨｚならば
ＣＰＵのパイプラインは２０段。ＣＰＵ外部は１００ＭＨｚでも
内部では時間差による２０個並列動作なので２０００ＭＨｚとなる。
この時期のメモリだとアクセスタイムの２５ＭＨｚ程度のＤＲＡＭを使っている
のでＳＤＲＡＭのメモリのパイプラインは通常４段、つまり２５ＭＨｚ ｘ４倍
１００ＭＨｚの入出力ができることになる。最速で１００ＭＨｚ、最悪で２５ＭＨｚ
のメモリアクセス性能というと分かりやすいかもしれない。
例えたＣＰＵも２ＧＨｚなので１００ＭＨｚのＦＳＢで２０倍の並列化を
行っている為、最速２ＧＨｚ、最悪１００ＭＨｚの性能になる（１命令）
こんな仕組みがある為、メモリを１ビット単位でランダムアクセスした場合
は、２５ＭＨｚ程度まで性能が劣化する。これも性能。

この５００ＧＨｚの問題は、メモリ装置のパイプライン増やしても
メモリとＣＰＵのギャップは差が大きすぎるという点になる。
５００ＧＨｚで動く大容量のキャッシュメモリが無ければ、
どうなるか？
メインメモリが激しく足りないパソコンでメモリを使うアプリを使ってみれば
分かる、ＨＤＤにメモリスワップをしつづけ、事実上速度が異様に遅くなる。
つまり同時（常時）に使うアプリケーションのサイズと同等のキャッシュメモリ
が無い場合、キャッシュメモリはメインメモリとデータの転送ばかり行い
ＣＰＵはメモリの速度でしか動けなくなる。こうなると５００ＧＨｚの
速度は意味をなさない空論の速度になる。
メモリの帯域はＦＳＢ１０００というのが既にあるので、すくなくとも
５０倍は並列化しなければメモリ取得失敗したときのオーバーヘッドで
ＣＰＵは停止しつづけ高速性の特徴の意味がなくなるだろう。
キャッシュメモリの大容量の集積度から考えて５００ＧＨｚではＤＯＳのような
簡単なアプリを動かすような目的ぐらいしか使えないだろう。
ＣＰＵの速度アップよりもメモリの速度アップができないかぎり。
現状主流になりつつある、多コアＣＰＵ．多ＣＨＩＰ−ＣＰＵの時代が来る
のは業界では普通の判断だし、高速ＣＰＵよりも安易で高性能を出せる。
ソフトウエアにしても設計の段階で多ＣＰＵ仕様で作れば並列度を生かす
のは簡易になり、消費電力も激しく下がる。
今後６４コアＣＰＵとか１０２４コアＣＰＵとかの時代になることは
間違いない。

　　　＼│／　
　　　─　─　　ヒクヒク・・・　　　　
　　　／│＼

ヒルズは６４k個Z８０CPUを作った

変な事いうなよ、今の３GhzのCPUでも単一ゲートは１００Ghz以上で動作する、
ラッチとかデコーダでも３０Ghz以上だ、そうでなければ何も出来ない。

高度な並列化でやっと１クロックで２命令程度が実行できると喜んでいる。

> 研究者らは、シリコンゲルマニウム（SiGe）チップを華氏マイナス451度に冷やすことで
> この速度を達成した。SiGeチップは低温の方が高速で動作する。これほどの低温状態が
> 自然に見られるのは宇宙空間のみだが、今回の実験では、液体ヘリウムなどを使って
> 人工的に超低温状態を作り上げた。

つまりこれをワークステーションとして宇宙に置いとけばいいんだな。

>>87
インピーダンスマッチさえしとけば、特に問題ない。

>>89-91
お前、バカだろ。

変な事いうなよ、今の３ＴhzのCPUでも単一ゲートは１００Thz以上で動作する、
ラッチとかデコーダでも３０Ｔhz以上だ、そうでなければ何も出来ない。

高度な並列化でやっと１クロックで２命令程度が実行できると喜んでいる。

プロセスが並行動作することが有益である

＞＞７９
「CPUの消費電力は、作動周波数の３乗に比例する。」は違うよ。

正確には、充放電の比率と、付加容量とクロック周波数に比例して、電源電圧の二乗に比例する。
一応ここでは、漏れ電流は除いておく。
だけどこのモデルは、非常に簡素化したモデルの場合。実際には半導体プロセスや
回路設計にとても大きく依存する。

実際の俺達の設計では、動作電源を下げてクロック周波数低下もできる限り許容するということをする。
もちろん、クロックを下げすぎると性能的に問題がでるので、負荷容量の多い時には電力を
つかって処理をして、使わないときにはチップのあるブロック自体の電源電圧を下げるか
あるいは完全にスリープ状態にするということをする。

もっともスリープ状態にすると今度はもれ電源の問題に注目することになる。
もれ電源を押さえるには、そういうセルを使えばいいが、今度は性能に問題がでてくる。

スリープモードに持っていくには、さらに専用のセルが必要だけどこれはチップの
面積を食うから、これも性能に影響がでてくる。

という感じか。

>>99
量子現象を応用した論理回路は既に実用化されていて、そんな過去の
モデルなどありえないよ。時代遅れだからカエレよ、トンデモ君

＞＞１００

君こそ誰さ。

少なくとも俺の言ったことは、プロセッサー設計の
初歩中の初歩の常識だってわかるはずだけどね。IntelとかAMDに聞いてみたら？
もっとも君に知り合いがいるかどうかは別だが。

俺はシリコンバレーにいるから、こっちにチップメーカーに知りあいがたくさんいる。
もちろん、半導体ベンダーやファウンダリーもね。

俺が設計しているのは次世代の携帯端末や電話に入るチップ・コア。
このチップコアは全世界で20-30社くらいのチップに入るものだ。

時代遅れどころか、日本ですら多くのチップ設計者はまだうちらの消費電力の削減の
実際のノウハウがないよ。いまだに１つの電源（VDD/VSSのみ）のチップが多いんだから。

ブロックをスリープモードにするのだって、ブロックを他のブロックから電気的に
隔離しなくちゃいけないだろう？でもスリープモードにしたって、以前の内容を保持しなくちゃ
いけないんだからさ。

日本のエンジニアでも、こういう概念はわかるけど、テープアウトしたことが無い人が
圧倒的に多い。これでも時代遅れかい？

君の「量子現象の論理回路実用化」は日本におけるリニアモーターカーみたいな
ものだな。確かに実用化したけど、だからなに？山梨あたりでなんだか実験中か？

まあ人の研究結果を鵜呑みにしていればいいよ。
君自身はテクノロジの進化に何の貢献もしていないんだろうからさ。

>>101
おまい、マヌケｗ
釣りの区別ぐらい読めないのかよｗ

釣りってなんだい？

>>103
マジ？ネタで言っているのならいいが。マジか？
そんなこともしらんのなら２ｃｈに書き込みするなよｗヴぁかｗ

>>104
韓国人がよくやる論破された後の釣り宣言と全く同じだね
悔しさがにじみ出てる

500GHzなんて不要。
俺のPCは256MHzだが問題なく動く。

>>105
どうみても論破とかの流れには見えないが

>>106
10MHz台と500GHz台のメモリのアクセス速度は同じスケールでアクセスタイムは
最大でも１０倍の範囲の中だから砂粒の首に東京ドームみたいな頭をつけるような
話だよな。

>>900-901
アルファベットや数字を全角で書く辞典で、
お前が完全な文系君だということがよく理解できる。

まぁよく勉強したことは誉めてあげよう。

でも文系って、科学や技術については勉強すればするほど
ピントがずれていくんだよな（苦笑)

一応、99は教科書レベルの回路設計の基礎だな。大学で習ったよ。
周波数の３乗というのは、初めて聞いた。

>>109
俺も初めて聞いた。
ちょっと>>99氏の書き込みにとても興味があるんだが
さすが現場の方の書き込みは面白みがある。

>89
＞１波形に多ビットを乗せる方法
アナログのことではないわな。
３３Mｚ位のベースクロックでは
やってないような気もするけど。

クロックと
半、１／４波長ずれたタイミングで
デジタル入力時の
トリガーに使っていると思ったが
信号の波は最悪、供給クロックの２倍、４倍になると思う。

ノイズ対策のためにアースラインをクロック線と
信号線一本に一本ずつつけて
２線間の電位差が入力になったり
アースラインでなく逆方向に電圧を振るペア信号線で
最小４本構成の信号高速化方法と思った。
でもこれ使う場合のクロックは
ベースクロックを３倍化した1００Mｚ以上だと思うが。

専門家でないのでよくわからん。
それとも信号の反射に対するノイズ対策かな？

これは将来のＨＡＬになるのですね？

>>108
ほんとキミはピントがどこが何かｗ

Intelが次世代Core 2プロセッサ 45ナノ「Penryn」ダイ画像を公開

米国時間の1月26日、Intelは45ナノメートルプロセスルール（45ナノプロセス）を採用した5種類の
マイクロプロセッサを試作し動作を確認したと発表、あわせてそのダイ写真を公開した。

かねてよりIntelは、2007年後半から45ナノプロセスによる量産を開始すると表明しており、
その計画に変更がないことを明らかにした。

この新しい45ナノプロセス（P1266と呼ばれる）により、現在の65nmプロセスに対して、
トランジスタ密度が約2倍、トランジスタのスイッチング速度が約20％向上する。
と同時に、ソースとドレイン間のリーク電流が約5分の1に、ゲート絶縁膜でのリーク電流が
約10分の1にそれぞれ削減される。

また、微細化と合わせ、スイッチング電力はおおよそ30％削減されるとしている。製造に従来と
同じバルクウェファが使える（高価なSOIウェファが要らない）ことと、トランジスタ密度が2倍に
なること（これはダイ面積の縮小を可能にする）から考えて、P1266は性能や消費電力だけでなく、
価格競争力の点でも優れたポテンシャルを持たせるものと思われる。

この次世代Core 2プロセッサファミリーについても、いくつかの情報が公開された。
まずトランジスタ数はデュアルコアで4億1000万個、クワドコアで8億2000万個とされる。

キャッシュ容量は最大12Mバイトとされているが、この数字はおそらく2個のダイを合わせた
ものだろう（ダイあたり6Mバイト、1コアで3Mバイト）。また、2006年秋のIDFで明らかにされたとおり、
約50個のSSE4命令が搭載される。もちろん、コアの動作クロックも上がる見込みだ。

ttp://plusd.itmedia.co.jp/pcuser/articles/0701/27/news013.html

>108
時点を辞典って書いちゃうあたりが理系らしいですね

ＰＣは何時買えばいいの？

>>34
フラッシュメモリつかってないの？

個人的にはCPUのエラー回避をどうやってやっているのかを
聞いてみたい。

きっとアホ大工学部出身が偉そうに書いてるんだろうな・・・

500GHzもあったら、MSFSXがフルエフェクト＆120フレームで動かせるな。
これは欲しい。運用経費は販売元負担なら・・。

>>120
その帯域のメモリが存在しなければ無理
データを記録するメモリをフレーム数と解像度で計算してみろよｗ
貼り付けするビットイメージのメモリも計算にいれろよなｗ

周波数が上がればなんでもできるというのは量子コンピュータ厨と同じ。
重要なのは処理対象のデータをアクセスする速度だろ。
それ以上早いものは無駄すぎる。

500GHｚで動作といっても、アーキテクチャが学生演習用みたいな
チップだったら(´・ω・`)ﾂﾏﾗﾅｽ

>>121
否定のしかたが、と学会だ。

5分ぐらい500MHzに見えてたからふーんって思ってた。

>>123
ごくろうさん。ＣＩＡの給料って良いの？
※ＣＩＡはバブル絶頂期限ってかもしれないが、
　日本の国力（学力）低下を目標にしていた。


http://www.ne.jp/asahi/comp/tarusan/main67.htm
ここの２ページ目


http://pc.watch.impress.co.jp/docs/2007/0131/kaigai332.htm
メモリが大きな壁となるAMDのFUSIONプロセッサ
これつい先日書かれた記事。

パソコンでは次元が違うと言われるとそれまでかもしれんが
昔からメモリはＣＰＵを追いかけてるんだ。

>>125
いやいや、そりゃあメモリーがネックになってるのは事実だけど、
じゃあ５００Gｈｚが無駄かといえば、全くそんなことはないくて（ｗ

>>126
メモリーが問題なことを必死に認めない奴が複数いた事実のほうは
どうでもいいよなｗ
500GHzはコスト的に無駄な可能性が高い

>>127
いやいや、基礎研究に無駄は無いわけで（ｗ
いきなり実用開発のレベルで話してる君が気持ち悪いなぁと。

メモリーが問題なことを必死に認めない奴は、粘着だったのねｗ

>>125
>http://pc.watch.impress.co.jp/docs/2007/0131/kaigai332.htm
>メモリが大きな壁となるAMDのFUSIONプロセッサ
受け売りにしてもひどいな。

そこには、CPUとGPUではメモリの使い方が違うので、両者を1チップにしたらピン数の
制約からメモリバンド幅が足りなくなると書いてあるだけだ。

>パソコンでは次元が違うと言われるとそれまでかもしれんが
>昔からメモリはＣＰＵを追いかけてるんだ。
CPUが500GHzになればメモリも500GHzにできるが、DRAMは速度より容量を追求して
るってだけ。

キャッシュで横っ面ひっぱたくんだろ？

500GHzでCPUを動かせる技術があれば、
同じ技術でメモリ(SRAM)を作れば良いじゃん。
なんでむきになっているの?

マザボに配線這わした時点でアウト、などと適当に予測。

130はレイテンシーの問題を全く理解していない、
>>132
>なんでむきになっているの?
半導体メーカーが苦しんでいる事実だから。無知君？

がんばってるなあ。敵味方の境界線曖昧にして。

まあ開発費に数千億円かけるんだから、
日本の過疎気味の掲示板荒らすなんて
予算がいくらでも付くよね！

IBMも必死だってことだな、過去にもジョセフソン素子で失敗しているからな。

>>134
レイテンシーが向上したメインメモリーが
普及していないことは、それほど要求がないことだと
気がつかない？

実際、計算負荷がかかるプログラムは
分散処理で対応するし、その場合
キャッシュやバッファ、キャッシュ制御命令が
効果を発揮するので、レイシティはある程度隠蔽できる
必要なのはメモリーバンドとなっているのが
現実なんだよ。

今あるプログラムを単純に高速に実行するためには
確かにレイシティの向上が必要だと思いますが
ソフトウエアーの再設計を含めたことで回避可能なことを
莫大なメインメモリーのコストをかけるメーカーはない。

この辺が
半導体メーカーが苦しんでいる事実だから。無知君？

>>137
シッタカもここまで来るとすごすぎｗ復習してきましょう

>>137
スーパーコンピュータにはメインメモリがない。

要するに、俺みたいな貧困層には関係の無い話でつね？

>>137
使っている用語がどう見ても素人にしか見えないｗ

>>134
>130はレイテンシーの問題を全く理解していない、
レイテンシーと音引き使うところで、素人丸出しだな。

>>137
>今あるプログラムを単純に高速に実行するためには
>確かにレイシティの向上が必要だと思いますが
>ソフトウエアーの再設計を含めたことで回避可能なことを
>莫大なメインメモリーのコストをかけるメーカーはない。
お前も「ソフトウエアー」に「メモリー」かよ。自演か？

じゃなくて、メモリを食わないプログラムは今でも高速に走るし、メモリをバカ食いするプログラム
はどうやったってレイテンシは避けられないから、ある程度のチューニング（これが、ＣＰＵとＧＰ
Ｕで違うのがＦＵＳＩＯＮの問題）はできてもあとはソフトで対応するしかないってこと。

なお、無駄な機能満載でわざと速度を落としまくってるウィンドウズを高速化するってのは、本末
転倒だから、どうでもいいことだ。

>>139
>スーパーコンピュータにはメインメモリがない。
シッタカもここまで来るとすごすぎｗ復習してきましょう

「ベクトルスパコンにはベクトルレジスタはあってもベクトル用キャッシュメモリはなく、メインメモ
リしかない」が正解。その結果、キャッシュのみならずメインメモリに広いバンド幅が要求される
ベクトルスパコンは衰退してるわけ。

>>142
自分の説明不足を感情的に示しているにしかすぎない、
つまらんなｗ

Core2Duo E4300をオーバークロックして世界記録 4.487GHzを達成
http://star.ap.teacup.com/dakara/

２つ合わせれば9ＧＨｚ！！！！

>>142
またオマエか

図星だったか。

しっかし、レベル低いスレだ。

少ないデータをガチャガチャぶん回すって事で
オセロの深さ優先探索に最適。
将棋やチェスは幅優先とかやるからちょい違うか？

RISCでソフトウエア側に放り出されたLogやら三角関数やらの浮動小数点演算が
再びCPU内部の命令として取り込まれる様になるか？

500GHzの68882で数百クロックかかる命令と
1GHzの68030がちょうどいいコンビになるか？

>>146
荒らすなよ、何人も釣って何がたのしいの？

どこかの記事を鵜呑みにして客観的にものをみれない愚かものが
チンカスレベルの長文で恥を晒すのみていると気持ち悪くなるな。
しかも目立ちがリでageてるし。

こりゃすごい。
ＩＢＭ社員が必死になっているような雰囲気にしかみえないねぇ。