【技術】メモリセル面積1/3　45nmプロセス向け3次元構造のSRAMセルを試作

��株式会社日立製作所は、株式会社ルネサス テクノロジと共同で、3次元構造のSRAMセルを
開発し、その動作の確認に成功しました。3次元構造のSRAMセルは4つのトランジスタのうち
の二つが、通常のトランジスタ上に、縦型ポリシリコンMOSトランジスタを積み上げた構造と
なっています。この立体構造の採用で、メモリセル面積を従来に比べ3分の1に削減することが
できました。SRAMの高集積化の限界を突破する45nmプロセス以降の基本構造として期待され
ます。なお本内容は、6月17日から米国ハワイで開催される「VLSI回路シンポジウム」で発表
されました。
（中略）

�3次元構造のSRAMセルの詳細は次の通りです。

1.円柱状の縦型ポリシリコンMOSトランジスタ
2.4トランジスタ構成のSRAMセル
3.2電源ワード線駆動方式
4.電界緩和待機方式�

　これらの回路技術を用い、130ナノメートルのCMOSプロセスでメモリセルを試作したところ、
読み出し・書き込み動作を問題なく行えることを確認でき、原理動作を実証しました。また、
試作したメモリセルの面積は0.78m2で、従来のSRAMに比べ3分の1のサイズとなることがわかり
ました。

参照元 日立ニュースリリース��6/17
http://www.hitachi.co.jp/New/cnews/month/2004/06/0617a.html

遅すぎる�A

メモリって高いよね。

リーク電流はほんとに大丈夫なのかね。

今のポリシリコンMOSってどのくらいの性能が出るの？
45nmっていうと，もうポリシリコンのグレイン・サイズと同程度？