【技術】長期信頼性を向上したHigh-k膜技術によりゲートリーク電流を約1/1000に抑制

65nmルールの次世代LSIにおける大幅な低消費電力化を実現する技術の開発について

ＮＥＣエレクトロニクスとＮＥＣは、プロセスルール65nmの次世代LSIにおいて、大幅な
消費電力の削減を可能とする2つのトランジスタ技術を開発しました。
プロセスルール65nm以降のLSIにおいては、ゲート絶縁膜を流れるゲートリーク電流とドレ
イン−ソース間に流れるオフリーク電流の増大が深刻な問題となります。今回の技術はこの
問題を解決するために開発されたものです。
今回の成果は、6月15日から17日まで、米国ハワイ州ホノルルで開催された学会「2004
Symposium on VLSI Technology」において、16日に発表しました。

今回開発した技術は、(1)ゲートリーク電流を従来の約1/1000の1pAに抑制しつつ、従来と
同等の駆動電流を維持することで、動作時と待機時の電流比を業界最高にできる高誘電率絶縁
膜(High-k膜)技術、(2)回路の要求に応じて基板バイアスと電源電圧を制御することで、待機
時のオフリーク電流を従来に比べて最大2桁低減できるCMOSトランジスタ技術、およびボディ
バイアス電圧をかけた際に生じるトランジスタ劣化原因の解明とその解決法です。
（中略）
この新技術を応用することにより、携帯端末において、多用なアプリケーションを実現しつつ、
充電しない状態での連続使用時間を従来の10倍以上にすることが将来的には可能となります。

今回開発した技術の概要は次の通りであります。
(1)動作時と待機時の電流比を業界最高にできるHigh-k技術
　１シリコン酸化膜よりも誘電率の高いHigh-K膜を用いることにより、ゲート電極とソース/
ドレイン電極との間に流れるゲートトンネルリーク電流を従来の約1/1,000に低減しました。
また、High-K膜が持つ、しきい値電圧の上昇効果を利用して、ドレイン電極と基板との間に
流れるリーク電流を従来の約1/10に低減しました。
　２High-k膜とポリシリコン電極との間に、余剰な不純物の絶縁膜への拡散を抑制する
アモルファスシリコン界面層を導入することで、トランジスタ形成時の欠陥抑制が可能になる
ため、性能の劣化が防止でき、High-k膜の大きな問題点である長期信頼性を従来に比べて大幅に
改善しました。

これらの技術により、500μA／20pAという業界最高の動作時電流/待機時電流比を実現しました。
この技術を用いて試作したトランジスタの性能は、2003年版国際半導体技術ロードマップにおいて
2006年にHigh-k膜の導入を必要としているロースタンバイパワー（LSTP）CMOSのトランジスタ
目標スペックを満たしており、携帯型情報端末などに適用されるLSIの高性能・超低消費電力化に
大きく貢献するものです。（略）

参照元
NECエレクトロニクス : ニュース＆イベント　6/17
http://www.necel.com/ja/news/archive/0406/1701.html

うんこ

ぺんてぃあむ４が復活！プレスコットよ燃え上がれぇぇ