東芝は,32nm世代のNAND型フラッシュ・メモリーを集積した300mmウエーハを,
「nano tech 2009 (国際ナノテクノロジー総合展)」(2月18〜20日)で披露した。
3ビット/セル技術を導入した32Gビット品であり,2009年9月から量産出荷する。
32nm世代では,デバイス構造については「(前世代の)43nmから大きな変更を加えなかった」
(東芝の説明員)という。従来通り,浮遊ゲート構造を採用している。ただし,この世代では
浮遊ゲート当たりの蓄積電子数が「200個前後まで低減している」(同説明員)。
この結果,3ビット/セルを実現するためにしきい電圧を8個に分離しようとすると,
書き込みマージンが極めて小さくなる。これに対処するために「回路側でかなり工夫を施した」
(同説明員)という。同社はこの回路技術について,
先日の「International Solid-State Circuits Conference(ISSCC)2009」で発表済みである。
2010年末〜2011年の量産化を予定する2Xnm世代のデバイス技術については,
「浮遊ゲート構造を延命できるか,または窒化膜トラップ(MONOS)型のような新構造が
必要になるかを見極めているところ」(同説明員)とする。浮遊ゲート構造はセル間干渉
などの問題から遅くとも3Xnm世代では限界を迎えるとの指摘が多かったが,
東芝は2Xnmへ延命する可能性をまだ残している。量産時期から推し量ると,
同社はこの点について比較的近い時期に判断を下すと見られる。
http://techon.nikkeibp.co.jp/article/NEWS/20090219/166051/ 依頼721