80MHzクロックアップの功罪

PredecodeLogic−32KByte Level-One Instruction Cache
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＋｜−Level-One
｜＋−Cache Controller
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＋｜−100MHz
｜＋−Super7Bus Interface
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＋｜−Level-Two
｜＋−Cache(256KByte)
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＋｜−Level-One DualPort
｜＋−Data Cache(32KByte)

こんな図すけど＠｀これがバックサイドキャッシュではないという根拠になるすか？
L2CacheとBusが直列に書いてあるなら理解できるすけど＠｀これは並列す。
Athlonのブロック図のように＠｀分けて描いてないと理解できないみたいすね。