■次世代POWER/PowerPCを語るす Vol.17

ISSCCで講演を聞いたヒトがBeyond3Dの掲示板に概要を投稿してくれているす。
http://www.beyond3d.com/forum/viewtopic.php?t=19815&postdays=0&postorder=asc&start=140
　・SPEの設計上の最優先課題は「簡素な構成」であった。複雑な機能を実装してダイ面積が増える位なら
　　SPEコアをもう1つ増やそうというのが基本方針である。
　・上記の目的のため、命令セットも簡素化され除算命令も存在しない。最も複雑と考えられる命令は積和と
　　SIMDのpermute(要素入替え)命令である
　・大半の命令は引数として3つの128-bit数を指定できる(直値という意味か？)
　・ローカルメモリもキャッシュ的な機能は一切無い。
　・SPEは実行ユニット"SPU"とDMAユニットで構成される。
　・DMA機能は強化されており、scatter/gather機能(飛び飛びのメモリに一発の命令でアクセスできる機能)
　　を持つと共に、演算と別に動作させることが可能。
　　ただし、後述の様にアウト・オブ・オーダー機能は持たないため、実行順はソフト的に制御して初めて演算
　　の裏でDMAを動作させることが可能になる。
　・DMAユニットは一度に16KBまでアクセス可能
　・128個の128-bitレジスタは整数と浮動小数点で共用される
　・単純な演算性能は単精度浮動小数点でSPEあたり、4-way (128-bit SIMD) x 2 (積和) x 4GHzで32 GFlops

ゲーム専用に作ってる訳ねえだろ。
1月12日になぜ安藤が居たと思うんだ？
昨日今日の開発じゃねえんだぞ。
IBMーSONYー東芝ーCanonが日本の復権につながる事を祈れ

今や日産もトヨタのパーツ使う時代なんだぞ、、、

>>37
CELLに共同出資してるのは、
BD VS HD DVD
の東芝よん。企業の論理は奥深いのれす。

　・分岐予測が失敗した場合のペナルティは18-cycleと非常に大きい。このためBook-Eのisel命令やAltiVecの
　　vsel命令のようなあらかじめ計算した結果を条件に応じて選択するような手法を分岐の代わりにするのが
　　望ましい。（パイプラインが非常に長いことを暗示しているす）
　・ローカルメモリのロード・ストアのレイテンシも6-cycleと非常に長い。
　　（同じくパイプラインが非常に長いことを暗示しているす）
　・消費電力に関する話は全て単制度でT&L処理を行った場合を例としていた。このようなベンチマークでIPCは
　　1.4程度になるとのこと。全てのループは4倍にアンロールして、上記の6-cycleのロードレイテンシを隠蔽する
　　ようになっている。
　・SPUは2-issueであるが、完全なin-orderの処理でレジスタリネーミングや命令の並べ替え等は一切行わない。
　・全回路中の20%がダイナミック・ロジックとなっている。
　・SPEを結ぶバスはリング状になっており、隣のSPEにローカルメモリを転送しながら処理を進めることで、
　　ソフト的なパイプライン処理が効率よく実現できる。

>>41, >>44から、以下のようなことが判るす。

　１．4GHzの動作クロックの実現のため、超長パイプライン構成となっている。
　２．かつて1GHz PPCプロジェクト(GuTS, Rivina)でテストされたダイナミック・ロジックによる高速化が
　　利用されている。
　３．SPEの命令セットはAltiVecより遥かに貧弱
　４．DMAのscatter/gather機能はスーパーコンピュータ用のベクトルプロセッサでも利用されている機能
　　であり、POWER6で採用が噂されるViVA-2(ベクトルメモリアクセスのためのコプロ)のプロトタイプで
　　ある可能性が高い