■次世代PowerPCを語るす vol.7

正直、MACオタがこの板でわざわざ自分でスレ立てて(ageて)までこの「次世代PPC」(次世代PPC搭載Macでないところが味噌)を語ろうとするのかが分からない。
そりゃあ自分の好きなMacが世間並みに速くなればうれしいし、
妄想だと言われようがいろいろ考え巡らすのは楽しい。
だがしかし、
使えなきゃ意味ねーんだよ。

それと、自分の妄想だけを述べて自分の都合がいい発言にしかレスしないのはどういう事なんだろう。

まあ、よいではないか。
元気なのは、vol.8への強い決意では？

>>952
いまだに妄想や腐れルーマーと、真っ当な予想の違いが理解できないすか(笑)

>>954 は本物?
すっげーねた臭いのだが

真っ当な予想って　　　。。


ﾜﾗﾀ

LinuxといえばこないだLinus本人がCISCの方が最終的にはバス帯域に対する
命令実行数を稼げるのでRISC有利なのだとカーネルMLで発言して物議を醸したね。
今のコア肥大化、でも明らかに早いペン４なんかみてるとこれが正解なのか、とか思う。
まぁまさかここまでCPUコアと外部バスとのスピードギャップが性能のボトルネックに
なるなんてあの頃は誰も思ってなかったのだろうね。

人間使う機械が速くなれば不思議と贅沢になれるもので今のパソコン、
PC,Mac含めてなんてまだまだ全然遅いと感じてる。
もう昔と比べて何倍早い、みたいな事も考えなくなった。
純粋に触っていて一瞬でも待たされるともっと速く成れ、と思う。
俺みたいな人間が居る限りどんな方法でも良いからとにかく
速いパソコン＝良いパソコンの方程式は不滅なのだろうなぁ。

次世代PPCの仕様から次世代MacのMBやメモリの仕様はある程度見えてきそうな気もしますね。

Appleが採用すればの話ですが <-- ここ重要。

まあともかく、次スレをたててよ＞ＭＡＣオタさん
他人が次スレを立てると、たいてい荒れるので。

自分も次擦れ希望す＞MAcヲタ

>>957 さん
本気で興味があるなら、ここでとんでもなく濃い議論しているヒト達がいるす。
英文すけどね。。。
http://arstechnica.infopop.net/OpenTopic/page?a=tpc&s=50009562&f=8300945231&m=3470943335

>>958 さん
埋まれば立てるす。別に2,3日スレッドが立ってなくても誰も困らないすよ。

>>951
パイプラインの多段化というのは、MACオタが思うほど簡単なものではないよ。

> MACオタ　
その次世代PPCとやらに
> 1216基底関数系のMP2 full計算
なんかをさせるとどうなのさ？実際のところ。
なんかPen4が有利なデータに関して目をつぶってるとしか思えないんだが。

>>960　見たす。
ニュアンスでさらっとしか読んでないすけど、どこの世界でもMacの性能の話が出ると
Intel/AMDはその頃は4GHzだ！とかチャチ入れる香具師はいるもんなんすね。

>>961 さん
多段化するのわ簡単すよ。それを高クロックで動かすのわ単純でわないすけど。。。

>>962 さん
その「1216基底関数系のMP2 full計算」とやらがどういうアルゴリズム
なのかを説明しなくてわ、話が始まらないということに気付くまで待って
あげてるすけどね(笑)

>>963
あちらのヒト達わ、アウト・オブ・オーダー実行の性能とか、命令グループの
充填効率なんかに注目しているのが面白いすね。

>>964
アルゴリズムね…
ホントに待っててくれるのか?

楽しみだZE!

すっげー興味あるけど、
自信満々でデータ持ってきたときには
明日の夜に返信しようとしたら次スレ移行+レスが500以上あって流れてそうな予感。

>>FwBweQKA
まぁ落ち着いて書きなよ

>>964
言葉の遊びをしているわけではないのだがね。
パイプラインを多段化するのは動作周波数を上げるため、
ひいては性能を上げることが目的なのは自明だろ？
前提を無視してどうするの。

だいたい君の論法を使えば、
パイプラインを多段化するのは簡単だし、
それを高クロックで動かすのも簡単だろ。
IPC がどこまで落ちてもいいのなら。

>>964
-----------------------
多段化するのわ簡単すよ。
-----------------------
こういう無知なヤツの話は信じないように。

>>968
現実を良く見たほうが良いんじゃないすか？
　　----------------------
　　パイプラインを多段化するのは動作周波数を上げるため
　　----------------------
そんなに単純にパイプラインに比例して動作周波数が上がるなら、G3(4段)で
900MHzを実現しているIBMわPOWER4(16-17段)で4GHzに到達している筈す(笑)

正直、968 の内容を「そんなに単純にパイプラインに比例して動作周波数が上がる」
というように捉えられたのか不思議なのだが、どういう推論を教えてくれない？
そこの所が激しく知りたい。

>>970 無知はこれだから困るな。ダイサイズがちゃうやろ。

このスレを「比例」で検索。
MACオタ以外誰も言ってないな。

×どういう推論を教えてくれない？
○どういう推論をしたか教えてくれない？

>>971
それでわパイプラインと動作周波数わどのような関係にあるのか講釈して
いただけるすか？

>>975 そんなことも知らずに偉そうなこと言うなよ、おい。

>>956

いまさら書く事でもないけど
ハードの速さとソフトの重さのイタチごっこに決着が付くとは思えない。

>>971
「それでわ」とういうのが、どの文を受けての言葉か掴みかねるが、
MACオタ氏は >>968 の内容を単純にパイプラインに比例して動作周波数が
上がると解釈した理由を説明するから、私(>>971) にはパイプラインと動作周波数が
どのような関係にあるか説明せよと言っているのかね？

それとも >>970 は誤読だっと認めるが、私(>>971) に別途 パイプラインと
動作周波数がどのような関係にあるか説明せよと言っているのかね？

どちらにせよ眠いから寝ちゃうから、すぐには書けないけどね。

>>978
オタに絡んでもしょうがないので、お願いですからそのまま寝ていてくだちい。

>>978
>>970わ現実を説明しただけす。明らかにパイプラインの段数と動作周波数わ
比例しないす。どうして、間違った考えを私が説明する必要があるすか(笑)

単に知識を披露したそうだから、その機会を差し上げただけす。
ここで引き下がれば、知ったか厨房だと証明されることになるすから頑張って
勉強してくると良いんじゃないすかね。

ＭＡＣオタさん
は
夜更かしさん

>>980
まるで MorphyOne の佐川氏のような蒟蒻問答をするね。。。

私(968) はあなたに「パイプライン段数に動作周波数は比例する」理由を
説明しろと言っていない。

968 を呼んだあなた(970)が、
「私(968) は『パイプライン段数に動作周波数は比例する』と考えている」と
誤読した理由を尋ねているんです。

それとも誤読ではなく、私(968)はかたくなに「パイプライン段数に
動作周波数は比例する」と信じていると思っているのですか？
それとも 968 の説明からは「パイプライン段数に動作周波数は比例する」という
命題が容易に推論できるのですか？

>>982
現実が示すと通り、パイプライン段数と動作周波数わ比例しないす。
それわそれとしてあなたの高邁な知識わ、より正確（かつ論理的）にパイプライン
段数と動作周波数の関係を説明できるんじゃないすか？

まさか、漠然とパイプライン段数が増えればクロックが上がるというイメージだけ
で技術的な難易度について語っていたすか？
>>968
　　----------------------------------
　　パイプラインを多段化するのは動作周波数を上げるため、
　　ひいては性能を上げることが目的なのは自明だろ？
　　----------------------------------
ちなにみパイプライン段数を増やして動作クロックが向上した結果を、性能向上
に繋げる方法の説明わもっと難しいすよ(笑)

パイプライン段数を増やすと、1クロックで通過するゲート数が減るために
クロックは上昇するだろうが、それ以外に、1つのステージに要する(通過する)
ゲート数を均質化できるメリットもあるんじゃないか？
たとえば4段のパイプラインと20段のパイプラインでは、明らかに後者のほうが
全体の通過ゲート数をステージあたりに比例配分しやすい。
この結果、特定のステージがボトルネックとなってクロック上昇の阻害要因と
なるのを回避できそうな気がする。

脳内妄想だが識者よ判定してくれ。

>>984
概念としてわそれで正しいす。
問題わ、パイプライン段数の延長が定量的にどのように効くのか？
という点ということになる訳す。

>>984
こっちも素人考えで疑問を。
パイプラインの多段化は予測ミスが起きた際、
ペナルティーの増大というデメリットを抱えている。
例えば同程度のモデルナンバーで比較すると、
こういうペナルティーが頻発するOfficeベンチでは、
AthronXP＞Pentium4となる。
そのペナルティーを補うレベルまでクロックを上げられることがメリット？＞多段化

問題わ、自分がいつもただしいと思われたい気持ちです

>>986
そういうデメリットは当然あるわけで、その時々の技術水準に合った
パイプライン段数が選択されてきたのでは？
現在はP6開発当時より分岐予測の水準が上がっているから段数も
当時より増やすことが(大きなパフォーマンス上のデメリットなく)
可能になったということ。

ところでPentium4の性能がOfficeベンチで悪いのはトレースキャッシュの
容量が小さいことが最大の要因では？
デコーダが1つしかないからトレースキャッシュでミスヒットしたときの
ペナルティが大きすぎる。

>987
You say true!(big applause!)

http://homepage.mac.com/hitomi18/

とはいえ何が性能のボトルネックかは素人に判定できるわけはないから
トレースキャッシュが拡大されるPrescottを評価しないと結論は
出ませんがね。

>>983
君は私の質問に、正面から答えることができないんだね。

まあ、君の質問には回答しておくよ。

半導体の種類、電圧、温度が同じ場合、プロセッサの動作周波数を
直接的に決めているのは critical path の(時間的な)距離。
Critical path は、プロセッサ上で 1サイクルのうちに信号が
届かなければならい2点間のうち、最も時間的距離が長いパスのこと。
このような時間的な距離(つまり遅延)は、通ったゲートの数(ゲート遅延)と、
配線の長さ(配線遅延)によって決まる。

パイプライン段数を上げるとクロックを上げることができるのは、
単純に言えば処理を分断することで critical path を短くできるから。
現在のプロセッサは、最も時間のかかるパイプラインステージに合わせて
クロックを決める。つまり一番時間のかかるステージに critical path が
ある(可能性が多い)。
＃ 非同期回路だとか dependable processor のような変則的なやつもいる。

>>988
トレースキャッシュわHyper Threadingで共有される部分すから、
ここが不足しているならHT onの状態でもっと性能が落ちると
考えるべきでわ無いすか？

もっともHyper Threadingを有効活用するために共有部分を強化
するのわ当然の帰結すから、トレースキャッシュを拡大するという
選択わ自然な話す。
でも意外とPrescottの発表でこの話に驚いたヒトが多かったみたいすね。。。

1000 が近づいたので端寄って書くと。

パイプライン段数とクロックの関係が比例しないのはおもに以下の理由。
・段数を上げるとトランジスタ数(ゲート数)が増え、配線が伸びる。
・pipeline interlock、forwarding path のように複数のステージを
またぐパスが、段数の増加に従って引き回しづらくなる。
・register file とユニットとの間のパスが、段数の増加に従って
引き回しづらくなる。
・キャッシュ

パイプライン段数と動作クロックの定式化は難しい。
・ユニットの配置はマイクロアーキテクチャに強く依存するため。
・プロセスの微細化に伴い、配線遅延の影響が増大しているため。

>>991
Intel VTune のようなツールを使うと、ある程度の分析はできまする。

>>992
それわ>>984を難しい言葉で言い換えただけでわ無いすか(笑)
>>994もいくつかわ間違っているし、本質的な問題についてわ理解
できていないと思われるす。

それでも腐れルーマーを叩くよりわ有益な話題すから、次スレでゆっくりとどうぞ。

>>993
Pentium4 ベースの Xeon で、DB や J2EE サーバなどを走らすと、
トレースキャッシュのミスヒット率は 40% 〜 60% になるのはざらです。

>>997
ごもっともな意見すけど、その手の処理のL1ヒット率わどんなプロセッサでも低いすよ。

1000???

1000

このスレッドは１０００を超えました。
もう書けないので、新しいスレッドを立ててくださいです。。。