CMOSの定義を簡単に説明できる？

そうなんですか、頼りになる方が消えてしまって残念です。
アナログ、デジタルの説明もかなりわかりやすかったです。
本当にありがとうございます。

>>42
BiCMOSでは集積という点ではそんなによくできないような気がしたが・・
ディジタルでできることはディジタルでしたほうがという気がしてるんですが、
そうも行かないものが結構あるみたいですね。

もしかして、映像機器や、音響機器の変換なんかに威力を発揮するとか？
素人的な発送ですいません。。。。。
ミックスシグナルLSIとか、なんか関係有る言葉ですか？

ミックスシグナル=デジタル・アナログ混成
と考えて間違いないです。

なるほどー、また一つ問題が解決しました＞４６
一言で分かりやすかったです。
技術的には、難しいんですか？
アナログ、デジタル混成、、、、

DRCエラーでまくりなんだけど＾＾；

>>47
マスクが多く必要になる。プロセスが単層CMOS品なんかに比べ複雑化。
だからコストもかかる。
半導体プロセスではコストがすごく重要になるので、技術的なものよりも
そういったことのほうが難しいのかも。

なーるほどね、多子化にステップすうが多くなると
いったん加工したものの上から、また加工してと、複雑さが加速しそう、、、
いったい、何ステップぐらいでかんせいするんでしょうか？
100-200はかるく有りそうですけど。。。。

>>49
その昔、（今も？）アナデバとかの特殊なプロセス使ったデバイスはかなり高価なのが多かったですし、
（代表的なのはバイポーラで高速なPNP-Tr作り込む技術。
さらにその昔は、モノリシックＩＣでは高速なPNP-Trが作れなかった）
確かにCMOSも微細化・多層化を進めていくと表面を磨き直したり（積み重ねていくと表面が凸凹になるから？）
銅配線したり、（アルミでは断線しやすい？のと低抵抗化）
多くの手間とコストを必要としそうな気がします・・・

まぁ、余り詳しくは教えられないけど・・
プロセス数は多層品では200は越えると思っていいかな。
磨きなおしはCMPとかエッチバックですね。表面の凹凸を取るためです。
Cu単体の配線は詳しくないですが、Al-Cuみたいに合金化してるのが今の普通のだったはず
断線よりも抵抗が問題だとおもいましたが、Cu配線のEMに付いては知らないので・・・
今度それ系の人に聞いてみよう。

ひえー、デバイス作りは、結構どころか、すっげー大変そうですね。
ところで、CMPとエッチバックって同じようなものだとおもって他のですが
違うんですね。もっと勉強しなくては！！

銅プロセスはさらに工程数は増える
いまやってる品種は1000工程以上あるが、
客に早く出せと言われて鬱だｗ

そういえば、ちょっと前ある寺から銅廃線にします〜なんていう
手紙が来たな（ｗ

＞＞５４
１０００工程か‥　1日10工程でも3ヶ月以上ですね。
普通はもっと遅いか？

>56
そんなちんたら流す品種じゃないんで
20−30工程/dayくらいです

えー、1000工程ですか？
そこまでいくと、途中で商品歩留まりとか、いろいろな問題が発生しそうですが
ねたじゃないんですか？
うちのラインでは300工程ぐらいが標準ですが、、、、
ちなみにラインルール0.6μｍ
ぷぷ、いまどきは太いって？？ゆるしてちょ

P5もBiCMOSだそうですよ

1000工程はねたではないが数え方の差はあるかもしれない。
そもそも工程数はデザインルールより配線層数で
きまるかと。ちなみに、この品種は７層ね

え、7層？？
本で見ると、トランジスタの構造が書いてありますが、
一個のトランジスタ作るのに、何層もの膜がついているようですがあれは
何層と数えますか？
もし、一個のトランジスタでいっそうと数えるのであれば
7層というと、縦に7個もトランジスタが重ねられることになるんでしょうか？
そんなことって、可能なんですか？

アルミ配線の層数。層間絶縁膜は何層にもなってることが多いけど、それは数えない

ふつーロジックプロセスで
ベアウェハー→前工程プロセス完了まで
どの位かかりますか

それって、すごい企業秘密じゃない？
うちは、１ヶ月以内だけど、工場、依頼主によってだいぶ違います。

つーか、お金をいくら出すかによってぜんぜんちがう。

そりゃそうだ。
１ロットのみ超特急って言われれば、そのように進む場合もあるだろうし。。

トラブルがなければね・・・

そうだね、トラブルがつきもの装置使ってるんだから
トラブルがないほうがおかしい、メンテも多いしね

○itachiとかだとロジックICの工程を
大手商社にアナウンスしてるよね
商社が客先から聞かれると答えてる
まぁこれが本当かどうかわかんナインけど

工程ってかなりこまいところまで教えてるの？
例えば多層の前処理での洗浄工程一つ一つまで教えてるとか？
さらに各プロセス条件までも教えてる、、ということはさすがにないか・・・

>>70
うーん前処理というか全体の割合から見た工数を主にしています。
ウェハーカットからパッケージにする工数が実は同じぐらいだったりして
知らないほうがよいのかもという気持ちになりました。

>ウェハーカットからパッケージにする工数が実は同じぐらいだったりして
ごめん、何と同じなのか意味が分からない。

>>72
スンマソ
前工程の工数と同じ

>>70
数えてる。
うん。洗浄工程は確実に数えてるね。

あのう・・・

数える（かぞえる）ではなくて、教えて（おしえて）なんです・・・・
あげあしとりでなくて、本気です。すみませんが、よろしこ。

○itachiというかニポンのメーカーのデバイスなんて
トロトロだから、教えたって誰も真似しないＹＯ

そうなの？
じゃ、どこのだったら真似するの？

＞７７
TSMC(w

>>77
IBM＞＞＞Intel＞台湾系,NEC＞＞NEC以外の日本メーカー
こんなところかな？

いま、STARCの0.13やってるひといる？
締め切り間近で学校やすめないよ

すいません、できません
あがれー

>>5のような程度で専門職として社会に通用してるのが現実なら日本の凋落はリーズナブルだったわけだ。

>>79
かなーり悔しいが
　ＮＥＣ＞ＮＥＣ以外の日本メーカー
は認める。
が、
　Intel > 台湾系
は違うと思うぞ。逆じゃないのか？

IBM > 台湾系 >> Intel > NEC > NEC以外の日本メーカー
じゃねーの？

>>44
0.35umのBICMOSは、携帯電話で使っているよ。

「めたるおきさいどせみこんだくたー」
って何？金属が酸化した半導体？？

このスレまだあったのか。半年も沈んでたスレをageないでくれー。
このスレかなり？？？な書きこみ多し。眉に唾つけて読むべし。

面接官｢CMOS作ってるの？じゃ、CMOSの定義を説明してくれる？」
俺｢はい、ひとつの基板上でNMOSとPMOSが相補的に動作する回路様式です」
面接官｢･･･そうですか」

俺の説明ダメポ？

現在は、半導体の勉強総合スレができてるから、以後はそっちで。

死んでるスレを上げるのは止しましょう。ここはストップ。

トンデモが集まるスレ
一周年記念、晒し上げ

>>15
　東海大の鈴木八十二教授ですか？

死んでるスレ上げるな。半導体スレがあるからあっちへ行けよ