CMOSの定義を簡単に説明できる？

すいません、CMOSとは？
ということを調べているのですが、どこを見ても難しく書いてあって
なかなか飲み込めません。
だれか、簡単にズッバ！っと解説してください。
宜しくお願いします。

こんぷりめんたりめたるおきさいどせみこんだくたー

宿題は自分でやっとけ。

定義ってのも変だな

嫌な事は早めに終わらせろと教えられなかったかい？
CMOSはFETベースでTTLはトランジスタベース

5を晒し揚げ

静電気で逝っちゃいます

けっこうあると思うんだが・・・・・
例えば、書籍で、｢半導体のすべて｣（発行：日本実業出版社）
なんかは入門向けに解説してるが・・・

Vz Editorの作者

N-MOS-FETとP-MOS-FETをトーテムポール状(NMOSのソースがVSS、PMOSのソースがVDDにつながる構造をベースとする)になっているIC。
昔はN-MOSしか使わないICがあって、それはN-MOS ICと呼んでいたらしい。それは消費電力が大きめなので、進化させたのがC-MOS

CMOS：Complementary MOS
トランジスタ式SEPP(Single Ended Push-Pull)増幅回路の構造のうち、
上下トランジスタがMOSFETで、且つ上下トランジスタが相補的な特性を持つもの。

相補的な特性の素子とは、
PチャネルFETとNチャネルFET、PNPトランジスタとNPNトランジスタ、
2SA1015と2SC1815と言うふうに
特性に書いてある値は大体同じで、符号が逆になる素子の組み合わせの事です。

もうちょっと砕いて言うと、>>10氏の仰るとおり。

消費電力が小さくなることと、電源電圧ぎりぎりまで出力できる事が特徴。
CMOS構造はアナログ回路でも出てきます。

C 小さくすれば
M もっと
O 大きな回路を同じ面積に放り込める
S 素子

ですです。

なーるほど、なんとなく分かってきました。
要するに、
１：2つのトランジスタを繋げたもの。
２：2つのトランジスタは、相補的な組み合わせ
３：効果としては、消費電力ダウン、出力特性アップ
こんな認識でよろしいでしょうか？

あれ、ところでCMOSを使って、どんなことができるんでしょうか？
単なるトランジスタではないようですが、、、、
バカですいません、最後の質問にしますので、先輩がた宜しくお願いいたします。

「ＣＭＯＳは私が作ったんですよ」とうちの大学の教授がいってた

>>1
MOSに比べて動作速度が高い。

＞１６
CMOSの最も重要な特徴は
a:MOSに比べて動作速度アップ！

その他の特徴
１：2つのトランジスタを繋げたもの。
２：2つのトランジスタは、相補的な組み合わせ
３：効果としては、消費電力ダウン、出力特性アップ
こんな認識でよろしいでしょうか？

ちなみに、なぜ同さ速度が速いと思いますか？
出力の特性に関係有るんでしょうか？今度本で調べてみますが、
ずばー！っと分かりやすく、説明できる方がいたら、尊敬の念を送ります。

やっぱり、スイッチング時にしか電流が流れないとこが、ＣＭＯＳ
なんじゃないの？

>1さんはよう、本買ってよまれえ。

ふいぃぃぃ１って結構くわにゅｍ
しいんぢゃいおないのかおうぇｒ；うをう；
える９８０ｇｂみ

以上。ジンセイハアマクナイヨ

CMOSインバータとか簡単なものから
レイアウトを解説ひてるとこないですかね？

あの、ここってネタスレですか？

モモモモモちろん、あのあのあのネネネネネタですよ。
イジョウ。ジンセイハアマクナイヨ

大変よくわかりました。
今まで教えていただいたことを頭にいれて、もう一度本を読んでみます。
以上、このスレは終了ということで結構です。

終了してしまったようですが
MOSに較べて速い、って変。N-MOSに較べると速い、が正解。

用語：
Vss：ロジックの低レベル電源。普通Vss=GNDとする。
Vdd:ロジックの高レベル電源。普通Vdd=電源電圧=5[V]または3.3[V]で設計する。

まず最初に、MOSFETで作ったロジックは、
TTLロジックより入力回路の特性が良くなる事が期待されていた事と、
当時の半導体製造プロセスでは
pチャネルMOSFETが作りにくかった事を覚えておく必要があります。

で、NMOSは、上側のpチャネルMOSFETを作るのを諦めて、単なる抵抗にしてあります。
下側nチャネルMOSFETがONすると、出力ピンがVss側へ引っ張られロジックがLになり、
nチャネルMOSFETがOFFすると、出力ピンが抵抗でVdd側へ引っ張られロジックがHになります。

しかし、ロジックの出力より先の配線には寄生コンデンサがどうしても存在します。
論理レベルを変化させるためには、これを充電・放電しなければなりません。
放電側はMOSFETなので、充分に抵抗を低く出来るので問題は無いのですが、
充電電流は上側の抵抗で決まってしまいます。

上側の抵抗を低くすると速度は上がりますが、
Lレベルの時にトランジスタを通して抵抗へ電流が流れつづけるので消費電流が大きくなり、
下側トランジスタもそれにつられて大きくなってしまい、今度はトランジスタが遅くなるという
二律背反の関係になり抵抗値を小さくするにも限界があったのです。

結局、高速動作する為には上側にトランジスタを導入して、
Lレベルを出力するときに上側トランジスタをOff出来るようになるまで
待たなければなりませんでした。
それがCMOSです。

下記URLは英語ですが、P型基板上へのCMOS-IC作成プロセスの図解です。
nチャネルMOSトランジスタの製造工程が余計に存在することに注目。
http://www.nanolab.ucla.edu/microlab/html/CMOS_fabrication.htm

N-NMOSに比べて速いって変。。。
NMOS論理の方が速いですよ。
結局、CMOS論理はNMOS論理での消費電力を抑えるために、
考えられたものですから。

>>26
あれ。そうでしたっけ？
こっちもフォロアップします。

>>27
26さんので正しいはずです。
Si中での移動度は正孔より電子のほうが速いのですから・・・
CMOSは消費電力を抑えるためと思って間違いないと思いますよ。

＃学生時代、MOSFETの構造と動作原理について図と数式などを用いて説明せよ。
＃という問題に、MOSはMOSバーガーと書いた奴がいたそうだ。
＃MOSバーガーの構造が書いてあったらしい・・・・
＃間に挟まれたトマトが絶縁物で、ケチャップが反転層としてうんぬん〜〜
＃間違ってはいなかった＆おもろいので+10点にした先生がいたヨ

あれ、なんか色々と議論が進んでいるようで、、、、
CMOSの大きな目的は、消費電力を押さえるためだったんですね。
いやー、非常に分かりやすいです、すばらしい、すばらしい。

今まで、色々本を読んだり、ネットで検索したりしたんですが
CMOSの原理や、目的がはっきりと理解できずに困っていましたので
とっても助かりました。

>>29
御礼に、素子の大きさと消費電力（動作速度）の関係をレポートしてくれ。

レイアウトがわからないよー

>>28
デザインルールが小さくなると動作速度もメチャ速くなるみたいですね。
スパコンも実はCMOSだったり・・・
http://www.sw.nec.co.jp/hpc/sx5/index.html
HEMTとかジョセフソン素子だと思ってたんですが（素人）。

NMOSはもう絶滅したのかな?
NMOSはいつ頃まで作られていたのかな?
たしかハミコンのチップはNMOSだったと聞いたような気が。

ジョセフソンっていまだにやってるのNTTくらいなのかな？

デザインルールが変われば、素子の構造も変わるヨ！
ただ小さくすればいいってもんでもないのです。

詳しく知りたいときはなんか参考書でも読んでみて。

＃いい参考書あれば俺にもおせーて。ジーとかグローブになんのかな？やっぱ
＃どっちも持ってるけど、ジーさんのほうが読みやすい気がする。
＃ジーさんの翻訳のが出たら速攻買うよ。英語は疲れます。

パストランジスタをNMOSで作るとローの信号は
正しく通過させるが、ハイの信号はしきい値電圧分
信号レベルが劣化する。
CMOSはハイ、ローともに信号レベルの劣化は無い。
という特徴もある。

EWSの内部の石を設計してる者だけど、
ロジック部は全部CMOSで作ってるね。

終わってるみたいだから、下げとこう。

はい、ちょっと週末までに調べて報告いたします。
ところで、CMOSについて詳しい方がいれば教えていただきたいのですが
CMOSの最大の利点は、消費電力の低下ということですが
BICMOS（バイポーラCMOS）のメリットや開発経緯などについて、知っている後先輩がいましたら
宜しくお願いいたします。

>36
BICMOSは速度の必要なところにバイポーラTrs.、
消費電力を抑えるべきところにCMOSTrs.を使用。
要は両者の良い面を使う。

但し、作るときのマスク枚数が多かったり。プロセス工程数が
妙に増えたり、集積度がCMOSに比べて上がらなかったりと
デメリットが多くなってきたので、下火になりつつあると思う。

なるほどー、すばらしい。
参考までにあなたのご身分を！
先生ですか？サラリーマンですか？尊敬します。
いや、ホント参考になります、頼りになります。
こう言う素朴な質問に、ずばっと！
分かりやすく説明してくれる先輩が、自分の会社や学校にいるといいのになあ

BiCMOSはCMOSのほかにバイポーラ（NPNとか）がのってる。
一緒の基板に二種類のTrを集積してる。
CMOSは消費電力もそうだけど、バイポーラに比べずっと集積化しやすい
これも大きな特徴。消費電力小さい＝熱でない＝高集積できるとか、
プロセス的に有利な点がCMOSには沢山あって現在の半導体の主流になった。

バイポーラは簡単にMOSよりバイポーラの方が出力大きくてひずみが少ない。
でいいと思ったけど。だからアナログなんかで使われる（はず）。
歴史としてはアナログディジタル混載からきてるんじゃないかな？
用途は詳しくは知らないが帯域フィルタに使うと聞いた。
高周波向けとかが多いんじゃないかと？？
詳しい人キボン。

俺の中学生当時の知識だと、CMOS遅くて NMOSマンセー。
みたいなことが書いてあったね。Z80Aあたり NMOSだったりしなかった?
CMOSは低消費電力バージョンの 8085とかに使われてたような。
でもどんどんCMOSも小さく速くなって主流になったんだよな。
8086だか 286だかあたりは BiCMOSで頑張ったぜ! っていってた気もする。

アナログって、どういうことなんですか？
さらに、アナログ・デジタル混成ってどんなメリットがあるんでしょうか？

普通に言うアナログとは、信号の物理量(例えば電圧、電流など)が
そのまま取り扱う信号の値を示す場合を言います。
例えば、温度がt[℃]のときにt[mV]が発生する回路はアナログ回路です。

で、トランジスタは、
入力信号に対して出力が比例して変化する線形動作領域と
その範囲より大きな入力信号を加えて出力が入力の影響を受けない飽和領域があります。

この領域の範囲は、トランジスタの構造や寸法、素材などに影響されます。

デジタルならば、入力がどのような物でも出力が決定されるように、
できるだけ飽和領域を使うように回路やトランジスタを設計します。

アナログであれば入力の信号をそのまま出力に伝えるために、
線形動作領域を出来るだけ使うように設計します。

デジタル・アナログ混成は、ICの基本要素である
集積度の点でとても有利です。

#ついにgzip未対応の社串では2chは使えなくなってしまった・・・・しばらく2chとはお別れ。

そうなんですか、頼りになる方が消えてしまって残念です。
アナログ、デジタルの説明もかなりわかりやすかったです。
本当にありがとうございます。

>>42
BiCMOSでは集積という点ではそんなによくできないような気がしたが・・
ディジタルでできることはディジタルでしたほうがという気がしてるんですが、
そうも行かないものが結構あるみたいですね。

もしかして、映像機器や、音響機器の変換なんかに威力を発揮するとか？
素人的な発送ですいません。。。。。
ミックスシグナルLSIとか、なんか関係有る言葉ですか？

ミックスシグナル=デジタル・アナログ混成
と考えて間違いないです。

なるほどー、また一つ問題が解決しました＞４６
一言で分かりやすかったです。
技術的には、難しいんですか？
アナログ、デジタル混成、、、、

DRCエラーでまくりなんだけど＾＾；

>>47
マスクが多く必要になる。プロセスが単層CMOS品なんかに比べ複雑化。
だからコストもかかる。
半導体プロセスではコストがすごく重要になるので、技術的なものよりも
そういったことのほうが難しいのかも。

なーるほどね、多子化にステップすうが多くなると
いったん加工したものの上から、また加工してと、複雑さが加速しそう、、、
いったい、何ステップぐらいでかんせいするんでしょうか？
100-200はかるく有りそうですけど。。。。

>>49
その昔、（今も？）アナデバとかの特殊なプロセス使ったデバイスはかなり高価なのが多かったですし、
（代表的なのはバイポーラで高速なPNP-Tr作り込む技術。
さらにその昔は、モノリシックＩＣでは高速なPNP-Trが作れなかった）
確かにCMOSも微細化・多層化を進めていくと表面を磨き直したり（積み重ねていくと表面が凸凹になるから？）
銅配線したり、（アルミでは断線しやすい？のと低抵抗化）
多くの手間とコストを必要としそうな気がします・・・

まぁ、余り詳しくは教えられないけど・・
プロセス数は多層品では200は越えると思っていいかな。
磨きなおしはCMPとかエッチバックですね。表面の凹凸を取るためです。
Cu単体の配線は詳しくないですが、Al-Cuみたいに合金化してるのが今の普通のだったはず
断線よりも抵抗が問題だとおもいましたが、Cu配線のEMに付いては知らないので・・・
今度それ系の人に聞いてみよう。

ひえー、デバイス作りは、結構どころか、すっげー大変そうですね。
ところで、CMPとエッチバックって同じようなものだとおもって他のですが
違うんですね。もっと勉強しなくては！！

銅プロセスはさらに工程数は増える
いまやってる品種は1000工程以上あるが、
客に早く出せと言われて鬱だｗ

そういえば、ちょっと前ある寺から銅廃線にします〜なんていう
手紙が来たな（ｗ

＞＞５４
１０００工程か‥　1日10工程でも3ヶ月以上ですね。
普通はもっと遅いか？

>56
そんなちんたら流す品種じゃないんで
20−30工程/dayくらいです

えー、1000工程ですか？
そこまでいくと、途中で商品歩留まりとか、いろいろな問題が発生しそうですが
ねたじゃないんですか？
うちのラインでは300工程ぐらいが標準ですが、、、、
ちなみにラインルール0.6μｍ
ぷぷ、いまどきは太いって？？ゆるしてちょ

P5もBiCMOSだそうですよ

1000工程はねたではないが数え方の差はあるかもしれない。
そもそも工程数はデザインルールより配線層数で
きまるかと。ちなみに、この品種は７層ね

え、7層？？
本で見ると、トランジスタの構造が書いてありますが、
一個のトランジスタ作るのに、何層もの膜がついているようですがあれは
何層と数えますか？
もし、一個のトランジスタでいっそうと数えるのであれば
7層というと、縦に7個もトランジスタが重ねられることになるんでしょうか？
そんなことって、可能なんですか？

アルミ配線の層数。層間絶縁膜は何層にもなってることが多いけど、それは数えない

ふつーロジックプロセスで
ベアウェハー→前工程プロセス完了まで
どの位かかりますか

それって、すごい企業秘密じゃない？
うちは、１ヶ月以内だけど、工場、依頼主によってだいぶ違います。

つーか、お金をいくら出すかによってぜんぜんちがう。

そりゃそうだ。
１ロットのみ超特急って言われれば、そのように進む場合もあるだろうし。。

トラブルがなければね・・・

そうだね、トラブルがつきもの装置使ってるんだから
トラブルがないほうがおかしい、メンテも多いしね

○itachiとかだとロジックICの工程を
大手商社にアナウンスしてるよね
商社が客先から聞かれると答えてる
まぁこれが本当かどうかわかんナインけど

工程ってかなりこまいところまで教えてるの？
例えば多層の前処理での洗浄工程一つ一つまで教えてるとか？
さらに各プロセス条件までも教えてる、、ということはさすがにないか・・・

>>70
うーん前処理というか全体の割合から見た工数を主にしています。
ウェハーカットからパッケージにする工数が実は同じぐらいだったりして
知らないほうがよいのかもという気持ちになりました。

>ウェハーカットからパッケージにする工数が実は同じぐらいだったりして
ごめん、何と同じなのか意味が分からない。

>>72
スンマソ
前工程の工数と同じ

>>70
数えてる。
うん。洗浄工程は確実に数えてるね。

あのう・・・

数える（かぞえる）ではなくて、教えて（おしえて）なんです・・・・
あげあしとりでなくて、本気です。すみませんが、よろしこ。

○itachiというかニポンのメーカーのデバイスなんて
トロトロだから、教えたって誰も真似しないＹＯ

そうなの？
じゃ、どこのだったら真似するの？

＞７７
TSMC(w

>>77
IBM＞＞＞Intel＞台湾系,NEC＞＞NEC以外の日本メーカー
こんなところかな？

いま、STARCの0.13やってるひといる？
締め切り間近で学校やすめないよ

すいません、できません
あがれー

>>5のような程度で専門職として社会に通用してるのが現実なら日本の凋落はリーズナブルだったわけだ。

>>79
かなーり悔しいが
　ＮＥＣ＞ＮＥＣ以外の日本メーカー
は認める。
が、
　Intel > 台湾系
は違うと思うぞ。逆じゃないのか？

IBM > 台湾系 >> Intel > NEC > NEC以外の日本メーカー
じゃねーの？

>>44
0.35umのBICMOSは、携帯電話で使っているよ。

「めたるおきさいどせみこんだくたー」
って何？金属が酸化した半導体？？

このスレまだあったのか。半年も沈んでたスレをageないでくれー。
このスレかなり？？？な書きこみ多し。眉に唾つけて読むべし。

面接官｢CMOS作ってるの？じゃ、CMOSの定義を説明してくれる？」
俺｢はい、ひとつの基板上でNMOSとPMOSが相補的に動作する回路様式です」
面接官｢･･･そうですか」

俺の説明ダメポ？

現在は、半導体の勉強総合スレができてるから、以後はそっちで。

死んでるスレを上げるのは止しましょう。ここはストップ。

トンデモが集まるスレ
一周年記念、晒し上げ

>>15
　東海大の鈴木八十二教授ですか？

死んでるスレ上げるな。半導体スレがあるからあっちへ行けよ