CPUアーキテクチャについて語れ 16

>>396, >>403 で紹介した PPC476FP に関して GCC ML に情報が出ているようです。
http://gcc.gnu.org/ml/gcc-patches/2009-10/msg00499.html
　- 推測通り FPU は APU インターフェース接続で、FPU 無しの PPC476 もありえる。
　- 命令レイテンシ
　　単純整数演算(加減算、論理演算、等): 1
　　複雑整数演算(整数乗算、SPRアクセス、等): 4
　　整数除算: 11, non-pipelined
　　ロード/ストア: 4 (アップデート付きアドレシングのペナルティなし)
　　浮動小数点演算: 6
　　浮動小数点除算: 19 (単精度), 33 (倍精度), 共に non-pipelined

ところで>>403 で書いたこれですが、大きな勘違いで PPE と違って 32bit コアのPPC47x
では無理でした。
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　　次世代 CELL/B.E. があるとすれば、制御用 POWER ISA コアも PPC470 系列の設計になる
　　のではないでしょうか。
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>>409
ブルドーザの目指してるところってこれじゃないのか

それでは 64-bit 組込コアのロードマップはどうなっているかというと、"PowerPC A2"
という情報が世間では飛び交っているようです。
これもちゃんと根拠があったようで、GCC に設定が追加されていました。
http://gcc.gnu.org/ml/gcc-patches/2009-09/msg01764.html
　- こちらはちゃんと PPC64。
　- 組込向けコアなのは間違いないらしく、APU 接続演算リソースの定義がある。
　- in-order コアの様に見える
　- 乗除算専用パイプラインがあるらしい (DSP?)
　- MT は止めた？
　- 命令レイテンシ
　　整数乗算: 1 (32bit), 6 (64bit)
　　整数除算: 32 (32bit), 65 (64bit), 共に non-pipelined
　　ロード: 5 (整数), 6 (fp)
　　ストア: 1 (整数), 2 (fp)
　　浮動小数点演算: 6
　　浮動小数点比較: 5
　　浮動小数点除算: 59 (単精度), 72 (倍精度), non-pipelined
　　平方根: 65 (単精度), 69 (倍精度), non-pipelined

PPE直系の設計の様に見えます。文中に"SPE"なる記述も…

>>411
次のCELLにはこれが付くのか

>>411 はちょっと訂正。
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　　　- MT は止めた？
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a2.md に記されたレイテンシ記述と、rs6000.c に記されたものが、ほぼ
2:1 の比率になっているようですから、2-way FGMT で間違い無さそうです。

>>412
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　　次のCELLにはこれが付くのか
　　----------------
むしろ次期 XCPU かと。

参考までに PPU の記述と比較してみました。
http://gcc.gnu.org/viewcvs/branches/ibm/power7-meissner/gcc/config/rs6000/cell.md?view=log
a2.md の中で演算リソースの割付が"nothing"のモノは、枠組だけ用意して
数値は適当な値を入れてあるだけっぽいので、もっともらしい値だけ比較します。
　64bit整数乗算: 9 cycles (PPU) -> 6 cycles (A2)
　32bit整数除算: 32 cycles (PPU) -> 32 cycles (A2)
　64bit整数除算: 64 cycles (PPU) -> 65 cycles (A2)
　浮動小数点演算: 10 cycles (PPU) -> 6 cycles (A2)
　浮動小数点ロード: 7 cycles (PPU) -> 6 cycles (A2)
　浮動小数点ストア: 13 cycles (PPU) -> 2 cycles (A2)
　浮動小数点比較: 6 cycles (PPU) -> 5 cycles (A2)
　単精度fp除算: 74 cycles (PPU) -> 59 cycles (A2)
　倍精度fp除算: 74 cycles (PPU) -> 72 cycles (A2)
　単精度fp平方根: 84 cycles (PPU) -> 65 cycles (A2)
　倍精度fp平方根: 84 cycles (PPU) -> 69 cycles (A2)

・整数DSP用のパイプラインが新設されて、一般の処理を行う一般整数パイプラインの負荷が
　軽くなった
・全体にパイプラインが短くなった
というのが改善点なのでしょうか？

>>411 でキャッシュに関する記述を書き忘れたので、追記しておきます。
　- 64-byte キャッシュライン
　- 16KB L1
　- 2MB L2
　- 16本の自動プリフェッチストリーム

キャッシュラインのサイズを半分にして、多少は利用率を上げた一方で、L1 は PPU より半減
ですか…

こちらも昨年秋のニュースですが、AMCC の Titan コアを搭載した製品が発表されています。
Titan の発表ってもう2年以上前だったりするのですが…
http://pc11.2ch.net/test/read.cgi/jisaku/1178140550/392
http://pc.watch.impress.co.jp/docs/2007/0531/mpf07.htm
AMCC のリリースはこちら。
http://investor.appliedmicro.com/phoenix.zhtml?c=78121&p=irol-newsArticle&ID=1342823&highlight=
　　-----------------------
　　The APM 83290 includes a processor subsystem that integrates two Titan cores
　　based on Power Architecture technology, delivering frequencies of 1.5 GHz per core.
　　The Titan core is a superscalar, dual-issue, out-of-order core designed to achieve
　　industry leading single thread performance on a per clock basis. Along with high
　　performance, innovative circuit design techniques enable the APM 83290 to deliver
　　speeds of 1.5 GHz in 90nm bulk CMOS while comparable designs require 45nm SOI
　　process technology to achieve similar operating speeds.
　　-----------------------
今となってはあらゆる点で PPC476 に劣る訳ですが、リリースにあるように 90nm バルクプロセス
で同レベルのクロックを実現しているのは立派と言えるのかも。
量産は今年Q1なので、476より早く登場するのも確かです。

>>414
なぜXCPU、CELLとは考えないの？

>>417
PPUの開発リソースをMSに横流しされた恨みをそう簡単に忘れるとも思えませんが…

>>418
それが根拠なの、根拠が弱いと思う

>>419
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　　根拠が弱いと思う
　　--------------
では言い換えましょう。チップ開発能力が殆ど無いMSのために、半導体開発の研究所を
持つSONYが開発費を共同で負担してあげる必要があるでしょうか？

>>419
真偽はともかく、こういう報道もありました。
http://pc.watch.impress.co.jp/docs/2008/0929/kaigai469.htm
　　--------------------
　　ちなみに、Cell B.E.の開発をSCE(ソニー)、IBM、東芝の3社のエンジニアで行なった
　　米オースティンのSTI Design Centerには、現在、SCEのアーキテクトチームはほと
　　んど残っていないと言われる。
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現時点で未発表の"A2"ですから、昨年初頭の段階はちょうどアーキテクチャ設計の最中
だった筈。その時点でSCEの技術者が手を引いていたすれば…

>>420
前提がMSありきで、共同開発orリークというのがおかしい
>>421
今回のはpower関連だからとも取れる

>>422
IBMは商売に関しては悪の権化のような会社です。客から開発費をふんだくった上、
開発した製品の販売権も手に入れるという所業を繰り返しています。

今回話題にしている PPE, PPC476 も全て例外ではありません。
　・PPE: SONYの資金で開発 -> MSに派生製品をライセンス
　・PPC476: LSI Corp. の資金で開発 (>>396参照)　-> コアはIBMブランドで販売
https://www-01.ibm.com/chips/techlib/techlib.nsf/products/PowerPC_476FP_Embedded_Core

さて、A2の開発費を出した客は誰でしょうか？誰が A2 を必要としているかで判るかと。

ちょっと CELL/B.E. 開発の現状を整理してみましょう。

龍芯3号と同じ Hot Chips 20 で東芝は SpursEngine を発表しています。資料はこちら。
http://www.hotchips.org/archives/hc20/2_Mon/HC20.25.211.pdf
p.17を見れば判りますが、SPEは単にバルクSiで製造しているだけでなく、完全にレイアウト
設計をやり直しています。SpursEngine が PPE を持たないのも周知の通りです。

一方で IBM が HPC 向けに設計した PowerXCell のレイアウトはこんな具合。
http://www.power.org/resources/devcorner/cellcorner/hpcspe.pdf (P.18参照)
倍精度ユニットは正に『ポン付け』としか言い様がありません。最新の CELL/B.E. のユーザー
ズマニュアルを読めば書いてますが、PowerXCellで新たにサポートされたDDRメモリの
インターフェースも、XDRメモリコントローラの先にコンバータが『ポン付け』…

IBMの設計がダメとは言いませんが、地道な設計の最適化を行うような人的リソースが
無いのは明らかです。そんなIBMに改良設計を頼むような顧客って誰でしょうか？

もう少し大胆に予測してみましょう。

まず、PPC476。　2-issue の PPC440 シリーズから一気に 5-issue OoOE に高性能化を
図りました。共同開発した LSI Corp. はネットワークプロセッサへの応用を考えているでしょう
が、これって仕様としては明らかに PPC750 (PowerPC G3) シリーズの後継に当たります。
おそらく IBM が狙う顧客は任天堂でしょう。
APU インターフェースには小変更した VSX ユニットを搭載して、従来の倍精度FPUレジスタ
応用の単精度2並列SIMD命令をサポートすると共に、Altivec でSIMD幅2倍の性能向上も
図るものと思われます。

PPC-A2については、SONYとMS以外にはさっぱり売れなかったPPEをあえて改良したという
ことは、どちらかの会社が開発を依頼したことが間違いありません。しかし、それに留まらず
IBMの狙いは両方に売って大儲けすることです。
>>424 に書いたように、より開発依頼をする動機があるのはMS。しかし舶来信仰の日本企業
も引き続きパートナーシップを継続しようとする可能性はあります。

ここで注目すべきは、CELL開発中止のリーク。
http://www.itmedia.co.jp/news/articles/0911/25/news030.html
これもIBMのいつものやり方で、過去にはAppleのIntel移行の際にもPowerPCの極秘ロード
マップが半ば意図的にIBMのホームページに置いてあったことがありました。
メディアを利用したFUDはIBMのいつもの手口です。CELLがネタになっていることから、ター
ゲットはSONYでしょう。SONYは疑惑の2社のうち、積極的じゃ無い方ということになります。
従って A2 の顧客は MS でしょう。
SONYがIBMのFUDに掛かったか、否か、は現段階では不明ですが PS4 が一番先行不明
ということになりそうですね。

当たるか外れるかは数年後のお楽しみ。