そしてCPUはDRAMダイも統合する

http://pc.watch.impress.co.jp/docs/2008/1226/kaigai483.htm
>CPUとGPUが一緒になるだけでなく、CPUとメモリも一緒になろうとしている。
>数年後の高スループットCPUは、DRAMダイ(半導体本体)をCPU と同じパッケージ
>に封入する可能性が高い。マルチコア化とベクタ演算能力を
>強化(またはGPUコア統合)したCPUに、DRAMもくっつく。
>言ってみれば、「CPU+GPU+DRAM」という姿へと変わることになる。
５年もかからずやってくる問題だ。

>理由は簡単だ。TFLOPSパフォーマンスを狙うCPUが、数百GB/secのメモリ
>帯域を必要とするためだ。フル性能を発揮するために必要なピーク数百
> GB/sec帯域を実現するためには、現在の数十GB/secから一気に10倍へ
>メモリ帯域を高めなければならない。しかし、3〜4年にデータ転送
>レートを倍々に引き上げるDRAMロードマップでは、この帯域を到底実現
>できない。メモリインターフェイス幅を広げることも、限界に近づいている。

>次に、Intelはプラン(1)を取り、アグレッシブなDDR2へのシフトを計画し、
>DDR2自体も高速化へ向かった。しかし、メモリの移行はIntel の想定して
>いたペースでは進まず、ロードマップは順調に踏破されなかった。DDR4
>ではプラン(3)の折衷案で、従来のDDR系メモリの延長となる
>「DDR4 Single-Ended」と、高転送レートを狙う「DDR4 Differential」
>の2本立てのプランが提案された。しかし、これもうまく行かず、
>DDR4自体が白紙に戻った。
ＶＩＤＥＯカードで採用されたＤＤＲ４はこない。
いまのＤＤＲ３かＲＡＭＢＵＳだろう

それなんてeRAM?

エルピーダｵﾜﾀ＼(＾o＾)／

大容量3次キャッシュで解決

キャッシュとはちがうん？
メモリの一部が早くなるん？

>>6
大容量になると配線距離が増えて応答性能（待ち時間）が悪くなり
キャッシュ効果は薄くなる。大容量にするなら３次じゃなく４次だろ。

>>7
キャッシュにヒットしなければキャッシュはメモリ動作の足かせにしか
ならない、あまりにも大容量にすればレイテンシーが増え逆に遅くなる。
ＣＰＵとの距離が問題になっていることに気がつけ。
キャッシュとＣＰＵの物理的距離と、ＤＲＡＭまでの物理的距離が
どれだけ違うか考えることが必要だ。２ｃｍも離れれば致命的に
遅くなる。
帯域を２倍にするには、配線数を２倍にするか、周波数を２倍しなければ
ならない。配線数も物理的に限界に近づき、周波数は距離で決まる為、
ＣＰＵとＤＲＡＭの距離が問題視されている。
いまのＤＩＭＭが大きすぎてＣＰＵとの距離が長すぎる。
距離は見た目の直線距離ではなく実際の電気配線距離です。
ＤＤＲ３のＩＦバスクロック波形は２００〜２６６ＭＨｚぐらいだ。
周波数があげられるならＤＤＲが２とか３とかにならない。
同じ規格で周波数だけあげるさ。ＳＤＲＡＭだと６６〜１３３ＭＨｚ
周波数で２倍になっているが、転送帯域はチップあたり１６倍になっている。

ダイ4次キャッシュ大戦

２次と３次の比だけ４次も巨大になるんだろうけど、４次のサイズが
主メモリより大きくなければまったく意味なし
故にＣＰＵ統合の４次を入れるより、ＤＲＡＭを４次の位置に入れるだけの
話さ

いや、単純に実装されたとき、
意識しなくても効果があるのか(キャッシュ的)、
明示的に使用しないと効果がないのか(ローカルメモリ的)を知りたいんだけどね。
はたまた、クルーソーの時みたいに「コードモーフィングが入る部分だけDDRで早くしてみました」的なアプローチなのか……とか。

主記憶が内部メモリと外部メモリが分けられたとして、
外部メモリはディスクキャッシュやテンポラリーだろうね。
ＲＡＭＤＩＳＫ的な存在。

効果あるなしではなく、外部はデータ入出力用の補助的存在でしょうな、
ＤＭＡでの外部Ｉ/Ｏで主記憶のメモリ帯域を失うのも愚かだろうし。
統合された主記憶の内部メモリが主であって、ほかの効果など考えるなど
愚か。
一般的アプリがすべて統合されたＣＰＵの内部メモリに入れば問題ないわけで
それと激しく遅いＳＳＤやＨＤＤとの速度差に利用するのがメインだろう。
内部メモリとなれば、ＧＰＵのメモリと同等以上の劇的な速度向上が見込める。
現状でも常時メモリアクセスされる部分など主記憶の極一部なわけで
それが近未来の予測の部分まで入りきるサイズかどうかが問題といえる。

今のメモリモジュールDDR3−DIMMを考えてみたまえ。
あのDIMMモジュールの基盤にはメモリチップが８個とか９個とか
あるいは１６個とか１８個とかついているわけだ。それらも
それぞれLSIだぞ。だったら、その１個のチップを単なるDRAMに
するのではなくて、チップ内部のメモリバンク（内部はそうなっている）
を持つ一種の単純なショートベクトル演算専用のCPUコアのようなものを
１個ないし数個同居させてやれば？
そうすると１個のDIMMモジュールの中にはたとえば両面で１８個の
CPUコア（のようなもの）あるいはその数倍のコアを持たせることが
できる。それが４スロットとか８スロットとか１６スロットとかを持つ
マザーボードに挿されている。そうして、より汎用のCPUから
DIMMスロットに対してコマンド（プログラム）やデータが送付されて
送り込まれると、DIMMスロットのDIMMモジュール内のチップのそのまた
中の計算コアが起動して動き出す。そうして計算が出来たら汎用CPU側に
DMAで割り込みをかけるか、あるいは汎用CPUがDIMMのメモリ空間に
ポーリングに行って終ってたら結果を回収する。
　つまり一種のGPUがDIMMのスロットに挿さっているような具合にするんだ。

数百MB単位でDRAM統合するのって出来るのかな？

出来たとしてもすげーコスト高くなるよね。
今よりさらにプロセスシュリンクしちゃうから相殺？ つまり今とさほど変わらず？

>>14
基盤代は浮く、メモリの部分ばかり見ている人がいるけど、
いまのメモリの低価格から考えれば、実装基盤がかなりの価格を閉めている。
組み立てコストとかも工程が増えれば馬鹿にならんね。

>数百MB単位でDRAM統合するのって出来るのかな？
DRAMの面積を考えてみろ。統合するのはＵＲＬの中の図でも見てみれば？

発送を変えてメモリにCPUを統合すればいいんじゃね？

>>16
インテル製のメモリしかなくなるぞｗ

市販のＣＰＵって何ＧＦＬＯＰＳぐらい？

>>18
Core i7 965
>理論値的には3.2GHz動作×４演算/Cycle×4コア＝51.2GFlops(SSE3を使った場合)
http://journal.mycom.co.jp/special/2008/nehalem01/005.html

DRAMメモリチップの内部では、数ビットを読み出すために、１列数千ビット
が同時に読み出されており、それから選択された数ビットだけがチップの
パッケージの外部に出て行ったり、書き直されて記憶され直す。
なんという無駄づかい。
　その数千ビットで単純並列なベクトル的演算を行う機能をDRAMチップ
内部に取り付ければ、非常に高速な計算がメモリチップ内部で可能になる
のだがに。

ＣＰＵの周辺とりこみの道は避けられないね、
Core i7やAMDでもDRAMコントローラは内蔵、
今年末にはGPU内蔵のintel ＣＰＵが出荷される、
その次は？イーサネットも内蔵、ＤＲＡＭ内蔵、
いまのＯＳだってプログラム用のコミットチャージメモリと
ディスクキャッシュメモリは別に管理している。
コミットチャージで確保されるメモリは２ＧＢ程度でいいわけで
外付けＤＲＡＭを高速の仮想記憶としてメモリに使う感じになるのかな？
描画やゲームで必要なメモリはＧＰＵと繋ぐメモリなので
テクスチャー用では大容量メモリは必要だがＺバッファなどの演算部分は
小規模でいいはずなのでこの構成なるのは必然なんだろうね。

Ｌ４を巨大化すればいいと思っている奴がいるけど、
巨大なＬ４をつけるにはメモリ帯域を数倍に増やすのが必須となることも
知らないんだろうな。
最上位にくるNehalemは４ｃｈメモリなのでＤＤＲのパラレル接続は
事実上不可能に、４ｃｈにするのにＦＢＤＩＭＭで逃げているが、
これ以上の多チャンネル化はＲＡＭＢＵＳを避けて通れないのは明白、
故に基盤配線を減らすにはメモリをＣＰＵのすぐ隣に設置する話になっただけ。
近接のすぐ隣ならＧＰＵのようにＤＤＲ４、ＤＤＲ５でも繋げるからね。

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?

>>1
これって、自作PC板向けスレだよね・・・

避難所として利用するつもり？？

実際帯域が広けりゃ速いかっつーと
ベンチですら誤差で
クロックに勝る狭い帯域のメモリにボロ負けしてたりするんだけども

よく見りゃ超珍ライターの三年も前の記事かよ

とうとう俺の虎の子のＥＤＯ　ＲＡＭの時代が来たのか

age

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tst

「メモリスロット接続では遅すぎる」そう言われる時代が目前に

＞2015年には、このようにWide I/O系がついに50GB/secを越えるラインに達する。
＞デスクトップPC用メモリでは、これに匹敵する帯域は
＞DDR4 3.2Gtpsの2チャネル128-bit構成となる。
＞2015年のデスクトップPCは、メインストリームでは3.2Gtpsに達していない見込み
＞であるため、モバイルデバイスがメモリ帯域でデスクトップPCを追い抜くことになる。
http://pc.watch.impress.co.jp/docs/column/kaigai/20121112_571924.html

後藤弘茂のWeekly海外ニュース Intelの次期CPU「Haswell」のeDRAMの謎
http://pc.watch.impress.co.jp/docs/column/kaigai/20130510_598739.html

> Haswellのうち、GPUコアが最大構成のGT3ではeDRAMをパッケージに取り込んだ「GT3e」(コードネームCrystalwell)構成が用意されている。

こんばんは。

数世紀後には小型デバイス用の現行のようで数層立体的に重ねた薄型と大型デバイス用のキューブ型または円柱型に分かれたりして