Cell 45
神山満月ちゃん！
【A-SSCC】Cellの低消費電力化手法の概要をIBM社が明らかに
http://techon.nikkeibp.co.jp/article/NEWS/20051102/110353/
http://techon.nikkeibp.co.jp/article/NEWS/20051102/110353/
コピペきぼん (`･ω･´)
米IBM Corp.と米Sony Computer Entertainment of America，米Toshiba America Electronic Componentsは，
次世代マイクロプロセサ「Cell」の開発の際に導入した低消費電力化の設計手法について，
2005年11月1日から台湾・新竹で開催されている国際学会「A-SSCC 2005」で共同発表した。
同学会に設けられた特別講演枠「Industry Session」における講演で，
消費電力の低減に向けた思想や評価結果を中心に語った。A-SSCCのProgram Committeeによると，
Industry Sessionにおける講演は学術的な新規性よりも産業的に大きな意義のある発表を重視して
採択したという。実測やシミュレーションなどによる評価結果の公表や，
実演やビデオのデモンストレーションを盛り込むことを要求しており，
産業界がより関心を抱く内容にすることを狙った枠だという。
次世代マイクロプロセサ「Cell」の開発の際に導入した低消費電力化の設計手法について，
2005年11月1日から台湾・新竹で開催されている国際学会「A-SSCC 2005」で共同発表した。
同学会に設けられた特別講演枠「Industry Session」における講演で，
消費電力の低減に向けた思想や評価結果を中心に語った。A-SSCCのProgram Committeeによると，
Industry Sessionにおける講演は学術的な新規性よりも産業的に大きな意義のある発表を重視して
採択したという。実測やシミュレーションなどによる評価結果の公表や，
実演やビデオのデモンストレーションを盛り込むことを要求しており，
産業界がより関心を抱く内容にすることを狙った枠だという。
登壇したIBM社の技術者はまず，Cellの消費電力の低減を図るために8個の信号処理プロセサ「SPE」
の消費電力と回路面積，性能の最適化を推し進めたと説明した。
SPE部分の回路面積がCellチップ全体の6割〜7割を占めているほか，
大半の電力を消費する回路ブロックであるためだ。具体的には大きく5つの設計手法をSPEに
導入したという。すなわち(1)「latch selection」，(2)「clock gating」，
(3)「multi-clock domain design」，(4)「dual threshold voltage」，
(5)「selective use of dynamic circuits」である。このうち消費電力の低減効果の大きい
(1)と(2)について重点的に説明した。
(1)のlatch selectionについては，主に3種類のラッチを選択して配置した。
「static scannable latch」「non-scannable pulse clock latch」
「scannable dynamic multiplexer latch」である。遅延時間や消費電力などのうち
優先する項目を考慮して，実装するラッチを選択したという。
の消費電力と回路面積，性能の最適化を推し進めたと説明した。
SPE部分の回路面積がCellチップ全体の6割〜7割を占めているほか，
大半の電力を消費する回路ブロックであるためだ。具体的には大きく5つの設計手法をSPEに
導入したという。すなわち(1)「latch selection」，(2)「clock gating」，
(3)「multi-clock domain design」，(4)「dual threshold voltage」，
(5)「selective use of dynamic circuits」である。このうち消費電力の低減効果の大きい
(1)と(2)について重点的に説明した。
(1)のlatch selectionについては，主に3種類のラッチを選択して配置した。
「static scannable latch」「non-scannable pulse clock latch」
「scannable dynamic multiplexer latch」である。遅延時間や消費電力などのうち
優先する項目を考慮して，実装するラッチを選択したという。
(2)のclock gating（クロック・ゲーティング）については，
レジスタ・レベルにおいて実装を進めた。各ラッチの標準状態をオフ（クロック信号を入力しない）
とし，必要時にのみクロック信号を受け取る構成である。
クロック信号のオン・オフを制御する信号は，1サイクル（11FO4）内で生成するようにし，
よりきめ細やかかな制御につなげたという。
なおクロック・ゲーティングによるストップ時の消費電力は，
アクティブ時の20％程度という。SPEでアプリケーションを実行した場合，
クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
ビデオを活用したデモンストレーションでは，Cellをレンダリング・エンジン
（3次元グラフィックスの描画処理）として活用した場合に，
マルチコアの特徴を生かしてより効率よく演算を実行する手法について披露した。
「並列処理のプログラムの実装はノウハウが少なく，技術者にとっても具体的なイメージを持ちにくいケースが少なくない。
そこで1つの事例として，レンダリングの並列処理を提示した」（IBM社
レジスタ・レベルにおいて実装を進めた。各ラッチの標準状態をオフ（クロック信号を入力しない）
とし，必要時にのみクロック信号を受け取る構成である。
クロック信号のオン・オフを制御する信号は，1サイクル（11FO4）内で生成するようにし，
よりきめ細やかかな制御につなげたという。
なおクロック・ゲーティングによるストップ時の消費電力は，
アクティブ時の20％程度という。SPEでアプリケーションを実行した場合，
クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
ビデオを活用したデモンストレーションでは，Cellをレンダリング・エンジン
（3次元グラフィックスの描画処理）として活用した場合に，
マルチコアの特徴を生かしてより効率よく演算を実行する手法について披露した。
「並列処理のプログラムの実装はノウハウが少なく，技術者にとっても具体的なイメージを持ちにくいケースが少なくない。
そこで1つの事例として，レンダリングの並列処理を提示した」（IBM社
【SPEでアプリケーションを実行した場合】，クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
【SPEでアプリケーションを実行した場合】，クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
【SPEでアプリケーションを実行した場合】，クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
【SPEでアプリケーションを実行した場合】，クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
確か、SPEってルーター並の処理性能しかなくて一個あたりの元々の消費電力4Wとかでは？
【SPEでアプリケーションを実行した場合】，クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
【SPEでアプリケーションを実行した場合】，クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
【SPEでアプリケーションを実行した場合】，クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。
確か、SPEってルーター並の処理性能しかなくて一個あたりの元々の消費電力4Wとかでは？
949 ：( ● ´ ー ｀ ● ) はスバラシイ：2005/11/02(水) 15:38:29 ID:Al6m5ah2 BE:16857656-###
実際は4Wよりも電気を喰うとか言ってませんでしたっけ。
（1） なっちセレクション・・
>>全部あわしても初期のPen4(藁コア)以下だろ
あのクソ以下の藁コアが、48本同時再生やロンドンデモを再現できるなんて凄いですね
あのクソ以下の藁コアが、48本同時再生やロンドンデモを再現できるなんて凄いですね
CELLもSPE1個で48本もMPEGデコードは出来ないと思うぞ
「全部あわせても」に対するレスかと
箱○のインチキMPEGデコードなら 1280本くらい同時に出来る計算
1SPEで100本は堅い
1SPEで100本は堅い
958 ：( ● ´ ー ｀ ● ) はスバラシイ：2005/11/02(水) 16:18:15 ID:Al6m5ah2 BE:30343469-###
再生支援なんてはいらないでしょ。
PPCは必要っぽいですけど
PPCは必要っぽいですけど
>>956
「Geforce7800(RSX)の再生支援」を使ったソースｷﾎﾞﾝ
「Geforce7800(RSX)の再生支援」を使ったソースｷﾎﾞﾝ
>956
48本複合化した東芝の板にはGPU載ってないぞ。
というと語弊はあるが、7800GTXは載ってないだろ。
48本複合化した東芝の板にはGPU載ってないぞ。
というと語弊はあるが、7800GTXは載ってないだろ。
つか、東芝が実験したものなのにRSXが載ってるわけないだろｗ
袋叩きにあってて、ちょっとｶﾜｲｿｽ(´･ω･)
SPEでスケーリングもしてるし再生支援は無理かと思われ、
てか乗ってねぇだろ芝のデモ基盤にはｗ
てか乗ってねぇだろ芝のデモ基盤にはｗ
前にもワラスワラスｗという馬鹿が自爆したらしいなｗ
痴漢の自爆はゲハ名物だろ
もう彼は出てこないのかなぁ
次世代機テクノロジスレにもいたけど、要するにCellがとても凄いCPUで
Xenonがベストエフォート型帯域を備えているという主張がしたかったのかも。
Xenonがベストエフォート型帯域を備えているという主張がしたかったのかも。
というか、48本デコードをGPUのハードウェア支援で行ってたと彼は思ってたのか
何であの話の流れで7800GXTが出てくるのか、初め分からなかった
何であの話の流れで7800GXTが出てくるのか、初め分からなかった
電車の中で特定の女性にお触りしていたら、
「やめてください!」
「この人痴漢です!」
「何をやってるんだ、お前は!」
「ちょっと来なさい!」
：
と現行犯逮捕されるようなもんだね。
「やめてください!」
「この人痴漢です!」
「何をやってるんだ、お前は!」
「ちょっと来なさい!」
：
と現行犯逮捕されるようなもんだね。
おそらく自作PC馬鹿だろうな。
悪いのはアンチの想像を遥かに超えた性能を持つCellだ。彼は悪くない
そもそも性能より熱の話だと思ってた
SD MPEG-2なら48本同時
HD MPEG-2なら12本同時だな
HD MPEG-2なら12本同時だな
>>975
48本っていうのはテストで使ったHDDの限界で、それ以上処理可能だとか。
48本っていうのはテストで使ったHDDの限界で、それ以上処理可能だとか。
HDDの速度って今は単体でも70MB/s近くあるんでは？
SD MPEGなら48本で足りないようになるとは思えないけどなぁ
SD MPEGなら48本で足りないようになるとは思えないけどなぁ
どうでもいいが、誰か次スレを頼む
俺は無理だった
俺は無理だった
ぉっ
>HDDの限界で
HDD限界説のソースは?
そもそもイネーブルなSPEが8個とは限らないし。
HDD限界説のソースは?
そもそもイネーブルなSPEが8個とは限らないし。
ｉ-RAM使ってやったらどうなるか。
駄目だ。Cellパフォーマンスでねぇ・・・orz
ｸｵﾘﾃｨ保ったままじゃロンチには間に合いそうもない・・・orz
ｸｵﾘﾃｨ保ったままじゃロンチには間に合いそうもない・・・orz
マスター2ヶ月前ならそんな言い訳も通るが
あと4ヶ月もあるやんけ、ハゲ。
あと4ヶ月もあるやんけ、ハゲ。
ttp://mnishi.cocolog-nifty.com/mnishi/2005/10/ceatec_1cell_9735.html
1SPEで8本のSD解像度（720×480）のMPEG2をデコード。1SPEあたりの負荷率
は75%から90%程度。6つのSPEで実行し、合計48ストリーム。1SPEは、48本のス
トリームにスケーリングをかけ、画面上への配置に利用。残りの1SPEは、まっ
たく利用していない。PPEは、各SPEの調停と、各ストリームの配置変更といっ
たUIに利用。PPE単体での負荷率は高いときでも25%程度。（すなわち、あのデ
モはそれなりにまだ余裕のある状態で動いているということのようです）
1SPEで8本のSD解像度（720×480）のMPEG2をデコード。1SPEあたりの負荷率
は75%から90%程度。6つのSPEで実行し、合計48ストリーム。1SPEは、48本のス
トリームにスケーリングをかけ、画面上への配置に利用。残りの1SPEは、まっ
たく利用していない。PPEは、各SPEの調停と、各ストリームの配置変更といっ
たUIに利用。PPE単体での負荷率は高いときでも25%程度。（すなわち、あのデ
モはそれなりにまだ余裕のある状態で動いているということのようです）
>>987
まぁ脳内Cellですから。
まぁ脳内Cellですから。
というか中黒orzってわざとやってるんじゃないかと思えるな。もっとやれ。