Cell 45

【A-SSCC】Cellの低消費電力化手法の概要をIBM社が明らかに
http://techon.nikkeibp.co.jp/article/NEWS/20051102/110353/

コピペきぼん (`･ω･´)

米IBM Corp.と米Sony Computer Entertainment of America，米Toshiba America Electronic Componentsは，
次世代マイクロプロセサ「Cell」の開発の際に導入した低消費電力化の設計手法について，
2005年11月1日から台湾・新竹で開催されている国際学会「A-SSCC 2005」で共同発表した。
同学会に設けられた特別講演枠「Industry Session」における講演で，
消費電力の低減に向けた思想や評価結果を中心に語った。A-SSCCのProgram Committeeによると，
Industry Sessionにおける講演は学術的な新規性よりも産業的に大きな意義のある発表を重視して
採択したという。実測やシミュレーションなどによる評価結果の公表や，
実演やビデオのデモンストレーションを盛り込むことを要求しており，
産業界がより関心を抱く内容にすることを狙った枠だという。

登壇したIBM社の技術者はまず，Cellの消費電力の低減を図るために8個の信号処理プロセサ「SPE」
の消費電力と回路面積，性能の最適化を推し進めたと説明した。
SPE部分の回路面積がCellチップ全体の6割〜7割を占めているほか，
大半の電力を消費する回路ブロックであるためだ。具体的には大きく5つの設計手法をSPEに
導入したという。すなわち(1)「latch selection」，(2)「clock gating」，
(3)「multi-clock domain design」，(4)「dual threshold voltage」，
(5)「selective use of dynamic circuits」である。このうち消費電力の低減効果の大きい
(1)と(2)について重点的に説明した。

(1)のlatch selectionについては，主に3種類のラッチを選択して配置した。
「static scannable latch」「non-scannable pulse clock latch」
「scannable dynamic multiplexer latch」である。遅延時間や消費電力などのうち
優先する項目を考慮して，実装するラッチを選択したという。

(2)のclock gating（クロック・ゲーティング）については，
レジスタ・レベルにおいて実装を進めた。各ラッチの標準状態をオフ（クロック信号を入力しない）
とし，必要時にのみクロック信号を受け取る構成である。
クロック信号のオン・オフを制御する信号は，1サイクル（11FO4）内で生成するようにし，
よりきめ細やかかな制御につなげたという。
なおクロック・ゲーティングによるストップ時の消費電力は，
アクティブ時の20％程度という。SPEでアプリケーションを実行した場合，
クロック・ゲーティングによって最大で約50％の低消費電力化につながったという。

ビデオを活用したデモンストレーションでは，Cellをレンダリング・エンジン
（3次元グラフィックスの描画処理）として活用した場合に，
マルチコアの特徴を生かしてより効率よく演算を実行する手法について披露した。
「並列処理のプログラムの実装はノウハウが少なく，技術者にとっても具体的なイメージを持ちにくいケースが少なくない。
そこで1つの事例として，レンダリングの並列処理を提示した」（IBM社