【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #20
過去ログ参照したいときは、外部キャッシュサイトも便利です。
スレタイで検索しましょう。
・ログ速
ttp://www.logsoku.com/ ・2chビューアーD
ttp://2ch.viewerd.com/ ・unkar
ttp://unkar.org/r/denki/ 他にもあると思う
以上、テンプレらしきもの。
_,,,
_/::o・ァ
∈ミ;;∧,ノ∧ ,,,,, ,,,,,
( ´・ω・) ,,,,(o・e・),(。・e・),, 新スレです
/ヽ○==(。・e・)(。・e・)(o・e・) 仲良くつかってね。
/ ||_彡,,, ノ彡,,, ノ彡,,, ノ
し' ̄(_)) ̄ ̄ ̄(_)) ̄(_)) ガラガラ
AHDLか、なつかしいな。
評価変数が使えたり、階層の帰納定義ができたり、
"else generate"文が使えたり、2次元の入力ができたりで
VHDLが使えなかった時にはよく使いこなしたものだった。
AHDLでスケーラブルなランクフィルタ作ったことがあるけど、
暇があったらVHDLで書き直してみたい。
5 :
774ワット発電中さん:2013/12/23(月) 17:15:24.77 ID:GUxyiZef
いずれにしろ、回路図という2次元の情報を、
HDLという上から下への1次元に書き表さないといけない。
書いてて、イラッとすることがある。
上から見ていって、「おっと、これは関係ないから飛ばして・・・・」と
6 :
774ワット発電中さん:2013/12/23(月) 17:35:09.49 ID:Jq85A5IE
VisualHDLって今どうなんだろ
学校とか用と感じたけど、使ってんのかな?
7 :
774ワット発電中さん:2013/12/23(月) 17:43:07.04 ID:Jq85A5IE
>>6 なんかfreeのがあるんだねw 知らなかった
6はサミットデザインのこと
それはVisual Eliteや
>>5 禿同!
だが、magicに戻るか?って言うと…
今はメンターに買われたんだろ
まだ使ってるところあるのか?
2種類のクロックを切り替えるのってどうやるんだ。セレクタじゃ不味い?
よな。
>>11 条件によってはセレクタでも構わないだろ
最小パルス幅を保証したけりゃ適当に回路組め
>>5 > HDLという上から下への1次元に
そうか? 俺は左から右に信号が流れているイメージだが?
上から下って、ソフト出身?
左から右、上から下に流れるように描け、
新人の頃はそれで十分書けた、
いまや努力目標でしかない。
15 :
774ワット発電中さん:2013/12/24(火) 10:27:46.83 ID:l9dAyNjI
>>13 if分岐で、左右横並びにしたいのを、
縦に表現しなければならないところでしょ
問題無いな。
右にセレクタが居るのが見えるだろ?
見えないの?
>>11 ライブラリにあるクロック用MUXをインスタンス化すれば?
>17
アルテラ調べてみたが見当たらん。名前はなんてやつだろ?
省電力とか、通信とかクロック切り替える必要があるからかなり用途は
あるよな。
いままで外部に引き出して外部のMUXで切り替えしてたんだが、、、
初心者なんですが、FPGAって1つの信号に着目して立ち下がり、立ち上がり、両方を検知することはできないんですか
例えばverilogで書くと
always @(posedge CLK or negedge CLK)
みたいなことなんですが。↑だとエラー出ますよね。
FPGAでは構造的に不可能なんでしょうか。
always @(posedge CLK or negedge CLK)
↑は、FPGAに限った事ではなく基本手的にエラーだよ。
単に信号の両方エッヂ検知なら、他に方法は幾らでもある。
テストベンチなら動くと思うが合成はできないな。それ。
always @(*)
これ、デコーダ書く時便利だな
しばらく知らなかったんで、抜けが無いよう一生懸命センシビリティリストに書いてた。
幾らでもあるなら一つ教えてもらえますか
興味もないしやったこともないけど、 @(CLK) って書けば文法上はどっちの変化も捕まえられる。
ただし、自分はツールの能力を正確に把握してないので、もしやるならPLLで逓倍したクロックの立ち上がりだけ使って代用する。
クロックの↑と↓の両方で制御させることって、あるの?
信号ならあるけど、クロックでさ。
DDR?
普通にあるけどな。その方が性能出るし。
ツールの能力と言うよりはデバイスのセル構造をみて判断せねば。
両エッジ使うのは入力波形のデューティーは簡単に変わるから
危ないってばっちゃが言ってた
>>29 >普通にあるけどな。その方が性能出るし。
FPGAのClockの上げ下げ両方で動作するHDLを書くのか?
外部へのクロックが上げ下げでも、FPGAはその倍の周波数の上げで動いてるのではなくて?
>>32 Coolrunner2とかクロック上げ下げで動くFF持ってるPLDが無いって訳ではないので
物による、でFA
立ち上がりで動作するFF群と立ち上がりで動作するFF群を意図的に書いてタイミング回路生成する、だろ
35 :
774ワット発電中さん:2013/12/31(火) 14:36:35.78 ID:fBjTmSMk
タイミングケアは置いといて合成できるようにしたいなら
always @(posedge CLK) と always @(negedge CLK)
を2つ作って出力信号をCLKを使ってMUXしてやる
DDRの基本手法だけど、同期設計と同じ合成方法で出来るわけじゃないから注意
実機(cyclone)で試したことあるんですが、always(信号名)は挙動がおかしかった記憶があって使うの避けてます。(あくまで記憶ですが
always @(posedge CLK)とalways @(negedge CLK)が同じverilogファイル内に存在するとエラー出ますね。
37 :
774ワット発電中さん:2013/12/31(火) 15:01:33.55 ID:fBjTmSMk
>実機(cyclone)で試したことあるんですが、always(信号名)は挙動がおかしかった記憶があって使うの避けてます。(あくまで記憶ですが
認識はただしい。多分同期設計と同じ手順でやったんだろう
同期設計と非同期設計の違いくらいはわかって話してる?
それがわからなかったら両エッジ取り込みなんか絶対に無理だからそこから勉強して
AlteraのQsys使ってる人に質問。
最近VirtualBox上のWindows7にQuartusII12.1sp1を入れて開発・学習してるんですが、
QsysでNiosIIのシステムをGenerateするときに
「Error: Failed to elaborate classic module C:/Users/ユーザ名/AppData/Local/Temp/hogehoge/hoge/yysystem.ptf (0)」
とエラーが出てしまいます。
何回かGnerateすると通るのですが現在何度やってもエラーが消えなくて
根本的な解決をしたいのですが、同様な症状を改善した人がいたら解決法やヒントを教えて下さい。
つまり、
Verilogの文法範囲内でロジックを組んでそれが正しくても、
それをASIC/FPGAにする段階で、「部品が数種類しかないレゴブロックで実現しな!」
って言われるわけ。
そこが分かると、両エッジがダメとか言われる理由が分かるでしょう。
両エッジはposedgeのFFとnegedgeのFFを組み合わせてMUX使ったら出来なくもないから合成しようと思えばできるけど、倍以上リソース食うしタイミングも難しいから現実的ではないだろうね。
IOセルは高速信号に対応できるように両エッジに対応してるけど、結局片エッジのFF組み合わせてパラレル信号に直して内部ロジックに接続してるしなー。
FPGAの内部ロジックでは片エッジのままパラレル化して倍速の信号を扱うか、倍速のクロックを使うのが無難だろう。
XのアプリケーションノートかなんかでDSPブロックだけ倍速で動かして
リソースを減らすみたいなのを見た覚えがあるが見つからない
mux->dsp->demuxするだけ
フラッシュからのNIOS2のロード失敗しまくると思ったら
リセットの配線間違ってた 何という間抜けなミス
マイコンとかの組み込み系のコードだとcase文やif文よりも
アドレスを直接参照するtable文の方が処理が速いというのが一般的だと思うんですが、
FPGAでは特に関係ないですか?
ハードウェア記述言語はコンパイルされるわけじゃなくて、
回路が合成されるわけだから、どのような回路が合成されるかによる。
その結果の速い遅いは、Fmax(最大動作周波数)×何クロックかかるか、で決まる。
前者はどのような組合せ回路が合成されるかによる。後者は自分がどう設計したか、による。
いずれにしろ、プログラミング言語のようにCPUが順番に処理するものを記述してるわけじゃない、
(ハードウェア記述言語は、プログラミング言語じゃない)ということをまず頭に叩き込んで。
>どのような回路が合成されるかによる。
一般的にどうなのかを知りたいです。
ツールによって合成結果が全く異なるということなんでしょうか?
case文、if文、table文も大差ないという解釈でいいんですか。
最近の合成はわりと賢いから、等価で同モジュール内の組み合わせ回路はどう書いてもだいたい同じになる。
48 :
774ワット発電中さん:2014/01/02(木) 19:33:30.89 ID:6R5SQPT2
>一般的にどうなのかを知りたいです。
「一般的」なんてありえないよ。
合成ツールによって違うしFPGのアーキテクチャによっても違う。
てゆうかマイコンのソフトだってマイコンの種類によって命令セットも違うから
あるCPUで通用した話が他のCPUでは通用しなかったりするのに。
↑の人の通りだな
xx文での差異よりも、むしろコンパイラの合成オプション差異の方が大きいだろ
ツールによって合成結果が全く異なる
ということですね。わかりました。
かもしれない、から、確定的なことは何も言えない、ということ。
そもそも、「早い」ってのが何の意味で使ってるのか・・・
細かい差異が重大なら実験すればいいし、
そうじゃなくてターゲットFPGAがわかってるならコーディングガイドラインに従えばいいし、
ターゲットFPGAすらわかってないなら気にするだけ無駄。
とかちょっと思った。
54 :
884:2014/01/02(木) 22:48:49.48 ID:EHN3jvl7
それぐらいの差異なら可読性を重視したほうがよいかと。
質問です。
何時間待ってもISEが終わらないということはあるのでしょうか?
「だめだこりゃ」と思って、途中でキャンセルするとき、
「もしかすると、あと10分待てば終わるかも知れない。どうしょう」
という事がありそうな気がします。
そもそも、Spartan3なら5時間なら普通、10時間なら異常とか、
一般的な数値があるのでしょうか?
PCの性能に加え対象となる回路の使用率なんかにもよるから、その辺に触れない限り正常・異常の閾値はないんじゃないかな?
Xは詳しくないけど、Aなんかはフィジカルシンセシス有効でエフォートレベルを上げると8時間とか普通にかかることもあった。
この時の対象はStratix4の360だったかな。
57 :
774ワット発電中さん:2014/01/03(金) 04:30:55.17 ID:M4YABj7m
>8時間とか普通にかかることもあった。
5時間とか7時間のとき、キャンセルしようと思わなかったでしょうか?
規模とセル使用率だな。
使用率が限界近い状況だと、使用セルが数セル増えただけで
それまで数分で終わってたのが 1時間以上とかになる場合がある。
こんな場合は、俺は途中でアボートしてるね。
限界近い状況でも、シード値変えればokさ
プロセスのCPU使用率も参考になるよ。何分も0%ならハングってる可能性大。
>57
思わない。
ALU使用率9割超えでエフォートレベルが高ければ「そういうもの」だったから、翌朝確認するつもりで夜始めてた。
機械の処理を短くするために人間の時間を使っていいならロジックロックとかすると幸せだったかもしれない。
>>57 思うよ。普通ならね。
で、もっと上のサイズのFPGAにインプリメントしてみて、さくっと合成し動作確認。
動作OKになってから、本ちゃん用のデマイスでコンパイルすれば、ほぼOK。
確認作業の為に無駄な配置配線に時間を掛ける奴はド素人。
タイミングシミュレーションまで、それなの?
>>44 「シミュレーション速度はどれが速いですか?」という質問ならある程度の答えが出るような気がします。
もっと上のサイズのFPGAが買えるようになりたいと思うド素人であった orz
配置配線で時間がかかるようになるのは80%超えたあたりからって感じじゃね?
>>64 そういえば、そっちの観点も重要ですね。
おそらく今時のHDLのコンパイラなら、組み合わせ回路の部分はどんな書き方をしても、
合成される回路はほぼ同じ。
なぜならば、合成するまえに、構文から組み合わせ回路の論理を作った後、
その中間表現を介してから実際の回路へ論理合成するだろうから。
だけど、シミュレータ上では、多少差があるかもしれない。
ただ、VCSとかは、一度、論理を中間表現にコンパイルしてからシミュを実行しているから、
こちらも構文による実行速度の差は出なさそう。
Altera Quartus v13.1
もしかして、Cyclone T/U のサポート無し?
>>68 Cyclone I/IIの時代U終わったのか…
今新規でI/II使う理由ってあるの?
というかFPGAって良く知らないんだけどAの場合Cyclone I〜Vはどういう風に使い分ける物なの?
IVのDE0-nanoよりIIIのDE0の方がDIYやら同人やらでネタになっている事多いのは何故かなーと
ちょっと思っていただけなんだけどね・・・。DE0の方が最初についているI/O豊富だけどnanoの方が
ロジック数もメモリも多くてさらに安いからちょっと不思議だなーと。
新規でI/IIを選ぶ理由は無いでしょ、単にI/IIの世代の資産を持ってるだけ。
2つ目は純粋にI/Oでしょうな、 nanoはLED&SW程度しかないから
何かやろうと思えば外付け回路の製作が必須になる、
工作自体難しくは無いんだろうけど、これが億劫である事は間違いない。
俺の場合も、工作が億劫でnano買ってから半年ほったらかしで、
よりプァなPapilioとか1Chip-MSXとかの方でで遊んでたクチ、理由は純粋にI/Oの差。
手狭になってっきたんで、ようやっとnanaに移行し始めた処だよ。
たしかC3位から入力電圧の範囲が狭くなっていたはずで、その分ノイズに弱い。
多分微細化の影響だと思うけど、世の中の流れだから仕方ないよね…。
ほとんどIOで選ぶだろうね
DE1使ってるからサポート切れは悲しいな
75 :
774ワット発電中さん:2014/01/09(木) 12:06:30.30 ID:Ba1ACua3
暫く見ない内に「悪」が滅んだみたいだね。
電源ONで即稼働開始するFPGAは無くなったって解釈でイイの?
「寺」「罪」「拉致」では詰らない。。。
ダイナチップやクイックロジックとかも面白かったよね
あるじゃん
77 :
774ワット発電中さん:2014/01/09(木) 12:44:08.94 ID:Ba1ACua3
>76
ガンダムがどうして出て来るのですか?
75-77の流れがさっぱり理解出来んが・・・Microsemiなら普通に生きている
つか当て字キモイ。こういうのが許されるのは小学生まで。
FPGAをつかってエフェクターのディレイをつくっています
http://www.youtube.com/watch?v=fVxoNzcRO1I 現在、AD変換したのをDA変換して出力する部分までは作ることができました。
そこで、FPGAに大量のレジスタを作って信号を遅延させようと考えていました。
しかし、論理合成にかなり時間がかかってしまうのと、回路規模が大規模になってしまうので
外部メモリを使用しようと思います。
しかし、外部メモリは初めて扱うので、どれを使うのが適切かわかりません。
どのようなRAMを買えばいいのでしょうか?
なるべく扱いやすいものが望ましいです。
信号は11bitでサンプリング周波数は約100kHzです。
最大1.5秒ほど遅延させたいので、11bit*100k * 1.5 で2Mbit程度のデータを格納できるものがいいです。
Spartan6 の真ん中へんのやつが、
Block RAM 2Mbit
外付けRAMならSRAMで4Mbitくらいつけたら?
512K x 16bit
>>71 > 今新規でI/II使う理由ってあるの?
>>72 > 新規でI/IIを選ぶ理由は無いでしょ、
あるよ、CPLDでは内部メモリが足りない領域で。
この隙間の領域、III以降で I/IIより安いのが無いんだな。
そういう隙間三行はLatticeの範疇。
>>79 11bit/100kHzって、えらくバランスが悪いな
11bitじゃレンジ狭すぎだし100kHzは無駄に高すぎ
12bitぐらいまでで良いんだったらdsPICでも使った方がパラメータ弄ったり
簡単にできて楽だと思うが
100kHzとか聞こえない領域まで取りすぎだよな
1bit DAC まで進化する途中なのだ
>>10 日立製作所 大甕工場 に派遣請負される企業に就職すると、その能力は発揮できる。
>>79 サンプリング周波数が低すぎるから、
メモリは扱いやすい、遅いものならばなんでもよい。
FIFOとしてつかうってことでしょ?
>>55 業種によっては、3日合成して、タイミング制約に間に合わないとか普通だから。
リソース80%超えるとそんな感じになって、90%超えるとそんな感じにあぼーんする。
FPGA複数置くことを検討するか、デバイスを上位のものにするか、論理を効率化するしかないね。
と思う。
100kHzでサンプリング周波数低すぎってコウモリ用エフェクターかよ
ああ、
100MHzでサンプリングしてそのままメモリに書き込む訳じゃないんだから、
FPGAの動作周波数に比べて所詮音声帯域で遅いので余裕がある。
だから、外付けRAMの速度はさほど気にしないで、
扱いやすくて安くて入手性の良いものを選べばいいと言う意味。
サンプリング周波数があと1〜2桁速くなってから悩み始めるところだ
それで
>>90の3桁速い100MHzサンプリングなら、
みんなはどんな構成考える?
1秒分の容量を稼ぐために、DDRを使ったFIFOを使うと思う。
帯域的には、A社のメモリコントローラの性能問題にはまだ苦労しないですむはず。
コウモリ用わらた
犬の調教用かもしれん
>>82 そんな隙間にツール変えていられるかつーのw
もっとも、そのツールのサポートが無くなった訳だがorz
>>91 >>92 DDRバースト転送でほぼいいと思うんだけど、以前、等長配線じゃなくて、
お客様からあずかった高価なボード、たたき割りたくなった。
そのFIFO介して、HDDとかSSDに書き込むようにして再生できるようなものを、
民生品レベルの金額で作れるようにしたら、信号処理の世界が広がり、バカでも大もうけできると思われ。
>>95 > 等長配線じゃなくて、
DQS/DQのグループ内で等長ならいい筈だけど、それすら出来て無かったの?
>>96 わりい3年以上前で覚えてない。自分の技術が未熟だったかもしれん。少なくともそんな記号は無かった気がする。
98 :
774ワット発電中さん:2014/01/12(日) 16:58:19.88 ID:lcPXfgFN
DQSの内DDRがあるわけないだろ
>>98が何を言いたいのかさっぱり分からん。
等長配線の話だったはずなのに、何でDQS単位でDDRとかいう話になるんだ?
>>99 少なくとも、おまえがDDRを知らない事は分かるw
このスレ総じてだが、挙げ足取りしたあげく、能力の有無は知らんけど抽象的な答えばっかりでうんざりする
一般的な広義な意味で書かれている物に対して、局所的にしか見れず、自分の土俵に引っ張りこもうとする
どこのスレもそう
ここで見てる世界が局所的なんだから仕方ない。もっと交流しよう。
>>98は
「DQSの無いDDRがあるわけないだろ」
って書きたかったんだろうけどそれでも意味不
誰もDQS無しのDDRの話なんかしてないし
106 :
774ワット発電中さん:2014/01/13(月) 00:44:00.77 ID:34dJh8Rq
慰愚2 最強
私が使ったのは、DDRじゃないことは確かだね。シミュレーションモデルはあったけど、最初はいいが後の方で、
文字化けしてたから。今考えると、ADの取り込みクロックのスキューの問題だったような。AD後にFIFOぶっこめ
ばいいような気がしてきたが。
その余談はともかく、100kHzのサンプリングメモリ書き込みの話は、DDRではなく、もっと遅い扱いやすいメモリを
つかったらいいとおもうのだが、遅くて安くてうまいメモリって何があるんだか、最近俺も勉強不足なので、
アドバイスしてやって欲しい。
と、書かないと、困っている人にアドバイスできないかな。
>>102 > 抽象的な答えばっかりでうんざり
アホ?
一を聞いて十を知るんだよ。
>>107 > 遅くて安くてうまいメモリ
SRAMか、容量が欲しければ疑似SRAMかな。
>>109 フラッシュのほうが遅くて安くて。ウマいかは知らん。
秋月あたりで売ってくれないかな
この値段なら、1個あたりの儲けを千円程度上乗せしても 間違いなく売れると思うぞ。
>一を聞いて十を知るんだよ。
団塊の老害がよく使う常套句
一しか知らないやつから十得られる訳ないから
質問者が具体的で的確な情報提供をできない限り、細かく答えようとしてもエスパーすることになる。
その成功率を考えると、回答が大雑把になるのはやむを得ないんじゃないかなーって思う。
今回の場合、基板レイアウトを完全に自前で設計できるか頼れる仲間がいるかでだいぶ違うわけで。
今じゃ若者は一を聞いて十を知り百の成果を出すことを求められるんだぜ、本当にかわいそう。
求めてる本人は、役員の言うことなら言う前から全てわかるエスパーらしいが、
部下の言うことは何度聞いてもわからんという脳か耳に異常がある人物。
1から10とかできるわけ無いだろ
1の工数しか払わないけど10の工数分仕事しろとおなじだ
>>116 うまい
できる変態もいるとは思うが、他人に最初から求めることじゃないよね
>>116 うまい
できる変態もいるとは思うが、他人に最初から求めることじゃないよね
119 :
774ワット発電中さん:2014/01/13(月) 13:40:10.35 ID:mrrOT/JG
>115
今の若者、100教えたって、3も入っていない。
ゆとりフルスペック = 人間の屑
彼らは、好き好んでコーなったのではないから責任は自分にはない。って
ヘラヘラ言うのが腹立つ
じゃぁ。自分でやればいいじゃんw
>>119 そのゆとり育てたのがお前の世代だぜ
自分は1教わって10覚えたのか?
今より金も納期も余ってた中、のんびり出来たんじゃないの?
122 :
774ワット発電中さん:2014/01/13(月) 18:50:14.04 ID:oYL9O5gO
ロートルになると、身体が言う事聞かないんだよ。
頭も思いついた事をスグ忘れる。
目は見えない(近い遠いの問題でなくコントラストが落ちるんだよ)
耳も聞こえない。異常発信とかの「ちちち」とか全然聞こえない。
更に手が震えるから微妙な操作なんてできない。
どうだ、日本の将来真っ暗だろ。
老害って単語にご立腹かな
>>116 おまえの辞書に「洞察」という言葉は無いのか?
>>121 > 今より金も納期も余ってた中、のんびり出来たんじゃないの?
その通り。
勉強と言う名で、遊びながら学べた。会社の中で。
その点、今は可哀想だとは思う。
自分に優しく、部下に厳しい
クズじゃん
現在の状況わかってその物言い
教える側になれる訳がないな
プロマネ以外はカス。
>>128 > 教える側に
まだ分かってないな。
教えてもらおうなんて、その根性がまるでダメ。
昔は余裕? 余裕と言うより放置だなw
罵声は日常茶飯事。
手書き報告書は目の前で破り捨ての、パワハラは当たり前。
トラブル発生なら容赦無く徹夜要員で、全国何処にでも行かされる。
そして、「仕事なぞ目で見て覚えろ」の師弟関係。
おまえらの上司は、熱血世代に鍛えられた新人類世代なんだよw
池沼は帰れって
>>128 >教える側になれる訳がないな
>>130 >教えてもらおうなんて、その根性がまるでダメ。
→教える気なんて毛頭無い
>そして、「仕事なぞ目で見て覚えろ」の師弟関係。
→そもそも教えてもらった事無いからどうやっていいかわかんない
話が噛み合ってないように見えて、実は全然矛盾していない
そんなことより
>>111が気になる
秋葉原のパーツ屋あたりで扱ってくれんかな
バブル時代に就職した世代が一番糞って言われてるじゃん
テレビではゆとりばっか叩いてるけど
>>122 「コントラストが落ちる」って、なんか腑に落ちた。
自分では「ダイナミックレンジが狭くなる」と解釈してた。
>>135 糞だけど就職できてるし、あと10年くらい大人しくしてれば勝ち
>>135 半沢直樹世代だがなにか?
そういえば随分とソース書いてないなぁ、土方諸君のお陰だなw
おじさんたちおこなの?
老害が顔真っ赤や
ところで、これ(
>>21)を実現するサンプルコード(簡単でいいので)示せる方いませんか
VHDLでもVerilogでもいいので、エラー吐かないやつ
デューティ比の割合とかの話は置いといて
142 :
774ワット発電中さん:2014/01/15(水) 06:08:48.62 ID:h9HOvB+A
>>141 input idata;
reg [1:0] sig1;
always@(posedge clk)begin
sig1 <= {sig[0],idata};
if(sig1 == 2'b10)
//立下り
elseif(sig1 == 2'b01)
//立ち上がり
end
2bitのシフトレジスタに立ち上がり、立下りを検出したい信号を入力し、レジスタの1bit目と2bit目を見ればいいのでは?
>>141 その前に、74ICレベルでいいから、立ち上がりと立ち下がり両方ラッチできる回路を組んで、
それがFPGA内でどのように実現されているか考えた方がいいと思うぞ。
きちんと、0→5Vの立ち上がりの何ボルトでラッチされて、
立ち下がりの、5→0Vの立ち下がりの何ボルトでラッチされて
その間は、何nsなのか、何usなのか。
クロックのジッタがどれがウライ合ってその誤差レベルまで考えて、
FPGAの中を設計するんだ。
言語で出来てもタイミング制約はかけような
超簡単にかくと
signal a std_logic;
signal clk std_logic;
signal rising_edge_a std_logic;
signal falling_edge_a std_logic;
rising_edge_a <= clk and a;
falling_edge_a <= (not clk) and a;
で、その後どうするのよ。FETで論理回路書かないと理解出来なさそう。風呂はいてくる
144 :
774ワット発電中さん:2014/01/15(水) 10:04:18.84 ID:PVLQYP/i
クロックの両エッジじゃないの?
>>144 それで良いならCoolRunner2とかに積まれてるデュアルエッジ機能で良い訳だけど
3分周とかするのに便利〜
入力クロックの両エッジでカウントするカウンタはこんな感じで出来たよ
奇数分周器作るのに使ったけど当時のソースがみつからん
always@(posedge CLK) cntp <= cntn<CNT_MAX ? cntn+1 : 0;
always@(negedge CLK) cntn <= cntp<CNT_MAX ? cntp+1 : 0;
assign cnt_out = CLK ? cntn : cntp;
コテがウザイ
半田コテがウザイだなんて
149 :
774ワット発電中さん:2014/01/17(金) 03:11:02.19 ID:ORM8N9VI
>>146 へぇ〜って思ったんでちょっとpdfをDLして見てみたんだけど、記述例として
VHDL
process (clock)
begin
if (clock’event) then
...
end if;
end process;
Verilog
always @ (negedge clock or posedge clock)
とあるみたいだね。
xilinxのことだからインスタンス化したライブラリで記述するのかと思っていたら、
XSTが意外に人間側に歩み寄ってて驚いた。
ときに、そういうDDRレジスタの構造を記述するような書き方でも DualEDGE triggered な
レジスタとして推論してもらえるの?
なんかユーザーロジックで作られそうな悪寒がするんだけど
ついにHDMIから音でたぞ
手持ちの1台でしか確認できてないけどな
映像オンリのはググレが結構みつかるんだけど、 それに音声まで乗せたやつは殆ど無い
んで、仕様を見ながらシコシコ作ってたんだけど、デバッグの手段も無いし結構めんどくさかった
ビール飲んだら寝よ。
152 :
774ワット発電中さん:2014/01/19(日) 03:58:52.41 ID:83GOwQFp
やったね、おめでとう
>>151 すごいね!
見せてもらって勉強させてほしい。
おまいならどこにでも就職できそうだな。
需要は有ると思うんで、取りあえず確認した環境だけ書いとく
音声出力が確認できたHDMIモニタは、飯山の"ProLite X2380HS"と言うヤツ
ボードはDE0-Nanoで、TMDS物理層のIFとして直列抵抗270Ω 8本(4x2)を付加
基本的には、
http://sa89a.net/mp.cgi/ele/fpga_hdmi.htm の外付けと同じ。
DE0-Nanoの端子配列の関係で、差動端子は使ってないが 720pでも動いてる
映像のテストパターン生成部も、この人のを使わせてもらった。
それ以降のエンコーダは自前。
実装した音声は、パケット・タイプで "0/1/2" の三種類。
鳴らなければもっと増やすつもりだったけど、取りあえず上の3つを実装した時点で音声の出力を確認
乗せた音声は44.1kHz@16bit-2ch、 L/R別個に周波数スイープする三角波を作って "耳で確認"。
C-Bit/P-Bit共に(B.Xも)乗せてはいないが鳴っている。(これも駄目なら乗せるつもりだった)
参考にした仕様書は、"High-Definition Multimedia Interface Specification Version 1.4a"
と 文献 xapp460:"Video Connectivity Using TMDS IO in Spartan-3A.pdf"
DIVと違って、"使う側に優しく、作る側に厳しい" らしいんで(俺もそう思う)、
たまたま鳴っただけかも知らんし、厳格なモニタなら試すだけ無駄な場合も考えれるので(HDCP必須とか)
後に続く人の為、に上記の通りに動作確認環境を報告した。
コード見たい
Critical Warning: Synopsys Design Constraints File file not found
がでるんだが、これはどう対応すればいいの?
昔はこんなのが出た記憶がないのだが、最近久しぶりに使ったらこんなのが
でてビックリ。
.sdcファイルは使ってる?
SDCのウイザードがあるのは見つけたんだが、どういう風に使うの?
クロックの周期くらいは設定できるが、まさか全部のI/Oに設定しないと
いけないの?
set_input_delayとset_output_delayが無いとI/O信号が絡むレジスタのタイミング解析ができない。
無ければ無いなりに解析されるが、それに関する警告ではなかろうか?
ただ単にファイルがないだけでは?
外部信号はクロックとは非同期で変化はかなり遅いのでスタチックと考えていい。
とするとタイミングを設定する意味は殆どないので適当でいいのだが
163 :
774ワット発電中さん:2014/01/19(日) 22:13:40.55 ID:F+PMkG+A
んなわけねえだろ
900個もワーニングが出る。WWW
予備の出力で使わないPINはどう処理したらいいのだ? 全部ワーニングになる。
これが200個くらいある。
ワーニングはしょーもないのも多いから基本ムシ。
クリティカルワーニングはちゃんと確認。
>>164 > 予備の出力で使わないPINは
弱くプルアッブかダウン。
入力開放は、(昔の常識で)ラッチアッブの原因。
今のFPGAではどうだか知らないけど。
現代的な品種ならプログラム可能なプルアップ抵抗が殆どの端子にあるよ。
つか出力ならほっといていいよね。
warningほっとくと必要なのも見逃すおそれがあるからなるべくつぶすようにしてる
>>168 「隣のピンがたまたまグランドで、デバッグ中に」とか、
「長期製品でマイグレーションが起きて…」ということもあるから、お薦めしないな。
ゆるーい設計やっとんな。
電気的に悪いことわかっててプルアップ抵抗削減命令とか出ないのか?
銭の単位でコストダウンする
長期製品て保証期間すぎたら壊れるんですよそんなもん
>>164 >900個もワーニングが出る。WWW
> 予備の出力で使わないPINはどう処理したらいいのだ? 全部ワーニングになる。
>>165 >ワーニングはしょーもないのも多いから基本ムシ。
>クリティカルワーニングはちゃんと確認。
ワーニングで何?
>>171 何か勘違いしてない?
FPGAの内部抵抗の有効/無効が
コストダウンと何の関係が有るのよ。
挙げ足しか取れない老害は放置でいいよ
>>171 壊れたら
「壊れちゃった。てへ」で交換すればいい業界ですか
ぬるいですね。
>>175 壊れない物作ると修理代で儲からない
byソニー
手持ちに、"AQUOS LC-32BD1(2006年製造)" って古い液晶テレビが有ったんで
試しにそれにつないでみたが、こっちは音 出なかったな。
自分の実装が甘いんだろうけど、トライする人はPC用のモニタで試したほうがいいぞ
もう少し粘ってみるけど、デバックの手段が無い以上 手詰まりで 恐らく駄目だろう。
>>171 > 長期製品て保証期間すぎたら壊れる
列車用制御系とか、医療系クラス3以上とか、壊れてもいいんか?
>>178 保証期間過ぎた列車とか医療機器とか・・・
列車用はフェイルセーフだから壊れてもいいんじゃね
フェイルセーフになってても、意図した側じゃないほうに壊れるようになっちゃダメ、
という意味で寿命はある場合もあるよ。
少なくとも
>>171は、そういうので自分が死んでもいいと言っているのと同じだな。
意図した側じゃないほうに壊れるようではフェイルセーフになってないだろ
どんな壊れ方しても意図した方(安全な方)に倒れるのがフェイルセーフ
>>184 > どんな壊れ方しても
この条件付けは無いだろ
意図した側に故障させられるなら、故障しない設計の方が簡単。
確かに鉄道の保安系だと、古典的にはケーブルで重力に抗して吊る
(何があっても重力の働きで安全側に倒れる)とかいう絶対のフェールセーフ
が普通だけど、コンデンサの故障モードがショートかオープンか、
みたいなのは100%じゃない。
>>187 > 確かに鉄道の保安系だと、古典的にはケーブルで重力に抗して吊る
ボール信号とかがそれですね。
でも、広い意味での故障には、人間の故障(人為的なミス)も入るので、
あの信号機だってあらゆる故障に対してフェールセーフってわけじゃないです。
人間がからまなくても、鳥がロープにひっかかる可能性がゼロとは限らないし。
どんなにがんばっても、「設計時に想定したよくありそうな故障」
に対処するのがせいいっぱいでしょう。
もういいって 俺の常識=業界の常識 みたいなの。
>>189 じゃあおまえの定義するフェールセーフの実例を言ってみろ
無知と検討違い、挙げ足取りの発言ばっか
絶対的な定義が決まってる訳でもないのに解釈の押し付け合い
仕事でも足の引っ張り合いしてるんだろうな
実質何も言ってなくて↑自分自身が無知と揚げ足取りと押し付けと足の引っ張り
なんだ ID:Qa/G3qnx って、いつもの噛み付き男か。
製品が違えば求められる物も違う
ポータブルラジオに原子炉の制御レベルは要らない。
フェイルセーフ
フォールトトレラント
>>187 鉄道業界にいたけど、30cm四方のコンデンサ爆発させて、電車止まらせて修理品の手書き伝票書いていたけど。
フェイルセーフは良いけど、フェールセーフ追求すると動かないものが出来るんじゃね。
一番良いのは、2つ回路を用意することだけど、稼働率を同じにしておくと、故障のタイミングが一緒になって、
結果的に動かなくなることが多いよ。
RAID1とかRAID5のHDD交換して、データリカバリー中にアボーンして、倉庫の出荷が止まって、
手書き伝票している間に、テープでリカバリーなんかやると、RAID10が売れるけど、それだって、HDDが
同時三台壊れて、アボーンした現場にすら遭遇したことがあるけど。
壊れないシステムつくると、人間が馬鹿になって、機会がないので伝票かけないから商売できませんっていう社員生まれるし。
まず、なんで、フェールセーフしたいのか、そもそもの仕様を定義してみれ。
クソコテよ、日本語でおk
それは日本語を読めない奴の言い訳セリフじゃないぞw
>>198 鉄道業界にいたくせに何も知らないんだな。
動かなくなるからフェイルセーフなんだけど。
フェイルセーフ(フェールセーフ、フェイルセイフ、fail safe)はなんらかの装置・システムにおいて、
誤操作・誤動作による障害が発生した場合、常に安全側に制御すること。
"AQUOS LC-32BD1" の方も、ついにHDMI経由で音出たぞ
デバック環境も無いのに、我ながら良く頑張った。
いやぁー嬉しいな、年甲斐も無くまたビール飲んでる。 今度はツマミ付きで
>>200 おまえはこの↓読点で区切っただけのダラダラ文章が、まともだと思うのか?w
>RAID1とかRAID5のHDD交換して、データリカバリー中にアボーンして、倉庫の出荷が止まって、
>手書き伝票している間に、テープでリカバリーなんかやると、RAID10が売れるけど、それだって、HDDが
>同時三台壊れて、アボーンした現場にすら遭遇したことがあるけど。
fool proofも思い出してあげてください
>>203 すげー
githubでもopencoresでもpastebinでも、どこかにうぷしてほしいもんだ
>198
冗長度1で痛い目を見た人が、なんでRAID6じゃなくてRAID10にするんでしょう…?
RAID1や5で同時故障すると意味ないのはその通りなので、ちゃんとしたとこは違う型番でペアを作るようにしますね。
RAIDチップのメーカーは同一型番のHDDを使う事を推奨してたりするけどな
>>201 動かなくなると事故扱いだから、二重にするんだけど。
それでも、壊れるときは壊れるんだけど。
>>203 音ぐらいは、楽に出るだろう。実際やるのはすごいが。
HDMIはわからないが、DVIの出力ぐらいは簡単なのでやってみれ。
それができたら、HDMIで映像ぐらい出る。
いちいちコテハンだからといって、日本語に突っ込んで本質的なところ・・・
クソコテ乙w
>>203 おお!
コードまではいいからノウハウだけでも教えてくだされ
>>210 音鳴らすのは映像よりむずいぞ
映像はDVI出せたら解像度さえ規格に合わせたら映る
>>213 仕様書のページを指定して、この部分どう実装した?
とか具体的に聞いてくれれば、解る範囲で答えるよ。
抽象的な質問には答えようが無いな、オマエだってそうだろ。
>>214 以前パケットタイプ0,1,2を実装してPCモニタで音が鳴らせたという報告があったけど、それでは足りなかったわけだよね。
何が足りなかったのかが興味ある。
>>215 今は、0x00, 0x01, 0x02, 0x84を実装してある。 0x01, 0x02が必須なのはスグ解るとおもうが、
問題だったのは おそらく0x01(Audio Clock Regeneration (N/CTS))を送出する頻度。
音声と映像に同期クロックをしている場合、0x01のパケット値は変動しない固定値と成るから、
Vsync毎に1回とか 当初は適当な頻度で送ってた。(未来永劫同じ値だからな)
そこを、 7.8 Packet Delivery Rules/7.8.2 Audio Clock Regeneration Packets に沿うように修正、
と同時に0x84(Audio InfoFrame Packet Header)の実装も追加
どちらが効いたかの区別確認はしてないが、恐らくPacket Delivery Rules の方だと思う。
---
0x00(NULLパケ)は、data island に空きが出ないように挿入している程度
data islandに空きが有るとDVIモードに倒さされる 見たいな事を、とどっかで見たような気がしたんでそうしてみた。
少しぐらいなら空きが有っても大丈夫じゃないかな。 実装コストはタダ同然だから気にもしてないが 恐らく不要だと思う。
なんか色々面倒そうだな・・・
>>216 ありがとう。
時間があれば自分でもやってみたい。
>>217 元々映像しか伝送できないものに無理矢理後付けで音声とか入れだしたからわやくちゃな規格になってるんだろうなぁ。
要約するとブランク期間に音声パケットを挿入するということか。
クソコテよ、無知をさらけ出してどうするw
ムチですみません。あっ、Mじゃないです。
CQ出版のHDMIの本ぺらぺらめくったけど、そこまでできるなら、光音声IFとか余裕でしょ。
あと、昔SIN波形出すモジュールを1/4 ROMテーブルとCOSDICでつくったことあるけど、
それ複数入れると和音とか出せて夢がひろがりんぐ。
↑なんなの?この基地外
みんな、リロードしないで、スレが上がったら、メールか何か送るシステム使ってるんだね。
意味がわからない
大陸の人かコイツ
>>226 お前にワロタ。ここはFPGAのスレだ。あなたもFPGAについて何か投稿してみたらいいだろう。
クソコテよ、おまえは2ch初心者なのか?
1. 2chには専用ブラウザがあり、新規投稿があったスレだけを読める。
2. 2chは匿名掲示板だ。そこでコテを付けるのは、「みんなで僕をイジメて下さい」と言っているのと同じだw
>>224 7 Audio
7.6 Audio Data Packetization
8.2.2 Audio InfoFrame
と
5.2.3.5のよくあるECCシンドローム生成回路を仕事中の息抜きに5分程度眺めました。
230 :
774ワット発電中さん:2014/01/31(金) 09:48:13.07 ID:jGAAYV75
いぐるう2のVQ144は消費税増税前に出て来るのでしょうか
クソコテに、英語の仕様書を提示しておいて、自分らがわかっていない、腐ったニコニコ技術部のスレはここですか?
いいえ
HDMIは1.4HDCP対応のチップが売っているからそれで十分じゃないか
いいえ
DE1買ったばかりの俺涙目
DE0じゃなくてDE1買ったの?w
terasic, Cyclone Vシリーズの安いヤツは、何時までたっても在庫無しのままだな
売れすぎなのか/安すぎで儲けが無いからなのか は知らんが
いい加減、物を揃えて欲しいよ。
DE1-SoCはSRAMなさそうだけど
ACアダプタてついてんのかorz
12Vだけ書いてて何Aかスペック探してたわ
至れり尽くせりか。
でも買って何につかうんこれ?
DE1-Nanoとか出ないのか?
アカデミック$150だし、教育用だろ。
サンプルとかたくさんついてるのかな。
40-pin Expansion Headers て
ピンヘッダのことか?
はい
ハードウェア言語の場合、LGPLの解釈ってどうなっているのかな?
静的リンク、動的リンクという概念はそもそも無いし
ライセンスの影響が及ぶのはFPGA内?システム全体?
リバースエンジニアリングもストリームを暗号化してしまえば
事実上阻止できるよね
LGPL(等)は著作権を「テコ」として使っているが、今のところハードウェアと
ハードウェア記述言語と著作権の関係がどうなっているか、いまいち明瞭で
ないので、インフラが何も無い状態でそのアプリについて何も言えないのと
同じような感じで、何も言えない。
パーシャルリコンフィグでもしないと性的リンクになりそうだ
250 :
247:2014/02/13(木) 21:37:36.38 ID:ubGQzCgi
ありがとう
>>248 となると現状ではクローズドな物が含まれる可能性がある物には使わない方が良さそうですね
>>249 性的・・・だと・・・じゃなくて、なるほどそう言う手もあるのか
251 :
774ワット発電中さん:2014/02/14(金) 02:16:02.45 ID:PCy1Gfaf
FPGA向けのIPに、いわゆるソフトウェアでのフリーソフトに当たるようなものってあんの?
ほとんどがライセンスがカチッとしたものかと思ってたわ
BSDライセンスライクなUSB2.0 HighSpeed対応のIPが欲しい
馬鹿馬鹿しい。
サイプレス繋いでおけ。
エラー無ければええねん
opencoresってソフト的な組み方でfmax低いイメージがある。
まともに使おうとしたことが無いので勝手な思い込みだけど。
>>257 開発している人のスキルとか考え方によるkamo。
まれにバグがあるものもあるし・・・
商用でも仕様というなのバグは幾らでもあるし
>>260 しょうがないんだけど
指摘して追記されるのは納得いかんよね
>>261 キミの指摘によって他の誰かが幸せになるのだから、良い事をしたと思えばいい。
264 :
774ワット発電中さん:2014/02/19(水) 23:52:31.22 ID:hXmsLIGC
税金タカリのペテン師くさいのだが、自称FPGAのプロのコメントよろぴく。
ttp://pc.watch.impress.co.jp/docs/news/20140217_635520.html NTFSに対応ってドライブ圧縮やNTFSのセキュリティ記述子に対応している
とか思えんのだが? パーティション分割には対応?
セクタ単位でアクセスできても意味なんてないし、1バイト単位のアクセス
許可情報はどこに保存しているんだろうね?
OSに依存しないってことは、OS依存のドライバもインストールしないんだろ
うし、ファイルにアクセスしている実行プロセスの所有者やアクセス権限は
どうやって取得するんだろうね?
アカウント権限に関係なく1バイト単位でアクセス制限?
指摘って、”しゅてき”なことだよね
>>246 「SATAのプロトコルの電気信号をFPGAで分解して、特定のセクタの信号をマスクすることに成功しました」
読み込んだ情報を、CPUで処理するか、専用ハード(ここではFPGA)で処理するかその程度の違い。
その気になれば、HDDの特定の場所の情報を、専用ハードで取得して、パトライトを光らせますといったことは出来るでしょ。
それが、CPUでソフト組んだ方が早いか、ハード組んだ方が早いか、それだけの話。
どうやって取得するかは、NTFSとSATAの仕様でも1日ぐらい眺めていれば答えは見つかるだろうから、わかったら書き込んでくれ。
>>264 バイト単位の下りは記者も理解せずに書いているっぽい。
ちょっとワケワカメだけど、読み出したセクタとの比較でなんとかしているのは分かる。
> アクセスしている実行プロセスの所有者やアクセス権限
プロセスなんて気にする必要ない。
アクセス権限はどう処理しているのか、記事からはなんとも言えないね。
バイト単位の件は、セクタ全体じゃなく一部だけ制限したいときに、
同じセクタ内の制限していない部分の書き換えは
許可できるようにしてあるということ。
ただ、プレスリリース
http://www.aist.go.jp/aist_j/press_release/pr2014/pr20140214/pr20140214.html 読んだけど、全貌は記者じゃなくても理解できんな。
どのセクタのどのバイトを保護するかはSBD制御装置って
やつに記憶させておくっぽいが、
それを「人間」がどうやって与えるのかまったく不明。
どんなファイルシステムかわかってないと指定できないだろ。
ここがOS非依存といいつつNTFS限定の所以か?
あと、正当なアクセスなのかマルウェアによるアクセスなのか区別する方法が不明。
NTFSのアクセス権限で区別できるならそもそもこの装置はいらないわけで、
OSが区別できないものがこの装置でできるのかと。
それとも区別せず、正当ユーザさえ制限区域のアクセスができないのだろうか。
さらに、FPGAを強調する理由がまったくわからん。
スピード?ASICじゃだめなん?動的書き換えでもするならそう書くだろうし。
>>269 >Linux系のEXTおよび小規模ストレージ向きのFATについては近日中に対応予定である
これだからFPGA使ってるんじゃないの?
初心者です。教えてください。
ALTERAのcycloneIIIにおいて、sopcビルダーでUARTを実装し、PCからシリアル通信で命令を受け取るような仕様にしています。
NIOS II EDSのRUNからだとうまく動くプログラムが、コンフィギュレーションROMに書き込んでそこから起動するとうまく動きません。
具体的には送った命令の文字数の累計が500文字ほどになると、それ以上命令を受け取っても何も反応がなくなります。
何か文字列を保持する領域がオーバーしているようなイメージがするのですが、ROMから起動するか否かでそれが変わるものなのでしょうか。
よろしくお願いいたします。
Terasic P0150、 DigiKey から到着
前回聞かれた使用目的は、今回は無かったな。
>>271 デバッガで動いてROMに焼くと動かないというのはソフトの初期設定漏れが
疑われるね
>>269 キミ、そもそもマルウェアの動きを理解してないだろ?
>>271 JTAG UART にデバッグ用の出力をしてたりしないかね?
BSP editor で
altera_avalon_jtag_uart_driver.enable_jtag_uart_ignore_fifo_full_error
を true にしてみるのだ
276 :
774ワット発電中さん:2014/02/20(木) 23:41:35.07 ID:IlbOscQ6
>>270 ところが、解説を読む限り、このボードはOSのファイルシステムや
アクセス権限を介すことなく、NTFSのファイルマッピングを取得して、
ディスク上のファイルのセクタを特定した上で、SATAインターフェース
等に介在してI/Oをトラップし、そのセクタへの読み書き処理をオーバー
ライドしてセクタ内をバイト単位でマスクできるという。
しかも、PC本体のパフォーマンスを落とさずに。
見た限り、SO-DIMMらしきモジュールを搭載するようなコネクタは
あるが、ロクにメモリも搭載しているとは思えない。
古臭いUnixのrwxと違って、NTFSはファイルやディレクトリ単位で所有
者が設定でき、ユーザやユーザグループ単位でアクセス権限を詳細に
設定できる。
デスクトップで実行するアプリケーションは原則、ログイン中のユーザ
権限が適用されるが、一部のサービスやアクセス権を昇格したアプリ
ケーションについては、Administrator権限で実行することもできる。
書き込みをエミュレートして実際には書き込まれていないってのならまだしも
改ざんされたら再起動時に書き戻すとか書いてある。
そんな仕様であれば、もひとつディスクがないと無理じゃないのかな。
ミラー化して持っておけば比較して改竄されたかチェックできるよね。
アンチウィルスでも入れとけよと
つ[ゼロデイ攻撃]
終了
282 :
774ワット発電中さん:2014/02/21(金) 21:15:46.93 ID:77rCsqjk
>>278 同じファイルを複数回に分けて改竄されたら戻せるの?
GitやSVN,CVSみたいに差分の履歴でも保存するの? 素人相手のデモなら
ともかく、そんなコトやってて実用性能出せるの?
改竄と普通の更新を誰がどうやって区別? リカバリは人間がバイト単位で
ファイル内の場所を指定するの? ファームが腐ってて、データが壊れる
心配はないの? 全バックアップの方が安全・安心だと思うが?
STAP細胞と同じくらいの胡散臭さしかない。
スレチ
>>282はスレチの上に突っ込みどころ満載のツッコミやねw
285 :
774ワット発電中さん:2014/02/21(金) 23:45:45.73 ID:77rCsqjk
予算確保のために年度末で成果捏造のイノベーションごっこですね。
わかります。
バックアップとか用途というか目的が違うだろ
書き換えさえ防げば良いならWORM(ライトワンス)にしちゃえば良いだけの話
これ見て「バックアップでいいんじゃね?」ってのは、自動ブレーキに対して
「ぶつけたら保険で新車に買い換えれば良くね?」って言ってるようなもん
防ぎたいのは事故が起きた時の車(データ)の損失じゃなくて、それに伴う被害の回避
>>282 はそんなに興味あるんだったらどんな研究なのか電話して論文頂戴して確認してこい。
所詮研究で、できるかどうかためしただけだろ。 結論から言うと出来る。
ただ、おまえののいわんとしているところまでは出来てない。
それが理解できないお前がうさんくさい。
まぁ、コテハンの私の方がうさんくさいですがw
288 :
774ワット発電中さん:2014/02/22(土) 07:15:37.24 ID:hniW1eAk
キモーイじゃなくて、モモーイですか?
>>275 ありがとうございます。確かにJTAGUARTでデバッグ用に出力しています。
しかし、おっしゃっている
altera_avalon_jtag_uart_driver.enable_jtag_uart_ignore_fifo_full_error
が見つかりません。
JTAGUARTの項目には
altera_avalon_jtag_uart_driver.enable_small_driver
しかないです。何か設定が足りないでしょうか。よろしくお願いいたします。
>>289 ROM焼くときだけ JTAG UART に出力するのやめたらいいじゃん
FPGAのお勧めのサイトとかありますか?
開発環境とかイマイチどういう感じなのか分からないんですが
マイコンファームのIDEと本質は変わらんけど
プロジェクト作ったらデバイス選択して、ソースを追加して編集して
合成(ビルド)して、書込用ファイル出力する
マイコンとの違いは使うデバイスで開発環境がガッチリ固定される事
俺はAltera、Xilinx、Lattice使ってるがIDEのデキだけいうと
Altera >> Lattice >>>>>>>>>>>>>>> Xilinx だな
Xilinxはデバイスはとても良いのにツールはクソ揃いだ
Vivadoはどうなんだ?
フリー版を入手して試す。
Latticeは知らんけど、 "Altera > Xilinx" に関しては俺もそう思うな
Xは無意味なwarningが多すぎ、本来必要な情報が埋もれてしまう。
へ〜、Xilinxはだめか。おれISEしか入れてないからそういうもんだと思ってた。
Alteraに乗り換え検討してみる。
>>289 タブ『Drivers』の下。
settings.bsp を直接書換えてもよろしいのですよ
Verilog初めて勉強してるけど
言語仕様が古臭いし謎。
begin〜endで括るとか{}じゃだめな理由がわからない。
糞みたいなVisualBasicをリスペクトしたんだろうか。
XilinxのISE使ったけど日本語コメントでエラーが出るな。
パスに日本語が含まれてるとダメ?そんなのいまだにあるんかい。
いかにも電気屋の作った言語仕様にソフトウエアという感じだ。
虐めてもらいたいのか?w
前スレのスケマさんか?
>>298 begin endがVB云々とかなんか新鮮だな。disるなら少しは歴史勉強したら良いのに。
書き方見てもPascal -> Delphi -> VBの流れを踏まえての話にゃ見えないし。
302 :
774ワット発電中さん:2014/02/23(日) 19:08:22.49 ID:m3RLsQSH
まあいいたいことはわからんでもない
今はSystemverilogまで発展してるからマシになってきたが
最初のVerilogって言語としてプア過ぎるよな
>>301 くだらねえこと言ってんじゃねえ
バーカ
VHDLの表記方法の酷さにくらべたらverilogなんてきれいじゃないか。
なんで最後の行だけ;なしを強制すんだ、とか。
Pascal つーか Algol の構文なんだから、それをきちんと(Adaから)受け継いでる
VHDL のほうがマシ。
Verilog HDLは中途半端に意味わかんないチャンポンになってる。
最後にセミコロンが無い云々は、C言語だって似たようなもん。
if (a = 10) {}
if (b = 20) {}
if (c = a +b) {}
こういう風に書けばセミコロン無しで書けるC言語だってかなりおかしいけど、
みんな慣れちゃってるだけ。
セミコロンはターミネータでなくセパレータ、と、ちゃんと理解すればそれだけのこと。
;
じゃぁ、これの挙動とその理由はどう説明する。
Cは余分な ; を1つの文として {} と同様に処理してくれるからなw
VHDLは余分な ; があるとエラー吐くから
コピペで書いても最後だけ例外的に注意必要
行順序を切り貼りで単純入れ替えしただけのエラーありがちww
>>298 いかにも虐めて欲しそうだw
仕事じゃなくて個人の趣味でやってるなら、{}で書いて適当なプリプロセッセサにでも
通して置換しろw
連接使えなくなるけど、使いたくなったら別の記述考えてそれも置換しろw
日本語コメントは大昔FPGAcompilerで食らった覚えがあるな。
そんときゃ漢字コードをEUCにしたら通ったっけ。適当なエディタでコード体系をいじって
食わせてみたら?
>>298 そりゃ、最終的には電気回路に落ちるからな。
1クロックごとになにするかってことしかかけないよ。極端な話すると。
↑
基本的にはという意味です(どうでもいい突っ込み防止用)
コンパイラを自作すれば、苦労がわかるだろう
「余分な」ってのが解釈を間違ってる。
空文は空文で、余分じゃない。
というか言葉足らずだった。
VHDL(というか、Algol系の構文の)では、 ; が、ターミネータじゃなくセパレータだ、ってこと。
C言語で関数呼び出しの時、foo(a, b, c,) って余計なコンマ付けたらダメなのと同じ。
if (a = 10) {}
には誰も突っ込まないんだな
Cなら処理系にもよるけど
struct xxx { int a; int b; int c; };
@struct xxx y = { a=123, b=456, c=789 };
Astruct xxx y = { a=123, b=456, }; ← 余計なコンマあり
たとえばGCCは記述@A両方とも許容しているので
改行位置調整して行コピペでソースを見やすくできることもある
ID:DqRc5d4Oが言語仕様なんだから受け入れろと言ってるのは分かるが
余計なセミコロン1つ付いても意味が変わる所でもないし
最適化すりゃ結果同じといえるので、コンパイラが許容して欲しいのさw
お前らも行コピペでエラー吐いたのを見て、机を蹴り上げたことあるだろw
言語仕様相手にキレたことは無いが、営業が持ってきた追加仕様に
なら机を蹴り上げたことがあるな。
CとしてはAだろ、ケンとデニスの時から。
>300
呼んだ?
俺は、AHDLで書いてXのコンバータでVに変換してる。書き方を工夫しないと
とんでもないコードを吐き出すが、すこし気をつければ綺麗なコードを吐く。
でだいたいできたところで殆ど動かん時は外注に出してデバッグさせる。WWW
319 :
774ワット発電中さん:2014/02/24(月) 08:25:28.81 ID:Qt9i9at+
>316
オマエ、技術屋ではないだろ。
技術屋の机って、割り当てられた机は物置になってるから、蹴りあげるなんてムリ
足が机の下に1ミリだって入らない。
>>304 > VHDLの表記方法の酷さ
Adaから受け継いだ、最も進んで美しいVHDLが理解できないとは…
>>315 だからそれは「余計な」コンマじゃないの。
言語の文法の構文規則を1回も見ずに構文に文句を言うなつーの。
>>323 理解すれば全て必然の構文なんだよ。
「機能的に優れているものは美しい」
reg r_s, r_a;
wire w_in;
always@(posedge clk or negedge rstb) begin
r_s <= !rstb ? 1'h0 : w_in;
end
always@(posedge clk or negedge rstb) begin
if (!rstb) r_a <= 1'h0; else r_a <= w_in;
end
俺の使ってる "Veridi" はこの2つで、異なった回路を表示する(合成すれば結果は同じかもしれないけどな)
一方は同期リセット、他方は非同期リセットだ。
言語としてとらえたらツジツマが合わなくないか?
個人的にはソフトウェア的な意味での言語、という考え方はもう捨てたね
頭に描いた回路を吐き出させるための記号列ぐらいの考えだ。
>>296 ツールで使うデバイス決めてるのか?
>>293 でも書いたけどXilinxはツールはクソだがデバイスは個人的にかなり好きだ
>>325 その書き方では当然動作変わる
下は非同期リセットの定型だけど、上は危険な記述だな
FPGAなら合成出来ないな
>個人的にはソフトウェア的な意味での言語、という考え方はもう捨てたね
最初っからそういう物だ
ここを理解せずにプログラムと思って書くからこんな疑問が出てくるわけだ
だからそう言ってるるじゃん。
ソフトウェアも知ってるヤツなら、そういう疑問も出て来るのは至極自然
だけど、言語として美しいと どうとかか言ってるから、実例として挙げただけだ。
Veridi とかいうツールが変なんじゃないの?
聞いたこともないよ。フリーツール?
だから、プログラミング言語じゃなくてハードウェア記述言語なんだから当然。
「言語=プログラミング言語」という謎の直結回路が脳内にあるおかしな人達とか、
ハードウェアがソフトウェアになると喧伝し続ける○級出版とか以外はみんなわかってる。
>>328 スマソ
>ソフトウェアも知ってるヤツなら、そういう疑問も出て来るのは至極自然
これが危険なのよね。頭良いヤツならだんだん理解するけど…
Verilogは記法がCに似てるからソフト屋でも簡単♪とか喧伝する人達がガンなんだよな
彼らも商売だから仕方ないのかもしれんが
>>329 ググッてみな、俺もさっき初めて知ったけど
>>331 SynopのVerdiしか出てこないよ
>>332 それだよ、前身のNovasの頃のヤツだからバージョンはかなり古いけどな
個人が買えるような値段じゃない。
>>331 >これが危険なのよね。
そう、 むしろ知識が豊富なヤツほど陥りやすい、その知識がかえって妨げになる。
そう言う物だと割り切る事が必要で、凝った記述は嵌る事になる。
結局、合成系を作るやつがサボってるだけにしか見えんけどな
言語仕様が、ハードウェアを記述してるのかソフトウェアなのか、いまいち割り切れてないせい。
Verilogは元々シミュレータ用の言語だったからね。
いちいち非同期リセットの記述とかさせんなよって思う。
あと、符号の扱いとかめちゃくちゃ。
>>326 ツールの癖とかであまりハマりたくないんだよね。
趣味なんでそんなにチップのスペックカツカツのもの作ったりするつもりもないし。
"Unconstrained Paths" って、身に覚えの無い赤い表示 が出るんで何だろう?と思ってたが、
これかよ・・・。 さすがに↓↓は判り難いだろ。 せめて該当信号名ぐらいは表示してくれよ。
altera_reserved_tck、altera_reserved_tdi、altera_reserved_tms、altera_reserved_tdo
200n位のディレイを作りたくてアルテラでLcellを10個くらい入れてみる
んだがうまくディレイが出来ない。どうも自動的に削除されているようだ。
ディレイを作る方法はないかなー?
4,5年前にやったけど、やり方忘れた。
各LUTセル間の配線遅延がばらばらになるから
最終的にはチッププランナーでセルを8個単位で固定したのは覚えてる。
クロックとFF
200ns遅らせたいならFFで遅らせるのが原則
ロジックだけだとコンパイルによって遅延量が変わるから無理
ザイリンクスなら完全にルート固定してやればロジックだけで出来ないことはないが
アルテラではルート固定なんてできない
0.1ns程度の "Hold violation"
この程度なら、ツール側で遅延挿入でもして対応してくれてもいいと思うけど、たまに出るな。
レポートがいい加減かと言うとそうでもなくて、
実動作での異常が出る事多いんでレポート自体は正確のようだし・・・
この辺の、ツール対応の切り分けがよく解らんな。
AlteraのFPGAに遅延素子ってなかったっけ
XilinxのIDELAY/ODELAYみたいなの
IOのとこに遅延素子はあるかもしれんが
200nsなんてどでかいディレイは無理だ
Helioの評価ボード買えるとこないんかな個人で
>>344 そうそう。遅延追加するためにLUTはさむくらいなんてことないように思うのだけど、なんでしてくれないんだろうね。
タイミング解析の仕組み考えれば?
>>349 レポート見ると、クロックスキユーが凄いんだよな。(例えば3〜4nsとか)
グローバル・クロックを使用してればスキューは小さいものだと思ってたけど、どうもそうでもないようだ。
例えば↓みたいなヤツで、 rB に対して"Hold violation"を出されたりで 結構ウンザリする。
reg rA, rB;
wire wIn;
always @(posedge clk) begin
rA <= wIn;
end
always @(posedge clk) begin
rB <= rA;
end
チップ面積がでかいから、もうグローバルクロックだけに頼るのは無理な状態だよね。
というか数10mm角まで良く保ったな、という気がする。
速度の制限になってるのはトランジスタの速度じゃ無く配線遅延だし。
新しいFPGAではリージョンクロックが工夫される、なんて話も聞いてる。
FPGAでもチップレイアウトを考えて作ることになるんだろうなぁ。
パラレルポート用なら自作できるでしょ
355 :
774ワット発電中さん:2014/03/06(木) 20:44:56.93 ID:4CH49coA
>>357 スゲー
Sony のBDレコーダにも入ってたよ。
アナログの配線が滅茶苦茶で笑えたけど。
そういえばFPGAは韓国でも作られていたね
小売の値段で比べても…
サムソン製のパチモンだろ
いや上の画像のやつ拡大すればわかるけど
TAIWANって書いてる
TSMCだと思う
>>357 うおw
テレビはもうFPGAか・・・。
しかも高級なKintexとは
Spartanシリーズ復活してくんないかなぁ。
7シリーズはArtixですら高い。
趣味電子工作だけど
XilinxとAlter両方試してみて、Xilinxは選ぶ利点が少ないな。
しいて上げれば
小クラスのものでQFPパッケージが存在する
I/OがTMDS対応が有り、外付け無しで外部と直結できる
ぐらいしか思いつかん。
もっとも、基板まで起こすほどじゃないから ボード・レベルで選んじゃうけどな
やっぱり、安いAlteraに軍配が上ってしまう。
(ディスるつもりなど毛頭無いんで変なレスは付けんなよ。 素直な感想だ)
べつに趣味でbgaなんて考えたくもないから、充分な理由じゃないか?
基板起こしてもBGAじゃ手付けできないしね
オーブンとかホットプレート操作して温度プロファイル作って付けてる人いるけどね。
変なレスがいっぱい付いてて
ホットプレートまで行くと流石変だな。
Xilinxもそうだけど、AlteraもCyclone1/2/3の辺りまでは、240PinぐらいのQFPもあったよな確か?
最近のはBGAオンリーになってしまったから、趣味の範囲だと厳しいな。
以下、BGAをひっくり返してハンダ付け禁止w
テレビにFPGAって事は電子銃とか偏向ヨークなんかの電流を
制御するというアナログ的なことをFPGAが出来る様になったってこと?
FPGAもずいぶん進化したもんだな。
ネタとしては面白く無いです。;;
>>376 あのピン数に半田付けするのも根性もんだけど、それで
何MHzくらいまで動くんだろう?
>>377 おまえん家のテレビはまだブラウン管か?
うちはブラウン管やで
SHARPのでVHSを再生できるやつな
なんとDVDも再生できるスグレモノだ
>>379 IOは全部非同期的にやっちゃえばあとはクロックだけだから適当にいけるんじゃない?
ツマンネ
うちはバズーカや、音すげー
【俺メモ】
Quartus IIでフォントにMSゴシックを設定できない。
設定ファイルは、 "%HOMEPATH%\quartus2.qreg"
日本語フォント名が16進表記のUTFで記述されてるので、その部分を探して英語のフォント名に変える。
"MS ゴシック" ↓ -> "MS Gothic"
"\xff2d\xff33 \x30b4\x30b7\x30c3\x30af" -> "MS Gothic"
XってAと比べて高いよなあ
こんな殿様商売して事業やってけてんの?
ツールの性能もAのがいいし(Vivadoは知らんが)
X選ぶ理由が正直ないよ
デバイス規模
あ、一応トランシーバー系はXの方が性能いいんだっけ?
トランシーバーデバックツールはAのが充実してるけど
高速IOは強いってことで通信系機器ではXの方が主流なのかなあ?
組み込みはもうAしか選択肢がないよ
Xはもうダメだな。
選ぶ理由がない。
ちょっと前までは安いボードはXばかりなんでXの方が安いのかと思ってたけど違うんか。
まぁ確かにAの話ばかり聞くけど広告しまくってるだけかと思った。
>>386 エディタでIMEの日本語入力の変換がおかしくなるの治らん??
石の値段は特価取れるかどうかであほみたいにかわるからなぁ...
個人的には、A5のエラッタがでかいから今のところXの7系の方がマシな感じ...
>392
入力自体は外部のエディタしか使わないんで、悪いが知らん。
固定ピッチのフォントが選べず、表示でインデントが崩れるのが不便だったからな
>>386 は、その対処。
ハードCPU入りのFPGAで、CPU側に繋がっているDRAMなんだが。
CPUを全く使わない前提でも、FPGA側からはアクセスできない
ような説明を見かけたけど、この理解で合ってる?
例えば、DE1-SoCのHPS側に繋がってるx32のDDR3はFPGAからは使用不可とか。
XilinxのZYBOとかも同じかな?
俺的には、外部 DRAMが2個使える物が欲しいんだよな。
間違い
ちゃんとCPUとGPUで共有できるようなアービタがハードマクロで実装されてるよ。
ハードマクロ側の「ピン」は使えません、って話を勘違いしたんで無い?
cv_51001_j.pdf 見てたんだけど・・・、 こっちか? -> cv_54008.pdf
Xiも、似たようなもんかな?
>>357 え?ちょwwどゆこと?
テレビにFPGA????もうそんな時代になったの?
あり得るよ、ASICなんて、足が長すぎる。
>>399 CycloneVならcv_54001のFigure1-2とcv_54008のFigure8-2から
FPGAからSDRAMが使えるのは明らか
他のデバイスなら知らんがたぶん同じだろう
>>400 だいぶ昔、Spartan6が品不足になったのはとある液晶TVに採用されたから、
という話もあるよ。5〜6年前か?
>>400 テレビにFPGAはふつーに使われてるよ
デジタル放送初期に、結構規格がグシャグシャの時期があって
特に地上デジタル開始当初(というか開始前)あたりはコピ10どうするかとか
政治的に規格が動きまくってたから、放送波によるアップデートを前提とした作りを
ARIBも推奨してた
んで、その頃からFPGA使われ始めて、最近では規格は安定してきたけど製品寿命が短くなって
ASICじゃサイクルが合わなくなってきたからFPGA使うのが定着してきた感じ
CycloneVのVREFピンは、I/Oとして使えないんだな。
IVまでのノリでやってたら、アサイン出来なくて焦ったw
>>395 Zynqの事かな?
ZynqだとCPU boot前提なのでCPU動かさないと始まらない
DRAMはTrusrZoneでセキュアに設定されてたハズなので
CPUで解除しないとFPGAからアクセス出来ない
コンフィグ設定でかえられるよ
サムスンは有機ELの流れを作りたかったんだけど
有機ELの歩留り悪くて東芝ソニーが4Kの流れ作ってあわてて4K準備した
その結果が高価なFPGA
>>409 4Kってそんなに売れてるかい?
月産100台とかだったら、あわててなくてもFPGAしか選択肢がないと思うが。
5年じゃなくて、もう7年前の話になったのか…
知ったかだから放っておけば
>>410 4KソースがないからFHDソースをアプコンしないといけないんだけど
その辺のノウハウが溜まってないから
ASICもってなかったんだよ<サムスン
東芝ソニーの4KにはFPGAは乗ってないハズ
4kは8kまでのほんの一瞬のつなぎなのかな?
BDも含めて4k立ち上げてからまた8kに向かうの?
8kどーこーいってるのは日本だけ?
8kは3Dじゃなくても立体感を感じるらしいが4k動画はどーなん?
416 :
774ワット発電中さん:2014/03/19(水) 22:14:04.66 ID:KkIs2Be9
FPGAって、あんなに高密度で多機能ですが、
全機能を全数検査で出荷しているのでしょうか?
418 :
774ワット発電中さん:2014/03/19(水) 23:09:26.96 ID:QSLlJrok
アナログを除けばただのRAMとFFとLUTの塊だからな
スキャンでおしまいだな
全機能を全数検査で出荷だろうね。
テストパターンは恐ろしく楽そうだから。
いかに少ないパターン数で検査するかっていう論文見たことある
一方、中国は検査おっけーシールを貼るだけで済ませた
>>415 映画は4K、TVはSHVとNHKは考えてる
まぁ当面の機材は4Kで揃えてるが
SHVそれなりに綺麗だったけどフルスペックの
カメラもパネルも無いので今後に期待かな
>>420 使う部分だけテストして安く売るのはXだっけ
あれはどの位需要あるんだろ
424 :
774ワット発電中さん:2014/03/20(木) 23:10:13.32 ID:eB5Qvw2W
やってるよ
TATが短いASICだ!ってのは昔からある売り文句な訳だけど
所詮はカスタムASICだからFPGAの代替は無理
>FPGAは家電には乗らなくなるぽいよ
なんでそういう判断になるんだよwww
東芝のFFSAと、Xi,寺のFPGAの関係は?
このFFSAってのはむしろお気軽ASIC的な位置づけだろ。
65nmしかないってCyclone3と同レベルかよ
意味ねーな
Fit Fast Structured Arrays (FFSA ) can be configured by customizing only a few metal layers.
ってmask programmable gate arrayとどうちがうんだ?
フリップフロップさ
>>429 Virtex で何作ってるんだよ。
何個LEDピカピカできるんだよ。
QuartusII 13.1のMegawizardで、Altera PLLが作れないよー
MAX V with LVDS
>>426 東芝ってFabビジネスに力入れるのか? なんかいまさらって感じだが
>>437 数少ない国産なんだから、応援しろや。
(応援するだけで買わないけど)
>>当社は、新規製品群であるFFSA? (Fit Fast Structured Array)のウェハー製造をグローバルファウンドリーズ社へ委託します。
さすがにマスク設計くらいはするんじゃね?
hardcopyとかと同じ量産時置き換えなんだろうけど、何個ぐらいでイニシャル分をペイするんだろ
FAQ:
What is minimum volume for migrating from FPGA to FFSA?
(何個でペイしますか?)
The business criteria for each design opportunity will be evaluated on its own merits, and mutually agreed by both parties.
(ご相談ください。)
FAQになってねぇ
金じゃなくてASICにしたときのテスト作りが半端ないので普通はあきらめる。
1万個って100X100個で見ると少ないような気がしたり
1マンコって書くと少ないような気がしたり
>442
ISSPみたいなもんか
ゴミ捨て場に落ちてた基板にep3c120が載ってたが
同じものをもう一枚拾えないと使えないなあ
しかたないからつんどくか
Virtex5はもう時代遅れでしょうか?
用途次第じゃない?
新規設計で選ぶ状況は減ってるとは思う
niosIIのRS232通信用のいいcコード誰か持ってない?
持ってる例のコードはコンフィグROMから起動した時に挙動がおかしいんだが
>>454 それ、ROMから起動したときにでる問題というか、
必要な修正点を自分で調べられないなら、どこからソース
を持ってきても同じ結果になる可能性が高いから意味無いよ。
456 :
774ワット発電中さん:2014/04/18(金) 18:38:05.15 ID:H8OjC9Kt
あ
い
さ
つ
す
461 :
774ワット発電中さん:2014/04/19(土) 15:03:02.13 ID:8pRJmokS
る
な
ら
と
も
だ
467 :
774ワット発電中さん:2014/04/19(土) 20:22:49.03 ID:PeN067xY
ち
なにこれ
なんでしょね。
あいさつするならともだちんこ♪
本人は面白いつもりなんだろ
Latticeのページに行ったらMACH3/4の書き込みツールは置いてあるんだけど、
MACH2の書き込みツールが見つからない。MACH2に書きたい場合ってどうすりゃ
ええの?
古いispVMsystemなら対応してるかも。
ただし、USBケーブル使えるかわからんけど。
Latticeって旧バージョンのソフト置いてないのかな?
476 :
774ワット発電中さん:2014/04/22(火) 22:37:26.45 ID:iHyOvZc9
XilinxのISE WebPack使ってます。
Synthesizeした後の、View RTL Schematicをつかって回路図を見てます。
自分の回路の設計が悪いのか、COUNTERとかモジュールの一部が結線されてないように見えます。
これって単に図で書いてないだけで実はつながっているのでしょうか?
それとも記述に誤りがあるから配線不要と思われて配線されてないのでしょうか?
ちゃんと配線する必要がある線はちゃんと描画され、省略されることなどないはずですよね?
よろしくお願いしますん。
シミュレーションしてみたら?
>>476 その回路図は、そんなもんだよ。
配線が書かれないことが当たり前の、変な回路図。
見ているとイライラしてくる。だから、見ないようになった。
Quartusの回路図は優秀。ちゃーんと書いてくれる。
>>477>>476 ありがとうございます。
やっぱりそうだったんだ。
何週間も悩んでしまったw
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>>478さんありがとうございました。
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イベント用にプロポーズ大作戦の
フィーリングカップル5vs5の制御回路つくるんだけど、
あの時代に一体どーやってこれ作ったんだろ?1973年て
CPUの方がいいかな?
CLPDって書いた内容を読めるんですか?
>>488 その時代なら、ディスクリートでRTL相当の回路を組むのが楽そうな気がする。
あれ、あの机一面が電球アレイだったよな。
全部点灯したら何Wなんだ?
>>492 1973年ぐらいで、テレビ局の大道具とか、そこから受注制作してるような町工場みたいなとこが、
ロジックIC使ってああいうの作れるんかな?
家電製品のスイッチとかでも機械スイッチばっかりでフェザータッチスイッチすらまだなかったんじゃないか?
デジトラすら広く使われてなかったんじゃないかな?テレビのchももまだ機械式のロータリースイッチだろ。
テレビ局なんて金が沢山有るから東芝に受注ぐらいは出来る
フリップフロップくらいは作れただろうからシフトレジスタでやってたんじゃね?
TTL7400シリーズが1966年だから、
73年なら日本にも入って来てて普通に使えたと思うな
デジトラの方は1982年だから、それよりかなり後
抵抗を内蔵しただけで、少しでもケチりたい以外には大したメリットも無いからな。
>>495 いやー、大手メーカーはたった一台のテレビのセット制作のために人をアサインして受注なんて受けないよ。
だいたいどの部署に投げるんだって話になる。
担当させられるエンジニアも、将来のキャリアにつながらないその場限りの開発なんてめっちゃ迷惑
NTTのトラックみたいに将来のビジネスの芽なら話は別だけどさ
撮影機材受注したくて受けたとしても東芝経由下請け町工場へ押しつけるな。
>>498 当時の下請けが出来る仕事だったのかが問題なわけで
例えばあの装置、どのようにしてカップル成立を判定しているんだろう。
まずスイッチは、5個の排他スイッチで、1つ押せば保持し、他の4つがoffになる。
5人×5人で120の組み合わせがある。
2つを接続する回路基板を120枚作れば良いのかな。
>>500 ロータリスイッチつかって
スイッチONの状態をシフトレジスタで伝播でよくね?
排他スイッチはラジカセでもできてたはずだから形状はどうでもいいか
泥臭い回路でやってたんじゃないかな>フィーリングカップル5対5
円形のランプをぐるぐる点灯するとかのベースはしっかりあって、
そういう意味では遊園地の電飾とかも。
いっせいのせでリンクが光るモードがまずあった。
後半おもろい男が選んだ女子に光が伸びていくモードとか、
全員に光が伸びていくモードとかもあったな。あのヘンは
なんかシーケンサがあったのかも。
当時のI/Oにそういう電飾ドットマトリクスをTK−80で制御する
という投稿があったが、パワトラとかもへろへろな時代で、ロジック
出力で24Vの電球を駆動するのが大変そうな印象がある。あと
総消費電力がべらボーだとも。
テレビの照明の中、24V電球でいけるんかな?
決定の瞬間はたしか照明落としてたっけ?
結果が出た後再度照明Onになったと思う。
今のロンハーのやつとかどーとでもできるよな、FPGAより絶対CPUだな。
リレーがあれば大体いける
中の人が一つ一つスイッチをオン・オフ
>>493 5対5を直線で結んだ電球があるだけでしょ。
あとはクリスマスツリーの電球みたいに散らしてるだけ。
何ステップかのスライド電極で右から入れるか左から入れるか。
電球自体は兼用で個別とグループ(点灯モード毎)のダイオードで引っ張っても良いよ。
スライドは手動でもモーターでも、
組み合わせ判定は手動でも多回路スイッチ使った配線でもいいよ。
>>500 裏でスタッフが見て判断してるだけでしょ
早押しじゃないんだから、人間系で十分
>>507 おもしろいようにハートマークつけたり、電飾機能いろいろあっただろ。
そんなやっつけ設計で、番組の雰囲気ディスったらどうするつもりだ。
510 :
774ワット発電中さん:2014/05/05(月) 02:12:41.18 ID:BiwvOMDK
組み合わせ数は、どのように計算するかと言うと、
5個の中から1個を取り出す組合せを、2回路あればいいのかな。
おっと、同時に5組全員がカップル誕生ということもあるから、10組かな。
511 :
774ワット発電中さん:2014/05/05(月) 15:19:44.58 ID:P4RQABUD
その時代のテレビはまだやらせや演出のオンパレードだっただろうし
人間が1個1個スイッチ入れてただけでしょ
最初から台本にしたがって組み合わせが決まってるから、それにあわせて
固定で配線しておくだけの簡単なお仕事です
ウィキペディアじゃ改良されながら進化していったみたい
HELIOが個人でも買えるようになっとるな。
高杉
[Papilio Pro LX9]に比べて、サイズ以外は明らかに劣るよな
残念ながら売れそうも無い。
どうせ秋葉に行くついでだから買ってみよう。
LXTならすぐぽちった
BGAなのにLX
秋月が怒涛の勢いでDigilent製品入荷しだしたね
もっと入手性良くなってほしいと思ってただけに嬉しい
早速ZYBOぽちっちまったぜ…
コスパ悪すぎ
Basysって学部生向けの教育用のボードでしょ
そりゃコスパは悪いよ
うむ
今となってはRasPIの方が楽しそう
>>524 なんでFPGAとマイコンの比較になるのかサッパリわからん・・・
>>525 今もうFPGAにCPUの機能を実装出来るからじゃない?
境目が無くなって来てるよね。
CPU使いたい人はFPGA買わないでしょ
FPGA使わなきゃCPU単体で実現できない機能なんてかなりマニアックな話だ
>>527 > かなりマニアックな話だ
このFPGAスレのアマチュア比率は高くないと思う
適しているのはマイナーI/F
>>529 金融取引のレスポンス向上でCPUじゃ勝負にならずFPGAでやってるとか。
日銭稼いでるデイトレーダとか涙目だな。
>>532 リスピンとは。心臓の拍動のリズムの乱れを正常にする薬です。ほかの抗不整脈剤が使用できなかったり、ほかの抗不整脈剤が無効の場合に用いられる薬です。
なるほど、あれは心臓に悪いからな。
いや仕事でRasPiなんて使わないだろ
多少止まってもイイから安く、が条件なら使える。
>>532 正直なところリスピンなんて言葉初めて聞いた。
どこのベンダ用語だろう?
Re-spinだろうから、
1回でもlsi設計に関わった人なら説明なしでピンとくると思う。
ウチではリワークと呼んだが。
うちではバージョンアップ
>>537 文脈から意味はわかるんだけど、じゃあ、何がspinするの?
ウエハーにレジスト塗るやつしか思い浮かばない。
実物は見たことないけどさ。
ECOとかメタル修正じゃないの?
アルミ修正とも言ってたけど、今はアルミじゃなさそうだし。
ECOだけじゃなく、全層修正とか、それこそ作り直しも含むのかな・・・
検索ぐらいしろよ
そもそもNAVERなんか貼るなよ
544 :
774ワット発電中さん:2014/05/19(月) 13:26:32.67 ID:AFxb6uVF
FPGAって基本的に同期回路で使うものらしいですが、
非同期の組み合わせ回路とかグルーロジックをいれてもokなんですか?
あと、単なるバッファにしたとか、NAND回路を作ったりしたとして
その遅延をデータシートから読むことってできますか?
できる
FPGAのプロセスいまどんだけ?22nm?
ggrks
USB-Blasterもどきの作者のHPがアクセスできないんですけど
>>551 ありがとう
作者のHPに閉鎖とが書いてないから単なる鯖落ちみたいだ
553 :
774ワット発電中さん:2014/05/23(金) 22:59:18.14 ID:6mVYIyZ3
Security:42 - Your software subscription period has lapsed.
Your current version of Xilinx tools will continue
新しいのを買ってくださいと言うのでしょうか?
書いてある通り
>>556 その28nm、今の時点では「どこのFoundryを利用するかは言えない」という話であった。2016年にサンプル
出荷だとすると、2015年中にTape outすれば間に合う事になる。この観点からするとTSMC/GLOBAL
FOUNDRIES/UMC/Samsung/SMICといったFoundryが全部量産可能になっている「筈」で、現在は
品定めをしているというあたりだろうか。
と書いてあった
アルテラは今年14nmでしょ
無理だろ
Latticeさん、XとかAに勝負なんて挑まないで今ある製品大事にしてよ…
discon対応したくないよ…
基板改版で、バッサリとLatticeからAlteraに乗り換えたw
Latticeのツールは結構良いよね、Xilinxに比べると
そんなことに時間割きたくないw
AとXでお腹いっばいw
>>562 そうかな?
Diamondになってから使いにくくなったと思ってるんだけど…
ispLeverのほうが良かった。
Xはもう駄目だ
Aと比べて、Xを選択するに足る利点が無い
駄目な分だけ安いのなら、アリかも
そう、駄目なXを使うからお腹いっばい キリ
んで、いつになったら容量で追いつくの?
>>565 高速SERDESはXが性能いいらしいが
後DSPも
ツールの種類で、デバイスが決まるという 変な仕様→X
Vivadoでは、Spartan6ができないらしい。
鉛とかは使わないので、ISEのままでいいや。
DSPは使う場面が限られるからな
むしろDSP無しで、その分をRAMの増量 のような製品展開に期待するよ。
RAMなら潰しが効く。
571 :
774ワット発電中さん:2014/06/04(水) 11:53:07.47 ID:osjsjURh
だれかDG535余ってないっすか
余ってるよ
574 :
774ワット発電中さん:2014/06/05(木) 15:54:00.22 ID:UUkVxur9
DG535、できたら20万くらいで買いたいんだけど、、
575 :
774ワット発電中さん:2014/06/06(金) 14:52:38.75 ID:74cNidI7
オシロスレでも宣伝してたけど、こんな所で営業しても売れないと思うぞw
ワラタ
こんなガラクタ売れるのか
教えてください。
未書き込みのFPGAは、電源onしただけの状態では、I/OピンはHi-Zになっていると
考えて良いでしょうか? アルテラのサイクロン3です。
もしHi-Zなら、そのFPGAのI/Oに接続されているADやDAのSPIを、
外部の別のFPGAやマイコンから駆動し、周辺ICの動作をチェックしたいからです。
考えるだけなら問題ない
言い忘れ
>>581 > 外部の別のFPGAやマイコンから駆動し、
問題ない
WEEK PULL-UPは、新品未書込み、電源offの状態でも有効なのでしょうか?
事前にWEEK PULL-UP設定bitをonにしておかないと効かない、ということはないのでしょうか?
データシートぐらい読めよ
>>556 >
>>555 LatticeのFabって、90nm時代は 四日市じゃなかったけ。
>>560 日本の半導体メーカーのFab使うと、ディスコンとか工場移転で特性変更とかの嵐だな。
最近の日本の半導体工場は、野菜工場に変わりつつあるらしい。それはそれで悪い話じゃないが。
どうでもいい
>>585 > 事前にWEEK PULL-UP設定bitをonに
どうやってやるんだよ。
FPGAの原理から勉強しなおせ。
WEEK PULL-UP って何だよw
さーて来週のプルアップさんは、
>590
活線挿抜向けの設定で、なんとかっつーピンをHにして電源上げると全ピンが初期化前時点で
weak pull-up になる (Lにしておくとほとんどのピンがfloat)、というのが材にはあった。
他は知らんが。
起動時がweak pullupにならないデバイスがあったら教えて欲しいわ
Microsemi
>>594 あるかもだから、そこまで言わないほうが…w
>>592 next week pull-upとは言ってない件について
本人は面白いと思っているんだから放っておけ
週刊プルアップ
創刊号は4.7kΩが付いて780円
そろそろプルダウンの時間
質問いいでしょうか?
アルテラのストラテックス4GXというFPGAを使おうと考えています。
仕様書を読んでいたのですが、疑問があり、書込いたします。
よろしくお願いします。
例えば、16bitをベクターで出力したいとき、
VCCIO電圧が同じなら、Bankを跨いで(またいで)出力しても問題ないでしょうか?
それとも、
同一Bank内でまとめなければ、いけないでしょうか?
ピン配列自分で指定するの?最初から?
まあ問題ないだろうけど。
>>603 ありがとうございます。
外部デバイスまで、交差しないように綺麗にパターンを外に出すために、
初めからピンを決めています。
>>602 低速なら問題ないが、高速だったり使用率が上がると面倒だよ。
同じバンクにまとめておくのが無難
>>587 XO2は富士通四日市だってこの間のセミナーで言ってた
とりあえずのプロトでイイから一回コンパイルしてソフトにピン配置決めさせてる。
今はチップ/ソフトが良くなったから要らないのかもしれないが
その昔、ピン配置どうにでもなると誤解した上司が先に基盤作ってしまってfitせず
「PLD、使えねえ!」って吠えてたっけ。
基盤でなく基板な
>>608 プロトでイイから一回コンパイルしてソフトにピン配置決めさせてる。
それって、あんまり合理的な理由がないように思うんだけど
いまでもそれなりに正しいの?
全部いりのほぼ完成ロジックでやるなら納得なんだけど、使用率が半分
程度のいんちきロジックだとどれほど意味があるのかと・・・。
>>610 Aの場合、DDR2のIPでピン決めうちがあるから、やったほうがいい。
Xは知らん。
xもそうだけど、それはデータシート見て決めろよ
IPとかクロック入出力ぐらいじゃないの
615 :
774ワット発電中さん:2014/06/10(火) 22:53:25.24 ID:5viGuzrF
ソフトに決めさせる必要はないと思うが、コンパイルが通るかどうかは確認しておいたほうがいい。
そうすると、基板設計とHDL設計とが別々にできないことになりますね。
正しい道筋としては、
1. HDLを全部最後まで書いて、
2. ピンフリーでコンパイルしてみる。
3. その結果を見てピン配決定、基板設計開始
という手順でしょうか?
最近のデバイスはだいぶ自由度が上がってるけど、やっぱりクロック周りは一度コンパイルして確かめてる。
たまに配線できない組み合わせ、というのがあり、それに当たるともうニッチモ・サッチーモになるので・・・
デザインほぼ空っぽで(適当なFFだけとか)、クロックとPLLとバッファー(と場合によってハードマクロも)
だけインスタンスしてエラーが出ないか見てる。あとはとコンフィグ周りもか。
この辺間違えてると致命的だよね。
あと、ロジック遅延より配線遅延の方がクリティカルな場合があるので、デバイスのフロアプランから
ピン配置を決めるようにしてる。パッケージのピンから配置を決めると、ピンの位置は隣でもチップでは
離れていたりするので。
最初からモジュールを実装する場所を想定しておいて、その近くのI/Oバンクを確保するとか。
もちろん基板の方の制約がある場合は基板を優先。
>>616 正しいっちゃ正しいけど、一番時間のかかるやり方でもあるかな
普通はバンクごとに接続デバイスを割り当てて簡単な回路でピンのコンパイル確認
基板作ってる間に本格的な回路をこしらえるのが普通だね
>>616 ああ、バンクに同じデバイスの信号が納まらないって言ってるのか
まあIO電圧あってればバンクまたいでも大丈夫なはず
そのピン配置を確認するのが簡単な回路を使ったコンパイルだな
620 :
774ワット発電中さん:2014/06/10(火) 23:47:02.96 ID:5viGuzrF
ピンフリーでコンパイルはコンパイラがそんなに賢くないので逆にフィットしない場合もある。
いずれにしてもデータシートなどのドキュメントは熟読するべし。
アプリケーションノートに推奨フローが書いてあるんだからまずはそれに従えば?
その通りに出来れば誰も苦労はしない
推奨フローに従わない?
それならできなくても文句言うな
アホか
居るよね、不必要な事に拘って必要なことを放置する奴
仕様書読むのは必要なことだろ!
ワラタ
あと129,490円だったのに!
こんなゴミ屑、よく買う奴が出たな。
2chで宣伝した甲斐があったと言うものだwww
>>623 「一見は百聴にしかず」という言葉を知らないの?
例えばさ、AでC4までやってた人は、C5でVREFピンで躓きやすい。
これは思い込みなんだが、思い込みだからたちが悪い。
おまえもな〜
プロトタイプでピンを決めさせる
↑
ソフトが決めたピンが無理がないベストなピン配置
は偽で、
「仕様書読んでピンを決めたけど、オオバカやってないことを
コンパイルが通ることで確認しておく」
は真、ということでいいのかな?
コンパイルというよりP&Rでしょ
機械でチェック出来ることは機械にやらせる。
それだけの事さ。
terasic DE1出ると思って待ってるんだけどな
DE1-nanoね
どうしてもミスりたくないなら手段はひとつに絞らず全部試すくらいでちょうどいい。
# こちらに日がなくてもエラッタに当たったりとかあるから怖いんだけどw
出た! 力任せの総当たり論!!
これだから老害はw
さっさと引退してくりw
目視絶対論とかな
>>642 あなたは、どこの大学で何の専門を勉強してきたの?
出た! 学歴偏重主義論者。昭和だなぁ〜、これだから老害はw
でも言っていることは無学な体育会系総当たり論!!
さっさと引退してくりw
またガラクタオークションの値段釣り上げか?
そこまで正確な周波数って何に使うの?
>>647 だからOCXO買うんじゃないか。
20ppbもあれば、何もルビジウムである必要はないから
>>648 測定器の校正
で、次のヤフオク出品は何時頃ですかw
>>650 馬鹿は意味のないルビジウムに飛びついてろ
つまり、ジャンクOCXOを出品されるのですねw
OCXOはいくら安定度が良くてもGPS制御の発振器とかを使って校正しないと
確度が不明だよ
目的は校正じゃなくて、ジャンクの営業だからな。
校正目的なら、GPSの1秒パルスを入れれば良いだけ。
電波時計じゃだめなん?
老害だってなんだって、成果が出ればOKよ。
(30代火消し担当)
>>655 電波時計でやるのは手間と時間がかかりすぎるけど出来なくは無い。
少し技術が要るけど、長波JJYからキャリアを抜き出して基準信号を作った方がいい。
成果が出て黒字なのと、
成果が出でも老害によって赤字とでは、
どっちがより多くボーナスを貰えるかの件について
ガラクタOCXOが幾らで落札されるか見ものだなw
責任を転嫁してる差別主義者が成果を出せるのかね
独立なり転職なり、より素晴らしい成果が出ることを期待する
さっさと引退してくれば済む話しw
>>648 オーディオに使う人たちがいるみたいだね。
違いがあるとは思えんけど…
スレタイ読めよw
発言する奴の能力と、「老害」を使う頻度間には負の相関関係があるそうな
めでたし、めでたし。
>662
がんばって引きずりおろそう!
'(ただし、方法によっては「会社の足を引っ張る」ことになるから注意な)
>>663 激変と言ってたが、水晶(無制御)と水晶(ルビジウム基準)で差がわからなかったわ
コネクタの抜き差しで抜いた途端みんな頷いてたけど、わからん
そう言ったらクソ耳扱いされたw
そういうのは完全なブラインドテストをしてみないとなんとも
ブラインドでやってみようと言うと拒否される不思議
針金ハンガーケーブルでも使ってろって感じだよね。
>>665 必死だなぁ、俺は現役だとでも言いたいの?
無学な総当たり論展開しちゃったのに?
おめでたい野郎だなw
どっちが無学だかw
どちらも詭弁のガイドラインに沿いすぎ
中身で判断できない奴は、そういうものに頼らざるをえないしねw
また詭弁だね
あきた
全力を尽くすべきかどうか・手段を選ぶべきでないかどうかも状況によるからな
そこの仮定をせずに相手の意見をバッサリ切り捨てるのは、立場に寄らずどうかと思うわ
必要なら自分で仮定しろよ
相手が察しないから悪いって
後出しジャンケンでドヤ顔かよ、懲りない奴
絵に描いたような老害ですわ
ガキでも爺でもいいから、技術の話をしろよ
このノータリンども。
まず自分がやったら?
そうだな
結局、技術の話なんて無いんだな
アマチュアばっかりだからな
アマチュアなのは判ったから、せめて業務時間中は仕事をしろよ
Stratix Vの内蔵温度ダイオードに期待していたのだが、誤差+-8℃とか笑える精度でいかんともしがたい感じだった。
実力はもっといいは思うけど…。
>>687 0℃、30℃、60℃、90℃くらいの大雑把な判断には使えますよ、と思っておけば腹も立たない可能性。
だったら外部にI2Cの温度センサを置くわ、なんてことになりそうだ
まさか室温測るつもりじゃないだろうな・・・
チップ内蔵の温度センサは、冷却ファンの回転制御用and/or異常高温時の停止用に付いてるだけだから
内蔵センサでそこまで精度いる用途ってあるか?
あんまりにも精度が悪いとファンが回ったり止まったり。
ちょっと恥ずかしい製品になる
精度が悪いというのは、別に乱数を出すって意味じゃないぞ
精度関係ないな
>>690も書いてるけど
Xのもそうだがあくまでファン制御とか緊急停止用のセンサだろ?
用途も考えずに笑える精度とか言うのはどうなの
>>692 恥ずかしいのはそんな言い訳と設計しかできない設計者だと思うよ
>>696 そりゃ、金次第で対策なら幾らでも出来るよ。
例えば恒温槽に放り込んで内蔵センサーの特性を取る。それもロットを変えて10個くらい。
例えばフィンに溝掘ってセンサーを埋め込む。
例えば四方に外部センサーを配置する。
でもね、やってみれば分かるけど、位置的に外部センサーの応答は内部には負けるんだわ。
なら最初の内部を補正するのが一番だけど、メーカーが保証してくれる訳でも無い。
結局金次第なんだな。
何か色々勘違いっぽい書き込み多いな
チップに内蔵されている温度センサの誤差が大きいのは、チップ自体の発熱が主な原因
同じチップでもクロックが違ったり、シンク/ソースの量が違えば発熱も変わる
だから、校正するためには実際使われる回路が決まって基板に実装した上でないと無理
そういうバラ付きを考慮すれば、実際のチップ表面温度に対して±8℃の誤差がありますよという仕様なワケ
継続して測ったら短時間で30℃→38℃→22℃とブレた値が出てきますよって話ではない。
また、この誤差を小さくできない理由の一つは、計測対象がチップ表面温度であるのに対して
温度センサは内部のダイに組み込まれていて熱的距離が遠いというのもある。
ただ、計測対象をチップ表面としたのは、あくまでもそこしか外部からは測れないからであって
チップの冷却ファンのコントロールや異常高温の検知はチップのダイを保護するために行うんだから
ダイの温度で制御する方が理に叶っている。
>>697 そんなことやらなくてもヒステリシス入れておけば、
>あんまりにも精度が悪いとファンが回ったり止まったり。
>ちょっと恥ずかしい製品になる
なんてマヌケな状態にはならんだろ
絶対精度が必要なわけじゃ無いし
>>697 だからさ、何でも精度精度言わずに必要な要件から考えろよ
>>698 チップ内蔵センサーはダイオードだって知っているよね?
> 温度センサは内部のダイに組み込まれていて熱的距離が遠い
勘違いしているとしか思えん
>>699-700 最近のチップ内蔵センサーは、FPGAへの電源制御にも使われるって知っているよね?
>>702 なにが言いたいかわからないから具体的に±8℃で困る用途をあげてくれ
あと外付けADC用のダイオード端子出てるからそこにADC付ければ?
それでも精度は±数度レベルだけど
>>703 おまえ、まさか熱設計したこと無いのか?
デバイス85℃、気温40℃、温度差45℃。
この内の1/3を誤差が占める
この意味がまさか分からない筈はないよな?
>>704 電源制御とやらはどこへ行っちゃったんだ?
で、設計段階の評価に使うつもりならそう言う用途のセンサじゃ無いで終わりだが
より高精度なADC外付けしたら?
>>704 ほんじゃ何%ならいいの?
ダイ上のDiの配置場所によっても何度も違うというのに。
それで?
>>704 そもそもチップ内蔵センサは 気 温 測 る た め の も の じ ゃ な い って
さんざんみんな言ってるのにまだわかんないの?
測りもしないものとの温度差がいくらあっても関係ないじゃん
チップ表面温度が85℃、太陽の表面温度が6000℃、温度差5915℃
誤差の占める割合は0.1%
このバカさ加減がまさか分からない筈はないよな?
何で表面温度が出てくるの?
太陽コロナは100万℃・・・って意味わかんねえよな
あぁ、わかったよ
このスレで、くだらない事でいちいち紛糾する原因
アスペが紛れ込んでるからだな
>>708なんて、考える事もバカらしい事の例示として挙げてるのに
それがいちいち例として正しいかどうかとか、意味があるかどうかとか
そんなの気にするのはアスペしかいない
普通のヤツなら「pgr何バカ書いてんだよww」で終わりで、いちいち中身にまで突っ込まない
アスペ相手は疲れるから撤退するわ
はいはい。あんたが正しいよ。オレが間違ってたよ。
ほら、これでいいだろ?
勝利宣言来ましたー
ていうか差別レッテル貼りとかさ、死ねよ
>>712 幸せな奴だなぁ〜
たぶんおまえだろうが、
>>708というアホが紛れ込んでいるという空気感、わかんないのかなぁ〜。
だからみんな揚げ足取って、おちょくっているんだけどなぁ〜
「おかしい」と「意図」とでは意味が違う。
小学校からやり直して来い。
終了
おかしい点を指摘するのが不可能な記述だ、ということすらわからない
小学校以下のバカが、何故か偉そうですw
>>719 無関係な(と思われる)ものを並べて意味が分かるか?と言われても
頭の固くなってしまった俺にはなぞなぞを解くことは難しい
722 :
774ワット発電中さん:2014/06/27(金) 16:32:20.91 ID:7e849UZY
詭弁vsキチガイ
議論を成り立たせるためには、
相手の文章を理解する読解力と、
自分の言いたいことを伝える文章力と、
相手の人格を尊重する能力が必要らしい。
すぐ横道に逸れて人格攻撃合戦になるね
FPGAの話しろよw
趣味でFPGAやってる奴らは評価基板を拡張して使ってるの?それとも、ある程度になったらオリジナルのパターンで発注してるの?
自分はまだ評価基板のみ。
自前パターンは、電源とかコンフィグとか、面倒なことが多いし。
メモリなんか、パターンと製造業者との相性(w)で動かなかったりしそうだし、
シミュレーションしても条件指定できるような業者は料金高いし。
Raspberry Pi からコンフィグできるようにしたいな、とかは思うんだけど。
シミュレーションって、IBIS?
パターン設計だけで100万円コースだね。
もう趣味の世界を超えてる。すごいや。
初心者です。
FPGAに、ADコンバーターが載らないのは、なぜでしょうか?
マイコンでは当然のように載っています。
ザイリンクスの新型で、一部あるらしいですが、自分の制御用です、とのことで、積極的ではありません。
何か理由があるのでしょうか?
1Gspsくらいで12bitは欲しいね
高速ADCなんて価格高騰の原因になる
別に、それほど高速でくてもいいと思うんです。
4個とか8個とか入れるだけで、FPGAの使い道が拡がると思います
高速でなくていいならマイコンを使う人の方が多いと思うね
製造的にアナログとの混合はコスト上がるんだろうなぁ、それとFPGAからのノイズがひどいとか?
好きなADCつなげば済むことじゃん。
用途によって全く要求仕様が異なるようなもの付けても邪魔なだけ。
738 :
774ワット発電中さん:2014/06/28(土) 15:06:50.25 ID:aDaLCQBW
FPGAにDCDCが付いていない理由がわからないです!!
メーカー:FPGAにADC付けました。
客:なんでDACついてないん?
メーカー:要望に応えてDACも付けました。
客:なんでアイソレーションじゃないん?
メーカー:・・・
チップのなかでコイルを?
ADCなんて載せるスペースがあるならもっとLUTとRAMを載せろ
>>738 それは何となく解る。
3.3V 単一にして欲しい。
あと、ROM外付けも面倒い。
Spartan3ANは良かった。
>>729 > 相性(w)で動かなかったりしそうだし、
> シミュレーションしても条件指定できるような業者
そんなに厳密なもんでないよ。
基板インピーダンスはそんなに正確に作れないし。
インピーダンスコントロールしなくても、そこそこいけるよ。
>>734 ΔΣ型(ΣΔ型だっけ?)を調べてみな。
fpgaに実装できるよ
>>742 もともと発熱の多いデバイスでLDO内蔵したら熱量どうなるんだろ?w
スイッチングだと製造プロセスの問題でコイル外付けでコア電圧生成って構成になりそうだよね。
容量小さいデバイスなら内臓でもいいんだろうけどさ。
小さい容量のシリーズって単価が安くて大して儲けがないじゃない。
シリーズ増やすとメンテ大変でさらに利益出ないしさ。
まぁメーカのエゴだけど、赤字になってまで継続する企業はないよね。
746 :
744:2014/06/28(土) 21:12:19.02 ID:3D6v0rcP
>>734 精度が要らないならフラッシュ型ADCも調べてみ。
ΔΣ型よりシンプル。
>>745 > スイッチングだと製造プロセスの問題でコイル外付けでコア電圧生成って構成になりそう
Freescaleの i.MX2xシリーズには、コイルは外付けだけど既に DC/DC内蔵があるよ。
FPGAにもその内出てくるかもな。
6PinのADでも外付けしよう
MicrosemiのSmartFusionにはADCあったけど
2では無くなったんだよなー
やっぱり需要無い?
特定のスペックを使用するユーザが多ければ積む価値も増すのかしら
100万個買ってくれるなら
継続的にな。
ADは製造プロセスが違う。
>>753 そうか?
ピンは高速コンパレータの固まり。
ΔΣ型なら条件はもう揃っている気がするな、おまけ程度の性能で良ければ。
13.1をDL中なのに14.0かよ
Cyclone III も切られた、じわじわと外してくる感じ
Xi みたいにバッサリと切ってこないのは 好感だな。
誰か教えて。
Quartus II Web EditionでMegaWizardって無料で使えるのかな?
CycloneでDDR2 I/Fを使いたいんだが....
>>755 インストールしようとしたら32bitOSはダメって怒られた。