【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 19

＞９５１
　そういうことか。でもザイリンクスでも使えるよ。AHDL−＞VHDL変換プログラム
があってかなりの精度で変換できる。自分は以前ザイリンクスやった時は
アルテラで開発してあとでVHDLに変換して最終シミュレーションをした。
変換に癖があるので書き方を工夫しておかないと読みずらいコードになるけどね。

>>948
その認識は誤ってるな、マイクロンなどでは、ちゃんとシュミレーション・モデルを提供している。
例えば "mt48lc16m16a2.v" みたいな感じで。

自前でSDRAMのモデルをコーディングする事は当然可能だが、
その場合、自身の理解度によりけりだから、Simで動いても実際には動かないと言う事が多々ある。
更に怖いのは、例え動いていても規格違反だが たまたま動いてるってのが良くある。　<- んで、これが一番ん痛い

気が付いた時は、"既に多量の不良品を生産してしまった後" と言うことになるからな。

>>951
Abel HDLじゃないの？

>>952
確かに変換はクセがあるんだよなぁ…
昔やったことあるけど失敗したのはelseを書かない場合の動作。
あれはハマった。

1000行とかのコード書いたとして、
変換したら全部見直ししないとまともに使えないんじゃ
やってられない。
んなことする位なら最初から汎用的に使える言語で組む。

>>954
Abelにも似てるよね。

図面で描いた所で、モジュールの端子から
ラベルがボンボン飛んでいるだけ、の図面には
ならないのかね？

俺はFPGAめったにやらないが、全部verilogで書いて設計資料としてブロック図をワードで書いてるよ。
まあワードで書くのは勧められないが。
ワードのブロック図で計画を立てれば、あとはそれ通りコーディングするだけだからあまり考えずに済む。

設計資料としてもちゃんと残る。
ちなみに字の高さ4pointでも印刷してちゃんと読める。

>>957

Wordでブロック図って、図形の挿入で四角形とかちまちま描くの？

Excelの表とかVisioの図をOLEで埋め込みとか？

それにしても、Wordってもういまいち残念なソフトだよね。
印刷目的のA4紙フォーマットの仕様書の作成にはなんとか使えるけど、
画面上でみる設計文書書くには、イマイチ。

HTMLで書くのも面倒だし、なんか良い方法はないかね？

Ｖｉｓｉｏで書いてコピペで貼りつければいいだけだろ
そんな難しいことじゃない

ブロック図書くならyEdとか向いてるんじゃね

>>959
図形でちまちま書いてます。慣れるとサクサク書けます。
線が斜めったり、バぐったりするのが大変ですが。
100ページ超えるとバグりまくる気がします。
あるテキストボックスに文字を書くと別のテキストボックスにそれが表示されたりとか。
Visioで書いて貼るのがいいのかもしれませんが、
微修正したいときにわざわざ別のファイル開いてコピーして張り替えるのが面倒。

Visioで書いて貼りつければワード上でVisioが起動されて微修正できる

>>953
Micronのシミュレーションモデルならタイミングエラーとかはwarning出してきたような？

>>940
そこまでシミュレータと相容れない環境で好き勝手やるなら、デバッグは実機でやった
方が早いだろｗ　SignalTap使い倒せば、なんとか動くところまでは辿り着くんじゃない？
コーナーケースバグとかは出ないように毎日祈ればOK

Visio一択だな。
最初はWordの図面で描いてたけど、
描きにくい＆バグる、でやめた。

第一階層スケマで接続って、Qsysのこと？

>>965
とりあえずパワポもあるよ

スケマとHDLは繰り返す。

会社ではVisio、家（趣味）ではパワポ使ってるけど、パワポで図面を描くのはキツイ
amazonでOfficeのアカデミック版を（学生でなくとも）購入可能らしいので検討中

>>948
>　どのみちSDRAMなんてシュミレーションできないでしょ。
うん? マイクロンのWebにチップは勿論DIMMのHDLモデルが置いてあるよ。
マイクロンに限らす、丁寧なベンダーはHDLモデルを提供してる。

さて、トップを回路図で書いたら基板レベルのシミュレーションが出来ねぇぞ。

>>953
おっと、既出だったか。

＞９５３
＞９７１
そんなのがあるのか？　ありがとう。
でもそれならスケマチックからでも同様に利用できるよ。そもそもそういうデリケートな
問題が発生するとすればゲートレベルでテストしないとだめでしょ。ゲートレベルなら
言語を混在してもテストできる。

TOPのスケマティックはVerilogに自動変換できるよ（多分あったような気がする）
ということは、RTLもできるのかな？

> 　管理という点でスケマチックの方が楽だと思うよ。直感的に構造が解る。

直感の履歴や差分をどうやって取るつもりだろう、この人。

直感は解る時に必要なのであって履歴には必要ないよ。WW
　差分を判断するのは何だろ？　Aaa−−＞BBBに変わったってところを
のこしておきたいだけだろ。
diff一発で差が解るというのは便利だよな。しかし大量に差分が出てくればかえって不便
なこともある。
　そもそもスケマティックでそんな細かいロジックは書かない。HDLで書く。
HDLの差分ならそうやって残せばいい。というかその時にdiffを取れはすむ。
上位のIFなどが変更になるなら「重大な変更」だからそれなりの説明が必要になる。
ならスケマチックの方が説明をつけやすいと思うよ。
それにスケマチックで書いてもテキスト変換は簡単にできるからDIFFは取れるさ。

俺が書いた 「頭の固いお上」ってのが rc1QueJ2 とか tfzvxrax のような人たちなんだろうな。

少なくとも一人で設計してるのに言語が混在するのはまともではない
まあ人の話を聞かない人だから勝手にやってくれって感じかね

静的コード解析とかやってるのだろうか

＞スケマとHDLは繰り返す。

スケマティックは最終的に使うのは単なるネットなんだからコンパイルとはあまり関係ない。
マッピングツールみたいなものだな。
マッピングは視覚的な方がはるかに見やすい。しかし論理回路のエディットはHDLの方が
便利なことが多い。
だから混在するのがいいのさ。原理的に親和性にはなんら問題ない。

　言語混在が出来ないのはシステム境界の意識が低いからだろ。モジュール化すれが
混在は便利なだけで問題は何もない。

>977
　そういうのはどの時点でやるかだよ。全部出来上がってからやる馬鹿いないだろ。

>>979
メンテナンス性とか
単言語シミュレーターが使えないとか
シミュレーター以外にも検証ツールがかけられないとか
デメリットしかねーだろ
そもそも言語で回路実現性に違いがあるわけでもねーだろうが

言語も2つ。
ベンダーも2つ。

ソフトの世界みたいにx86向けにCで書きゃぁ、ほとんどOKな世界になってほしい。

スケマさんはConstraintの設定も直感的にやりたいからGUIでやるの？ｗ

FF間はゲート10段まで

個人でやってるプロジェクトの場合、フリーなコアを拾ってきたりすると
言語混在な状況は出来ちゃうね。
が、AHDLは無いわw 論外

スケマさんの意見があまりにも個性的なのでまとめてみた
・TOPをスケマティックで書けば管理が簡単、図を別に書く必要がないから。
・スケマティックで差分を取りたい時はテキストに変換してDIFFをとれば良い。
・大量に差分が出てくればかえって不便である、スケマティック→テキスト変換の方が差分が少ない。
・AHDLはアドバンスHDLの略なので新しい言語である
・AHDLは他の言語と比べて"言語の性能"が違う
・AHDLでXilinxでも開発できる。アルテラで動かしてVHDLに変換してザイリンクスで動かせば良い。
・SDRAM込みだとRTLシミュレーションでは問題は見つからない。ゲートレベルでないと意味が無い。
・言語混在が出来ないのはシステム境界の意識が低いから。モジュール化すれば混在 は便利なだけで問題は何もない。
・ところでゲートレベルシミュレーションが遅くて参るのだが。&#xA0;

＞が、AHDLは無いわw 論外

　うんなことはない。チョッと使っただけだけど全然違うわ。秀逸。
VHDLがほんと駄目に見えてきた。
verilogのtaskみたいなのが自然にできる。（美しさは比較にならんけど）
それにtaskは基本的にテストベンチしか使えん。AHDLモジュールとタスクがシームレス
に動作する。まるでCで書いてるみたいに書ける。

図形入力の信奉者ってやたら入れ込んでるよな

>>959
> Wordってもういまいち残念なソフトだよね。
仕様書の書き方がおかしいんじゃない?

大方、
> Excelの表とかVisioの図をOLEで
から察するに、表と絵だけ書いて仕様書だと言ってるんじゃないの?

そうだな、公なUSB規格書がいいかな。
仕様書ってのは、殆どが文章で書くものなんだよ。

文章が書けない奴が、表と絵で誤魔化すのが常。
そんなのは俺は仕様書とは言わないな。

さて、その視点がズレていると「Wordってもういまいち」とのたまうと思うがどうよ?

　図示できるかどうかが重要だよ。絵がかけないから文章で誤魔化すのが常WWW

こう言うバカがVEとかを生き長らえさせてるんだろうな

HDL者にチャレンジ精神はどこにあるのか？

それを言うならVHDLをだろ。WWW　まあVEも似たものどうしだが。

typesaving verilogかわいいよTSV

　

AHDLで書かれた下位モジュールがあるというだけでモジュールや機能ブロック単位の
RTLシミュレーション不能。そりゃシステムどころかモジュールの境界を意識するわ。

そんで最後にえいや！で合成かけて、ゲートレベルの全体シミュレーション1発でリリース？
動く方が怖いよ。

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【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #20
http://uni.2ch.net/test/read.cgi/denki/1387718215/

AHDLなんてMax+Plus　�Uまでやろ

>>997
乙

埋めるか

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