【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 19
過去ログ参照したいときは、外部キャッシュサイトも便利です。
スレタイで検索しましょう。
・ログ速
ttp://www.logsoku.com/ ・2chビューアーD
ttp://2ch.viewerd.com/ ・2ちゃんぬる
ttp://2chnull.info/ ・unkar
ttp://unkar.org/r/denki/ 他にもあると思う
以上、テンプレらしきもの。
_,,,
_/::o・ァ
∈ミ;;∧,ノ∧ ,,,,, ,,,,,
( ´・ω・) ,,,,(o・e・),(。・e・),, 新スレです
/ヽ○==(。・e・)(。・e・)(o・e・) 仲良くつかってね。
/ ||_彡,,, ノ彡,,, ノ彡,,, ノ
し' ̄(_)) ̄ ̄ ̄(_)) ̄(_)) ガラガラ
3 :
774ワット発電中さん :2013/06/21(金) 07:51:03.62 ID:0p2i9CWm
こっちがさきあげ
4 :
774ワット発電中さん :2013/06/22(土) 11:07:05.43 ID:lmgZ286l
ほしゅ
新スレですね
前スレが落ちてる
7 :
774ワット発電中さん :2013/06/24(月) 19:15:57.09 ID:8oZqYGvZ
あげ また落ちそう…
話題がないなら無理にあげる必要ないだろ
前スレの最後でCycloneIIIの質問を書いた俺はションボリだ。あれのせいで落ちたのかもしれんがw
FPGA用につかえる、GPLライセンスで公開されているHDLライブラリとかあるん?
11 :
774ワット発電中さん :2013/06/24(月) 23:21:24.58 ID:wO4jLsr4
>8 レス数20超えるまでは無理にでも書き込まないと安心できない。
ぢゃぁ しりとりでもしようぜ! 「Xilinx」
Xanax
xtal
linux
XEXEX
Xevious
Spartan-X
AT-X
MSX
Xanadu
UQ-WiMAX
X-ray
xerox
xor
もうこのスレいらないんじゃね?w
もうFPGAイラネ。
しりとりじゃないじゃんw XENIX
X-men
はい、30の負けでしりとり終了〜 (エックスメ「ん」)
ツマンネ
ねんまつ
ツェナーダイオード
ドラえもん
んっ…
あぁっんっ
ツイストペアケーブルテレビ
予測変換orz
>38 ルックアップテーブル
ルックアヘッド
ルックお風呂の防カビくん煙剤
いやはや内容が無いようってスレになっちまったな。 FPGA女子OPEN とかあったらスポンサーはどこなんだろう?
どこかで小売してるんけ?>FPGA
無償で内蔵CPUという事ならAlteraの方が専用ツールが使えるから簡単だと思う MicroBlaze MCSは周辺の仕組みまでちゃんと分かってないと全然使えんと思う
ツールを行ったり来たりするのはアルテラも似たようなもんじゃね
ツールの行き来はそうだろうけど、
>>47 の本のは無償で使えるMicroBlazeだから
余計に面倒な事になってる
LatticeのWebが落ちとる
ちょうど採用しようかどうしようか検討してたのに…
アルテラは、途中でTcl使わせますか?
その本は読んでないけど、MB作るときにTcl必須では無かったと思うが? あと、Alteraでも必須じゃ無いけどTcl使えた方が便利だと思う。
>>53 LEDチカチカでどや顔連中のスレに、そんなレベルの高いことが出来る奴がいたのか
レベルが高い…?
ただのポーティングじゃ
DVIくらいフルスクラッチで映像出力まではたいしたことないでしょ
伝送クロックがものすごいことになるけどな
>>59 ピクセルレートが100MHzぐらいで、TMDSのビットレートが1.0Gbps弱だから全然すごくないだろ。
TMDS SERDES部分はSelectI/O Wizardでテンプレが用意されてるし。
まぁまぁw 何か自分でやって達成感を得ることはレベルに関わらず大切なことだ。 この気持ちを失って言い訳ばかりしてるやつが社内にもいっぱいいる。
>>60 オレには無料っぽい。
ってか、wizard 使ったらフルスクラッチじゃないだろ。
>>61 達成感は同意だけど、同じようなレベルのことを
>>55 みたいにバカにする
奴は嫌だな
>>62 無料って何?
あと、フルスクラッチだとなんか意味あんの?
別に手動でプリミティブ並べても同じだけど
つか、ボード仕様見たらHDMIドライバは専用チップが載ってるから
ピクセルクロックで出せば終わりだった
いまは自分で禄にコードなんて書かないでFPGAするゆとり時代だからな ぽとぺたでも狂喜して報告(凄いだろって自慢したいのかな)
自分で書けば偉いって言う思考停止
規模が大きくなってるんだから全部HDLで書こうなんて思うなよ。 既存IPどんどん使え〜 QsysとかXPSとかの自動接続ツール使おう〜 Cの合成ツールとかMatlabとか活用しようぜ〜 HDLなんか一行も書かないで済むならそれが一番だ。書かなきゃならなくなるのも現実だけどね。 既存IPも全部自分で書き直した、なんて本人の自己満で、バグの混入と保守性の悪化を招く迷惑行為だ。
もう、FPGAなんて使わずに、製品買って来いよ
69 :
774ワット発電中さん :2013/07/07(日) 11:24:25.79 ID:t/Wgo8FZ
>>66 RTLのHDLでゴリゴリじゃあまりにも開発効率わるいからね
ついでに、FPGAなんて自社のエンジニアじゃなくドカタにやらせるって感じになってきているし
たしかにあんなもんはドカタ仕事だな。
ソフトウェアでやらかした崩壊に至る道をそのままなぞる気か
>>71 ソフト産業は知らないが、崩壊に至る道をたどっだのはかって隆盛の電子産業じゃない
半導体、液晶、家電...昔はすごかったらしいが
新しい電子産業のスマホなんて最初から完敗って状態だし。崩壊した産業じゃこうなる気がするね
崩壊した・駄目産業だから自分たちもドカタを積極的に利用することにしたって気がする
いずれ近い将来にwebプラットフォームの時代が来るから早めにwebにおいで
XPSもQsysもマイナーでしょ? 普通はCadenceかARMに流れていくと思うけど
えっ? もしかして、アメリカンジョーク?
FPGAメーカーのではなくてCadenceでFPGAしている奴いるのか FPGAにCadence使うってASICのプロトのためか
IP次第じゃないの
XILINXからダウンロードしようとしたらエラーが出てイラッ
ALTERAと違って面倒だなぁ
現在、ウェブ サイトに問題が発生しているためリクエストを実行することができません。
しばらくして再度お試しください。
お使いのブラウザの「戻る」ボタンはクリックしないでください。
しばらくして再度お試しください。
それでもこの問題が続く場合は、
[email protected] までメールでご連絡ください。
>>78 >ダウンロードしようとしたらエラーが出てイラッ
ダウンロードして、インストールに成功しても、最後の仕上げ「ライセンス管理」でイラッ。
「ライセンスファイル、ここにあるじゃん。なんでまたこの画面が出るの?
何が言いたいの? わけわかんない」
英語の言い回しも、PlanAheadになって、少し分かり易くなったけど、
ISEのときは「何、その英語。何が言いたいの?」という感じでイラッ。
クオータ酢は、分かり易い英語で、感心した覚えがある。
カリカリし過ぎ
81 :
774ワット発電中さん :2013/07/09(火) 22:34:08.11 ID:ih1KxYnB
忍耐力が必要なのか
AlteraのトランシーバIPがエラッタありすぎてワラタw staratixV 安いけど(XILINXの同規模に比べ) テストあまりやってないのか 顧客にIP評価させるな
すごいことになってるのはArriaだけじゃなかったのか。
84 :
774ワット発電中さん :2013/07/13(土) 10:10:44.81 ID:H/eFRAzI
小野寺さん可愛いな
Quartus IIでコンパイル後に自動で書き込みまでさせる事はできませんか?
tclのバッチ書けば
自分なら compile.sh でコンパイルして書き込むところまで quartusの外のスクリプトで書くな。 趣味の問題だけど。
なるほど、複数方法があるんですね 色々試してみます ありがとうございました
一度作ったNIOSUでSOPCに変更を加えた際に Software Build Tools for Eclipseで再度ビルドを行おうとしても public.mkでエラーが出てしまいます。 再度新規でプロジェクトを作成すればエラーは出ません (このときはI/O追加) SOPCに変更を加えた後の適切な操作はどういった物になるのでしょうか? 参考にしている資料では再度CTRL+Bでビルドが必要としか書いてありません。 検討違いな事を言っていたら申し訳ありません。
>>89 正しい用語うろ覚えだけど、BSLの再生成だったかはやってる?
>>89 ProjectペインのBSPを右クリック -> Nios II -> Generate BSP
>>90 >>91 Generate BSPで無事出来ました
ありがとうございました。
NIOS IIIってまだ?
ARMでいいよw
ARM・・・M1の実装って意外と無いよね?
>>94 じゃあ、ARM互換のNIOS IIIなら、OKか。
98 :
774ワット発電中さん :2013/07/25(木) 23:02:27.24 ID:hJjGi7t+
FPGAマガジン No2 好評発売中
週刊FPGAマガジン 創刊号はPEEL16V8がついて780円
PEEL付録なら、週間GALマガジンにすればいいな。まちがって買う人いるかもしれん。
じゃあ、『週刊GALコレクション』で
102 :
774ワット発電中さん :2013/07/27(土) 12:20:25.25 ID:XASQPlQW
質問です。 将来ise design suiteはwindows8に対応すると思いますか? 未来を予測できる方、お願いします。
103 :
774ワット発電中さん :2013/07/27(土) 12:27:32.25 ID:NPUjM0hh
今は、ダメなの?
ISEは終了なんじゃないかなー。 Vista/7で動けば当面はユーザーも死なないし、文句があるならlinux版つかえってことになりそう。
107 :
774ワット発電中さん :2013/07/28(日) 01:57:04.06 ID:qkIptPkC
ツールの名前を変に変更するのはやめてくれよ 何がどー変わったのか?コンセプトが何かとか調べるだけでも手間だし QuestaSimとかフォルダみたらModelSimそのまんま。名前だけ変えんな!! Vivado の SE はSystemC合成できるのがISEとの違いと思っていいのか? またQuartusも変わるのかな?Maxplusから変わったときはISEは変わらなかったかな?
Vivadoは全く別ツール。GUIがPlanAheadに似てるだけで、合成から配置配線から全く別物。 ISEは14.xで打ち止めって聞いた。 Vivadoが2012.4→2013.1ってメジャー番号(?)が変わってもISEは14.4→14.5ってなってる。
ISEはこのままバグフィックスだけだろうな とうとう14.6まで来てるし
シミュも合成も外部ツール使ってるなら、デバイスフィッタなんてやるこたぁ決まってるだろ。 QuartusもISEも大して変わらん。 変にマンマシンいじくるのはやめてくれって感じ まぁ、ISEがつぎはぎでやってきて、これ以上は一新したほうがベターってことになってVivado登場ってことだろ? Quartusがずっと前にやったことをようやく今やる感じか? >Vivadoが2012.4→2013.1ってメジャー番号(?)が変わってもISEは14.4→14.5ってなってる。 社内のリビジョンが反映される方式を、最近流行の暦がリビジョンになる方式に変更しただけだろ。 バージョン番号なんて好きに振るだろ
社内の派閥も有るんだからツールが 割れるのも仕方ないよ
vivadoは良いけど、7より前にも対応してくれないかな
普段ISEでVHDL使いですが。 VIVADO,ESLって何言語? SystemC?それとも他の何か? どうもC系のHDLって使い物になるか信用できん。 そのまま合成したら規模と速度が満足いくもんができるのかいな。
VIVADOもVHDL使えるよ HLSはMATLABとか使えるらしいが使ったことない
>>114 >VIVADO,ESLって何言語?
C#
今日、本屋さんでCQ出版の「すぐに動き出す!FPGAスタータ・キットDE0 HDL応用回路集、芹井 滋喜」 という本を見て、買おうかと思ったのですが、やめました。 なんと6000円近くもするんです。 雑誌記事の焼き直しみたいな本で、なんでそんな金額を出さないといけないのか、 イラッと来ました。 このシリーズの本、他のも含めて、高杉だと思いませんか?
数が出ないものはしょうがないね
基板と部品ついてるから?
DE0-nano 売り切ればっか 何処で買える?
Digi-key
やっぱりか・・・
>>123 !30分くらい前にみたら、在庫ゼロだったのに
ありがとう
FPGAの中にまいこんが入れられると聞いて、やってきました。 ALTERA, Xilinx, Actel など、どこのメーカ良いでしょうか?
>125 用途によるとは思うけど、XかAのデカいのを買っておけばできないことは少ないんじゃないかな? 個人が所有できる価格帯のボードって制限があるなら、DE0とかかな?
zedboard
4bitまいこんを自作
VERTEX7の最大のをdigikeyで見たけど あんなの試作でしか使いようがないね。 あの中にZ80とか入れようとしてるなら 一度マイコンというものを使う目的を思い出した方がいい。
Artix-7、XC7A35Tとか低ロジック容量のはいつになったら出るのよ…。
>まいこん この文字を見ると、一瞬いやらしいことを考えてしまうのは、修行が足りない証拠でしょうか。 ほかにも、全国共通「おこめ券」とか
米
134 :
774ワット発電中さん :2013/08/10(土) 09:24:57.73 ID:wSTekzX3
ウコンの力
ASIC屋です。 最先端のプロセスでチップを作ろうとすると、 二ヶ月に500Kを一年半売らないとペイしません。 今時そんな博打打とうとするのはアホのすることです。 FPGAにASICは完全に置き換わるように思われます。 今後のご発展をお祈りいたします。
>>139 タバコの箱くらいの基盤作ろうとしたらASIC化しないと
ASIC組み込むアプリケーションがないんだろ
まだスマホとか日本メーカががんばってればな
消費電力
速度
工数
価格
に見合ったアプリケーションがない
4k,8kテレビとデジカメの画像プロセッサ、ナビぐらい?
>>139 ご冥福をお祈りいたします。
>>140 ASICなんて使わずに、大抵の物は収まるよ。
ま、「基盤」と言う位だから、相当な物なんだろうけど。
ASIC のほうがパクられにくいってのはメリットじゃね?
みんな > 二ヶ月に500Kを一年半売らないと の部分は理解できるもんなの?
>144 そのペースかはともかく、採算を取るのに必要な製造数は世代ごとに急増してる。 だからFPGAなどASIC以外に頼るアプローチや古い世代のプロセスにとどめるアプローチは以前より増えてる。
外販すればOK
外販にいそしむ親子 == 外販母子
500KはASICの規模なんだろうけど素人の俺には二ヶ月が何の期間で一年半も何の期間なのか、何故二回期間が書かれてるのかさっぱり分からん
50まんこ
二ヶ月ごとに五十万個の出荷を、一年半続ける、という意味です。
そんなことも分からない本物の素人だらけなのか、ここは。
玄人さんチース
>>150 なるほど。全然違ったなw サンクス
俺は組み込み系だけどソフト屋だし出来合いのマイコン使う仕事ばかりだから
マジで何書かれてるかサッパリだったよ。
>>153 マイコンでも同じだよ。全体を見れない土方だと判らないかもだが。
下を見てもしょうがなくね
ASICに使う最先端のプロセスって? まだ32nmは使ってないでしょ?
>>156 そうですね。正しい意味でのASICだと45あたりが
ボリュームゾーンでしょう(tsmcあたりもそのようなことを言ってます)。
ただし28で作る環境も、ツール、IP等整備されています。
ASICと言えるか微妙ですが、アプリケーションプロセッサでは、
昨年から28での製造をしている例があります。
スレ違い、と怒られる前に消えますね。
>153-154 関係している業界によっては知らないのが当然のこともあるよ。 生産規模がASICとは無縁な組み込み装置業界では、デバイス関連の知識とくに受注ロットや生涯生産個数 の事情なんか知る術はない。FPGAで済んでしまう。
>>154 出来合いの石を買って使う側からしたらサポート期間と単価以外興味ないでしょ。
メーカー側の採算性とかそんなもん知ったことではないよ。
勿論単価交渉にそういう知識はいるんだろうけどそんなもんハード屋がやるし
ソフト屋が気にするところではないわな。
全部一人でやらないといけないとかの規模の会社なら話は別なんだろうけどサ
オレ某AISCベンダーに勤めてるけど、営業から聞いた話では 「お客さんがASICのこと"FPGA!FPGA!"って連呼するんだよw」と言ってた。 なんか、本気でFPGAとASICを混同しているお客様だったようで なんで、そんなにNREがかかるのかとか、トンチンカンなことを言っていたようだ。 実際、お客様から見れば、「自分のところの論理を実装したLSI」ぐらいの 認識しかないし、そういう場合もあるんだろう。
まぁ、FPGAがASICを代替しようとしている世情を反映してるってことでw
ちゃんと指摘してやれよ.....
NREかからなくてもチップ単価が何桁も違うだろw
でもFPGAといっても ほとんどグルーロジックに毛の生えた用途にしか使ってないんじゃないの? 能力的にもGAはあくまでGA GAでできて、数をさばけないものをわざわざASIC起こす意味もないし。
未だにGAってあるのかしらん?
>>165 一昔前のS/C(スタセル)なみの集積度。
メモリなどの作り込みが出来ない分今じゃ機能的に
FPGAに勝てない部分が多いと思うね。
量産効果が出るほど作らないからG/Aの出番は
無いかもな。
>>167 調べたら東芝が0.3um、富士通が0.18um、ルネはもうやめたみたい。
2000年より前のプロセスだよなぁ。
>>157 です。
FPGA屋さんに教えて頂きたい事かあり
、再びはい出てきました。
ASICを代替しようとすると、それと同等の信頼性試験をパスすることを
顧客は要求すると考えるのですが、
コンフィグ後のFPGAって
誰かが、高温高電圧連続動作でイジメて
「このデータで焼いたFPGAは今後十年間に故障は十万個中三つ以下」とか確かめるものなのでしょうか?
このあたり、FPGAベンダーに、うまいこと逃げられないようにしないと、
これまでASIC屋がやっていた案件をFPGAにスムーズに移行できないのでは、
と気になっています。
FPGAの信頼性について、御詳しいかたいらっしゃいましたら、御教示下さい。
>>169 FPGAベンダーのデータしかありえない。
いい加減 VGAはやめて、HDMI or DVI にして欲しいな。
とうの昔にzedboard出てるじゃん…
AtomとFPGAがMCPで一体化したE6x5Cかと思ったら別チップなのか。 FPGAの方はファンが付くみたいだけど、Atomは大丈夫なのか
Atomさん省エネすぎて自然空冷だったマザボとかあったね、チップセットにファンがついててCPUと間違えられてたけどそんな感じなのかな
IEE 1364 STD $fread はバイナリ・ファイルを読み込むに下functionが使えるが integer code = $fread( mem, fd, start); integer code = $fread( mem, fd, start, count); $fwrite にはこれに相当する物が見当たらない・・・・ for(i=start; i<(start + count); i=i+1) begin $fwrite( fd, "%c", mem[i] ); end いちいち↑みたいに書かなきゃいけないのか? イマイチ中途半端だな。
イエェー 高島忠夫です
スペックを読めないばかりか、IEE 1364などと書いてるゴミからカス呼ばわりされる筋合いなどないんだが
カス乙ww
スペックも読めない馬鹿はだれもまともに相手してもらえないなぁ。ゲラゲラ アホにマジレスしても無駄だからな
HDLer は底辺だということがよくわかるスレ
てst
>>183 底辺職業の低脳連中が集うところだからな
186 :
774ワット発電中さん :2013/09/01(日) 01:10:45.41 ID:IZypjupG
宇宙開発()
PCI express + IO(40bit)なFPGAボードで数万円でないかなー PCから高速にI/Oアクセスしたいのだが、、
PC(WindowsPC)って高速にタイミング制御するの難しいよね。 多分やりたいのは高速で取り込みたいって事かな? 「高速」がどの位か分からないので値段だけで判断して ContecのDIO-48D-LPEとか。一応FPGA乗ってるし。 まぁコレジャナイ感いっぱいだと思うけど…。
>>188 PCというか、アプリケーション向けOSは、リアルタイム処理が
苦手だから、大量のバッファーメモリー必要だな。
最近のlinuxは結構動く。
てか、バッファリングしたらリアルタイム処理にならんだろうに。
ああああああああああああああああ
193 :
774ワット発電中さん :2013/09/01(日) 21:50:39.02 ID:fmGH0MRi
>> 187 目的の速度がどれぐらいかわかりませんが、単発Readを繰り返す 様な使い方だったらPCIexpressは向いていません。単発Writeや バーストRead/Writeしないんだったら、むしろPCIの方が早いです。
プリンタポートでやれや
NIOS2のSPIコアは送信ボーレートの途中変更できないの?
仕事でFPGAを使用することになりました。 開発ツールは50万程度なので問題はないのですが、 FPGAのインプリメントには、大変な能力が必要で、高性能のPCが必要だと聞きました。 そこで質問ですが、インプリの時間短縮のために、 1. みなさんは、CPU, メモリなど、どの程度のスペックのPCでやっていますか? 2. SSDの使用は効果が高いですか? (CPU--RAM間で考え込むので、ドライブは軽負荷だと思うんですが) 3. CPUとクロックが同じなら、デスクトップでもノートでも時間の違いは 無いと考えますが、どうでしょうか? グラフィックは関係ないと思いますし。 なるべくノートでやりたいです。 4. FPGA仕事で使う、オススメの高速PCは、ありますでしょうか? 5. シミュレーションは、CPUパワーが命だと思うのですが、この理解は間違いでしょうか?
なんかさー、心配するポイントがおかしくないか?開発環境気になるならまずは 手持ちのマシンで試してみるってのが普通の技術者じゃねーの? それに使うソフト名も開発の規模も情報出さずにエスパーしろと? なんか余計なお世話だけど色々な意味で先行き厳しそうだな。
ツール買うのと共にマシンの稟議書も書きたいんでしょ多分。 昔々MAXPLISII使うのに200万のマシンを用意した、なんて時代も有ったが、 今はパソコンの能力がとんでもなく上がっているので 上位機種選んでRAM最大にしときゃノートでもOK、 シミュレーション時間を左右するのは、実は設計者のセンス。マシンは2の次。
そもそも、ド素人の作るレベルなら、たいした規模じゃ無いだろうから、ATOMで十分
50マソの開発ツールって何だろう
営業さんの言いなりにアレもコレもフルセットで揃えたらそんな値段かも。
でも結構な部分無料ツールで行けたりする。
何でもフリーツールでやる情強のオレ、カッコイイ!
とりあえずメモリは多めに積んでおけ
FPGA開発用ノートPCは、ThinkPad を使ってる人がほとんどだね。
ノートで開発なんてしないだろ
インプリはサーバーでやるんだよ 当たり前じゃん
ドングル?
プリンタポートからJTAGで書き込めるんよ
コア数は少なめでいいからSandyBridge以降でクロック数高いのが良いね。 初代 Core i7 とは段違い。 SSDも効果は大きい(SoPC Builder の読み込みが圧倒的に速い)。
5. シミュレーションは、CPUパワーが命だと思うのですが、この理解は間違いでしょうか? シミュレーション・ソフトが勝負、検証が一番時間かかるからな。 安いのは、マルチコアの対応を外してあったり規模やライン数に上限つたりとかで、 其れなりに制限をかけてるよ。 上位のライセンスは、50万じゃ とても買えない。
そりゃ、もちろん、VCSやNCは買えないよ。
64bit OSは必須。メインメモリは8GBは欲しい。
安いんだし16GBでよくね
>>197 デバイスは古めのcycloneV
1.ノートのCore7、8GBでやっているけど、何とかなってる。可能ならば16Gは欲しいけど予算とトレードオフかな?
2.HDD-500G
3.現場でやるのでディスクトップはなし。
4.メモリはDDR3でデュアルコアなら大丈夫じゃね?
5.シミュレーションはモジュール単位でやって、全体は実機+Signaltapでないとできない。。
今のプロジェクトは20−30分位で終了。
サイズが大きくて、使用率が上がれば上がるほど時間は伸びる。
スピード重視か、コスト重視かで構成は変わるけど、スピード重視だったらICを複数に分けて
設計するのもいいぞ。
何人で開発やるかわからんが、評価ボードは人数分+1枚は用意しておけ。
予算ケチって基板の枚数がすくないのに、なぜか人多かった事があって、
早いPCがあっても、基板待ちであまり活用されなかった時がある。
219 :
774ワット発電中さん :2013/09/06(金) 01:02:22.21 ID:8bye6WsL
>>197 1. Core i5 のデスクトップ
2. SSDは使ったことがありません。
3. 同一スペックで比較してもノートは体感的にもっさりするので、デスクトップを
使っています。
4. 早いPCに超したことはありません。会社の最速インプリ用マシンはXeonの
E5-2867Wを使っています。
5. その理解は間違いです。シミュレーションツールの値段と速度は比例しますが、
PCの性能では底まで差が付きません。例えばModelSimではAlteraが無償で
提供しているバージョンを1倍とすると、PEで3倍、SEで10倍です。なので、
無償版でシミュレーションに3分かかったとすると、PEでは1分、SEでは18秒で
終わる感じです。メーカーの人から聞いたのですが、SEと比較して、PEや
無償版にはソフトウェアウェイトを入れていて、わざと性能を落としているとの
ことです。なので、PCをいくら早くしてもそれ程の効果は無いのです。
DebussyのNovasどうなった? どっかに吸収かな 初期の頃はWindows板も出したりしてけど、途中からはLinux版だけになったよな、確か。 使用時間としては1番お世話になったなツール、この手のツールとしてはスケマが秀逸だった。
デジャビュが
>>218 ディスクトップは回転が速いけど、かさばるからなw
そんなにでかいディスク使ってるの?
クラウドを使った設計が普通なのに、ローカルPCでしこしこって化石杉じゃない
サービス終了で成果が消えるのか
自分のPCでも信用できなくてバックアップ取るのに、どこにあるかわからんようなもんにメシの種預ける気にもならん
ファーストサーバの恐怖
サーバーはよくデータが流出して怖い
230 :
774ワット発電中さん :2013/09/07(土) 18:11:39.68 ID:YfYPSjqu
おまえらの設計なんて誰も盗んだりしないから安心しろ
>おまえらの設計なんて誰も盗んだりしないから安心しろ アホか 流出した内容に価値があるかどうかの問題じゃない 「流出したこと自体」が問題になるのに 個人情報流出だって大部分はどうでもいいようなオッサンオバハンの情報なのに 大騒ぎになるだろ
>>220 今はsynopsysだったと思う。
modelsim(questa?)のスケマ機能より見やすいよね。
>>231 あほだなおまえ
おまえの設計なんてそのオッサンオバハンの個人情報にも満たないゴミだつってんだよ
流出しようが何も問題にならない。何しろゴミだから
そういえばクラウド設計環境とか言ってる学生が粘着してたな
なんで相手の仕事の内容や品質も見たことないのに値踏みできんの?? 自衛隊に収める製品作ってる人かもよ?
自衛隊に納める製品といっても大したことは無い。値段は良いけどね。 物凄く幼稚な設計レベルの基板が納入されてるのを知ってる。俺が設計した物の方が圧倒的に高性能。 そのうち置き換わるかも。
わーすごーい(棒
>>236 防衛とか電電公社(NTT)とかの官公庁への納入ってのは型検とかあっても実はユルユルなんよな
自分らの給料は税金で、所詮人ごとだしな。
だから政商ってのはやめられない。甘すぎる蜜
メーカに無理矢理仕様押しつけてきたけど、自分たちの食い扶持を稼がなければならなくなって、
鼻であしらってきたメーカ(アップル)様に頭押さえつけられて這いつくばってるドコモが笑える
設計はオンプレミスにかぎる。
>>233 の会社が機密情報の取り扱いに無頓着なのはよくわかった
できれば社名教えて欲しいものだな
そんな会社とはぜったい取引しないようにするから
腐ったりんごは、さっさと除かないとな 会社まで腐ってしまう。
>>240 俺の会社じゃなくおまえのゴミ会社だよ。
機密情報どころか、自体の価値が負資産でない糞会社ごときが無理すんな
社会に寄生するダニのお前がよ
にちゃんの伝統芸能だなあw
クラウド開発は10年前のチャイナリスク並みの危険度 当時大丈夫と思う人もいただろうし、危険と思う人もいただろう なんか怪しいぞって感覚は持ってた方がいいと思う
ID:DCvoAmxT 糞杉てワロタw 社内の奴が皆こんな風なら本当に腐ってるな
>240 の情報だけで >240 がゴミ会社に勤めてると確信できる >242 はエスパーか病気のどちらかだと思った。
ただのさわーぐれーぷでしょ・・・エスパーとか病気とか言いすぎじゃね?(^ω^;)
病気
>おまえらの設計なんて誰も盗んだりしないから安心しろ あぁ、盗めない/盗んだら痛い目にあうような細工がしてあるからな。 見破れたならたいしたものだ。誉めてやろう。
所々に意味不明なロジック仕込んどけば、盗作対策になると思うが。
流出が怖くないとか まともな会社じゃないか無職orニートの発想
>251 社内で引き継ぎも出来なくなる、に一票。
ho
256 :
774ワット発電中さん :2013/09/18(水) 05:55:41.69 ID:nmzSL8KR
ズバリ アクテルってどうよ?
もう今、新規なら上位2社しか選択ない。 ラインナップ、ツール、技術サポート、公式以外の情報。
VHDLをコンポーネント
失礼、途中で書き込んでしまいました 1個だったVHDLファイルを複数のコンポーネントに分けた場合 動作が同じであることを証明する方法は有りますか? 論理合成でバイナリでは一致しないのかな・・・ 1ファイル数千行の悪夢のようなソースに遭遇しまして・・・
フォーマリティチェック!
一般的に可能な方法は、多分無い。 個別の事例によっては(たとえば100%のテストが作れるとか)可能かもしれない。
シミュレータ上でよければ、分割前後のインスタンスをベンチに2コ並べて走らせればよろし。 比較するならXORまたがせて出力覗けばよい。
論理等価性をチェックするソフトウェアはあるよ お値段がいくらするのかは知らない コンポーネントを分けるってことは階層構造が変わるから セル同士の対応とるのも全自動ってわけにいかないだろうから 手間はかかるだろう (接続情報からある程度は自動でやってくれる)
横からですがフォーマル検証ツールの仕組みというか、 何をもって等価と判断してるか解説した書籍やサイトってないですか? 論理が等価かどうかなんて、どう考えても計算が爆発しそうな気がするんですが・・・
とんでもなくどうでもいい話で恐縮なんだがみんなQuartusIIのことを「クォータスツー」って呼んでる? うちの研究室の先生方が「カルタスツー」って呼んでて混乱してるんだ。
自分はクォータス派だったけど会社の人はクオルタスって読んでる
youtube見るとクオータスって言ってる
スズキの4輪に乗ってる先生がいたんじゃないかw
「クオータスツー」でググったらアルティマとかエルセナとかのページが出てきたわ。 今まで「クォータスツー」としか打ってなかったからどっちが正解か出てこなかったようだね。 しかし既に「カルタスツー」になじんでしまった自分が居る・・・
>>267 クォータスツーだよ。
先生のお気を悪くしないよう指摘しないほうがイイよw
273 :
774ワット発電中さん :2013/09/20(金) 00:25:22.63 ID:hTT6I67D
>>266 FF間の論理が等価かどうか判定してるだけでしょ
普通に合成できてるんだから、爆発はしないと思うが
みんなダウンロードケーブルに何使ってる? 純正品?サードパーティー品?それともft2232DとかHJ-LINK?
275 :
774ワット発電中さん :2013/09/20(金) 10:06:31.33 ID:COZOGDHi
>>272 もしかしたらドイツ読みかフランス読みかもしれんw
逃げ道を用意してから、さりげなく訂正に追い込むべきw
てst
ググったら「カルタス」って読みはラテン語のものとかいう話が出てくるな。 てことは、原典的には「カルタス」の方が正しくて「クオータス」って読んでるAlteraとかが間違ってるという話に・・・
それはペルソナをパーソナルと英語読みするのと同じだろ TeXとかもイギリス人にいったら"テックス"だと強行に主張しやがった、 "テフ"はギリシャ読みだと言ったらよーやく納得した
>>278 ばかめ、TeXの読み方は「てハ」だ! クヌース先生の本(TeX Book)に解説があるお。
例えば音楽家の名前、バッハのハみたいなやつで、舌の奥を
口蓋にちかづけて出す、口蓋摩擦音(?←だとおもったがうろ覚え)らしい。
どうでもいい
ドイツ語聞いてると、咳をしたみたいな勢いで「ハッ」と言ってるだろ。あれ
>>279 人を馬鹿というなら手元に資料もないのにうろ覚えでしゃべんな。
おまえの持ってないTeX Bookから該当部分を正しく引用してやるわ
ギリシャ語のchiのように発音する。
TeXのXはblecchhhという言葉の語尾と同じ響きになる。
スコットランド語のlochとかドイツ語achのようにchと発音したりスペイン語のjや
ロシア語のkhのような発音をする。
つまり、ギリシア語発音を説明するのにドイツ語"も"引き合いに出したにすぎないのだよ
そして、日本ではテフと一般的に呼ばれてることが多い
http://ja.wikipedia.org/wiki/TeX
どうでもいい
284 :
774ワット発電中さん :2013/09/20(金) 14:48:11.23 ID:QkbhcprS
てへぺろ
>>282 ゴメンネごめんね〜っ!(U字工事調で読む)
カルタスカルタスルルルルル
>>277 そうなんかw
ドヤ顔で訂正したら、教養の差が露呈して大恥かいてたかもなw
まぁ、Alteraはクォータスって言ってるから、それで問題ないんだけどw
教えてください。 MicroBlazeのような、FPGAに置くソフトCPUでは、 ポートのI/O方向をソフト上で動的に変更できるのでしょうか? それとも、HDLのレベルからやり直しなのでしょうか?
290 :
774ワット発電中さん :2013/09/24(火) 08:56:50.64 ID:hU4TRa5H
静的に変更は可能だろ 完全に任意のピンヲ割り当てられるかというと No 動的に変更はちょっと微妙
291 :
774ワット発電中さん :2013/09/24(火) 10:06:51.02 ID:977kOrEJ
H8とかなら、DDR=1 =0 で入出力が変えられるんですが。 MicroBlazeでは無理でしょうか?
MicroBlazeの作り方次第。 汎用I/Oの場合、入出力、入力専用、出力専用にカスタマイズできるから、入出力になってないと無理。 入出力になっていなければ、そのように変更してもらったら良いのでは?
MicroBlazeを普通のマイコンと同じと考えているところが、根本的な間違い。 あれはIPであり、内部回路の一部を構成するもの。 最終的にFPGAをマイコンにするのは、そのほかのデザインによる。
ip作成時にマニュアルみたいなのが生成されなかったか?
実際にGPIOペリフェラルをインスタンシエートしてみればわかる話じゃん
LatticeのWebが落ちてる? 昨日からアクセス出来ない
アクセスできたぞ。知らん間にMachXO3がリリースされとる。
携帯からもPCからもアクセス出来ん なぜだ
PCからアクセスできたぞ
どうでもいい
アクセスできた俺はすげーて感じだな
NIOS2のマルチコア解説してる書籍ない?
アルテラのドキュメント
別にマルチコアだからと言って 設計上何が変わるわけでもないと思うが…
305 :
774ワット発電中さん :2013/09/30(月) 22:22:01.31 ID:+Vc+FSjW
ズバリお聞きします。 ALTERAのNiosと、XilinxのMicroBraze。 覚えるのは、どちらが容易ですか? 凝ったことはしません。純粋にマイコンとして使う場合です。 ・GPIO ・RS232C ・タイマー割り込み ・マイコンと自作のロジックモジュールは、バスを接続しない。 同居させるだけで両者独立です。 ・ツール代など、多少のお金はかかってもいいです。(お小遣い程度)
使うだけならmicro blaze mcsでいいじゃん web packでも使えるし
MicroBrazeに一票
>304 とりあえず、2コアを同一のFlashにつないで同一の制御を行うと、2コアそれぞれの初期化処理が衝突して起動しないっていう残念な罠は知ってる。 あとはNIOS II IDEでマルチコアデバッグオプションを有効にしないと不便とか、未経験ならスケジュールにそれなりの余裕を持った方がいいって思う程度の罠はあるかなぁ。
>>305 Niosの方が何年も早く無料化されたからなあ。
無料のMicroBlazeって、どのデバイスから使えるんだっけ?
無料なのはパイプラインにもなってないeだけじゃね
わざわざソフトプロセッサを使う意味がわからん
使いこなしが足りないと思われ
監視用とかに便利だと思うけどな
315 :
774ワット発電中さん :2013/10/01(火) 15:51:49.17 ID:CLrp8IQH
H8とかのように廃盤になったときに困るからでしょう。
>>314 異常系を検出するのに、メイン系を使うなんてありえんわ。
>>311 性能は、それほど必要でないんじゃないの?
Niosは、確かリファレンスデザインにSRAMもあったが、
Xilinxのは、みんなsdramだった気がするなあ。
性能と言っても色々ある。高速なだけならCPUなど不要だが ファイルシステムを実装するなど、高機能が必要になると、CPU無しでは無理。
延々ステートマシンを書けば出来そうだが
16桁2行のLCD文字表示器の、初期化をVerilogで書いたら、えらい目にあった。 とても大変だった。
>>321 なぜ、Verilogで書いた?
超高速初期化が必要だったの?
ほとんど待ちステートになりそう
>>321 100円マイコンで出来ることなのにさw
乙!!www
ステート数が増えすぎたので、簡単なスクリプト処理エンジン作って、 メモリ上のスクリプトを実行させたことがあったな。
OpenCoresの "USB 1.1 Function IP Core" SETUPで既にずっこけ、まともに動かん・・・・ プロトコル・アナライザでも無いと、チョット無理だな。
>>322 そんなの大体想像つくんだが、
FPGAは他の処理のために必須であったと、
とくにその処理にはCPUは不要であったが、表示のためだけにCPUを載せるとコストアップになるし、
実装面積も増える。んで、FPGAだけで対応した。
マクロプロセッサ載せると、それだけのためにソフト開発環境も用意しなきゃいけないし、
第一載せられるか、容量の検討もしなきゃいけない。
んで、HDLだけで完遂した。
LCD表示をFPGAだけでやってるのなんてよく見るし、別におかしいとは思わない
リソース使用量がわからんステートマシンより予想がつくソフトcpuの方が確実そうだが
さすがにソフトコアよりは小さくなるだろ
ソフトコアは検証で泣いて死ぬ。
てか、FPGA屋ってソフトなんて禄に作れないだろ。
ソフト屋の感覚でFPGA使うと死ぬ
FPGAはExcelの感覚で使えば良いんだよ
>>327 そうね。ただ、マイコンほどの汎用性は要らないからずっとコンパクトだけど。
ハードマイコンにあってソフトマイコンに無い物。 それは、 ・ADCやらDACやらのアナログ回路。 ・サポートする豊富なライブラリ。 ・「こんな事が出来るんかい!!」と、時々あっと驚くアプリケーションノート。 それらを外付けして、ドライバー書いて…。無駄な手間なんだよね。 自由度があるのは、それだけ手間暇かかるのと同義なんだよね。
>・「こんな事が出来るんかい!!」と、時々あっと驚くアプリケーションノート。 笑うところですか?
クロック発振を止めるとかのサスペンド、割込み復帰機能もないんじゃないの? あってもFPGAのクロック止めないと意味ないし。
Arduinoでも使っててください
LatticeのWebサイト、今日は急にレスポンス良くなってる 昨日はログインするのに30秒待たされたのに Diamond 3.0がもうすぐ出そう 2.2はLSEにバグがあったから早く出て欲しい
FPGAはクロック止めてもそれなりに消費電力あるからバッテリ常時通電機器には使えないね
シチズンのGPS電波を受信して時間を合わせる腕時計はFPGA使ってるぞ
FPGAで内部バスを双方向にしたりってするの?
>>346 ありがとう。小さくて良いね。
ポチろうと思ったら在庫0だった。
このスレおすすめのFPGA評価基板を教えろください 1万円以下ぐらいの安いやつで
356 :
774ワット発電中さん :2013/10/05(土) 09:01:12.83 ID:slFrxaLM
FPGA評価基板を教えろ
FPGA評価基板って言うのはな、 FPGAのメーカーがFPGAを使いたいかもって思ってる 潜在ユーザーに使い勝手をハードル低く理解してもらえるように 提供しているデモ基板の事だよ。 単なる変換基板じゃなくて、必要な周辺回路が載っていたり 基板外への接続が容易になっていたりといった工夫があるものが 多い。 ・・で、間違ってないよな? >356
ヒューマンの基板で良いだろハゲ
1万円以下ぐらいの安いやつでたのむ
>>359 >353 のが良さそうじゃん、俺は気に入った。
本屋に行け
>>357 まあそうだが評価基板で何を評価したいかもあるよね
機能?電力?パフォーマンス?
SRIO評価したいとかだとSERDESにSMA沢山付いたの薦めにゃならんし
まずは用途を明確にして欲しいよね
FPGAに拘る理由が知りたい。
簡単なロジック書いてお勉強したいってくらいならなら、CPLDになってしまうけど、 PSoC3/4/5あたりもいいかな。一応Verilogで内部ブロック書けるし。 PSoC4のPioneerKiとか、 ワンチップマイコンにADC、コンパレータ、シリアル通信モジュールとかと 一緒になってるから、練習台程度のロジックだけでもいろいろお役立ち。
>312 ソフトIPの中にCPUを入れる(そのCPUの制御をIPユーザに意識させない)ときにはあると便利。
>>366 ユーザは中身がFPGAなのか、CPUなのか、そもそも気にしてない。
たぶん話が噛み合ってない
FPGAでオーディオ信号処理を行いたいのですが、 どのボードが適してるでしょうか? ADCとかあらかじめ乗ってる物が望ましいです ザイリンクスの物で安くておすすめの物があれば教えてください
純正
>>369 高速なコンパレータを外付けすれば、ADCは作れる。
>>371 コンパレータが予め載ってないから却下でね?
>>369 FMCとかメザニンコネクタ付きを選べば、ADCボードはよりどりみどりだよ。
オーディオ中心で良いならI2SのCodecが載ったボードで良いんじゃない? 「安い」の範囲がわからないけど、ZedBoardは4万ぐらい。
FMCのカードとかって、自分でおこしたことある? 結構面倒だよね、あのコネクタ。
アルテラのメザニンカードを使ったことがあるけど、信じられない信号配列。 3.3V----GND----+12Vとか、LVDS(+)----LVDS(-)----+12V とかが 0.5mmピッチで整然と並ぶのさ。 デバイスを簡単に壊せる
>>375 面倒って、コネクタの実装のこと?
あれ、400〜500ビンのBGAだしね。
湾曲しているのは返品/交換するとして、実装不良にしない為にはリフロー炉を理解した部品レイアウトがポイント。
それさえ抑えておけばどってことない。
>>376 +12VとGNDを並べるのは普通。
LVDSと+12Vを並べるのも、沿面距離を確保していれば理屈の上では問題ない。
なぜって、+12VはAC的なGNDだから。
ただ、+12Vにレギュレータのバックノイズが乗っているとヤバいね。
とても差動伝送路とは言えないや。
378 :
774ワット発電中さん :2013/10/09(水) 10:19:03.67 ID:rgex9v3O
秋月のこれどうよ?
Papilio Pro LX9(FPGA Spartan 6 LX 開発ボード)
http://akizukidenshi.com/catalog/g/gM-06926/ ・Spartan 6 LX:XC6SLX9 TQG144 (TQFP 144pin 0.5BSC)
・外部メモリ:64Mb SDRAM、64Mb SPI Flash
・FTDI FT2232 USB 2.0 Full Speed Interface
・48 I/O pins arranged in a Papilio Wing form factor
・32Mhz Crystal Oscillator
自前のHDMI回路検証用に、TMDS出力ができる安いヤツを探してたんで丁度良い
安いんで、ためしに俺が買ってみるわ。
レポよろ
やっす
>>379 良いと思うよ、SparkFunで見つけて買おうかどうしようか迷ってたら
秋月に登場して驚いてた
ゲームマシン向けに設計してるみたいだけど、ちょっとしたことには使えそうだよね
SDR-SDRAMだからMCBが使えないのが残念だけど、QFP版だから仕方ないね
でもこれって差動ペア等長になってるの?
組み込むこと考えると、コネクタ形状だけちょっとな。 このZigZagの方が着脱しやすいのかな? ソケットついた状態で配布されるのかな。 はんだづけはしないでほしいんだが。
SDRAMついてるからMicroBlaze乗せちゃったり、カメラ付けて動画取り込んだりも出来るけど、 使えるピンが少ないからね でもそれなり以上には使えるよね Spartan-6シリーズはちょっと気にしてHDL書けば全体100MHz動作出来るから 貧乏人の俺には非常にありがたいんだけど、QFP版が容量小さいのしかないのがヒッジョーに残念 ヒューマンのはまあ、おもちゃにしたい我々貧乏人向けではないという事で 設計も製造も国内みたいだし
3x16ピンだといちど挿してしまうとなかなか外れにくいんだが、 このZigZagだと多少着脱しやすいかな?と思うんだが。 でも下向きがいいんだよな。ソケットよりピンヘッダが俺的にはいい そーゆーのはこっちが適宜決めるんでソケットははんだづけせんといて。 こっちの基板は2.54に見えるけど
残念だけど、秋月の写真見るとどう見てもソケット実装済だな
2.54mmの件はピッチじゃなくて、左右両翼のソケットが同じ2.54mmグリッドにのってるかって事
ユニバーサル基板に載せた時にコネクタがズレて載らなくなる
>>384 のLatticeのヤツは向こうとこっちでグリッドがズレてる
かつてはCQ出版様の付録基板でも同じミスがあった
しかしこの基板、SparkFunではUSD99.95なのに秋月はよくこの値段で出せるな
FPGAなんてH8みたいにそうそう大量には売れないと思うが、相当買い叩いてるのかね?
389 :
774ワット発電中さん :2013/10/10(木) 18:42:33.40 ID:wq6s1Rf6
秋月ちょっと前にあったAvnetのUSBに挿して使う小さいカード消えてる?
>
>>384 のLatticeのヤツは向こうとこっちでグリッドがズレてる
>かつてはCQ出版様の付録基板でも同じミスがあった
普通にAltium使ってれば、まずそういうことにならんよな。
逆にどーゆー使い方してんのか知りたいわ。
作業途中でグリッド変更して気づかぬままセーブでもした?
単に、ズレてる事が問題だと思ってない、ド素人が設計してるだけ。
>>388 Gadget Factory だと $84.99 で出てる、良心的な価格である事は変わりなけどな
多少高い程度なら国産品を選択したいと思うけど、2〜3倍とかだとボラレてる気がして買う気がせん。
話題のジグザグ・コネクタは、自分処のドータ・ボードを対象にした配置になってて
横に出っ歯た小さいコネクタ、全て電源(5V/3.3B/GND)に割り当てられているみたい
信号線自体は、左が1列/右が2列の構成。
>>378 「プローブで当たると、誤って+12Vと信号をショートさせてしまう」と言いたいんだろうが、そもそもそんなプローブで当たる状況になるのがね。
考えてみようよ、たかがLVDSだよ?
一発完動が当たり前。
…と言えば
>>376 がかわいそうだから、あえて素知らぬ顔をしていたものをw
394 :
774ワット発電中さん :2013/10/10(木) 21:15:30.87 ID:4P9Au8tP
ショートする要因が、プローブだけだと思っている時点で経験不足だね。 僕は速攻でカブトンテープ貼ったけどね。
Vertex4 とか微妙だな
いくら安くてもゴミはいらん
>>395 こういうSoM使えばマザーボード側の設計が楽になるってことじゃね?と思ったが
わざわざ2.54に変換するのか…
手配線用?
>>395 >こういう変換基板かまして本体基板小さくする意味あるのかな?
本体基板は8層以上の多層ビルドアップ基板だろうから
小さくしたいと言う欲求は強いだろう
コンパイル遅すぎる どうにかならんのかこれ
趣味でFPGAやってる人に聞きたいんだけど 評価ボードをそのままハードウェアにとりつけて作ってる? なるべくコスト下げたいから何か作る度に評価ボードを犠牲にしたくない こういうのってFPGAの搭載基板から作るのが普通?
>>401 QFPとかならサンハヤトの変換基板とユニバーサル基板で作るけど
BGAになると、利益が出るわけでもない趣味の一品物で基板起こす気にはならないなぁ
下手するともう一個評価ボード買える位の値段になるんじゃね?
>>401 趣味はなんでもあり
>なるべくコスト下げたいから何か作る度に評価ボードを犠牲にしたくない
そらFPGAのパターンも引かにゃだめっしょ。
評価ボードは教育&治具用と思った方がいいかと
スキルが無い奴ほど使いたがるのがビルドアップ基板
昨夜、AlteraのサイトでArdino?みたいな評価基板をがあったな。
>379あたりから香ばしいのがわいている件
Pipistrello LX45 Price: $149.95 これも良いな、日本高すぎ。
>>409 そうそう。そのとおり。
日本製品の価格を下げるため、まずはxud01c+hの給料を
中国、いや東南アジア並みに下げるところからはじめよう。
なら、ヒューマンデータでも買って手本をみせろよ カス野郎が
なにいってんだこいつ
安いボードのユーザ層はこういう人たちだということが よくわかりました。 本当にありがとうございました。
>>379 のより
DE0-nanoの方が良いような気がするが。どう
Papilioは標準で拡張ボードが用意されてる点が特徴でしょ。 それに魅力を感じないならDE0-nanoでも変わらないんじゃない?
DEも用意されてね
>>409 ペリフェラルはそのままLX9でいいのにSDRAM容量も増やすわSDカードも入れるわ
より教育ボード色が強いな
せっかくピン数増えたのに勝手に使うなって感じかな?
>>411 ヒューマンデータは無駄に、かつ馬鹿馬鹿しいほど高い。
俺の記憶だと、あの会社は十人位の会社規模だったはず。
が、雑誌に広告載せて知名度は高い。
でも作る基盤は誰でも作れるレベルであの値段。
海外のいい基板が知れ渡ったら、潰れるんじゃね?
>>407 だから実装も基板屋さんにお願いすることになるからコストアップなんだってば
それより評価基板そのまま使っちゃった方が簡単で早いでしょ。
誰でも作れるような基板だからこそ買って済ますんじゃね?
424 :
>>404 :2013/10/11(金) 23:44:46.28 ID:omeeWHdA
つまり趣味でFPGAやるなら評価ボードそのままのっけちゃった方が コストあんまかわんないし早いって事ですか?
>>424 自前で基板設計して俺ボードしている奴が多いよ
DE0nanoみたいなのってザイリンクス出してないの? コスパいいボード教えてくれ
>>426 digilent
小さくてもいいから安いやつならavnet
>>388 左右両翼のソケットが同じ2.54mmグリッドにのってるか?って事
物が届いたんで報告、
上に2.54mmユニバーサル基板を乗っけて、左右両翼にピンヘッダーを刺して確認。
結果、乗ってる。
何を想像してるんだおまいはw
>>430 今頃スパスパ3じゃだれも飼わないだろ。
今は最低チュパチュパ6でないとな
spa3でもいいけど、3E-100じゃぁな Z80一個が入るかどうかの規模だよな、タダでも要らね。
じゃあ、オレにくれ
だから買ってないし。Spa3はDWのおまけなら何枚かある
教えてください。 みなさんの経験から、FPGAとFPGAの間の通信で、 1GHzで変化する16bitデータとclock、その他信号の、全20対のLVDSの信号を、 50cmの距離を伝送できると思いますか? ノートPCの液晶パネルはLVDSガンガンですが、50cmより短いし、周波数も低いし。
200GS/s 7GHzオシロて。。。
できるだろ
50cmとなると同一の基板内じゃないね。 コネクタをケーブルはそれなりのものなら 悩まされずに済むかと・・・
PCIE x 20レーンみたいなものかね パラレルバスでバスクロック1GHzなら、俺には無理
シリアルでやるか、またはXDRやDDR3にあるようなデータ線遅延差を補償する機能を使わないと厳しいだろうね。 何枚か作って一枚成功なら無茶も通るかもしれないけど。
FPGAで1GHz clockでLVDSの吐けるデバイスって、あるの? 1GHzってことは、内部2GHzでしょ
今は出来なくとも、近い将来できるようになるさ
>>445 >遅延
I/ODELAY使って調整すれば?
>451 他人がやるぶんにはそれもいいと思うよ
>>451 ケーブルの這わせ方次第でコロコロと特性が変わる条件下では、調整しても無理。
でも、二つの基板間をブリッジする中継基板にし、それをネジ留めするならアリかも。
ただ、そもそもの「16bitデータとclock、その他信号」のクロックとデータを分けるやり方より、8b/10bとか64b/66bでクロックを埋め込んでしまえばディレイの調整が要らなくなる。
>>453 1GHz SDRなら1Gbps、DDRなら2Gbps。500Mbpsにはならんだろ?
「16bitデータとclock」なら、質問者の頭の中は1Gbpsの計20Gbpsだろうな。
それと40Gbps QSFPとか、LVPECL/CMLとか、質問者には荷が重すぎるだろ?
>>438 発想を変えれば出来る。
こうしてみな。
・8b/10bとか64b/66bを使う。
各対それぞれにクロックが埋め込まれるから、受信側はFIFOでデータを揃えられる。
・1対1Gbpsを出すため、LVDS送受信部には500MHz DDRを使う。
LVDSで済むから、LVPECL/CMLとかの高いFPGAを使わなくていい。
(8b/10bはオーバーヘッドがあるから、その分クロックを上乗せしておくこと)
(Virtex6なら、500MHz DDRで1Gbps出せるのはデータシート見て確認した)
・ケーブルやコネクタには、HDMIやDisplayPortを流用する。
4対を内包しているから、5本束ねれば20対になる。
(CAT5も4対だが帯域が足りない。SATAは帯域は十分だが2対しかない)
>>454 IDがTriger X / NAK Xに見えて、通信ぽいIDだなw
俺、関東住みだが、あと数時間で小降りなるとは思えないorz
フレックス出社で午後から出勤にしようかw
遅延の合わせ込みの問題じゃないだろ。ISIとかでそもそも合わせられない。
できるかどうかは基板屋さんの腕次第ってのはど? 実際そーならないかな?
1Gbpsと言ってもケーブル上は500MHz 8b/10b使うなら、一発完動が当たり前。
>>457 DDR2 SDRAMと大差ないよ。
回路図に指示事項書いとけば十分。
8b/10bで同期掛けるなら、CDRが要るからLVDSじゃ無理で高速シリアルトランシーバ内臓のが要るけど、 トランシーバ内臓だったらローコストFPGAでも3.125Gbpsいけるからレーン数減らせるんじゃない?
1Gbps 16ペア +1ckでStratixIIIとかIVなら普通のLVDS TX、RXで取り扱える。 XilinxならSpartan6でもできる。 clockはDDRでも1/8ckでもいいし。 内部は1Gbps/8の125MHzあたりが妥当かな。 ケーブル伝送なら、きちんとした帯域を確保している同軸か、差動ケーブルつかわないとトラブルのもとになりそうだけど。 トランシーバー内臓をつかうのもありだとは思うけど。
知ったかを眺めてたのにマジレス
>>460 > CDRが要るからLVDSじゃ無理
その根拠は?
ちなみにアルテラは出来ると言っているけど?
http://www.altera.com/literature/an/an518.pdf の冒頭
> This application note addresses the different aspects of Serial Gigabit Media
> Independent Interface (SGMII) implementation using the soft-CDR mode in the
> StratixV, Stratix IV, Stratix III, ArriaV and Arria II FPGAs.
>
> The supported Altera FPGAs contain dedicated circuitry for supporting differential
> standards such as LVDS at various speeds including 1.25 Gbps. The high-speed LVDS
> I/Os of these devices support many high-speed networking, communications I/O
> interconnect standards, and applications including SGMII.
>>460 CDRは論理層、LVDSは物理層。
ちょっと考えれば「LVDSじゃ無理」なんて恥をかかずとも済んだものをw
bpsとHzの区別もできない、auBzcspt もなかなかの猛者だな
467 :
774ワット発電中さん :2013/10/17(木) 10:12:43.42 ID:xgfRQe36
USBでも50cm超えると誤動作することがある
シリアルで50cmでトラブルて そら設計してるやつが無能過ぎる。
5mならまだわかるけど、50cmはないだろ
たぶん467はケーブルで引っ張らずに接続してると見た どーやってつないでんの?
確かに 5m の USB ケーブル使ったときは動かなくなったな なんで 5m の USB ケーブルが売ってるのか謎だった
>>465 CDRは分類としては物理層だろう。
広義のLVDSは電圧レベルの規定だが、
狭義のLVDSはデータに同期したクロックを逓倍してデータを再生する方式。
LVDSの電圧レベルでCDR使ったらもはやそれはLVDSという通信方式ではない。
>>472 液晶とかに使ってる通信規格としてのLVDSと電圧だけのLVDSがややこしいわな
>>472-473 LVDS規格を無視こいて、広義のLVDSだとか狭義のLVDSだとか、よ〜ゆ〜わ。
規格で定義されているのは電気的特性だけ、呆れるよ。
>>474 規格は電圧降下と遅延だけじゃなかった?
大体5mが限度みたいだが
テレビ分野では米ナショナル セミコンダクター社が開発した "FPD-Link" をLVDSと呼ぶことが一般的である
(キリッ を忘れてるぜ
知らなかったからって煽るなよ
別に、分野を限定する必要は欠片も無い
テレビ分野なんて知らんので チャネルリンクとか普通にSERDESって言ってる。 LVDSで通じるのか。ふ〜ん。 まぁ混同するので、これからもSERDESって言うと思う。
わざわざ無知を自慢しなくていいよ
意固地っても何も得るものないのに
>>481 SERDESとLVDSは別物だよ。
SERDESの後、RS-422で飛ばしても構わない。帯域が足りればね。
SERDESってLVDSより一般名詞っぽくね
意固地を拗らせた
487 :
326 :2013/10/21(月) 18:32:52.47 ID:G6b/0KWc
OpenCoresの "USB 1.1 Function IP Core" ホストのChipやらハブ変やら変えると、動いたり動かなかったで結構苦労したけど ようやっと安定して動くようになった。
>>487 おめでとう。
PHYはどうしたの? 外付け?
USB1.1の12Mbpsだけだから、Pad出力に抵抗付けただけ。 外付けPHYとか付けたら、もう少し楽できたかも・・
>>489 簡単な回路で実現できるのか
ESDは大丈夫なのかな?
ASCIは技術者として常識だろうな。何か知らないけど。
ど素人の俺様に言わせればたぶん Application Specific Integrated Circuit の略だろうな。順違うけど。
>>491 D+/D- それぞれに33Ωと、FULL/LOWスピード判別用の1.5kΩの計3本の抵抗
趣味の工作だからな、33ΩがESD対策のつもり
お遊びとは言え、すぐ壊れるようでは困るしな。
Asyncronus Serial Communication Interface
ASICだろうが、ともかく、つづりはasynchronousな
>487 おめでとう。 真似てみたいのでコツとかあれば教えてくれるとうれしい。
USBがらみの開発をするのであれば自作でも良いので USBアナライザを用意した方が良い
USBアナライザを作るのであれば自作でも良いので ロジックアナライザを用意したほうが良い
笑いの沸点低いね
>>489 > Pad出力に抵抗付けただけ。
ほぉ〜、1.5Mbpsならその手をPIC/AVR方面で見かけたけど、12Mbpsでも出来るとは驚き。
>>504 フルスピードまでは、普通の3.3Vロジックじゃなかったっけ。
そうだけど、一応90Ωの差動信号。
似非差動だから、ちゃんとした差動にしてしまうと動かない
>>504 12Mbpsってめちゃイージーだろ
>>439 のみたいにローコストFPGAのIOに抵抗挿入しただけで740Mbpsの差動が出せる時代だよ
>>508 LVDSで済むHDMIにわざわざLVTTLだとか、
即再設計ものの波形で開口しているとか、
それで動く動くと喜んでいるとか、
そんなので1GHzも大丈夫と言ってしまう
>>439 とか、
丸ごと信じて「740Mbpsの差動が出せる」と言ってしまうおまえさんとか。
いやはや、ホビーストの無茶ぶりと楽観視はただただ驚くばかりだよ。
ただ、時々それを頭っから信じてしまう顧客がいるのが困りものw
なにいってんだこいつ
>>506 フルスピードまでは、インピーダンスマッチングはしてないんでは?
3.3Vもあるのに、90Ωで終端したら電流が流れ過ぎて、ドライブできない。
終端15kΩだからマッチングはとってない 90Ωは、ケーブルの特性インピーダンスでしょ。
>>511 >>512 レシーバ側が90Ωで終端されていないのはその通り。
が、ドライバー側はLS/FSだけならシングルで39Ω、HSと一緒ならシングルで45Ωが規格だよ。
Universal Serial Bus Specification Revision 2.0
> 7.1.1.1 Full-speed (12 Mb/s) Driver Characteristics
> When the full-speed driver is not part of a high-speed capable transceiver,
> the impedance of each of the drivers (ZDRV) must be between 28 Ω and 44 Ω,
> When the full-speed driver is part of a high-speed capable transceiver,
> the impedance of each of the drivers (ZHSDRV) must be between 40.5 Ω and
> 49.5 Ω,
HDMI に音声出力を乗っけようとして、Specificationを見てたんだけど 結構めんどくさない。 んで 教えてもらいたい事が有るんだけど、詳しいヤツいない?
わざわざFPGAで組むのか? ADV7511 でも使っとけ
趣味の工作なんだから、自分で作る事に意味がある 完成したプラモに 興味は無い。
趣味の工作なら人に聞いてはダメだろ? 消えろ
なんだ、趣味の工作はシリコンの精錬から派か
そんなバカな! まずは鉱脈から探さなきゃw
インゴッド重そうw
量産するのでなければ1インチとか十分
マスクを作るのは個人では大変そうだ。 一品ものなら露光も違うかもしれんけど。 # 一品ASICを作る方法ってある?
電子ビーム露光ってのがあるのか
あれ、めっちゃ時間かかるw
あれ、めっちゃホーリデー
ザイリンクスのマークって (シグマ) に見えて仕方ない。
529 :
487 :2013/10/27(日) 10:36:48.25 ID:nCOwq8hM
それ、本質的な部分は rtl の方だから 別に外付け phy を付けて安定したわけじゃない 該当部分のソースコード修正して、 >496 のとおりの安定だから。 外付け phy をつけた方が良いのはその通りだけど、この事例ではそれが本質ではかった。
>>529 フルスピードで外付けPHYつけてる回路なんて見たこと無い。
>>533 ただの3.3Vロジックなんだから、
+端子と−端子が同時に変化するようにRTLを書くだけでしょ?
フルスピードのPHY内蔵してるFPGAなんてあるかい?
>>534 ただの3.3Vロジックではないから
おれは外付けPHY使ってたよ
FPGA端子直出しじゃ規格通らん
8bitマイコンでもソフトで書けるレベルだけどな。 専用PHYなくてもフルスピードなら余裕でコンプライアンス通るだろ。
>>534 > ただの3.3Vロジックなんだから、
なぜ、マイコンでは独立したピンになっているのが多いのか?
マルチプレックスされてても、なぜCMOSとして定義されていないのか?
そこら辺、考えてみれば判るよ。
例 : PIC16(L)F1454/5/9
http://ww1.microchip.com/downloads/en/DeviceDoc/41639A.pdf > RA0/D+/ICSPDAT(3) RA0 TTL CMOS General purpose I/O.
> D+ XTAL XTAL USB differential plus line.
> ICSPDAT ST CMOS ICSP? Data I/O.
純粋な 3.3V CMOS との実質的な違いって内蔵直列終端の有無くらいじゃないの?
FPGAでもやるみたいに終端外付けすれば良くね
>>540 「内蔵直列終端の有無」なら、MicrochipがXTALとして定義しないって。
そんなのは考えなくても判るだろ?
いい加減規格書読め、公開されているから。
出力しか考え付かない時点で本物のバカなんだろ。 Differential Input Sensitivity VDI |(D+)-(D-)| 0.2 V こんなの差動じゃなきゃ受けられない 単純な3.3VCMOSじゃ逆立ちしたって無理。
入力が差動かどうかと、出力がCMOSかどうかとは微塵も関係ない。
双方向端子である事すら知らない 本物だな
入出力ポート分けるのは普通にやるけどな
茶々だけど、 トランシーバーは、送受信器。 送信だけならトランスミッター。
>>544 > 出力がCMOSかどうか
出力がCMOSでないことは、既に
>>513 氏が述べているのだが。
ハテ?
ホビースト … たまたま動いていりだけなのに、それで全てOKだと考える人 セミプロ … 失敗が心配、あるいは高い部品が良いと思い込んでいる人。ちゃんと動くけど、コストかかり過ぎ プロフェッショナル … たまたまかそうでないかを見極め、性能とコストのバランスを取れる人
>>551 今年の新人 ・・・ 「駄目な箇所は無いのに、うまく動かないんです!」
せめてテディベアに相談すると「あっ」と気づくぐらいにまでなれば・・・
>>552 その新人を
>>551 に当てはめると、ホビーストよりも下w
だから新人かw
だだ
>>552 氏は、何故そうなる前に設計段階でチェックしてあげなかったの?
昨今、パワハラだと言われちゃうよ。
メンドクセーw
558 :
774ワット発電中さん :2013/10/29(火) 18:57:39.97 ID:Grnj43oX
>>547 > バイポーラのエミッタ接地とコレクタ接地という、非対称で変則的な回路
だからホビーストは一つを全てだと考えがちなんだよな。
(と、やんわりと指摘したのだがw)
たまたまマイクロチップがそう構成したからと言って、それが全てではない。
例えばTIのSN65HVD255ならこうなっている。
http://www.ti.com/ds_dgm/images/fbd_sllsea2c.gif 正負共にオープンコレクタ。
そもそもCANはバスであり、幾つものデバイスがぶら下がる。
ぶら下がるからオープンコレクタで駆動する。
かつ車載向けの高信頼性バスとして、正負どちらかが切断されても通信を維持出来ることを意図している。
そんなCANを、しかもマイクロチップの内部ブロックを引き合いに出して、「だからUSBも…」と強弁するのは我田引水も甚だしい。
>>559 >「だからUSBも…」と強弁するのは我田引水も甚だしい。
なんて、一言も書いてない。
「入力が差動かどうかと、出力がCMOSかどうかとは微塵も関係ない。」
と言ってるだけ。
>たまたまマイクロチップがそう構成したからと言って、それが全てではない。
>例えばTIのSN65HVD255ならこうなっている。
そんなの当たり前。「入力が差動かどうかと、出力がCMOSかどうかとは微塵も関係ない。」
と言う主張をしているだけなのだから、別にCANのコレクションを開陳する必要など無いし
一例が全てだと主張している訳じゃ無いのが理解出来ないのか。
日本語が理解できないんじゃ、話にならんなw
>>560 「入力が差動かどうか … 関係ない」に続けて「例えば」と引き合い出しておいて、よーゆーわw
そもそも差動とは言い難いCANを持ち出したのが間違い。
「微塵も関係ない」と言う主張の裏付けになってないよw
>>561 >そもそも差動とは言い難いCAN
お前の腐った頭では差動じゃ無いのかも試練が
一般的にも、CANを設計したボッシュも、差動信号と言ってる。
ID:YxxM5uyC ASICの専用品 持って来て引き合いに出すとか それじゃUSBのphyもって来るのと同じゃねぇーか、馬鹿すぎる。
で、 「入力が差動かどうかと、出力がCMOSかどうかとは微塵も関係ない。」 に、ついては理解出来たのか?
>>564 まだ強弁するんだ ウゼ
>>534 「ただの3.3Vロジック」
>>535 「3.3Vロジックではない」
>>543 「|(D+)-(D-)| 0.2 V 差動じゃなきゃ受けられない」
>>544 「入力と、出力は関係ない」
↓おまえは差動出力を理解してないんだw
>>534 「+端子と−端子が同時に変化するようにRTLを書く」
そもそもスキューが保証されないLVCMOS33で頑張って、 それが良いか悪いか議論しているこの流れがそのものが、 ク ダ ラ ナ イ FPGAには DIFF_HSTL_I_18 / DIFF_HSUL_12あたりとか、案外 LVDSとか、 LVCMOS33よりも USB HSにより適合しそうなI/Oピンがあるのだから、 まず規格書とデータシートを見比べるのが先だろ? 「プロフェッショナル … 性能とコストのバランスを取れる人」
>>564 関係する/しない以前に、3.3Vロジックでは差動 0.2Vを受けられない。
そこを熱く語ってもダメなものはダメ
理解出来ましたか?w
真ん中へんに釣っておくとか
>>565 >>567 ぜんぜん反論になってないなw
俺は一つの事実しか述べてないんだが、なにファビョってるんだw
>>568 簡単な外付け回路で、スレッショルドに追従した基準電源を作った事がある。
結構、うまく行くよ。
571 :
774ワット発電中さん :2013/10/31(木) 13:26:21.85 ID:uSjKQdg3
>>566 ん? HSは、FSまでとは全然違う。
電圧も0.1Vだし、インピーダンスも合わせなきゃ、まともに通信できない。
HSの話は、誰もしていない。
いつまで続けるの
>>567 FSまでは、差動で受けずに、
+端子だけで論理判定も可能だが、
差動で受けたいなら、FPGAなんだから差動で受けられるでしょ?
外付けのPHYが必要な理由にはならないと思うが。
>536 そもそも、こいつからはじままったんだろ 汎用マイコンのポートだけで、コンプラ通るか・・・ 上の方でも誰かが動作報告くしてように 個人で動かす程度なら、別にに差動じゃ無くても普通に動くよ。
どうでも良いけど、感覚的にハイスピードよりフルスピードの方が速そう。
後付けだからしょうがない
どうも失礼します。 この度イメージセンサの画像解析をFPGAで行おうと思っているのですが、 ALTERAとXilinxのどちらにしたら良いか迷ってます。 使い勝手がいい、無料のIP充実している、の2つの判断基準に選びたいと思ってます。 また、2年前までXilinxのISEをつかっていたのですがそれと比べて vivadoやQuartusの使い勝手は如何でしょうか? 教えていただければ幸いです。
Quartusのほうが使い易い。
Cyclon IV に、LVDS用の内蔵終端抵抗機能は無いのでしょうか? Quartusのピン定義の表を見ても、出てこないので、あのBGAのピンの下に 20個も30個も終端抵抗置くのか、心配しています。 BGAの腹の下には、さらにパスコンも置かないといかんし。
>>579 アサイメントエディタで定義かqsfで書くんでは
完全には無くせなかった気がする。 左右のバンクなら直列抵抗だけでも減らせるけど。
厳密にUSB規格満たしたいならドライバはCMOS、レシーバは差動バッファ使えばいい。 全部FPGA直でできる。 楽したいならドライバもレシーバもCMOSでいい。 両方試したけどケーブル引き回しても性能に差はなかったな。
>>582 USBは完全に差動ではないからなぁ〜♪
その点は要注意だよん。
>>571 >ん? HSは、FSまでとは全然違う。
たんなる打ち間違えw
>>573 >FSまでは、差動で受けずに、
>+端子だけで論理判定も可能だが、
それは無理っす。USBは完全差動じゃなくて、(D+ = D-)
となる(スキューの問題ではなく、意味がある)時があるです〜♪
>>579 CycloneIVはLVDS用の内蔵終端がない。
CycloneVか、Spartan6がおすすめ。
Spartan6ならIDELAYで動的位相調整も簡単。
>>583 ショートの規定もあるしね
外付PHYじゃないならFPGAメーカに
セミコン部分のチェック入れてもらわないと
SSもFPGAのPHYでなんちゃっては出来るけど
規格は満たせ無いのよねぇ
ちょっとなに言ってるかわかんない
>>585 それって、SETUPのときでしたっけ?
そのときだけマイナス端子も見ればいいだけですよね。
そんなにノリノリで、書くことでもないと思うんですけど。
590 :
774ワット発電中さん :2013/11/02(土) 01:31:42.19 ID:srXxKNsQ
そのときだけ見るって難しくないか?本当にやったことあんの?
591 :
774ワット発電中さん :2013/11/02(土) 12:53:48.80 ID:TZQMvGUx
>>586 本当にですか?
ショックです。
みなさんは、
あんな狭い所に
チップ抵抗置いて
いるんですか?
パスコンどうする
んですか?
>>590 SE0の出番はEOPだろ?
データの取り込みは差動の片方見ておいて、両方Lowだったら取り込み終了って処理にするだけじゃん。
>>591 何が重要かを考えて部品配置していけば良い。
それで不具合が起きるなら設計変更すればよろし。
>>592 接続のときもどちらがプルアップされるのか見ておかないと駄目だし、
いきなりケーブル引っこ抜かれたり、電源切れたりっていうのも
あるからね〜
595 :
774ワット発電中さん :2013/11/02(土) 20:27:59.57 ID:srXxKNsQ
笑っていいとも当初はたけしが司会候補に挙がっていた
>>578 577です。ありがとう御座います。
ISEの使い辛さは商用として有得ないと薄々思っておりましたww
Quartus弄ってみます。
ちなみに画像解析のIPについて
FPGAメーカーによる違い等の情報お持ちの方がいらっしゃいましたら、
アドバイス頂ければ幸いです。
質問がアバウト過ぎね
最近調べてないから間違ってるかもしれないけど、たしかこんな感じ。 - アルテラは有償でザイリンクスは一部無償 - アルテラはAvalon-STでザイリンクスは知らない SystemCを持ち出すならAlteraでお金じゃぶじゃぶしちゃえばいいと思う。
当たり前だけど、代理店かForumの類で聞いた方が正確なアドバイスが得られると思う。
>>591 > あんな狭い所にチップ抵抗置いているんですか?
ピン配がよく考えられてる。
隣がGNDピンとかで、置き場所を確保出来るとか。
パスコンはさらにその奥に配置出来るし。
それ以前にピン間を差動のまま通しがたいから、パッケージの外で終橋するのがいいかも。
>んですか?
終橋ってなんですか?
文脈からエスパーしてみる ──┐ ──┘ 終端 ──┬ ──┴ 終橋
学生のFPGA初心者ですが、質問させてください。
Verilogで、case文によるROMを実装しようとしているのですが、
ブロックメモリに自動で割り当ててくれず困っています。
FPGA(Terasic DE2-115, Altera Cycron IV搭載)に、小型のプロセッサ(Navre AVR clone)を
複数個載せてようとしており、
そのプログラムとSRAMをFPGA内のブロックメモリ(M9K memory)に割り当てようと考えています。
小型プロセッサの処理はすべて同じなので、実行するプログラムも同じです。
なので、トップモジュールで小型プロセッサを任意の個数インスタンス化しようと
したのですが、Megafunctionで作成したブロックメモリによるRAM・ROMを組み込んだモジュールを
複数インスタンス化しても大丈夫なのか調べたけど解らず。
また、将来他のデバイスに乗り換えても変更が少なくなるようにしたかったため、
Verilogによる、RAM・ROMの実装を行おうと試行錯誤しています。
(この方針自体が間違っていれば指摘お願いします)
RAMに関しては、コンパイル後QuartusIIのTchnorogy Map Viewerで、
M9Kメモリブロックに割り当てられたのを確認できたのですが、
ROMがどうしてもロジックユニットの組み合わせで合成されてしまいます。
書いてみたソースコードは以下の2パターンです。
1.入力なしRAMに初期値としてプログラムデータを$readmemhで読み取り
http://pastebin.com/RkDStXQ4 2.case文によるROM実装(
http://www.altera.co.jp/literature/hb/qts/qts_qii51007_j.pdfの推奨構文とほぼ同じ )
http://pastebin.com/GvPztFmN 推奨構文にはない信号CEが有りますが、取り除いても同様にロジックユニットで合成されます。
何が原因でブロックメモリに割り当てがされないのでしょうか?
606 :
577 :2013/11/05(火) 23:55:37.19 ID:UeN0W5KX
597,599>> ごもっともです。 画像処理IPについて大雑把な比較を伺いたくて このような質問に致しました。 分かり辛くてすいません。 代理店の方に聞いてみます。 598,602>> ありがとうございます。 調べてみます。 ちなみにFPGAはVerilogで行う予定です。 使い勝手はC++と同じように書ければ SystemCの方がよさげですね。 601>> お金じゃぶじゃぶ無いです(TT) とりあえずの目標は開発品の処理、評価の手法を 一通り解説できるようになる事なので、 IPの外注は開発の展開次第ですね。
終端→しゅうはし→終橋 の可能性も
>>605 推論が誤爆する場合はさっさとウィザードでIP化した方が楽
移植性を考えるならラッパ被せればいい
>>605 ROMの内容が簡単だから組み合わせ回路で作った方がメモリ使うより良いと判断されてるんじゃね?
合成ログになんかメッセージない
>>605 Quartus II 13.01 webのSingle Port ROMのテンプレートでちょっと試したけどブロックメモリに割当てられたよ
メニューから下の順番でたどってけばテンプレートがあるから比べてみれば?
EDIT -> Insert Template -> Verilog HDL -> Full Designs -> RAMs and ROMs -> Single Port ROM
612 :
605 :2013/11/06(水) 19:13:30.05 ID:KikiAs6H
>>608 やはり用意されているものを使ったほうが確実ですか。
シミュレータでの動作確認でメモリの初期値の設定が必要かもしれませんが、
最終手段として考えています。
>>609 メモリの内容を2Kbyteほどに増やしてみましたが、変化ありませんでした。
ログには、
RAM logic "rom_with_readmem:rom|mem_rtl_0" is uninferred due to asynchronous read logic
となって、推論がされていないようです。
出力はレジスタで出しているので、大丈夫なはずなのですが...
>>611 こんな便利な機能があったんですね。
テンプレートで同様のROMを作成しましたが、改善されませんでした。
Googleで同様の現象がないか探したところ、公式フォーラムにありました。
http://www.alteraforum.com/forum/showthread.php?t=28242 英語が苦手なので間違って読み取っているかもしれませんが、
トップモジュールで、ROMの出力を信号で直接他のモジュールに接続すると、
推論が失敗してしまい、組み合わせ回路をはさむと改善するようです。(2ページ目に指摘あり)
実際、RAMモジュールの出力とスイッチ入力のアンドをとって
プロセッサモジュールに接続したところ、ブロックラムに推論が成功しました。
でも、この方法だとその場しのぎにしかなりませんね。
もっとスマートな方法があればいいのですが...
また、階層を分けるような(パーテション?)設定をすれば良いとの指摘もありますが、
使用しているQuartusがWeb Editionで機能制限の対象のため、パーティション設定は使用できません。
zedboard秋葉原か日本橋で買える所ってないでしょうか?
ん?Alteraの推論ってけっこうアホなのか?
615 :
605 :2013/11/06(水) 22:15:11.88 ID:KikiAs6H
解決しました。
原因は最適化のせいで、ROMモジュール=>プロセッサへのデータ信号配線が
省略(同じ階層のモジュールをまとめて最適化)されてしまったためでした。
公式フォーラムの内容のように、間に何か入れると信号が省略されないため、
推論がうまくいくようです。
間になにか入れなくても、とにかく信号を省略しないようにすればいいので、
公式ドキュメントの" Quartus II Integrated Synthesis"
http://www.altera.co.jp/literature/hb/qts/qts_qii51008.pdf の"Keep Combinational Node/Implement as Output of Logic Cell"より
ROMからプロセッサへのデータ信号にkeep属性を付加するようにしました。
RAMとかROMの推論コケられると痛いから勘弁してほしいな。
まぁ、経験上、今のところXで誤爆はないが・・・
推論誤爆→無理矢理ロジックを作ろうとして合成時間爆発のコンボ 推論通るように書くってのが隔靴掻痒っぽいのでIP使うようになった Xはデュアルポートかつバイト単位のライトイネーブルありで誤爆した覚えが
合成エンジン「あっ…(察し)」
XでもSP6なら正しく推論してくれるのにKTX7だと読み出しデータが全アドレス同じになるという現象に逢ったな。 エラーにならない上にロジックで辻褄合うように合成してくれたりもないんで余計に厄介。 ROMやRAMの表現はHDLの言語仕様自体に組み込まれるべきだよなぁ。 推論に頼らないとなると毎回ウィザードで生成させなきゃならなくてメンテナンス性悪い。 ウィザードの設定ミスって長時間のコンパイルの末エラーとか勘弁してほしい。
寺の小口デリバリは多少よくなった?
IPウィザードと推論の中間の方式でブロックRAMのプリミティブを呼ぶって方法を使ってる ループで必要容量分のインスタンスを生成する vivadoだとIPの生成がtclからできるとかで試してみたい
FPGAのIO電源の電圧って、規格間の中途半端な電圧でも使えるでしょうか? たとえば、IO電源の電圧が3.3V系と2.5V系で使える素子を2.85V系で使うとか、 2.5V系と1.8V系で使える素子で2.2V系で使うとかです。
625 :
774ワット発電中さん :2013/11/08(金) 03:54:39.82 ID:Ng/gcyIH
データシートには、何て書いてあったの?
ロジックIC 閾値で勉強したらよろし FPGA以前の話だから 場合によってはトレラントも
FPGAのVCCIOの定格電圧と推奨動作電圧を確認 FPGAの出力端子のVoh min > 相手のICの入力端子のVih max FPGAの出力端子のVol max < 相手のICの入力端子のVil min FPGAの入力端子のVih max < 相手のICの出力端子のVoh min FPGAの入力端子のVil min > 相手のICの出力端子のVol max あとはお互い、出力が相手の入力の定格内に入れば取りあえず動くんじゃね
628 :
624 :2013/11/08(金) 23:37:22.92 ID:8TPUSw9N
すみません、文章が不明確でした。 閾値の話ではなくて、FPGAのVCCIOに供給する電源電圧として3.3Vや2.5Vでなく 2.85Vや2.2Vを使えるでしょうかという意味です。 勿論、2.85Vも2.2VもFPGAのVCCIOの絶対最大定格の範囲内ですが、 そんな電圧系の信号規格は無いので、データシートには直接的な記述はありません。 普通のCMOSロジックICであれば、対応している信号規格の間の中途半端な電源電圧でも 動作しますが、FPGAの場合も同様でしょうか。
FPGA-AでできてもFPGA-Bでできるかわからないんじゃないかなー。
>>628 具体的なデバイス名を出せ。
(コアほどシビアでないから、一般的にはOK)
保証が欲しいならメーカに聞け。
631 :
774ワット発電中さん :2013/11/09(土) 15:00:51.78 ID:h7VzYMsF
>>628 2.85Vや2.2VはRecommended Operating Conditionsの範囲内ですか?
1.6-1.9, 2.4-2.6, 3.2-3.5V とかとびとびでしか規定がないんだよな。 >628 物理的には動かない理由は特にないんだが、端子の設定がね... LVTTL25 とか LVCMOS25 とか LVCMOS33 とかあるけど 2.2V じゃどれもマッチしないのは明らかで、 Vccio に 2.5V 与えても LVCMOS33設定のまんまで動いちゃうけど、そういうのと同じ話でしかないよね。 あとはもうメーカーに聞くしか。
>>630 メーカは絶対にカタログスペックを超える動作の保証などは担保しない
>>633 そうでもないぞ。
まあ、大口顧客であれば、だけど。
>>634 それは選別とか、特注とか対価を払って依頼する場合だろうが。
しかも、販売しかやってない日本法人がラインナップにある現行製品に対し、
何の見返りもなくスペック外の保証なんかするかよ
>>634 あるというなら具体的に、どういうスペックを保証したのか言ってみろ
>>636 ホビーストにゃわからんだろ。
つっかかってくんな馬鹿が。
>>637 普通におかしな話だろう。何のためのカタログスペックだよ。
>>635 みたいな話なら理解できるが、そもそもそんな危なっかしいもの製品に使おうとする事自体が信じられん。大口なら尚更だ。リスキーすぎる。
> ホビーストにゃわからんだろ。 > つっかかってくんな馬鹿が。 典型的な、お馬鹿プロの発言。 相手するだけ時間の無駄。
悪口にはコンプレックスが出ますね
中途半端な電圧がそんなにたくさん必要なのか? 素直に外でレベル変換すれば? 電圧低く使うと速度守れないからメーカーは保証やらなそうだな
東京エレクトロンのボードはやたらレベルシフタ使ってるイメージ
>>638 対価はたくさん買ってくれること。大口って意味わからんかったか?
カタログスペックってw
カタログに書いてないことはビタ一文対応しませんって宣言してんのかよ。
契約次第だろ、そんなもん。
今回の件は別にオーバースペックで使う話でもないし、
購入数量によっては十分対応可能な範囲だろ。
月/100万個で一年くらい継続購入するような大口顧客であれば、多少の無理はきくよ。 もともと、記載してるスペックには余裕があるからな もちろん、実力の範囲内で 実動作上でも問題を起こす可能性が無くい事、 が条件だが。 月/10万個程度の顧客だと微妙、俺なら丁重にお断りしろと言う。
ド玄人さんは具体的なことは絶対に書きません
「『ド素人』連呼さん」の名前かww>ド玄人さん
その筋の人
惜しい人材を失った
>>643 >契約次第だろ、そんなもん。
>>635 >それは選別とか、特注とか対価を払って依頼する場合だろうが。
馬鹿には対価を払って依頼するって意味が理解できないのか?文盲
ポート電圧などは動作範囲がきっちりカタログに記載されてるはずだ。
その範囲を逸脱した動作を保証させるのは特注そのものなんだよ馬鹿たれ。
仕事したことないのか常識ないゴミ。
>>ID:DAa+1Eam
>>636 にはよ答えな
対価も払わずどういうカタログ非記載のスペックをチップメーカに保証させたのか。
逃げるなペテン野郎
ん?動作範囲を逸脱した動作を保証するような話だっけ?
652 :
774ワット発電中さん :2013/11/11(月) 09:21:48.20 ID:5fWk6DCO
スペック外保証なんてよくやる話だよな 小口や個人レベルじゃ無理なんだろうけど 別に対価なんて払わないし できる?って聞いてみて、一応できるよ、マージンは減るけどね って言われる
それって保証っていうのか?
相手すんな
一筆貰わなきゃ保証とは言えない 動かない時の解析やらもしてくれる旨な
語るに落ちてるんですが、それは
ド玄人君は今日も元気w
ここで言う解析とは製品を動くようにしろでは無いのですが、それは
ID:jC436Yik やれやれ、また噛み付き男の登場かよ。
>>642 それ、Virtex-6じゃないの?
あれは3.3VがNGだし
xilinx、試しに使ってみたら FF:30%程度の使用率に対してLUTsが70%とか 回路の内容によりけりだろうけど、Alteraと比べるてULTsとFFの比率がいまいちだな。
Spartan-3の頃の記憶だと、Alteraよりも回路を押し込めるのが難しかった気がする。 使用率100%近くなると無理やり迂回したルートに配置配線されて、タイミング満足しないことが多かった。 多分SLICEに複数のFF、LUTがある構造のためだろうなと勝手に思ってる。 最近はそこまでギリギリの設計してないからSpartan-6とか分からんけど。
月/100万個FPGAを購入する顧客ってどれ位いるんだ?
噛み付き男わろたw
月100万個とかASICにしそうだ
ちょっと動作保証電圧や温度を超えるくらいなら大量購入とバーターで保証してもらえることもあるよ。 型番ちょっと変わるけど。
>>668 普通はそうするよな。
日本に月100万個のFPGAを使うユーザー、それも1年ぐらい継続購入、いるのかな
あんまり追い詰めてやるなよ。 口先だけのチキン玄人馬鹿なんだから 選別依頼どころかせいぜい秋月のメール便ユーザなんだからよプゲラ
え? 秋月がメール便はじめたんけ??
>>664 > 使用率100%近くなると無理やり迂回したルート
それはどこのFPGAでも同じでは?
>>670 自動車に1台2個載せれば、それくらいいくね。
衝突防止で画像処理が増えているから、既に載っているかも。
>>671 どちらかと言えば、俺にはアンタがアホに見える。
いや、単に俺個人の感想だ。キにするなw
入門ならIOがついてる無印DEの方が良くね
>>677 やっぱりか
DE0 Nano
●12bit 8チャンネルA/Dコンバータ実装
●DE0と同じく、オンボードでUSB-Blasterを実装しているので、USBケーブルでPCと接続するだけでプログラミングが可能
●外部I/O用ピンヘッダ実装済
●32MB SDRAM、2kb I2C EEPROMも用意
●8個のLED、プッシュスイッチ、ディップスイッチ実装DE0 Nano
DE0
●SDカードソケット
●USBブラスタ回路(オンボード)
●ALTERA EPCS4シリーズ・シリアルEEPROM(コンフィグレーション用)
●プッシュボタン×3
●スライドスイッチ×10
●LED×10
●4桁7セグメントLED
●16×2行LCDインターフェース(LCDモジュールはオプション)
●50MHz水晶発振器
●VGA出力回路
●RS-232Cシリアルポート
●PS/2ポート
●40ピン拡張コネクタ×2(72個のI/Oが使用可能)
●付属品:アプリケーションDVD、ACアダプタ、USBケーブル、赤・黒電源用ケーブル、シリコンキャップ×4、ヘッダピン×2
確かに4000円高いけど雲泥の差だな。
普段ArduinoとかAVRだけなのでしょぼいスペックに慣れすぎていた
ハード屋じゃないからよくそういう事情は知らないけど、大口になればなるほど カタログスペックから逸脱した使い方された時のリスクは売る方も使う方も上がるよね? それを全部選別品にすればコストも比例して増大する訳だし。大口だから納期とか価格の 便宜図るというのは理解出来る話だけど本来保証している以上の性能を保証するのを 大口になればなるほど許すというのは全く理解出来ないんだがどういうロジックな訳? 普段大口のお得意さんに選別品を少しだけ回すという話ならまだ理解出来るがそういう 意味だったのかな?こういう一般論ならNDAとか逃げ打たなくても説明出来るでしょ?
>>678 明確にやりたいことが決まっていて何かに組み込むならnanoでもいいと思う
試しながら色々やりたいんだったらボタンとかLEDがある方が楽
683 :
774ワット発電中さん :2013/11/12(火) 18:12:27.62 ID:w49DdCO/
3.3VのFPGA出力で、1.8VのICをたたく時って、どのようにしてますか? ・直列抵抗1本 ・分圧で抵抗2本 ・レベル変換IC 受け側ICの「絶対最大定格」では、Vdd+0.3V以下になっているんですが、 直列抵抗1本だと、FPGA出力=3.3Vの時、相手には、1.8+0.6V(ダイオード分)が かかってしまいます。 壊れてしまうように思います。ビビっています。
レベルシフタ 可能ならFPGAのIO電圧を変更する
685 :
774ワット発電中さん :2013/11/12(火) 18:55:59.13 ID:YG0UVKoc
>>682 >とりあえずエルチカ出来ればいい
これならDEなんて出す必要ないだろ
>>683 信号速いレベル変換だな
3.3V起動してて、1.8Vが起動してないとき、
抵抗使ったら1.8VのICは入力電圧に耐える?
どっち一つにしろよ。 1.8Vって低消費電力化の為じゃないの?
高速IOでは?
>>683 >・直列抵抗1本
ぜったいダメ
>・分圧で抵抗2本
線路のインピーダンスか高いから注意。
負荷側が近くで、とっても低速信号なら時々使う。
>・レベル変換IC
1.8V→3.3Vとか、双方向なら使う
・デジトラ
OCでも構わない箇所限定
反転出力の事
・SN74LVC125/126/541/16245 (TI製限定)
TIのは5Vトレラント機能あり。
Vcc 1.8Vに3.3V信号を繋いでもOK
レベルシフターより安い。
他のメーカのはよく知らない。ルネと東芝はダメだった気がする。
>・レベル変換IC
1.8V→3.3Vとか、双方向とか、他の手がダメなときに最後に考える。
× 16245 ○ 16244 244は向きが対向してるのがね
双方向のレベル変換なら小信号用FETでも作れる。 回路はレベルシフタをディスクリートで組んだ構成になる。 多分高速信号だと使えない。 1.8VのUARTとかI2Cとか無いわけじゃないし 低速&少信号数ならこの程度が低コストで使いやすい。
>>679 お前もしつこいなw
べつにカタログに書かれてるスペックが実際のチップのカツカツの
性能じゃない場合も多いことくらい分かるだろ。
そもそも、ここでの話は、オーバースペックの話じゃないし。
離散化して記載されたIO電圧の中間で使ってもかまいませんか?
って話だろ。
>>691 i2cのマニュアルとかにあるな
IC化したやつもリニアから出てる
676ピンや484ピンのBGAを、4層基板でやり切ることはできるでしょうか? 電圧の種類も多いし、4層ではキツイでしょうか?
信号の数次第じゃね
>>692 電圧の使用範囲なんてカタログに明記されてるのにそれを逸脱して使うのはオーバースペックなんだよアホ
こいつ、物事を理解できない最低のアホだな
>>692 特注なり、選別なり対価を払っわないかぎり、
メーカに問い合わせても、
カタログ記載の電圧範囲でお使いください
これがまともなメーカの回答だ。
つーかそういうことを問い合わせた経験もないんだろお前。
だから、ど素人と皆に笑われてることぐらい理解しろ。
やりたきゃ金払うか、ユーザ責任で勝手にやってくれというのはあったりまえのこと
んなこともわからないのか低脳が
でたw これが噛みつき男か。 腹の虫が治まらず必ず2回レスするのな。病気だろ、これ。
>>694 外側から何列目まで使うかによる
ピン間配線1本で引くと、表面層は2列分、内層は1列分引ける
4層だと電源層・グランド層除いた表と裏の表面層だけになるので、
外側から4列目までしか引き出せない
ちなみに、256ピンのフルグリッドで内側の列まで使うと6層くらいになるよ
>>694 電源はコアが中心に、I/Oが周辺だからなんとかなる。
三端子コンデンサ使えばパスコンも減らせられる。
>>700 に付け加えると、BGAのボールピッチが1mmなら100μ幅で2本引き出せる。
0.8mmピッチなら穴埋めして80μ幅にすれば引き出せるけど、逆に高くなる。
インテルのCPUみたく、電源を上下から、信号を左右からとI/Oを半分捨てる覚悟があれば、左右は全層信号に割り当てる手もある。
702 :
774ワット発電中さん :2013/11/16(土) 01:19:05.07 ID:gupriT3f
>三端子コンデンサ使えばパスコンも減らせられる。 三端子コンデンサって、何ですか? Tの字のタテの部分にCがあって、入出力が左右にある3端子なら、 1個のコンデンサなので、個数は減らせないと思う
>>702 いや特性が優れてるから、従来のパスコン数個のところを1個で、とかね。
でも使い方が難しいんで、適当に使っても効果は得にくい感じ。
ザイリンクスのマニュアルに具体例書いてあったような
中国メーカー製品の基板を見ると驚愕する。 先日開けて見た産業用の画像処理装置の基板など 54MHzで動くCyclone2のパスコンがIO電源2個、コア電源2個の計4個だけ。 コンフィグROMも水晶発振器(54MHz)もパスコンは無し。DRAMには1個。 (容量は不明、サイズは全て1608) これだけでも動くものなんだなと感心した。
>>703 データの変換した?ザイリンクスもだけど、コンフィグROMに書き込むときは、合成終わった後に書き込み用データを生成しないとダメよ
708 :
774ワット発電中さん :2013/11/16(土) 16:19:56.67 ID:MI5MatZe
>>703 参考にしているマニュアルはコンフィグROMではなく、デバイスを直接コンフィグ
する方法です。(なので、書き込みファイルの拡張子は"sof"になっています。)
コンフィグROMに書き込むには707さんが書いているように、データを生成する
必要があります。(書き込みファイルの拡張子は"pof"です。)
>>703 DE0でコンフィグROMに書き込むなら、基板上のスイッチをRUNからPROGに切り替えないといけない。
(書き込み後はまたRUNに戻す)
QuartusIIのプログラマもJTAGモードじゃなくてASモードを選ばないといけない。
そして他の人も言ってるように書き込むファイルは.sofじゃなくて.pof
>>708 JTAGで認識して、デバイスは見えてる?
>>703 あれ、他の人につられてコンフィグROMに書き込めないという話だと思い込んでしまったけど、
読み直してみると、もしかしてコンフィグROMじゃなくデバイスを直接コンフィグできないって話なの?
713 :
774ワット発電中さん :2013/11/16(土) 22:12:04.72 ID:MI5MatZe
>>703 もし710さんが書かれている様にFPGAを直接コンフィグしようとしているのでしたら
確認.1:Hardware SetupでUSB-Blasterが選ばれていますか?
→ 選ばれていないなら、Hardware Setupボタンを押して、選択して下さい。
選べないなら、ドライバのインストールがちゃんと出来ているか再確認のこと
確認.2:USB-Blaster,JTAGが選ばれている状態で、ターゲットボードの電源を入れた
状態で、Auto Detectボタンを押して、EP3C16F484が検出されますか?
→ 検出されないなら、ターゲットボードの設定がどこか間違っているか、
接続に問題があるか、電源がちゃんと入っていないかも知れません。
さっき起きてquartusのバージョンがいかんのかとか思って13.0SP入れてやってたら今度は別のエラーがでて結局13.1を入れなおしました
もう一度同じ手順でやってみて気づいたんですが最初にやった時は、PinPlannerで「file」->「create/update」->「Create Top Level Design File」という無駄な手順を自分が勝ってにやってしまってたみたいで色々とおかしかったみたいです
Pin Plannerで配置→そのままQuartusのメイン画面でcompilation→Programmerで見るとすでにデバイスが配置され、.sofファイルもaddされておりProgram/configureにもチェックが入っておりました
DE0をRunにスイッチングした状態で起動→Programmerで「start」でLED点灯!!!点きましたー!
>>707-711 ,713
ありがとうございました!
XilinxのISE 記述の行位置変えただけでも、Routerに影響でるのかぁ・・・ 気が付かなかった。 いろいろ試して汚くなったファイルを、 目処がついた処で整理したら Metしなくなった・・・ えっ? てんで追ってったら上の結果だった。
他の記述との相対的な位置が変われば変わるんじゃないの?
モジュールのインスタンス名変えただけでも変わったことあるよ
Quartusで回路図入力だけど、信号名変えただけ(繋がりは変えてない)で タイミングエラー出たことあるよ
論理的な最適解じゃなくてヒューリスティックだからあり得るのでは データベースに格納される順番が影響するとか
シード変えると結果が変わるようなアルゴリズムで配置配線してるからしゃーない
疑似乱数使ってんの? 占いやってるようなもんだね。
あほみたいなツールだなw
優先順位が同位だからリスト順てことか?
近似解を出すのにgreedy法とか使ったら元の順序がもろに効いてくるよ
最適解なんか計算量的に無理だから近似アルゴリズム使ってるんだろ
最適にならないのに最適化って言葉を使うよね。
GPUに計算させるやつとかないの?
GPUに計算させたからって、何倍か速くなるだけで、 その程度じゃ実用規模の回路の最適化問題で厳密解が求まったりしないよ。 あと組み合わせ問題を解くのはそれほど得意じゃない。
3割節約より正しいほうが有益
微妙に入らない時のために 時間をかけて頑張るモードを追加してほしい
単精度10TFLOPSってほんまかいな K40でも4TFLOPSでしょ
論理性能(出せるとは言ってない)
Virtex12 とかになるんかいな?
>>733 ファウンドリーがインテルで14nmだから、集積度アップのお陰じゃね?
DSP何個積むんだろ
乗算器数分がDSP数。 時分割で見かけの数を増やすことも。
1サイクルごとにデータを投入できるとして、 1GHzクロックで10TFLOPS出すには、DSP(乗算器)が1万個いるね。 Virtex-7でも整数用とはいえ3600個積んでるから、 14nmのおかげで可能といえば可能か。 理論値とはいえ、すごい時代だ。
そのストラティクス10とやらで俺のFPGAを論理合成してほしい。
Stratix 10: 100GFLOPS/W の単精度浮動小数点効率
10TFLOPSで走らせたら100W食うってか
>>742 デスクトップ用CPUの高性能クラスは、100〜200Wだから、だいたい計算合ってるんじゃないか。
FPGAにも温度検知と可変速ファンが必要な時代になってきたかね。
>>743 今までも必要だったよ。FANを付けられない場合は規模を小さくするか、クロックをゲートして消費電力下げるのは茶飯事。
Number of Slice Registers 4,862 11,440 42% Number of Slice LUTs 5,108 5,720 89% この状態で、Xstの"Keep Hierarchy"を Soft -> No に変更すると、 セルが足りないとかでRouting出来なくなる。 "Soft" -> "No" だからRouterにとっては楽な方向だろ? しかもまだ10%も余裕有るのに・・・ どうなってんだ? このツール
逆に考えるんだ。 "Keep Hierarchy" No時代。 Xst「うう、入らないよ...」 >745「む、しょうがない、俺の言う通りに詰め込んでみい」 "Keep Hierarchy"をポチっとYesにする。 Xst「おー、入った〜、10%も余った〜、>745すごー」
747 :
774ワット発電中さん :2013/11/25(月) 13:25:11.52 ID:0yBGGTCm
ちなみに、 Hierarchy って、何て読むのでしょうか? 正式な発音ではなくて、日本語的な発音でいいんですが。 セミナーに行ったとき、講師の人の言い方が、それぞれ違ったので、 どんなふうに音に出せば良いかわからなくて。 ハイラルキー ヒエラルキー
俺は、ハイラルキー
訂正、ハイアラーキー
英語が「ハイアラーキ」で日本語が「ヒエラルキー」だと思ってる
ドイツ語:ヒエラルヒー(キー) 英語:ハイアラーキ 日本語:階層
752 :
774ワット発電中さん :2013/11/25(月) 18:34:11.52 ID:0yBGGTCm
ありがとうございます。 「...ラーキー」と延ばすんですね。 これからは自信を持って口に出そうと思います。 ありがとうございました。
P&Rの読み方も教えてよ。 プレイスアンドルートだと思ってたら youtubeでプレイスアンドラウトって 言ってた。 それと、パーって読んじゃダメなん?
routeはルートともラウトとも発音するね。 アメリカだとラウトが多いかんじだけどルートで通じる。 route 66 はアメリカ人でもルートって歌ってるし。東西で差があるのかも。 PARとかの略語はわからなければ1文字ずつ発音しておけば問題なし。
一瞬なんのスレか分からなかったw
semiconductorだってセマイ...だったりするからな notはナットぜだし
>>753 >それと、パーって読んじゃダメなん?
それくらいは、いいと思う。
LiteとLight、
LongとWrong、
ListとWrist
の、発音ができない。
Lite なんて造語でしか使わないし、 発音はLightと同じじゃないの?
いろんな国の人が集まる所に行ってみると良いよ。どうでも良くなるから。 共通語は英語になるんだけど、各語独特の発音になってて面白い。 Simulatorがどう聞いても「じむぉれぃたー」にしか聞こえないドイツの人とか Informationが「いんふぉる”めーしょん」とRがやたら巻いてるラテン系とか P&Rだって「ぱー」「ぴえんなー」「ぷれーすあんどるーと」50音では表記できないほどさまざま で、そんなの気にする人なんかいない。聞きたいのは話の内容で発音じゃ無い。 もし逆に、その場で「英語の発音が良いですね」なんて言われたら落ち込むべきだよ おまえの話は内容が無さ過ぎて発音ぐらいしか話題にできない、って事だから。
761 :
774ワット発電中さん :2013/11/26(火) 13:12:16.86 ID:qDQyXc5Y
>おまえの話は内容が無さ過ぎて発音ぐらいしか話題にできない、って事だから。 面白かったです。
>>762 なんかそんなことすら解決できなくて大丈夫かって気がするが
USBがCyなのかPhiなのか違いだと思うけど、
まぁ、付属のCDとその2つの中身を比べてみればどっちを使うべきか分る気がするけど
>>763 確認したところ、指摘の通り載っているUSBコントローラの違いでした。
こんな簡単な事も気づけないとダメですね...
もう少し悩んでから質問するべきでした。
ありがとうございます。
DE2-115 同じ型番で 売るなんて信じられない 初めて使うなら、フルからハイスピードで、問題ないけど
766 :
774ワット発電中さん :2013/11/28(木) 23:51:27.19 ID:qvajhsrZ
Alteraいじってましたが、microsemi(旧アクテル)をやる必要が出てきました。 AやXについては、入門書で導入方法を扱ってたりしますが、 microsemiのを扱ってる書籍ご存知の方いらっしゃいますか???
公式のチュートリアル
768 :
774ワット発電中さん :2013/11/29(金) 00:22:06.21 ID:cNixQWzr
770 :
774ワット発電中さん :2013/11/29(金) 02:35:53.23 ID:cNixQWzr
まともに使えるようになるのに丸一か月はかかりそうだ。 こんな時間まで毎日仕事してるのに、できるかなあ。。。
771 :
774ワット発電中さん :2013/11/29(金) 04:07:33.96 ID:oFHXwptK
>>766 ツール使ってれば、そのうちなれるよ。
3日でそれなりに使えるようになるでしょ。
書籍なんて無い、お前が書いてくれw
あと、
Alteraで100MHzオーダーで設計していたのが平気で20MHzまで下がっていく世界だから、
そこを踏み外して設計すると大変なことになる。
おかげで、sdcファイルの書き方を覚えたよ。
ASICの数千行はありえないけど、数百行は余裕であるかも。
足し算器を4ビットまで分解して、FF突っ込んだりしたし。
高速化させなければたぶんAlteraと感覚は変わらないのではないかと。
あと、合成のサイコロは割と頭悪いんで。
>>771 宇宙線とか福島原発の放射能とかいろいろあるんだよ。電子が動くのは怖いですねー
Altera: (* keep = 1 *) Xilinx: (* keep = "true" *) こんなので、わざわざ使い分けなければならないのかね?
48ビットの除算をしようとしたけど、XILINXのIPって完全パイプラインじゃないのね。 ALTERAから移植してるところなのに設計見直しかぁ…
複数個インスタンス化してスループット稼ぐとか
776 :
774 :2013/11/30(土) 00:02:22.25 ID:BCRouH9G
加えて言うと、除算器1個で乗算器9個も使ってる。 複数実装するとパイプライン除算を実現するだけで乗算器食いつぶしてしまうw
777 :
774ワット発電中さん :2013/11/30(土) 00:20:42.59 ID:MQ2545AV
>>771 うーん、放射線。。。
>>772 貴重な情報ありがとうございます。
やっぱりActelのフラッシュFPGA、スピードが遅いんですか。
そこそこのゲート規模の回路で、80MHzくらいで動いてくれないと、これまでやってきたシステム設計が崩壊するんですが。。。
AlteraのStratix(ハイエンド品)に及ばないのは当然でしょうが、DE0とかに乗ってるCyclone(ローエンド品)程度の速度は出るでしょうか?
あと皆さんはActelについてどの様なイメージですか?
>>777 でねーよ。そこまでのスピード出すならFANOUTは2にして、1/3以内のロジックで組め。SPEEDグレードは最高だ。
おまえ、大甕だろ
>>777 > Actelについてどの様なイメージですか?
Cortex-M1をタダで提供してくれる、ありがたいFPGAベンダー
自前の単純なパイプライン除算器を48÷48にして、PlanAheadでZynqに入れてみた。 Slice 1300個、FF4000個、LUT5000個ぐらい使ったよ。さすがに48/48はでかいw。 FMAX 150MHz、スループット1,レイテンシー50、ってレジスタの塊みたいな回路になった。 Zynq 7020の1割ぐらい占めるし、Xilinxもこりゃダメだと思ったんじゃ無いかな? 2bit/clockにすればFFは減るだろうけど、LUTはあまり変わらないよね?FMAXも相当落ちそうだし。
781 :
774ワット発電中さん :2013/11/30(土) 15:55:56.69 ID:MQ2545AV
>>778 ありがとうございます。
・FANOUT2にしてみます。(初めての取り組みになりますが)
・1/3以内のロジックを目安にします。重要な目安ありがとうございます。
・SPEEDグレードは最高の物を使います。(量産品ではないので予算的には大丈夫と思います)
SDRAMのDQM0-3なんかはワード単位でしかアクセスしない予定なんで、1個のピンで制御したほうが良さそうですね。
レジスタ間のゲートが少なくなるよう、パイプラインに努めます。
他に何かありますか?
IOピンは400ピンくらい使います。
782 :
774ワット発電中さん :2013/11/30(土) 16:06:56.68 ID:MQ2545AV
補足ですが、「そこそこのゲート規模」と書きましたが、 Alteraで普通にロジックを書いても1万LE程度の規模だと思います。
Cyclone IV: C3.0-V LVCMOS / 3.3-V LVCMOS 微妙に違うんだけど、3.0V なんて規格あったけ?
784 :
774ワット発電中さん :2013/12/01(日) 09:25:00.65 ID:xH8ajCqi
そもそも 3.3V CMOSの規格書って、あったっけ? これもただの業界標準なだけのはず。
785 :
774ワット発電中さん :2013/12/01(日) 15:29:34.87 ID:Ko+Ys+Kb
LVCMOSはJEDECの規格でしょ
JEDEC Standard JESD8C.01, Interface Standard for Nominal 3 V/3.3 V Supply Digital Integrated Circuits というのがあるらしい。
今まではユニバーサル基板工作オンリーだったのですが、 今回業者に頼んで、初めてプリント基板を製作します。 しかもいきなりSPARTAN6の676ピンを使おうと思っています。 変更のきかないプリント基板で、BGAが1発で動くかとても心配です。 何かアドバイスとか失敗談とかがありましたら、教えてくださいますか。
温度プロファイル取らないでいたら歩留まりがすごいことになったとか。>失敗談
>>788 世界が違うからいきなりは…。
作ったユニバーサルのビン数は?
作ろうとしている基盤のビン数は?
ステップ踏むべき。
791 :
774ワット発電中さん :2013/12/02(月) 08:40:38.19 ID:WZQeycaI
BGAを自分で半だ付け?
>>788 無理して6層とかにするな。
10層くらいが無難
内層のVcoreの引き回し。先に考えておこう。
>>791 流石に実装も頼むだろう
専用線を、使ってないのも含めてすべて引き出しておくとか。 空きピン処理間違えたときに何も出来なくなるのはつらいからな。 まぁ間違えないのが一番良いんだけどね。
とにかくピン番の確認を何度もした方がいい。 QFPやSOPのように「足を跳ねる」ということができないので、 GNDと接続されてたとかで、基板はパーになる。 しかしお金と勇気のある人だ。
パターン設計は外注だと思うけど、回路図も含めて 設計してもらえばミスも少ないよ。 FPGAの経験のあるところに任せたら?
>>795 > しかしお金と勇気のある人だ。
そうだな。失敗間違い無しだな。
> DE0&DE0-nano用拡張ボードを発売します! > 11月上旬発売予定で準備中です。いましばらくお待ちください。 待ってたんだけど出てこないな。 中止になったのか?
P0150:21,644、 digikeyにもきてるな 待ってても、来そうも無いからこっちにしようかな
>>799 前から気になってたけど
ほとんどおきまりのことしかしないCPUボードならまだしも、
こういう余計なデバイス満載のFPGAの学習ボード買って何すんの?
こういうの買って身につくのはSignalTapとか
Chipsopeつかった実機のデバッグ手法で、
学習という意味では
HDL使った設計手法とテストベンチの書き方が肝要で、
ほとんどPCだけで事足りるだろ。
こういう余計なデバイス満載のFPGAボードいったい何してるのか聞きたい
あ、専門学校とかでテキスト見ながらIPを部分的にこさえながら カリキュラムこなしていく教材というならわかる。
拡張基板を自前で作っての実証実験。 なので拡張コネクタの無い市販の基板は必要ない。 拡張コネクタのピン数や差動信号の本数を気にして買う。 市販の基板に載ってるデバイスのうち、汎用的な物、EthやHDMIやUSBなどは デバッグや実機でも使うことが多いので結構役に立つ。スイッチやLEDももちろん。 数が少ない場合は市販の基板+自前の拡張基板のまま使う。 量産が決まったらちゃんと基板を起こす。 最初から量産が決まってるなら市販の基板を使うことは無い。
>>801 残念ながら余計なデバイス満載のFPGA・ボードほうが国産のすっぴん・ボードよりも遥かに安いという現実がある
数量の差でしょうがないんだろうけどな・・・
俺はLEDとかSWとかA/Dとか全く使わないよ。
欲しいのは、>803とほぼ同じで Eth/HDMI/USB/RAM だな。
余計な外付け部品があると、 その部分もケアしないと 壊れそうでイヤなんだよなぁ。 まあ、壊れたって話は聞かないけど。
>>805 何より使わないデバイスのために、使える信号線が減るのが一番嫌でしょ。
ジャンパあたりで切り離せるようになってんのかな?
でも、あんまよくないよなそういう引き回しは
ISE で合成かけてるんだけど、 Map や P&R でマルチスレッドにすると結果が変わるのかな? デフォルトオプションがOFFになってる意味がわからない。
再現性なくタイミングがメットしなかったり、エラーでとまったりした ちゃんと検証はしてないけど安全のために切ってるな
数百万程度の低予算の開発とかだと評価ボードを使う場合がある 研究所向けの試作装置とかな
terasic見たけど、ほしいのはDE0-nanoだけだな。 nanoだったら価格的にもサイズ的にも、ピンヘッダのインターフェースにしても、 治具にも使えるし、 そのまま組み込んで便利に使えそうだとおもた
値段的に手が出ない \10kぐらいなら、買って遊んでみたいんだが
>>803 USB/RAMは欲しいし、HDMIもあっていいけど、
イーサ?それだとC5GじゃだめでSoCkitになるよな?
イーサはデバッグじゃなく、実機対応か?
CPUコアでネットワークて、一体何開発してんの?
そこらあたりの仕事となると、チーム組んでやるような大規模開発じゃないの?
しかも、実証実験というセンシティブかつ重要な部分を下請けに丸投げ?
発注元がこれ使って開発してるんで環境合わせたとかならまだわかるわ。
大規模開発の一部を請け負ったというならね。
拡張基板用の拡張コネクタってのも
そもそも、ピンヘッダさえあればいくらでも拡張基板なんて作れるように思うけど
何mも引き回すとかじゃなければ。
>>812 > ピンヘッダさえあればいくらでも
ピンヘッダ? 20年前からやって来た人か?
今時、FMCかメザニンでないと使い物にならんよ。
>>813 >今時、FMCかメザニンでないと使い物にならんよ。
買ってきた基板を繋ぐだけならな。
今時のゆとりだね。
高速信号をピンヘッダに通すの?
高速だと、大概差動シリアルになっちゃうから 意外と動いてしまう 適当に手配線しても、800MHz程度のDVがで映ってしまうからな。
ピンヘッダの認識とかEther使うようなアプリが大規模開発レベルとか 認識がかなり昔のまま止まってしまってるようですね。是非更新してください。 基板なんて道具なんだから使い方ぐらい自分で考えなよ。 使い方が思いつかないなら必要ないって事。
>>813 >今時、FMCかメザニンでないと使い物にならんよ。
SoCKitもC5GもFMCじゃないから使い物にならんよなぁ ゲラゲラ
で nano はピンヘッダなんだよな。20年前じゃなくてもな
これalteraもいっちょかんでるから文句言ってやれよ。
>>817 どーせたいしたことやってないのに実証実験とか、
使いもしないデバイス満載の教育ボード嬉嬉として喜んで買ってるのが
片腹痛いってせせら笑われてることにいーかげん気付よ痛い奴だなほんとに
どーせ学生だろ。卒論のテーマでなんか作ることになってんか?
>ピンヘッダの認識
L成分が効いてくるから製品なら短期間でデバイス壊すこともあるから危険だが、
短時間の実証実験ならほとんど問題ないぜwww
なにいってんだこいつ
市販基板の使い方が思いつかない、って言うから自分の例を出しただけなんだが… 他人を見下したいだけの人でしたか。 まぁ、自分の作ってる物なんて大した物じゃ無くていいや。 819はさぞかしすごい物を作ってるんでしょう。えらいえらい。 大した物じゃ無くても自分でなにを作るか決められるので楽しんでます。
もともと評価ボード(しかも学習向け)なんて、自分でBGAパッケージのデバイス単品手配して基板設計して…が 出来ないかコスト的に見合わない学生や新人エンジニア相手のもんだろ それに百ドル程度の安いボードの周辺回路はVGAにオーディオ、SDカードやRS232Cとどれも割りと簡単に使えるものばかりだし 全部同時使用とはいかなくとも用途なんていくらでもあると思うんだがなあ
ちなみに俺は昨日C5GとSoCKitのリンク貼った者だが、FPGAと仕事とは関係がない一般人だし
プロから見れば大したことしない(できない)くせに豪華なボードを有難がって確かに滑稽に見えるかもしれん。
今は電子楽器、和音の出るシンセを設計中だけど
ソフトだけでは難しいネタが手軽に実現できて便利だと思ってる。
ただ、最近DE0のロジック規模がそろそろ手狭に感じてきたから新機種の話題でも、と思って貼っただけなのに
>>801 ですぐ噛み付かれたもんだから
ちょっと反論したくなって書き込んでしまった。長文失礼
基板起こしてやると工数が跳ね上がるから、できるだけ価格を抑えたいときは評価ボードを使うね 入札時のアドバンテージになるし 基本的にFPGAの設計と評価で済むからこっちのリスクも少なくて済むし それか、FPGAがほとんど任意波形生成器程度の機能しかなくて(ただしデータレートがGbit単位)、その他に金をかけたい時とか どれも量産しない一点物の特注品だけどな
適材適所も理解できない奴が暴れてるな
>>824 評価ボード使うの?
Humandata あたりの基板つかったら?
>>826 余程のことがない限り、FPGAベンダが出してるボードを使うよ
質問があるとき、ボードが別のメーカー製だとFPGAとボードで別にしなきゃならないから面倒だし
変な設計のボードに当たって、おかしなことになる確率を減らしたい(ベンダ製でそういうのがないとは言わないが)
ベンダさんとのお付き合いもありますし(いい感じに割り引いてくれる)
humandataこそ高い割にはサポート悪くてロクなもんじゃなくね
値段はどうでもいいんだけどさ。 製品に使うには無駄に大きいと思うんだ。 実験用にはHAPSとかTEDのボード使って、デモ用にまとめるときはHDLのボード使ってる。 どのボードもサポートが必要になったことはないです。
777 俺もmicrosemiのsf2使うことになった 80mhzは出る、150mhzくらいはいけるらしい、多分cyc3より、ちょい下な印象かな。 本でもブログでもいいんで、入門ページ作ってくれ、頼む
Humandataを不満だったって読んだじゃないか
そのデバイスでの。80MHz〜150MHzでの設計手法を、同人誌にしてくれ。頼む。
開発時には、Xilinx,ALTERAに戻りたくて、派遣先で転職情報サイト見てたレベル。
いろいろ楽しいけど、もうやりたくない
掛け算器・メモリアクセス・32ビットの1クロック足し算でその周波数を超えるのは難しいかったなー。
それが楽しい人なら、やるべきだと思うけれど。
構造上仕方ないよね。
ECCは実装した方がいいぞ。そのデバイス選ぶんなら。
>>830
smartfusionってarm入ってるし面白そうとは思ったけどFPGA的には茨の道なんだなぁ
高速大容量とは違うベクトルの製品だし 信頼性はいいと思う
836 :
774ワット発電中さん :2013/12/05(木) 09:39:31.83 ID:iLMCaBiK
libero11.1いれてみたが、なんだこれ おい、全然意味わかんないっす あぁぁぁ、quartusが懐かしい
>>837 左からLEDのようなボタンを順に押していくだけじゃーの?2年ぐらい前なのでよく覚えてねーけど。
だいたい、ここできいても経験者がほとんどいない状況でまともな回答なんて得られるわけ無いんだから、請負元・派遣元に使い方ぐらいきいてコイよ
VisualEliteよりはまし。
>>816 > 800MHz程度の
その程度は既に高速とは言わないよ。
明確な定義がある訳でもないのに、くだらない言葉遊びがよ。
>>838 VisualEliteなんてまだ使ってるところあるのか?
ID:J/zYKNSj なんだ、いつもの噛み付き男か…
>837 さっき本屋さんのぞいてきたけど Actel、FPGAマガジン2号に数ページだけ載ってた。 詳しい使い方までは書いてなくて概要だけ。
>>844 sf2触りはじめたが、
こりゃ使い込めば、結構なパフォーマンスを引き出せそう、面白い。
なにより、m3がこんな簡単に使えるとは思わなかった。
SF2?
847 :
774ワット発電中さん :2013/12/07(土) 10:54:38.00 ID:Op+Aqw9W
>今は電子楽器、和音の出るシンセを設計中 クレグレも2の12乗根汚染を広げるようなものは作らんでくれ。 音律とかハーモニーとかチットは齧ってくれよな。 電子楽器ならではの機能が、瞬間調律変更だ。転調時にその時鳴ってる音の周波数を 同じにして、全体のスケールを変更するものだ。 ナントカ音律とか一杯あるけどあれは、鍵盤楽器の為であって、生楽器のオケは 純正律が基本だ。
こいつ完全な病気だなw
平均律で桶
851 :
774ワット発電中さん :2013/12/07(土) 17:33:36.04 ID:SxQ2Cogb
>850 平均律でやる限り、玩具でしかない。
>>851 おまえ、音楽の父バッハをディスてんのか!
853 :
774ワット発電中さん :2013/12/07(土) 20:49:00.19 ID:QAt3aZAQ
>852 オマエバカだろ。 バッハは平均律なんかやってないよ。「うまくごまかした調律」とでもいうべきを 平均律と訳したのは音律シラナイ英語バカのチョンボだ。 2の十二乗根を世界にはびこらせた戦犯はヤマハだよ。
ピアノの調律をググると和音が綺麗になるように微妙に平均律からずらして、 しかも転調してもそれほど悪くならないようにとか、だましだましって感じ だな。
855 :
774ワット発電中さん :2013/12/08(日) 07:26:44.00 ID:CPir0Qls
>854 鍵盤楽器の宿命。 オルガンは沢山のパイプがあるからマダまし。 ピアノは曲中で音律変えるなんて絶対できないからね。 電子ピアノならそんなことできるのに、デジピ製造者はそーゆー製品は 造らない。生ぴが売れなくなるからね。「デジピは玩具」という立場が製造者にはオイシイ状況。
856 :
774ワット発電中さん :2013/12/08(日) 09:50:11.13 ID:qrLFFjzA
バッハってバハ武藤のこと?
>>855 ヤマハや河合はそうかもしれんが、
ローランドやカシオなら生ピとやらが売れなくてもいいのでは?
858 :
774ワット発電中さん :2013/12/08(日) 11:41:21.81 ID:zoMsOzya
ローランドは音楽知らんモン。軽音楽やってる奴らがターゲット。 箔付けに協会用電子オルガン出してるけど売れてるか疑問。所詮チャチオルガン カシオは玩具屋。 ドしてもデジピ買うならカシオと言うのもアリ。 スタインウエイフルコン買えないなら、ヤマハのハイブリッド。 ヤマハやカワイのデジピ買う連中が一番カワイソウ。
もうその辺で、
860 :
774ワット発電中さん :2013/12/08(日) 13:17:42.44 ID:HUzYe0tc
>>827 「変な設計のボードに当たって」の下り超同意。時間と信頼感を買う感じね。
でもヒューマンデータは良い会社だと思うよ。購入前に回路図も
アートワークもチェックできから適材適所で使えるし、供給も悪くない。
某国産ベンダは出来もサポートもクソ中のクソだった。
それ、「某」とかつけずに実名を。
実名書いたら訴えられてまうやん。無理無理。 社内では情報共有して要注意取引先にしたけどね。 客が購入製品のデバッグ延々させられた挙げ句に逆ギレされる 素敵な体験を是非、あなたも。
>>862 日本の電機産業って衰退すべくして衰退したんだな・・・
ヒューマンデータって提供されてる情報はかなりいいよね わかってて使うにはいい基板だと思う
老舗だしな。ただ 高い
>>865 産機用の少量多品種で高くなるだろうからな
高いのが嫌なら自分で設計作製してねスタンスだろう
867 :
774ワット発電中さん :2013/12/08(日) 20:08:38.22 ID:+wmEzAS9
あ
い
ま
い
871 :
774ワット発電中さん :2013/12/09(月) 17:01:12.25 ID:s+SGWwmR
な
!
え
ぇ
じ
876 :
774ワット発電中さん :2013/12/10(火) 02:06:12.41 ID:0MHr111b
あ、microsemiについて色々書いてくれてありがとう。 最初の質問主です。 未だシステム設計とアナログ実験をがりがりやってる段階で、 microsemiに取り組むのは年末辺りからかな。 まずはツールの使い方覚えて、内蔵モジュール(内蔵ROMとかプログラマブルディレイ)の使い方調べて、 じっくり取り組んでみたいと思う。 超基本的なこと聞きたいんだけど、例えば40MHzのクロック1つで、通常の非同期SRAMに40MHzでライトできるものなの? nWEに180度位相をずらしたクロックをゲートを通して出力すれば出来そうだけど…。 普通のやり方が分からん。 先輩方お願い。
>>876 おまえは、質問だけして、自分で考えようともしないから、
半ばから下の、派遣会社が向いていると思う。
>>876 非同期のSRAMのnWEに位相ずらしたクロック信号?
ちょっと何言ってるか、意味分からん。
>>876 無理ではないがやらない方が良い
80MHzのクロックでやれ
DCM載ってる奴をどうぞ
PLLとDLLどうつかいわければいいの?
必要に応じて
883 :
774ワット発電中さん :2013/12/10(火) 23:40:46.61 ID:iTHvFRfR
>>878 ありがとうございます。
やっぱり80MHz同期回路で制御するのがいいですか。
タイミング制約満たせなかったら40MHzでやってみます。
macrosemiのfpgaはprogramable delayとかいうのも入ってるようなんで、それで調整してみようかと。
sdramは40MHzのクロックで40MHzでアクセスできると思うので、
これで殆んどの回路は40MHzで動かせるはず。
40mhz辞めた方が…
40_ヘルツ
DE0-nano 使ってる人いるよね? sdramのDRAM_CS_Nに繋がってるPIN_P6だけ やたらと遅延が大きいんだけど、 そういうもん? もしそうなら、"GND"にスタックさせて逃げるけど なんか気になる。
居ないよ
>>886 VREFピンだから寄生容量が大きくて遅いみたいだねぇ
GND固定で問題ないならそれがベストかもしれん
他のメモリとバスを共有しないならGNDでいいのか?
>888 そういう事ですか・・・ Chip Plannerでみても配線長/段数等 隣のピンと大差無いし、なんでコイツだけ遅いのか不思議だった。 オンボードのSDRAMの制御ピンだけど、実使用上はGNDに落としても動作に支障無いハズなのでそれで逃げます。 どうもありがとう だけど、他の人はどうしてんだろうね。
>>890 限界のクロックレートまで上げなければ問題ないからねぇ
100MHzとかなら普通にタイミング違反なく動くでしょう
140MHzでも特に問題なく動いたぞ
他の人はLチカさせて放置です
>>892 見た目問題なく動いていることと、タイミング違反なく動作していることは全く違うわけだが
問題なく動くことが大切だよね。
ロジックセル数ってどういう定義? いろんなサイトではロジックセル=LUTみたいな書き方してるけど、 LUT数とは合わないよね。
ASIC換算じゃね
> 440万ロジックセル品(5000万ASICゲート相当) って書いてあって、ますますわからんのよね
そんなものデバイス/メーカによって違うんじゃないの。 Alteraだったら1LE=1LUT+1FFがロジック・セル単位だったはず。 XilinxならSLICE=ロジック・セルと考えていいと思う。 シリーズによってSLICE内のLUT、FFの数は違ってる。
メーカーが違う場合は定義も当然違うからいいとして、 Xilinx内で、ロジックセルがこれこれからこれこれに増大とか比較されたら、 定義が必要でしょ? XC7V2000T ロジックセル 1,954,560 スライス 305,400 なので、スライスとも大幅にちがう。
quartusのtestbench template wirterでEDAツールの設定を何も指定してない時ってエラー出したほうがいいと思うんだけどなんで出さないんだろう
xilinxの定義より、まず相当回路を君で実際に動かしてそのロジックが1/3いないだったらいいんじゃないか適当設計がべすと
905 :
774ワット発電中さん :2013/12/12(木) 08:28:06.48 ID:QPtzpbQX
>>886 20年前じゃあるまいし、いまどきピンヘッダIFの基板を買う馬鹿はいません。www
妙なコテ付きが増えたな。 ウザいわ
>>905 実際に販売されているから、そこまで否定は出来ないよ。
それはそうとFMCとメザニン。
OpenVPXやATCAのキャリアボードとドーターボードの接続にはFMCが普通。
FMCと聞いて評価ボードの連想は、「ちと視野が狭い」と思った。
908 :
774ワット発電中さん :2013/12/12(木) 09:03:03.32 ID:QPtzpbQX
>>813 >ピンヘッダ? 20年前からやって来た人か?
>今時、FMCかメザニンでないと使い物にならんよ。
ってことです
>>814 >今時、FMCかメザニンでないと使い物にならんよ。
買ってきた基板を繋ぐだけならな。
今時のゆとりだね。
ってことです
必要に応じて使えよ
914 :
774ワット発電中さん :2013/12/13(金) 01:42:44.35 ID:9ZFQrQfD
マイクロセミの開発環境libero11.2をインストールして少しいじってみた。 取りあえずブロック回路図で入力と出力をつないでコンパイルしてピンの設定いじってまたコンパイルしてみた。 sdcも書いてないからエラーは出てるみたいだけど、書き込みファイルは生成できたみたい。 使いこなせるようになるのにかなり時間かかりそうだけど、着実には進めていけそうな印象。 評価ボードはやく来ないかなあ
すみませんDE0でセグの表示でうまくいかないので何か知ってたら教えていただきたいです assign HEX0_D[6:0] = seg_out(SW[2:0]); function seg_out; input [2:0]SW; case(SW[2:0]) 3'b000: seg_out = 7'b111_1111; 3'b001: seg_out = 7'b111_1001; 3'b010: seg_out = 7'b010_0100; 3'b011: seg_out = 7'b100_1111; 3'b100: seg_out = 7'b001_0001; 3'b101: seg_out = 7'b001_0010; 3'b110: seg_out = 7'b000_0010; 3'b111: seg_out = 7'b101_1000; endcase endfunction 3つのスイッチで0~7を表示しようと上記のコードで書き込んでみたのですが 7'b111_1110の状態で表示されてしまいます assign HEX0_D[6:0] = 7'b111_1111; と直接書くと0がキチンと表示されるのでcase文がいけないのでしょうか?
function [6:0] seg_out;
>>916 ありがとうございました
てかセグの表示めちゃくちゃだったw
Signal-Tapで見るとノイズがすごいのだが実機はとくに問題なく動いてる。 こんな場合は気にしないでいいのか?
状況による。 発症していない不具合の可能性は放置してかまわないかどうか、みたいなもん
>915 なんでお前はsegout= 7'b0000001 って書くんだ。 segout=1; って書けよ。アフォじゃないか? segoutはバスサイズが決まってるのだからいちいち7'bなんて書く必要はない。 case分だって 0,1,2,3,4,5、、、、って書けよ。 3'bなんて無駄なことを書くのは良くないぞ。
segout=1; 7seg outでこんな書き方する奴いるのか。馬鹿だからだろ
暗黙の型変換ほど、厄介なものは無い。 明示的に書く事が正道。
型変換ではないのだが
こんなのは再利用しようよ。
ビットの幅なんて型みたいなもんだ。 つーか依存型があればきちんと型にできるんだが、Haskellでも依存型は標準化が進んでないんだよな...
verilog のテストベンチで31ビット幅のフローティングの123はどうかくの?
あ間違い32ビット幅だった。
∧,,∧ (;`・ω・) 。・゚・⌒) チャーハン作るよ!! / o━ヽニニフ)) しー-J アッ! 。・゚・ ∧,,∧ て 。・゚・。・゚・ (; ´゚ω゚)て // / o━ヽニニフ しー-J 彡 ∧,,∧ ショボーン ( ´・ω・) c(,_U_U ・゚・。・ ゚・。・゚・ 。・゚・ ━ヽニニフ よしバレてない クルッ ∧,,∧ ミ(・ω・´ )つ サッサ c( U・ ゚U。彡・ 。・゚・ ━ヽニニフ ∧,,∧ 。・。゚・。 ゚・。゚・ できたよ〜 ( ´・ω・)つ\・゚・ 。・゚・・/
>929 なんだよお前は、チョロチョロしやがって。消えろ。馬鹿。
>>929 これの ・ ゚ はLEDのON/OFFだな
Quartus V12 + modelsim V10の組み合わせでつかってるけど GateLevelSimlationはできるのにRTLsimulationができないのは何故なのだろう。 TOPレベルをスケマチックで書いてるからだろうか? simulationが遅くて参るのだがRTLsimulationの方が速いだろうか?
Modelsim 速度制限のあるやつだったり?
Gateが遅いのはModelsimに限った事じゃない 回路内容によりけりだけど、1桁くらいは違って当然という認識だな。
>>933 > TOPレベルをスケマチックで
未だにそんな奴がいるとは…
ここで質問してないで、さっさとHDLで書着直せ。
それとおまえ、テストベンチを知らないだろ?
勉強しとけ。
いやトップレベルだけはスケマ使うのは極めて普通だろ
もうやめてほしい。 90年代には終わった筈の風習。
回路を考えないでHDLをコーディングするのはスパゲティHDLの素
>935 やっぱりそうなの? >938 エッ? 90年代の風習なの? HDLだけよりは解りやすくて便利だけどね。 もともとVHDLで書き始めたんだけど、Verilog の方がいいのかなと思って VerilogとVHDLが混在している。というかAHDLというのが最新らしくてこっちの方が 言語的に洗練されているし定義が厳密ですっきりしているので今回はAHDLと VHDL(昔のコード)とVerilogとが混在している。テストベンチはVerilogで書いた。 modelsimを前回やった時は確か下層のレベルの信号が見えたように思うのだが 今回はtopしか見えない。これはすこし不便だね。言語を混在すると下層はみえないの だろうか? TOP層 回路(スケマチック) 1層 バス接続などの上位回路(スケマチック) 2層 機能ブロック(スケマチック) 3層 演算など複雑な処理 AHDL+Velirog+Vhdl 2,3層で機能を実現、1層で接続、topでPINフィッティングという感じでやった。 上位層をVHDLでマッピングするのとか無茶苦茶めんどくさいし視覚的に解りにくい。 スケマチックならヒョイと出来る。
今更AHDL…?
>>920 ネットで落としたPDFで勉強してるのでverilogの詳しいところは今のところ理解できてないです
>>942 自分でもなんでこうしたかわかりません
付けてみたら色々間違ってて笑いましたよw
>>940 ハードウェア開発にも参照モデルみたいなのってあるんでしょうか?
AHDLってまだサポートしてんのか 懐かしすぎるだろ
図面で変更来歴追ってくとかもはや不可能な時代なんだよ、 テキストで書いておけばdiffで用が済む、 頭の固いお上に説明するのにブロック図様の物が必要なら別途Visio かなんかで書くよ。
>>940 そんなのなら、RTLでシミュレーション不可は当たり前。
>>937 そんなことしたら、SDRAM込みのシミュレーションが出来ん。
>946 やっぱりそうなのか どのみちSDRAMなんてシュミレーションできないでしょ。テストベンチでSDRAMを 書くのだから関係ない。
949 :
774ワット発電中さん :2013/12/21(土) 20:44:32.79 ID:tfzvxrax
>944 えっ? でもAHDLの方がアドバンスHDLってぐらいだから新しいし第一性能が 月とスッポンほど違う。AHDLはかなり頭いい人が作ってると思う。プログラム 言語でいえばCみたいにスッキリしてる。 誰かがVHDLは糞、AHDLは極上カレーで似て非なるって書いてたけど何で使われないの だろうね。 >945 なるほど。 でも改訂はどうしても意味の説明が必要だし、図があったら説明が簡単なケース も多いと思う。
>947 管理という点でスケマチックの方が楽だと思うよ。直感的に構造が 解る。
AHDLはAltera-HDLの間違いだろw Altera以外に使えないから別メーカのデバイスに 同じ機能を実装するとなると記述し直しだもの。 碌なシミュレーションできないし。 そりゃ使わなくなるよ。
>951 そういうことか。でもザイリンクスでも使えるよ。AHDL−>VHDL変換プログラム があってかなりの精度で変換できる。自分は以前ザイリンクスやった時は アルテラで開発してあとでVHDLに変換して最終シミュレーションをした。 変換に癖があるので書き方を工夫しておかないと読みずらいコードになるけどね。
>>948 その認識は誤ってるな、マイクロンなどでは、ちゃんとシュミレーション・モデルを提供している。
例えば "mt48lc16m16a2.v" みたいな感じで。
自前でSDRAMのモデルをコーディングする事は当然可能だが、
その場合、自身の理解度によりけりだから、Simで動いても実際には動かないと言う事が多々ある。
更に怖いのは、例え動いていても規格違反だが たまたま動いてるってのが良くある。 <- んで、これが一番ん痛い
気が付いた時は、"既に多量の不良品を生産してしまった後" と言うことになるからな。
>>952 確かに変換はクセがあるんだよなぁ…
昔やったことあるけど失敗したのはelseを書かない場合の動作。
あれはハマった。
1000行とかのコード書いたとして、
変換したら全部見直ししないとまともに使えないんじゃ
やってられない。
んなことする位なら最初から汎用的に使える言語で組む。
>>954 Abelにも似てるよね。
図面で描いた所で、モジュールの端子から ラベルがボンボン飛んでいるだけ、の図面には ならないのかね?
957 :
774ワット発電中さん :2013/12/22(日) 00:59:30.83 ID:/HPDTpPS
俺はFPGAめったにやらないが、全部verilogで書いて設計資料としてブロック図をワードで書いてるよ。 まあワードで書くのは勧められないが。 ワードのブロック図で計画を立てれば、あとはそれ通りコーディングするだけだからあまり考えずに済む。
958 :
774ワット発電中さん :2013/12/22(日) 01:01:21.26 ID:/HPDTpPS
設計資料としてもちゃんと残る。 ちなみに字の高さ4pointでも印刷してちゃんと読める。
>>957 Wordでブロック図って、図形の挿入で四角形とかちまちま描くの?
Excelの表とかVisioの図をOLEで埋め込みとか?
それにしても、Wordってもういまいち残念なソフトだよね。
印刷目的のA4紙フォーマットの仕様書の作成にはなんとか使えるけど、
画面上でみる設計文書書くには、イマイチ。
HTMLで書くのも面倒だし、なんか良い方法はないかね?
960 :
774ワット発電中さん :2013/12/22(日) 01:49:36.46 ID:q9lV6vZz
Visioで書いてコピペで貼りつければいいだけだろ そんな難しいことじゃない
961 :
774ワット発電中さん :2013/12/22(日) 01:52:45.72 ID:2/06Dh5s
ブロック図書くならyEdとか向いてるんじゃね
962 :
774ワット発電中さん :2013/12/22(日) 02:26:39.84 ID:/HPDTpPS
>>959 図形でちまちま書いてます。慣れるとサクサク書けます。
線が斜めったり、バぐったりするのが大変ですが。
100ページ超えるとバグりまくる気がします。
あるテキストボックスに文字を書くと別のテキストボックスにそれが表示されたりとか。
Visioで書いて貼るのがいいのかもしれませんが、
微修正したいときにわざわざ別のファイル開いてコピーして張り替えるのが面倒。
963 :
774ワット発電中さん :2013/12/22(日) 03:29:04.83 ID:q9lV6vZz
Visioで書いて貼りつければワード上でVisioが起動されて微修正できる
>>953 Micronのシミュレーションモデルならタイミングエラーとかはwarning出してきたような?
>>940 そこまでシミュレータと相容れない環境で好き勝手やるなら、デバッグは実機でやった
方が早いだろw SignalTap使い倒せば、なんとか動くところまでは辿り着くんじゃない?
コーナーケースバグとかは出ないように毎日祈ればOK
Visio一択だな。 最初はWordの図面で描いてたけど、 描きにくい&バグる、でやめた。
第一階層スケマで接続って、Qsysのこと?
スケマとHDLは繰り返す。
会社ではVisio、家(趣味)ではパワポ使ってるけど、パワポで図面を描くのはキツイ amazonでOfficeのアカデミック版を(学生でなくとも)購入可能らしいので検討中
>>948 > どのみちSDRAMなんてシュミレーションできないでしょ。
うん? マイクロンのWebにチップは勿論DIMMのHDLモデルが置いてあるよ。
マイクロンに限らす、丁寧なベンダーはHDLモデルを提供してる。
さて、トップを回路図で書いたら基板レベルのシミュレーションが出来ねぇぞ。
>953 >971 そんなのがあるのか? ありがとう。 でもそれならスケマチックからでも同様に利用できるよ。そもそもそういうデリケートな 問題が発生するとすればゲートレベルでテストしないとだめでしょ。ゲートレベルなら 言語を混在してもテストできる。 TOPのスケマティックはVerilogに自動変換できるよ(多分あったような気がする) ということは、RTLもできるのかな?
> 管理という点でスケマチックの方が楽だと思うよ。直感的に構造が解る。 直感の履歴や差分をどうやって取るつもりだろう、この人。
直感は解る時に必要なのであって履歴には必要ないよ。WW 差分を判断するのは何だろ? Aaa−−>BBBに変わったってところを のこしておきたいだけだろ。 diff一発で差が解るというのは便利だよな。しかし大量に差分が出てくればかえって不便 なこともある。 そもそもスケマティックでそんな細かいロジックは書かない。HDLで書く。 HDLの差分ならそうやって残せばいい。というかその時にdiffを取れはすむ。 上位のIFなどが変更になるなら「重大な変更」だからそれなりの説明が必要になる。 ならスケマチックの方が説明をつけやすいと思うよ。 それにスケマチックで書いてもテキスト変換は簡単にできるからDIFFは取れるさ。
975 :
945 :2013/12/22(日) 12:04:26.94 ID:eFvq4lbf
俺が書いた 「頭の固いお上」ってのが rc1QueJ2 とか tfzvxrax のような人たちなんだろうな。
少なくとも一人で設計してるのに言語が混在するのはまともではない まあ人の話を聞かない人だから勝手にやってくれって感じかね
静的コード解析とかやってるのだろうか
>スケマとHDLは繰り返す。 スケマティックは最終的に使うのは単なるネットなんだからコンパイルとはあまり関係ない。 マッピングツールみたいなものだな。 マッピングは視覚的な方がはるかに見やすい。しかし論理回路のエディットはHDLの方が 便利なことが多い。 だから混在するのがいいのさ。原理的に親和性にはなんら問題ない。
言語混在が出来ないのはシステム境界の意識が低いからだろ。モジュール化すれが 混在は便利なだけで問題は何もない。
>977 そういうのはどの時点でやるかだよ。全部出来上がってからやる馬鹿いないだろ。
>>979 メンテナンス性とか
単言語シミュレーターが使えないとか
シミュレーター以外にも検証ツールがかけられないとか
デメリットしかねーだろ
そもそも言語で回路実現性に違いがあるわけでもねーだろうが
言語も2つ。 ベンダーも2つ。 ソフトの世界みたいにx86向けにCで書きゃぁ、ほとんどOKな世界になってほしい。
スケマさんはConstraintの設定も直感的にやりたいからGUIでやるの?w
FF間はゲート10段まで
個人でやってるプロジェクトの場合、フリーなコアを拾ってきたりすると 言語混在な状況は出来ちゃうね。 が、AHDLは無いわw 論外
スケマさんの意見があまりにも個性的なのでまとめてみた ・TOPをスケマティックで書けば管理が簡単、図を別に書く必要がないから。 ・スケマティックで差分を取りたい時はテキストに変換してDIFFをとれば良い。 ・大量に差分が出てくればかえって不便である、スケマティック→テキスト変換の方が差分が少ない。 ・AHDLはアドバンスHDLの略なので新しい言語である ・AHDLは他の言語と比べて"言語の性能"が違う ・AHDLでXilinxでも開発できる。アルテラで動かしてVHDLに変換してザイリンクスで動かせば良い。 ・SDRAM込みだとRTLシミュレーションでは問題は見つからない。ゲートレベルでないと意味が無い。 ・言語混在が出来ないのはシステム境界の意識が低いから。モジュール化すれば混在 は便利なだけで問題は何もない。 ・ところでゲートレベルシミュレーションが遅くて参るのだが。 
>が、AHDLは無いわw 論外 うんなことはない。チョッと使っただけだけど全然違うわ。秀逸。 VHDLがほんと駄目に見えてきた。 verilogのtaskみたいなのが自然にできる。(美しさは比較にならんけど) それにtaskは基本的にテストベンチしか使えん。AHDLモジュールとタスクがシームレス に動作する。まるでCで書いてるみたいに書ける。
図形入力の信奉者ってやたら入れ込んでるよな
>>959 > Wordってもういまいち残念なソフトだよね。
仕様書の書き方がおかしいんじゃない?
大方、
> Excelの表とかVisioの図をOLEで
から察するに、表と絵だけ書いて仕様書だと言ってるんじゃないの?
そうだな、公なUSB規格書がいいかな。
仕様書ってのは、殆どが文章で書くものなんだよ。
文章が書けない奴が、表と絵で誤魔化すのが常。
そんなのは俺は仕様書とは言わないな。
さて、その視点がズレていると「Wordってもういまいち」とのたまうと思うがどうよ?
図示できるかどうかが重要だよ。絵がかけないから文章で誤魔化すのが常WWW
こう言うバカがVEとかを生き長らえさせてるんだろうな
HDL者にチャレンジ精神はどこにあるのか?
それを言うならVHDLをだろ。WWW まあVEも似たものどうしだが。
typesaving verilogかわいいよTSV
AHDLで書かれた下位モジュールがあるというだけでモジュールや機能ブロック単位の RTLシミュレーション不能。そりゃシステムどころかモジュールの境界を意識するわ。 そんで最後にえいや!で合成かけて、ゲートレベルの全体シミュレーション1発でリリース? 動く方が怖いよ。
AHDLなんてMax+Plus Uまでやろ
1001 :
1001 :
Over 1000 Thread このスレッドは1000を超えました。 もう書けないので、新しいスレッドを立ててくださいです。。。