【Verilog】 記述言語で論理設計Project12 【VHDL】

Xilinx　EDX-002（Verilog）において２ケタのダイナミック点灯方式７セグLEDを用いたカウンターを制作中です。
Check Syntaxは通るのですが、以下のようなエラーが出て、ビットマップファイルが生成されません。
おそらくchatend（７セグに表示させる数字)が原因だと思うのですが、いまいち解決方法がわかりません。


ERROR:MapLib:661 - LUT3 symbol "Mmux_chatend_Result<0>1"
(output
signal=chatend<0>) has input signal "chat2<0>"
which will be trimmed. See the
trim report for details about why the input signal will become undriven.


また、ダイナミック点灯式なので、交互に７セグLEDを切り替えるのですが、処理を確認するために、切り替えのタイミングを極端に遅くし、
交互に点滅が行われているか実機で確認してみました。
しかし、片方が点灯している間、片方は消灯しているわけではなく、薄く光っている状態となっています。
これは正常なのでしょうか？


最後に以下の処理がどのような動作をするのか、あまり自信がありません
wire up = (shift_reg == 8'b00000000);
upにLEDをつなげてみて確認してみたのですが、
upはshift_regが8b'00000000となった場合にのみ、shift_regが代入されるという解釈であっていますか？

以下ソースコードです。
よろしければアドバイスいただけると助かります。
http://www.dotup.org/uploda/www.dotup.org4209651.txt