【Verilog】 記述言語で論理設計Project11 【VHDL】

1 名前：774ワット発電中さん[sage] 投稿日：2010/09/17(金) 00:52:23 ID:32avVtN9

　HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
　安価で入手できるようになってきました。

　このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。

　日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしており
ます。
　関連情報は >2-10 あたり。

　前スレ
　　【Verilog】 記述言語で論理設計Project10 【VHDL】
　　　　http://kamome.2ch.net/test/read.cgi/denki/1284652343/

・FPGA
　Xilinx
　　ttp://japan.xilinx.com/
　ALTERA
　　ttp://www.altera.co.jp/
　Lattice
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　Actel
　　ttp://www.actel.com/intl/japan/
　QuickLogic
　　ttp://www.quicklogic.com/
・ASICベンダ推奨ツール類 （高価）
　Synopsys
　　ttp://www.synopsys.co.jp/
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　Synplicity
　　ttp://www.synplicity.jp/
・Verilogシミュレーター （無料）
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　　ttp://iverilog.icarus.com/
　　ttp://ryusai-hp.web.infoseek.co.jp/icarus.htm　(解説)
　　ttp://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html　(解説)
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　　ttp://www.kumikomi.net/archives/2005/06/10icarus.php　(解説)
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　ディジタル・デザイン・テクノロジ (旧DWM)
　　ttp://digital-design.cqpub.co.jp/
・解説サイト
　やるおと学ぶ Verilog-HDL
　　ttp://hirokinakaharaoboe.net/yaruo_verilog/
・関連スレ
　【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 16
　http://kamome.2ch.net/test/read.cgi/denki/1319916945/
　【EP3】DE0で始めるVerilog HDL【C16】
　http://kamome.2ch.net/test/read.cgi/denki/1310362001/

リンク切れが多かったので、ついでにテンプレ見直しました
解説記事は別にテンプレに入れる必要ないかなーとは思ったけど、面倒なので直してません
前スレ後半でやるおと学ぶVerilogをテンプレに入れようみたいな感じの議論があったので、反映しておきました
>>1でコピーミスっちゃったので、次スレあたりで直してくださいな

新スレおめでとうございます

教えてください。

FPGAで、LPFが作りたいです。
1次ではなく4次が作りたいです。
FPGAには、アメリカのザイリンクスというメーカーの
スパルタン6を使います。

このときの手法は、FIRかIIIRしかないのでしょうか？

また、FIRやIIRでは、積和のためにDSPブロックが必要ですが、
DSPブロックなしでFIRやIIRはできないのでしょうか？

IIIRなんて知らないけど、
FIRとIIRしかないかって言われると、
どっちかに分類できるからな。
日本語で考えてみたら？

DSPブロックなしでもできるよ。
でなきゃ、他のFPGAやASICで作れないだろ。

ロジックで加算器や乗算器作ってる人はもういないのか…(遠い目)

ブースの乗算器とか作っても、合成ツールのほうが賢いもんね。

>>5
それがどうHDLと関係あるんだ？

まるで大学生が宿題か卒業研究の答えを探しているみたいだね

LPFなら加算して右シフトすればいいじゃない

何それ？移動平均のこと？

FPGAではFFTして要らない成分をカットして元に戻すってのが普通だよな
>>5 Sliding　FFTでがんばれ

Verilog−Aでオン抵抗を考慮しないスイッチをつくりたいのですが
どのようにして記述すればよいのでしょうか？

ちなみにここでいうスイッチはMOSスイッチをモデリングしたものです

Verilogでこういう表記はNGなんでしょうか?
CASE分の項目が多いのでfor分で記述したいです。
下では4項目ですが実際は32項目あります。
modesimでsyntaxエラーがあると怒られます。

genvar i;
generate
case( l_cnt )
for(i=0;i<4;i=i+1) begin
i : bus_reg[i*16+15:i*16] <= data;
end
endcase
endgenerate

構文の一部分だけをgenerateすることはできない。

generate
　for(i=0;i<32;i=i+1) begin : loop
　　always @(posedge CLOCK) begin
　　　if(l_cnt == i) bus_reg[i*16+15:i*16]<= data;
　　end
　end
endgenerate

かな。
generate のループには名前をつけること。

>>15
そんなもったいねーことしねーよ…
普通にFIR作ればいいじゃん…

16bit幅のデータを、他のデータと足並みを揃えるために、
20clock遅延させたいです。
FIFOを使えば良いのでしょうか?

普通にシフトレジスタだろ。

教えていただきたいのですが

case文のステート内に更にcase文を構築することは可能でしょうか?
例えば
case(a)
1: begin
case(b)
1: begin
.............
.............
のような書き方はできるのでしょうか？

回答よろしくお願いします。

なぜ出来ないと思うのか？
なぜやってみないのか？

確かに貴方の言う通りだと思います。

もう少し自力で頑張ってみようと思います。
回答ありがとうございました。

できるけどソース見づらくなるからやめれ。

そだね、case({a,b}) にしたほうがいいかも。

Case分って良く使う？
if分ばかりでやってるので、使ったことないよ

見やすくなるからcaseのほうがすき

// parallel case

回答ありがとうございます｡
結局､別の方法で希望の動作を実現することができました｡

これから前回の質問の件も検証してみようと思います｡
ありがとうございました｡

FIR,IIRフィルタ,FFTならSpiralだろう

教えてください

HDLを書かなくても、CでFPGAが使えると聞いたのですが、
マイコン程度の知識で、使えるようになるでしょうか？
FPGAの中にマイコンを組み込めば...という話ではなくて、
HDLを使わなくても、ベタにFPGAが使えるか、という意味です。

やめておけ。
実用レベルじゃない。

10年以上前からそんなこと言ってるけど
未だに実用化できてないよな。

FPGAがなくても世界は全然困らない。

>31
評価ボードを使うとかの特殊な状況じゃなければ、少なくとも一人は合成やHDLの知識を持ってないと難しいと思うよ。

>>31
どちらかといえば”全部”知っとけ？

全部をCで書くことなどないだろうから
HDLに限らずモデルをそのままFPGAに反映する場合には、
さらに上位ツールとmixさせてつかうし、
Cの合成物は仕組み上、配線性が悪いものができるんで
合成やレイアウト上のケアも普通のHDL設計よりは気を使う

必然的に、全部知っていないとデザインも具体的利用法も浮かばないという訳
その中には、”マイコン程度”で動かすＣの知識も含まれることもある

>>34
久しぶりに全部74シリーズで組んでみるか?

>>31です。

みなさん、どうもありがとうございました。
僕が考えているほど簡単にはできないみたいですね。
10年前から言われていて、まだのようでしたら、当分無理っぽいですね。
Cならマイコンでできますが、HDLはやったことがないんです。
やっぱりHDLは避けられないみたいですね。

if( reset == 1 ){
　　a=0;　　初期化を書く
} else if( clock == 1 ){
　　ここに希望する処理を、複数行で記述する。
　　しかしそれらは全行同時に処理される。
}
のように書けばいいなら、
Cでできるのではないか?と考えました。

ってか、C言語じゃなくていいから、C-Likeで書ける言語作ってほしいわ
begin end　じゃなくて　｛　｝　の方がいいし
switch文なんてまったく別の構造してるし

↑verilogの話ね

>>39
そのくらい自分でパーザ書けばいいじゃんｗ

>>38
Ｃで書いたとしてもハードウェアを記述したらHDLではないだろうか？

ていうか、
VHDLの長い表記、Verilogのbeginがいやなのです。
Cのように、洗練された記述で書けないものかと思いまして。

もうソフトCPUでもつくってそこで処理でもさせろよ

> Cのように、洗練された記述
SFLでも使えば？

Co-Simで出来た様な気がする。

>>26
FPGAだとifよりcaseの方が小さくて速い回路になったりするよ。

>>47
だよね、一概には言えないけど。

>>47
2:1のパラシリ変換case文で作ると1GHzくらいでうごいてくれるもんね．

Verilogでの　{ NUM { enb }}　をVHDLではどう記述すれば良いでしょうか?

( others => enb )を思い付きましたが回数が指定できないので・・・

>>47
条件分岐ガ同じならかわらない

手動で配置配線すればいいじゃない

その前に、ゲートで設計しなきゃな。

ぉ、おぅ

せやな

保守

ハードウェア記述言語やってて生きる就職先ってどこですか？
大手でも中小でもいいので知りたいです。

IPの設計をしたいならIPベンダかシステムハウス（っていうのかな？）
合成とかレイアウトとかバックエンドの仕事もいいかもね。
でもどっちも仕事の波が激しそう。
やっぱ公務員かな。

土方志望とは・・・

インドだな
HDLの前に英語やヒンドゥ覚えなきゃ

ヒンドゥは無理っぽいから英語を覚えよう
インド訛りの英語ってどんな感じだろ

ヒンディ語のことか？（ヒンドスタンの言葉）

>>38
ソフトでも複数の言語やってれば分かると思うけど、
一つの言語を覚えれば、
次以降の言語は比較的簡単に覚えられる。
最も大事なのは記述方法より考え方だから。
HDLもそれと同じで、
記述方法がCライクであれ、VHDLであれ大事なのは考え方。
見た目がCと違ってもそれは大した問題ではない。

>>61
何語か分からんかった

教えてください。

Verilogで、
assign A = ( B==X )?　C : 0;　という書き方があります。便利なので結構使っているのですが、
ある人から、
assign A = ( B==X )?　C
　　　　　　: ( B==Y )?　D
　　　　　　: ( B==Z )?　E
　　　　　　: ( B==Q )?　F
　　　　　　: 0;
というのはやめた方が良いと言われました。理由を聞いてもわからないらしいです。
何個も続けて書くのは、なぜ行けないのでしょうか?

>>65
排他的な条件ならcase(or casex)のほうがいいって話かな?
?〜:はif〜elseそのものだから多段にすると優先順位付として合成されるので
サイズ的にもタイミング的にも無駄が多くなる。

理由がわからないのに使うななんて
いうヤツを信用すんな。
オレなら徹底的に議論する。

2個ならいいのか？
3個はどうなんだ？ん？

>>66
そうだよな。
優先順位付ける必要のないものにわざわざ優先順位をつけて、
でかくて遅いコンビ回路にするのか分らないよな。

俺は活用しまくってるけど？
いちいちfunctionにすると可読性落ちるしめんどいし

てか、遅くはなるけど、でかくはならんだろ？
クリティカルパスにならなければ速度関係ないし

非同期でalwaysとかprocessとか使うと
センシティビティ・リスト書くのが面倒なので
可能なら>>65の書き方にしたいところ。

>>70
Verilog2001はセンシティビティ・リスト不要だろ
verilog2001非対応ってどれぐらいあるんだ
可能ならってどういうときが可能な場合?

if()文だと、ANDゲートのカスケーディングですよね。だから最初のAND1から
ANDの数だけ伝達が遅くなって、1clockに収まらなくなるということですよね。
case文は優先順位がないとすると、
どのようなロジックで構成されるのでしょうか。

>>72
例：A[2:0]=(B==4'b0001)?3'b001:(B==4'b0011)?3'b010:(B==4'b0111)?3'b011:(B==4'b1111)?3'b100:3'b000;
　とりあえずA[0]を求めてみるとBが1と7の場合A[0]=1'b1でそれ以外はA[0]=1'b0
　　→これを最適化すると A[0}=~(B[3] | (B[2}^B[1]) | (~B[0]));

最近手で論理圧縮なんてしないから計算間違いしてたら御免なｗ
あとA[1]やA[2]は自分でやってくれ。

>>72
いまどきそんなアホな合成ツールもないと思うよ。

ちなみに case にも優先順位はある。
本来は合成ツールに、優先順位なしで合成してねって伝えるべき。

Verilogでmodule宣言時にoutput reg xxxと書いているのですが、書籍やネットでは、この記述はあまり見かけません。
何か問題があり、使わない方が良い記述なのでしょうか？

module output_ex(
　　　output reg [3:0] AAA,
　　　output reg BBB
);

またinout reg xxxxも使用したいと思うのですが、こうは記述できないのでしょうか。
入力信号とreg信号の見分けがつかなくなるので、無理な気もするのですが。
そのあとにinoutはregとassignが並んであまり綺麗に見えません。
何か良い記述方法があれば教えてください。

>75
inout reg を作るとなると書いた値が読めない(Zを書くと入力値が読める)ってことになって面倒くさそう。
で、inout regがだめなんだからoutput regも諦めた方が一貫してていいや、みたいな。

>>75
>　output reg [3:0] AAA,
>　output reg BBB
は、できる。
というか、俺は、それでしか書いたことがない。

>>75
何も問題ない
年寄りが自分が最初に覚えた方法だけで書いてるからだ
以前は合成ツールが対応していないなんて状況があったらしいが、
俺が始めた2004年には問題なく使えてた

同じ事を2度書くのはバカのする事だ
いつまでも同じやり方でしか出来ないのはもっとバカだ

ISEの受け付ける文法にトラウマもってる奴は多いだろうから仕方ない。

つうか、2004年だと ISE Webpack 6 の時代だが、
10くらいまで実際にいろいろダメだった気がすんだが、何使ってた? >78

できるだけどのツールでも動くように〜って考えるとどうしても古い書き方になるよな。
generateはもう使えないところなさそうだけど、interfaceはどうかしら…みたいな。

>>79

2004年に使ったときはQuartusだった
2005年からはXilinxだけど、VHDLばかりでVerilogは使ってない

Verilog2001だから2001年に出来たんだと思うけど、そんなに最
近までだめだったのかな？

VHDL200xはいまだ微妙なのは同意

>81
そういうのAlteraは早いから。Xilinxがやる気ないというか。
Alteraの常識でXilinxはかったらあかん。

まあ要望の順位としては低いんだけど、
2002年登場のSystemVerilogのISEでのサポート、
首を長くして待ってるんだが実装の気配もないぜ。

>>82
XiはISEでSystemVerilogをサポートするすると聞いていたが
まだ(ISE13.4でも)していないのか。

IC屋の世界じゃSystemVerilogがもう普通に使われているのかな
以外にSystemVerilogよりSystemCだったりして

12.1で対応するよ〜とかフォーラムで言ってたのに結局対応しなかったけどどうなの？って誰かが質問してて
14.1で対応するよ〜って返事があったのは見た気がする

それじゃ16か18ぐらいには対応するかな？

XはAutoESLがそのうちバンドルされる
有償版の上位Editionになると思うけど

AutoESLってC系ツールなのか
XilinはSystemCを推し進めるのかな

今も限定的だけと個別ツールとしてAutoESL販売してる
バンドル化されればC系推しがさらに進むでしょう

verilogとtcl/tkはどっちが役に立ちますか？

開発言語覚えずにスクリプトだけ覚えて役に立つの？

tcl/tk ならGUI作れて便利じゃん

HDL初心者ですが。
複雑な論理合成回路を記述する際に、状態遷移図を起こして
記述するのが効率がよいでしょうか。

複雑なものとして、たとえばSDRAMアクセスや、プロトコルスタックの処理など
HDLソースだけでは、頭の中でもう追えない状態の場合です。
C言語であればフローチャート図でしょうか、HDLの場合効率よく記述するために
よく使われている手法はどんなのでしょうか？

>>92
エクセルで状態を言葉で詳細に書く。

オレはパワーポイント

>>92
マイコンでもFPGAでも、ソフトはみんな状態遷移で書けば楽にできると思うよ。
マイコンでフロー図を見るけど、あれも状態遷移図の亜種だと思う。

if( s==0 ) begin
　　if( SW==`on ) begin
　　　　s<=3;
　　end
end else if( s==1 ) begin
　　LED<=4b'1101;
　　s<=0;
end else if( s==2 ) begin
　　if( SW==`on ) begin
　　　　LED<=4b'0001;
　　　　s<=3;
　　end
end else if( s==3 ) begin
　　LED<=4b'0000;
　　s<=3;
end

みたいな感じ

なんか俺俺自己満足コードって感じで読みにくいな

状態で分けるならcaseだろう
なんでifなんだよ？

>96-97
別に書き殴りのコードの質なんかどうだっていいだろう。
どうでもいいところに突っ込んでごちゃごちゃ言い訳が返ってくるほうが鬱陶しい。

書きなぐりでもひどい

>>92
>状態遷移図を起こして 記述するのが効率がよいでしょうか。
デジタル回路の場合、ある程度複雑な処理になると処理手順をステートマシンで
実現するってだけ。ステートマシン使わないなら状態遷移図
なんて要らないんじゃないか。ステートマシン使うなら状態遷移図使え

>>99
どの辺がひどいでしょうか?
指摘を真摯に受け止めて、改善したいと思います。
ただし、caseを使うのではなく、if()で行いたいです。
ぜひ指摘お願いします。

何でifなの？
条件変数が同じで条件も全部排他だし、この場合なら間違いなくcaseなんだけど
俺はまずそこに違和感を感じる

>>102
なぜcaseでないといけない?
お前がcase()が好きなだけだろう。俺は、if()でやってるよ。

>>100
case()、if()の違いは、関係ない。

好き嫌いの問題ではなく実運用上よろしくないが、
趣味でやってるなら勝手にしてくれってレベル。

>>104
>実運用上よろしくない
どのあたりが、よろしくないの?

違いが無いって言ってるんだからいいんだろう
もしかして仕事でもやってるんだろうか

>>105
実用上問題ないから>>105は>>95スタイルでステートマシン記述なんだろ。
ならそれでOK。
で>>104のところでは、恐らく>>95のような書き方だと他の連中から文句が出る
ってことだろな。俺のところでも>>95は推奨ステートマシン記述ではないから
文句でるだろな。組織の推奨する記述があるのにわざわざ俺好き記述すれば
組織内で嫌われるだろな。

>>95スタイルのステートマシン記述が推奨スタイルって組織あるのか
おまえらのところどうだ？

LINTでひっかかるんでない？

規則なんて無いよ。

ifでこんな書き方すると論理合成でステート判定されない。
論理合成では速度によってステートのタイプを変化させるんだ。

速度が速くなるとワンホットじゃないとタイミング制約満たさなかったりするんだけど
ステート判定されないのであればロジックセルの入力数がステートのビット分すべて
入ってくるので速度が出ない。

今回の場合はLED制御だから遅いだろうし気にならない。
趣味レベルであれば早いクロックを扱う事もないだろうし。

でも将来的には100MHzオーバーの信号を扱うかもしれない。
仕事でも使うならcaseで書く癖をつけておくに越したことは無い。

>論理合成では速度によってステートのタイプを変化させるんだ。

dc がそんなことしてたとは知らなかったよ

趣味レベルでdc使ってる、と空目したｗ

>>109
ありがとうござます。大変よくわかりました。
今までの、誰の説明よりも論理的で、説得力があり、
素直にに受け入れることができました。

僕も今後は、注意してcase()文で書くようにします。
どうもありがとうございました。

>>109
>論理合成では速度によってステートのタイプを変化させるんだ。
どの合成ソフトなんだ？　>>110の言うとおりDC？

DCってなに?

synplifyあたりでも普通にやってますがな。

ISE はやってくるけど、ASIC 向けだとやらないと思う。

やられたら formality が大変そう。
ultra ならやるのかな？聞いたことないな。

「速度によって」ってことはないだろ？

if文でもステートマシン推定ぐらいやってくれそうだけどな

case()だと、そんなに直接的に状態遷移だと認識してくれるんですか?
if()は、そのように考えてくれないんですね。

自分の使ってるツールで試してみれば済むことなのにね
逆に言うと試さないことにはなんとも言えないんじゃないかな
バージョンやオプションによっても違うだろうし

>>116
速度によって、つまりプロセス等も加味して動作周波数で良い具合のステートを
選んでくれれるって凄いよな。

>>119
ツールで実際にやってみようと思いますが、
どのような状況なら、状態遷移と判定してくれた、思えば良いのでしょうか?

>121
ISEなら合成したときにずらずらでるメッセージに
どこそこの行に state machine 見っけ、one hot で実装するよ
とか出る。

ワンホットって何でしょうか?

一味唐辛子。

七味唐辛子はセブンホット。

なるほど、納得しました。

テストベンチを書くのが面倒なのですが、何か良い方法はないでしょうか?

外注に出す。人を雇う。

新規モジュールを作らない。

>>126
自信を持つ！

脳内テストで済ます

自宅警備員に転職する

（製品の）検査とはQCシールを貼ることと豪語する中国人なら確実にこうする。

「やったことにする」

しかし日本人にはこれは非常に困難な仕事だ。
だが、ちょっと待って欲しい。本当にそうだろうか。
日本人には日本の国技「見なかったことにする」があるではないか。

「やったっぽいけど記憶にございません」

みなさんテストベンチ作成は、嫌いみたいですね。

カバレッジなんてクソ食らえだ！

>>134
嫌いなのではなく不必要なことをすることが嫌なだけじゃないか
電子技術立国のドカタは優秀だから検証しないと駄目なコードなんて作らない

技術立国()

>>136
そうか？
このスレを含めて結構デタラメなコードを良く目にするけど、どこが優秀なのか教えてくれ。

このスレにはドカタなんていません
ドカタにこんなスレを見てるような余裕はないのです

・・・じゃあ誰がいるんだろ？？？

Botです

>>139
ドカタは仕事に忙しいからこないよな。
来るのはドカタに遠くおよばないペクチョン

教えてください。

　　reg [2:0] counter;

　　if( counter < 5 )
　　　　counter <= counter + 1; // ++
　　else
　　　　counter <= 0;
　　end

上のように記述して、ISE13.2で合成すると、次のようなWarningが出ます。
　　　　Result of 4-bit expression is truncated to fit in 3-bit target.
この意味をGoogleで翻訳すると、
　　　　4ビットの式の結果は、3ビットのターゲットに収まるように切り捨てられます。
と、出ます。

私は、
cpounterの値は、101(2進) = 3bitしか行かないので、3bitで取りました。
ところがISEは、Warningを出してきました。
その理由は、3bitの変数に+1するなら、最大で4bitになる可能性がある。
だから「切り捨てるからね」とWarningを出してくれた。
という理解で良いのでしょうか?

それとも何か他に理由があるのでしょうか?

よろしくお願いします。

そうですね。
厳密に言うとビット長指定のない"1"は、32ビットですけどね。
あと、end はいらない。

>>143
ありがとうございます。やはり、そういうことで良かったんですね。
そうすると、ISEに文句言われないように書くには、

　　reg [3:0] counter;

　　if( counter < 4'd5 )
　　　　counter <= counter + 4'd1; // ++
　　else
　　　　counter <= 4'd0;
ということですね、たぶん。

ちょっとやってみます。ありがとうございます。

>>1441です。
やってみたら、見事warningが消えました。
どうもありがとうございました。

でも、
+1するだけにも 4'd1
if()の評価にも4'd5 とか、窮屈な書き方になりますね。
みなさん、そのように書いているのでしょうか?
それとも、Warningは無視なんでしょうか。

それがふつう。

窮屈だと思う自分の心を戒める

マジレスすればbit sizeを勝手に推定されないというメリットを最大限利用する

全部 integer で書いても大して変わらないというのも事実なんだけどね。

integer counter;
if (counter < 5) counter<=counter+1;
else counter<=0;

wire [3:0] out=counter[3:0];

合成するなら、それじゃ大きくならないか？

ありがとうございます。

>>勝手に推定されないというメリット
なるほど。いい話ですね。
彼の介入させないということですね。なるほど。また1つ勉強になりました。
どうもありがとうございます。

しかし、この表記に慣れるまでは、キツイですね。
途中でbit幅変えたら、全箇所手直し変更になりそう。


>>全部 integer で書いても大して変わらないというのも事実なんだけどね。
ありがとうございます。そうらしいですね、その話は聞いたことあります。

どうせ最適化で必要なbit幅に切ってくれるなら、
ソース書くときに「220だから8bit、だから[7:0]ね」とか気にしなくてもいいので楽かも。

考えてみると、なんでbit幅を気にして宣言するようになったんだろう。
本に書いてあったからか、ISEのエラーメッセージのせいか。
端っから全部32bitでやってみようかな。横着かな

integer counter;
if (counter < 5) counter<=counter+1;
else counter<=0;


wire [3:0] out=counter[3:0];

教えてください

Verilogで、
wire signed [15:0] ws16;
wire signed [ 7:0] ws08;

assign ws16 = 16'b1000_0000_0101_1010;
assign ws08 = 8'b1011_11111;

だとしたとき、次の代入の結果は、

1) assign ws16 = ws08;　→　ws16 = 16'b1000_0000_0011_1111　(符号bitは保持、右詰で、0が挿入される)

2) assign ws08 = ws16;　→　ws08 = 8'b1101_1010　(符号bitは保持、右詰で上位7bitが削られる)

という理解で合っているでしょうか?

signed かあ、使ったことないなぁ。
どんなときに使うん?

>>151
その条件だけなら、やってみればわかるんじゃない？

実はとってもややこしい。

たとえば、ビット拡張は、左辺には関係なくて、
右辺が符号付きでかつ左辺よりビット長が短いと
符号拡張になる。
演算で符号付きとなしが混ざるとかすると訳わからなくなるよ。

質問です
4種類のバス線を切り替え、入れ替えがしたくて
次のようなVHDLを組んだのですが、エラーだと言われます。
　　　　　SW_PIN is not a constant
　　　　　
このような書き方はできないのでしょうか?

input　[1:0] SW_PIN;
input　[7:0] BUS1,BUS2;
input　[3:0] BUS3,BUS4;
output　[7:0]　OUT_PIN;

case (SW_PIN)
　　2'b00　: begin assign OUT_PIN　=　{ 4'b0, BUS3 };　end
　　2'b01　: begin assign OUT_PIN　=　　BUS2;　　　　　end
　　2'b10　: begin assign OUT_PIN　=　　BUS1;　　　　　end
　　2'b11　: begin assign OUT_PIN　=　{ BUS1[3:0], BUS2[6:4], 1'b0 };　end
　　default : begin　end
endcase

ケース文の()の中はconstでないといけないのでしょうか?

よろしくお願いします。

VHDL...?
reg

どうみてもverilog…それはそれとして
begin と end がいらんとおもわれ。
ttp://park11.wakwak.com/~nkon/diy/verilog/sample.html

あまり自分で書かない書き方なのでようわからんのだが、caseのdefaultって
とりあえず書いておけば中でOUT_PINの代入しなくても無問題なんだっけ?

>>154
いつもって言葉を知っていますか？

>>154
参考
module sel(
input [1:0] SW_PIN,
input [1:0] BUS0,BUS1,BUS2,BUS3,
output reg [1:0] OUT_PIN
);

always @(*) begin
OUT_PIN = 2'b00;
case (SW_PIN)
2'b00 : OUT_PIN = BUS0;
2'b01 : OUT_PIN = BUS1;
2'b10 : OUT_PIN = BUS2;
2'b11 : OUT_PIN = BUS3;
endcase
end
endmodule

>>159
おかしいだろそれ。

>>154です。
みなさん、ありがとうございました。Verilogですね、すみません。

>>159さんのアドバイスも入れながら組んでいますが、
相変わらず SW_PIN is not a constant というエラーで止まります。
評価する値は定数でないといけないのでしょうか、まったくわかりません。

さらにわからないのは、
>>159さんの例文だと、always @ (*)の中にcaseがありますが、
代入は、wireです。always@ ()の中は <= にしなさいと、書かれている本が多いので、戸惑っています。

1. case()〜endcaseは、always()の外に、assignと同じ位置に書いてはいけないんでしょうか?
　　CQの本を見ると、functionと併用されていたり、
　　always @ (*) + reg変数だったりします。

2. caseで使う変数は、
case (<wire>)　　　　　　　　　　　　// <>は、型宣言です
　　2'b00 : assign <wire> = <wire>;
　　2'b01 : assign <wire> = <wire>;
　　2'b10 : assign <wire> = <wire>;
　　2'b11 : assign <wire> = <wire>;
endcase
のように、wire宣言ばかりでは、いけないのでしょうか。
>>159さんのように、取り出しだけはregでないといけないのでしょうか。

僕がやりたいのは、FPGA外部のSWの組み合わせで、4組の8bitバス線から1組を選びたいでけです。
まるで、パーツ屋さんに売ってるアルプスのロータリースイッチの8回路4接点と同じです。
なので、assign OUT_PIN = BUS0; で良いと思っていました。
わけがわかりません。

>160
別におかしくないぞ。
"=" のことなら、同じbegin〜end内で混ぜると腐るが、"="で統一するぶんには問題ない。

>161
まず、代入は3種類ある。"assign wire =" (継続代入) と
"reg =" (ブロッキング代入) と "reg <=" (ノンブロッキング代入)。
継続代入とブロッキング代入は文字面が似てるので混同しやすいが、
文法上も意味論上も別物なので本読んだりソース読んだりする時には注意だ。
というか、ちゃんと区別するものだとして、もう一回手持ちの本を読み直せ。

そして、assign は >161 の 2. のような使い方はできない。

reg って書くとレジスターになるような気がするんだよね。
でも、ワイヤーになったり、下手するとラッチが出来たり・・・

ところで >>160 は、何がおかしいといっているんだろうか？
気になって昼寝できない。

>>162
ありがとうございます。
assignとregは、電線とD-FFという風に理解しています。
assignは電線なので、スグに出力。
reg<=は、次回のalways @ ()実行時の出力予約。D-FFのD端子の電圧イメージ。
reg=は、初めて見ました。(混乱しそうです)
やはりcase()は、使いにくいのでしょうか?

今、
assign OUT_PIN = ( SW_IN==2'b00 )?　BUS0
　　　　　　　　:( SW_IN==2'b01 )?　BUS1
　　　　　　　　:( SW_IN==2'b10 )?　BUS2
　　　　　　　　:( SW_IN==2'b11 )?　BUS3
　　　　　　　　: 8'b;
と、やったらうまくできました。
この文章はわかりやすくていいと思います。
assign OUT_PIN = xxxx;の形式だし、評価もできるし、
assignと同じ位置に置けるし、defaultも設定できるし。

case文は、僕にはまだ時期が早いみたい。

case文の文法というか、>>161のような質問は、どのようにして解決すればよいのでしょう。
面識ないんですが、PALTEKとか東京エレクトロンとか　に聞くのでしょうか?

ありがとうございました。

セミナーでも受けたら？

http://www.hdlab.co.jp/web/a010education/b016trainingv/0020rtl.php

ステマじゃないよw

caseの前の代入に意味があるのかい？

>166
caseで全てをつくしててもdefault付けるのと似たようなもんだ。

>>166
で、どこがおかしいんだ？

新刊でなくて、大手古書チェーン店で旧版を探すのもありかも
ttp://www.amazon.co.jp/dp/4789833984/
あとこれ
ttp://www.amazon.co.jp/dp/4774148393/
自分はトロいので、まだ NiosII までたどり着かない orz

ブロッキング代入も然り。意味がない。
俺なら即座に訂正する。

ま、おかしいと思わないんだったらそれでいいんじゃない？
ただ、そういう人がかいたコードは見たくないね。

>>164
おまえ俺と同じようなレベルだね。
caseが早いんじゃ同じようなif,else if,elseも時期が早すぎるんじゃないかな
ついでにalwaysやその後の@も禄に理解してなさそうだからこれらを使うの早すぎるんじゃない
>>154のmoduleをcaseじゃなくif,else if,else で書いたらどうなるの？
assign OUT_PIN = ( SW_IN==2'b00 )?　BUS0.....;
電線を繋ぐためだけにassignを付ける必要あるの？　それなら=だけで良いんじゃない？

>>170
ごたごた言わないで>>159の俺コードを晒せよ

>>171

　　if(SW_PIN==2'b00) begin OUT_PIN　=　{ 4'b0, BUS3 };　end
　　else if(SW_PIN==2'b01) begin OUT_PIN　= BUS2;　　　　end
　　else if(SW_PIN==2'b10) begin OUT_PIN　= BUS1;　　　　end
　　else if(SW_PIN==2'b11) begin OUT_PIN　= { BUS1[3:0], BUS2[6:4], 1'b0 };　end

で、どうでしょうか?

>電線を繋ぐためだけにassignを付ける必要あるの？　それなら=だけで良いんじゃない？
assign 書かないと、= で代入できないですよね。

>>173
case部だけじゃなく>>159のようにmoduleにしろということ
(コンパイルできるようにmoduleに、そうしないとエラーなのかも分らない）
>>173を>>154のcase部分に置き換えてエラーでない？
あと、なんで>>173ではassignをOUT_PINの前につけないの？　これも代入でしょ

VHDL初心者です。

VHDLでコンポーネント宣言をインクルードするという様な事はできないでしょうか?
Quartus2の場合、MegaWizardでモジュールを作成した場合にCMPファイルを生成してくれます。
今はCMPファイルの中身をVHDLのソースファイルにコピペしています。

そのままCMPファイルをインクルードできれば便利だと思うのですが方法が見当たりません。
どなたかアドバイス御願い致します。

Alteraだけの特殊ファイルをインクルード？
無理。

VHDLにはそんな機能は無い
元々合成用じゃなくて、回路仕様を記述するために作られた言語だ
あきらめなさい

コンポーネント宣言が嫌なら、ダイレクトインスタンシエーションを使うといい
STARCのスタイルガイドには使うなと書かれているが、俺は使ってる

>>176,177

アドバイス有り難うございます。
駄目なんですね。仕方ないです。

ダイレクトインスタンシエーションは始めて聞きました。
私が持っているSTARCのRTL設計スタイルガイドVHDL編初版には載っていない様ですが、
ダイレクトインスタンシエーションが掲載されているのは2011年6月発売の新版ですか?

教えてください。
VerilogでFPGAの勉強をしています。

回りに聞ける人がだれもいなくて、独学で試行錯誤しています。
特にHDLの書き方は、主にCQ出版の本を片っ端から買い込んだり、
半導体工学研究所(だったかな)の厚くて高い本を読んだりしています。

ここで質問ですが、Verilogの教科書は出ていないでしょうか?
洋書ではなくて、日本語のものでです。

CQの本は著者がだいたい決まっていたりして、違う側面からの説明が少ないように思います。
かといって、英語のIEEEを読むのも学力の点で問題があります。
C言語など、たの言語では、日本語で、共著の分厚い本がありますが、
VerilogHDLでは、そのような本はないのかなぁ、と思いました。
STARCの本も良いのですが、Verilogの規格、文法書ではなく、注意点、ガイドラインの本という感じがします。

CDがあるよ。

規格が知りたいなら IEEE-1394-2005 を読むしかないよ。

書き方は各社違うから要求に合わせるしかない。
IP を作るなら STARC だけど、全部ガチガチにするとロジック自体が判らなくなる。
あくまでも IP 屋のため。それでも抜けもあるし、曖昧な部分も多い。
そもそも古いツールの癖を引きずってて糞。

和書は見る気もしない。

ゴミだらけだよな ほんと…

探すの大変だったぜ
>>178
STARCから直接買ったVHDL版の初版の3-17ページに書いてあるよ

>>183

わざわざ有り難うございます。

当該ページ読みまして記載されている「記述量を減少させる」がまさに目的なので、
これで試して見ようと思います。
有り難うございました。

>>179
HDLの書き方や思想は各社各様。
ゲートっぽく書くところもあれば、スケマ的なところも。
プログラム的（if-then, caseのでっかいやつ）に書くところもある。

社内ルールとかに属するものじゃないかな。
自分の知ってるノウハウをwebで公開するのは簡単だけど、
結局社内資産とほぼ同等になってしまうから公開は無理。
結局、当たり障りのないSTARCしかない。

FPGAならAlteraのcookbook(名前失念)に記述ノウハウがある。
Xilinxにも同等のがあったはず。

回路図入力使ってる人っているの？

資産だと思っていたものが気付いたときには負債に

>>186
つなぐだけの上位レイヤーは、回路図で書いた方が楽そう。

>>175
> VHDLでコンポーネント宣言をインクルードするという様な事はできないでしょうか?
インクルードはできないけど。
こういうファイル作っておいて↓
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
package TestPack1 is
component Sample1 port ( A : in sttd_logic ; B : out std_logic);
end TestPack1;

使う側のファイルでこう宣言すれば↓
use work.TestPack1.all;

使う側のファイルでコンポーネント宣言を記述する必要はない。

>>189
それ、ISEではまったことがある。
上手く動作しないと思ったら、非対応だったという。
最新版だとどううなるか知らないけど。

>>190
それでよくいろんなライブラリ使えるなぁ。
ハードマクロとか使うとき、いちいちソース側でコンポーネント宣言してるのかな。
ザイは使わんから知らんかったよ。
一応QuartusとDCとReonaldは問題ないです。

すいません。聞きたいことがあるんですが、
皆さんmVerilog、VHDLは何でやってるんですか？趣味？仕事？大学？
仕事でやる人って結構きついですか？
どういった企業が使ってたりします？
あとこれって職種的にプログラマー、SEとかになるんですかね？

>>192
>仕事でやる人って結構きついですか？
　　　　　　キツイのはイヤだな。

>どういった企業が使ってたりします？
　　　　　　一流大会社だと、安定してていよな

>あとこれって職種的にプログラマー、SEとかになるんですかね？
　　　　　SEってカッコいいし。

回路図使っているよ。最上位階層で。何のモジュールがどうつながっているか
視覚的にわかりやすいのでおすすめ。

回路設計できない人は回路図入力使えないから選択肢にないんじゃないの？

最上位階層でも回路図入力は使わない
昔、見た目の美しさを気にする余り、いろいろ頑張りすぎて無駄に時間を使ってからやめたｗ
小規模の趣味の設計なら回路図入力で最上位階層残すかもしれんが…

言語設計に慣れてしまうと回路図入力のバージョン管理が面倒なんだよな。
古い人間なので未だにsubversionでまたーり管理してるけど
回路図は差分１つ取れないのであまり使いたくないというのが本音。

TEXTならgrepしてcheckとか快適

>189
最近のISEでは大丈夫みたい。
やってみそ。

はははは、はははは。月曜日納入の物が、まだできない。
今日明日は徹夜だ。

>>200
がんがれ！
リポＤ買い込んでるかい？

みんなの言っている回路図ってどういうものなのだ？
Visual EliteやHDL Designerのことでいいんだよね？

>>200
月曜納品のものは昨日仕上げたｗ
会社にはオレひとりだったから集中できた。

>>202
FPGAのツールには回路図入力が付属してるんだ。
74系とかAND、ORのモジュールがあって、基板作る時の
回路図入力と同様に使える。

　ISE14では、Core i7 の本領発揮で、もっと高速にMapできますように。

Verilogで、教えてください。
以下のように書いて実行させると、

　　reg　signed[16:0]　A;
　　reg　　　　[1:0]　B, C;

　　　　　if(A > 17'd32767 ) B <= 2'b11;　//　正;
　　else　if(A == 17'd00000) B <= 2'b10;　//　ゼロ
　　else　　　　　　　　　　B <= 2'b01;　　//　負

　　　　　if(A > 32767)　C　<=　2'b11;　　//　正
　　else　if(A == 0)　　C　<=　2'b10;　　　//　ゼロ
　　else　　　　　　　　C　<=　2'b01;　　　//　負

Aに±32767の三角波のような信号を入れたとき、
B=3, B=2, B=3
C=3, C=2, C=1　(←期待する結果)
になり、結果が異なります。
ずいぶん考えましたが、その理由が全く推測がつきません。

Aは17bit signedなので、
判断の数値はbit幅も示し、signed なのでd(decimal)で表記するなど
気を遣って表記しました。それなのに、
何も考慮もない 32767と 0 の書き方のほうは正常に判定するのです。

上記2つの判定式は、何が違うのでしょうか。
おわかりになる方、教えてください。

>>205
先生質問！　たとえば-10と10を17bit表記で書く時どう書くんですか?
先生、キャストしてみました。
if(A > $signed(17'd32767) )
if(A == $signed(17'd00000) )
これじゃ駄目ですか?
あと、Cの32767と同じになるような17bit表記は
17'd32767なんですか、それとも$signed(17'd32767)なんですか
$signed(17'd32767)ってメンドイです。もっと簡単に書く方法教えてください
先生、僕と一緒にこれでverilog勉強しましょう
http://www.sutherland-hdl.com/online_verilog_ref_guide/verilog_2001_ref_guide.pdf

符号付きなら17'sd32767 だ。
17'd32767 だと符号なしになるから比較も符号なしで行われる。

二次元以上の配列を異なる階層に代入、
または出力する事はSystem Verilogでは可能ですか？

Verilog2001だと、配列を
1アドレス(ワード)毎にwire接続させ、
変数化もしくは出力していましたが
記述量が増えて面倒です。

対策方法があれば教えてください。

触って学ぼう FPGA開発入門は使えない。webから消し去ってほしい糞記事ですね。書いたやつ死ね。

何でもwebに頼ろうとする、その態度を改めるのが先だと思うぞ

>>208

input [7:0] data [0:3][0:255];

とか System Verilog なら出来るよ。使わないけど。

ISE13.4って、起動しておいたiMPACTが、自分勝手に終了しないですか?

あと、コンパイル中にYouTubeとかニコニコ動画とか見てると、
処理がエラーで止まることないですか?
そのまま「ReRun」すると、今度は通るとか。

早くISE14が出ますように。

ドカタ諸君への告知

【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel　スレ
【Verilog】 記述言語で論理設計Project 【VHDL】　スレ
統合のお知らせ

【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 16
が終了しました。そこでFPGAスレをこのスレに統合します
FPGA、HDLの話題はこのスレでね。

　　　　　　ﾊ,,ﾊ
　　　　　（ ﾟωﾟ )　　お断りします
　　　　／　　 　＼
　 ((⊂ 　） 　 ﾉ＼つ))
　　　　　（＿⌒ヽ
　　　　　　ヽ　ﾍ　}
　ε≡Ξ　ﾉノ ｀J

いやだぴょーん

>>211
ありがとうございます。

4月ですね

はやくゴールデンウィークにな0

ワーニングが120個も出ています。
大丈夫でしょうか？

基本的にワーニング無視で良いでしょうか？

>>220
「大丈夫」と確信できる警告以外は無視してはいけません。

Aのregとaのoutputとかでつながってなくて

ワーニング1:Aがどこにも使われてません。
ワーニング2:aの出力がありません。0にしときやす。

とかね

鳥海さんの記事間違ってるところあるから訂正しておいて

鳥海さんって、もとNECの人だっけ。

ところで>>214の統合って結局どうなるってばよ。

>>224
NECで、その後イノテックの下請けだったかのエクセレント何とかって
会社に移って、その後コンサル業だね。
悪い言い方をすると、セミナー屋さん。

>>226
家業が本業なんじゃない？

verilog-mode 使ってる人って、このスレに居る？

>228
使ってるぞ。つうか、vhdl-mode ほどの切迫感はないにせよ、
verilog-mode無しの emacs 使いってむしろそんな修行僧いないだろ。

>>229
最上位階層は回路図入力とか言ってる人がこのスレにいるから、
そういう人は autoinst とか auto_template を使えば幸せになれるのになー、
と思ったもんで。

>>230
設計担当が違う場合、画の方が全体を瞬時に把握できるって
メリットはあるね。
ただし、図の手入力はミスを誘発する可能性があるので、自動生成に
大賛成。

>230
その場合、訊くべきは「autiinstとかauto_template使ってる人いる?」だろ…
使ってないのでどんくらい幸せになれそうか語ってオクレタノム。

ちょっとググってみたが、これ verilog-auto して変数名に展開したあと
もいっかい verilog-auto すると元に戻ってくれたりする?

>>230
最上位階層におけるモジュール間結線の記述は大体数千行とかになったりする
こともあると思うけど、それが 1/10 ぐらいの記述で済んだりする。
wire 宣言は手作業で書かなくてもよくなるし、モジュールインスタンス時の結線も
auto_template を使えば正規表現でポートのマッチングをして、
適当な名前の配線を接続することもできる。

あと verilog-auto はバッチモードで実行するのが良いと思う。
verilog-mode で書くソースは拡張子を *.vmd とかにしておいて、
verilog-auto で展開後のソースは *.v にするとかで。

間違えた...
>>232です。

>>226
今その人に教わってるけど説明が雑過ぎでまいってますよ・・
ＩＳＥの使い方を詳しく聞こうとすると逆切れするしｗ

セミナー屋のくせに質問されるのを嫌うというのは、知識が浅いということだと思ってます

>>235
>今その人に教わってるけど説明が雑過ぎでまいってますよ・・
講習の全体の時間と進捗を鑑みて、端折っていることもあるぞ。

>ＩＳＥの使い方を詳しく聞こうとすると逆切れするしｗ
そのセミナー屋さんは、ISEの使い方は良く知らないんじゃないか?
Quartus IIなら知ってるのかも知れない。
Xilinxの社員か販売店に聞くと、教えてくれるよ。いい人に当たればだけどね。
「あんた知らなさそうだから、もっと知っている人を出してよ」とは言いにくいしね。

>セミナー屋のくせに質問されるのを嫌うというのは、知識が浅いということだと思ってます
それは正解だと思う。話が不得手な方向に行くと、答えに窮してしまい、
「俺は本を書いてるんだぞ、スゴイだろ」というプライドが、許さないんじゃないか。

>Xilinxの社員か販売店に聞くと、教えてくれるよ。
ココ、笑うとこ？

はっきりと言ってもいいんじゃないかな？
「ISEに詳しい人をお願い」って

誰でもいいので、1度でいいから、ISEの詳しい使い方について
本を書いてくれないかな。少なくとも俺が買う。
でも、PlanAheadに行こうするなら、PlanAheadの使い方について、ね。

視聴したこと無いけど、こんなんじゃだめ？
ttp://www.virtual-event.jp/xilinx/tools.html

デフォルトではない設定や込み入った機能は、(本社含めて)使う人が少ない
　→ 情報が少ない
　→ バグ報告が少ない → 直されない

よって詳しい使い方を知ると仕事が遅くなる

誰かISEのwikiつくっちゃろーとか思わんの？

俺？XilinxのFPGAが無い・・・今テストボード最安でいくら？

>>242
作ってくれるんですね。よろしく

>>242
>今テストボード最安でいくら？
http://www.sioi.com.au/shop/product_info.php/cPath/30_24/products_id/47

宜しくお願いします。
各方面に、強力に宣伝しておきますよ

>>244
USB2.0ホストとして使えて、SDRAM が 16MB 以上載ってて、
一万円以下の FPGA ボートを探しているんですが、知りませんか？

ああ、ドロンしたい・・・

>>244
しかし49豪ドルとな？グーグル先生に聞いたら4000円だった。
やすいっすね〜。会社にお願いして買ってもらおうかしら。

会社で買うならもう少し出せるだろ・・・

>>246
そんな値段になるのか。安いな、中国じゃあるまいし
なんでこんなに安く出来るんだろ(実は作っているのは中国企業とか)
これ日本企業ならどれぐらいになるのかな。2万以上かな
こんな値段になるようじゃ日本企業負けるよな

ちなみに、日本で近い値段だと
http://www.marutsu.co.jp/shohin_65177/
メモリなんて搭載できないよな

>>249
XC3S250Eってスパルタン3っすかマルツパーツさん。
気合っすね・・・

Spartan は、4と5がないから古いわけじゃない。

>>251
あ、そうなんですね。
てっきり6年以上前のデバイスかと思いました。
ちょっと勉強します。

めざにゅ〜記念
ttp://ana.uploda.tv/jlab-maru/s/maru1336507321337.jpg
ttp://ana.uploda.tv/jlab-maru/s/maru1336507332561.jpg
ttp://ana.uploda.tv/jlab-maru/s/maru1336507336921.jpg
ttp://ana.uploda.tv/jlab-maru/s/maru1336507340620.jpg
ttp://ana.uploda.tv/jlab-maru/s/maru1336507344105.jpg
ttp://ana.uploda.tv/jlab-maru/s/maru1336507347395.jpg
ttp://ana.uploda.tv/jlab-maru/s/maru1336507354643.jpg
ttp://ana.uploda.tv/jlab-maru/s/maru1336507357694.jpg
コミュ障のひとが出てたぬ

DフリップフロップとAND/OR/NOTゲートで
011011011011011... のように出力を続ける回路って複雑でしょうか？

010101010101010...　ならそこらに転がってるのですが…

>>254
011 が基本パターンであとは繰り返しなんだね。
じゃあ、状態遷移が　0、1、1で、最初に戻るって感じでしょ。
FFの状態を、この順に遷移させれば良いだけ。（ｗ

>>255
それをDフリップフロップとAND/OR/NOTゲートで作ってください
お願いします

FFを3個つなぐだけだろ

え〜…組み合わせ回路必要か？FFだけでいいじゃん。

>>257-258に禿同・・・・・・と思ったが、FF1個だけってことか？状態数2じゃ無理でしょ。

残りのゲートでFF作るって宿題じゃね?

宿題じゃなくて院試過去問だったのですが
見通しが立ちました
ありがとうございました。

>>254の課題をVerilogで書くとどうなりますか？

入力のクロックのHLだけで状態が2通りあるからな

>>262
always @ ( posedge clock ) begin
　　if( out == 0 )then
　　　　out <= 1;
　　end else if( out == 1 ) begin
　　　　out <= 1;
　　end else if( out == 1 ) begin
　　　　out <= 0;
　　end
endif
end RTL;

ここは宿題スレじゃないだろ。（ｗ

>>264
あはは！

module P011_OUT(
CLK,
RST_X,

P_OUT
);
input CLK;
input RST_X;

output RST_X;

reg [2:0] Q;

always@(posedge CLK or negedge RST_X)
begin
if(~RST_X)
Q <= 3'b011;
else
Q <= {Q[1:0],Q[2]};
end

assign P_OUT = Q[2];

endmoudle

これでいいかなー？
シミュレーションは回してない

次からRTL書いて！の依頼のときは
書きこまれてから1週間後にしよう・・・

outputまちごうたー

コードまで聞いてるのは私ではありませんので
あしからず

あ、そうなのね。

DFF1とDFF2があったとしてー
DFF1-D=!(DFF1-Q&DFF2-Q)
DFF2-D=・・・・

やっぱり明日書こうっと

velilogってこれで良かったっけ？
always @(posedge clk)begin
if(cnt==2'b10)
cnt <= 2'b00;
else
cnt ++;
end

assign outp = not cnt[0];

いろいろダメだけど、雰囲気は伝わる

若い奴はCベース言語のHDLが普通で、RTL命のverilog/VHDLなんて良く知らないだろうからな
こうなるのはしょうがないよな
若い奴なら、SystemCで書いてよの方が良いんだろな。
大規模のハード時代にRTLで記述って、大きなソフトのアプリをアセンブリ言語
で書くようなものだしな。

ちゃうよ。VHDL使いなんだ。
Verilogはあんま知らん。

VHDLでいいじゃん

だってVerilogでって言うから…
process(clk)begin
if(clk'event and clk='1')then
　if(cnt="10")then
　　cnt <= "00";
　else
　　cnt <= cnt +1;
　end if;
end if;
end proccess;

outp <= not cnt(0);

>>273
アセンブラに相当するのはスケマじゃないのか？

>>273
SystemC から始めた人にクロック、並列動作、レジスタとかの概念が理解できるのかな。
ハードウェア設計者なら RTL は知っとかないと話にならんと思う。

>>278
プログラマー上がりが最初理解できずに随分悩んでいたよ。
結局ロジック回路の初心者向け教科書からやり直してた。
それでも、理解できただけマシで、神経やられて辞めた奴が居たぞ。

SystemC で RTL 記述するんだぜ。


ワイルドだろ？

俺SystemC分らんけど、>>276をって言うか
011011011011011... のように出力を続ける回路を
SystemCで記述したらどうなるんだ？

>>278
RTL、SystemCを知っていて自分のSystemCの経験から、
SystemCだけでは
クロック、並列動作、レジスタとかの概念が
理解できるか疑問ってって言っているの?

SystemCの合成ツールって何があるんだ？
まともなのあるのか？

>>281
systemc だとクロックの概念はかなり分かり辛いと思う。
だから RTL の理解もなしにプログラマがハードウェアを設計するのは無理かなと。

あと systemc で >>276 を書こうとすると以下のようなかんじ。

sc_out < sc_uint<1> > outp;
while(true) {
for(int i = 0; i < 3; i++) {
outp = (i == 0) ? 0 : 1;
wait();
}
}

>>282
Cynthesizer いいですよ。
SystemC の処理系はこれしか無いって会社の上司が言ってました。
これ使い始めて設計の期間がグンと短くなったんで、いいツールだと思うんですが、値段がすごく高いです...

>>283
SystemCでの記述ってそうなるのか。
クロックの概念は、VHDLっぽいか？記述そのものは確かにCだが。

SystemCだけをやる人ってのは「今のところは存在しないわけで
SystemCだと簡単に記述できるから、あくまでもその先を知ってる人が
ビヘイビア記述をするために使用するって感じだな
でもそのうち抽象化されたものしかわからない人が出てくるかもね
ソフトでいうところの、アセンブラなんかわからないけどプログラム書けますって人みたいにね

>>283
wait() ここでクロックイベント(同期)待ちなのかな。Verilogの@(posedge clk)見たいな物か
sc_out < sc_uint<1> > outpってテンプレでポート定義ってことかな
確かにビヘイビア記述だけあってRTL記述の>>276より何をするのか分りやすいな
Xilinxの新しいツールでC/C++ベース開発できるようになるらしいが、それがそんなに高くなければ
今後はFPGAでもビヘイビア記述設計が増えるだろうな。

>>285
>アセンブラなんかわからないけどプログラム書けますって人みたいにね
JAVAやっている奴なんかターゲットシステムのアセンブラ知らないのがほとんどだろうが
大きなシステム開発しているからな。ハードもソフトと同じような方向に進んでいくだろう

Xilinx Vivado High-Level Synthesis
http://www.youtube.com/watch?v=YSPugLS1V3U

鳥海佳孝ってどこの大学出てるんだろ？NECとかどうでもいいわ。地頭の程度を知りたいわ。
学歴しょぼくても司法試験受かってるとかならまだ理解できるけど。
この分野は東大ぐらいの人じゃないとまともな本は書けないだろ。
いいかげんにしてほしいよ。クソ本掴ませやがってムカつく。

どんな糞本でも理解できる頭があればそれなりに役に立つ。
まるで役に立たない本のほうが珍しい。
知ってることしか書いてなかったってのは別として。

>>289
知ってることしか書いてないって！
amazonや紀伊國屋で洋書を手軽に通販できる時代になんでこんな本出せるの？
classicになりうる本以外出すなよ。＞鳥海

>>289
あー、本人？他人まかせなんだね。セミナー屋らしいわ。

>>290
そう言うお前の書いた本が見たいよ。
CQ出版は、出す本が無くて困ってるから、話をすればスグに通るよ。

さ、早く出せよ、ほら

>>292
本人確定きたこれｗ俺に金出させて居直ってるよコイツｗ

卑怯者の鳥海くんｗｗ

地鎮祭でもやってろよｗ道楽ジジイｗ

鳥○は自分の本が酷評されてるからって、
NEC時代の先輩である小林さんの本をけなすなよ

おまえのパワハラセミナーに比べたら小林さんの音声CD付きの本のが1000倍わかりやすいわ
とっととすっこんで園児相手に生活指導でもしてろや

>>288
鳥○は日大出身。大学出るまでプログラマーに偏見を持ってて
プログラマー見ると蹴りたくなったらしい。

そんな奴がプログラムのセミナーやるなよほんと。。。

>>296
やっぱり人格に問題あるんだな。金さえもらえればよいと思ってるんだろうな。
小林氏は初心者向けにも良書を提供している素晴らしい技術者だわな。

>>297
日大でもいいが、隠すのがダサイな。大したことないくせに偏見もつとか何様なんだろうなｗ
論理回路のまともな講義もできないだろ。ベテラン技術者は大学で講義できるぐらいの
見識を持っててしかるべきだと思うが、鳥にはそれが無い。

>>267
if(~RST_X)
Q <= 3'b011;
resetでレジセットしているけど、おまえらは電源投入後の要リセットの設計が普通？
ASICなんかリセット回路内蔵して外部からリセット与えなくても自分で電源投入リセットするんか

リセットしないでどう動作させるんだ？

>>299
FPGAでそれに相当するのはinitialなど初期値を与える構文だね。

>>301
それ、論理合成で削除されない？

>>299
シミュレーションの都合ってんのもある

>>303
>initialなど初期値を与える構文

あと、おまえらは電源投入や電源異常以外でリセット使っている?
FPGAの場合は電源異常の場合は要configだろうし、
あるとすれば回路設計悪くて暴走するから、暴走検知したらリセットとか

ASICやったことないけど、ASICの場合はリセット配線なるべく減らしたいとかないのかな
要リセットだとあっちこっちのレジに配線しまくりになり配線大変ってならないのか
そもそもASICに外部リセットがあるって多いのかいな

>>305
低電圧検知用のアナログ回路入れてリセットかかるようにする
リセット配線はクロックみたいにツリー状にすることもある

>>302
initialで設定した値は、コンフィグ後のレジスタの初期値として実機でも有効なはずだよ。

XilinxだとSTARTUPなんとかってマクロがあって、これを使うとコンフィグ直後の状態に戻せる。
initialで設定した値に戻るって事ね。（ブロックRAMの初期値以外）
STARTUPってFPGAの、ASICとしてのリセット発生回路みたいなものらしい。
Alteraでも似たようなものあるんじゃ無いかな？

>>307
>XilinxだとSTARTUPなんとかってマクロがあって、これを使うとコンフィグ直後の状態に戻せる。
>initialで設定した値に戻るって事ね。（ブロックRAMの初期値以外）

ホントに？

initialで初期値記述のあるFFの場合は、コンフィグ時にinitialで指定した値に
FFをした後FFにクロックを供給(ユーザーロジックアクティブ)。
で非同期リセット記述しているFFの場合は、コンフィグの最後(?)にFPGAが自分で
非同期リセット信号を出してFFをリセット、その後クロックをFFに供給
って感じの処理をしていると妄想して信じてるんだけど。
いずれにしろコンフィグされれば初期値記述があるFFはリセットされると妄想。

外部からリセットしないとFFの初期値設定できないなら、開発の時、PCから
ダウソコンフィグするたびに手動リセットしないといけなくなるんじゃない。
そんなことしている?　ただ、ダウソコンフィグ時は特別でダウソ後
FPGAが自己リセットかけるようになっているなら別だけど。

ゴメン、月曜日で欝で嘘を書いています。外部リセット必ずしてね。

>>278
>SystemC から始めた人にクロック、並列動作、レジスタとかの概念が理解できるのかな。

おまえSystemCというよりソフトウェア知らなさすぎ、
少なくとも組込みやってるソフト屋でロジアナ使えないやつなんかいないから。
タスクの並列起動でwaitをいかに減らすかかがキモのRTOSなんていじったこともないだろ。あと、parallel指定とかトランスピュータとかも見たこともないだろ。
それとさ C言語のレジスタ修飾詞すら知らねぇってか？
むしろソフトと比べると10年は確実に遅れてる言語仕様、特に似非AdaのVHDLあたりで鬱になるんだろ。

>>294
スレ的に関係が深いような個人名出して誹謗中傷は辞めといた方がええで。まっとうな批判はいいとして、
マジ訴訟起こされるかも試練で。

>>296
>おまえのパワハラセミナーに比べたら

どんなことしたのかすごく興味あるわ。教えて

>>310
>少なくとも組込みやってるソフト屋でロジアナ使えないやつなんかいないから。
いや、いっぱいいるから・・・

組み込みのソフト屋ったってデバイス層を書く人とアプリケーション層を書く人（というかそれを専門で書く人）が
世の中にいたりするけどな。ミドルウエア専門の人だと普通のアプリ屋と同じレベルだったりするよな。

それならまだ許せるけど、以前いた会社ではFPGAやASICの設計で論理設計しか出来なくて
実機デバッグでロジアナ使えないどころかJTAG経由でプログラムをするってことすら
知らなかったやつがいた。恐ろしいことに会社に入ってから半田付けをしたことすらないそうで・・・・
そいつはVHDL使っててクロックの概念はちゃんとわかっていたんだけど・・・ねえ・・・・

1と0の狭間にいるんだよ。

>>304
それだと、初期値だけは良いんだけどね

>>310
そんな凄いソフト屋ならHDLである程度ハード開発も当然できるよな
いや、ハード遅れているというぐらいだからSystemCかな。いやいや、
自分で更に進んだ俺言語作ってやってたりして。
ハード知らないでソフト書くなんて組み込みソフト屋じゃないって
思っているだろな。

>>311
そっか。鳥海さんごめんなさい。
卑怯なのは私でした。もうしません。ごめんなさい。

>>317
おまえ、まったく現実知らん糞学生か？それともまわりよっぽど糞ばっかの下請け勤務か？
組込みやるのにハード知らんて？そんなの通用するかよ。ネットワークアナライザ見ながらインピーダンスマッチング短時間でとるような作業やれと言われりゃ無理だろうが、
ロジックだけじゃなくオペアンのイロハぐらいは知ってて当然。
末端は知らんが、まともなシステム設計をやるには最低、学部電気系程度の知識は組み込みでも必要だ。
いったいどんな職場環境で仕事してんだおまえは。

○り膿はverilogのセミナーがしたいのか生活指導がしたいのかはっきりしろよ
社会人にもなって中学生が受けるような生活指導されて怒鳴りつけられる筋合いないわ
verilogの質問にはろくに答えないくせに、高圧的な説教だけは進んでする存在価値不明の3流セミナー屋だぜ

ジェームス・スキナーとどっちが上？

個人攻撃してる奴って、レス見るとモンスター受講生じゃないのか。
モンスター受講生には中学生が受けるような生活指導しないといけないのか、
先生大変だな。

>>319
>学部電気系程度の知識は組み込みでも必要だ
システム設計するのにどんな知識が必要?

>>320
N○Cではゲンコツ喰らいながら回路設計をおぼえたらしいよ。
技術者であるということはそんぐらい厳しいんだぞ！みたいなことが言いたいらしい。

NECより売り上げ上位の電気勤務だが、
鉄拳制裁がそれほど有効ならこれほど業績は低迷しない。
意味ない鉄拳制裁だったね。お疲れさｎ

でも、
日本の会社は稲森流とか、ロームみたいな社員を馬車馬のようにこき使う糞会社が業績上げてるとこ多いのも事実だけどね
日航の売り上げ改善とか、また稲森が神として祭り上げられるのかね？

ぼやーっとしていると、いつもならスパナが飛んで来るんですが、
今日は、ロジアナが飛んできました。

会社ならそういう頑固技術者的な感性でもいいのかもしれないけど
金払っていくセミナーでやられたらたまらんねw

恐ろしい職場や・・・でもｺﾅｸｿｰって言いながらやってるかも

置いといて4000円FPGA注文してみたけどXillinxの
14品のダウンロードモジュールが一個もないことに今更気づいた・・・
どこかに安いところないっすかね・・・

>>328
ゆとりだな。
>14品のダウンロードモジュール
何なのか分らないが、FPGA注文したところに注文すれば良い。
そこの安いよ

>>329
ところがどっこい。つうか>>244のなんだが、PDFに
「自前で用意してね」
ってかんじで書いてあって、中になかったんだよ。
ちなみに14pinのJTAG用といったところか・・・

entity RAM is
port(CEX:in std_logic;
RWX:in std_logic;
IO:inout std_logic_vector(3 downto 0);
A:in std_logic_vector(9 downto 0));
end RAM;

architecture Behavioral of RAM is
type MEMORY is array (0 to 1023) of std_logic_vector(3 downto 0);
signal MEM:MEMORY;

begin
write:
process(CEX,RWX,IO,A)begin
if(CEX='0' and RWX='0')then
MEM(conv_integer(A)) <= IO;
end if;
end process;

read:
process(CEX,RWX,A)begin
if(CEX='0' and RWX='1')then
IO <= MEM(conv_integer(A));
else
IO <=(others => 'Z');
end if;
end process;
end Behavioral;

古い資料を写しRAMを記述したのですが、
Xst:737 - Found 4-bit latch for signal <MEM_0>.
........
Xst:737 - Found 4-bit latch for signal <MEM_1023>
とwarningがでました。なんででしょうか？
(Xilinx ISE10.1です。)

>>331
Xilinxはよく知らんのだが・・・
エラーではなく警告なので
　ラッチができてるけど意図したラッチなの？
　大丈夫？
って意味では？
組み合わせ回路を作りたいのに、記述ミスでlatchを記述しちゃう人が多いので、
それを教えてくれてるだけのような。
ソースを見るに、意図したラッチだと思われるので無視してよいかと。

>>331
非同期メモリってある意味ラッチだから、その警告無視して良い
FPGAなら同期メモリにして内部のブロックRAM使うようにしたほうが良いな

分散RAMなら256SLICEか…
ブロックRAM使うのが吉。

なるほど、ありがとうございます。

>>330
うちで使っている代理店なら
http://avnet.co.jp/design/kits/xilinx.aspx#download
HW-USB-II-GはXilinx純正で安心だが超高い、まだ米国avnetの方が安い
AES-JTAG-HS1 は安いが...、ま、Xilinxの正規代理店扱い品だから大丈夫だろうとは思う
更に送料込みで値段が安いの欲しければ、ネットを気合を入れて這いずりまわれ

そのボードのPCI-Eみたいなソケに刺さるコネって入手できるのか
俺的にはこのソケがネック

どのソケットのこと?

14ピン2mmピッチの書き込みコネクタのこと？
だったらavnet辺りで大量に確保してるはず。

書き込みケーブルはニッショー（だっけ？）試したことあるけど
うちの基板ではjtagクロック落とさないと書き込めなかった。

>>244みた。
PCI-EみたいなソケットってPCI-Eそのものやんｗ
相手側はコネクタなんて無くてカードエッジやん。
ネタかよ…orz

>>339
形はPCIeだけど、信号アサインが違うのよ

>>300
モジュールって言ってるけど、
業界では、ダウンロードケーブルと言うよ。
ダウンロードケーブルを買うと、14ピンのケーブルも
付いてくる。


USBが付いているから、ダウンロードケーブル要らないかと安心したけど、
そのUSBは電源供給のみだった。コンフィグには、別途ダウンロードケーブルが要るという。

会社にalteraしか無いのがネックだ。
まあ個人で買っちゃったので何とかしないとね。
皆さんの助言通り、avnetでさくっと買ってみようっと。ありがとー

・・・で>>336のとおり、JTAG-HS1ってのが見つかったので
ネットで検索したら5250円。どこも同じ価格か。

DLの
モジュール、基盤と
同額か・・・

FPGAきたよ〜。まだ動かしてないけど。

すでに一つ言えることがあって
USBの電源供給モジュールの差し位置がおかしい・・・
なんか作りも雑？とは言わないまでも
基盤に足が付けられないので、裏面のハンダ面が床に当たる。
当たらないように、梱包材を敷いたままやることになりそうだ。

基板見て思ったのだが、小さいカードエッジコネクタって案外便利かもしれんな。（ｗ

>>342
>USBの電源供給モジュールの差し位置がおかしい・・・
日本製と違って、一見雑に見えるけど、ソケットの1つのピンが埋まっていて、
逆刺しできないようになってる。
ただ、USBコネクタの出る方向が不自然というか見ていてツライ方向になってるよね。

>>343
カードエッジはいいと思うけど、それに使える相手基板が無いんだよね。

LX4なんで容量が少なくて、仕事にはちょっと使いにくいと思う。
趣味用としては、Spartan6だし、安いし、抜群なんだけどねぇ。
回路図は見にくいし、基板のシルクは言葉足らずで回路図との対応がとりにくいし。
わんぱく者だけど、かわいいやつです。

>>344
今時は自分で起こすからその点は無問題だよ。
仰るとおり仕事では使いたくな仕様だが、残念ながらそんな仕事が
回ってこない。（ｗ

>>345
>今時は自分で起こすからその点は無問題だよ。
起こすって何を?　基板を起こすってこと?
あのピッチの基板が簡単に作れる?

しかも金メッキしないといかんしな

設計だけなら出来るけど、製造は外注だな。
実装のほうが大変だ。

FusionPCBだと50mmx50mm 10枚で$9.9＋送料。
＋$15で金メッキだから趣味で出来るレベルやね。

実装が大変？
自作基板なら手付けできる部品限定でしょ。

しないほうがマシな金メッキかもしれないけど

ボロPCにISE入れてるんだけど今容量だけで6Gだと？
休みの日に一気にしようと思ってたんだけど進めず

悪いみんな・・・


しかしFusionPCBってやすいねー。
たまーに会社でプリント基板設計、外注するときに
こそっとPCI-Eとユニバーサルのパターンいれとこうっと。

会社でFusion使ってるのか・・・

ごめん、使ってないです。
次はFPGAを動かした頃に参上します。

わかったからコテ外せよ。

教えてください

画像のフレームレートを変換する場合、画像メモリは、何ページ持つのでしょうか?
例えば、フレームレートがピッタリの整数倍なら、A, Bの2ページでなんとかなるように思います。
しかし、レートが異なると、読み手の垂直同期で他方に切り替えようとしても、
現在書き込み真っ盛りだったりします。
ところが3ページあると、読み出し→C終了したとき、A書き込み中ならBに切替え、
書き込みは、AとCを交代で書き込めます。

この考えは間違っているでしょうか?　

>>355 HDLスレで聞くという考えが間違っているかもしれない

1000/1001 で苦労するがよい

>>356
ありがとうございました。
そうですか、了解しました。
あちらのスレで聞いてきます。ありがとうございました。

electromagnetic wave
http://www2.nsknet.or.jp/~azuma/e/e0037.htm#ism

朝鮮総連の『挺陝製』と『レッドハット』悪用犯罪
-electromagnetic wave　電磁波
ここに電波の帯域区分をまとめた。 国際電気通信条約無線規制により定められる電波の帯域区分名である。 無線通信は，既存の技術/機器との干渉や，各国の規制などによって，利用できる周波数帯が限られている。
欧米諸外国では，電波使用料徴収に際してオークション制度が導入されている。2005年２月３日，総務省での『携帯電話用周波数の利用拡大に関する検討会』第８回会合でこれまでの議論の内容をまとめた意見案が明らかにされた。 対立する分野では両論を併記している。

狆閔贐・儔未人・齠嵋人-チュォミ人＝瑁喰と蟻輊惡面儿・戲豬冕尽-チョメ儘が横須賀の要塞に居る。

偽自民党員-小笠原出身の扇のそっくりさんの孫『偽清水』『偽アミ』『偽エアロ(エリ)』は蟻輊惡面儿・戲豬冕尽(ギチョメジン)。「支那(級)畜アミ」『朝鮮見本の豼貔』のアミが 私に話す『札幌市立北九条小学校の小１のクラスメイト・牛乳のシズちゃん』である。
その家族は 全員、逃げる為に有名人似に整形する詐欺家族。森、安部、野田、扇、野田聖子のそっくりさんの詐欺師家族はユダヤでもカナンでも無い。イロマンゴ島の部族である。
シズちゃんと祖母『偽扇』が魔女である。
横須賀の要塞に『朝鮮総連』のアミやタエの親戚の振りで一緒に居る。
まだ、続けているのは その家族のみ。口に石を…阿鼻の形相に。

天皇家 織田繪璃奈(横濱・野島えり)楷戴
A(E)rena Oda Medici Lancasta Vintevecom Yokohama-Eleonora de' Medici.
еёжЭЮЯабЧЦХЛθ γδεζηθ
弖十＝優多野手頭＝慧吏載地衛 帝跿(徒)
哇狸野雉会 匯蛙労 野慈蚕 優多野手頭
еёЬТУФКЛθ шщпёЬТУФХЛθ νξδεζηθ γνξδεζηθ шщпёжЭУТЬЫСТУФХЦЧШОНМЛθ ΡΣΘΙΚΛΜΒΓΝΜΛΚΙΘ ежрсзийклвгднчцхшеёЬТИЙКЛθ

細かい話なのですがVerilog-HDLで同期データセレクタを記述する時に、
always #1 clock <= ~clock;
initial begin
clk <= 1;
select <= 2'b00;
#2 select <= 2'b01;
とし、
selecta slecta1 (sel, clk, d);で呼び出してやると
二タイムクロック目に、クロックが上がり同時にセレクトが1になるのですが、直前のセレクト端子は０ですよね
しかし、二タイムクロック目でデータ１を選択できています。
これはどういう解釈をすれば良いのでしょうか？

selecta の中身を見ないと何とも言えないが
posedge clk を評価した時点で select は1になってるよね。

記述自体が間違ってると解釈の意味ないんじゃね？

>>362
ノンブロッキング代入文は同時であるから
クロックが上がったのを探知したときにselectを見ると
クロックと同じく既に上がっているということなんですね

selectの中身見てみないと何とも言えんな
思い当たると言えば、Resetが無いようなので、記述次第では同期セレクタじゃなくて
ただのコンビネーションロジックのセレクタができているとかかな

>>364
ブロッキングでも同じだと思うよ

検証関係で、皆さんが役に立った本やサイトってありますか？

アサーション検証の勉強がしたいのですが、中々いい情報が見つかりません。
そもそも、検証関係のドキュメントが回路に比べ少なすぎる・・・orz

検証ってことはプロだろ？まさか素人が真面目にアサーションなんかやろうと思わないだろうし・・・
会社に頼み込んでセミナー受けた方がいいよ、結構マジで
外に出てる情報少なすぎるからね

教えてください。

Spartan3評価ボードで、16桁×2行のLCD表示器に、16進数が出るようになりました。
苦労しました。今度は10進数を表示したいのですが、どのようにして計算するのでしょうか。

8bit変数をマイコンでCなら、
int X = 123;

C = (X/100) + 8'b30;　　LCD(C);　　X = X - (C*100);
C = (X/　10) + 8'b30;　　LCD(C);　　X = X - (C*10);
C = (X　　　) + 8'b30;　　LCD(C);
という感じで作るのですが、FPGAでは割り算が苦手(clock数かかる)なので、
どうするのかな?と思いました。

100を引きまくる。引けた回数を表示。
10を引きまくる。引けた回数を表示。
余りの数を表示。
でしょうか?

>>369
32bitのint時はマイコンでCではどうするんですか?

>>369
何が何でもクロック最優先！って話なら、この程度なら
address 8'd000 → data 12h'000
address 8'd001 → data 12h'001
　|
address 8'd009 → data 12h'009
address 8'd010 → data 12h'010
address 8'd011 → data 12h'011
　|
address 8'd254 → data 12h'254
address 8'd255 → data 12h'255
みたいなROM(caseでは書きたくないなぁ)を作るとか :-)

それじゃデカすぎ！って話なら100の桁だけは単純に8'd100や8'd200の比較と減算ををパラでやって
10の桁と1の桁だけROMでって書き方ならROMサイズを半分以下に出来る。

単純に割り算でやるならCoreGenのdividerを使うって手もある。多分一番お気楽極楽。
>>370のような場合でもややこしくならない。

自分で引きまくるなら2進イメージで比較→減算→シフトとやったほうがちょっと早いかな。

カウンターなら最初から10進カウンターにしておく。

>>369です。
みなさん、ありがとうございました。

>>370
32bitのint時も、Cにやって貰うので、わかりません。
マイコンでは、strcpy(C[xx], "%3d, %f", ondo, dat); というふうに便利にできるので
任せっきりです。

>>371
ありがとうございます。なるほど、テーブル引きですね。
マイコンだと、10進→16進のときはテーブルをよく使います。
hex_data = { "01234567890ABCDEF" }; という感じです。

入ってくる値が8bit限定ならいいですが、16bit, 32bitと深さが上がると、大変そうですね。
CoreGenに依頼するのがいいのかな。

>>372
カウンターだけならいいんですが、A/Dの値を、binaryだったり、小数点とか、
あるいは、文字列だったりです。
つまり、fpeintf( LCD, "hoge=%6d", A); とかができないかな、と思いました。
ソフトウェアCPUでやれば良い、みたいなのは無しで、技術的にどのように対処しているのか
知りたかったです。

みなさん、ありがとうございます。

検証か…
期待値をソフトで吐いて、比較してたがどうにも期待値と合わず
死ぬほど悩んだ末、期待値生成側と回路側とでアルゴリズムが
違うことが解って、誤差分が合ってない事が解ったってな事があったなぁ。

開発グループ内での意思の疎通とか、外注との仕様のやり取りって
大切だよな。（ｗ

>>369 >>373
やりたいことは結局のところ2進バイナリ->BCD変換じゃないのか?
XbitバイナリをLCDや7Segで表示しやすいY桁のBCDに変換ってことじゃないのか?
logicでのbin->BCD変換やらBCD->bin変換はlogic屋ならどうするかって常識だろ
これらって人とのインターフェース部には良く使うだろうし
聞き方が悪いから欲しい答えが帰ってこないんじゃないか

>>373
LCDに出したいなら、それこそマイコン使えばいいだろ？
ハードでリアルタイムにやる必要性がわからん。
HEX→BCDの専用ロジックのICもあったけどな。

>>373です。
みなさん、ありがとうございます。

>>374
>やりたいことは結局のところ2進バイナリ->BCD変換じゃないのか?
そのとおりです。

>XbitバイナリをLCDや7Segで表示しやすいY桁のBCDに変換ってことじゃないのか?
そのとおりです。

>聞き方が悪いから欲しい答えが帰ってこないんじゃないか
すみません、そうだと思います。

>logicでのbin->BCD変換やらBCD->bin変換はlogic屋ならどうするかって常識だろ
すみません。その常識を知らないので、教えていただけませんか?
宜しくお願いします。

>>376
>LCDに出したいなら、それこそマイコン使えばいいだろ？
それも1つの方法だとは思います。しかし、今回はソフトウェアマイコンを使わないで
FPGAで実現するには、みなさん
どのようにしているのかを知りたかったのです。

Xilinxとかの評価ボードには、決まって文字液晶が付いています。
たぶん、マイコンから使うのだろうとは思いましたが、マイコンを積めないような
非力なFPGAでは、どのようにして数値変換をするのか、技術的な興味で知りたかったのです。

>HEX→BCDの専用ロジックのICもあったけどな。
7447とか、4056なんかでしょうか。あれも良いICでしたが、
確か32bitのbinaryからBCDにするのは、特殊な配線をしたと思います。

そもそもさぁ、非力なFPGAで32ビットの入力値をBCD変換して
LCDに表示するって言う要求が間違っているんじゃないの？

入力値を見たいだけなら7セグLEDで"4FE5"って表示すれば困らないし、
LCD表示器使うとシーケンス制御が面倒くさいよ。

32bitのBCD変換だけを純粋に考えるなら、32段のBCD加算器かなぁ。

>>377
除算にクロック数が掛かるというのが、引き算の回数
という意味で捉えているのであれば間違い。

通常はシフトと漸近法を用いるからビット数分かかる。
パイプライン処理出来るし、問題ない場合が多い。

>>378
>そもそもさぁ、非力なFPGAで32ビットの入力値をBCD変換して
>LCDに表示するって言う要求が間違っているんじゃないの？
そういうことではなくて、技術的にどのようにするものなのでしょうか?
ということです。

>32bitのBCD変換だけを純粋に考えるなら、32段のBCD加算器かなぁ。
加算ではなくて、入力値のデコード、変換の方法を知りたいです。

>>379
>通常はシフトと漸近法を用いるからビット数分かかる。
>パイプライン処理出来るし、問題ない場合が多い。
あっ、なるほど。割り算回路を自作すればいいんですね。ありがとうございます。
変換方法全体でいくと、最初に書いたように、
100で割る、表示、残りを計算、10で割る・・・・という方法でやっていらっしゃるのでしょうか?

マイコンを使うべしって言ってる奴はトンチンカンだよな
FPGAでやるならどうするかって聞かれてるのに・・・
「1＋1はなんでしょうか？」　⇒　「1と1を足すのが間違ってる！」って答えてるようなもん

>>377

なぜ”BCD変換”でググらないの？

>>382
ありがとうございます。そのキーワードでは探していませんでした。

検索したら、0〜4までは、そのまま。5〜15?は+3して・・・みたいなページを
見つけました。まだ理解していませんが、そういうやり方があるんですね。
大変勉強になりました。感謝いたします。

あと小数点は、どのようにするのでしょう。
マイコンなら、printf()で自由に表示できるのですが、FPGAではどのようにしていらっしゃるのでしょうか。
固定小数点なら、整数部分は、今回の方法で良いと思いますが、
小数部分は、
1/2　1/4　1/8　1/16　1/32　1/64　1/128　1/256

>>381
>マイコンを使うべしって言ってる奴はトンチンカンだよな
>FPGAでやるならどうするかって聞かれてるのに・・・

普通やらないんだから、聞いても無駄だってことだろ

ほら、

>あと小数点は、どのようにするのでしょう。
>マイコンなら、printf()で自由に表示できるのですが、FPGAではどのようにしていらっしゃるのでしょうか。

こんなこと言い出すんだよ。

>>381 が答えてくれるってさ。

>>383
>マイコンなら
Cでprintf()なんて関数使わないで固定小数点のバイナリをBCDに変換するコードを書く。
これがC言語上で行うFPGAで行う固定小数点のバイナリ->BCD変換のアルゴリズム開発みたいなもの

ADデータは8bitのバイナリで
0xFF: 2.55V
0x00: 0.00V
の電圧を表す
これを人にわかるようにBCDで表示したい。
先ずこの場合のバイナリの小数点はどこにあるんだ?

ひょっとしたらこんな対応かも知れないぞ
0xFF: 127V
0x00: 0V
こんなかも
0xFF: 255V
0x00: 0V

マルチプレクサでAD入力信号を切り替えられるようになってて
マルチプレクサの各入力にはアンプやらATTついていたな。どうしよう

>>384
>普通やらないんだから、聞いても無駄だってことだろ
普通がどうやってやっているか知らないので、お聞きしたんです。
「普通はFPGAでそんなことはやらないんだよ」と教えてくださればそれで良いのです。
普通はやらないということは、既にFPGAの常識を知っている>>384だから言えるわけで、
何もしらない僕は、「どのように処置しているんだろう」と思うんです。

>>こんなこと言い出すんだよ。
悪かったですね。
そんなこと言うお時間をお持ちなら、「普通」は、どのようにしているかを、教えていただけないでしょうか。

「普通」は痛い奴の相手はしないよ（藁）

その場合場合で適切な回路を組むだけなんで「普通」なんてのは無いだろ。
それと32bitの数値が何者かで適切な回路は変わってくる。
情報が少なければ望んだ回答が得られないのは必然。

除算以外の方法では、32bitがカウンタの値ならBCDカウンタを
別途組むというのもひとつの方法。

要は回路化しやすいかどうか、同時処理できるという
FPGAの特性を生かせるかどうかだね。

あれだ、SystemC 使え。

>>386
「普通はFPGAでそんなことはやらない」

なぜならば、BCD というのは、人が見るためのものだからだ。
BCD変換だけ出来ても仕方がない。人に見せるには、他にいろいろやらないといけないはずだ。
人が見るということは速度も必要ない。だから、普通はマイコンでやる。

もし人がPCでデータを見るならば、普通は装置側に BCD変換は必要ない。PC で変換すれば良いはず。

まぁ、マイコンなんて無くて、集積度も全然たいしたこと
無いような時代にも電卓はあったわけでね。
最初から全部BCDで組む方が現実的かもね

そうだね、大昔はＡＬＵが4bitとかだったからね。

>>392
8bitCPUはCなんて使わないでアセンブラでやってたんだよな
その当時の人どうしてたんだろな
ついでに8bitCPUが高価時代はADデータを74ロジックでロジックんで
7ｾｸﾞでデジタル表示してたんだろ。どうしてたんだろな
普通はFPGAではやらないからで済むって、ほんとゆとり時代って良いよな。
だから、ソフトもハード屋もドカタでOKになったのかも
俺のじゃなくあいつらにやらせろ

>>393
7segLED 用のドライバICがあった。たしか7447。

FPGA内蔵マイコンでやるって言うならそれをCでどう書くんだ
これならやりなれているから簡単に答えられるだろ

>>391
確かはじめてのマイコン(4bit)が電卓用だったって聞いたことあるな
マイコンがない時代はHEX表示電卓だったのかな

>>393
少しスレチだが1chipCPUが8bitの時代には、A/Dとか12bitまでは普通にあったよ
確か東芝が12bitCPU、富士通が16bitCPU開発してた。主流にはならなかったけど。

あと、ＢＣＤの処理のしかたとしては4bitずつシフトして計算してました。

>>390
BCD表示のためだけにマイコン追加するって
どんだけ甘やかされた設計してきたんだか…。

>>394
こんなところに来るって。ついにム板を追い出されたのか
おまえC得意だろ。宿題で
ADデータ12ビット、
FFF:4.095V
000:0.000V
に対応する
4桁BCDにする変換するコード書け。　
だたしCのprintf()等の変換できる関数は使わない
とあったらどんなコード書く
BIN->BCD変換を自前で作るのいやなら>>383の言っている
Shift and Add-3 アルゴリズム使う

>>398
えへへ、両方みているのはお互い様でしょ、別に追い出されたわけじゃないけど、そんなむずかしい問題はかんべんしてえ。

>>397
BCD 表示のためだけに マイコンが必要になることは、普通ない と言っているだけなんだが。

>>369
というより聞いてる内容が「どれが正解ですか？」って事だよね。
どれも正解で、目的によって適した物が違うだけの話。

100を引きまくる。引けた回数を表示。
10を引きまくる。引けた回数を表示。
余りの数を表示。

これも正解の一つ。Cで書いてもHDLで書いても正しい結果が得られる。
ちなみに、気づいてるかどうかわからないけど、これはまんま割り算だよ？
小学生の時に習った筆算での割り算そのもの。
2進数でやるか10進数でやるかの違いはあるけど、割り算回路も基本同じ事してる。
（最適化は色々あるので、言葉のまま捕らえないように）

マイコンでCなら〜FPGAでは割り算が苦手(clock数かかる)

マイコンも割り算回路を持っていない機種だと数10〜100クロックかけて割り算してるんだけど、
それは苦手とは呼ばないの？中ではライブラリが加減算回路を使って割り算を実行してる。

FPGAが割り算苦手かどうか、自分で書いたアルゴリズム（100引きまくって〜）を実装して
見れば良いと思う。思った以上に小さな回路ができあがると思うが。

正解は一つじゃ無い。
外部にマイコン付けるのも、FPGAにマイコン実装するのも、HDLで書くのも全部正解。
一端D/A変換してBCD出力のあるA/D変換器に突っ込むってのもひょっとしたら正解かも知れない。

>>401
とうもありがとうございます。
大変わかりやすいご回答で、納得できました。

>小学生の時に習った筆算での割り算そのもの。
はい。それは知っています。マイコンのCでやるときに、自分で考えた方法ですので。
途中で小数点を入れたり、ゼロサプレスを入れたりして、今でも使っています。

ご察しの通り、
みなさんがFPGAで、どんな方法でやっているのか、もし定石的な方法があるなら、
それが「解」だろうと考えていました。

>割り算回路も基本同じ事してる。
この説明を読んで、自信が湧きました。
「こんなやり方をしていると、ヘタだなと思われやしないか?」と、
ビビっていたのです。ありがとうございました。

>マイコンも割り算回路を持っていない機種だと数10〜100クロックかけて割り算してるんだけど、
>それは苦手とは呼ばないの？中ではライブラリが加減算回路を使って割り算を実行してる。
気がつきませんでした。人間相手ということもあり、十分に速度で変換出来ているな、と
思っていたのです。
ただ、ロータリーエンコーダーのup/downをLCDに表示させる時、数値のLSBが1つ変化するだけで、
全桁をリフレッシュするので、割り算というかBCD変換時間が気になることがあります。

>FPGAが割り算苦手かどうか、自分で書いたアルゴリズム（100引きまくって〜）を実装して
>見れば良いと思う。思った以上に小さな回路ができあがると思うが。
確かに、やったことがありませんでした。
上述のように「FPGAの人たちは、もっと格好いい方法でやっているんだろうな」と
思い込んで、試してもいませんでした。ちょっと明日やってみます。

>一端D/A変換してBCD出力のあるA/D変換器に突っ込むってのもひょっとしたら正解かも知れない。
その通りですね。ありがとうございます。
以前に、FPGAの乗算器の使い方が良くわからなかったので、
外部に出して、アナログ乗算器ADxxxを載せて、DA→乗算器(他の数値を掛けて)→ADで取り込む、
ということをしたことがあります。それなりにはできましたが、
客先から「なんでFPGAで乗算しないんだ?」と問われて、本当のことが言えず、
適当に言い訳したこともあります。

FPGAを始めて間もなくて、FPGAにマイコンを入れることができないので、
外部にPICとかSHとかのマイコンを置いて、外部バス接続でFPGAと接続。
FPGAには拡張I/Oのような使い方しかできません。
そのうち「なぜFPGAにマイコン載せないの?」と言われそうでビクビクしています。
(あの煩雑なバス接続手順と、自作モジュールのバス接続が難しくて)

みなさんの、BCD変換方法などのお話、大変勉強になりました。
ありがとうございました。

外部に何かつけるなら、ROMつけるのが手っ取り早い。
クロック不要で一発変換

>>393 >>397
表示だけのためにマイコン使うのはイマドキ当たり前だろ。
無理してFPGAに詰め込むのは趣味の範疇だろ？

ADC で BCD 表示のやつは積分用のカウンタが BCD になってるわけで、
わざわざバイナリーから変換してるわけじゃない。

ゆとり世代をバカにする前にシステム設計できるようになれ。

だからズレてるって言ってんの
How to do を聞きたいのに、what should be を答えてるっていい加減気付けよ
こういう奴が議論入ると、ただかき回すだけで全然進展しないんだよな・・・

おお、>>405頭良さそう。

Was sollte gemacht werden ではあるけど、
>>393 に返しただけだ。

ここでコレを言っても馬鹿にされるにせよスレ違いとは言われないよな

日本語でＯＫ

>>407
おっ、ドイツ語だね。　もしかして、あの人?

キチガイは
>結局どんなものが出てきても文句言ってるっていう気がする。
だよな。
もう、自分や自分の会社で文句でないの作れだよな

>>405
その通りだよな。

マイコン使いの質問者はSpartan3評価ボードでFPGAソフトマイコンをやりたいわけじゃないよな
マイコン使いがあえてロジック回路でやりたいから質問したんだろ
ついでに、質問者は仕事でLCD表示ならFPGAなんて使わないでマイコンですると思う

>>402
自分ならどうするかな？
「FPGA評価ボードでBCD表示する」というのがお題目だから、マイコン外付けなんてのは無し。
昨今のFPGAなら普通にプロセッサ入れてるので、それに表示させてしまうが、
Spartan3の小さいのだとつらいな〜
ちなみにFPGAにプロセッサ入れるのはそんなに手間じゃ無いと思う。
慣れてしまえばかなり便利なツールになるよ。仕事で言われる前に今のうちに苦労しておこう。

そうなるとHDLで書くことになるかな。
100引きまくって〜の実装か、テーブルで変換するか…

BCDカウンタを入力値回カウントアップする方法にするかも。
4桁9999まで回してもクロック10MHzなら表示遅延1ms、人の目にはわかるまい。
マイコンじゃ許されない実装だけど、FPGAなら問題ないかと。

BCD変換のために必要な機能だけを持ったスクリプト処理する
CPUもどきの小さいシーケンサみたいなものを一つ作っておいて、
スクリプト（プログラム）を食わせていくだよ。

>>413
それとハードのBCD変換、どちらが良いか(気持ち的にどちらをよりしたいのか）
でも、俺なら小さい俺設計プログラマブルシーケンサ入れるならLCD表示、BCD変換も出来るシーケンサにするな
LCDの初期化、データ待ち、来たらBCD変換して、LCD表示、データ待ちにGo

>>414
その辺りは、必要なリソースとのさじ加減でね。
スクリプト処理エンジンは一回作って要領を覚えておくと
とっても便利だよね。

スレチだけど

>>393
>その当時の人どうしてたんだろな
何の風に乗ったのか知らないけど、大学で先生になった人なら知ってる

>>402です。
秋月でLCD買ってきて、FPGAから文字をだそうとしていますが、
BCD変換以前に、FPGAでLCDを使うのが、とても難しいみとがわかりました。
LCD初期化の段階でもう躓いて(つまづいて)います。

Eの↑↓を、関数のように使おうと、1つのモジュールにしました。
初期化の前半には、0x30,　Eの↑↓,　0x30,　Eの↑↓のような部分があります。
後半では、LCDのモードを決めるために0x28などを送信、その中でもEの↑↓を実施。
と、なった時点で、困ってしまいました。
前半ではE()の関数を直接使用し、後半では別のモジュール内に組み込んで何回かコール。
1つのモジュールを、複数のモジュールから呼んで、出力先は同じピンというところで、
頭がボケボケになりました。今日1日でも出来なかったので、明日引き続きやります。

初期の俺と同じ轍を踏んでるな
ソフトの感覚が抜けないとそうなっちゃうんだよな
最初のシーケンスを出すモジュールと、後のシーケンスを出すモジュールを
出力のところでセレクタで切り替えるという方法が一番わかりやすくてよいよ
回路でかくなるけど、まあ最初はいいでしょ

ありがとうございます。
僕も似たようなことを考えています。
トップ階層でピンに出ていく直前で、「切り替える」か「or」した結果を、
D-FFで掬って(すくって)同期させて、ピンに出せばいかなと。

>>417です。
今日も1日、Verilog書きまくりました。が、まだ出来ません。
コメントも入っていますが、300行を軽く越えました。

case( d )
　　3'b0 :　　a<=1'b1;　　b<=8'h30;　　c<=1'b1;　　d<=8'h30;
　　3'b1 :　　a<=1'b1;　　b<=8'h30;　　c<=1'b1;　　d<=8'h30;
　　3'b2 :　　a<=1'b1;　　b<=8'h30;　　c<=1'b1;　　d<=8'h30;
　　default :
endcase
日頃は、if() else if()でやっているので、case文を初めて使いました。

上記の場合、
　　3'b0 :　　a<=1'b1;　　b<=8'h30;　　c<=1'b1;　　d<=8'h30;
ではなくて
　　3'b0 :　　begin　a<=1'b1;　　b<=8'h30;　　c<=1'b1;　　d<=8'h30;　　end
のように、begin , endが必要でしょうか?

ろくな知識もないのに、最初に本を読んでみるとか、Webで情報を探すとか
しようと考えないのかね。ときどき、こういうのが出てくるが。

適当にやってみて、聞いてみて、またやってみる。ソースを見ると、そんなの
本をちょっと読めば分かるだろうとか、本を読んでりゃ、こんな記述しないだろう
と思う時がある。効率的なつもりなのかもしれないが、回り道じゃないの。

1日書きまくる時間があれば、本を読めよと言いたくなる自分は古い人？
書きまくった末に出てきた、幼稚なソースを見ると、自分が関係していたらと
思うと、いたたまれないね。

偏見かもしれないが、こういうのがゆとりなのかなと考えてしまう。

この程度の知識で、目標は結構高いから、すごいとは思うけど。

スレをあんまりさかのぼって読んでないから、誤解があるかもしれないが。

>>421
上級者から見ると、初心者は効率悪くて当たり前
手順や考えが洗練されて、というより、洗練されること自体が成長というもんだからね
でも、いちいち初心者の日記をこのスレに書くなという気持ちはわからんでもない
お前の試行錯誤はどうでもいいから、何か困ったり進展があった時だけ書けばいいんじゃね？とは俺も思う

>>417です
そうですね。失礼しました。
不快にさせてしまい、すみませんでした。

>この程度の知識で、目標は結構高いから、すごいとは思うけど。
目標は勝手に高くして、努力する気も、自分で考える気もないけど、
無償でそこまで自分を引き上げてください
だもんな。

>>423
複数の式をまとめて指示したいなら、 begin endでくくる必要がある。
でないと、最初の ; で終わりだと解釈してしまう。
if() begin　a<=1'b1;　b<=8'h30;　c<=1'b1;　d<=8'h30;　end
と書くのも、4つの式を1つにまとめて扱うために、begin endを書くでしょ。
Cの { } と同じ。

気になる記述、自信がない記述を調べるときは、
実際にQuartusやISEでコンパイルしてみるといい。スグに結果がわかる。

記述に慣れていない時期は、構文を体で覚えるほかに道はありません。
理屈でなく、体力勝負だと考えてください。
　　(自称「上級者」の方々も、単に経験値が多いというだけで大したことはないです。
　　　　君と同じような時期を経験したはず。心配せずに記述練習をしっかりするといい)

>>421,422,424
　　人間が小さいね。

>>425
そのとおりですよ。（笑）

金と手間を省くために、人の良い人を利用することに、嫌悪感を自分は感じる。

あなたのように、便利に利用されても構わないという人もいて良いとは思いますよ。
ただ、利用する側の人間には感謝の振りはされても、感謝はされないですけどね。

ただ、ひとつ追加すると、便利に利用される人のことを、世の中では、おそらく
人間が大きいとは言わないと思いますよ。

お前らってスレで感謝なんて期待してるのか

>>426
>金と手間を省くために、
それならここで質問している人は全てだろ
お前も金と手間を省くために人の良い人を利用するためにいるんだろ

別に感謝なんて期待してないけどね
＞それならここで質問している人は全てだろ
自分で考えることすら放棄して、問題丸投げなのと、自分で考えていろいろ
やってみたけど、どうにも腑に落ちないというのを一緒くたにしてないか？

>>428
金払ってもロクな回答もらえないんだぜ。
サポートとかサポートとか。

>>430
会社はお金有り余っているのか
とうぜん高給だろが

ただなんとなく人がよってたかって
他愛もない話して
気まぐれで親切したりして
小さな事に感謝したりして

そんなもんじゃない？
2chなんて

なんで上級者って、威張るんだろう。
「おれも苦労して覚えたんだ。おまえもその苦労を味わえ」ってとこだろうか?
緑色の掲示板でも、威張った人がいたよね。

>>433
誰も苦労したなんて言ってないよ。本でも読んでからにしたらって言っただけ。
丸一日、使っても、大したレベルにならないんだから、やり方を変えたほうがよい
という、至極当たり前だと思うが。

ゆとり世代にとっては、それが威張るということなのかな？

1日、サンプル入力して動かしながら、本を読めばある程度のことはわかってくる。
そのほうが、掲示板で聞くよりも、ずっと効率が良い。君はそう思わないのか。

自分で調べたくないから、人に聞いて済ませようという、ずるい考え方じゃ、
大した知識は身につかないよ。

＞「おれも苦労して覚えたんだ。おまえもその苦労を味わえ」ってとこだろうか?
なるほど。「覚えること」・・暗記するようなものなのだと思って
るのかな？きっとどこかに模範解答があって、上級者はどこかでその
模範解答を見て丸暗記してるはずだ。俺様にも模範解答を教えろと、
こういう感覚を持ってるのか。

手近な模範解答が目の前にあるんだから、それを見ればいいだけだと
思うから、自分で考えようとか、調べようとしなくなってるということか。

なるほどね。ゆとりならぬ、手抜き教育制度の被害者ってところかな？

>ゆとりならぬ、手抜き教育制度の被害者
手抜き教育制度もそうだが親世代にも問題がある
まさかとは思うがゆとり世代の親世代や教育制度作った世代は社会で威張ってないよな
こんな成果しか出していないのにって笑われているよ
こいつらって年齢的に何歳ぐらいの世代？

>>425です。
みなさん、いい加減に上から目線をやめたらどうですか。

二言目には、ゆとりだ、手抜き教育制度だって言うひまがあったら、
彼らに、調べ方、勉強の仕方を教えてあげてください。
将来のFPGA界、ひいては日本を背負って立つ連中ですよ。

みなさんは、もう十分に社会貢献してくれたことだと思います。今の日本があるのは、
上級者のみなさんのおかげだと思います。どうかこのあとは、
「魚を与えるのではなく、魚の捕り方を教える」でお願いしますよ。
次の世代に、技術伝承することにも、気を回してください。
お願いします。

>>437
あなたがいるから大丈夫じゃない。あなたが教えて上げるんでしょう。

人を利用して、楽をしようなんて奴は、どこの世代であろうと自分は相手に
しない。それに、なんでも、手取り足取り教えるのが良いとは限らない。

今回の質問者だって、あなたが教えていれば、ずっと頼って自分で調べなくなる。
そのほうが、結果的に、彼の技量を下げてしまう。

世の中には、書籍もいっぱいある。いつの時代でも、ちょっとした努力をする
ことで技量を上げられる。人に教えてもらうことを待っているだけの人間は
所詮使いものにならない。

ゆとり世代は、労働市場において、不良債権のようになるんではないかと自分は
予想している。したがって、期待してない。

新しい世代は、ゆとり教育をやめたので、いずれ、ゆとり世代はサンドイッチに
なる。そうすると、リストラのときにはゆとりから、採用のときには、ゆとりは
後回しという時代が恐らくくると思う。

>人を利用して、楽をしようなんて奴は、どこの世代であろうと自分は相手に
>しない。それに、なんでも、手取り足取り教えるのが良いとは限らない。
なら、最初から静かにしていればいいんじゃないの?
自分は相手にしないんでしょう?

>今回の質問者だって、あなたが教えていれば、ずっと頼って自分で調べなくなる。
これには、あなたの思い違い、思いこみがありますよ。
　　　>ずっと頼って自分で調べなくなる。
　　　　　　あなたは、質問者に聞いたのか?　あんたの思い込みでしょ。
　　　　　　調べ方を知らないですよ、今の子は。人間には元来、自分で頑張ろうとする気持ちはあるのです。
　　　　　　その方法がわからない、わかったときの喜びを知らないだけなんです。

　　　>あなたが教えていれば
　　　　　　あなたは、私に聞いたのか?　ずっと教え続けるのかと、聞いたのか?　あんたの思い込みでしょ。

　　　　　　私は、全部が全部、いつでもどこでも、教えるわけではないです。
　　　　　　もちろん、いつまでも教え続けることもしません。
　　　　　　自分での調べ方、考え方を教えます。>>425の私の書き込みを見て
　　　　　　それがわかりませんでしたか?　わからないなら、もう一度>>425を読み返してみてください。

　　　　　　確かに、最初は教えますよ。
　　　　　　でも2回目からは、全部は教えません。最後には「自分でやれよ」と言います。
　　　　　　物事を教えるときには、3つのステップがあるのです。
　　　　　　まず「教える」　　次に「実際にやって見せる」　　そして「自分でやらせる」　の3つです。
　
　　　親や先輩が若い者にすべきことは、答えを教えることではなく、答えの出し方を教えることです。

　　　これを、われわれ年長者が確実に実践しないと、日本の将来はありません。

　　　上級者さんは、現在状況に満足することなく、将来の日本のことも考えて下さい。

　　　宜しくお願いします。

>>436
一つだけ、間違いを指摘しておくと、制度を作ったのは文部省で世代は関係ない。
制度を作った世代というと、あたかも作成に関与したようだが、一般国民は
ほとんど関与してないかんね。

一節には、ゆとり教育の目的は、教員の週休二日制と言われている。もし、そうだとしたら
ゆとり世代は、先生の週休二日制獲得のための犠牲になったと言えるのかもしれない。

ゆとり教育は、学力が低くないという主張もあるし、客観的な評価とは必ずしも
いえない。今は、単に、世評でゆとり教育世代は学力が低いと言われている状況だろう。
本当は、結果を出すのはもう少し先にするべきなのかもしれない。

文句言うのは全然かまわないが、人のせいにしても問題は解決しないよ。

>>439
あついですね。日本の将来はあなたにまかせましたよ。頑張ってくださいね。
あなたの熱意が、若い人に通じるといいですね。

>>440
>先生の週休二日制
って先進国では珍しいのか。他が週休二日が当たり前なのに日本週休二日
にしたら駄目駄目になりましたじゃな

>>442
ゆとり教育で駄目になったとは、言ってないと、思うんですが。しかし、ゆとり教育を放棄したことで、
失敗だったと認めたという証拠とみなされているという側面はあるんでないの。

結果はどうあれ、ゆとりと呼ばれ馬鹿にされているということがあるとすれば、
そして、その目的が週休二日制が目的だっとしたら、生徒はかわいそうだったなとは思うよ。
しかし、もしそうだとしたら　と言っている通り、あくまで仮定だからね。

ゆとり教育というのは、あれだ、
経済的にゆとりのある家庭は学校以外の教育に金を掛け
経済的にゆとりのない家庭は学校教育だけしかできず、
結果的に貧富の差を拡大再生産させるために
与謝野さんが作った施策なのだ。

これ意外と良いな
ttp://ocw.ouj.ac.jp/tv/1542109/05.html

ゆとり世代といっても、大手の企業に入ってくる人間は基本優秀だから平均像がつかめない今日この頃

ただまあ、個人、個性と連呼されてわがまま放題と自由を同一視してたりする部分と、
超買い手市場＆不安定な職場環境で社蓄ぶりをアピールする姿勢が分裂ぎみではある…

趣味が電子工作で物静かでおとなしい新人（いわゆるネクラなオタク）は超優秀で何やらせてもすぐ上達するね。
このクラスになると氷河期だろうがバブルだろうが団塊だろうがそんなに多くはいないだろう。
期待の人材である

＞物事を教えるときには、3つのステップがあるのです。
＞まず「教える」次に「実際にやって見せる」そして「自分でやらせる」
＞の3つです。
完全にどこかの大将さんの受け売りだなぁ（笑）
でも、それが二度目なんだとネットでわかるのかい？
同じ奴が毎回丸投げ・・それで「最初は・・」といって、答えだけ
与える、その繰り返しになるんじゃねぇの？

「教わる」んじゃなくて「学ぶ」
「学ぶ」はこれすなわち「真似 (まな) ぶ」
学ぶ姿勢を持った奴と楽して教わろうとしてるだけの奴とでは
質問の仕方が根本的に違う。
あるいは単に要領が悪いだけの奴もいるだろうが、
自分で気づけない奴は結局ダメ。

「教える」という行為は相手の技量が分からないと
余計なことを教える手間が増える。

だから掲示板で「教える」を実現しようとすると
相手の知識レベルを探りながらになるのでチャット状態になる。
そんな手間かけるほどのメリットは教える側には無い。

それにひとつの事を教えるのに１０の予備知識が要る事だってある。
それを全て説明するのにどれだけ労力が必要か…。

ひとつの事に絞って質問されるのは全然問題ないけど
漠然と「全く分からないから教えて」はやめてくれ。

質問するのにも技量が必要ってことですね。

　　誰か、質問ないですか?

P = A xor B のとき

C(out) = A・B + (A + B)・C(in)
が
C(out) = ~P・A・B + P・C(in)

になるそうですが
C(out) = A・B + P・C(in)
じゃだめなんですか？

>>452
金と手間を省くために、人の良い人を利用することに、嫌悪感を自分は感じる。

>>453
人の文章を抜き出して使う奴にも、嫌悪感を自分は感じるよ。（笑）

>>452
今度は凄いレベルが高すぎて、上から目線の>>454でもレスできない

>>455
高すぎてじゃなく、低すぎてスルーされてるだけでしょ。

>>452 は、あちこちにマルチで書きまくってるから、誰か答えてくれるんじゃないの。

>>457
そうなのか、じゃあ俺が回答するのは止めておこうっとｗ

>>420
まさかとは思うが、dはちゃんと、
　REG　[2:0] d;
みたいに、レジスタで宣言してるよな？

大半の人は、実は釣り質問。
単に馬鹿な回答者がいればそれでいい。

>>460
AVRスレの、粘着キモが降臨ｗｗｗ

AVRスレから拾って来た

大半の人は、実は質問に答える気はない
単に盛り上がるネタがあればそれでいい

これ分るよ

質問させてください。

音声処理させるのに、DSP(TIなどの)が　昔から使われています。
その理由は、
1　乗算器を1個〜8個など持っている
2　フィルタなどの処理が高速でてきる構造に、作り込まれている。
3　PLLなどを使用して、clock=1GHzとかで動く
4　低消費電力、低価格
などが、FPGAには苦手だったからだと思います。
しかし近年のFPGAは、進んでおり、上記のほとんどの点で同等か超えていると思います。
1　FPGAだと乗算だけでなく「積和ハードマクロ」が、100個200個、多い物は2000個も乗っている。
2　上記の積和マクロ=DSPは、専用の高速レイヤがあり、DSP同士のカスケードもできたりする。
3　500MHzとかなら、行ける
4　低消費ではないし、高価。
3は、1の個数があることで、DSPを凌駕していると思います。
4の低消費だけはダメですけどね。

4以外の点ではすでにFPGAはDSPを越えているという認識は、間違っているでしょうか?

そやね

>>463
載せれば載るけど、それをどうやって上手く動かすかっていうあたりは
とっても難しいし、そこまでの性能が必要な用途では、今度はGPUだの
との比較になってくるんじゃない？

>>463
人の良い人を利用することに、嫌悪感を自分は感じる。

じゃ、どうしろと？

相応の報酬を払うことで罪滅ぼし

FPGAスレあるのにわざわざHDLスレでFPGAについて質問
まさしく
>大半の人は、実は釣り質問。
>単に馬鹿な回答者がいればそれでいい。

それに対しては
>大半の人は、実は質問に答える気はない
>単に盛り上がるネタがあればそれでいい

2ch の終わりの始まりの始まりだな

>>463
なんでASICと比較しないの？

>>463

低消費電力と低価格というのは量産品では最も重視される点だから、
必要な能力さえ確保できていればDSPで十分。

余剰性能で価格が上る物を選択するのはナンセンス。
それに、低消費電力なら電源回路のコストも下げられる。

FPGAや処理能力があるCPU・マイコンに市場を食われてDSPはいまやあんまり使われてないよな

消費電力が小さいほうがいいけど、
常時給電できるならあんまり重視しないかな。

>>473

DSPはAVアンプではバリバリ使われているし、シンセとか電子楽器でも使われている。

ttp://www.stereosound.co.jp/hivi/hdaudio/high_end.html

他の分野では、カスタムICの中に取り込まれている物が多いから目立たないけど
デジカメの画像処理ICとか、ケータイやスマホ用のSoCにも入っている。

>>475
なんでFPGAでやらないんだろうか。
価格と電力以外に壁でもあるんだろうか。
順序動作の制御(状態遷移)が、マイコン(DSP)のほうが楽なのかな?

>>476
そういうアンプを作ったりする会社にハードウェア設計できる人がいないからじゃないのか。

量産品では、価格や消費電力って非常に大きいファクターでしょ。
あと、単に積和演算器を固定で並べりゃOKってことじゃないからね。
ノイマン型のフレキシビリティというのは大きい要素よ。

やりたいことがDSPで処理できるのであれば，わざわざFPGAを使う必要はないでしょう．
DSPやFPGAを使うこと自体が目的ではなく，要求されている処理を実現することが目的なのであって，
それが汎用のマイコンで実現できるのであれば，過剰スペックなハードウェアを採用する必要はないでしょう．

その点で，FPGAの余ったリソースでソフトマクロのマイコンを搭載する，というものがありますが，
実際どれくらい使われているものなのでしょうか？
FPGAのリソースが余るくらいなら，1ランクしたのFPGAを使い，
浮いた分で外付けのマイコンを追加したほうが
価格や開発工数の点で有利になるのではないでしょうか？

>>479
基板面積と部品点数を考慮しなければ、その通りじゃないか？

>>479
>浮いた分で外付けのマイコンを追加したほうが
費用的には、そうかもしれないけど、マイコンとFPGAの間は、何でつなぐの?
Data[15:0]
Adr[3:0]
Read, Write, nCS
としても、FPGAのI/Oを20本くらい消費してしまうので、FPGAのランクは下げられても
I/O数で大きなものにならないか?

部品のほかに配線面積も結構なものになりやすい

マイコンをFPGAに入れればいい

IPですねわかります

マイコンの方が圧倒的に値段安いじゃん
数百円のマイコンと何万円もするFPGA（ものによっては100万行く場合も）比べてどうすんの？
やろうとしてることが汎用的なことならマイコンやDSP使うのは当たり前だと思うけど？

値段もそうだけど、電源設計がマイコンの方が圧倒的に楽だな

マイコンはｵﾜｺﾝ
だがそれがいい

>>487
はいはい。さいならｗ

>>485
数百円のマイコンと比べるなら
Lattice/MachXO2 クラスだろ

>>485
FPGAも数百円のものがあるよね。なんで数万円以上のものと比べる？

　ttp://jp.mouser.com/Search/Refine.aspx?Keyword=LCMXO2-1200ZE-1UWG25ITR

これなんか 400円台だが、8bit のマイコンぐらいは入るぞ。

もう大分前からFPGAにはマイコンを内蔵するのが普通で、マイコンのプログラムが十分
出来ないFPGA屋はいないからな。
GHzは厳しいが500MHz程度の動作マイコンならFPGAに楽に入れられるから
FPGA搭載するともうマイコンは要らないだな

>>491
知らないことを自慢げに語るのは止めようぜ…

あれ？IDかぶったｗ

＞GHzは厳しいが500MHz程度の動作マイコンならFPGAに楽に入れられる

それＩＰコアじゃねえだろｗ
ハードマイコンＦＰＧＡに入れてるんなら、マイコンいらねってのは矛盾だよね。

FPGAにマイコンのソフトＩＰは”楽”には入らないよ。
本当に楽に入るなら、CPUエンベッデッドなFPGAなんていらないじゃんｗｗｗ

どっちが優れているってわけでもないけど
秒単位の処理しか必要のない処理には、マイコンのソフト処理で充分なことは多いな。
逆にmsを切る処理になってくるとソフト処理では色々と制約が出てくるんで
FPGAに組んでハードロジック処理した方が簡単っていう感じの傾向が出てくるし
us単位だったらFPGAで組んだほうがちゃんと動作するのは確実になってくる。

結局、用途によって使い分けるってのが正解でしかない。

自演乙ｗ

間抜けなツッコミって、白けるよねｗ

ms程度の処理でも、複数ch実装するとなると、マイコンにはつらい。
FPGAの世界では、16chなんて普通で、多いときは128ch, 256chの処理なんてのもある。
1ch作って性能OKなら、必要ch分copyすればOK。
これはマイコンには出来ない芸当だね。

マイコンだって、パラで使えばいいっしよ？

1ｘ1mmぐらいのマイコンなんかは
パラにしてみたい誘惑がある。

>>485
おお，今まさに使ってるFPGAです．
　ソフトマクロの8bitマイコンが搭載できるようなので，
　ランクを少し上げて容量の大きなデバイスにすれば使えるのではないかと検討したものの，
　メーカ代理店に聞いてみると，外付けのマイコンにしたほうが色んな意味で安上がりですとのことでした．
　
　このクラスのFPGAであれば，ソフトマクロのマイコンを搭載できるはするものの，
　実際のところ，外付けのマイコンでも同程度の処理は実現できると思います．

　でも，もっとハイエンドクラスのFPGAになってくると，
　ソフトマクロのマイコンであれば実現できるが，
　外付けのマイコンでは太刀打ちできない，
　というようなことがあるのでしょうか？

>>501
ハイエンドクラスのFPGAでは
ソフトマクロ >> 外マイコン

>>501
>外付けのマイコンでは太刀打ちできない，というようなことがあるのでしょうか？
多くの部分はマイコンのほうが上。
FPGAにはできて、ほとんどのマイコンにできないことは、
・200MHzを越える超高速clock
・DSPハードマクロ、GBT、ユーザ作成のIPなど,超高速なペリフェラルとマイコン処理の混成
・マイコンでは廃品になると「エラいこっちゃ」となるが、FPGAなら影響なし。
・UARTなど、ペリフェラルの追加削除

>>501
IPコア使った奴は分からんけど、
少なくともFPGA上に物理的に乗っかってるプロセッサは外部に接続されたものよりデータ転送においてはるかに高速だろうな。

Virtex-4のはコア400MHzでバス200MHzだっけ？記憶遠いけど。

それでも恐ろしい速度だ。
マイコンの外部バスには出来まい

80286 あたりはマイコンだったのに、
86系は、いつからマイコンじゃなくなったのだろうか・・・

俺のやってる分野からしたら200MHｚは中速って感覚なんだけど、超高速はGHｚ超えてからだろ

そういう中で、TIなどのDSPは、何が嬉しいのかわからない。
Cで書けるのが嬉しのかな

>>508
200MHzが中速クロックで1G超で高速クロックって
どんなFPGA使ってるんだ?

>>509
浮動小数処理が簡単にできるから
でもFPGAでも浮動小数点処理を普通にするようになってきているからな
FPGAメーカーのおかげで低脳でも浮動小数点処理が出来るって良い時代
ま、C言語で書けるのは大きいがな。
DSPのアルゴリズムはC/C++やmでやっているのに
それをRTLに落とすの面倒過ぎるからな。お前らはDSPのアルゴリズムは何を
使って開発･検証やってるんだ? まさかHDLでってことないよな

>>509
TI DSPのCコンパイラはあれはコンパイラ兼ライブラリだ。
速いアセンブラ記述いっぱい抱いててそれらをあてていく。
石のバグ情報も全部抱いていてNOPを山のように自動
挿入してくれるぞ。

パラレルで200MHzは高速かもしれないけど、シリアルで200MHzは高速とは言えないってことじゃ？

>>511
なるほどぉ。
CCSのC記述から、DSPをどのように何回回すかを、
FPGAみたいに「推論」してくれるということですか?

ユーザーは、何も考えずに、ひたすらCを記述すればいいと。

おまえは、何も考えずにCを書いてるのか・・・

いえ、そういうわけではないです。
今日の食堂、ランチは何かなとか、残業パン早く来ないかなとか、
課長は何時に帰るのかなとか、考えてはいます。

>>515
C言語出来るって凄い
FPGA使っている奴でちゃんとC言語使える奴はあまりいない

>>516
だよな
俺はランチの事を考えないからＣはダメだ

>>515
そうだ、CでFIRフィルタってどう書いているか教えて

>>517
>>515が言いたいのは
全く関係ないことを同時に並列思考出来る位なやつじゃないとC言語は無理ですよ
ってこと。人間マルチタスクって凄い奴。
俺なんかそんなこと出来ないから並列動作が普通のデジタル回路すら四苦八苦
C言語なんてとても無理

>>519
まあOSみたいな人生マルチタスクでいいんじゃなかろうかと
切り替えはお好みで
割り込みチャンネルは１つで勘弁

一時期C と VHDL と Verilog こなしていた時期があったけど、
今はVerilog のみだなぁ。VHDL はなんとか思い出せるけど、C は無理かも。

PCやマイコンのプログラムもHDLで書いたほうが効率が良いしな

Verilogで、
_(アンダーバー、アンダースコア)で始まる予約語って　ありましたっけ?

そもそも_を使用する予約語が無い。

>>522
CPUなんていらねーっていう話ですね分かります

文字液晶の初期化なんか、めんどうだけど

シンセシス中に、ウトウトしてしまいました。
みなさん、眠くならないですか?

教えてください。

基板パターンの関係で、
HDLでbit順列を「ひねりたい」のですが、簡潔な記述は無いでしょうか?

↓Verilogで、8bitの入れ替えの例です。

assign DAT = { d[0],d[1],d[2],d[3],d[4],d[5],d[6],d[7] };

d[0:7]

>>529
ありがとうございました。
「これは行ける!」と思ったのですが、Xilinxに文句言われました。

wire [7:0] data = 8'h23;
wire [3:0] dataH, dataL;

assign dataH = data[4:7];　　// 反転した上位 4
assign dataL = data[0:3];　　// 反転した下位 c

と、やりたかったんですが、

ERROR:HDLCompiler:696 - "C:\hoge.v" Line 61287: Part-select direction is opposite from prefix index direction

ありがとうございました。

そうか、合成はDesignComplierしか使ったことないので。

for i in 0 to 3 generate
　dataH(i) <= data(7-i);
　dataL(i) <= data(3-i);
end generate;

Verilogもgenerateの中でfor文回せるから似たように出来るんじゃないかな。

>>532
なるほど

そこでverilog のgenerate genvarで
assign DAT = d[0:7]　　// 8bit幅
を実現するにはどうしたら良いですか?
parameterを使って
任意のビット幅のbit順列を「ひねる」にはどうすれば良いですか

>>533
お前、誰だ?　>>530は僕です。

いいえ、>>530は私です。

いいえ、彼はペンです。

generate 使わないで普通にalways内かfunctionでいいだろ。
parameterは、localparamじゃなくてparameterなの？

別にローカルパラメーターでなくとも、
良く使うパラメーターでも いいんじゃない？

第一なんでひねるの？リトルエンディアンをビックエンディアンとか？

>>539
>第一なんでひねるの？
・基板パターンでクロスさせるスペースがない
・基板パターンでクロスさせるとインピーダンスが乱れる
・基板パターン間違えた
など、いろいろあるでしょうに。

>リトルエンディアンをビックエンディアンとか？
は?
bit入れ替えだと言ってるのに、エンディアンは関係ないでしょ。

本質的に配線上のbit順には意味は無い

ピンをアサインしなおす、じゃなくて ひねるあたりが
やや謎

大方コネクタを逆にしちまったんだろｗ

>>537
alwaysとfunctiondでお願いします

うーん、基板パターンでとれなんだか・・・
もしかすると、教科書のシリパラしか使えなくてー
って思ってたもんで


ところでalwaysとfunctionで出来るの・・・？
genelateもわかるけど
ダサくてもいいから、階層化してゴリゴリ書くほうがいいんじゃまいかと思う

一応

genvar i;
generate for (i = 0; i < 8; i = i + 1) begin

assign DAT[i] = d[7-i]:

end endgenerate

>>538
parameter は、上のモジュールから変更する必要があるときに使うんだよ。

基板で間違えたんならUCFのLOCでひねってもいいのでは。

だよなぁ
基板が理由ならピンアサインし直すのが素直じゃないか

グラフィックで表示パターンを反転させるときにひねる

ISEWebpackの一個前の13.4を入れたんだが
使えるデバイスが少ない気がする・・・

ザイリンクスのHP探しても使えるデバイス一覧とか無いんだが
どこかしらね？

自己解決・・・リリースノートのPDFにありました。
でもなんか少ない・・・

ほんっともうしわけないです。
design propertiesのEvaluationDevelopmentBoardのとこを
nonspecifiedにすれば全部出てきました・・・

しばらく頑張ってみます。

専用のパラレル出力ならucf書き換えでいいけど、
他と共用の場合はダメだし、シリアル通信のばあいもダメだ。













中出し

今年もう半年過ぎたけど、Xilinx のVivadoっていつ出るんだ

>>554
一般相手にサポートが可能かも
しれない程度トライアルの実績
が溜まった頃じゃね

教えてください。

FPGAに内蔵のFIRフィルタIPですが、
1bit入力→16bit入力って、できるのでしょうか?
「いや、入出力は8bit以上でないとダメだよ」とかでしょうか。

もしできるなら、DSD→PCMの変換ができるのでは?と思っています。

製品版はとっくに出てる。
Webpackはそろそろ出るはず。

1bitを矩形波として扱えば大丈夫じゃない？
DSDのデータが1でH、0でLになるような任意のbit数をもつ矩形波に変換してやってみたら？

>>558
ありがとうございます。
ISEダウンロードして、試してみます。

質問連投で、すみません。教えてください。

Xilinx ISE14を使おうとしています。

PlanAheadというソフトで、ピン番号を設定しています。
PlanAhead画面の一番下のExcelみたいな表の、Siteという枠に「AA14」とか書いてゆきます。
複数個を続けて書き込むとき、1つ入力してリターンした後に、
下のセルに移動して次の入力待ちにならず、その下を入力するためには、
いちいちマウスでクリックしないといけません。

こんな感じです。
目的のセルをダブルクリック、ピン番号入力、エンター。
その下のセルをダブルクリック、ピン番号入力、エンター。
その下のセルをダブルクリック、ピン番号入力、エンター。

これを、
ピン番号入力、エンター。(自動的に、すぐ下のセルが入力状態になり)
ピン番号入力、エンター。(自動的に、すぐ下のセルが入力状態になり)
ピン番号入力、エンター。(自動的に、すぐ下のセルが入力状態になり)
という感じに入力出来ないでしょうか?

同様に、ピンの電圧も、デフォルト2.5Vなのですが、
いちいち全部、2.5Vから3.3vに変更するのは、とても面倒です。
Ctrlを押しながら複数選択して、一気に3.3Vにすできないのでしょうか?
初期設定で3.3Vがデフォルトにできないでしょうか。

該当ソフトを使ってないのでわかりませんが、
キーやマウスの操作を自動化するソフトならいろいろありますので、
ソフトウェア板あたりで聞くのがよいかと

>>561
>キーやマウスの操作を自動化するソフトならいろいろありますので、
ありがとうございます。
そういうのがあるんですね。勉強になりました。
ありがとうございます。

一旦UCFを書き出してしまい、自分が慣れてるテキストエディタで制約を直書きするのが一番早いと思う。
グループに対する制約もワイルドカードで一括指定可能だし。

そうそう、それが一番速いね。

Paceの時代は、LOC、SLOW、12などが1行で書けたのでとても便利だったけど、
Plan Aheadになったから、それぞれが分かれて3行になってしまった。なぜなんだ、よくわからない。

あと、Plan Aheadは、アプリ終了時にセーブするか聞いてくる。
Ctrl+Sってやるんだけど、セーブできないみたい。

Plan Aheadって、癖のあるソフトだ。(感覚がおかしいと思う)

>>556
お苗めっちゃ間抜けなこと考えてないか？
一般的なディジタルデバイスは閾値で動作してんの

教えてください。

Verilogで、

parameter [7:0] hoge = 8'h5c;　とかやりますけど、

parameter [7:0] hoge [0:4] = { 8'h01, 8'h23, 8'h45, 8'h67, 8'h89 };

data <= hoge [ SW_num ];

みたいな使い方って、できないでしょうか?

書き換えしないけど、配列で呼びたい、だけどFFは使いたくない。

caseでやるしかない。
それが書けたら定数コーデックにわざわざcase書かなくて良くてすげー楽なんだがな。
てか、それのどこにFFが使われるのか。

HDLの場合、配列やら構造体やら、機能自体は揃ってたりするが
周りのツールがNGな場合が多いよな
書けてシミュレーションもできるけど、合成は無理ですとか

parameter [7:0] hoge [0:4] = { 8'h01, 8'h23, 8'h45, 8'h67, 8'h89 };
何がエラーなんだこれ？

シミュレーションは通りそうだけど、合成通るかは怪しいですね

まず配列は拒絶されるよな

>>569
連接の使い方。
配列との区別がついてないだろ？

>>569
>何がエラーなんだこれ？
左辺がVerilog
右辺がC
ごちゃ混ぜ表記

ハードウェア記述言語はプログラミング言語じゃねーんだ、
ってここしばらくは繰り返すしかなさそうだな。

だけど、ハードウェア記述言語とは言え、
ソフトウェアなんだよね。

PC画面上でソースを修正、コンパイルしてフラッシュに書き込む。
SpartanもH8も、作業は同じ。よって、ソフトウェア。

言語は言語。ソフトでもハードでもない。
どっちなのか議論することに意義が感じられない。
どういった言語仕様なのか、どういった意図で記述されたかが重要。

あと、動作するデバイスはFPGAであろうとASICであろうと
中間的な存在なので扱う人の立場によってソフトかハードかは変化する。
FPGA過去スレにも同じこと書いた気がするが。

>>576
激しく納得です。私もそう思います。

ただ、
半田付けもできない、オシロも操作できない、テスターも持っていない。
だけどPCとチップスコープでHDL書いてデバッグ?して、
bitファイルをメールで送って納品終わり。

それなのに「ハードウェア技術者だ」と、おっしゃる人が許せないのです。

許せないとかｗｗ
何様のつもりだ？

これって、自分のやってる仕事のレベルが低いから、ハードのこと
よくわかってないと思ってる奴に、仕事取られかもって焦ってるだけ。

新人とか、自分の実力を読めてない奴にありがちだよね。

>>577
イワンとしていることもわかるが
納品のレベルが低いと感じるのは、お願いの仕方のレベルが低いのよ
オシロやテスターを使わないといけない(のか知らんが)ような、
そういうスペックを記述すればよろし。

相手が自分自身をどういっても勝手だけどね。

お客が言語気にするの？
する場合は、ソースも納品に入っているだろうし
Lintかけてね、カバレッジ100％よな？、とか

>>577
それはHDL屋。実際そんな奴がほとんど
ハード屋ならデジタル回路以外でもアナログ、高周波等もそれなりに理解できないと駄目だな
当然、今はソフトのプログラミングはハード屋でもある程度出来ないのだめだな
でも、技術者は結局アプリケーションの専門分野、およびその周辺の技術・知識がどれだけあるかだな
俺ハードウェア技術者って威張ってもアプリケーションの技術・知識がないと素人と同じ

バリバリHDL書きたいのに害虫管理とかつまらなすぎ。

このスレは>>582に欲しいソフトIPを作ってもらうスレになりました。

V30 ただし Z80 エミュレーションで

で、N88BASIC動かすと。

自分で作れよ、無能共

おう！
2000万円くらいで請け負うぜ！

ちゃんと98に刺さるようにしてくださいね

納期は1週間な
これだけあれば十分だろ

>>581
そうか？
普通のHDL使いは、基板作って納品してないか？
HDLの送信だけで検収があがるなら、ここにいる
ゴミとは比較にならない、相当の達人だろう。

じゃあ、酉膿みたいな人もゴミじゃん。
そんな言い方ないんじゃない？

「HDL だけ書くのは達人だ」って言ってるんだろ？

最近はハードウェア設計もIT土方と近いもんがあって
親→子は基板からんからしてるかもしれんが
子→孫はHDLだけお願いしているビジネスモデルもあるだろうね。

一概に土方がレベルが低いだの言われる風合があるが
彼らが土台を作ってくれているのも事実で
>>591の意図に同意

なるほど。このスレの住人にSoC作ってる人がいないことがわかった。

DRCやLVSもさることながら、STAも大変よねー

カバレッジ100%とか無理だから。

ホント、無理だって・・・

>>593
それは、子のハード屋が知恵遅れなだけだろ。
回路引くなら、HDLも自分で書く、できないなら孫に丸投げした方が効率いい。
HDL送信でokな客は、やっぱICメーカとかじゃないか。

>>593
日本の電子産業を支えているのは底辺ドカタ
元:仕様作成
1次:基板を含む回路設計を回路専門、基板専門の2次に投げる
2次:実際の回路設計、基板設計する(底辺ドカタ)

電機関連株が軒並み・・・
やっべー

>>557
亀レスだがVivado自体は組み込まれてるけど
ライセンスはEarly Accessじゃなかったけ
普通に代理店からライセンス貰えた?

今日も出勤、日本の未来を支える底辺の働き者です。
質問したいです。(初級レベルです)

0〜255までの数値を
記憶する場合は、変数の幅は 8bit で良いすが
処理を256回(0〜255)回して、次の処理に行きたいとき、
if()で比較する変数は9bitでないとできないと思いますが、
この考えは正しいでしょうか?

reg　[7:0] a;
always(...) begin
　　if( a <= 8'd255 ) begin　←これだと常時OKになってしまい、次に行かない
　　　　　処理A
　　end else begin
　　　　　次のステートに移動
　　end
end

/*---------*/

reg　[8:0] a;
always(...) begin
　　if( a <= 9'd255 ) begin　←これだと次に行くと思います。

すると、この比較のためだけに、D-FFのa[8]が発生し、
「a_8使ってないよね、ね、ね」とツールのWarningは出るし、
D-FFが1つもったいない気がします。
最適化でD-FFは8個にしてくれるかもしれませんが、Warningが出てしまい残念です。

もっとも、次のような書き方はできると思います。
reg　[7:0] a;
always(...) begin
　　if( a <= 7'd254 ) begin　←254以下はここを通る
　　　　　処理A
　　end else begin
　　　　　処理A
　　　　　次のステートに移動
　　end

処理Aが2回出てきて、後日見たときにわかりにくいですよね。

何か、うまい書き方はありますでしょうか?

ソフトちっくで気持ち悪い。
何がしたいか知らんけど、こんなんじゃあかんの？

reg　[7:0] a;
always(...) begin
　　a <= a + 8'd1;
　　処理A
end

always(...) begin
　　if( a = 8'd255 ) begin
　　　　state_shift <= 1'b1;　　//次のステートに移動
　　end else begin
　　　　state_shift <= 1'b0;
　　end
end

>>601
どこでaを加算するかによるよ。
alway文の中のif文内で処理をするなら　0〜255までの256回できる。

すまん257回目に次の処理に飛びたいって事だね。それは無理。
というか素直に9ビット取ったほうがラク。

加算は必ずキャリーがつくから８ビットのFFと９ビットの加算を分ける。
wire [8:0] adda;
reg [7:0] a;
assign adda = a+1'b1;
always @(posedge clk
a <= adda[7:0];
----
always (adda)
if (adda[8])
NextState
else
処理A
この記述だとFFは8つで済むし、Warningも出ないのでは

FPGAでもないかぎり、コスト的にFF1個＜8ビット加算器　ですけどね。

>すると、この比較のためだけに、D-FFのa[8]が発生し、
>「a_8使ってないよね、ね、ね」とツールのWarningは出るし、
>D-FFが1つもったいない気がします。
>最適化でD-FFは8個にしてくれるかもしれませんが、Warningが出てしまい残念です。

カウンターは256まで行くんだから、a[8]も使うだろ？

>>602
それだと、ステートが移動するときに、
上側のalways()の処理Aを止める策が必要ではないでしょうか?

reg　[7:0] a;
always(...) begin
　　a <= a + 8'd1;
　　if( state_shift == 1'b0 ) begin
　　　　処理A
　　end
end

あと、==ではないのでしょうか?
　　if( a = 8'd255 ) begin

うーん、いまひとつ理解しきれんが・・・

assign a_full = |(a);
で、a_fullを次のクロックで拾ってあげれば良くないの？

a:253|254|255|0|1|2|
a_full:0|0|1|0|0|0|

で、何かしたい動作は1_fullが1->0のクロックで実行されないかな。
書いてて自分もソフトウェアチックで気持ち悪い・・・

まあレジスタの種類一個一個でalwaysは分けようね

何言ってるんだお前。日本語でかまわないから。
少なくとも |aではなく、&a だろうが

>>608
==は確かに間違いだけど、何したいのか銅動かしたいのか
全く仕様が見えないんよ。

処理Aはフリーランでずっと動かし続けたいんじゃないの？
後半だとelseの中にも「処理A」が出てくるし…

それと、if文で全てのステート組む気？
caseでステート組むのを覚えると、あなたの言う
「うまい書き方」に近いことが出来るんでないの？
分からんけど。　←無責任

記述ミスのバグは可愛いもんだが
仕様ミスのバグは・・ｶﾞｸﾌﾞﾙ

なんかステートとか書いてあるし
それならと、状態遷移図を書いてくれ
書ければね
書いてるうちに自己解決できればばんばんざい

仕様が途中で変わるのはしょうがない

特定の人だと思うけど「ソフトちっくで気持ち悪い。 」と言う人がいます。
FF毎にalways()を分けるという書き方も知っていますが、
1つのalways()で、複数の変数をコントロールするのは良くないのでしょうか?
ダメではないにしても、何かデメリットがあるでしょうか?
メリットは、動きが追いやすく、動作理解が早いことだと思います。
(視線があっちこっち移動しなくても済みます)

reg [3:0] x;
reg [0:0] y;
reg [1:0] FSM;

parameter xmax = 10;
parameter ymax = 6;

always @ (posedge clk)begin
　　if(res==1'b1)begin
　　　　　・・・・
　　end else begin
　　　　if(FSM==count)begin
　　　　　　if(x<xmax) x <= x + 1;　　　　xが最大値未満なら x++
　　　　　　else begin　　　　　　　　　　xが最大値なら
　　　　　　　　x <= 0;　　　　　　　　　　x=0
　　　　　　　　if(y<ymax) y <= y + 1;　　yが最大値未満なら y++
　　　　　　　　else begin　　　　　　　　yが最大値なら
　　　　　　　　　　y <= 0;　　　　　　　　y=0
　　　　　　　　　　FSM <= display;　　　ステートdisplayへ
　　　　　　　　end
　　　　　　end
　　　　end else if(FSM==display)begin　　　　　ステートがdisplayなら
　　　　　　(次の処理)
　　　　　　FSM <= tx;　　　　　　　　　　　　　送信ステートへ

　　　　end else if(FSM==tx)begin　　　　　　　送信ステート
　　　　　　(次の処理)
　　　　　　FSM <= rx;　　　　　　　　　　　　　受信ステートへ
　　　　end
　　end
end

「ソフトちっくで気持ち悪い。 」と言う人は、
「俺はソフト設計者じゃなくて、ハード設計者なんだ」というプライドで
一線引きたいだけのような気がします。

やべぇ、元気があれば全部答えるからまってて・・・
元気が無いので>>614への回答は>>594といった感じ

愚痴だけど、インプリした結果も考えて記述して欲しいんだよな。
完璧に予測するんじゃなくブロック図的にでいいからさ。
ソフト屋さんが組んだHDLとか、回路屋さんが組んだHDLとか
タイミング制約マッチしてなかったり規模が大きすぎて追加回路が
デバイスに入らなかったり、後始末大変なんだもん。

>>615
基礎から答えるのって、すげぇ体力使うよね…
あたしゃ気力無くなったのでここで退散。

>>614
あまりにも回路イメージからかけ離れた書き方をされると後工程で困る
SoCだとその後、合成→Gate Sim→STA→レイアウト→場合によってはECO
と言うように、工程が進むわけだが,、その際に最初に回路イメージが無いと、
合成されたネットリストを読みとくのも大変になる
最初からこういう回路になるんだぜって言う形で書いといたほうがいい
熟練者ほど後のことを考えて書くから、ソフトチックに書かれるのを嫌う人は多い

>>615-616
お前らなら、>>614をどう記述する

間違えた
>>615-617
お前らなら、>>614をどう記述する

>>614
例示の規模くらいなら、まあ、許されるのではないかと思う。
先輩方からは怒鳴られる可能性あるけど。

ソフトチックっていう表現の意味は、いくつか可能性があると思う。

・設計もせずにコードをいきなり書いたようにみえるHDLコードのこと
コーディングしてから叩いてデバグすりゃいーじゃん、という思想がダメ。
中身はブラックボックスではなく、使ったレジスタ全部それぞれ、意図通りに動かしてください。

・順次処理（1スレッド動作）を前提としているように見えるHDLコードのこと
alwaysを1つずつ分けていれば、それぞれ並列に処理しているという意図は明示できる
そもそも、最近のソフトでマルチスレッド・マルチプロセスが当たり前だから、ソフトチックってのは的外れではあるが。

具体的に指摘すると、例えば else-ifのネスト。
プライオリティ付ける意味はあるの？
っていうか意味があるから case じゃなくて else-if にしたんだよね。

動作が追いやすい（かもしれない）というメリットよりも、
回路規模が大きくなる、タイミングが厳しくなる、検証しにくくなる、消費電力が増えるというデメリットがクリティカル。
コンパイラ様と、後工程様が気持ちよく作業してもらうえるようなHDLを書くのが幸せになる第一歩。

最強のバカ>>620きたでコレ。

バカ>>621には理解できなかったかｗ

>>620
プライオリティつけない場合はcaseにするんですか?
ところでcaseにはプライオリティないんですか?

>>623
caseでも可能。
でも、プライオリティ評価の仕方を具体的に書く必要がある。

>>620の考えってASICやってる人間なら常識
if-elseはプライオリティ回路になるから、同じ動作をするcase文より回路が大きくなる
ちょっとでも削ろうって思ったら、記述の仕方をよく考えて書く
DCに任せっきりでも同じ動作のものになるけど、特に後工程のSTA辺りで泣く羽目になるよ

>>624
どうもです
caseでもプライオリティありますよね
プライオリティつけない場合は並列だよってparallel_caseつけないと駄目ですよね
parallel_case、full_caseつけないでcaseで回路小さくなったって喜んでいる人多いんですかね

>>626
caseは書いた通りに組み合わせ回路が作られるだけ。
書いた内容がプライオリティならそうなるし、違えばそうならない
parallelとか関係ない

parallel_caseとか使ったことないわ
静的チェックツールがちゃんと、「旦那、defaultがありませんぜ」って言ってくれるから
プライオリティを回避してくれるからな

それより、reg毎にalways()を作るのはなぜ?
どんなメリットがあるの?

>>629
メリットないと思うが

>>626
case文で評価する内容にドントケアを使うのが一般的かな？

0???
10??
110?
1110

解りやすいでしょ？

>>627
おいおい、おまえ、dc 使ったことないの？

もういいや、ずれててもしらねー

>>618のリスペクト

reg [3:0] x;
reg [2:0] y;
reg [1:0] FSM;

parameter xmax = 10;
parameter ymax = 6;

localparam standby = 0;
localparam count = 1;
localparam tx = 3;
localparam rx = 2;

always @ (posedge clk or negedge RST_X) begin
nbsp;nbsp;nbsp;if(!RST_X)
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;FSM <= standby;
nbsp;nbsp;nbsp;else begin
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;if(FSM_count_flg)
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;FMS <= count;
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;else if(FSM_tx_flg)
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;FMS <= tx;
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;else if(FSM_rx_flg);
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;FMS <= rx;
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;else if(FSM_standby_flg);
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;FMS <= standby;
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;else
nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;nbsp;FMS <= FMS;
nbsp;nbsp;nbsp;end
end
assign FMS_count_flg = (FSM==standby) & (CE); //おまけ
assign FSM_tx_flg = (FSM==count) & (x==xmax) & (y==ymax);
assign FSM_rx_flg = (FSM==tx);
assign FSM_standby_flg = (FSM==rx);

&が抜けとる・・・

reg [3:0] x;
reg [2:0] y;
reg [1:0] FSM;

parameter xmax = 10;
parameter ymax = 6;

localparam standby = 0;
localparam count = 1;
localparam tx = 3;
localparam rx = 2;

always @ (posedge clk or negedge RST_X) begin
   if(!RST_X)
      FSM <= standby;
   else begin
      if(FSM_count_flg)
         FMS <= count;
      else if(FSM_tx_flg)
         FMS <= tx;
      else if(FSM_rx_flg);
         FMS <= rx;
      else if(FSM_standby_flg);
         FMS <= standby;
      else
         FMS <= FMS;
   end
end
assign FMS_count_flg = (FSM==standby) & (CE); //おまけ
assign FSM_tx_flg = (FSM==count) & (x==xmax) & (y==ymax);
assign FSM_rx_flg = (FSM==tx);
assign FSM_standby_flg = (FSM==rx);

>>630
だったら「ソフトちっく」とか言うのは気にしなくていいのね？

そう書かないと、シンセシス後の結果が、ゴロッと変わるのかと思っていた。

>>634の続き

always @ (posedge clk or negedge RST_X) begin
   if(!RST_X)
      x <= 4'd0;
   else begin
      if(x_clr_flg)
         x <= 4'd0;
      else if(x_count_flg)
         x <= x + 4'd1;
      else
         x <= x;
   end
end
assign x_clr_flg = (FSM==count) & (x==xmax);
assign x_count_flg = (FSM==count) & (x<xmax); //ちょっと冗長 dc宜しく

always @ (posedge clk or negedge RST_X) begin
   if(!RST_X)
      y <= 3'd0;
   else begin
      if(y_clr_flg)
         y <= 3'd0;
      else if(y_count_flg)
         y <= y + 3'd1;
      else
         y <= y;
   end
end
assign y_clr_flg = x_clr_flg & (y==xmax);
assign y_count_flg = x_clr_flg & (y<xmax); //同じく冗長


ああ、書き方でバレそう・・・
誰も見ていないことを祈る・・・
でもこことかでしか勉強できないのよねー


>>635
Lintチェックとかカバレッジしなきゃ問題ないが
そんなソース使いたくない。

ミスがあった場合
FPGAなら残業ゴリ押しでいいが
ASICなら死亡

まー、上のソースなんてファンクションテストもしてないけどねー

if(y_clr_flg)
y <= 3'd0;
else if(y_count_flg)
y <= y + 3'd1;
else
y <= y;

↑
最後、y <= y; と書くのと、endで締めてしまうのでは、違いがありますか?
最適化で y <= y; は消えるなら、endで締めてもいいですよね?

プログラマーが考える上で考えやすいとか、間違いが防げるとか、ですか?

実際のところelseがない場合は「保持」になるので
「保持」を期待するのであれば必要無いです。

もしかすると、elseで「常に0」になって欲しいと思っていれば
コンパイラはそれで最適化してくれます
(caseのdefaultの意味合いも)。

ただ、ホントのところは、過去にcoveredというカバレッジツールの
ラインカバレッジでelseを拾ってくれなかったので入れてます。
訳立てるには難しいツールでした、かれこれ数年使ってみてないです。


ほかにelseの必要性はなんかあるっけ

カバレッジも、利用する分にはいいけど、
義務になるといやだよな。
カバレッジのためのコード書きとかアホらしい。

>>596

else付けないと静的チェックで文句言われるから書いといて損は無い

>>640
それは、
エルス
end
のように、中身はなしでも良いということでしょうか？
それとも
エルス
y＜＝y
end
と中身ありのことでしょうか？

俺は、できるだけelse使わないように書いてるな

y<= y_clr_flg ? 3'd0 : y_count_flg ? y + 3'd1 : y;

>>643
それ使ったことないなw

そういえば昔、日本の合成ツールで
if文の最後は必ずelse .. endで書かないと
いけないやつがあったような

条件演算子はassign文中で、且つ、マルチプレクサとしてだけ使ってくれ・・・
見難くてかなわない。

assign Y = S0? A : B ; //1ならA

しかも、片側が固定値とかなら、すぐ論理圧縮しちゃう。

ん？always文の中で三項演算子使うの一発だけなら別にいいと思うけどね。
重ねて使うのはassign文だけにして欲しいけど。

>>645
always の中でも論理圧縮はかかるだろ。
どんなショボいツールだよ？

論理圧縮されるんだから、ifと?を混ぜるなってことだろ
ifならifだけで書いてくれた方が人間にはわかりやすい

if と ? : は意味が違うんだから、全てを必ずどちらかに寄せる、というのは無理。

>>648
個人的には三項演算子のほうが分かりやすいんだが・・・
人それぞれじゃね？

「人間には」とか一般化すんなよ

wireでifは使えないでしょうか？

？ ：は、多段に書いてはいけないと言う人がいますが、
なぜでしょうか？

>>651
wireでif文は使えないかと。
fuctionにしてしまえば良いけど。

多段に書くと、さすがに解釈しにくくなるし
結果として後からの手直しとかでミスが入りやすくなるよ。

Starc(だっけ)の設計スタイルガイドには
多段にすると優先順位が論理合成ツールによって解釈が異なる、とか書いてあったような

ところで>>649
function含め、ifで書けて?:で書けない構造
もしくは?:で書けてifで書けない構造ってあんの？

>多段にすると優先順位が論理合成ツールによって解釈が異なる

そんなのあったっけ？（三項演算子の話だよね）
分かりにくいから多段にするな、じゃなかったかな？

assign d= a ? b : c;
は、if 分じゃ書けないよね。わざわざ always にする？

じゃあifと?:は表現として同じことをするということで・・・

設計スタイルガイド探して来ないと
もし持ってないなら買っても損無いと思うよ。

>>655
探してきたぜ。

条件演算(?)のネストは１回までにする（推奨３）
(?)は、最大でも10回までにする（必須）
「条件演算をネストして使用することは出来ますが、
記述の可読性が低下し間違いやすくなるため、
条件演算は１回までにしましょう」

個人的には、STARC 守れとか言わないけどね。

>じゃあifと?:は表現として同じことをするということで・・・
x とか z との比較は出来ないとか言いたいの？

あれ、それ2.1.5?
10回とか書いてないな。バージョンが違うのかな

>x とか z との比較は出来ないとか言いたいの？
それはテストベンチでやってくれよ。
xの時にリセットがかかる回路あったら嬉しすぎるが

Verilogで、私も1つ質問させてください。

ISE14を使っています。

module test1(
　　input　[15:0] A;
);
は、エラーなく通るのですが、
module test2(
　　input　[15:0] B [0:7];
);
とすると、Arrayはできませんとエラーになります。
16本のwireの8セットを番号により切替えたいのですが、
このような記述はいけないのでしょうか?
wireの配列でも、regの配列でもエラーになります。
Verilog2001では可能になった、と本で見たのですが。

また、
assign D=(C==0)? E
　　　　:(C==1)? F
　　　　:(C==2)? G
　　　　:(C==3)? H ;
は、Cの値によってEFGHの中から1つ選んで、Dに接続するものです。
(多数→1本)
逆に、1本→多数に切替えというのは、()? : では、どのように
記述するのでしょうか。
regにしてalways()の中でしたら、なんとかなるのですが。

>>658
Verilog-2001で可能になったのはネット型での多次元配列サポートであり、
入出力ポートには使えなかったと思う。素直に8セットのwireを束ねてマルチプレクサかな。
module test1 (
　input [16*8-1:0] B,
input [3:0] C
);


wire [3:0] EFGH; // 各bitがEFGHに対応,選択されてないときは0固定
assign EFGH=(C==0) ? {1'b0, 1'b0, 1'b0, D}
　　　　　　　　　:(C==1) ? {1'b0, 1'b0, D, 1'b0}
　　　　　　　　　:(C==2) ? {1'b0, D, 1'b0, 1'b0}
　　　　　　　　　:(C==3) ? {D, 1'b0, 1'b0, 1'b0};
んー、素直にE/F/G/H別にassignを並べた方が分かり易そうだｗ

>>657
もう家だから確認できないけど、かなり古いバージョン。
新しいのは、10回の制限はないの？

「ごめんなさい、10回ってのは撤回します」って謝れよ、STARC。

>>658
Arrayが駄目って、それISE14のバグだな。
Xilinxにこらーって連絡する

>>660
時代に取り残されないように、毎年新しいガイドブックの購入をオススメいたします。　by STARC

>>659
ありがとうございます。
ポートに配列はダメなんですね。了解しました。でもなんでダメなんでしょう。
7セグの駆動なんかに便利だと思うんですが。
wire [7:0] 7seg [0:3]
とか、使い道はあると思うんですが。
少なくとも、ucfの入力はメチャクチャ楽になります。

便乗ですみません。もう一つ教えて下さい。
配列を取るとき

wire [7:0] 7seg [0:3]　と、0〜3の4個を定義しますが、
[0:3]でなくて[1:3]ではダメなんでしょうか?
また、[0:3]のように昇順で書くのはなぜなんでしょうか?
[3:0]と書いてはダメなんでしょうか。

>>662
時刻表かよw

>>662
10年以上前の合成ツールの制約を引きずってるSTARCに言われたくないなw

今日、STARCの最新版を注文しました。

ついに STARC も身売りか・・・

>>663
気になるなら SystemVerilog や Verilog2005 での対応状況を調べてみては。
もっとも言語仕様で対応していても、肝心のツールが対応してないと絵に描いた餅状態ですが。

>wire [7:0] 7seg [0:3]　と、0〜3の4個を定義しますが、
>[0:3]でなくて[1:3]ではダメなんでしょうか?
>また、[0:3]のように昇順で書くのはなぜなんでしょうか?
>[3:0]と書いてはダメなんでしょうか。

ダメじゃない、知らん、ダメじゃない。

ボーっと見てて思ったけど
その7セグはダイナミック点灯方式じゃないの？
信号線だけ食ってMOTTAINAI

本を参考にして以下のプログラムを書いたのですが、
CLKにclockが出てきません。

always @ ( posedge clock ) begin
　　if( RESET )begin
　　end else begin
　　　　CLK <= clock;
　　end
end

なぜでしょうか

記述通りに動いてるからじゃね？

>>671
見た瞬間にクラっとしたRTLなんだけどどうするか・・・
まじめに教えるか・・・

まず、always @ (posedge clock) のところは
「clockの立ち上がり(0→1)が来たら・・・」なので
リセットは無視するとして
「CLKにclockを代入する」が実行される。
ただ、CLKに代入する値は、常にclockの値が1(立ち上がり後)
なので、ずっと1

解決策としては
FPGAが頑張ってくれるだろうから
always文はすべて削除して
assign CLK = clock;
の一文でいい。
clockの2分周(半分)が欲しいなら
CLK <= clockを CLK <= ~CLK;にする。
イベントのたびに、CLKが反転するわけだ。
初期値無いけど実機上は問題ない。


後は、その本を教えてくれ

こういう記述見ると、回路図設計から
勉強し直して欲しくなる。

>>673
ありがとうございます。

>always文はすべて削除して
>assign CLK = clock;
>の一文でいい。
そうですよね。そう思ってやったのですが、
エラーが出てコンパイルできないんです。

あと、RTLって何でしょうか?　Resistor Transfer Languageだと調べました。
しかし、他にもRTL、VHDL、HDL、PLL、最後にLがつく言葉が多くてわかりません。
マイコンでは、こんなに面倒ではなかったんですが。

プロポーズ大作戦のあの電飾テーブル
FPGAはおろかCPUも普及してない時代にロジック部分はどーやって作ったのかな？

中の人がスイッチを押してるに決まってるだろ

そういや大昔初ラかラ製に電飾テーブルの作成記事が載ってたような覚えが

レジスタ転送レベル（Register Transfer Level）- 論理回路をハードウェア記述言語で記述する際の手法

Register Transfer Language - GNUコンパイラコレクションの使用する中間言語
->初めて知った

合成を含めて理解してくると、RTLの言葉の意味がわかってくるんだけどね
HDLをソフト的にしか理解してない人だとわからないだろうな
つまり、レジスタってのはFFだから回路の中核をなす、ソフトでいうと変数に当たる部分
合成しても残る。つまり抽象化した記述ができない
組み合わせ回路(wire)の部分はただの一時変数に過ぎなくて抽象化した記述（ソフト的な）
ができて、合成後にまったく予期しない等価な回路に圧縮される。
つまり、中核であるＲとＲの間を、ソフト的に記述することができる記述方法のレベル
それが Register Transfer Level　ってわけだ

>>680
ありがとうございます。

>つまり、中核であるＲとＲの間を、ソフト的に記述することができる記述方法のレベル
ということは、ソフト的に記述できないレベルもあるということでしょうか?

また、Verilogでは、assignのみで書けばFF使わずに書くことも出来るので、
HDLというくくりの中に、RTL、Verilog、VHDLの3つがある、という理解で良いでしょうか?

HDL（ハードウェア記述言語）というくくりの中に含まれるのはVerilogHDL言語とVHDL言語。
過去にはABEL言語とかあったけど今のところ生き残ってるのは上記の2つの言語。

RTLは記述する手法のひとつ。
上位レベルの記述手法になるにしたがってソフト的な記述になる。
ttp://members3.jcom.home.ne.jp/zakii/hdl/18_behav_struct.htm

なんとかL言語って呼ぶのは、なんとかシンドローム症候群だな。

チタンダＬ言語

>>681
>また、Verilogでは、assignのみで書けばFF使わずに書くことも出来るので、

これはあり得ないだろ
書いた回路のすべての動作が1クロックで終了するってことだぞ

>>682
ありがとうございます。
HDL = { Verilog, VHDL, ABEL };

?? = { RTL, HDL };　という感じでしょうか?

>>685
RTLは、レジスター...なのでD-FFを使って書かないといかんですが、
Verilogなら、必ずしもD-FFを使わなくても書ける、という意味です。

RTLとHDLの区別は、誰に聞いても「よくわからない」と言います。

>>686
RTLって”書き方”のことかと思われ。

>>686
682氏の提示したURLを見れば貴方の疑問は解決すると思うんだけどな。

HDL=ハードウェアを記述する言語
RTL=HDL記述の抽象度のひとつ

貴方風に書くならば
HDL記述の抽象度 = {ビヘイビア・レベル, RTL, ゲート・レベル, スイッチ・レベル}

Verilogが面白くて、夢中で書いています。
ここで1つ教えていただけないでしょうか。

module 例1 (
　　output wire Q;
);
always @ ( posedge clk ) begin
　　P <= P + 1;
end
assign Q = P;

module 例2 (
　　output reg P;
);
always @ ( posedge clk ) begin
　　P <= P + 1;
end

上記の2例は、どちらもちゃんと動きます。
2種類の書き方による違いを理解したいと考えています。
以下のように考えました。正しいでしょうか?
・例1(wireで出力するもの)では、例2のregで出力するものに比べて、
　　出力データは、wireで中継する分だけ　少〜しだけ遅く変化する。
・この送れ時間は、通常は良いが、高速同期回路になると、セットアップ時間を
　　圧迫してしまう。
・そんな時は、regを使って書けば良い

どうでしょうか

あってるよ。
理解してない人もいるので、
周囲の人にも教えといたほうがいい。

>>690
おいおい、初心者に嘘教えるなよ。

>>689
Pを宣言しないで動くとは思わないが→例１

まあ、宣言は忘れていたとして置いといて、
上下の回路はまったく同じでまったく同じ動作をする
ちょうどソフトのプログラミングで、1回別の変数に入れたりするのと一緒

スイッチレベル　→　トランジスタそのものを書く
ゲートレベル　→　レジスタも組み合わせ回路も全部書く
レジスタトランスファーレベル　→　レジスタは書く、組み合わせ回路は書かない
ビヘイビアレベル　→　レジスタも組み合わせ回路も書かない、動作を書く

書く、書かないじゃ分からないだろw
本当、難しい概念だと思うよ

>>689
今の合成ツールだと両方とも同じ回路になるんじゃないかな？

まあわかる人にはわかる書き方だな＜書く・書かない

>>690-692
ありがとうございます。
だいたい合っていて安心しました。
Pの宣言は書き忘れていました。すみません。

まだ慣れていないので、書き方の区分けとして、
次のようにイメージしています。
・値を記憶したいとき=clockで動作させる=always @ (posedge clock)を使う
・always @ ()の中は、<=を使う。
・値を記憶しないもの=即座に答を出す回路=assign を使う
・assignには、=を使う。
というのを、馬鹿の1つ覚えで実行しています。

ところが本を見ると、always @ ()でもassignのように=が使ったものがありました。
ここで疑問ですが、
・always()の中で、=を使ってもいいのでしょうか?
・always()で=を使って書くのと、assignで書くのとで、何か違いがあるのでしょうか?
　　　どちらも「変化すれば即座に反映」ですよね。
・always()で=を使う書き方を、避けて通ることは無理でしょうか?
　　　　(可能なら、上記のように、記憶=always= <=の使用　という規則で覚えたいのです)

>>697
一度「"="：ブロッキング代入」と「"<="：ノンブロッキング代入」の違いを整理してみたい方が良いと思うよ。

>>698
>違いを整理してみたい方が良いと思うよ。
ありがとうございます。

以下のように理解しています。
"="ブロッキング代入は、マイコン的、1行ずつ、上から順、に実行されます。
"<="ノンブロッキング代入は、記述行の上下位置に無関係、同時に実行されます。
　　同時と言っても、何かのきっかけで同時に実行されるのですが、
　　そのきっかけは、always @ (posedge clk)なら、"clkの↑"がきっかけになります。

　　assign a = b & c;　　←74HC08の2入力がb, cで、その出力がaというイメージ。
　　　　　a <= (b & c);　←74HC74のD入力が(b & c)で、その出力Qがa、CKがclkというイメージ。
この理解でどうでしょうか?

>>697

>・always()の中で、=を使ってもいいのでしょうか?
文法的には可能です。
alwaysでレジスタ(FF)を意図して記述する場合には、通常、使いません。
（私は使ったことがありませんし、コーディングルール上ダメってことが多いのではないでしょうか）

>・always()で=を使って書くのと、assignで書くのとで、何か違いがあるのでしょうか?
assignの場合、一文で書かなければならないので、読解しにくくなる場合があります。
alwaysならば、制御文などを使えるので、複雑な組み合わせ回路を記述しやすくなります。
alwaysで組み合わせ回路を書くのは、流派によっては御法度ですが。

>・always()で=を使う書き方を、避けて通ることは無理でしょうか?
RTL記述では使ったことがありません。
テストベンチを書くときには、便利なので使うことがあります。
しかし、よくはまるので、使用するのはおすすめしません。（異論あると思いますが）

>>699
回路がイメージ出来るのならば、実際に記述をコンパイルしてみて
どういった回路に落ちるのかを確認するのが手っ取り早いかもですね。

ISEだったらSynthesizeの"View RTL Schematic"で見られます。
たぶん↓みたいな回路に落ちる事を確認出来ると思います。

■ノンブロッキング代入
always @(posedge CLK) begin
　X = A;
　Y = X;
end

A-->[D-FF]--+-->X
　　　　　　　　　|
　　　　　　　　　+-->Y

■ブロッキング代入
always @(posedge CLK) begin
　X <= A;
　Y <= X;
end

　　　　　　　　　+----------->X
　　　　　　　　　|
A-->[D-FF]--+-->[D-FF]-->Y

>>700
さっそくありがとうございます。
説明が上手で、よく理解できます。うれしいです。

>assignの場合、一文で書かなければならないので、読解しにくくなる場合があります。
そうなんです。1文で勝負なので、結構大変です。
if() else if()...の代わりに
assign Q = (a==b)? 8'd3
　　　　　: (w==r)? { 4'b0000, k[6:3] }
　　　　　: (u==r)? { k[6:3], 4'b0010 }
　　　　　:　　　　　{ k[6:3]>>2 }
というふうに書いています。横1行に書くより少し見やすいと思います。
STARCによれば「10段まで」と言っていますが、無視してます(^^;

>>700に教えていただいたことで、自信が付きました。
always()内では<=のみ、assignでは=のみ、で書いていこうと思います。
似た文章を複数行書くのが面倒なので、配列にしてfor()も使っています。
まだ使ったことがないですが、気になっているのは、
generate　と　functionです。
ありがとうございました。

>>701
ありがとうございます。
これはまた見やすい回路図ですね。Y=Xは、実体は接続になるんですね。
X<=A; Y<=X;のようなことはよくやります。信号の変化を微分するときに、
if( (Y==1'b0) && (X==1'b1) ) begin...という感じです。

ISEの回路図表示はたまに見てみますが、そういう観点で見たことがありませんでした。
バスが期待通りにつながっているか。変なところでGNDに落とされていないか、などの
確認に使っています。基本ゲートを組んで見てみたいと思います。
どうもありがとうございました。

ロジアナを持っていないので、実際の動きを確認できません。
32個並べたLEDで、シコシコと確認しています。
レジスタの中身とかバスの値変化とかが見てみたいのですが、
USB式のロジアナでも買おうか検討しています。

>>701
おいおい、ブロッキングとノンブロッキングのタイトルが逆だろう。
前者がブロッキング (X = A;)、後者がノンブロッキング (X <= A;)。
あと説明のためにあえて書いたのだと思うけど、F/Fを意図した回路で
ブロッキング代入は使わないでしょう。
ところで、ブロッキング代入だと本当に下のような回路になるの。
やった事ないんだけど。

> A-->[D-FF]--+-->X
> 　　　　　　　　　|
> 　　　　　　　　　+-->Y

>>702
assignに拘らなくとも、Verilog2001 や SystemVerilog ならば
「always @*」や「always_comb」を使って楽に組み合わせ回路を記述することができます。
ここら辺のコーディングスタイルはチーム内で統一しておくのが望ましいでしょうね。

ロジアナの代わりとしては「ChipScopePRO」を使うという手もあります。
QuartusIIの「SignalTapII」と比べて、使い勝手はイマイチですが。

>>703
すまん。ご指摘の通りタイトルが逆です。

A-+->[D-FF]-->X
　　|
　　+->[D-FF]-->Y

となる所を、合成ツール側で「XとYは同じ値になるよねー」で一緒にされるんだと思う。

>>702
> まだ使ったことがないですが、気になっているのは、
> generate　と　functionです。
assignで複雑な論理になる場合は、functionを使うことをお勧め。
functionの中ならば、if elseでも、caseでも使い放題。
1回しか呼ばれないfunctionがたくさんできてしまうのと、
それらの名前を逐一考えないといけないのが欠点ですが。

三項演算子は、1,2段くらいに留めておく事をお勧め。
段数が深くなると、メンテナンス性が落ちるのでお勧めしない。

ちなみに、それらが嫌なので自分はalwaysで組み合わせ回路を書く流儀。

>>705
ブロッキング代入でもF/Fを推定してくれるの、という意味だったんですが、
でもそういう回路になるのですね。

回路記述では、ブロッキング代入は組み合わせ回路にしか使った事がないので。
テストベンチでは何でもありですが。

『Verilog HDLによるシステム開発と設計』っつう本では
alwaysの中だろうと、実際にほとんど全て = で書いてあったりする。
そういうスタイルの良し悪しはともかく。

書ける場所という観点では ブロッキング代入・ノンブロッキング代入に
文法上の差はないよ。混ぜると死ぬ実装が多いだけ。

文法上の差が無いわけないだろ

文法上の差がないって・・・素人かよ・・・。

プロがこんな所に来るわけないだろ。

私がVerilogのプロです。Verilog歴３０年のベテランです。

>>709,710
そんな、言葉尻を取って文句をいいなさんな

>>712
恐れ入りました

30年だと、高校生くらいからやってた?　すごい

(´-`).｡ｏＯ(そもそもVerilogって何年前からある言語なんだろ・・・)

ブロッキング文とノンブロッキング文は
FFごとにalways分ければ差はなくなる。

ただ、シミュレーションではブロッキング文で書かないと
シミュレーションが途中止まったりするから気をつけてね。
Verilogの講師がこれやってて焦ってた。


と、なんかプロとかベテランって見てるとこそばゆいね

プロって言うのはIT土方のことだろ？

いや、シミュレーションが止まるように見えるのは、
ノンブロッキング代入が原因ではなく、ウェイトが入ってないのが原因だぞ。

あ、そうなの？
問題の箇所ブロッキング文になったら動いたので

テストベンチで
a <= 1'b0;
#100;
b <= a;
c <= b;
#100;
とかしてて、
bはaが時間100で確定してるけど
cは時間が進まないとbが確定しないから、待ってた。

待ってた？

んもう！長いのは決まってるでしょ！？


ごめん、適当に書いたが、詳細はそうとう前なんで忘れた。
別にノンブロッキング文でも構わんかもしれんので好きに書けばいいかと。

ええい、ここにVHDL派は居ないのか。

ﾉｼ
=と==を普通に間違えた>602ですｗ

>>723
居るよ

私がVHDLのプロです。VHDL歴３０年のベテランです。

私がHDLのプロです。HDL歴300年のベテランです。

私がHのプロです。H歴3000年のベテランです。

ttp://ja.wikipedia.org/wiki/紀元前10世紀

>>727
その場合は、老舗と言ったほうがいいよ。

教えてください。

ISE14を使っています。ピン指定をするソフト、plan aheadで、
ピン指定するとき、
表のようなところのサイトと書かれた欄にピン番号を記入します。
そのセルに記入してリターンキーを押しても、次の下の所に移動しません。
再度マウスでクリックしなければなりません。
つまり、マウスクリック、入力、マウスクリック、入力の繰り返しです。
Excelのように記入してリターンしたら、スグ下に移動するようにはできないのでしょうか?

あと、ISEのRTL回路図表示で、部品の足から先の線が表示されないことが
多々あります。これは、こういうものでしょうか?
これを表示

>>731

せめてスレ内くらいは検索したら？
>>560-564

ありがとうございます。
それは見ましたが、別の方法で逃げることしか書いてないです。
実際にあのソフト上でやりきるときには、どうすれば良いのでしょうか。

あと、まとめて3.3Vに指定する方法とかも知りたいです。

なんか使いにくいソフトですよね？

>>733
気持ちはわかる。
あの表形式で出てくるプルダウンメニューも結構うるさい。
たとえば、LVCMOS33というのは、プルダウンメニューでなくても、
手打ちで「LVCMOS33」と打ってもいいんだけど、
そうしようとすると、プルダウンメニューが邪魔して、とても打ちにくい。

テキストファイルで修正するから良しとする人もいるけど、
PlanAheadになってから変になったと思う。
・ピン番号(ロケーション)
・電圧企画
・スルーレート
・電流強度12とか
が各1行で全4行使って表現されている。
Paceのときは、1行で書けたのに。
だから、手でわざわざ1行に合成している。
1行のほうが、圧倒的に視認性が良いから。
HDLソースの書き方にこだわるなら、ucfの書き方もこだわって欲しいが、
ほとんど議論されていない。

自分で使わないものを作って
どうやっていいものを作ることができようか

と、誰かが言ってたような。

うちで作ったチップなんて怖くて使えねぇよ・・・
なぁんて

質問です。教えてください。

wire signed [9:0] A10;
wire signed [7:0] B8;

assign B8 = A10;
とすると、右寄せで代入され、A[9:8]は捨てられる、と考えれば良いでしょうか?

assign A10 = B8;
とすると、これも右寄せで、A[9:8]は、0が詰められるという考えでよいでしょうか。

>>736
明示しましょう。

明示するとサインドからアンサインドになってしまう

サインドを使うのが悪い
コンピュータにプラスもマイナスも無いのだ

assign A10 = ( B8 << 2 ); とした場合
A10 = 00_0000_0000
B8 = 0101_1000 だとすると

いったんB8は32bit拡張され
0000_0000_0000_0000_0000_0000_0101_1000
その32bitの段階で2bitシフトされ
右揃えでA10に代入されるのでしょうか。
答1　A10 = 01_0110_0000

それとも、
B8の段階で左2bitシフトされ、上位2bitが棄てられて、
0101_1000 → 0110_0000 となってから
その結果が32bitに拡張されて、
0000_0000_0000_0000_0000_0000_0110_0000 となって
右揃えでA10に代入されるんでしょうか。
答2　A10 = 00_0110_0000

B8は32bit拡張され
ってハードではどうしてるの?
シンセがどこかに32BITのレジスタを造り、そのレジスタで処理するのかな

C言語の暗黙の型変換なんかと勘違いしてるんだろ

数値演算はsimで確認しながらいつも書いてたな
動作すぐ忘れるんで

>>742
integral promotion/integer promotion

>>774　死ねよカス

未来へのパス乙

>>736
ttp://hw001.spaaqs.ne.jp/k-okada/design/verilog/verilog_base_03.html

>>740
ttp://dora.bk.tsukuba.ac.jp/~takeuchi/index.php?%C5%C5%B5%A4%B2%F3%CF%A9%2FHDL%2FVerilog%A4%C7%C8%C8%A4%B7%A4%AC%A4%C1%A4%CA%B5%AD%BD%D2%A5%DF%A5%B9#r5862f5f

ttp://japanese.sugawara-systems.com/tutorial/verilog/newpage24.htm
>8.3.9　ビット幅について
左辺 (LHS)Left-Hand Side 右辺 (RHS) Right-Hand Side
ttp://japanese.sugawara-systems.com/user_note/professional_FAQ.htm#R8

>>745
全名無しを敵に回すとはいい度胸だ。

一応integer宣言した奴は32bitだと思うが

回路記述ではgenerate以外使わんな。


あと、論理合成=コンパイラと思ったらRTLはダメ

ベリログに、文法書はありますか？

online Verilog-1995 Quick Reference Guide
by Stuart Sutherland of Sutherland HDL, Inc., Portland, Oregon, USA
http://www.sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html

IEEEで標準化されてるから探せばあるんじゃない？英語だろうけど。

306 名前： 774ワット発電中さん [sage] 投稿日： 2010/02/28(日) 01:06:18 ID:XDGpK0KC
１つめ
そういう回路は自分で作る。

２つめ
そのままパラメータを入れ子。
↓文法
ttp://www.verilog.com/VerilogBNF.html

signed使うなら、VHDLがいい。

verilog-2001でもいいけど、言語がいい加減だからそのまま動いてしまうから、てすとべんちはちっかりつくりまちょうね

最近verilogばかりかいていたら、VHDLのかきかた。思い出せなくなってた。

かきかた ドリル

VHDLで、
　`define std_logic_vector wire[ :
　`define downto :
みたいな代替が定義できたら、Verilogみたいに書けますかね。
VHDLは文章が長すぎて、タイプミスしそう

未だにABELって使われているのでしょうか?

使われてません。
もはやABELサポートしてるツールが無い。
旧Verとかは別にして。

ABEL、大学でやったな

ABELって、何と読むのでしょうか?
心の中では「エーベル」と呼んでいました。
アプルかも、エーブルかも、と思い、
恥ずかしくて口に出せませんでした。
アルデーノも読みにくいですね

えーぶるって読んでた希ガス
間違ってても雰囲気で分かるだろ、たぶん

カインとアベルのアベルじゃないの？
カトリに出て来た犬もアベルだったよね。

CUPLならWinCUPLがある
使ったこと無いけど

http://www.atmel.com/tools/WINCUPL.aspx

>>759
>間違ってても雰囲気で分かるだろ、たぶん
そういう問題じゃないんだ。
違った読み方すると、人前で恥ずかしいから、事前に知っておきたい。

雰囲気でOKなんて甘いこと言ってたら、
何でもありになって、収拾が付かなくなる。
情報は正しく空いてに伝えたいからね。
結果オーライはダメよ。

>>762
「おーあれですか」
「あなたはそう読みますか」
「ははは」
「ではこれからはｘｘと呼ぶことで統一しましょう」
とネタにするのが大人のやり方。

まぁ世の中大人ばかりとは限らんが。

自分は違った考えだな〜

何カ国もの人が集まるセッションだと一応英語が共通語になるけど、自国の発音に沿った謎タームが山ほど出てくるよ。
でもそんなの誰も気にしない。皆発音を聞きに来てるんじゃなくて内容を聞きに来てるんだし。
読み方間違えたら恥ずかしい、なんてこと言ってたら一言も言う事無く飲まれて終わる。

読み方間違えてようがカタカタ英語だろうが文法間違えてようが、相手に自分の意思を伝える事が重要だと考えてる。
その辺を指摘されたときは、内容が無さ過ぎて、そのくらいしか話題にならなかったと理解しよう。

Verilogで　reg[7:-8] XXX　みたいな宣言はアリですか？
小数を表現することを想定。
[15:0]より、整数部が[7:0]、小数部が[-1:-8]としたほうが意味的には分かりやすいのだけど。

なしです

ありがとうございました

ＶＨＤＬを回路図に変換したいのですが
modelsimだとお金を払わないと回路変換機能が使えないみたいでした。
無料でＶＨＤＬを回路に変換する方法は無いでしょうか。

回路を合成したいというわけではなくて？

>>769
合成したいということです。
ttp://kandk.cafe.coocan.jp/jeans/skins/media/1/2012-05-16-cpld2.png
VHDLから↑みたいな感じの回路図がほしいです。

こんなきれいにはならないけど、ISEのSchematic Viewerじゃだめなの？

>>771
ありがとうございます。
調べてみます。

ネットリストを生成して、さらにそれを回路図で欲しいわけね。
ザイリンクスのツールがあるなら >>771 の方法でいいけど。

合成したネットリストから手書き

Xilinxでやってみようとしたけど
使い方がよくわからなかったので自分で回路図に変換しようと思ったのですが
IE'eventで立ち上がった時のみ入力させる方法が分かりません。
どうすればいいでしょうか。
↓は1bit分だけ考えた回路です。
ttp://nullpo.vip2ch.com/dl.php?f=ga1046.png

↓ソースです
library ieee;
use ieee.std_logic_1164.all;
entity AR is
port (ARI: in std_logic_vector(10 downto 0);
ARO: out std_logic_vector(10 downto 0);
IE: in std_logic;
OE: in std_logic);
end AR;
architecture RTL of AR is
signal Q : std_logic_vector(10 downto 0);
begin
process(IE,OE) begin
if (OE = '1') then
ARO <= Q;
else
ARO <= "ZZZZZZZZZZZ";
end if;
if (IE'event and IE='1') then
Q <= ARI;
end if;
end process;
end RTL;

描いてみた。
ttp://www.dotup.org/uploda/www.dotup.org3313049.png

バス幅のとこは太くしような？
それともこれがSchematic Viewer?

気まぐれにJWWで書いただけだ。
バス幅太くするのが面倒だったから
信号名に[10:0]ってつけたのに…

>>776
ありがとうございます。
2段目の三角の意味がよくわからないけど
マルチプレクサ使えば実装できそうです。

＞2段目の三角の意味がよくわからないけど
えぇーーー！！！ちょい待って！
>>775を回路図化しただけだってば！
回路図読めないのに何で回路図化したがるのさ…orz

>>780
三角形は調べたらトライステートバッファですか。

16bitCPUの内部回路をVHDLで書いてロジックＩＣを使って
設計しろ的なレポートです。
ARが1番簡単なブロックでもっと難しいブロックが後6個も残っててきつい。
実家に帰れない・・・

日本の夏、、、

トライステートバッファも調べないと分からないようでは、
実家に帰らないでもう少し勉強した方が良いのではないかと。

まてまて、実家に帰れば近所の幼馴染の彼女も帰っていてだな・・・

三角形の意味も分からずによくここまでこれたな、っと不思議に思うんだが
最初にやるだろうに

>>784
それどんなエロ毛？

>>784
なるほど、それじゃ仕方ない。

>>785
三角形のエロイ毛って・・・

ここで素直に答えを教える。
↓
実家に帰れる
↓
彼女と夜のシリアル通信

ここで教えない
↓
実家に帰れない。
↓
彼女にフラれる
↓
彼女は他の男と夜のパラレル通信


どちらがベストなソリューションか

ここで教えない
↓
諦めて実家に帰る
↓
彼女にもフラれる
↓
夜は1人でインスタントオン


かもしれんぞ

ハンズオントレーニングですか。

だめだこのスレ華麗臭が

三分間待つのだぞ

ワキガ凄いやつにVerilog教えてもらってるけどマジでやばいです。
頭が薄くて、スーツ着てるのに凄い臭いです。
汗拭きシートで拭いたりすればいいのに。

>>793
それワザとじゃない？　自分がさっさと覚えりゃ解放される。

教えてもらっておいて文句を言うな

>マジでやばいです。
ヤバイのは、>>793

>>796
いつもお世話になってますﾍﾟｺﾘ
でも先生臭すぎですよ。金があるんだったら手術したらどうですか？

しつこいガキだな

そろそろ助けようかと思ったらVHDLか
こいつぁ手強いか？

VHDLは難しいからね。

せやろか

難しいんじゃなくて、面倒くさい