【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 16

FPGA、CPLDのスレです。

雑誌の付録にも付くようになり、その名を良く知られるようになりました。
20年も前からやっている超ベテランも、こないだから始めたビギナーも、
仲良く情報交換しましょう。

FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。

その他、FPGA関係の話題なら、何〜んでもどうぞ。
雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。

さあ君も　レッツ F・P・G・A !!

Xilinx　http://japan.xilinx.com/
ALTERA　http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
Actel　 http://www.actel.com/intl/japan/


■前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 15
http://kamome.2ch.net/test/read.cgi/denki/1309401427/

2getしとくか

博士「な、なんだこのロボたちは！！！」


　　　▽　　悪　▼
　　（　◎　皿　�凵j　　ガシャーン
　　（　　　　　　　　）　　　　　　
　／│　　死　　│＼　　　　　　　　　ガシャーン
＜　　＼＿＿__／　　＞
　　　　┃　　　┃
　　　　＝　　　＝
ブラック3ゲットロボだぜ！
オートで3ゲットしてくれるすごいやつだぜ！
　　　　　　＿＿__＿
　　　　 ／　　お　　＼
　　　／　 ⌒　　　⌒　＼　　　　　　　だっておｗｗｗｗｗ
　　（　（ ●）　　 （ ●） 　）　　
　　（　::::⌒（__人__）⌒::::　）　　　　　　
　／│　　　|r┬-|　　　│＼　　　　　　　　　だっておｗｗｗｗｗｗ
○　｜　　 　`ー'　 　　｜　　○
　　　＼　　　 　　 ／
　　　　｜　｜ω｜　｜
　　　　｜　｜　 ｜　｜
　　　　　○　　　　○

いちおつ

>>1おつ

1乙
なんか一気にスピード落ちたな

あんまここにはいないかもだけど、
FPGAの評価ってどういうことすればいいの？
ピン使用率の高いモジュールで動かしたりしたいけど、適当に加算器をつなげつづけるとかであり？

SLICEやLEの構造を見て数珠繋ぎにしていけばいいんじゃね。

コスト安いFPGAに置き換えるなら
とりあえず既存の回路そのまんま乗っけるよな

まぁ、ほぼ間違いなくfitしないけどねｗ

>>7
電源系の評価は重要よ。
複数の電圧それぞれの立ち上がりタイミングとか。
外部メモリを全部駆動したときの電源変動とか。

データシートに従ってるのに動作しないことも、ままある。
次の版でこっそり修正されてたりもする。

>>7
ＦＰＧＡの評価、といっても何を評価したいかによってやり方は変わるんじゃないだろうか。

>>11が書いてるから無駄な書き込みだったな。

ＦＰＧＡにも少し慣れてきたかなと思うけど、活用していく上での課題は数学力とかアルゴリズムの
理解とかだな。ＦＰＧＡで動画再生などはとても興味を引くテーマではあるけどメジャーな動画フォーマット
をアマチュアが組み込むことはできるのだろうか。アマチュアの間でも高性能マイコンやＦＰＧＡにＯＳを
載せる動きもあるみたいだけど、この目的ってＰＣ上で動作するエンコーダ／デコーダ・ソフトウェア
を流用したいって理由などもあるのかな。

FPGAにOSとは壮大なテーマだな。

Linuxはもう載ってたりするけどな

ソフトウェアで実現可能なものはハードウェアでも実現可能、逆はダメ。

ダメって事はないだろ？
ただ精度や時間を犠牲にするか、恐ろしく未来の話しになるかって程度ではないか

>>15
実行時にコンフィグしながら動くんだね。

>>16
ソフトでも規模デカいのはハード化無理だろう
結局コード化して誤魔化すだけでしょ

>>16
> ソフトウェアで実現可能なものはハードウェアでも実現可能

じゃあ、ちょっとgcc(gccで生成されたソフトの実行バイナリではなく、
コンパイラとしてのgcc)をハードウェアで実装してみてちょ。

Altera Cyclone IIIを使ったVerilog初心者講習会を１２月１１日（日）
にやります。Verilogの初心者の方で興味のある方はぜひ
ご参加ください。
http://atnd.org/events/21474

>>17を書いておきながらだけど

全てをソフト・ハードと分けるからID:aqYTGBffは変なだけ
実際には適材適所、効率、コスト等諸条件で決めるもの


ID:aqYTGBffをあんまり苛めるなよ、ネタの投下大変なんだからｗ
ハードウェアエンコードのような技術が私は好きだ
ハードもソフトも良いとこどりって素敵じゃないか？

>>20
それより、FPGAでISE、クォ実現の方が良いんじゃないか
激速ハードISE、クォ！

MMUがあるかないかがLinuxかuClinuxかに分かれるのか。

>>23
7series以降専用エンジンがどの程度かだね
PlanAheadでISEでは無いようだけど

>>24
uClinuxは糞。触るべからず。

ソフトウェアは、それを実行するハードウェアの上で実現される。
従って「ソフトで実現する?」「ハードで実現する?」はヘンな議論。

ＦＰＧＡと映像関連で調べものをしてたら「超解像技術」ってのを見つけた。またノートパソコンを
調べてたらこの超解像技術とやらを搭載した機種をひとつだけ見つけた。この技術の普及の度合いは
実際にどれくらい？またもともと解像度の低い映像を拡大表示してほんとに高解像感がでるのかな？

>>16
無限ループは？

>>29
無限ループをどのように利用しているかで考えるんじゃない。

>>27
そう言ってしまうとFPGAなんて所詮全部ソフトなんだけどねｗ

>>28
全角…はともかく、そんないいもんなわけないw

>>29
シミュレータとしての無限ループって意味？
センシビティリストが変化し続ける限り実行されるので
always文はそれ自体で無限ループとも考えられるんだが。

ソフトウェアで実現可能なものはハードウェアでも実現可能

逆　　　ハードウェアで実現可能なものはソフトウェアで実現可能
裏　　　ソフトウェアで実現不可能なものはハードウェアでも実現不可能
対偶　 ハードウェアで実現不可能なものはソフトウェアでも実現不可能

de?

>>35だけ理解できてないので書いてみた

>>28
30年ぐらい前の天文雑誌を見ろ。もう既に特許切れてる頃じゃないかな。
要するにアンシャープマスクの成れの果て。
銀塩時代の現像液の「疲れ」をシミュレーションする。行列演算の隣接要素
の積和演算だから、DSPとかGPUで高速に計算できるように成っただけ。

>>31
FPGAはロジック回路間配線接続設計とそのインプリメント作業を
一部機械化して、ソフトウェア開発手法の利便性を取り入れた。
なので、開発過程はソフトウェア開発的だが、目的をどう実現しているかは、
ハードウェアとしてのワイアードロジックそのもの。

今やプログラム＝ソフトウェアとして扱われているけど
ソフトウェアの概念はハードウェアを動かすための順序や手順、約束事だからね。
だからFPGAのチップはハードウェアでその中で動作するモノはソフトウェアとも言える。
例え動作がハードウェアと同等の動作をしたとしても。

元々FPGAやCPLDは中間的な存在なんだから、立場によってどちらとも取れるんだけどね。
設計者から見るとハードウェアで、管理者から見るとソフトウェアだと思ってる。

>>38
ルックアップテーブルなんてワイヤードじゃなくてソフトだろうｗ

はいはい、ソフトソフト

uClinux組み込んだ後、そのOS上でどんなことしてる？
OS組み込むところまではいろんなサイトや書籍で紹介されてるけど、それから先に
何ができるのか、事例をあまり見ないので。

試験ボードで無線ルータにした事がある
コストの問題で製品にはならなかった
アップデートや投入後フォローを強化出来ても会社とし嬉しくない
技術的には特定業種は利用するんじゃない？どこの何かはしらん

>>42
uClinuxは触ってはいけない。

手段が目的。たとえ実用性がなくてもネタとして書籍化すればバカが買う。
あと会社や個人が組込やってますとアピールしたりとか。

FPGAに全部入れる、それがロマン。

FPGAの接続情報は、RAM保持なので、電源とかに強烈なノイズが乗ると、
内容が書き換わってしまわないのでしょうか?

ノイズかけるとIOが馬鹿になることはよくある。論理が変わったのを確認したことはないけど、
宇宙線で変わる可能性が・・・とかいわれているので、
不安ならアンチヒューズにするかCRCチェック機能をつかっとけ。

どちらにせよ。馬鹿になった時に重大な影響を及ぼさないような使い方をしないこと。

>>47
ありえないとは言えない。
もっとも、それを言い出すとワンチップマイコンのRAMが書き換わる可能性は・・
とかいうことになってきちゃうけどね。
ある特定のパターンでアクセスしたときだけSRAMの中身が変わってしまうっ
ていうトラブルに出会ったことはある。
あるメーカの特定の型番のRAMだけで現象が出るという、面白い現象だった。

1chipマイコンに限らず、intel CPUだって…

SGI Onyxに使われたR10000とか、IBMのメインフレームはCPUのレジスタ
とかアキュムレータ、乗算器なんかにもECC入ってるんじゃなかったけ?
R10000は代わりにキャッシュメモリのリフレッシュ回路を忘れてた、という噂を
聞いたけどw

>>48
宇宙線で変わるのはダイナミックに電荷を保持してるとこでしょ
スタティックなとこは書き換わらない筈。

SRAMの方がDRAMより圧倒的に宇宙線に弱いんだぜ

>>47
グランド弱くて再コンフィグ繰り返したことならある。

>>51
それはないわ。

接続情報はエラー訂正機能でバックアップされてるんじゃなかったっけ？

http://www.altera.co.jp/devices/fpga/stratix-fpgas/about/single-event-upset/stx-single-event-upset.html

ＳＯＰＣにいくつかイーサーネット・コントローラがあるのが気になってて、ＬＡＮ９１Ｃ１１１を
少し調べてみた。リアルテックの８０１９チップ相当の機能がＩＰで提供されててパルストランスと
マックアドレスのＥＥＰＲＯＭだけ外付けすればサイクロンＩＶＥの１チップでネットワーク機器が
作れるのかな、と期待してたけど、外付けのコントローラとアバロン・バスをつなぐただのインターフェイス・
コントローラみたいで残念だ。

そりゃあphyは必要だろうよ

ＬＳＩをつくるためのＦＰＧＡでＰＨＹは外付けが「当たり前」的な発想が信じられないな。
トランスを内蔵しろ、というわけでもないし。

そういう需要が増えればPHY内蔵のものもできるんじゃないかな。

何でないのか考えられないの？

全角にそんなこと考え付く脳みそはない

ＰＨＹよりＦＰＧＡにＦＰアナログ回路を内蔵だよな

このスレで行うのが適切かわからないのですが、質問させてください。
現在、Virtex4とPowerPCを搭載したボードで、PHY0からの入力をPHY1に出力するボードを作りたいと思っています。
以前、WindowsXPにおいてXPS9.2の上でxps_ethernetliteの1.00.aを利用した際は、IPコアを読み込んでConfigureするだけでリンクアップしました。
そのため、XPS内でXEmacLite_RecvFrameとXEmacLite_SendFrameを利用することができました。
ところが、最近になってWindows7＋XPS13.3の環境でxps_ethernetlite4.00.aを利用したところ、リンクの際に見られるLEDの点灯すらしなくなりました。
初期化が問題だと思い、SDKにエクスポートしてhelloworldのサンプルを作り、その中でXEmacLite_initializeを実行したのですが、それでも変化はありませんでした。
リンクアップのためにはどこを修正すれば良いのでしょうか？
ご教授いただければ幸いです。

>>63
ADC、DACと50MHzくらいの発振器がほしい。

>>64
内容的にはこのスレが適切と思うし、そのツール類を現場で使ってるところもあるのだろうけど、残念ながら
そういう第一線のエンジニアがこのスレにいるとは思えない。マニアックな宇宙線ネタにはレスがあっても
前スレ終盤、アルテラのバスに関する実践的話題で首をひねりたくなる内容のレスに対しても何の指摘も
なかったしね。
しかしネットワーク・コントローラのドライバからｈｔｔｐプロトコルまで自分でコーディングできるような
基礎知識があっても環境が違えばなんの助言もできないってのもなんかおかしな業界だね。

実践的・・・？

自己紹介乙

>>68

>>66
全角さん乙です

>>64
背景が緑色の掲示板で聞くと、教えてくれると思うよ。

>>66
え、レス欲しかったの？
てっきり日記代わりに独り言呟きたいだけなのかと。

>>72
いや、いい。その様子じゃあまり分かってなさそうな感じだし。プロどうしなら特に「ちょっとそこは」
って内容には自然に意見したくなると思うんだけどなにもなかったし。
別に内容が間違っててもスレ的にかまわないけど、偉そうな感じでいいかんげんなこと言われるとね、
ってのがあるので。

>>72
「プロどうし」ではないと判断してれば、基本スルーでしょ。

自分の価値観だけで判断されてもなぁ。
オレは面倒くさがりなので長文レスになるようであればスルーするよ。
ID真っ赤にしてチャット状態なんか絶対イヤ。

全角は説明しても納得させるまで長文・ID赤になりそうで大変だからスルー。

＞自分の価値観だけで判断されてもなぁ。
あぁ、73に対してね。

和紙は趣味FPGAだけど、プロがこんなところで仕事上の問題に関することを
聞くとは思えないが。そんなことは社内でするんじゃないか
で聞くにしても、A,Xの公式フォーラムあたりじゃないのか？　
2chで技術的なことを聞くって奴のほとんどは趣味FPGA人か学生だろ
>>64は恐らく研究室のボードでFPGAしている学生なんだろな。
趣味でVirtex4とPowerPCを搭載したボードなんてのを使っている奴
なんていないだろうし。

聞くだけでなく、レスするような無駄なことをするとも思えないんだけど、えらそうなのが多いのは
まあ確かだな。

オレ一応プロなんだけど、64の質問の分野はちんぷんかんぷんだよｗ

あまりにもレベルが低すぎるからな

レベルの低いプロ(自称)？

あまりにもレベルの低いプロがたくさんの日本電子産業界...
レベル低すぎるからドカタって呼ばれるんだろうな

おまえ、ドカタをディスってんじゃねーぞ！

ドカタ　=　奴隷

工事現場で叫んでみろよ
このチキンが！

電子系ドカタは奴隷
つまり使い捨ての開発設計用生体機械って思われてるんじゃないのかな

>>86
でも、きれいな心を持っている。

ソフト系土方も同じく奴隷だけど、心は荒んでるね。電子の方は確かに綺麗な気がする。FPGAとは関係ないと思う

ドカタのにいちゃんは、意外と優しいやつが多い。
仕事がつらいからか、上下関係の厳しさからか？

それに引き換え、おまいらときたら・・・

>>88
逆じゃね？

超素人だけど初めてDigiKeyでこわごわ発注して、ミネソタ州からわずか三日でDE0が届いた。
UPS航空宅配の激速に絶句。ぎりぎり\一万強のFPGA学習ボードで送料無料のお得感はハンパない
つーか小林優氏の入門書で先にVerilog予習するつもりが、これじゃ予定くるうw

おれ一応プロなんだけど小林優氏の入門書で勉強中だよ

ＦＰＧＡの開発ツール、みんなＰＣ上のどのドライブにインストールして使ってるのかな？
ツール類のプログラム容量って馬鹿でかくてＣドライブの空容量不足でパフォーマンスが落ちる。
アルテラのツールはＣドライブ以外にインストールしてもちゃんと使えるみたいだね。

コントロールパネルから見るとQuartusIIとModelSimがテラバイト単位で食ってる表示になってるんだがｗ

ModelSim-Altera 　　 2.71 TB
Nios2 EDS 1.40 TB
Quartus2 755 GB
Quartus2 programmer.. 723 GB
Altera DSP... 185 GB

自分のはこんな感じになってるな

全角は知恵遅れの低学歴ニートなんだろうな

質問させてください。
まだ始めたばかりの初心者なものです。
xilinxのXC9500シリーズでいろいろと遊んでるのですが、
省電力モードで動かす方法ってどうやるのでしょうか？

http://japan.xilinx.com/support/answers/2717.htm

>XC9500 ファミリで、容易に消費電力を低減させる方法は、
>マクロセルを省電力モードで動作するよう設定することですが、
> これは伝播遅延を増加させます。

>>97
Fitting のプロパティに Macrocell Power Setting ってのがある。

QuartusIIのIn-System Memory Editorでの動的メモリ編集みたいな事を
XILINXでやりたい場合、Data2MEMでなんとかするしか無いのかな。

ツールはAlteraの方がとっつき易い気がする。まだModelsimも使えるし。

なんでFPGAスレがあるのに、XMOSスレがないんだ？

ｾﾞﾝｶｸｱﾚﾙｷﾞｰがﾃｲｷﾃｷﾆﾜｸﾅ

このながれで便乗質問
XC9500シリーズをISEで使ってるんですが、
必要な信号が削除されて合成されずに困ってます。

mentorのシミュレーターだとちゃんと信号も残って動くので
記述が間違っていることはないと思います。

変化しないから消えたんです。

>記述が間違っていることはないと思います。
皆自信満々でそう言います。

>>103
何を聞きたいの(何が質問)？

QuestaではSimできる信号がISEで合成すると消える
ISEでで明示的に最適化を避けて信号残す方法ある？

そりゃRTLの全ノードを記録させてシミュレーションすれば、どこでも見ることが
できるでしょうよ。
圧縮されて消えて欲しくなければ、そのノードをピンに出力させちゃうってのが
一番簡単だわな。ついでにオシロでも見れるし。

>>106
対象信号にattributeでS属性を付加すれば良いんじゃないかな。

http://japan.xilinx.com/support/answers/23990.htm

>>107
内部信号のことなのか？　
俺、必要な信号といっているからピンにアサインされた信号が
なくなるって思ったんだが
外部に出力しない信号で必要信号ってどんなんだろ

>>103
回路合成で信号が消えたって問題は他でも見たことがあるけど、どんなコードを書いてるんだろうか？
（前スレの692に同じようなケースが書かれてる。そこで答えが見つかるかどうかはわからないけど）

>>109
ＦＰＧＡ内部で複数のモジュールをつなぐインターフェース信号なんかはピンにアサインされないケース
だと思うけど、そういう意味じゃない？

レスありがとうございます。

外にPinがでている外部バスから
内部レジスタへのアクセスを制御するもジュールがあり（reg宣言もここ）、
そこへ書きこまれた値を使って別のステートマシンを動かすモジュールがあります。

この構成で合成すると、該当レジスタが使われてないという警告と共に削除され合成されません。
シミュレーションでテストしたときは全モジュールを結合した状態でちゃんと動作したのですが。

>>108さんのリンクを参考に色々試してみます。
ちらっとリンク先を読む限り結構泥臭そうですが。

その信号を参照する回路にクロックが供給されていないとか、
参照するステートに入ることがないとか。
RTLビューアできちんと意図通りの回路になっているか確認すべきかな。

>該当レジスタが使われてないという警告
答えでてるじゃん

シミュレーションでは動いてても必要なければ消えるだけのこと

>>99
なるほど、こんなのがあったんですね。
返答ありがとうございましたー。

>>100
なひたふさんとこのJTAGツールを使えば出来るんじゃね?

FPGA練習で本見ながらオモチャ4bitCPU記述して実行コードも
内蔵ROM方式で抱かせたら使ってない命令のデコード回路とか
見事に論理合成で削除されてたなぁ。

な、なんだってー!
CPUの創りかた/渡波 郁著
ttp://www.amazon.co.jp/dp/4839909865
を買ってみようか、それを参考にFPGAで4bitCPUを勉強しようかな〜と
中期目標たてたのに。

ちゃんとBRAM実装したら削られないだろ。

Xilinx ISEでタイミングレポートの使い方がよく分からないのですが、何かいい資料とかないでしょうか？
1万円とか高くなければ本でもかまいません。業者から資料貰うとかは無理です。

入力信号が内部でラッチされるタイミングを調べたく、どの配線/素子でどれだけ遅れるか知りたいのです。
FPGAの内部配線図から選択して、パスのDelayとか気軽に見れるといいのですが・・・・

chip scopeではだめなの?

>>117
数日前にトラ技のCPLDに入れ込んだ人がここに。
ROM部分はユーザーフラッシュメモリを使った、内臓クロックを分周したけど1Hz近くに落とすのに30EL消費。
4bitCPUで74LE消費で104LE使いました。

objdumpファイル、みんなデバッグ時に利用してますか？
このファイルのアセンブラリスト、NiosIIedsツールの初期設定のまま使ってるけどとても見にくい。
Cステートメントとアセンブラが１対１で対応してればいいけど、Cのコメントやコードがリストの
中に重複して表れ一目でどこのアセンブラコードなのかが分かりづらいです。見やすくする方法とか
あるのかな？

>>120
chip scopeは無料ではないので・・・・
なんだかHDLを書くよりも、ツールの使い方の方が難しいですね。

FPGAは、そういうものです
小難しいことを覚えて、初心者に偉そうなことを言う

入門者セミナーなのに、専門用語を容赦なく使い、全然やさしくない。

掲示板で質問すると、
そんなことも知らないのか、ぐらいの勢いで、
ひらがな二文字の巨匠の洗礼を受ける

マラ？
にしてもmodelsim-altera-starter使い方さっぱりだわ。
テストベンチの動かし方分からない。
ISimなら多少は分かるのに・・・ううう　自習してきます。以上チラ裏。

あぅ、同じところで悩んでる人いるんだ
ttp://blogwp.whiter.jp/?p=147

>>119
>Xilinx ISEでタイミングレポートの使い方がよく分からないのですが、何かいい資料とかないでしょうか？

とりあえずWEBで入手できる資料を見るだけで結構わかると思うけど？
代理店のWEBにある日本語資料だけでも為になる。

>入力信号が内部でラッチされるタイミングを調べたく、どの配線/素子でどれだけ遅れるか知りたいのです。
レポートファイの中にディレイ時間があったと思う。

vector waveformは10で亡くなったらしいし。自習とか言いつつ寝てました。すんません。
手動でforce,clockなら動くのだけど、それではとってもシミュレーションとはねぇｗ

QuartusからだとネットリストでのSimになるので、Modelsim-ASE単体で起動してる。
Modelsim単体だと旧XEもASEも使い方同じだし、速度も速いし、
Quartusでコンパイルするまでも無く動作を確認できる。
ttp://homepage3.nifty.com/alpha-1/computer/ModelSimXEIII6_J.html

自分は大規模なのはしないし初心者なので9.0にバージョンダウンした

>>127
代理店のWEBページ探してみます。Xilinxのは英語だったり、分かりづらかったりして・・・・
やっぱりタイミングレポートは、しっかり見れないとダメなんですね。
もう少し頑張ってみます。有難うございました。

>>129
やっぱりそっちの方向ですかねぇ。
ISE(Xilinx)の統合環境は分かりやすかったのですが、Quartusの方はイマイチ・・・

Altera向けソースをISEでシミュレートして・・・は逃げ過ぎですねｗ
ゲートタイミングとか高度なのは（まだ）要らないので・・・ま、modelsim攻略しますか。

>>132
いやいやいやｗ
リンク先はXilinx用だけど、Altera用ModelSimでも使い方同じって話。

Xilinxは最近までModelSimをフリーで配布してたんで
ModelSimに関してはコッチのほうが情報多いんだよ。

おお、テストベンチ動いた！@modelsim-ase　これで弾みがつくデス。ありがとうございました。

>>119
ISE13.3の資料一覧
ttp://japan.xilinx.com/support/documentation/dt_ise13-3.htm

この中の「タイミング クロージャ ユーザー ガイド」
ttp://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/ug612.pdf

これでも分からないんだったら、あきらめな

俺趣味で、C2Qの9450、XP、4GメモリでXilinxしているんだけど結構重いんだ。
おまえらってどんなPCでXilinx/Alteraしているんだ？

京

軽

Linuxで動かしたこと無いけど、ちゃんとマルチコア対応になってるのかな？
Windowsでは中途半端に1コア分しか使ってなかったりしてたけど。

opteronと32gbram

Quarrtusの無料版の場合マルチコアに対応してなかったような・・・

リソースの使用率がマッハで、ツールが配置配線で発狂しているだけではなかろうか。
無料版でコンパイル出来る規模の回路だと、最近のマシンならば1時間も掛からないよね。

その1時間が長いってこと。

ちょっと前まで、１２時間コンパイルとか余裕でしてたのに・・・

なんでロリ合成は時間かかるの

人体練成はひとりじゃ出来ないから…

教えてください。

TerasicのDE2,DE3,DE4ボードなどに使われている、HSMCコネクタについてです。

1. HSMCコネクタのピン配置(電源の+/-とか信号ペアの位置とか)は、
　　　どのボード(DE2, DE3, DE4とか)でも同じなのでしょうか?

2. HSMCコネクタに来ている信号は、差動信号を意識して、ペアになっていますが、
　　　ペアはいらないから、シングルおエンドのI/Oとしてたくさん使いたい、という場合は、
　　　全ピンが、入力または出力の、どちらにでもできるのでしょうか?
　　　それとも、入力しかだめよ、とかあるでしょうか?

3. HSMCコネクタを買いたいのですが、売っているお店を教えてください。
　　　頼みの綱のデジキーが売っていないんです。

4. DE4ボードの回路図は、やっぱり、買う前には手には入らないでしょうか?

宜しくお願いします。

ET2011でXilinxの弁当箱もらった

>>146
単にHSMCから多I/Oを引き出したいダケならばbreakout adapterを買ってくるのが楽かも。
http://zebax.com/index_files/Page1934.htm

>>146
コネクタのアサインだったらpdfマニュアルに書いてある。
他の資料はログインしないと見れなさそう。
de0買ってる人ならDL出来るかな？

電波テロ装置の戦争(始)エンジニアさん参加願います公安はサリンオウム信者の子供を40歳まで社会から隔離している
オウム信者が地方で現在も潜伏している
それは新興宗教を配下としている公安の仕事だ
発案で盗聴器を開発したら霊魂が寄って呼ぶ来た
<電波憑依>
スピリチャル全否定なら江原三輪氏、高橋佳子大川隆法氏は、幻聴で強制入院矛盾する日本宗教と精神科
<コードレス盗聴>
2004既に国民20%被害250〜700台数中国工作員3〜7000万円2005ソウルコピー2010ソウルイン医者アカギ絡む<盗聴証拠>
今年５月に日本の警視庁防課は被害者SDカード15分を保持した有る国民に出せ!!<創価幹部>
キタオカ1962年東北生は二十代で2人の女性をレイプ殺害して入信した創価本尊はこれだけで潰せる<<<韓国工作員鸛<<<創価公明党 <テロ装置>>東芝部品)>>ヤクザ<宗教<同和<<公安<<魂複<<官憲>日本終Googl検索

>>146
1.そうですよ。
2.クロック入力ピンは入力専用ですよ。他はシングルエンド可能ですよ。
3.デジキーは在庫無くても注文したら意外と早く届くかもですよ。
　チップワンは一ヶ月くらいかかりますが扱ってくれますよ。
4.そんな雲上ボードのことは知りませんよ。

>>146
de2持ってるけどde4の資料はダウソできなかったよ
百度でも見てみたけれどDE4のpdfは転がってないみたいだね

terasicに直接ダメもとで頼んでみたらどう？

外資だからかわいいねーちゃんが売りに来ないかな。

>>148,149,151,152
どうもありがとうございます。大変助かりました。

HSMCコネクタは、その名の通り HighSpeed用なので、何か特別なことがあるのかと、思っていました。
LVDSのペアで配線してあるくらいかな?と読んではいましたが、
実際の回路図を見ないことには安心できないです。

評価ボードをたまに買うのですが、回路図が手に入らないことが多くて、
買う前にI/Oの内容やピン機能の確認が出来なくて、困っていました。
やっぱり買うしか無いんですね。残念です。

ALTERAでもXILINXでも、評価ボードのFPGAピンのほとんどが、スイッチや目盛りに配線されていて、
「そんなの要らないんだよ、外部IOがたくさん欲しいんだよ」という時に、困りますね。
DRAM、7segなんて、即座にハンダ付けを外してしまうことが、よくあります。

>>152
わざわざ調べていただいて、ありがとうございます。

みなさん、ありがとうございました。

I/Oが沢山欲しいという事ならば、ヒューマンデータとかのブレッドボードの方が用途にあってるかも。

>>154
特別なことありますよ。
外に出ているピンにはGNDが無くて、コネクタの真ん中を横切っているバーが
GNDですよ。このGNDバーは手半田しようと思うと基板に一工夫要りますよ。
あとね、
偶数ピン側には信号2本おきに+12Vが配置されてて、
半田ブリッジなどで信号ショートさせると高額な雲上ボードと言えどFPGAピンが
死にますよ。
しかも、悪い事に、このコネクタのピン、半田ブリッジしやすいですよ。
しかも、手前じゃなく奥で…。　ｳﾋｮﾋｮﾋｮﾋｮ

>>156
>雲上ボード
って、何ですか?　雲の上のボード→高額→見たことないという意味でしょうか?

しかし、12Vがサンドイッチされているって、変態ですね。
他に方法が無かったんでしょうか?

普通は、+12V, +12V, +12V, +12V, +12V, +12V とまとめて配置しますけどね。

禿王様って誰だよ
http://eetimes.jp/ee/articles/1111/22/news015.html

ヒューマンデータにHSMC対応基板があったので回路図見てみた。
何この変態ピンアサインｗ

差動ペアを+12Vでガードしてるんでしょうね。
変態ですね。
双子の美少女がザクやドムでボディーガードされながら
一緒に歩いてるようなもんですね。

ちょっとググったら、ここにちゃんと仕様あるやん。

ttp://www.altera.com/literature/ds/hsmc_spec.pdf

+12Vなので、FPGAのピンの「入出力やH/L状態に関係なく」
ショートすると、FPGA即死ですよね?
そのピンだけでなく、FPGAの脳みそまで壊れる予感がします。
経験者の方、いますか?

　　 　 　　　　　　 , '´ ￣￣ ` ､
　　　　　　　　　　i　r-ｰ-┬-‐､i
　 　 　　　　　　　|　|,,＿ 　 ＿,{|
　　　　　　　　　　Ｎ| "ﾟ'`　{"ﾟ｀lﾘ　　　　　や　ら　な　い　か
　　　　 　 　 　 　 ﾄ.i 　 ,__''_　 !
　　　　 　 　　　／i/ l＼ ー .ｲ|､
　　　　,.､-　￣/ 　|　ｌ　 ￣ / |　|` ┬-､
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>>162
脳みそってどこ？
コンフィギュレーション回路か？

１２Vの電流制限なければかなりの回路は焼けそうだけど、
うまくすれば１BANKのIOブロックが死ぬ程度で済むかも。

IOが多いので、生きてるピンを確認するのが大変。

質問させていただきたいのですが
FPGAと違うベンダのIPコアを使う際に注意点があれば教えていただきたいです。
同じ会社のを使えば楽になると思うのですが，どうしても別の会社のを使わなければならなくなりました。
fpgaには触れたことのない初心者です。。。

喧嘩すんな！

IPも全部その会社のに載せ替えた方が契約とか無難じゃないか？

IPベンダ側でFPGAを指定してるだろ？
どんなFPGA にもインプリできる単純なIPなのか？

>>164
いや、ショートした1本だけが死んで何をやっても中間レベルふらふらになる。
と、経験者のおれが言ってますよ。

>>170
300回くらいやって常に1本しか死なないのを確認してから断言してくれ

>>171
256回ぢゃダメなんですかっ！（レンホー風）

>>166
アルテラのメガコアで生成したやつザイリンクスに乗せるとか？
無理だろ
ゲートで書いてあるわけじゃなくてライブラリ呼び出してんだから

12Vが入ってきたら、一撃でパーじゃないかな。

スレを通してみてると、環境や他人の資産に依存しないようにすべての機能モジュールを
自分で書いたほうがよさそう。カスタマイズも自由自在だし。

期間と人件費を気にしなければ、という条件付になるけどね。

時代と逆行してる発言のような、
モノづくり日本でも復活させるのかな。

環境に依存しないように作っても、ターゲットが変わればカスタマイズだろ・・・
毎回作ってもそんなに大差ない。
#ifdef の嵐とか恐いぜ。

電源切っても電源ラインに電圧が残ってるというので、何でだと調べたら12Vを繋げられてたことがあった。
機能未割当てのピン＝何に使っても大丈夫、ではないのだが。
死んでたのはそのピンだけだった。

教えてください。

LatticeMico8のGPIO割込についてです。

GPIO割込を利用する為に、
MicoGPIO.cの記述に従って __MICOGPIO_USER_IRQ_HANDLER__ をONにすると
正常にコンパイルできません。
Mico8Interrupts.cで使用されるMicoGPIOISR関数の宣言が無い為です。
MicoGPIO.cやMico8Interrupts.cはBuild時に上書きされるので、直接編集もできません。

GPIO割込を利用するにはどうすればよいのでしょうか？

宜しくお願いします。

Lattice全く分からんけど、
Micp8の構成に割り込み周辺が無いとかだったり？
ハード構成も確認してみては。

AlteraのNios2はデフォルトで割り込み対応してたけど
XilinxのMicroBlazeでは自分で割り込みチェーンを構成しないといけなかった
その辺じゃないかな

>>175
高速IFとかメモリとかデバイス毎にハードマクロで作り込んであるから
素直に提供されたの使った方がいいよ

質問ぶん投げクンたちはそもそも回答見てくれてるんだろうか・・・
質問じゃなく単なるネタ投下？
まあネタ投下でもそれはそれでいいけど

>>181,182
レスありがとうございます
反応が遅れてすいません

>>181
ハード構成には、IRQの設定があったので割り込み自体はあると考えました。
実際にハード構成でIRQの設定を追加すると、
Mico8Interrupts.cにMicoGPIOISR関数の呼び出しが追加されました。
問題は、MicoGPIOISR関数を改造できない点です。

>>182
割り込みチェーンについて調べてみます

複数のマイコンと割込み機能を日常的に使ってるけどここのレスはよく分からんな。
割込みチェーンとか何？そんな言葉はまったく使わないんだけど。

変な言葉使ったなｗ
割り込み信号の経路の事ね。
Xilinxだと割り込み信号を割り込みコントローラに繋いで、
割り込みコントローラの出力をCPUの例外入力に繋ぐって事を自分でやらなきゃいけなかった。

>>186
日常的に同じ事やってても知見は広がらないからな

>>189
同じ太さのスティックだけ使っててもアナルは広がらないしな

2本じゃダメなんですか！

すみません、XilinxのISEやPlanAhead関連の質問はこちらにしても大丈夫でしょうか？

どうぞ

HDLの仕事減ってる？
数年前は組み込み組み込み言ってたのになー
最近verilogの募集なのに基板設計できませんって言うとことごとく断られるわ

FPGA HDL屋で基板設計できないって信じられないんだが
FPGA設計と基板設計って不可分とは言わないが、ハード屋なら両方できないと
ちゃんと動くシステムなんて構築出来ないんじゃないか
FPGA　HDL屋っていまやソフト屋がほとんどなのかな

HDLだけ屋が実はソフト屋だったってのはままある事。
そんなヤツ使って痛い目合って…そりゃ雇う側も学習するさ。

>>193
そういう場合、できますって言っといて採用されてから必死に身に着けていくものなのでは。
結果を怖がって最初から逃げるか、チャレンジするかが生き残れる技術者になるかそうでないか
の分かれ道なきがする。

それは韓国人。
べからず三原則を思い出せ。

日本人の「出来ない」信じるべからず。
韓国人の「出来る」信じるべからず。
中国人の「出来た」信じるべからず。

でもそういうハングリー精神で力をつけてきているのも事実。
日本人は謙虚だが、謙虚だけでは競争社会で置いていかれる

っと在日が申しております。

>>193
FPGAで作ったやつをPICで作り直すって仕事をもらったよ。
ガチガチのハード屋さんも最近はソフトで出来るって
気が付いたらしい。

雇う方からしてみれば、1つより2つのことをできるやつ雇うほうがいいもんな
今の時代一本でいくとか普通に考えて難しくないか？最低2つ、良ければ3つってとこだろ

特化した人間より幅広く知識を持つ人を求めたりもする
でも浅いとダメである程度深くと要求される
無限に時間はないんだけどな

アナログ設計だけだから。と聞いて受けたら、
FPGA含めロジックとブートプログラムまでやらされたことがあったわ。

今実験で使ってるVHDLをコンパイルするのにstd_logic_arithextっていうライブラリファイルが必要らしいんだが見当たらない…(´；ω；｀)

>>200
俺ハード担当だけどマイコンのソフトはある程度できる
でないと実機でのハードの簡単な検証すら出来ないからな
レベルはソウト屋と比べれば話にならんが

>>197
東アジアの民族はいずれにせよ嘘つきで信用ならんってことだな

193です
>>194-205の皆さんレスありです
なるほど
すげー勉強になりました
今まで一ヶ所だけをより深くしか考えてませんでした

>>194
回路設計はするが、
基板設計は外注する方が多いんじゃないの？
両面くらいなら、別に自分でしてもいいけど、
無料CADじゃ、多層のは無理だし。

>>207
基板設計はMBEで4層までやってますが(´；ω；`)ｳｯｳｯｳｯ・・・

>>207
>>194の言う基板設計って回路設計のことかと思ってたけど。
アートワークは外注でいいよ。

verilogも回路設計だからニュアンスとしては
もっとハードよりの設計という程度の意味だろう

さすがに基板のパターン引くことを意味してはいないと思う

FPGA屋はC++も、アートワークも、BGAのリボールも出来て当然！

自分が仕事したのはFPGAでなくてLSIだったが、アートワークできる人などいなかった。
大手企業だったけど、普通に考えれば、アートワークとFPGAは並行して開発するから
HDLのプログラミングをする人がアートワークをするとは考えにくいと思うのだが。

このあたりの事情はFPGAでも、そう変わらないと思っていたのだが。
零細なところでFPGAを開発する場合、一人でアートワークの設計もHDLのプログラムもするって
ことなのかな。企業規模を教えてほしいな。

こが高するとき回路設計とアートワークは融合する。

LSIだとアートワークじゃなくてレイアウトだろ。

旋盤加工、フライス加工、表面処理、塗装の技術も必要

アートワークは外に投げるわ。
アートワークからアセンブリの間にFPGAを終わらせる。

>>215
機構設計くらいならする。
本職に比べるとダメダメだけどｗ

基板は配線ルートを考慮して
ざっくり部品配置案までは考えて
アートワーク屋に投げる。

FPGAのピンアサインと配線ルートがちぐはぐだと
「これ6層じゃ入らないんですけど」
とか言われたりして泣くｗ

実際その現場でアートワークしなくても、アートワークできる人の方がピンアサインとか上手いよね
後工程までちゃんと考えてやるから

>>215
勿論、自宅に旋盤、フライス、石定盤ハイトゲージ、ナベヤのバイス…等々
一通り出来るよ。

>>218
自分でアートワークすると、「やっぱこっちのピンを使うか」みたいな
ことが出来るけど、任せると回路図通りに作ってくるからなぁ。

「こんなに引き回すなら、こっち使えよ」って思う。
面倒だからそのままにするけど。

俺の会社には高周波屋が居るんだが、あいつらにとってパターンは
部品と同じ扱いで、パターンを使ってフィルタなんかを作るんだよな。

そんな事はソフトがやってくれるわ

そりゃ波長が短くなれば分布定数回路になるもんね、パターンは。

>>209
アナログが苦手とか高周波無理ならわかるけど、
回路未経験でHDLだけなんて人は、普通はいないよ。
そんな人がいれば、逆にICメーカやIPベンダで、
需要はあるとは思うけど、製品メーカや受託業者じゃきついね。

じゃあ>>224は>>193,206をどう見てるんだい？
普通じゃない人？

>>224　ここに一人います

>回路未経験でHDLだけなんて人は、普通はいないよ
いまの日本はこれが普通だよな
エレキドカタに回路経験なんて不要だよな

>>225
だから、基板設計ができないんでしょ。
Verilogで食ってる会社で使うような高速大容量FPGAだと、
基板・回路・HDLをまとめて1人でやるようなところが増えてるんでは。
インピーダンス計算ちゃんとできない基板屋多いから、
ちゃんとやってくれるところは、高いだろうし。

今日から変わったっぽいGoogleのトップページの画像だけど
ttp://www.google.co.jp/logos/2011/noyce11-hp.jpg
なんか違和感あるよね？

>>228
逆に細分化されてそれぞれのスペシャリストがやるようになっているんじゃないのか

>>226
ちなみに、どんな御製品をお作りでしょうか？

ツールが使えるのと、設計ができるのは、まったく別次元だと思うけど、
なぜか日本で言う「経験者」とは前者で、しかも経験年数がたかが2〜3年。
だけど、経験ツールのバージョン違い等にはやたらとスキル指定(wが細かい。

ブログネタで基板を作っていたり、オートルータ任せの基板しか設計した
ことがない程度のレベルでは、個人的には仕事を任せたくない。

1本や2本のパターンならともかく、基板設計時の等長配線や、インピーダンス
計算は、ほぼ100%ツールが持っている機能まかせでしょ。操作のやり方さえ
覚えれば、中身は知らなくてもできる。

そもそも、インピーダンス整合といっても、発注依頼側に『じゃあ何Ω』に
整合しますかとか質問しても答えられなかったり、前提となる基板材料の
指定とかやっていないのでは？

だって、長い経験年数を要求したら年寄りしか来ないやん

いま電子産業界で多く必要とされているのは技術者ではなく
低賃金で使い捨てのドカタだからツールが使えればOK
グローバル時代は1%の技術者と99%のドカタの時代なんだよな

>>233 みたいな、無能で稼げない正社員ドカタが、上から目線で格上の
エンジニアを見下して、より待遇の悪い条件で使い捨ての駒を募集して
いるんだから、地盤沈下が止まるはずがないわな。

過去に開発の一線に関わった経験どころか、ロクに知識がないピンハネ屋
の営業ばかりが暗躍して、素人同然の学生上がりを派遣で送り込んで、
エンドレスの開発で体力消耗中だけど、破綻するまで誰も責任を問われ
ないという、ウィンウィンの関係。(w

日本のIT産業はゼネコン型

>>231
携帯関係です

>>235-236
日本が世界に誇るすばらしい社会システムで多くの企業が活用しているよな
地盤沈下じゃなく、これがあるから日本は競争力ある電子産業大国になれた

>>235
そちもワルよのぅ、越後屋

>>237
ってことは、大量生産のASICかな。

ttp://monoist.atmarkit.co.jp/mn/articles/1112/08/news054.html

日本の凄さは異常。

という勘違い

ほんと日本の電子産業の凄さは異常すぎるよな
なんでここまで凄い電子技術大国になったんだろうな
日本人が世界一優秀だからだろな

>>238
ソフトウェア(HDLも)の場合で、半導体産業の発展はこれにはあたらない。そしていまでは衰える一方だが。
日本人が世界一優秀、これも違うでしょう。

>そしていまでは衰える一方
ゆとりだらけだからそんなもんじゃないかな

>>244
何を勘違いしてるんだ？？？

なんでもゆとりって言えば結論だと思ってる老害

ASICとASIA

ゆとりというより日本の会社の構造とか
メンタリティの限界だと思う。
何をするのも他人頼み、判断も承認も遅い。
今は欧米の優れた会社はもとより中国、韓国にも劣る。
過去の資産でなんとか食いつないでいる感じ。

日本をナメんじゃないよ

欧米崇拝もいいけど、行き着いた先がコレですよ。
このスレ的には、米国（と台湾）に抑えられてるけどね。

韓国に抜かれ、台湾に抜かれ、中国に抜かれ・・・

何も残ってねー

無能な経営者が残っています

ハニートラにやられちゃったかｗ

日本が研究開発し名誉を得、それの成果をアメリカが商品化して先ず儲け
そして韓国・台湾･中国が安く大量生産しても儲ける
金持ちになった今の日本ではローテクなのや世界一じゃないと価値無し
だからな。

>>253
昨日、台湾マッサージ行ったけど
抜かれなかったぞ！

>>258
裸にされてサイフ抜かれた

日本はもう凄くない

教えてください。

ISEのコンパイルやインプリメントなどの処理が遅いので、PCを買い直そうと思います。
現在、Core2Duoでやっていますが、
i7-2720?にすると「おっ!　すげ〜」というくらいに速くなりますでしょうか?

インプレスとかで各種テストしてると思うから、そのスコアでも見たら？
仕事時間を使って何してんだかと言われるかもしれないけど、お金を使う事に失敗しないために予め捨ててもいいような資金を投資するようなもんだ。
C2Dも一世代前ぐらいは特集で組んでてコレくらい違うとか記事であるから、現状のPCのスコアを出してとりあえず購入直後ならコレくらい差があるって出してあげるといいと思う。
それの価値を見出せるかどうかは上司しだい。

と書いてから自分で全部やれる職場なんじゃないかと思い始める俺。
ところで人間って時間間隔を考えるときに指数じゃないとやっぱり早く感じないのかねｗ

>>261
普通はワークステーションでやるんだが
いまならi7-3930ぐらいにしろ

サブスクリプション版買わないと性能上げても無駄なんじゃないの？

>>263
ISEはマルチコア対応なん？
Quartus IIはカネ払わないとシングル縛りなんだけど。

おいおい
普通はLinux(x64)でサブ版だろ

Quartus IIもごにょごにょすれば使えるだろ、サブ版ｗ

>>265
今、ちょうど13.3をインストール中なんだが、
multi core 対応のチェックがあったよ。

何でも、インストール時のファイル展開が速くなるって書いてある。

>>268
それマルチコア対応してるのインストーラじゃんw

いい雰囲気なのにすみません。教えてください。

ALTERAのStratix4を使おうと、資料をダウンロードして読んでいるのですが、
このデバイスの各I/Oピンについて教えて欲しいことがあります。
　・シングルエンド入力時、終端抵抗が、on/off可能か。
　・シングルエンド出力時、直列終端抵抗が、on/off可能か。
です。
LVDSなどの差動I/O時などではon/offあり、の説明があるようなのですが、
「シングルエンド時でも使えるよ」とは読み取れないのです。

以下は言葉の意味の説明です。
・入力時の終端抵抗とは、FPGA内部に抵抗を持っていて、VccとI/O間、またI/OとGND間の抵抗のことです。
・出力時の直列終端抵抗とは、FPGA内部に抵抗を持っていて、ダンピングする抵抗のことです。
・シングルエンドとは、GNDとI/Oピンで入出力する、ごく一般的な使い方です。

もしいずれも「NGだよ」だとすると、
基板上に抵抗を競ってしなければならず、泣いてしまいます。

どうぞ宜しくお願いします。

>>270
空気読め無い奴だな。ここは雑談スレでそんな質問をするスレではない
そんな質問は公式Alteraフォーラムにしる
ここで聞いて良いのは下記のようなことだよ(公式フォーラムで聞けないこと)

>>267
もってことはISE同様にQuartus IIもってことか
両方のごにょごにょを教えろ

勝手に仕切るなよ()
そんなこといつ誰が決めたんだ()

>>271
>空気読め無い奴だな。ここは雑談スレでそんな質問をするスレではない

こんなことを堂々と言っちゃう人がいるとは。。。 >>1 を百篇読み直すのがお勧め


>>270 は、気にしないように。ここは質問おk、入門者大歓迎のスレです。

対象のI/Oが100本以上あるのですが、
パターンカット用にカッターナイフを用意した方が良いでしょうか?
宜しくお願いします。

パターンカット→リストカット

>270
通常はNGのはず。差動のみ、てのが普通。
Stratix固有の話は知らないがシングルでもOKならOKと分かるように書くと思うので
みあたらなかったのなら諦めろん。

>>274
超音波カッターおぬぬめ

SDCファイルの記述法教えてください。特にPLL生成のクロック。

Stratixは知らんけど、
Cyclone3だとシングルエンドで出力直列終端は使えるね
入力並列終端はもともと無い

>>278
derive_pll_clocks -create_base_clocks

Stratixなら両方とも使えるだろうに

>>274
パターンカットなら卓上フライス盤+0.3Φエンドミルがおぬぬめ

I2C通信のようなワイヤードORで構成されたシステムを
FPGAに持ち込むのってやっぱ面倒臭そう？
論理合成が勝手にやってくれると助かるんだけどなぁ。
verilog使いなので分からないのですがVHDLだと楽にできちゃったりするのかな。

出力側と入力側に分離して
出力側を全て（不論理の）ORして
入力側につっこめば良いんじゃない

誰か パターンカット手伝って欲しいです
100箇所カットとレジストはがし、0603チップ抵抗取り付け。
基板は5枚あります。月曜日に納品です。
1箇所3分として、25時間かかる。
寝れーへんよ

まだ月曜まで時間あるじゃん
頑張れｗ

>>283
固体の入出力は分離するのね。
なるほど、ありがとう。

>>284
せめて、リューター買ってくれば？　ダイソーでもいいけど、カッターや
アートナイフでチマチマやるより作業性がいい。　つか、自営やってて、
これくらいの道具も持ってないのか？

それに、0603ってJISそれともEIA？　後者なら1箇所に3分じゃ、時間
掛かりすぎ。

砥石で切るタイプの基板カッターってのもそこそこ使えるぞ。

おまえら、FPGAの知識よりドカタのやる仕事の知識があるんだな

>>284

NC屋のコネはないの？
さすがにレーザー持ってるとこは少ないけど
基板図面さえあれば、確認しながらのモードでも1個５秒もかからずカットできるし
0.3mmピッチでもカット可能だよ。

データ入力と位置あわせに半日掛かる悪寒。

>>290

>NC屋のコネはないの？

そら、NCだから。

直列のダンピング抵抗は使えるでしょ？
なんでパターンカットすることになった？
270とは、別の話か？

えっ、マジですか？

実際やってみりゃ分かる話じゃない。

何もせずに人の話のみを鵜呑みにして
パターカットしようとしてるなら2chなんかで
質問するべきじゃない。

>>292
ハハハｗ

>>292
若干じわじわきたｗ

２ｃｈを鵜呑みにして、パターンカットするために
フライス盤と、NC盤と、砥石で切る基板カッターと、リューターを
全部そろえて片っ端から試して、
「やっぱり普通にカッターでやっときゃ良かった」と後悔しても、
もはや取り返しのつかないことになっている>>270を想像してﾜﾛﾀ

ダンピング抵抗を入れないと誤動作しまくり・動作しないような基板って
なにか設計間違ってないのか

単にデカくて配線の長さがあるんだろうね

>>296-297
誰にもレスされなかったからって自演しなくてもいいよ

>>300
短小包茎で悪かったな！

大変だ、>>284が息をしていない・・・

クリスマスが来るな。どうするんだ？

XILINXmas

fpgaを抱いて寝るんだろ
言わせるなよ、恥ずかしい

去年のクリスマスプレゼントは、ダウンロードケーブルだった。
今年は、チップスコープが欲しいな。

>>306
イタ気持ちよさそうだ…

なんかクリスマスプレゼントクレクレ

Platform cable �Uが壊れたよ。
予算がないよ。自腹はやだよ。

サンタさん、お願いします。

どんな風に壊れたのか知らんが
ttp://sa89a.net/mp.cgi/ele/xil-cable.htm

JTAGの認識はするけど書けなくなった。
ドライバー入れ直したらうまく認識しない。
借りてきたライタは使えたからライタ本体が壊れてるっぽい。

休み明けにやってみるわ。ありがと。

Xiのケーブルは、つなぐたびにファーム送ってるから、
ちょっとした不調で、再起不能になるかも。

>>299
基板変更できない状態になればやらざるをえないこともある。
そんなことは製品設計では日常茶飯事
ダンピング抵抗で改善するならましなほうだ

>>310
自腹はいやって、会社のだろ
たいした値段じゃないのにそれを買う予算がないっておいおいじゃないか
買ってもらえよ

>>314
何だそれ？
下位のSPAのcycでも、もう端子同士直結じゃ動かない速度でしょ。
だから、最初からダンピング抵抗内蔵してるんじゃん？
パターンの引き回しの悪いのは論外だけど、基板を直して
よくなるような次元の話じゃない。

教えてください。

FIRフィルタについてです。
FPGA clock　50MHz、ADサンプリング周波数50MHzで取り込んでLPFを作ろうと思います。
取りたい信号は、15kHzくらい以下で、50kHz以上を1/10000に落としたいです。

しかし、とてつもない数のDSPスライスが必要になります。常識的に考えると、
「なんで15kHzごときに、50MHzものclockを使うんだ!?
　そんなもん、200kHzとかで十分だ。そうすればDSPスライスも少なくて済むんだし」
と言われそうです。
しかし、15kHzの信号を200kHzでサンプリングしていては、
1周期に14点程度しかデータが得られず、
例えばDAコンバータを使ってアナログ波形に戻すと
「ガタガタの階段みたいな波形」になってしまいます。
これを、
1度の細かさで出力したいとなると15kHzの360倍、
0.1度の細かさで出力したいとなると15kHzの3600倍の
それぞれサンプリング周波数になると思います。
その結果、今回のように50MHzのサンプリングということに
なると思うのです。
何か、考え方がおかしいでしょうか?

>>317
技術的なことは分らんが、文章から低脳と感じるんだが
周りの奴に低脳って言われないか？

200kでAD、そして処理して、出力は50MでDAすればいいだろ
ADとDAのクロックを変えれば良いって小学生でも分るんじゃないのか
あとど素人の俺でも、>>317は小学生レベルの信号処理すら理解していないように感じるんだが

オーディオっぽいのでパス

>>317
シャノンのサンプリング定理の導出は大学の般教レベルなんだが、
感覚的なことをいうと1波形あたり2点でサンプリングして、標本化関数で補間すれば、
元"波形"を再現できるってこと。
実際、標本化関数では補間せず簡単なアナログLPF使って、カクカクが見た目無いような処理をするんだが、
君はそれが不満ってわけだな。
でも、いくらオーバーサンプリング周波数を上げてもアナログLPFを使わないとカクカクは無くならないけどいいのかい？
それとADとかDAのスペックみたことあるか？サンプリング周波数を上げれば上げるほどノイズフロアは上がる
48kHzと96kHzでは明らかに96kHzの方がノイズが大きいんだが、それでもいいの？
50MHzで16bit LSBまでギャランティしてるADなんて存在するのか？

どこの大学だよw

どこの大学でもそうだろ

外語大とかは教えないけどなｗ

外語大出るやつがFPGAなんか使うかよ

ドカタスレに技術ネタは駄目だろ
まともに答えられる奴いないんだから

>>324
いまや文系学部卒の奴でもソフトと同じだらと仕事でHDL書き書きしてるんだろ

マジレスすると、シャノンのサンプリング定理は高校の情報の教科書に載ってる。

いまは小学でオッペンハイム先生の教科書で信号処理をやるだろ

>>317
15KHzでフルスイングする波形と考えた場合、16BitADCなら50MHzで1サンプリング毎に、
5LSBぐらい変化するデータを取りたいんだよね？

1/10程度の周波数で80db落とすFIRをカスケードに4個接続してみたらどう？
相当リソースが必要だけれど、実現不可能なほどではないと思う。

>>320
TIのADS5263（16Bit　100MHz）とか？
84.6dB SNRだから14Bitは信頼できそう。

ぼけをかましてしまった。
>1/10程度の周波数で80db落とすFIRをカスケードに4個接続してみたらどう？
カスケード毎にサンプリング周波数を落とさないと駄目だから、使えない。

スパルタン3で100MHz出れば上等だね　って言われていたけど、
今のスパルタン6ではどうなんだろう。
何も指示しなくても、300MHzくらいは行くんだろうか?

>>321
サンプリング定理の導出は矩形周波数帯(帯域制限された周波数)の
逆フーリエで求められる。つまりフーリエ変換のイロハさえ知ってれば導出できる。
つまり、応数さえ履修できていれば理屈も含めて理解できるから般教レベルと書いた。

般教で教えないF欄なんだろ

いや、どこの大学ってのは質問者がってことでしょ

般教ではフーリエやってないわ、自分のところの大学

>>335
あ、わりぃまともな大学しか眼中になかったんだわ。スマソ

と、まともな大学から相手にされなかったヤツが言ってるようだがｗ

まあアメリカと日本では授業の形態がかなり違うからな
般教でやらなくともおかしいことではない、スレチだが

般教ではやらないよな。専門科目だよな。
般教で得られる知識なんぞ糞の役にもたたねぇ

大学出ても派遣。コネがあれば準教授という学歴ニートという道も。

フーリエ変換って高校レベルじゃないか
それを大学の専門課程でやるって。大学は高校後期課程かよ
電子産業が駄目になるわけだ

韓国に追い越されるのも納得やな・・・

普通の高校では、もう40年ぐらい前からフーリエ変換教えてないような気がする
もしフーリエを高校で習ったという人がいたら、その人は昭和一桁または工専か?

それよりも、先週末あたりにやっとFPGAスレらしいまともな流れになったと思ったのに
どうしてまた技術がどうの日本がどうの、っていう懐古雑談に戻るんだろう?w
いま日本が近隣のアジア諸国に対してグチってるのとほとんど同じことを
三十年ぐらい前の日米経済摩擦の頃に、アメリカが日本に対して言ってたような…。

>>343
実際に設計していないおっさんだらけだからな
そいつらが話せることといえば昔話だけ
ついでにそんな雑談書くのなら>>317にどのような方法が良いのか教えてやれよ

この国では、設計はドカタの仕事と決まっている野田。

>>343
だからといって日本人はサムチョンの液晶テレビ壊したり大韓民国の旗を燃やしたりはしない罠
逆に日の丸が燃やされてるのはなぜ？()

>346
日本国内で他国の国旗を損壊するとつかまるからな。
あちらにもそういう法律があるはずなんだが…。
(因みに日本では日本国旗を損壊してもつかまらないが他国では時刻の国旗を損壊すると当然つかまる)

>>317
FPGAでFMチューナー作ってる人のやりかたが参考になるのでは？
73MHzくらいのADCで取ったデータから最終的に可聴域を取り出している。
急峻な特性が要るところはFIR、緩やかでよければCICフィルタと使い分けていたような。

>>348
デジタルデザインテクノロジvol1の記事?

フーリエ変換を高校でやれるわけないだろｗ
その前の微積分すら理解できない人間が大半だというのにｗ

2ちゃねらーの高学歴率は異常ですから。

漏れは高1のときに理解した

プログラムする高校生は学校で習わない数学を自分で勉強するぐらいだからな。
プログラムする上で必要だからとフーリエの基礎となる正規直交変換なんかも自己学習するらしい。
ほんと今の高校生って優秀だよな。それに比べドカタのおまえ達は

マンガでわかるフーリエ解析
高校数学でわかるフーリエ変換
こんなのでやっているみたい

おまえらなら宮川・今井先生のバイブル訳本、日野先生の本でやったろ
電気屋の書いた良い本がないからと、畑違いの日野先生の本が教科書だからな

>>348

だから、そういうのはせいぜいDレンジ70dB程度のFMクオリティの音声だから、
Over 70MHzの高雑音ADCでサンプリングしてるんだろ。
>>317はシャノンの定理では量子化ノイズには一切触れてないことも、
サンプリング周波数を上げればノイズフロアが上がることも知らず、
15kHzの音声周波数であってもただたサンプリング周波数を上げれば
高品質な処理ができると思い込んでるだけの無知野郎に過ぎん。
それを見抜けず意味の無い情報を提供スンナ

>>353-354
優秀な高校生は終わコンの電子分野なんかスルーしてソフトウェア分野の勉強してると思うよ。

このスレだけ見ても日本がもう駄目な理由が分かるなw

>>253
回路設計する高校生は学校で習わない数学を自分で勉強するぐらいだからな。
回路設計する上で必要だからとラプラス変換では必須の留数も自己学習するらしい。

んじゃ、その優秀な高校生とやらに大学への数学の学コンでもやらしてどのくらい優秀か試してミロや。
高校のわずか3年の間で、プログラムにうつつ抜かしてるなんて、正規の学業は、はしにも棒にもかからんか、
よほどの天才で、かるーくいなすかだが、おそらく、前者である可能性が極めて高い。

>>356

優秀な高校生なら、ソフトウェアなんて遠の昔に金にならなくなったことは理解してるよな。ゲラゲラ
優秀な高校生なら、横道にそれず、学業に専念するんだよ。おまえみたいな工業高校生じゃあるまいし。

>>352
>ほんと今の高校生って優秀だよな。それに比べドカタのおまえ達は

優秀なら、講義についていけない学生に、大学に入学してから高校レベルの補修なんかやるかよ馬鹿たれ
ほんとにレベル低いんだよな今の高校生は。あきれるほどに。

今の高校生が優秀てメクラか？

　　　　　　　　　　　　　　　　　　　　　　　 ,,､ｰ '""~~~~~~~ ~'''-､
　　　　　　　　　　　　　　　　　　　　　　 ,-'"..　/'　 ﾚ "　　//<<　　　　い　あ　困　さ
　　　　な　大　.き　　　　　　　　　　 ／　:::::　/ri'ﾉii　"　 (~ヽr''')　　　 .う　 っ　っ　っ
　　　　ん　事　み.　　　　　　　　　 /　 ::::::: r"ﾂ人ﾝ　　　 ヽ,／　　　　.と.　た　た. 続
　　　　だ　な　 た　　　　　　　　　/　 ,,,､､､､;;;;ij,//~ 彡,,､-- ､,　　　　 い　.ら　こ　け
　　　　　　 労　ち　　　　　　　　 r"r'"::､､､　 '""ヽﾂ"　　　　　,,､　　　 い　　　 と　な
　　　　　　 働　は.　　　　　　 rﾆti ､,,,ｰ'''''ヽﾂ(,,--､ 'tr''ﾆ"ﾆ彡　　　　　　　な　が　さ
　　　　　　 力　　　　　　　　　ﾘ, '　　　￣~)::）r"　　 ﾐ":::'"　　　　　　　　　 ん　　　 い
　　　　　　　　　　　　　　　　//　　　　;;ｯ''"（,」⌒'',"~'' ,,:::::､､､,　　　　　　　 で
　　　　　　　　　　　　　　　 r'ii　　　　r"／,､　ヽ-z⌒",, ヽヽ'~　　　　　　　　も
　　　　　　　　　　　　　 Ａ　tii　　　　｀/;;"ヽ｀'=zz三zz'7" 't;;|i
　r"ヽ　 ,,､　　　　　　 /:::::|　 i　　　　 |;i　ii,,ゝ､＿,､-''" ,ii　 |;;i　　　　　　 ii
. |　　 ヽi;::ヽ　　　　　/::::::::|　 t　　　　i;|　~'' ､,,""",､-''"　　jﾘ　　　　　　 ii'-､
. t　　　　ヽ;:ヽ,,,,,,､､-'ｰz=-t､r"t　　　 i|,　　　　~~~　　　　ﾉ/　　　　　　 ﾉ　　~' ､　　　　　　
　ヽ､,,　　　~' ､　::::''";;;／~''i",　ヽ;;;　　j |ii　　　　　　 ,,,iij| /　　　　　 ,､ '　　　　　~'''''ｰ ､ｰ<￣~
ｰｰ ゝ､-―　　~''ｰ"､,'　　　| iii　　ヽ､;;;　t､wwwwwwiij"" "　　　　　'"　　　　　　　　　　 ~'i::'i
　 ,r　 ヽ､,,,､-'　　　 i|　　　ヽi||;ii　　 ~' ､iiiiii､､,,,､､jjiiiii}iiiiii从ii　　　　　　　　,､-''"　　　　　 |:::|
ｰ ､､,,,,z''　　　,,､ '" Ａヽ､　　|t~' ､;;;;;;　　~'''ｰｰ------ｰ'''"　　　　　　,,､-''"　　　　　　　　i::::i:::::
　　 )　　''ﾌ""　r" ii　ヽ､､　　ti　　~''-''､､;;;;;;;;;;;;::::　　　 ,,,,,,,､ -ｰ ''''"　　　　　　　　　　　 ﾘ:::ﾘ :::
,,,､-"-ｰ''"　　 i;;　 ヽ,　　　　 ﾘヽ　　　　　 ~~~ """""　　　　　　　　　　　　　　　　　　　ﾘ:::ﾘ:::::
､　　　 /::　　　t;;;　 ｀'　　　ノ　　t　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 /:::/ :::::
.ﾘ　　r":::::::　　　'ｰ､;;;;;;;;;;;;／　　　t.　　　　　　　　　　　　　　　　　　　　　　　　　　　　/:::/:::
" ,,､"　::::''"　　　　　 ~"　　　　　 i|　　　　　　　　　　　　　　　　　　　　　　　　　　　 /::::/:::::::::
~~　　　　　　　　〃

ハートフル派遣エンジニアリング社長

>>355
解っているおまえが>>317にどうするのか教えたら

>>356
優秀な奴は超速で衰退している電子に来ないよな
優秀なガキなら目指せGoogle
駄目なガキなら仕方なくドカタ

>>357
日本が駄目なんじゃない、大人が駄目駄目駄目すぎる

一人発狂しててﾜﾛﾀ

ソフトウェアで食っていけるの？

ヒッポファミリークラブのフーリエの冒険でも読んでいなさい。

あれはいい本だ
最近のはカバーがかわった?

Google目指す学生は、かつての繊維産業や造船産業が儲かっていた時代に、
卒業後にその業界の企業就職を目指すような、典型的なダメ学生。

今頃になってソフト業界を目指すのは、衰退が始まった頃に繊維業界や
造船を目指すようなもの。

Googleは、Web広告で利益を叩き出しているわけではなく、IPOと高い株価で
得た潤沢な資金で、一種の循環取引をやっていたのでは？

Google Maps APIの有料化や、Google Desktop検索の提供終了、回避はされ
たがMozillaへの資金提供の終了の検討など、一連のサービス有料化は、ここ
最近の株価低迷でGoogleのケツに火がついたと見ている。

花形の例としてぐーぐるなら、あそこも独占的な状況はともかくもう下り坂に入り始めたから、ほかを持ってこないと

>>368
GoogleはMSと違って虚業だからな
最近のサービスの変化を見てると
相当経営状態は悪化していると思わざるを得ないな

>>358
おれは高校生のときに回路設計してたしフーリエ変換も理解した
大数の巻末の学コン優秀者にも名前載ったし
三高と言われた国立大学にも進学したが
ご覧の通りクリスマスの昼間から2chに書き込みしてるお前と同じドカタだ

おまえらは非優秀だからから電子産業に入ったのか
頭悪いとorzだな。だから優秀って言葉に反応するんだろ
優秀な奴は創業して成功させるんじゃないか
Google社員でも社蓄は社蓄。優秀なガキが社蓄を目指すなんって信じられないが

起業でもしない限り社畜は社畜
でも外資と日本企業じゃ待遇は天と地の差だけどな、ドカタといえども

>>331
Spartan-6では少し気をつければ全体が150MHzくらいで動く
何も考えなくっても100MHzなら楽勝じゃないかな？
Virtex-4で200MHz
300MHzってのはVirtex-6でも難しいんじゃないかな？

ETでナナオの講演聞いてきたんだけど、
http://www.eizo.co.jp/products/em/fs2332/
これの超解像度とか何とか言う画像処理にSpartan-6のLX45を使っていて
デバイス使用率は90%で、主要部分は155MHzで
最高速部分は270MHzで動作させているとの事

ところで、 >>270 氏は今頃どうしているんだろうか？
本人見てたら、近況教えて

ちょうどいいやる夫スレ見つけたからみんなで勉強しようず！

ttp://jbbs.livedoor.jp/bbs/read.cgi/otaku/12973/1324726110/

>>376
勉強ってここのスレの連中のほとんどは履修済みだろうに
やるならこれでやれ
http://www.ic.is.tohoku.ac.jp/~swk/lecture/yaruodsp/main.html

つまり結局は日本大勝利ってことか。

なんと言う親切サイトw
これだけ作るのも大変だろうなあ

XilinxのISE13は、i7のクワッドコアなどに、対応しました?
検索してもWin7には対応と出るけど、マルチスレッドについては書かれていないんです

>>380
>>268

MAPの-mtオプションを有効にすれば多少は高速化されるのではないでしょうか。

さっそくありがとうございます。

ということは、i7買っても、i5買っても、同じということでしょうか。
なんかショック。
少しでも速くならないかと思ったのに。
CoreGenでFIR compilerの起動だけで、2分かかるのをもっと速く。

i7ならLGA2011の4ch Mem CTRL
選択しとけばデカいFPGAにも
対応出来ていいんじゃね

ったく、ISEは重たいなぁ。

最適化したので、うちのはかなり速くなったよ。

ChipScopeの起動は割と速いのに、CoreGen関連の起動の遅さはタマランな

たしかにコアジェン、遅い
何をそんなに考えることがあるんだ？

起動するまでの間、CPU負荷もディスクアクセスも
なかった気がするけど、何を待ってるんだろ？

金払う気がないなら使うのやめとけ
という決断猶予時間待ち

Javaだからでしょ

ネットにアクセスしてライセンスチェックだろ

不思議でならないのは、
起動や計算があれだけ遅いソフトなのに、
世界中の人が文句言わずに使っていること。
まわりの人に聞いても、「あんなもんじゃないの？」とか、
「前よりは速くなったよ」というだけ。

みんなよく使ってるな、って思う。

遅いからSynplify使ってますが何か？

そういう恵まれた人は、ごく一部ね

ISE使いたくないのでAlteraにしました。

自分で選べる人はいいねぇ。
客先やアプリケーションによってA、X、Lと使い分けるし、
Aはロット要求してくるから、使いにくいとか言ってられない。

さすがにＬは使わないけど小規模はＡ主体、高速なのはＸでやってる。
ハード的にはＸがちょっと進んでからしょうがなくｗ

ほうActelか

またマイナーなｗ
あいにく省電力用途はやってないっすマイコンでやっちゃう。

さすがに>>398のは使ってないけど
Q社のアンチヒューズなら使ってた。

開発ツールは何？

Q社の？QuickWorks…だったかな。
使ったの10年前なのでうろ覚え。

基本金無いので、3rdパーティとか使わない。
どうしても必要になったらデバイスメーカの
ツールを購入してもらえる位。

アンチヒューズだと簡単にＩＣＰできないので
耐放射線製品でも頼まれない限り使う機会は無いだろうなｗ

同じ英語でも、
ISEに比べて、Quartusのエラーメッセージは分かり易いと思わない?
ISEは最近のVerになってから、処理中のグルグル回るマークが1カ所になって
動作しているのかどうか不安になる。
CoreGenとか起動するまで無反応だし。

>>403
>アンチヒューズだと簡単にＩＣＰできないので
簡単じゃなければ出来るのか、ん？

焼いてる途中でバグを見つけると
焼いただけで使われない石が出来ちゃうんだぜ！

>>400
QuickLogic…
PCI周りとかには良く使われてるよね。

立ち上がりと立下りの両方のエッジ検出分かる方いらっしゃいませんか？
if(CLK' event and CLK = '1') then
if(CLK' event and CLK = '0') then
の2つで処理させてみたり、rising_edgeとfalling_edgeでためしてるんですがなりません．
どなたかご教授ください．

シミュレーションで動きませんか？
ハードをイメージしましたか？

言葉足らずで申し訳有りませんでした．

DCMで生成したクロックを外に出したいんですが，そのまま出すとMapのところでエラーがでるので
エッジ検出してクロックと似たものを出すとエラーが出ないのでこの方式でいこうかなとなりました．
しかしこのまま立ち上がりだけでエッジ検出をするので、クロックが半分になるので立ち上がりと立下りの両方の検出をしたいんです．

今はsyntax errorで止まってしまいます．
Line 48: statement is not synthesizable since it does not hold its value under NOT(clock-edge) condition
Netlist CW(Behavioral) remains a blackbox, due to errors in its contents
こんなエラーです．

ボードはSpartan6-LX45Tです．

FDDRCPE
FDDRRSE

>>408
>>409
お二方ともありがとうございました！できました！
ビット反転だけで外部にクロックを出力できるとは・・・
奥が深いですねVHDL

あ・・・しくった
>>410さんでした．ありがとうございました！

>>411
VHDLじゃなくて、FPGAの固有の機能だが。

FPGAを個人でやってる人って、どういうものを作って遊んでるの？

会社の手作り検査ジグで
74IC20個分を詰め込んだだけの組合せ回路オンリーで
使用率4%の作った事あるよ

LEDピカピカ

いざ、って時に使えるよう、マイコンのIOに噛ましてあるけど
大抵はIOブロックと内部配線しか使ってない。

始めて27288もあるSlice LUTsを212%も使った・・・
integerの32bitの四則演算はめっちゃ食うのね

半分以上、除算回路と見た。

>>419
4096×2の乗算と2048×2の加算を256×6bitの入力にたいしておこなってます．

>414
雑誌の付録USBマイコンと繋げて，
なんとなく，カーナビのATAバスの信号を眺めてみたり，
なんとなく，プリンタのシリアルROMの信号をながめてみたり．
いろいろ妄想膨らませて喜んでる．

ロジアナ買ったほうか幸せになれる

自作CPU作ってオルテア8800 or TK80ごっこして遊ぶ

パワーアップしたsayuriをお待ちください。

ご連絡先

なぜY <= conv_integer(X)

>>414
秋葉原で拾ったカラー液晶をピカピカ

みんなどんなボード使ってるの？

de2-115
http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=139&No=502&PartNo=1

FPGAを使うメリットが見えない。。

処理速度の必要ないものしかやってないからだよ。

任天堂3DSの3D液晶画面のキャプチャをしようと調査中です。
このスレに集う方、何かヒントをお願いします。

3D液晶パネルのメーカーはSHARPで型番はLS035T7LE38Bです。
メイン基板とフレキシブルケーブルを調べたところ、
LVDS信号3組で画面表示を行っていることが判明しています。

FPDのLVDS信号は通常CLK+3組以上のDATA信号ですので、
4組以上のLVDSになるはずです。
ですので、一般的なFPD-LINKの規格では無いと考えます。

そこで考えられるのが全くの独自規格ということになりますが、、。
その場合Spartan3などのFPGAを繋いで解析可能だと思いますか？

あるいは、どこかのメーカーの規格なのでしょうか、、？

>>431
LVDSなのが確実なら解析できるんじゃない？
クロック線無しだとCDRが必要だから難しそう

1677万色⇒RGB888。
800x240だと30fpsとしてドットクロック6MHzくらいか。
MPL-2くらいでいけそう。
ttp://www.nintendo.co.jp/3ds/hardware/spec/index.html
ttp://www.national.com/en/interface/displays/index.html

そんな低いレートでもLVDS使うのかな？

あ、勘違い、ドットクロックのレートですね

最近の液晶はタブレットとかスマホ向けだと800x480でもLVDSの奴多いよね。
ちょっと昔は800x600とかならCMOSパラレルだったけど。

差動信号って配線の途中で信号取る時どうしたらいいの？
単に差動入力をパラに繋ぐだけ？

>>432
あ、そうか。
DisplayPortのLane数減らせば出来るか。

>>437
基本的に出来ない。
BusLVDSとかRS485とか駆動能力のあるのは別だけど。

ソニーが有機ELから完全撤退みたいだな。
表示デバイスとしても面照明としても最終形って言われてるのに
こりゃ情報家電でやってきたソニーおわってんじゃね？

http://www.yomiuri.co.jp/atmoney/news/20120107-OYT1T00507.htm?from=main4

サンクスコ。じゃあ液晶の信号を取る場合は、コネクタ外して差動で受けて、
もいっかい差動でドライブし直すしかないんですかね。
ていうか差動プローブはどんな仕組みなんでしょ。

http://news.mynavi.jp/series/oscilloscope2/005/index.html

3DSの質問者です。皆様ご回答ありがとうございます。

MPL-2だとCLK(1)+DATA(4)で合計5組ですよね。
3組と言うことはやはり独自フォーマットの可能性高いですよね。

ちなみに、3DSのLVDS信号に普通のオシロのプローブ当てても
画面が乱れることは無かったので、
多分抵抗を介して引き出しても大丈夫ではないかと思います。

>>438
量産じゃないし解析くらいなら、終端抵抗付近でパラって取れなくは無いでしょ。
5~6cmの配線なら。

コンパイルに1時間とかかかると萎えるな

1時間でタイミングまでOKならいいじゃん
パラで複数流して数時間待って結果確認
Xilinxのフローおかしいよ

SynthesizeではおさまってるのにImplement Designでslice数が足りないっておこられるんだけどなんで？

クロック周期下げて配置させてみな。

Nummber of MUXCYs used: 20,532 out of 13,644 150% (OVERMAPPED)

乗るわけなかったｗ
さてどうやって減らしていくか・・・・

>>448
やってみます

ロジックセル、ロジックエレメント、アダプティブロジックモジュール、スライス・・・
わけがわからないよ

>>449
へー、タイミングを満たせないと同じ回路を複数作るのかな？

register duplicateがONだったりすると、タイミングを満たす方向でFFを複製したりするからなあ。

>>451
タイミング合わせないと行けないのが9360行くらいあるのでタイミング合わせで使っちゃうのかなーと思います。

>>452
お！ちょっとやってみます．

処理能力が低くてISEが重くなってきたので、PCを買い換えようと思う。
処理能力はノートPCよりやはりデスクトップの方がいいだろうか。
ISEの使用だけを考えれば、グラフィックボードの能力は関係ないと思うけど
どうなんでしょう

デスクトップ＋64-bit Win7＋メモリ上限積めるだけ
今のところ、グラボは映れば何でも良いとおもう。
MAPやPARがGPGPU対応になったらステキなんだけどねー。

ベンチマークの指標となるプロジェクトファイルが欲しいねぇ。

Win7 64bitでAMDの８コアとCore i7 2600Kで比べてみたけどそんな変わらなかった．

ISEってシングルコアでしか処理してないのかな？

>>457
WEBエディションだとシングルでしか動かないでそ

どのくらい影響あるかわからないけど、CPU内蔵のGPUだと表示にメモリ帯域取られるから、
安く消費電力の低いビデオカードがあると良いかな？

>>458
本当だLogicエディションでコンパイルさせたらコア全部使ってる

デュアルチャネル+OCメモリでもグラフィック帯域による性能低下ってあるのかな

>>458 >>460
えっ!?　それって
「お金出すやつには高速で動いてやるけど、
　　　　　タダでやろうなんてヤツには速くしてやなんい」
ということですか?

当然そうだけど、何か文句でもあんの？

ありません

ソフトをタダで提供しているだけでもありがたいと思え

タダじゃないとチップも使わないけどな。
仕事でも。

FPGA初心者なんでわからないんですけど、
Xilinxの試用版IPコアのライセンスって
カスタマーサポートにメールとかで問い合わせないと取得できないんですか？

yes

>>466
量産どうするんだよ？ｗ

たんに別のメーカーのを使うだけじゃね？

まあ、そうやって時代から取り残されていく訳だが。

は？

>>469の言いたい意味が分からない。
開発ツール無料だと量産できないとでも？？

vertexの5とか6のデカいヤツ以外は、webpackでできるもんな。
逆にデカいやつはISEなんて使ってらんない。
Alteraも同じようなもん。

>>473
無料の開発ツールしか使えないような資力で、
量産の仕入れ資金はどうすんだよ？
と心配してんじゃね？
　※オレが言ってるんじゃないよ。想像の大便を垂れただけだよ。
　　後でファビョって束になってかかってこないでね…

違うでしょ、
量産 = 大規模デバイスしかないと思ってる。
フリー版 = 大規模デバイスが使えない。
だから量産どうするつもりだ?と聞いている。
ということじゃないか?

量産より開発・実験のほうが大規模デバイス使うじゃん

合成はともかくとしてシミュレーション速度の問題があるから無料版は仕事ではキツいよな
新人教育に使うぐらいなら問題ないんだけど・・・

>>477
自社製品ならそれが普通だけど請負の仕事だとはじめから指定される事もあるよね。
相手の担当がわかる人なら「最初は安全を考えてピンコンパチの大きめので・・・」と
言って理解してくれるんだけど、頑として認めてくれない人もいるので(汗)
まあ下手に大きめにすると「まだ入るよね」とか言われて直前まで仕様追加がくるという
問題もあるなｗ 小さめにしとけば「もう入りませんよぉ(藁)」とか言えるのに。
# それでも「何とか入れろ」と押し切られる場合も多いけどさ(泣)

手段に興味あるけど目的がないわ

ISEのオマケでシミュレーションとかないわ

みんなVHDLのシミュレーターって何使ってるの？
LogicEditionだけどコンパイル中にメモリを8G以上使い始めてヤバイ

>>475
そんなきちゃないモノ垂れ流されたら困るけど、
補足しなくても語幹で伝わってるから大丈夫だよｗ

まぁマンパワーが無いので大規模デバイス使い切れないし
大企業じゃないので量産と言っても大した数は掃けない。

シミュレーションってやったこと無いなぁ
端子に出してロジアナで済ましちゃう

宇宙機構職員のパソコン感染、技術情報流出か
ttp://www.yomiuri.co.jp/national/news/20120113-OYT1T01204.htm
　宇宙航空研究開発機構は１３日、３０歳代の男性職員のパソコン１台が
コンピューターウイルスに感染し、技術情報やメールアドレスなどが流出した可能性がある、と発表した。

　職員は筑波宇宙センターに勤務し、国際宇宙ステーション（ＩＳＳ）に物資を送る
無人補給機「こうのとり（ＨＴＶ）」の技術面を担当。昨年８月１１日、パソコンに
異常が現れたため、ネットワークから切り離したところウイルス感染が判明した。
専門機関に調査を依頼したところ、別の新種ウイルスにも感染しており、
同７月６日〜８月１１日の間、パソコン内の情報を外部に送信していたことが分かった。

　ウイルスには、知人の名前を使って送られてきたメールの添付ファイルから感染した。
流出した可能性があるのは、宇宙機構内外の約１０００人分のメールアドレスや、
こうのとりの仕様や運用に関する技術情報など。宇宙機構や米航空宇宙局（ＮＡＳＡ）の
システムへのパスワードも含まれているが、流出していてもＩＳＳやこうのとりの運用に影響はないという。
（2012年1月13日22時28分 読売新聞）

ttp://www.itmedia.co.jp/news/articles/1201/13/news119.html

こういうコピペ貼るやつって何を考えてるの？

ISEってSynthesizeした後に時々スライス数とか表示しない時があるんだけどなんでなんだろうか

>>473
>タダじゃないとチップも使わないけどな。
無料開発ツールが存在しないチップは使用しない
ではなくて
チップが無料じゃないと使用しない
と理解してしまった
↓
サンプルだけじゃ量産できないだろ

正直スマンかった

無料ツールを配ってれば、個人で工作とかに使ってみるし、
仕事でも導入しようかなって思う。
もちろん、そこそこ使えるって前提で。

まあ、有料ツールでも会社で頼めばお試しライセンスくれるけどさ。
そもそも、ツールで儲けるビジネスじゃないだろと。

仕事だからこそ無料ツールを使う
仕事だからこそコスト意識が大事だ
当然、仕事だからこそwindowsもhome Editionだ

無料ツール使って安くあげたと思ったが、
工数一桁上がった場合は？

>>489
馬鹿モン！コスト意識が足らん！
Linux+LibreOfficeを使え。

今の開発ツールの構成だと、そんな場面は思いつかないなぁ。
もし工数が一桁上がるようであれば先を読む能力が欠けているか
経験が足りないだけ。ツールが無料とか関係なく。

Xilinx ISEで、HDLで書いて回路図表示をさせると、
線が切れているのですが、そういうものでしょうか?
動作はちゃんとするのですが。

なぜか切れてるけど動くよ．
最後の動作クロックがNoなんたらになってなかったら

ディスプレイの解像度設定が合ってなくて
細かい線が潰れて消えてるとか？

何を言っているんだ？

>>496
判らないなら、スルーしる

いまはAltera、Xilinxも雲開発環境を提供しているだろうに
自前で開発PCや開発ソフトを用意して開発なんて江戸時代のやり方だろうに
世界で分散開発が普通の時代に江戸時代のやり方しなくても良いよな

>>498は、誰あての話ですか?

平賀源内

INTERNAL_ERROR:Xst:cmain.c:3422:1.27 - Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.

こんなエラーでSynthesizeが止まってしまった．
WebCaseに入れろとか言われても法人の人しか入れれないじゃんね．
Xilinxフォーラムってどうなの？

INTERNAL_ERRORはイラっと来るね。もう少し解析のヒントを表示してくれといつも思うわ。
Synthesis中ならば、ログ(*.syr)を見てどこのモジュール解析中に死んでるかを見てみるとか。

あーいとぅいまてーん えらー
ならいいのか？

(・∀・)ｲｲ!!


わけねぇだろ

>>502
INTERNAL_ERRORはソフトのバグなので解析のヒントも何もありゃせんだろう。

バグというより、こんな条件こないだろうからほっとくかって
手を抜いたところに来たってことじゃね？

馬鹿には無理

>>506
論外なコーディングしてればそうだろうけど、
意味不明な時に起こって、前後を多少変えるだけで通るからバグじゃないのか？

単純に64タップのFIRフィルタ作ってるだけなのにどうしてこんなことに。。。

>>502
FIRフィルタの加算の部分で止まってました．

さてどうしたものか

あきらめる

>>509
単に加算部分で使ってるsignalの左辺・右辺のbit幅が一致してないとか。

>>511
中身はinteger型にして計算させてるんでそこはおそらく大丈夫だと思います．

保守書き込み

保守

ISE13.4が出たね．早速ためしてみるか

>>512
インテジャー。ワロタ

>>515
micro brazeが変わったんだって?

MicroBlazeシステムの何かが追加された？様な事が書かれてたけど、
具体的に何が変わったのか良く分からんね。
大きなところでは、7シリーズの新しいデバイスに対応したみたいだけど、あんまり関係ないし

ちなみにISEとしてはこれが最後で、次のバージョンからはPlanAheadベースの新IDEだって

Zinqへのつなぎで、マイコンぽいテンプレ追加しておきますね
てことかなこれは

MicroBrazeの設定、アルテラくらい簡単にできないのかな?
Xilinxのはわかりにくいと思うんだ

>>512
integerで計算したのって、インプリされるの？

>>521
出力するときにconv_std_logic_vectorでvector型にしたらimplementされるよ

>>520
簡単になったらMicroBlazeじゃないだろ！

Xi, AlのFPGAマイコンをおまえらは使っている?
それのプログラムは自分で作っている?

在リンクスの箱のお兄さんに恋しました
どこに行けば会えますか

>>525
箱に穴を開けて、ち●こをいれればＯＫです。

>>524
PicoBlaze使ってる。
記述はアセンブラになるけど、シミュレータがあるのでデバッグは楽だわ。

>>525

鶴橋で在日リングスの前田日明って聞けば居場所を教えてくれるよ

FPGA初心者です。
なんとなく、直感ですが、XilinxよりALTERAのほうが、
　　・ツールが使いやすくて、
　　・web上のドキュメントも日本語が多くて、わかりやすい
　　・でもFPGA性能は、Xilinxより遅れている
そんなことないですか?

>>524
どちらも使っている。
ソフトはシミュレーション用と実機確認のテストプログラムまで。
後は本職のファーム屋さんに任せている。

MUXCYｓが全く減らない・・・・どうやって減らしていくかな

>>529
> 　　・web上のドキュメントも日本語が多くて、わかりやすい

これが全世界で日本だけがAlteraユーザが多い理由か？
世界ではXilinxが6割くらいのシェアだけど、日本だけが
Alteraが6割のシェアらしい。

ＩＳＥが使いづらすぎなだけではあるまいか。

あと一時期ツールのＶＨＤＬマンセー化も…

ModelSimXEのサポートを止めちゃったのが残念。

IsimでModelSim-XEみたいにソース直してすぐに再Simしたいが、
Isimを起動した状態でソース書き換えて再Simする方法が分からない。

わざわざIsim閉じてISEに戻ってるが、さすがに
作業性悪すぎるのでModelSim-AEで動作確認してから
ISEにソースコピーすることにした。

>>536
ヘルプによると、[Re-launch]ボタンってのを押すと、再実行までのフローを自動でやってくれるみたいね。

>> 536

>> 536
13.1からできるようになってるよ

Kintex7の評価ボード安いね．Virtex7の評価ボードまだでないのかね

>>537-539
ありがとうございます。
おかげさまでバージョン上げて出来るようになりました。

出来たけど…コンパイル遅っ。（ModelSimに比べて
でも一旦ISim閉じるよりはるかにマシですね。
少しはまともに開発進められそうです。

Virtex7の評価ボード　VC707
http://www.em.avnet.com/en-us/design/drc/Pages/Xilinx-Virtex-7-VC707-Evaluation-Kit.aspx
How match?

チラ裏だけど、ISimの不満点
・波形がアナログで表示できない
・VHDLのvariableが波形表示できない
・エラー箇所などを外部エディタで開けない
・マーカーが2個しか使えない

結構あるな

>>543
Veritak買えｗ

Xilinx良く知らんが、いや正確にはほとんど知らんがだが
ダダ版に付くISimと有料版に付く付くISimじゃ何か違いあるのか
>>543はダダ版だから?

違い。
ttp://japan.xilinx.com/products/design_tools/logic_design/verification/ise_simulator_faq.htm

ちなみにISE Webpackが無料版のツール。

全然違わんよ
違うのは行数によるパフォーマンスの制限だけ
だから >>543 は有償版でも同じだよ

アナログ表示がないのはDSP系処理にはつらい

>>547
ISimで時間波形と周波数スペクトルは見たいところですね

仕事ではXilinxのISEのどのエディションをよく使ってるんだ？
おいはweb。俺の会社、金がないし、おまえらにはwebで十分だろだ

>>549
合成はwebだけどsimはNC Verilog。客先でsimの場合はvcsが多いかな？

webpackだとvirtex5 とか 6 のデカいデバイスが使えないからなぁ・・・
NC速くていいね。

俺もWebPACKだ
でもたまにChipScope使いたくなる
あとEDKも使いたい

>>548
周波数スペクトルなんて、ModelSimでも見えるの？

AlteraならWebEditionでロジアナ使えるのに

SignalTapIIは便利だよねー。
InSystemMemoryEditorもデバッグ時のLUT書き換えで重宝してるわ。

仕事でweb版がメインって意外と多いのか
俺もchipscope使いたいよ
ちなみにAlteraはXiのEDK相当ってタダ版でも使えるのか？

>>550
NC Verilogって有料ISEよりはるかに高いんじゃないのか

>>553
AlteraはXilinxよりシェア少ないから気前よくして
シェアを上げようとしているんじゃないか

>>>555
EDKってソフトCPUコア作り込むヤツのことか？
CPUは一番処理能力低いのしか選べないけど無料で使えるし、自作ペリフェラルもXiより簡単に作れるよ。

>>555
Xilixのデバイスの仕事だけしか来ないならISEという選択肢もアリだけど
Alteraもあるし最近かなり減ったけどASICの仕事とか論理設計だけの仕事
なんかもあるのでNC Verilogのほうがつぶしがきく。

Xilinx ISEを使っていますが、ALTERAのQUARTUSも使いたいと思っています。

以下の点を教えてください。

中間ファィルの拡張子が違うので、戸惑っています。
1) ビットファイル　ISE xxx.bit 　　　　→ Quartus xxx.sof
2) 制約ファイル　ISE xxx.ucf　 　　　→ Quartus ???
3) FlashROMファイル　ISE xxx.mcs → Quartus ???

4) Xilinxの場合だと、ucfは、text editorで編集できますが、Quartusの場合も可能でしょうか?
Xilinxでもそうですが、あの表計算みたいなところに"PIN_AF34"とか書き込むのが面倒ですし、
text editorなら、//や/*・・・*/が使えて便利なのです。

1) うん
2) qsf
3) AlteraコンフィグFlashROM用ファイルなら　pof
4) テキストファイル。好きに弄れ

エクセルから貼れますよ

PIN定義とかの定型的なヤツは別Tclにしておいて
プロジェクトの立ち上げ時に「Run Tcl」でqsfに取り込むようにしてる。

>>557
なぜISEとNCを比べる？
ISEに対応するものはdcじゃないのか？

TSMCの28n立ち上がらんなあ
まぁXもAも共倒れだからいいか
後発のLには追いつかれないだろう
今年も売上はX、利益はAなのかな

to_integer と conv_integerって型変換２つあるけど，どっちがリソースを使う使わないとかあるのかな

Xは28nではSpartanがないんだけど何か理由あるの

名前を変えただけじゃないの

>>562
>>549>>550>>555の流れから>>557でISEとNCを並べただけ
ISEとdcを並べてももちろん問題はないから細かい事は気にするな

>>565
SとVでは内部のコンポーネントが異なっていたんだけど、
7シリーズからはAKV全部同じになる。規模とか組み合わせがかわるだけ。
（基本的には。GTなどは別）

SとV両方で使えるようにラッパーかけるような設計してたけど、
7シリーズからはそれが必要なくなるね。
Spartanの名前が無くなる理由はわからん。マーケティング的な理由だと思うが…

単なる気分転換でそ
名前の変更

中身をみんな同じチップにして、
パッケージとI/O数(外部にとの出す配線数)だけ違うのを出してくれれば
1種類の製造で済むから徹底的にコストダウンできると思う。
そのほうが使う側も楽だし。

近所のスーパーにも、フェラーリで行く感じで。

それよりSpartan 4 とか 5 が無かったのが謎

別に何もおかしくない

>>570
ダウト、出来たらやってるよ。
I／Oのパッド数でダイ面積が決定される。

アリアの3、4もないしね

>>573
俺、あんたにダウトって言われる筋合いはないよ。
実際の物のどうこうは関係なく
俺が思ったことに間違いはないんだから。

>>575
稚拙なアイデア乙

>>573
それ以前に、ゲート規模の違うのを作ってるんだからひとつできないだろ。
全部最大サイズの高いのにするのかよ・・・

それより FFG1923 と FFG1924 とか同じパッケージで
１ピン違いとか作るなよ。

数え間違えたら困るだろ。

俺が思ったことに間違いはないんだから。

俺が思ったことに間違いはないんだから。

俺が思ったことに間違いはないんだから。

>>577
＞FFG1923 と FFG1924
検索で出てくるPDFを並べて見ても違いが全然分からん…

>>577
ダイは最大のが1つで、小さいのは無効(含む不良箇所強制無効)にしている可能性はないのか

さすがにそんなもったいないことはしてないと思うけど

>>580
チップの値段ってダイ面積に比例する部分が大きいからもったいなくてできない。
ダイ面積が元々小さくて原価に占めるダイの割合が少ない小規模品なら量産効果、
規模で1段階くらいなら不良チップ救済で経済性があるんじゃないかな。
配線長は短いほど高速なので大型ダイの一部を無効化して作られた小規模品はパフォーマンスが落ちる。

たとえばAlteraのEP3C5とEP3C10は同一ダイでIDCODEまで同じ。
無効化はされていないので、不良がなければ使えてしまう。

いいのが出来れば上のクラス、不良ダイが多くなっちゃったら下のクラス。おれならそうする

スピードグレードや、温度ランクは当然そうしてるでしょ

>>215
フライス盤買った。本体よりも周辺の工具の値段の方がずっと高くなった。
旋盤も欲しくなった。足りない工具治具も色々作りたくなった。
楽をするための努力は惜しまない性格が災いして以下略
... UNIX、GNU、Linux あたりと同じ状況に。面白いからハマるんだよなぁ。

ちなみにいくらぐらいかかったんですか？

＞UNIX、GNU、Linux
結局できあいのものに振り回されてるだけだったり

結局FPGAに振り回されてばっかりなのにな
ドカタじゃしょうがないよな。どうね？

人がやっていることを詰まらないものみたいな言い方をして楽しめる性格ってなんだかな

浪費癖自慢よりも成果物を晒せって感じ

>>585
オマエはきっとフライス盤をNC化するだろ？ｗ(悪魔のささやき)

NC化するための部品を作るのに
NCがあると便利なんだろうな・・・

>>590
スレ住人は実力ありませんから成果が出ません、
浪費自慢で俺すげーだろって強烈アピールなんです。
スレ見たら成果なんて無理野郎だけってわかるでしょ

ISE13.2で教えてください。

RTL回路図表示のとき、
四角いブロックをダブルクリックすると、その内部の回路が出てきますが、
それをダブルクリックせずに、右クリックで選ぶと、
その部分のソースファイルょ開くような機能があります。
ところが、そのソースファイルの先頭になるだけで、肝心な部分にカーソルが移動しません。
その部分に飛ぶようには出来ないでしょうか?

EPM7032Sの周辺回路が分からない…
CPLDをまともに使ったこともないのにこんなのなんで貰ってきてるんだろう俺ｗ
OEって何だよ、出力イネーブルってアクティブLowで何をイネーブルにするんだよぉ…orz
まさか出力回路自体を外部から切れるようになっているのか？
PD、GCLRのプルアップの値やGCLKの入力クロック処理、OE2とGCLK2の選択方法なんかもぜんぜん分からん。

JTAG部分はどうにか他の資料で見つけたが、なんで大本の資料にリファレンスらしい図面の一部が載ってないんだろうaltera…
全部ブロック図から読み解けということなのだろうか。

独り言なら自分のブログででもやってくれ。

4つも5つも教えてくださいというのもアレかなと思いまして。

グダグダで貴方が何を持ってて
何が知りたいのか全く分からんのだ。
この状態で他人に何を期待してるんだ？

てか、OEくらい分かるだろ？
74シリーズのバッファでも想像してくれ。

FPGA/CPLDは日本ではドカタが扱うもの
>>595はドカタのリアル鑑
ドカタはこうじゃないとな

>>599それはない。日本をナメんじゃないよ。

>>599
さすが、ドカタさん。
よくわかっていらっしゃる。

>>601
ドカタじゃないとこんなスレこないよな
ところで、Xドカタは>>594に回答すらできないのか？

あんな使いにくい回路図エディタ使ってられまへん。

>>598
74シリーズのバッファって言われても良くわかんないです。
ググっても幾つかのICはNOTばかり書かれていてOE端子なんてないですし。
ニワカドカタなので、74シリーズ全般をソラで言えるような恵まれた勉強はしたことないですし。
電圧変換しているような感じでもないですよね。
7032Ｓは内部と外部(多分OE1とOE2？)で全部で6個の入力を元にどうこう…なんて書かれているところまではデータシートで見つけましたが。
タイミングチャートも真理値表も無いと何のことやらさっぱりで…。

もうちょっと色々探して見ます、仕事じゃないし。

>>603
何使ってるのあなたは？

そもそも今時7000番台を使うこと自体...

>>604
CPLDというよりデジタル回路の基本を勉強しる。

>>604
一つ言ってやると、FPGA/CPLDというものは
タイミングチャートも真理値表も
自分で作らなきゃいかんのだ。
「何をイネーブルにするんだよぉ…orz 」じゃなく、
それは自分できめにゃいかんのだ。
逆に言うとそれらを自分で決められるICがFPGA/CPLDなんですよ。

このスレらしからぬ暖かいレスが続いているのは、なぜ？
みんな、オトナになっちゃったの？

ドカタとしては、これからドカタを目指す者には暖かい(西成魂)

本来のスレの趣旨に戻っただけでしょう
>>609　さんは　>>1　を百回読み直してください

>>606
おっさん・爺の標準なんでしょ

ここは技術的なことやツール等の使い方を聞くところではないよね
聞いてもちゃんとした回答なんて期待できないんだから
ここはFPGA/CPLDに興味ある奴が愚痴をこぼしたり、雑談、自慢話、罵倒をするところ

>>612
>ここはFPGA/CPLDに興味ある奴が愚痴をこぼしたり、雑談、自慢話、罵倒をするところ
スケールの小さいヤツだな、お前。

ここはライバル会社のヤツを罵倒してハナをへし折り、出鼻をくじくスレです

いや、ここはエレキドカタの喫煙所ですよ

差動信号の出し方が全くわかりません
これってコードの方でNegative出力とPositive出力作るのものなんですか？

>616
差動のための出力バッファにはそもそもpositive信号しかつっこむところがない。

>>616
ISEのテンプレートにあるかもしれない。探してごらん

NET "xx_p" LOC = "XX" | IOSTANDARD = LVDS_25 ;
NET "xx_n" LOC = "XX" | IOSTANDARD = LVDS_25 ;

モジュールもnot回路通した反転したの作ってucfで書いてみてもならないんですね.

>>617
>>618
返信ありがとうございます.自分で考えてやっていくしか無いですね.

>619
その状態で xx になにがしか代入したら差動動作してくれるはずだが、
xx_p, xx_n に代入してるのか?

>>620
え・・・見事にxx_pって名前のとxx_nっていう名前のピン作ってました.
やってみます！

まずはライブラリマニュアルでOBUFDSを検索だっ！

>>622
これってもしかしてIOBUFDSをつけてあげないと差動信号だせない感じですか？

ロジックをかなり高速で動かしてるんでこういうのやりたくない・・・・

言ってる意味が分からない。
IOBUFDS入れても速度変わらないんだけど。

高速なら尚更プリミティブ使ってハードマクロを
組み合わせた方が確実に割り当てられる。

てか、皆よくXilinxだと分かるな…。

>>624
俺も意味分からんが、恐らく
シングルの時はIOBUFがないから高速、で差動にすると余計なIOBUFDSが付くから
高速動作できなくなるって思っているんじゃないか

>>623
IOBUFDSがいやなら、シングルにして高速動作のLVDSトランシーバを外部につける
これなら良いだろ

>>623
・SelectIO リソース ユーザーガイド
・クロックリソース ユーザーガイド
どのシリーズかは知らないけど、上記のドキュメントを落として眺めるとイイヨ。
FPGAのI/O周りの事が何となくつかめると思う。

どうしてもOBUF縛りでやりたいってんなら止めはしないｗ

>>623
>差動信号だせない感じですか？
感じですか?　って何?
質問説明は会話じゃないんだから、そういう言い方やめろよ。バカに見えるぞ。

差動出力は、非反転と反転を自分で手当して出力してもいいけど、
そういう使い方を想定して、XilinxがFPGAの中に送信回路を容易してくれている。
1本線の信号を、それに入れると、I/Oピンに差動で出力してくれるという便利なもの。

どうやってそれを使うのかと言うと、HDL上で、その機能を呼び出して配置する
(インスタンシェートする)だけでOK。あとはISEが自動的にやってくれる。

　　IOBUFDS U1 ( .IN( aaa ), .OUT( B ), .OUTB( Q ) );　　みたいな感じ。

適当に書いているので、実際には取説を見て使用する。

もちろん、I/Oピンも、
・ペアも決まっていて
・反転/非反転の極性も決まっている
なので、好き勝手なピンに割り付けられない。

上記の例は出力だが、同様に、入力のブロックも用意されていて、
全く同じように使う。

穏やかですね

穏やかな感じですね？

そうっすね・・・

xilinxはバッファとかその辺が面倒だな。

alteraならシングルエンドの信号書いといてpin plannerで差動IO規格割り当てて終了。

よくわかってなかった頃はPLL用のBUFGが壁だったな‥

>>616ってほんとゆとりって感じだな
メーカーやデバイス等を言わないで、差動ってどうやるのって聞くって
なんかゆとり日本らしいな。日本人ならこうでないとな

まーた爺の小言が始まった

さーどうでしょう。

>631
それは材でも同じだろう。
アホの子の{ために|せいで}バッファを陽に書く話になってるだけだ。

でも楽にできたほうがよくね？Xilinxしかつかったことないけど

そこは>631に同意だわ。
Xだとソース上PとN両方書かにゃならん。
それとも、俺が知らんだけでツールの機能だけで信号分けれるとでも？

まぁソースの変更と言っても大した内容じゃないけど。

HDLソースに記述あったほうが分りやすくないか？
Aの場合HDLソースコードだけで差動出力って分るのか

別にHDL上は差動かどうか判別する必要ないじゃない。
IOSTANDARDやピン番号なんかはHDLではなくツール側に情報持たせてる訳だし。
そこはこだわる所ではないと思う。

>>640
HDLでは関係ないが
内部回路のHDL(シングルエンド）と回路図(差動で信号ピン増えた)であれ?
になるならプリミティブ使って明示的に差動変換をHDL記述したほうが分りやすいじゃと思った。
結局>>636の言うように知らない奴対策としてだがな

Aの場合スケマでやる場合もスケマはシングルエンドにして、でピンアサインで差動変換なのか？

わかりにくいと思うのは、Xilinxのライセンス管理表みたいなやつ。
何をしているのか、さっぱりわからん。

あと、ソースでI/Oを減らすと、ucfも併せて減らさないと「怒られる」こと。
使ってないんだから、見逃してくれればいいと思うんだけど。

>> 642

Translateのプロパティで、Allow Unmatched LOC Constraints をオンにする
ヘルプのどっかに書いてあったよ、「未完成のデザインをインプリメントする」とか何とかいうタイトルで

この辺の分かりにくさはXilinxの伝統だね

始めまして、現在制御技術関係の職業訓練を受けてＶＨＤＬの授業に入りました。
ほんとーに初心者で、ほとんど分かってないのですが、xilinxを授業で使っていまして
本格的に勉強したいと思ったのです
そこで、皆さんのお勧めの本などを教えて頂けますでしょうか？よろしくお願いします

>>644
職業訓練の授業ってディジタル回路の基礎からやるものなんですか？

>>645
電気理論から始まってアナログ回路→デジタル回路→ＶＨＤＬを使ったデジタル回路
とりあえず今はここまでですよ〜

>>644
Xilinxを使ったおすすめの本って思いつかん。
XilinxのサイトにISEのチュートリアル(pdf)あるから
先ずはそれで勉強で良いんじゃないのかな

目的持ってコード書いて分からないとこあれば随時調べていくっていうのが
力つくと思うんだけど.

俺も、ISEでHDLを覚えるのには、死ぬほど苦労した。
そこいらの検索結果を見つけては、自分のソースに継ぎ足してみたけど、
エラーの嵐だったりして。
で、そのエラーが何を言いたいのかわからない。英語だし。
言ってるそばから、単語や用語がわからない。
Vectorなんとか、とエラーメッセージが出るんだけど、Vectorという単語は、
ソフト検索サイトのベクター、(x1,y1)-(x2,y2)のベクトル、くらいしか知らない。
辞書見ても、一次元配列と書いてあるだけ。「俺は配列なんか使ってないぞ」と
ずーっとわからずにいた。
またscalerなんとか、というエラーメッセージも出る。スケーラー?　スカラー?　なんだそれ。
scalerがVectorと対義語の関係にあることがわかれば、なんとなくわかりそうなもんだけど、
それすらわからない。
その後しばらくしてから、Vector = 束(たば) = バス変数 = [7:0] datの変数で、
scalar = スカラー = 1本線 = wire aa という関係がわかった。そんなことすら、気づくまでに大変な苦労をした。
1人でやってると、聞ける人もいなくてツライ。

今でも、regal net valueと言う言葉がわらない。　堂々とネット値?　

ははは それは大変だね。
俺は、
always ()の外に、<=を書いて
出たエラーメッセージの意味がわからなくて、
1日中悩んだよ

<=と=の違いは、本に書いてあるけど、
記述する位置について書かれた本は、なかなか無いね。
先輩の作ったソースを見せてもらえばいいんだろうけど。

確かに、マイコンのCやっててVerilogやると、頭が混乱するね。

そこらの本書いてる奴も大抵は経験則で知ってるってだけで、
ちゃんと原本にあたってるわけじゃないから

でもこの<=と=の違いがハードとソフトの考え方の違いを表してる典型例だと思う。
時間軸の捉え方が違うよね

<=による値の変更が行われるのはいつか・・っていう点で殆どの
書籍が間違っているという指摘があったね、そういえば。

遅レスだが600あたりを見てて思った。
FPGAのスレはここと、電卓を作ろうだけだから、
初心者が質問しても不思議じゃない。
74LSなんて死語に近いから最近の人が知らなくても無理はない。
FPGAの初心者を煙たがる人がこのスレに住むようになったのなら、
初心者スレを分けたほうがいいかな。

74"LS"とは誰も言ってない。74シリーズは回路設計してたら常識的に使う。
そもそもFPGAやCPLDは回路設計の延長線上にあると思ってるんで、個人的には。

それに初心者を煙たがってるのではない。
質問形式で書かず、単なる愚痴にしかなってないから嫌気がさしてるんだ。
見てる側に問題点がはっきり伝わらないから。

>>654
俺、そのあたりがよく分ってない。
解説よろしく

STARC本の通りコード書けば大体大丈夫

>>656
HCだろうが他のシリーズだろうが
> 74シリーズは回路設計してたら常識的に使う。
いまどき74なんて外付けで使った時点で、俺は敗北を覚えるな。

74、バッファとしても使わないの？

>>659
>いまどき74なんて外付けで使った時点で、俺は敗北を覚えるな。
そんな格好付けて、何が嬉しいんだ?

そっとしておいてやれよ

ちなみに、XilinxのISEって名前が変わった?
PlanAhead 13.2 = ISE13.2 と考えればいいのだろうか?
よくわからない、XIlinx

コネクタで信号受けるときは74に限らずバッファ入れないと不安だな。

>>663
ISEは総称。
「ISE Project Navigator」が現在設計開始の一般的なエントリーポイント。
このソフトを「ISE」と呼んでしまってるので混乱してるんだと思う。
「PlanAhead」はフロアプラン設計を得意としたツール。
しかし、将来的には「PlanAhead」が「ISE Project Navigator」を置き換えて、
「PlanAhead」が設計のエントリーポイントになるらしい。

>>659
おまえ今時の74シリーズ知らないで設計やってんの？

1Gxxとかってちょっとしたときに便利だよね

教えてください。

ISE13.2で、トランスレートすると、Warningがたくさん出ます。
調べて見ると「ucfに、おなじことが2度書いてあるじゃん」ということみたいで、
実際にucfに2カ所書かれていました。
例えば、1つは　aaa[7]　もう一つは　aaa<7>　などです。

なぜこのようなことになるのでしょうか?
以前はISE12で、今回ISE13に持ってきたので、流儀が異なるので2カ所あるのかな?と考えています。
しかし、そんなことユーザーには関係なくてXilinxの都合なんだから、
Xilixnがちゃんと処理してくれるべきだと思うんです。
こんなソフトで、もう13.4リリース!とか、いい加減にしてください。

みなさんは手動書き換えているんでしょうか?

なんか、とても腹が立ったので、書込ました。

何を教えるの？

オナニーしたいのなら自分のblogにでも書けよｗ

以前に自分でISEの設定変えてたんじゃないの？
それがデフォルトに戻っただけに見える。

8bitデータを8回の平均するとき、8回加算して、上から8bit取り、下3bitは捨てますよね。
そうすると、ISEは下3bitについてWarningを出します。
このWarningを出ないようにすることはできないでしょうか?

というか、Warningの無いHDLを目指しているのですが、
この手の「接続先無いよ、使ってないよ」というWarning が取り除けないんです。
「そんなことわかってるから、Warningしなくていいよ」と言いたいのですが。
大量に出るWarningについて、みなさんどうしてますか?

それとも「Warningの100個や200個普通だよ。そんなこと拘ってたら、ISEなんてやってられないよ」
という話でしょうか?

>>672
そういったどうでも良いメッセージを抑制する用途で
「メッセージフィルタ機能」があるんだけど使いにくいらしい。

少なくとも、種類分けしてくれたらいいのに、と思います。
緑色のチェックの付いた丸印が並ぶと気持ちいいんですが、
ピックリマークの黄色三角ばかりで、めげてしまいます。

ISEも、Quartusのように進捗バーが出ればいいのに。

>>672
QuaはWarningはたくさんでないのか？　いっぱい出るだろ

誰も「QuartusはWarningいっぱい出ない」とは言っていない。

>>672

試したけどwarning出ないぞｺﾞﾙｧ

module avr(d0,d1,d2,d3,d4,d5,d6,d7,q, clk,reset);

input [7:0] d0,d1,d2,d3,d4,d5,d6,d7;
output [7:0] q;
input clk,reset;

reg [7:0] q;
always @(posedge clk or negedge reset)
if(~reset) q<= 0;
else q<= (d0+d1+d2+d3+d4+d5+d6+d7+0) >> 3;

endmodule


Total memory usage is 135408 kilobytes

Number of errors : 0 ( 0 filtered)
Number of warnings : 0 ( 0 filtered)
Number of infos : 0 ( 0 filtered)

always @(posedge clk or negedge reset)
　　if(~reset) begin
　　　　answer <= 0;
　　　　counter <= 0;
　　　　q <= 0;

　　end else begin
　　　　q <= q + data;
　　　　if( counter == 8 ) begin
　　　　　　answer <= counter[11:3];
　　　　　　counter <= 0;
　　　　　　q <= 0;
　　　　end
　　end
endmodule

>>678
脳内でいいからシミュレーションしてみろ

まちがえました。
answer <= counter[11:3];　→　answer <= q[11:3];

>>679
>>678は>>672が書きそうなコードらしいじゃないか
てか>>672はコードすら出さずに気に入らん警告出た出たって騒いでる(た)奴だし
優秀な俺の完璧コードで警告を出すとは許せんって感じだろ

>>680
正しく動作するコード出せ

672ってそういう意味だったのかｗｗｗｗ
ある意味勘違いしてたわ

教えてください。
FPGAの出力電圧を3.3V とか 2.5V とか、BANK単位ですがPACE上で設定できます。
例えば、VCCI/Oに3.3Vを接続し、0V←→3.3Vを出力しているピンを、
そのままPACEで2.5Vに設定すると、2.5Vか出るのでしょうか?
つまり、VCCIOピン→→→3端子レギュレータで2.5V生成→→→I/Oピンへ、
となっているのでしょうか。

なりません。
2.5vにしたいのであれば2.5vを入れてください。
というか、周りと別電源て気持ち悪くない？

そうすると、VCCIOに2.5V供給しているのに、
ピン制約にも 同じことを定義しなければならないのでしょうか？
VCCIOに2.5V入れてあるのだから、
FPGAはそのまま、何も考えずに出力してくれればいいのに。
二重に言わなければならないのは、なぜなんでしょうか

>>685
3.3でも、CMOSとLVTTLを区別してるでしょ？
そのあたりからお察しください。

CMOSとTTLは判定レベル違うんだから指定しないと駄目だろ

全くの推測だけど、出力の信号強度が違うはず。

入力特性はLVTTLとLVCMOSで違いはない。
そりゃ電源電圧が変わるとスレッシュも変わるけど。

もともと TTL だと 0.6V~2.0V は、
HでもLでもないグレーゾーンだよな。

topモジュールにインスタンシエートされたモジュールの、
その内部信号を、チップスコープの観測ピンに「そのまま」割当てできますか?
それとも、top階層までズルズルと引っ張って来ないと、
プロービングできないのでしょうか?
後者だとしたら、インスタンシエートの階層が深いとき、
結構面倒な気がするのですが、どうでしょうか?

チップスコープ使うってお金持ちだな
俺は貧民で使えないけど
チップスコープのマニュアルには下層の信号ピン観測の仕方も載ってないのかな

Verilogでの下位階層の参照は、シミュレーションだけでなく
ちゃんとインプリメントできるんだっけ？

チップスコープは、HDL弄らずに下位層の信号も参照できるよ
言語は関係ない
インスタンシエートするタイプじゃなくて、プロジェクトに組み込む感じだった気がする

見たい信号を指定して合成し直さないといけない、ってことはないんですか？

>>プロジェクトに組み込む感じだった気がする
チップスコープは、そもそもこの方式だよ。

>>チップスコープは、HDL弄らずに下位層の信号も参照できるよ
下位層の信号に直接引っかけられる??　ホント?

ChipScopeはネットに組み込む方法とインスタンスする方法両方使える。
ネットに組み込む時は観測対象のネットが最適化で消されないように。
インスタンスする時はVHDLの場合は上位まで引っ張るか、モジュール内部で
完結するかどちらかかな。verilogの場合はtop.sub.hogeってダメだっけ？
VHDL、verilogどちらも、ChipScope制御信号は引っ張り回す必要あり。

ISEはもうSystemVerilogしている？

してる。　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　かもよｗ

ISEは、Core i5などのマルチコアのCPUに対応していますか?
もちろん、有料版を買ったときの話です。
ALTERAは、もう対応しているんですよね?確か。

ISEはあらゆるシステム開発を受託しています

http://www-06.ibm.com/jp/ise/english/company.shtml

>>699
合成は未対応
Mapは2スレッドまで
Parは4スレッドまで

WebPACKでも同じだろうか？

んにゃ。Webpackは全工程シングルスレッド。

どうせ大規模の論理合成をするわけでもないから十分だろ。

同じ回路でも、処理時間がちがうよ。
速い方がいい

Intelの22nm Tri-GateがFPGAに、Tabulaと製造契約
http://www.ipros.jp/news/article/detail/2673/

時分割でファブリックを使いまわすABAXアーキテクチャとINELの
高速プロセスの組み合わせってのは理にかなってはいるよな。

つか、安くできるって割に開発キット高すぎる。

すみません、教えてください。

アナログデバイセズのADコンバータ、AD92xxシリーズをFPGAで駆動して使ってみようかと、考えています。
このADコンバータには、変換動作用のCLOCK入力 (CLK+, CLK-)の他に、DCOという出力端子があります。
DCOとは、Data Clock Outの略で、変換データを後段で取り込む時のclock信号のようで、
時間ズレはあるものの、与えたCLK+と同じ周波数で出力されます。
どちらの信号も、FPGAから与えたり、取り込んだりして使いたいと思っています。

そこで質問です。
AD変換データを正しく受け取るには、DCO clockのタイミングで取り込む必要があると思います。
すると、変換データの処理は、DCOをクロックにする必要があるので、FPGA全体のclockを、DCOに乗り換えるべきと思います。
つまり、
水晶発振器(CLK)→→→FPGA→→→(CLK+)ADコンバータ(DCO)→→→FPGA→以降のシステムはDCOをclockとする。
というclockの流れになると思っています。

assign CLK = Xtal_Clock;

always @ ( posedge DCO ) begin
　　AD_data <= ADin;
　　　　　：
　　(その他の処理)
　　　　　：
end
という感じです。

でも、一方では「水晶発振器の信号がFPGA全体のclockになるべき」とも思います。
このような場合は、どのように考えれば良いのでしょうか?

あるいは、FPGAはあくまで水晶のclockで動かして、ADデータはFIFOのような
一時記憶を使って、DCO系から水晶clock系に乗り換える、ということをするのでしょうか?

宜しくお願いします。

正解なんてないよ。設計者の思想次第。
問題なくデータを扱えるならどっちでもいい。
リソースの数でどちらかにせざるを得ない場合もあるけど。

＞FPGA→以降のシステム
のところはADCがクロック出力するまでは
まったく動作しないので、ブロック図全体を見渡して
問題ないか決めていけばいいんじゃないの？

>>706
たいていFIFOにしちゃうね。
面倒ないし。

>706
DCOを主クロックにするにはAD92xxの初期化前にクロックを必要とする奴が
居たらだめなんじゃないかと思うんだが、そのあたりはどうよ。
DCOのクロック品質で足りるのかどうかとか。

>>706です。
みなさん、ありがとうございます。
やはり、FIFOで乗り換えするのが正攻法のようですね。

>のところはADCがクロック出力するまでは まったく動作しないので、
>AD92xxの初期化前にクロックを必要とする奴が居たらだめなんじゃないかと思うんだが、
まったくその通りです。
assign CLK = Xtal_Clock; とすることで、ADからDCO(clock)は出てきますが、
システム全体のclockがADコンバータ頼みというのは変ですね。

もう一度、よく考えてみます。
どうもありがとうございました。

ADCのクロックを高速なクロックで叩き直して、同期化とかも正攻法

AD92xx、ピンからキリまであるけど
差動で出力してくらだから　結構速いヤツかな？
なら、同期化とか到底無理。

差動クロックでデータアウトクロックとなるとかなり高速だろな
ADよりFPGAメインクロックが低速ってシステムになるんじゃないかな

みなさん、ありがとうございます。
AD9246です。14bit 125MSPSです。FPGA内部はもっと速いので、ADの変換待ちという部分もあります。
ADのclockジッター量で、SFDRがゴロゴロ変わるというので、ビビっています。
FPGAのLVDS出力ジッタは60psらしいので、まずまず行けるだろうと踏んでいます。

FIFOは、DualポートRAMの一種なのでしょうか、
それとも、DualポートRAMの一種がFIFOなのでしょうか。
今日調べた結果、たぶんDualポートRAMの「データ 一方通行版」がFIFOだと理解しました。

>>714
RAMってランダムアクセスメモリ
FIFOってランダムアクセスできるの・していいの?

> ADのclockジッター量で、SFDRがゴロゴロ変わるというので、ビビっています。

これが嫌でADのクロックはFPGA通さない専用PLLから供給したことがあるな。
FPGA内はクロック二つ(DCOから取ったADCのデータ解釈系と、ADCへの初期化その他の指示系)になるが、
相互に高速通信しないからキニシナイ!であった。

>>714
DualPortRAM と書き込み／読み出しポインタ制御回路を組み合わせて
"First In, First Out"の動作を実現したのがFIFO回路。

>>715
ラインダブラー回路等では、FIFOのリードポインタをリセットして
1ライン書き込み＆同一ライン2度読みとかをする事もありますね。

>>716
>相互に高速通信しないから
って125Mぐらいでも高速って言わないの？
DDR3の端子の転送量からすると低速だろうけど

FPGAのramで作ったFIFOで間に合うの？

むしろ125MHzで外部FIFOにするのが無茶だろ
FPGA内で済まさないと間に合わない

今のSpartan-6ならFIFOは150MHzでいける
200MHzは無理かな

関係ないが、相変わらずXilinxのツール品質はクソだな
この1月でISE,EDK,SDK,ISimの不具合を5件以上見つけた

もう5年近く使ってないけど、Quartusの方はどうなんだろう

>>720
FFでFIFOみたいの作るのは邪道？

>718
高速系は高速系だけでほぼ完結してるんだ。
ただADCが起き出す前とか寝てる間のごにょごにょ向けに低速系が載ってるので、
低速系は高速系の生データを受け取ったりしない。
EZ-USB FX2で480Mbpsの生データを8051コアが受け取ったりしないようなもん。

いつのまにかLatticeの企業ロゴが変わっている件
http://www.latticesemi.com/

HUMANDATAのFPGAボードで、SPIの64Mbit config ROMにmcsを書き込んでる。
が、とても時間がかかる。
20分以上も。64Mbitだとこんなもんでしょうか。

iMPACTのコンソール窓には、Programming in x1 mode みたいな表示か出るんですが、
x2モードとか設定できるんでしょうか?

>>725
もっと速いよ。ダウンロードケーブルは何？

DLC9というUSBのケーブルです。
10分くらいでFailになることも、しばしば。

JTAGクロックは6MHz？
24Mに上げ…いや、余計にFailになりやすそうだな。

x1 mode はそれで合ってるよ
倍速なんて設定じゃなくて、SPIの接続ビット数だから
Winbondの4bit SPIフラッシュをつなぐときだけ設定する

それにしても遅いね
もしかして全領域書いてない？
mcsにフラッシュ全領域分のデータが入ってないか

俺の手元にあるSpartan-6 LXT75はコンフィグデータのサイズは19Mbitだけど
SPIに書込むのは数分かかる
LX9は2.7Mbitで書込にはベリファイ含めて1分かかる
これから考えると64Mbit全領域で10分以上というのはそんなもんかもしれない

>>727
Failになる時点で時間がかかるよりいろいろ気にした方が良くない？
接触不良とか電源不足とか…

HUMANDATAのボード自体は速度速くても大丈夫だしフラッシュも50M品だよね。
24M設定にしても問題ないと思うけどね。

>>727
DLC9ってXi純正だよな。それでFailって中国の動けばラッキー品質のボードだな
そんなレベルのを作っている会社のものは使わない

>>731
わあ素人くせえ言い方ｗ
ニッショウとかと同列にすんなよ。

HUMANDATAそんなに悪くないの知ってるから
ボードの作り疑えとか書かなかったんだがｗｗｗ

>HUMANDATAそんなに悪くないの知ってるから
そんなに悪くはないってどちらかと言うとマイナス評価じゃないか
>ボードの作り疑え
つくりは良くても検査が駄目で不良品を出荷しているってことはないのか

>>733
だんだん空想世界になってないか？

>>721
>この1月でISE,EDK,SDK,ISimの不具合を5件以上見つけた
だからこそ、不具合を直して、新たな不具合を生む新バージョン
をどんどん出す。そうやって有料版顧客から継続して金を得るのがISEビジネス

スパ6は100MHz以上で動くのか。スパ3とは違うな
CQはAl、Xiどちらでもいいから俺趣味用に45nFPGAの付録出せ

>374 に書いたがSpa6なら普通に気をつければ100MHzは楽勝
6入力LUTが効いてるんだと思うが、貧乏人にはありがたい限りだな

>>727
なんかがおかしいね。
JTAG-FPGA経由じゃなくて、SPIで直接書き込んでるのかな？
純正ケーブルで、ちょくちょくfailなら、HUMANに苦情を言ってもいいかも。

>>737
良く知らないけど、64Mbitだったらどのくらいで終わるのが普通なの？
JTAG-FPGA経由でSPI間接書き込みすると、SPI直接よりかなり時間が
掛かりそうなイメージがあるんだけど。

（今のiMPACTがSPI直接とかサポートしてないから比較は無理なんだけど）

違うフラッシュだけど、こことかには約4分て書いてあるな。
http://nahitafu.cocolog-nifty.com/nahitafu/2012/02/mitoujtagspi-ro.html

>>725は
>>739のMITOUJTAGを買ったほうが良いニダ
これでだめなら、HUMANDATAに激クレームするニダ

>>739
MITOUJTAGがJTAGクロック24MHzだとしたら
6MHｚ全ビット書き込みで、おおよそ30分掛かる計算になるな。
2/3の領域を書き込んでいるとして20分…合ってるんじゃない？

SPARTAN6で100MSPS程度のパラレル16bit DAを動かしたいと思っています。
ClockはLVDSで駆動、データはパラレルで駆動です。

clockとデータを、FPGAのバンクをまたがって駆動しても問題ないでしょうか?

例えば、
バンク1=LVDS clockとD15-D10
バンク2=D09-D00
という具合です。

逆に聞くが、何か問題があるのか？
遅延を気にしてる？

オレは、100MS/16bitの後段をどうするかが気になる

250MHz/16chのLVDSのasyncレポートの遅延差 >> 等長配線の誤差
という意味不明さに泣いた全俺様が通りますよ。

SP6で100MHzならFPGA内は出力段直前で叩いた
グローバルクロックで必要十分に足並み揃うっしょ。
適当に合成してasyncレポ見てみればすむ話。

>>743,744
ありがとうございます。
I/Oバンクの理解が正しく出来ていないですね、私。
以前ISEに、クロックで「バンク跨いではダメ」みたいな文句を
言われたことがあるので心配しています。

バンクは、I/O電圧に別の電圧が設定できるというだけで、
FPGAコア→I/O回路(Select I/O)→出力ピン　という経路では、
全ピンでみんな同じと考えれば良いでしょうか?

であれば、I/O電圧を同一にすれば、BANKを跨いでもOKですね。

こんな匿名のいい加減な場所で、「OKだよ」って言われたら信用するのか？
おめでたい頭してるな

万能技術「ゆとり」全開！

商社だって信用ならないぞ

バンクまたいでもエッジが同じなら大丈夫と思う

聞いて安心するんだからそれでいいんじゃね？

わざわざ嘘教える人とか居るの？怖いわ

ワザとじゃなくても適当に話を合わせる。それが営業マンｗ

>>750
間違っていることを知らずに教えていたりするから

速度の報告をします。

ISE13.2

1　Core2 T5600 1.8GHz RAM4GB → 2分59秒

2　Core2D X9100 3GHz RAM8GB → 1分34秒

3　i7 2720 2.2GHz RAM16GB → 1分15秒

2と3は、あまり変わらないんだな。

>>754
そうです。せっかくRAMを16GBも積んだのに残念です。

ちなみに、Spartan6にはDCMは無いのでしょうか?
Core GenのClock関係の選択リストに、Virtex4,5までは出てくるんですが、
Spartan6が出てこないんです。

>>753
そんくらいの規模だと変わらんのでは？
1時間くらいかかるのでやってめそ。

ＳＳＤでやらないとなあ。ディスクに足引っ張られてるだけでは？

DCM存在するけど使ってないなぁ。
PLLあるし。

>>757
実は全部SSDです。cruicel?とかいうメーカーの
256GB, 64GBなんです。
i7でのマルチスレッドに期待したんですが、
「おいおい1番と3番と6番と7番、サボってんじゃねーよ」という感じでした。

>>755
Clocking Wizardであるよ.


おれのFX8120ちゃんとSilicon PowerSSDでインテルを抜くか

>>760
有料ISEならコア数の多いFXの方がインテルi7より早いんじゃないか
でも、会社で設計開発にAMDを使っているほとんどないだろうがな。
タダISEならコア性能高いi7の方がFXより早いだろうが

>>761

FX8120ってi7の4コア8スレッドじゃなくて8コア8スレッドなんだが.

>>762
Win8CPではFXの4Mは4コア8スレッド扱いになっているらしい
コア数で何個のスレッドを走らせるかってISEが判断しているとなると
Win8では4MのFXは4スレッドになるかもしれない。でも、ISEでのWin8のサポート
まだまだ先だろうからな。
ついでに>>759の4スレッドサボリってi7は4Cだからじゃないのか

もうすぐ出る(だろう) ISE14に期待してます。

それにしても、CoreGenの起動/停止は遅いです。
たまらなく遅いです。
Windows7が起動するのと同じくらい時間がかかる。

プランアヘッドって、
GUIが今までのISEの感じと全然ちがうけど、
どっか違う会社のものかな？

multiplierless multiplierBox作ったのに通常の乗算器の方がリソース食わなかった・・・

悲しい

EDK　XPS　ISE　UCF　MCS　BIT　NGC　XCO　
どうしてXilinxは3文字の言葉が多いのはなぜ?

拡張子を引き合いに出されても(^_^;)

DIPやPLCCなど、1/10インチピッチの基板で使えるCPLDのお勧めは？

DIP だと 22V10 くらいしかなくね？
6002 とかまだあるかな？
どちらにしても "C"PLD じゃないなぁ。

>>770
DIPは、無理っぽいですね。汎用ロジック数十個の代替で考えています。
PLCC44で、良いのはありますか？MAX3000Aが手に入るので、それで
考え始めたのだけれど、いつ入手不可になるか分からない為、もっと
新しい石があればと思っています。

>>771
これじゃ高すぎる？
http://www.hdl.co.jp/PLCC/XP68-03/index.html

>>772
うーん、１-２桁安い方が…。これはこれで、別の用途に使う分は楽しそうだけれど。

ATMEL の ATF750 が DIP 品だった。

>>774 有り難う。良さそうですね。AtmelのATFシリーズで、PLCC44のATF1500なんてのも見つけましたが、
使い勝手とかはどうでしょう？
あと、XilinxのXC9500でPLCC44があるようなのですが、ここが良いとか悪いとか、有りますか？

digikey.jpで眺めると
ATF750C-10PU：574円
ATF2500C-20PU：672円

開発／書き込みのための道具立てがどうなるのかは知らん

ATMELのは22V10互換とかでない？
XC9500は定番だけともうすぐ廃品種だったような…まぁ趣味なら買えりゃいいか。
ケータイなので分からんが、記憶ではdigikeyでCallになってた気もするけど。

シフトレジスタと加算器だけで乗算器モジュール作ったけど普通に乗算器使ったほうがいいってことがわかったわ

ATF750Cは22V10の拡張版、ATF2500だとD-FFが48個っていうから、
多少は使えるかもな。

XC9536XL（44ピンTQFP）あたりでもいいなら、digikeyでも
@105円で4500個ほど在庫してるとな

XC9500は、もうすぐ廃盤ですか…。もう少し、色々考えてみます。
XC9500か、ATF2500になりそう。みんな、どうも有り難う。

>>780
いいけど、XC9500シリーズは消費電力がとても高いので注意。
データシートを見てみ。clock=0Hzで、何百mAも流れてる。
I/O電圧範囲が許すなら、クールランナーが良い。
XPLA3は、I/O=3.3Vで、消費電力=ほぼ0。よかったけど、終息方向。
XCR2は、I/O=2.5Vという曲者。電圧が使いにくい。

CPLDだけじゃなくて色々やるなら、PSoC3/5なんかもいいかもね。
マイコン、アナログ（オペアンプ、A/D,D/A,デジタルフィルタブロック）、CPLD入り

PSocのICに入っているOP AMPに、過度の期待はよくないですか?
オフセット、スリューレート、帯域、ゲイン・・・

>>782
使ったことある？

>>784
　ノ
今丁度使ってる

こんな所で聞いても間違いだと思いますがちょっと質問です。

現在「改訂版FPGAボードで学ぶ論理回路設計」という本で学習しているのですが
この本ってソースコード間違ってたりしませんかね？
「3.5スイッチON/OFFに合わせてLEDを点灯/消灯する」のところで
ソース通りに打ち込むとトグル動作になるんですが・・・

ソースコード曝すのはマズイと思うんだけど曝した方が良いのかな？

来たれエスパー

ドキュメントに書いてあることが正しい
実験して違う結果が出たなら、物理現象が間違っている
心の底から信じていない人間がいるせいで、誤った物理現象が発生しているんだ

エスパーしてみますたｗ

>>788
エスパー乙
>>786
どんな動作を期待しているんだ?
押しているときだけ点灯を期待しているのか?
こんなのをFPGA・HDLの題材にするって頭がイカレテイルと思うぞ
トグル動作なら題材にしても良いと思うがな。

恐らくおまえの頭が悪くてその本に書いている文章を理解できないんだろ

「スイッチを押したときにLEDを点灯し、スイッチを離した時に消灯する」
という言葉がトグル動作を意味するんだったら分かるんですが・・・

とりあえず自己解決できました。
スレ汚し申し訳ないです。

？？？

自分はその本を持ってないので、写真を見たけどちょっと小さくて
ttp://www.amazon.co.jp/dp/4789831507/
スイッチのタイプ(スライド/プッシュ/Dip…)がわからないのですが

たぶん著者の人は厳密な表現を書いたわけでなく、単にトグル動作を
「スイッチのOnを繰り返すたびに、LEDの点灯・消灯が切り替わる」というつもりで
「3.5 スイッチON/OFFに合わせてLEDを点灯/消灯する」と記載したのかも。

ところが >>786 さんは、おそらくこの文章を厳密に読んで
「スイッチがOnの時に点灯、Offの時に消灯」と解釈したのでしょう。
それで、文章と動作とが違うのでは?　と、戸惑ってしまったのかも。

まあ実際の HDL 記述と実装&動作結果がよほど妙でなければ
ちょっとした日本語の文章表現の曖昧さは、適当に‘察して’
どんどん先に読み進むのがいいかと。どうせ単に、学習サンプルなわけだし。

>>792
お言葉ですが、僕も>>786と同じ疑問を持ちました。
スレの流れから、>>792の言うような文意にとれないこともありませんが、
あの表現では、2通りに取れるのは無理もないと思います。
著者の思いが足らない(あるいは間違い)だと思っています。

>ちょっとした日本語の文章表現の曖昧さは、適当に‘察して’
これも問題だと思います。
そもそも読み手のスキルによって、とらえ方が変わるような文章は
ダメだと思います。
読み手のスキルによって、「察し方」が変わるんですから。

「3.5スイッチON/OFFするたびに、LEDを点灯/消灯する」と書けば良かったのに。

>「3.5スイッチON/OFFするたびに、LEDを点灯/消灯する」
これでトグル動作のイメージができるのか
これじゃ押したときは点灯、離した時消灯ってならないか？
スイッチON/OFFに合わせてLEDを点灯/消灯するとあんまりかわらんな

点滅/消灯、ならよかったね
まぁ論議するほどのことでもないけど

「3.5　スイッチ押すたびに、LEDが点灯/消灯する」

>>795
点灯/消灯、ならよかったね

スイッチON→OFFするたびに、LEDを点灯/消灯する

スイッチON→OFFするたびに、LEDの点灯/消灯状態が反転する(トグル動作)

仕様書もそうだけど、人に教える文章ってむずかしいよね

厳密には、"OFF→ONのたびに" じゃね？
変な表現だけど。

スイッチがHigh-Activeだったとしたら、
”スイッチの立ち上がりエッジ検出のたびに”･･･とも表現できるか。

なんにせよ、波形の図を載せておくのが一番確実だねｗ

>>799
ON->OFF,OFF->ONは違うイベントで
それによって遷移する状態が異なる可能性あるからな

3.5は(間接的に?)イベント、状態、状態遷移を学習するところなのかな
でも>>786が3.5で学んだのが日本語の正しい使い方･表現法だけだったりして

>>798
確かに難しいね。
でも、それが大事なことなんだよね。

786です。
自分の説明不足で変な流れになってしまいすいません。

＞3.5　スイッチON/OFFするたびに、LEDを点灯/消灯する
これは項目の名前なのですが、本文には
＞「スイッチを押したときにLEDを点灯し、スイッチを離した時に消灯する回路を設計します。」
と説明されているのです。

本に載ってるソースコードの一部を書くと
process (clk)
begin -- process
if clk'event and clk = '1' then -- rising clock edge
if sw_in_node = '0' and sw_latch_on = '0' then
led_node <= not led_node;
sw_latch_on <= '1';
elsif sw_in_node = '1' and sw_latch_on = '1' then
sw_latch_on <= '0';
--led_node <= '0'; ←ここを自分で追加して文章通りに動作
elsif sw_in_node = '0' and sw_latch_on = '1' then
sw_latch_on <= '1';
end if;
end if;
end process;

led_out <= led_node;

このような感じです。

実際この章で学ぶ事はチャタリング対策についてなので
トグル動作になる方が正しいのだと思います。
いろいろとご意見ありがとうございました。

CLK' event and CLK= '1'って面倒くさくね？
いつもrising_edge(CLK)で書いてるわ.どっちも変わらないんだけどさ

RESETやCLK記述まではエディタで自動挿入されちゃうから気にしてなかったｗ

大昔はシミュレーション速度が違ってくるとかあったのかもしれないね。

テストベンチのクロック記述も「CLK <= not CLK after (CLK_CYCLE / 2);」じゃなくて
constant定義の段階で計算しておいて「CLK <= not CLK after (HALF_CLK_CYCLE);」の方が
速いとか言われてたし。

>>804
>CLK' event and CLK= '1'
このイベントで行うって感じが文章的に出て良いじゃないか
VHDLは基本的に文章だし
>rising_edge(CLK)　これじゃVerilog(記号メイン)だろ

>>806
たしかrising_edgeとfalling_edgeはVHDLで
Verilogはそこまでやってないから曖昧だけどnegedgeとposedgeじゃないっけ？

文章的にはわかりやすいんだけど長いんだよなー

>>807
@(posedge CLK)
@の意味が分らないと？になる

VHDLは長文好きは良いんだろうが、俺は長いのは嫌いだ

VHDLの人たちは、タイピングの練習がしたいんじゃないの?

エディタの補完機能を併用するのでVHDLもVerilogもタイプ量はあまり変わらないかな。
まあ、vhdl-mode.el が無かったら切れてるとは思うｗ

確かにvhdl-modeが無かったら書く気にならん
昔某社で常駐の仕事をする時に「emacs入ってますか?」と真っ先に質問したのは俺だｗ

FPGA初心者です。
Spartan3A-DSPというFPGAで、フィルタ(fir)の実験をしていますが、思ったような結果が出ずに
困っています。だれか教えてくださいませんか。

回路構成は、
発振器---->ADコン(16bit 1Msps)---->Spartan3A-1800--->DAコン(16bit 5Msps)--->オシロ
なのですが、DAコンの出力振幅が小さいのです。
LPFを試してみました。
例えばOP AMPの2次フィルタとかでは、通貨帯域では1Vpp→約1Vpp出ます。
しかし、今回のDAコン出力では、10%程度の振幅しか出てきません。
係数はマトラボで計算して、タップ数27、係数の合計は1.00になっていますので
合っていると思います。

フィルタを通さずに、DA=ADとして出力させると、1Vppが出ますので、
ADとDAも、正しく動いていると思います。

何がいけないのでしょうか?　(お前が悪い、というのは無しでお願いします)

>>812
これだけの情報で問題の原因を推測するのはまずムリ。
原因を調べるための工夫をしないとダメだよ。

フィルタの周波数特性は設計値と同じだった？
とりあえず、フィルタ係数を１個だけ1.0、他の係数を0.0に設定して
DA=ADの場合と同じ結果になるのか確かめてみたら？

>>812
できるけどタップ数が27って少なくない？プログラム簡単なんだからシリアルのタップならもっと多くていいような・・・
LPFの設計ならおそらくMtlabだとfir1の関数つかってるならフィルタ係数計算って簡単だよね.

DAの出力が小さいって話だけど，出力ピンの設定(ucfファイル)はきちんとLVCMOS25とかになってますか？
なってなくても2.5V設定に勝手になるような.

あとLPFって周波数領域の話じゃないの？スペアナでみてるならわかるけどオシロでみて結果ってわかるの？
少なくとも時間波形をとってFFTかけて周波数領域でスペクトル見ないとLPFが動いてるか分からないとおもうんだけど.

>>812
問題ないな。おそらく正しいよ
それに直流入れたときはどうなる？
そして超低周波(10Hzとか)入れたときはどうなる？
おそらくディジタル信号処理を理解していないから、予想と違うと
キチってるだけだろう

>>814
正弦波入れたら基本波成分しかないんだから振幅読むだけでわかるでしょ

>>812
LPFの動作周波数から見て
発振周波数がLPFの通過帯域に
入ってないんじゃないの？

>>816
たしかにそうですけど時間波形で悩むよりせっかくMatlab持ってるんですから
データとってFFTかけて周波数特性見てきちんと動いてるかどうかを確認した方が確実と思いまして

Spartan6を使用しているのですが、外部から入れたクロックとデータ数本の信号タイミングが合いません。
そこでクロックをIODELAY2を使用して遅延させようと思ったのですが、
タイミングは変わるのですが、SETUP/HOLDの性能が悪くなってしまいます。

GCLKピン　→　IODELAY2　→　BUFG　→データをラッチするFFのCLKへ

やはりクロックにへんな素子をつなぐべきではないのでしょうか？
データに遅延を入れるのが普通かとは思うのですが、
データは数本あるので、一本だけズレたりしたら良くない思ったのですが。

>>818
FFTをかけて周波数特性を見る場合、入力にホワイトノイズを入れるの？

その場合、ノイズの特性が本当にフラットでないとダメだし
正確に-3dB点などを調べるのは難しいと思うよ。

まずはDACの入力にロジアナつなぐだろ。
常識過ぎて誰も書かないのか？

>>819
PLLをソースシンクロナスモードで動かすとかは？

>>819
外部のクロックと一部のデータ信号のタイミングがあっていないのを
FPGAに取り込みたいの?
クロック遅延させたらあっていない信号の取り込みはよくなるけど、
あっている信号の取り込みが駄目になるんじゃ

どんな信号かよくわからんからタイミングチャート出して欲しいなｗ

信号のタイミングがばらついてるのか、本来揃ってるはずの信号だけど
マージン割ってるから一部信号だけ化けてるのかわからん

クロックとデータのタイミングが近すぎてマージン確保できないなら
裏クロックでラッチすればうまくいきそうなもんだが

>>815
僕もそう思う。
だれもがみんな陥る問題。単にbitシフトすればいいだけ。
あとは、発振器を適当にスイープさせれば、オシロで肩特性は見えるはず

趣味FPGA始めたんだけど
タイミングチャート、状態遷移図、フローチャート書くソフト何使っている
なんかフリーで良いのない？

>>826
10年ぐらい前は全部 Tgif で描いてたわ。使い慣れたドロー系ツールなら何でも良いと思う。
状態遷移図、フローチャートはUMLエディタを使ってもいいかもね。フリーのもあるし。

まあ、フリーに拘らなければ、セルを方眼紙サイズにしたExcelが最強って事で。

openoffice でいいじゃん

>>826
おらいまだにDirectDrawだ。

>>827
Excelの罫線で矢印って書けますか?

>>830
Excel2007では罫線自体を矢印にすることは出来ないみたいですね。
オートシェイプの矢印を使うか、セルに斜め罫線を引いて「→」を表現するか。

blockdiagとかどうよ？

blockdiagとかどうも・・・

秋月にXC9536XL出てるね。
ttp://akizukidenshi.com/catalog/g/gI-05564/
マクロセル数：３６　時代は変わったなあｗｗｗ

>>831
特別なソフトいらないし、みんな見れるし、仕様書にも貼り付け楽だし、
使い方が間違っていようともタイミングチャートはExcelが便利。

Microsoft Excelで波形を描く方法: なひたふJTAG日記
ttp://nahitafu.cocolog-nifty.com/nahitafu/2007/04/excel_e5a2.html

D-FF 36個だと、何に使えますかね。
SERDESには使えそうですね。

・SERで18個、DESで18個

・送信data　8bit記憶で　8個
・送信bit数カウンタで　 3個
・状態遷移用に　　　　　2個　13個使用　　でしょうか

会社で使っている回路図・基板等を書くCADソフトにタイミングチャート、状態遷移図、フローチャート
描く機能の入っていないの？　
会社では個人が好き勝手なソフトで作成しても電子ドキュメント管理で困ると思うけど

>>837
入っててもプレゼンに使えないし、
エビデンスでもインスタンスとかが判る大きさにしたらサイズか枚数が死ぬ。

>>837
ひょっとしたら回路図もExcel？

>837
なぜ会社(仕事)の話になっちゃうの？ あなたの会社だと仕事上の
問題やトラブル相談を2chに書き込む行為が普通なの？
今回のチャート図の件は>826の"趣味"のFPGAからだし

私もエクセルで書いてるけど、罫線で書いてる。図形で描くと
行を削除した際、ほそく残ってる事があるんで

excelなら罫線で書くより、条件付書式で罫線自動挿入できないかね

セルの値=0なら下側に罫線、≠0なら上側に罫線で、セルに1なり0なり状態値を入れる
思いつきなので、出来ないならごめん

>>841
確かに条件付き書式で罫線の自動挿入は出来たが、マウスで引く方が楽だったわ。

>>840
私も趣味ですよ。
てか会社でやっている人が2chで仕事上の質問なんてするのかな
趣味でどうのこうのじゃなく、単に会社でなら会社の統合開発環境のを使っているんじゃ思っただけ
エクセルは会社でもエクセルってこと？

＞会社でやっている人が2chで仕事上の質問なんてするのかな
するみたいだね。
あと、いきなり本の筆者に「仕事で利用したけど上手くいかなくて困っています
至急対策をお願いします」なんてメールしてしまう愚か者とかも。

>>841
VBAでVCDからタイミングチャートにするマクロ書いたっけ。ただし縦書きｗｗｗ

なんか会社というところに変に粘着している馬鹿共がいるなｗ
仕事してないのか？

してたらこんなところ見てないだろ

>>841 >>842

> excelなら罫線で書くより、条件付書式で罫線自動挿入できないかね
> セルの値=0なら下側に罫線、≠0なら上側に罫線で、セルに1なり0なり状態値を入れる


なかなかGJなアイディア。試してみる。ありがとう。

>>834
秋月、前に一度XC95が数種類入荷してなかった?
SHとかARM、H8とかのCS端子とか
色々まとめるGlueLogic用途には良いと思うけど。

FPGAで素朴な質問をさせてください

例えば、DAコンバータを駆動するとき、50MHzで駆動したいとき、
DAに与えるデータもクロックも、全部 always @ () で作りだそうとすると、
FPGAの内部は2倍の100MHzで動かないといけないと思いますが、どうでしょうか。

ところが一方で、クロックを assign で送出すれば、システムクロックと同じ周波数で
できそうですが、完全同期の回路という意味では、ちょっと手法が違いますし。

みなさん、どのようにしていますか?

まずは同期回路とは何かから考えてみよう

クロックはPLLでつくるんじゃなかったっけ？

サンプリング定理・・・・

まずは日本語、、、

>>850
タイミング制約をかけて(クロックとデータの位相がターゲットに合うように) assign でいいと思う。
XだとクロックはIOにassignできないからDDRプリミティブで出す。

グルーロジック絡みで便乗質問。
CPUの周辺でアドレスデコーダやバススイッチ的な動作を
させるような場合は、同期設計が前提のFPGAじゃなくCPLDを
使わなきゃ駄目ですか？　それともFPGAでもCPLDやロジックICと
同等の伝播速度出せます？

>>850
そもそも、クロックが50MHzのDACならデータは25MHzだろ？

えっ！？

>>856
むしろCPLDのほうが同期設計前提じゃね？

>>856
遅延時間は使用するCPLDとかFPGAとかロジックICの品種で異なるから
単純には言えないんじゃない。

>>856
昔のCPUならともかくいまのCPUのバスは高速だから無理だろうな。
FPGAやCPLDなんて使わないでASICを起こせすか専用ICを使え。
CPUのチップセットにFPGAなんて使っているところあるのか？

>>860
http://www.altera.co.jp/devices/processor/intel/e6xx/proc-e6x5c.html

一言でCPUつってもピンキリだしな
数MHzで動いてるような8ビットCPUならいけるんじゃね？

評価ボードを検討中なのですが、
低価格用、高機能用に一枚ずつ購入するようにと言われています。
それぞれお勧めを一枚お願いできませんでしょうか？

>>862
用途、価格、メモリetc、XILINXとALTERA…どっちかじゃないとダメ！とかいうこだわりはあるのけ？

XILINX なら、TED の Spartan-6評価ボード(TB-6S-LX150T-IMG2) と Kintex-7評価ボード(TB-7K-325T-IMG) とか。
拡張I/F子基板も使い回せるし、値段もお手頃な感じでした。

synopsys の HAPS は、Vertex 7シリーズ出してこないのかな？

低価格だったらDE0-nanoがアルテラではいいんじゃないか？

>>863
ありがとうございます。
XILINXとALTERAがFPGAの大手なんですね。
この二社に関しましてはどちらでも問題ないです。

用途は画像処理＆音声処理です。
ある衝突実験をした瞬間〜10000msまでの画像と音声について
解析したいと思っています。

DDR3でいくかDDR2でいくか、またその容量をそれぞれどうするか？
音を拾う、画像を取る場合の各機器をどうするか？
等々色々検討事項はあるのですが、核を為すのはFPGAだと思います。
FPGAの性能を評価してそれから各周辺機器の検討に入ろうという流れです。

普段の実験で使う、ある程度数を用意する板と、
おかしな現象を発見した時に専門部隊が再現実験し、
原因究明するために使用する高性能な板の
二種類を用意したいと思っています。

価格について指定はありませんので、
今のところは特に気にしなくて良いかと思っています。

>>865
よく分かりませんが、製品仕様をまずは調べてみたいと思います。

解析した結果をパソコンへそれなりの速度で転送する手段と
撮影した画像を一時的に蓄えるバッファメモリがいるかな。

通信手段はPCIeかな？
メモリ容量はVGAサイズ/120fps/10secだとすると
350MByte＋中間処理用バッファってところか。

買うならどちらかのメーカに合わせないとツール使う側が困るだろうから
Alteraなら高級品はこのあたりかな。
ttp://www.altera.co.jp/products/devkits/altera/kit-siv-gx.html
ttp://www.terasic.com.tw/cgi-bin/page/archive.pl?No=501

評価＆究明用はX社もA社も放送機器向けの純正ボード、キットがあるからそれがいいと
思うよ。高いけど、それだけの価値はある。そんなアプリケーションなら尚更。
数を用意するのはそれを元にシュリンクした周辺ボードを設計してブレッドボードで
コントロールすれば？　国産ならHuMANDATA社製がオススメ。どことは言わんが一見
楽できそうなのはハマるから止めておいたほうがいい。ステマじゃないよ、体験談（笑。

メモリが最初から余裕を持って載ってること、が必須条件かな。

カメラの仕様がわからないけど、
普通にカメラとインターフェースボード買った方が確実だよ。
ライブラリとかも揃ってるし・・・

量産するとか専用の高速画像処理が必要なら別だけど。

HuMANDATAの基板ってそんなにいいか？これが噂のステマ？

HuMANDATAって高いよな

あぁ国産縛りでの話か

ラインナップが網羅されてて、日本人が窓口で対応してくれるってのが良い。
わけの解からん中国製やら外国産は安いかもしれんが文句を言う先がない。

>文句を言う先
つ http://uni.2ch.net/test/read.cgi/denki/1319916945/

>>818
>>820
まあ、f特測るときは、入力正弦波の周波数をスイープさせて、
出力振幅をプロットすればいいよね。べつにホワイトノイズとか
FFTなんぞ使わなくても。。

>>875
なんという遅レス
てかこれフィルタのインパルス応答とかみてフィルタ係数が出力されたかみてるんかね.


フィルタは省リソースにしたいから自作しかしたことないけどIPコアのFIRフィルタって浮動小数点なの？

>>876
久しぶりにのぞいたもんでね。。
普通のオーディオのf特はかるときはそうするよねっていう一般論を
書いただけだよ

整数か浮動小数点数かは、作り込みによるんでないかい？

>>877
ノイズ入れてFFT処理するのが普通？

オーディオの場合でも周波数特性の測定は
正弦波をスイープする方が普通だと思うよ。

>>878
だからそう書いたじゃん。。>>875で

>>879

>>877 普通のオーディオのf特はかるときはそうするよねっていう一般論

どっちが普通なの？

818＝877だと思っていたけど違った？

877の普通＝818で書いたFFT処理
という意味だと解釈したから、聞いてみたんだけど。

>>877の普通＝>>875
という意味だよ

>>881
おまえはシム検証のことを言って
>>875 は
実機検証のことを言っているんだろ。

手順としては、先ずPCでMatlabやHDLシムで検証して、
そして実機で検証だろうが。シムで駄目なのを実機でやってもな

>>881
文脈からみて、877≠818だろう
なんで877＝818だと思ったかは知らんが

FPGAの勉強中の者です。質問があります。教えてください。

XilinxのSpartan3Eのボードを使っています。
PLAN AheadというソフトでI/Oの定義をしますが、
その設定窓に、SlewRate (Slow/Fast)、Strings(12mA)などの設定がでるようです。
この2つの設定は、本来どのような手順/方法で決めるのでしょうか?
「わからないならデフォルトでいいよ」という話ではなくて、
どのような方法を用いて、これらの数値を決めるのが正しい方法なのかが
知りたいです。
何か測定器を使って判断するのでしょうか?

strength だろ。文字列設定って・・・

そのピンにつながっている回路がわかれば自ずと設定値も決まるはずだが。
消費電力とかリンギングとか気にしなければデフォルトでいいよ。

>>886
すみません。strength 強度でしたね。アホな私。

>そのピンにつながっている回路がわかれば自ずと設定値も決まるはずだが。
自ずと、というのがわからないです。
例えば、VCCIO=3.3Vの出力に、負荷抵抗330Ωだとすると、H出力のとき10mA流れることになります。
「それなら、12mAの設定で行こう」ということになりますが、
負荷はC-MOS入力だから、電流はほぼゼロmAという場合は、
1) 12mA設定でもよい
2) 12mA設定より小さくてもよい
3) 12mAより小さい電流値に設定すべき
4) 12mAより小さい電流値に設定しなければならない
など、どれにすれば良いのでしょう。
具体的には、どのような局面で、このstrength値を変更するのでしょうか。
DDR2だと○○だから、○○mAにしなければならない、のような設定の方法が
わかりましたら、教えてください。

DDR2 だけど終端しないなら 12mA より小さくていいと思うよ。
ドライブ能力が高い分には問題はおきにくい。
ただ消費電力は大きくなるよね。

そういう意味では、オシロで見ながら最小値を探るってのも必要かも。

そういえばCベースのCyber Work Benchってどうなんだろ？
日本製で、会社が赤字だし、やっぱりゴミだろうな

Handel-Cは使ったことがあったなぁ
凄く面白かったし、楽だった。

本命はmatlabベースだと思う

マトラボでFPGA使うときてハードは問わない？

MatlabのVHDL CONVERSION TOOLBOXのかね？

使ったことないけどロジック数とかスライス数とかどうやって設定するんかね.

これの事じゃないの？

「MATLAB」ファイルからHDLコードを直接生成
ttp://ednjapan.com/edn/articles/1203/07/news044.html

こちらの記事の方が詳しいかも。

MATLABがハード設計向けに進化、
MファイルからのダイレクトなRTL生成が可能に
ttp://www.eda-express.com/2012/03/matlabmrtl.html

MATLABプログラミング　質問箱　その3
http://toro.2ch.net/test/read.cgi/tech/1254528108/

と関係ある？名前が被っただけのようにも思える。

xilinxだけだと思ってたが、
mathworksが本気だしてたんだな
今後に期待しよう

自動生成されるプログラムなんかに負けたくないけどきっと同じ動作するものでもMatlab使ったほうが良いコードができたりしてね

>>898
人が書いたソースが少し良いって程度だったら
インデントとか直しただけでGOの可能性はあるね。
今時は、回路にならないソースやら、極端に動作が鈍いとか
回路規模がデカすぎるってのも無いんじゃないかな？
だったら、そのまま使えるソースを履いてくれる可能性は高い。

>>898
Ｃか何かから自動生成する奴は、ＮＥＣが出してたよね
ＳｙｓｔｅｍＣからなら、今後どんどん出そうだし。

なんか、アルゴリズムとブロック図を書いたらハードが出来る時代になるのかね？

ところで
クロック周波数が100MHzとか200MHzくらいの動作なら、
FPGAでも普通にできるようになってきたと思います。
だとすると、800MHzとか900MHz, はたまた1000MHzを越えるような
クロックで動くFPGAも、もう出ているのでしょうか?

そろそろ600MHzが一般にも出回ってきた、ぐらいのところ。
ttp://ppg.teldevice.co.jp/m_device/virtex6.htm

>>901
アルゴリズムを書いたら回路が出てくるよ。
RTLで書かなきゃいけないけど。

>>904
それHDL書いてるのと殆ど同じやん。（ｗ

そんな高尚なことしないよ。

そうだけどね。
Cで書いてもサイクルの概念が入って来るとHDLと同じになる。

ハードを知らずに、プログラマーでHDLを書いてるって人がいるんだけど
クロックに対する同期とか、同時動作を理解するのに随分苦労してたなぁ。

そりゃそのHDLが、中途半端にプログラミング言語っぽい機能を持ってるのがいかんのだ。

まぁRTLとか書いてたら回路図書いてるのと何が違うんだ？と思うこともしばしばだしなぁ。

>>910
それは言えているよな
回路図をテキストエディターで書くための言語がRTLって感じだからな
RTL(VHDL,Verilog)ってソフト言語ならC言語にもおよばないアセンブラプラスアルファレベルだろう
昔ならともかく、いまHDLって言うならもっと抽象化の進んだ言語、SystemCぐらいじゃないとな

システムCで抽象的な記述なんて出来るの？
それで回路が作れるの？
すごいね。

RTLとHDLという言葉は、どのように使い分ければ良いのでしょうか?
このスレでも、分別なく使っているみたいなので、わからなくなりました。

RTL = Resistor Transfer Logic
HDL = Hardware Description Language

Resistor Transfer Level
要するにゲートレベルより抽象的で、ビヘイビアレベルより具体的なレベル

その2つの「レベル」も説明してくれ〜〜

ゲートレベル　機械語
RTLレベル　アセンブリ言語
ビヘイビアレベル　C言語

>>913
HDLは時間方向に制約条件を記述できるプログラム言語
RTLは基本論理合成とかができるHDLの記述。

HDLもソフトのように資格あればいいなとたまに思うときがある

>>918
それって、資格持ってても無能な奴が大量に出るって事だよ。
シスアドとか旧情報処理試験とかで苦い経験してない？
うちはしまくりだよ。

>>919
苦い経験とかはどうでもよくて…
他の分野と違って資格とかなくて寂しいなというだけですよｗ
ついでに会社で資格手当てだすなどあれば、さらに嬉しいかもｗｗｗ

Starc の ESA でも取っちゃいなYO!

>>920
そりゃ、君の願望じゃないか。（ｗ　しかも打算！（ｗ
君みたいな奴は、嫌いじゃないな。


君みたいな奴は確実に伸びる。




横に。

>>922
だって同じ会社でもソフトは資格があって手当てがあるのにハードはない
なんて悔しいじゃないですかｗ

>>923
がんばって、技術士の資格を取る！

>>923
HDL書きなんて、ハードじゃないよ。

半田付けはできない、オシロも触ったことない、ICはデータシートの回路例の通りにしかできない、
そんな人がやってるんだから、ハードじゃない。ソフトウェアだよ。

あんたがデジタルを小馬鹿にしたいアナログじじいということだけはよくわかった

>>925
おまいのところはそうなんだろうね、おまいを含めてｗ

>>924
技術士は超絶難しいけど、技術士補は過去問で何とかなるレベル。
しかも技術士補は、それを看板にしてもOK。カッコ悪いけどね。（ｗ

>>925
君の見た世界だけがこの世の全てじゃないよ。
それにしても君の会社えらく黒いね。

いやいや、>>925はたまに出てくる、ロジックなんて全く出来ないソフトオンリーな人だよ。
そのソフトの能力も独りよがりで、人から指示されて始めて動けるようなレベルなんだ。
昔よっぽどHDLの設計者にバカにされたのがトラウマになってるんだろうね。
バカにされたのが自分では無くソフトエンジニア全体だって思い込まないと心が持たないんだよ。
HDL書く連中なんて自分と同レベルのソフト書きだって、自分のレベルと上げるのでは無く、
相手のレベルを貶めて安心を得ようとしてる。そんなかわいそうな人なんだ。遠巻きに見守ってあげて。

でもな、ソフトウェアエンジニアを馬鹿にするな>>925

会社では、FPGAのソフトウェアって言うけど。
ハード寄りではあるけども、基本は言語で書いて動作が変えられるから、
基本はHDLはソフトウェア、というのには一理あると思う。

RTLは単なる言語なのでソフトウエア扱いするのは構わんけどな
実際に動くハードとRTLは別物と理解しているなら、という条件付きで

ネットリストだって、NC工作機械のコマンドだって「言語」で書いてあるぞ？

HTMLがプログラミング言語でないのと同様、HDLはプログラミング言語ではない。
DSLの一種ではあると思うが。

ソフト屋とか、事情を全然知らない部署の人から見ると
「テキストをソースとして書いてる」って、この一点のみを見て
ソフトと言い切ってるのが大半だと思うよ。（ｗ

HDLがハードウェアという訳ではないしな。
Cで動作記述してハードに落とす場合、
それはハードなのかソフトなのか？

どうでもいいよ、そんなこと。

その割りとどうでもいいこと拘ってギャースカやるのが面白いんだよ。
ただし、酒の肴以上にはならんがね。

社団/財団法人HDL(+ α)検定協会でも作るかなｗ

記号化してないのはハードというのは真であろう。

HDLはソフトウェアではないのは わかるとしても、
PCが一台あれば、ホテルでも電車の中でも仕事ができる、シミュレーションしてメールで納品などと平気で言うやつが嫌いだ。

ハードウェアは、現物ありき。

それでうまく動かないのなら論外だけど、動くのならその過程はどうでもいい

後行程でレイアウトして、チップをパッケージに入れてようやくハードと呼べるってわけか？

>>935
技術的な質問･話題出ても禄に答えられないから、こんな酒の肴話題で盛り上がるんだろう
いかにもエレキドカタスレって感じが出て良いよな
プログラム(マイコン)系スレの方はコードや使い方の話がいろいろ出ているのにな
おなじドカタスレでもなんか違うよな

>>941
>プログラム(マイコン)系スレの方は
どこのスレ?

具体例を出しても小馬鹿にされてお終いだからな、
誰も実装例なんて出さないだろう。

試しに、例を出してみてよ

ほらよ
http://upload.naritaka.jp/uploda/example_code.png

>>945
>ほらよ

って、これがそうなのか?

Not Found
The requested URL /uploda/example_code.png was not found on this server.

なりたかちん
http://upload.naritaka.jp/uploda/半角文字列.png
で使えます
(例)http://upload.naritaka.jp/uploda/hoge.png
これで専ブラで画像自動読み込みにしてる人のIPアドレスを取得する事ができます。

罠URLすらちゃんと貼れないなんて悲しすぎるぞ。

ネタにマジレスとかﾜﾛﾀｗ

あそこは何が特殊なんだ?
規格ものばっかりやってるじゃないか。

屋号にそういう文字入れると、あとが大変だよね。
○○設計とかだけのほうがいいような。
○○興業とかは怖いな

特殊なものは一切公表できないのさ
なにせ特殊だからな

規格モノAV

>>951
おっと、なひたふさんの悪口はそこまでだ！

おまえらもっとぱみゅぱみゅしろよ

特殊モノＡＶ

万年土方乙

ドカタは残業しないで定時ですがね

ISE12.4のPinAheadって、*.ucfを壊すためのツールなの？

>>958
ISE12.4から起動するとUCFファイルは酷いことになるねえ、、、

>>958
わかるわー‥

>>958
PinAheadって、PlanAheadとは違うの?

教えてください。
FPGAの中には、ハードIPとして、すでにPLLが入っていますが、
それをFPGAで作ることはできるのでしょうか?

位相比較器=ExORで可能

LPF=??　CR外付け・・・という問題じゃないですよね。

VCO=??　どうなるのでしょうか

>>962
「完全ディジタルPLL回路の設計―ディープ・サブミクロンCMOSプロセスで実現する」
って本でもぐぐって探して読んで。
ADPLLってのでぐぐるも由

74LS297を参考にするってのもあるけど…

All-Digital って言う割には、TDC とか DCO ってアナログだよね

根本は全部アナログさ。

オールデジタルってなんか角張ってそう。

東ハト、オールレーズン

オールクランベリーは最近はまってる

>>962
> FPGAの中には、ハードIPとして、すでにPLLが入っていますが、
> それをFPGAで作ることはできるのでしょうか?
まずこの質問自体がおかしい。
　FPGAの中すでにPLLが入っているのだから、
　FPGAで作ることは可能です。
って答えになっちゃう。
だから「論理回路だけでPLL作れますか？」って質問だとして答えます。
論理回路は0と1の2値しか扱えない回路なので、
それだけでPLLを作るのは無理です。
周波数を落とす方向のVFOの一種なら作れます。

質問させてください

FPGAを選定するとき、それが何MHzまで動くのかを知る目安として、
データシートの、どのような数値に注目すれば良いでしょうか？

>>969
ゲートディレイを使えば２倍のクロックとか作れるだろ。
安定性の問題とかあるけど、理論的には可能じゃね？

>970
データシート見れば
Core Performance Specifications
Table 1?19. Cyclone III Devices Clock Tree Performance
Device
Performance
Unit
C6 C7 C8
EP3C5 500 437.5 402 MHz
EP3C10 500 437.5 402 MHz
EP3C16 500 437.5 402 MHz
EP3C25 500 437.5 402 MHz
EP3C40 500 437.5 402 MHz
EP3C55 500 437.5 402 MHz
EP3C80 500 437.5 402 MHz
EP3C120 (1) 437.5 402 MHz

と書いてある、Cyclone�Vの例だけどね
スピードグレード　6,7,8　で差があるね
IOのインプットMAX　とか　PLLのMAX値もあるから
どこがボトムになるかで決まってくるように思う。

詳しい人フォロー↓www

ディジタルPLLってあるでしょ
NCOと位相比較器で出来そう
回路のクロックよりはるかに低いクロックしか合成できないけど
サンプルレート2kHzで電源60Hzに同期させるのは見たことある

>>972
GHz動作が普通なのに500Mじゃ使い物にならないよな
これじゃ高速回路はだめだな

普通ってなんだよ？

>>975
PCのCPU基準じゃ？

いまどき400MHzとか俺のセレロン300MHz@450MHzより遅いｗｗ

>>977
x2がぬけてないかい？

そりゃ一番下のランクのチップでGHz出ないって。

FPGA を使う人間の基準は、組み込みプロセッサじゃないの？
最近は 1GHz 越えてるのもあるけど、バスなんて数百MHz だし。

面白いよね。
内部で回路をパイプライン化、並列化できるから基地外みたいな
高クロックに拘る必要なんか無いのに。

>>980
ARMなんかクロック数百メガからGHｚってあるからな
それでグラフィックまで付いているのに低消費電力だし
http://jp.rs-online.com/web/generalDisplay.html?id=raspberrypi
のプロセッサをFPGAで実現したらどれぐらいの動作になるんかな

>>981
>基地外みたいな高クロックに拘る必要なんか無いのに。
パイプライン化して処理したところで、
ペリフェラルがGHzのClockを要求していれば、FPGAがGHzを出力するしかないでしょ。
データを並列処理したところで、
最後には1つにまとめなければならないときは、内部がGHzを越えてしまうよ。

>>983
それは設計思想が悪い。
その流れで行ったら、「使いものにならない」でFAだろ。
使えるように考えるのが設計者の手腕。
出来ないなら無能。

次スレ建てろよ