【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 14
1 :
XCF02 :
2010/09/17(金) 00:06:30 ID:nhZlzkne
CPU(8051/Cortex-M3)が入っちゃってるけどPSoC3/5も仲間に加えてやってくだされ Verilogで書けますんで。
おーい!
おーい!・・・・ぉーぃ・・・ぉ-ぃ・・・._.
wkwk
Xilinxって、バンバン新しいデバイスが出てきてますけど、 皆さんは何を使っています? 僕は未だにSpartan3を使ってるんですが。
>>6 XILINXからALTERAに乗り換えたwww
8 :
774ワット発電中さん :2010/09/20(月) 09:48:26 ID:m2eYn21C
>>7 アルテラどうですか?
使いやすい?
デバイス納期、単価はどうですか?
デバイスは秀でたところは無いけど、 ツールだけはいいと聞いたことがある。
>>9 Aのツールが秀でてるんじゃなくて
Xのツールの出来が悪いんだ…。
大分改善されたけど。
>>8 ツールは使いやすい。特に初心者には。
FPGA内の配線ルート見るのはXのISEの方がイメージ的に分かりやすいかな。
納期は半導体業界全般に悪いような気がする(中国市場の影響?)
単価はXと同程度じゃないかな。
あとロット数要求されることはある。
>>6 Spartan3ってクロックリソース少なくて困ることあるよね・・・。
-3E、-3Aあたりだとクロック周りの設計が少しだけ楽。
>>10 >大分改善されたけど。
あれで改善されたですか。Foundation3の頃から関わっているけど、
いつ頃がひどかったですかね? 今でも「~優秀」だと思うけどなぁ。
特にヒドイのは「Cleaup....」
インプリ開始時に毎回自動でやれよ!→X
12 :
10 :2010/09/21(火) 01:11:12 ID:cRb4Pzwf
>>11 個人的にISE8.1のときが一番ひどかったような気がする。
何度プロジェクト壊されたことか・・・。
といってもISE6〜10しか使ってないけど。
以降はAに浮気中なのでXはあまり使ってない。
もうすぐXのModelSIMサポートなくなるので
ISimの使い方勉強しなきゃ。
>>11 「Clean up...」
自動で、毎回やられたら泣く、間違い無く泣く号泣する。
インクリメンタルコンパイル用の情報も全て捨てるので、一回目と同じコトになる。
24時間待ちとかイヤです・・・・・・・
>>13 そんなに大規模な回路組んでるの? スゴイね。
でも、cleanup...をやったら、エラー出さなくなったことが何回あったことか。
ISEもなんだかんだ言われてるけど、 やっぱりCoreGenに助けられてる。 FIFOとかDualPort RAMには、いつもお世話になってる。
>ISimの使い方勉強しなきゃ。 これは酷い。ほんとにひどい。使い物にならないと思うよ。 ModelSIMがなくなるとシミュレーションはどうするのよ。やっぱり買えって はなしなのかな。
どのへんが 酷いの?
ModelSim最初から使ってないからどうでもいいわ。 会社では某シミュレータがあるし、個人ではフリーでいくつかある。
19 :
10 :2010/09/23(木) 01:32:48 ID:9omggZ48
>>16 ISE11以降のISimは波形入力じゃなくて
テストベンチ入力になってるんで、最悪な状態ではないはず(多分)
あとVHDLとVerilog混在OK、SecureIPサポートしてると聞いた。
(ModelSimXEではサポートしてなかった)
使い勝手は実際に使ってみないと分からないけど。
>19 俺もその「まさか」とか「たぶん」でしばらく取り組んではみたんだが、 たぶん、相変わらず酷いものだとおもうよ。変わらないと思う。たぶん。 モデルシムを使ったら、使い物にならんと思う。
おーい! おーい!・・・・ぉーぃ・・・ぉ-ぃ・・・._.
ザイリンクスの3兄弟は、いつ発売ですかね。 使ってみたい
出荷予定が来年の第1四半期て言ってるから 普通に使えるようになるのが来年松くらいじゃない?
24 :
774ワット発電中さん :2010/09/29(水) 10:07:24 ID:yHTdyh8w
待てないなあ 早く来い恋、3兄弟
ISE をうまくダウンロードできないんだけど、皆さんは出来てる?
26 :
774ワット発電中さん :2010/09/30(木) 19:25:24 ID:jWd8ZWLi
IEでないと、ダウンロードできないみたいです。
IE も試してみたんだけどなぁ。 会社でやってみるか。
今日、IEでダウンロードして、無事にISEをインストールできたよ。 インストールの最後に、ライセンスを申請?する場面は良くわからない。 なんとなくやったら、なんとなく通った。 1ヶ月の評価版を入れたんだけど、1ヶ月経ったら「ブチッ」と使えなくなるのか、 起動時に「買ってくれよ」とメッセージがあるのか、不明。 1ヶ月過ぎたら、再度インストールすれば、また使えるようになる・・・のかは、不明。
29 :
774ワット発電中さん :2010/10/03(日) 17:55:31 ID:d3pXLMjW
電池駆動なアプリでも十分使える 低消費電力なCPLDといったら何でしょう? できればXilinxで。。。
鉛電池で、Everything OK.
だよねぇ。まともな回答がつかない質問の見本。 回路規模や動作周波数で消費電力は何桁も違うのに、それは言わない。 ボタン電池と自動車用の鉛蓄では容量は何桁も違うのに、それは言わない。 10分動けば十分な用途もあれば10年動いて十分な用途もあるのに、それは言わない。 Xilinxで、以外の全ての条件が質問者以外知りようがないのでは、 もらえる回答なんて、悪けりゃ「知るかボケ」、良くて「自分で探せ」程度でも仕方がない。
>>31 「10分使えると書いてある。」との解釈も可能だね。
自己中上げする奴には知ってても教えないけどなwww
xilinx 限るなら、サイトを見れば済む話
>>29 Cool Runner のシリーズなら、どれでも超低消費。
9500シリーズは、超大食らいなのでダメ。(安いが取り柄の品種)
>>34 大食らいと言っても16V8とかの時代に比べたらまだまだ低消費電力
しかし、あまり具体的な条件を書かれても、 その条件に適合するCPLDを割り出そうとしたら結構大変だ。 「なんでオマエのためにそこまで作業してやらにゃならんのだ。 金くれんのか?ぇえ?」 などという気分になりはしないだろうか…
XilinxでCPLDって言われたら、ほぼ特定したも同然だと思うが
>>37 に同意
高々数種類しかない選択肢の中でどれと聞くのは全くのど素人か知らんふりしかない。
どっちにしても関わりたく合い。
>金くれんのか?ぇえ? 拝金主義か? 金くれなきゃやらないってか? あー やだやだ。
相手による。ケチは嫌いw
オレもFPGAボード作って売り出そうかなぁ。 Spartan3AN+電源が載ってて、電源供給は3.3V単一でOK。I/Oは150本全部出てる。 ユーザーは、電源、JTAG、I/Oをつなげぐだけ。 テストプログラムとして、これからクリスマスに向けて、LEDチカチカが入ってる。 ロケットI/Oで目にもとまらぬ超高速LED点滅。
>>41 愕然とするほど売れないから大赤字出して終わりになること間違いなし
月100枚 売れんかな?
1EUR = 114円 5700円くらいでねぇ・・・・・
送料は? 関税は?
IO全部出してるとか手抜きすぎだろ それにデバイスつなげるのがめんどいんだろうが
このジャーマン、EEPROMも載ってる。 水晶も、国内某所のやつみたいに50MHzのみでなくて49.512とか、嬉しいな。 なかなかやるじゃん、ソーセージの国。
XC3S200AN? それ全部外に出すっていうといったい何層基板になるんだろう。
6
6層で出来るのかね 内側のピンほど何処を通すんだってことになると思うけど。
それよりユーザーI/Oをどうやって出すん? 10milのFullGrid?
>>47 > Recommended as drop-in replacement for discontinued devices in 2 to 48 DIL packages (e.g. CPUs such as Z80, 6502, 8080).
う〜む。まったく使い道がないな。
そもそも電源ピンが一致しなくて単純に置き換えはできないと思うんだが。
>>52-54 > Manufactured on a 4 layer PCB
BGAならともかく、FPGAは100ピンQFPで放射状にピンを出してるだけでしょ。
たとえBGAでもI/Oピンが外周4列なら6層でいけるし。
>>55 > 2 x 50 female
コスト計算 ・デバイス 1600円 ・基板 1000円 ・俺の取り分 5000円 もう7600円いっちゃった。
・オープン記念キャッシュバックキャンペーン -6000円 で、1600円だな。
fpgaを独学で勉強しているものですが nios2 9.0でhello worldを何もいじらずビルドして、Run Asでやろうとしたらこのエラーがでてしまいました 何が悪いのでしょうか・・・DE0を使ってます Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Pausing target processor: not responding. Resetting and trying again: FAILED Leaving target processor paused
電源入ってないんじゃねえか? てか、何がしたいんだ?
>>59 オレに聞かれても困る。 (Xilinx使ってるから)
>>59 そんな初期的エラーが出たとたん脊髄反射的にここで質問して、
努力せずに問題を解決しようと言う姿勢。これが1番悪い。
今までそんなことを繰り返して生きてきたために
自分の中に充分な問題解決能力が育っていないこと。これが2番目に悪い。
技術的な話は3番目以下。
とりあえずメッセージを読む。 それだけで問題の半分は解決出来る。
申し訳ありませんでした 色々設定がおかしかったようでやっとできました
本当は まだ解決していないけど、そのように書き込んだ、と見る。
ISEのシンセシスに時間がかかるので、ついつい仕事と関係ないことをしてしまいます。 ・シンセシス開始 ・トイレに行く ・喫煙室で一服 ・自販機でカップコーヒー買って、自席に戻る ・・・・まだやってる。 ・2ch巡回と書込み ・トラ技読む ・・・・まだやってる。 どうしたらいいでしょうか?
>>66 シンセンス開始→昼食
シンセンス開始→帰宅
シンセンス開始→寝る
シンセンス開始→セクース
お好きな物をどうぞ
昔のトラ技だったら終わってたかもね。
合成って家帰る前に流すもんじゃないの?
夜中にひらめいたアイデアを午前中に実装して、 お昼から合成開始。 夕方にダウンロードしてみて、ダメだったらまた明日。
>70を参考に>71のサイクルをずらして、 午前中はアイデアを練って午後に実装、合成しかけて帰宅。 翌朝ダウンロードしてテストして最初に戻る。 たまに何も知らない奴が合成中のPCを勝手に終了してしまう罠もあるw
仕事でやってるんなら、合成用のマシン用意しろよ・・。
寺でデバッグ → 完了 → ISEでシンセシス開始 → 寺で次のステップに →
CycloneIIIってデュアルブートできる?
デュアルブートってなに? ROMを2個載せて切替え式ならやった事あるけど。
1個のROMに複数イメージ載せて切り替えできたら便利かなと リモートシステムアップグレード機能使えば出来そうだな
>>77 ジャンパーやスイッチの設定で、最初に呼ぶ関数を切り替えれば良いとか、そういう話?
昔作った回路で、ise10.1を使わなくちゃいけなかったので、webpackをインスコしようと思ったら、 エラー:295: XilinxUpdate/WebInstall is unable to login to the ESD website: SOAP FAULT:SOAP-ENV なんちゃら いうエラーがでて駄目だ。これって、なんか回避できないんだろうか。 昔のIDでも、10.1用にID取り直しても替わらない。 いまだ11使ってるんだけど、この機会に12.3にあげといたほうがいいかな?
>いまだ11使ってるんだけど、この機会に12.3にあげといたほうがいいかな? 僕も11.4使ってる。12に上げてもいいけど、 すぐまた13.1とか言い出すような気がして、ずっと11のまま。 しかもインストールは、直接11.4が導入できなくて、いったん11.1を入れてからでしょ。 あの長時間のダウンロードを2回もやらせるのに、怒り心頭。 Xilinxって、どうかしてると思う。 解答でなくて、ごめん。
>79 10は触った事すらないので断言はできないけど、大体想像がつく。 SOAPを利用した認証システムを使っているが、認証鯖にログイン出来ないようだ。 メッセージの全文を見てみない事には何とも言えないけど、 定義されたURLで認証鯖が動いていない悪寒。 回線状態に異常がないのなら、恐らくダメモトで問い合わせてみる以外は何も出来ない。 あ、ちなみにSOAPはXMLから派生したメッセージフォーマットを通して ソフトウェア同士が各種情報をやり取りするためのプロトコルな。
>79 WebInstallは最新ソフト以外では使ったことないなぁ。 シングルファイル(Tar形式)で落とせばインストール出来ない?
>>78 関数呼ぶってなんだよ。
マイコンじゃないんだからさ。
リモートシステムアップグレード機能使えばコンフィグイメージの先頭アドレス指定してリコンフィグできるみたい。
アドレス0にROM書き込み回路を焼いとけばブートローダー的な使い方も出来そうだ。
教えてください。 Virtex4で、CoreGenのIPを使って、 かけ算と割り算を、1クロックで実行したいと思っていますが、回路がうまくイメージできません。 かけ算IPも、割り算IPも、clockを必要とします。 たとえば Q = a * b / c とすると、まずa *bで1clock、次に「それ/c」に1clockとなると 1clockでは終了できません。何か勘違いしているでしょうか?
>>84 乗算はDSP48使う。
除算は基本的にシフト演算やね。回復法とかCODIC調べれ。
クロック周波数や演算ビット数しらんけど、1クロックでは
現実的でないと思え。
>>85 ありがとうございました。
やはり1clockではできないのですね。
FXの限界はありますがDCMで2倍に逓倍すれば、行けるかな、などと思っています。
かけ算と割り算の数だけ逓倍する必要がありそうですね。
どうもありがとうございました。
えと・・・回復法調べた? 全然いってる事通じてない気がするんですけど。 >DCMで2倍に逓倍すれば、行けるかな 意味分からん・・・。 乗算はDSP48コアを使用するからクロック必要ないけど 除算は演算の方法からして何クロックか必要になるって、普通。 クロック周波数上げるとFF間の組み合わせ回路の量を 減らさなきゃ動かないの分かってる? もしかして実用ではなくシミュレーションだけか?
小学校からやりなおせ
精度が要求されないなら除算を1クロックでやる方法はある
入力が決まれば出力が決まるんだから、 クロックなしでもできるでしょ。
IPCoreなんだから中身どうでもいいと思うが 中身がわからなくても言われた通りつなげば動いてくれるのが IPCoreのメリットなんだから 「私は4cycleかかります」と言われたら従う他ない いやなら作るしかない ふつうに assign d=a*b/c; でfmax見ようと思ったら シンタックスエラーで止まってワロタw ISEは割り算ダメなのか アルテラは a,b,c16bit d32bitでstratixIIIで 13MHzも出たぞw
ちょっと面白そうだったんで、会社のSynplifyで試してみた 条件は92さんと一緒 XC4VLX15FF668-10 で 12.9MHz ・・・負けたw
>>94 逆数テーブル用のメモリを大きいと見るか、小さいと見るか・・・・
メモリでできないこともない
メモリではできてもやらないな
バカ、ケチ、ナマケはメモリを使わない
それはシフトじゃないのかと小一時間(ry
CoreGenにある「divider 3.0」なんかでは、clock数を指定できるみたいで、 それを1にすれば、1clockで処理する割り算ルーチンが出来そうな 気がするけどどうよ?
理論的に不可能って言ってるんじゃなくて、クロック数減らすほど並列計算しないといけないから回路規模が大きくなってFmaxが遅くなるって話でしょ
1クロックで並列計算するのと、ROMで除算テーブル持つのと、 どっちの料理ショー!
そもそも除算ってクロックなしで求まるもんなの?
求まる。順序回路を時間展開したら普通に組み合わせ回路になる。 クリティカルパスが長くなるし、面積が大きいしでいいことはあまり無い。
>>105 ちがう、ちがう。
ROMで持つのは除算テーブルじゃなくて、1/n(n=除数)テーブルね。
nをアドレスに入力して1/nを出力させて被除数に乗算して商を求める。
メモリと乗算器がエンベデッドなFPGAならロジックセルをあまり消費しない
長所がある。Fmax的にも有利かも。
めっちゃ計算誤差でかそう
逆数テーブルをくそまじめに用意するとテーブルの容量が爆発するけど 1次や高次の多項式補間を使うとテーブルサイズを劇的に小さくできる。 たとえば、今時のFPGAは乗算を1クロックで処理できるので 次数の数だけのクロック(1次なら1クロック、2次なら2クロック)で 小容量のテーブルでも十分な精度で逆数を算出できるってこと。
要求仕様を満たす精度(誤差)にするのが設計だろ。。
精度/(ディレイ*リソースコスト)はウデ次第ってこったな
おしえてください。 今はマイコンソフトをやっていますが、今度FPGAをやることになりそうです。 マイコンしかやったことがないのですが、FPGAはできるでしょうか? マイコンと同じく電源onでROMからプログラムを読み込むので、 マイコンと同じ感覚でできるのではないか、と予想しています。 あと、FPGAにはICEのようなものはあるのでしょうか? 少し検索したのですが、見つかりませんでした。
>>113 ロジックデバイスとして動作するのでマイコンで言うところのICEはない。
ただし、動作検証のためのシミュレータならある。
1.外部バスをロジアナで観測する (実速度) 2.JTAGで内部状態/pad状態を観測する (バカ遅い) 3.Chip scopeみたいな1と2の中間みたいな方法
>>113 実際は回路としての動作になるので、
同時に動くってのを念頭に入れてあげてください。
ところでFPGA作成したことのある指導者はいるの?
>>115 の3の方法はFPGA内部のRAMを消費する。
一定時間FPGA内部RAMに信号を保存して、
後でJTAGで吸い出して波形として観測する方法なので。
XilinxはChip scope、AlteraはSignal tapって名称。
別途測定器が要らない簡易ロジアナ(ステート観測のみ)として使える。
ただし、クロックがないと動かないし、観測できる時間はメモリ量に依存する。
クロック速度に制限がないデザインなら、JTAGで1クロックずつ与えて、信号読み取ってステップ実行みたいなことはできるけどね。 メモリのないMAX2ではなかなか便利。
マイコンのデバッギングはプログラムそのままでデバッガ繋ぐだけだけ。 全ての変数をプログラムの変更なしでワンクリックで確認できる。 FPGAだとデバッグしたい信号を引き出してデバッグインターフェースに接続するという作業が要るからイメージ的には結構違う。 見たい信号が変わるとまたビルドしなおしみたいな。
自分も最初はソフトだったので、便利な開発環境になれているので、FPGAはかなり 勘が狂った。とにかくコンパイルに時間がかかる。ちょっと検証するのに一晩かかる ので、時間の感覚が狂う。あとは論理的に間違っていないのに、実機で動かないことが ままあるのでそのあたりがこまる。といってももともとハード設計はできたので、 そんなに苦労はしなかった。むしろ非常に楽になった。 もしハード設計ができないと、かなり苦労すると思う。 すくなくとも小さなマイコンならをICEなしで動かすことができないとだめ。ICEで ブレークをかけてとおもっていたら、大間違い。一発で動かしてそこそこ動くレベルで ないと、とてもFPGAはできない。といっても簡単なものならどうってこと ないが、最近のデバイスなら、必然的に規模が大きくなる。 マイコンの場合、出来が70%程度であとはデバッグでつぶしていくが、FPGAは出来が 99.99%であとは勘で潰す。 自分の場合はアルゴリズムはC++で完全にデバッグして、それからFPGAにもっていって シミュレーションを完全にやって、実機のデバッグはほとんどない。一発で動くことが 殆どだ。 ただソフトに比べると、論理的規模はきわめて小さいから、見通しはつけやすい。 その反面、簡単に考えすぎて、親切で規模を膨らませ過ぎて、後で後悔したりする。 基本的に一発で動かないと、ほぼお手上げ状態になる。そのあとは膨大な時間がかかる。 自分の場合は2か月の余裕をみる。この余裕はほとんどの場合は使わないで済んでいるが 2か月でも足りなくて、死にそうになったこともある。
3行でまとめると ↓
マイコンでも、リアルタイムでがりがりやってると別だが、 たぶん、クロック同期と遅延が問題になってくると苦労すると思うぞ。
モジュールごとにUT 統合して ST SSTっていう手順を踏めば そんな時間かからないと思うよ
うんこ垂れ、しょんべん垂れ、先走り精子垂れ
正直FPGAにはASICのマスク発注時の緊張感はない
ASICやったことないので分からん。 基板発注時の緊張感に似てるんかな? まぁ基板の場合はジャンパ飛ばしたり ある程度リカバリ可能なんだけどね。
それを何倍にもしたもの はじめてのとき、バグって動かない石だったら 暫くただ働きかなとガクブルしたし 先輩の冗談を本気にしただけなんだけど、ドブ に捨てる金額にしては大きすぎたしね
いくらぐらいなの?
プロセスルールにも依るが、 配線層でのECOなら田舎で家が建つ金額、 拡散層も含む全層改版なら都内で家が建つ金額でないかな。
>都内で家が建つ金額 えっ? マジですか? いくつ作ったら採算がとれるんでしょう。 都内に住んでいないのでわからないですが、2000万円くらい?
億単位
XC9500シリーズのデータシートに書き換え回数10000回と書いてあったんですが、 1回書き換えたら何年間は保持してくれるか書いてませんでした どれくらいなんですか
リード回数によるんじゃない?
数回書き換えた程度ならバージンと変わらないと思われ 一般的なデータ保持期間は常温で20年程度じゃないの?
>>133 >1回書き換えたら何年間は保持してくれるか書いてませんでした
あなたの人生より長いと思うが。
137 :
133 :2010/11/02(火) 13:12:56 ID:rc3fz4R3
ありがとうございました
FPGAはプロセッサなのか
いいえ、ちがいます
いいえ、ケフィアです。
Yes! 高須クリニック!
ああ Intelも受託製造を始めたのか… 時代だなぁ
5Vで100ピン以上でゲート5000ぐらいの デバイスってありますか?
XC95144あたり?
>>146 5VIOのFPGAって10Kシリーズ(Altera)とか1000EAシリーズ(Lattice)とか
生産中止品か廃品一歩手前の製品しかないと思う。
・・・10Kはまだ買えるかな?
質問するとやたらカラまれる時のヒント: KaRuIshiを略すとKRI
趣味でマイコンボード買って動かして喜んでる俺。 最近DE1買ってみた。楽しすぎるぞ。オモスレー。
>>139 Intel 22nmプロセスでの他社チップ製造の理由とAtom
ttp://northwood.blog60.fc2.com/blog-entry-4338.html > 11月1日にIntelは22nmプロセスでAchronix SemiconductorのFPGAチップを製造すると発表した。
>Intelに詳しい情報筋によるとAchronixのチップをIntelが22nmプロセスの製造容量の1%をさいてまで製造する理由は実に単純な理由だという。
> Intelは来年第1四半期に“Stellarton”と呼ばれる“fully configurable”なAtomをお披露目するとしている。
>そしてこの“Stellarton”が45nmプロセスの“Bonnell”アーキテクチャを使ったAtom E600系と
>AlteronixのFPGAモジュールのデュアルダイパッケージになるという。
> 次世代Atomのアーキテクチャとしては“Saltwell”というコードネームが挙げられている。
>しかし、現時点では22nm版Atomの名前はIntelは明らかにしていない。
投資家向けのプレゼンですから
ここはひとつ、ザイリンクスに頑張ってもらいたい。 最新デバイスの供給は早いし、 ツールは軽快に動く。 ツールのダウンロードは簡単で短時間で落とせて、ライセンスも分かりやすい。
Xlinxのサイトは、IEでないとうまくダウンロードできないみたい。 Firefoxだと真っ白画面で「完了」になってしまう。 なんでIEでないとダメなの? IEなんて使いたくないんだが。
IEしかテストしてないんだろ
昔からマイクロソフトが好きになれない。 なんでだろう。 ・Netscape→Firefox、メーラーは、雷鳥使ってる。 ・Excelは使う ・Word, PowerPointは、客先が送ってきた書類を開くときだけ使う。 ・TextEditorは、J-editか秀丸 ・メインPCは、Macだったりする。
IEのダウンローダはメモリをあまり使わずにディスクに落とす Firefoxのダウンローダは一旦メモリに取りおわってからディスクに書き込む つまり容量のでかいファイルをダウンロードするには向いていない
てか数GBのファイルを落とすのにレジュームできないのは痛いよね。 Alteraみたいにアドオン形式にすればレジュームできるしブラウザの違いも関係なくなると思うんだけどな。
>>156 FirefoxのJavaプラグインが入ってないんじゃね?
Javaのダウンローダーが起動して、赤米から引っ張ってくるはず。
たまたまだが俺は今日アルテラから落としたんだけど
こっちはActiveXを要求されたんだけど。
>>159 ダウンローダーが落とすんだからそこは関係ないと思うんだけど。
Operaはデフォでリジューム出来るからいいわ。 無理やりダウンロードマネージャ使わせようとしてくるのはうざい。
変なアドオンとかにしないで、普通に置いてくれればいいのにね。 最近はトップページに「ダウンロード」ってアイコンのあるページ多いじゃん。 リジュームは、したい奴だけすればいいのだし、実際にお世話になる人も少ないだろうしね。 4GB以上のファイルをダウンロード出来ないブラウザは、問答無用で弾いてくれればいい。
FTPにすればいいのですよ
知的所有権とかソフトの作者に対する敬意をこれっぽっちも持ってない 屑がうようよだな
2chだからな
知的財産権の中の工業所有権(産業財産権)は尊重するが、著作権はどうでもいいや 死後数十年もだらだら続くって制度的に変
FPGAベンダーにとって、開発ツールは、 石を売るためのオマケだろ。
>>168 量産に使えるような価格帯のFPGAではそうだろうけど、
数が出ないハイエンド品は開発ツールで稼いでるんじゃないの?
>163 回線が細いとか不調とかでDLがなかなか終わらない人は無視ですかそうですか…… FireFoxも一応はレジュームには対応してるんだがね、 判定がザルでDLし直しの頻度が高いんだよな。
>>165 まさかとは思うが違法ダウンロードしてるのと勘違いしてないか?
Firefoxのレジュームはアホすぎ ダウンロード中にハングアップしてFirefoxが死んで あきらめてIEでダウンロード完了 その後Firefox起動したら勝手にダウンロード始まって IEで正常に落とせたファイルを壊しやがった
ISEで教えて欲しいことがあります。 New Sourceで、 ・新規にVerilogのmoduleを生成すると、先頭行に `timescale 1ns/1ps が、サービスで記入されています。 ・また、新規にVerilogのtestベンチを生成しても、先頭行に `timescale 1ns/1ps が、サービスで記入されます。 この状態で、ISimを実行すると、どちらの`timescaleが採用されるのでしょうか? 実際にやってみたのですが、どちらを変更しても、ISimの刻みが変化しませんでした。 両方とも削除しても、ISimは同じ細かさで進んでいきます。 2つの時間定義と実際の動きの関係がワケわからずに、困っています。 僕のやり方が何か悪いのでしょうか。
175 :
774ワット発電中さん :2010/11/13(土) 11:29:32 ID:duyEwV5i
ISIMをスタート時の事前コンパイルで、コンソール表示に、 1psにセットしました、という表示が出てない?
シミュレーションのプロパティで設定できるよね、確か。
177 :
774ワット発電中さん :2010/11/14(日) 05:23:28 ID:v3JWLIgV
いや、シミュレーションのプロパティは、設定項目が少ない。 分解能時間の設定は無いよ。
178 :
774ワット発電中さん :2010/11/14(日) 05:24:57 ID:v3JWLIgV
なんで = が、ブロッキング代入で、 <=がノンブロッキング代入なのですか? 何をブロックするのでしょうか?
記号には意味があるがその意味の由来を求めることに意味はない
>>180 ありがとうございます。
素晴らしいページを、ありがとうございました
こういう説明が知りたかったです。
誰に聞いても、どの本を見ても、詳しく書かれていません。
助かりました。
ジャンク屋で買ったカノープスezdv ntscのacex 1k(ep1k50)から 線を引き出してストロベリーリナックスのパラレルアダプタで 書き込みできました。ep1k50って古いけどけっこういろいろと 書き込めそうな容量なのでうれしいです。 他にジャンク屋でよく見かけるコレが評価基板がわりに使えるってありますか?
はいはい宣伝乙
184 :
774ワット発電中さん :2010/11/15(月) 18:43:44 ID:MNsAt4wf
DigiLentに注文したSpartan6搭載のATLYSキタ――(゚∀゚)――!! まあ、Spartan3を使いこなす前に焼いた俺に使いこなせるわけ無いがな・・・
ISEでのシミュレーション(デバッグ)について質問があるんだけど。 例えば、 1 RTL記述して 2 ISim Simulator>Simulate Behavioral Modelをダブルクリック 3 ISim起動するので波形確認 4 間違ってたからRTL修正 5 ISim起動したまま ISim Simulator>Simulate Behavioral Modelをダブルクリック ってすると、なんかエラーになるんだよね。 4の後にISimを終了してから5をすると大丈夫なんだけど。 いちいちシミュレーションの度にISim終了させるのがめんどくさい。 なんとかなりませんか?
おー、いい質問。 僕も知りたい。 さらに言うと、波形表示窓に選んだ信号を、新たにISimを起動した後も、引き継ぎたい。やりかたわからないので、毎回取捨選択してる
>>186 ちったあ自分で調べろよ
頭悪すぎるぞ
とか他人には偉そうに言うくせになwww
質問いいですか? シュミレーションで、 ADの値を表示するとき、数字で表示するのではなくて オシロ波形のように表示することができました、モデルシムは。 これはISIMでは、可能でしょうか? 数字で表示することは出来ています。波形で表示したいです。
シミュレータとビューワをごっちゃにするなよ。
言ってる意味が分からないんだけど、
>>191 はシミュレータに波形表示機能が付いてるのに
その機能を使わずにわざわざ別のツールで波形表示してるの?
もしそうだとしたら、その意図を教えて欲しい。
趣味なら自分で納得していればそれでいいよ
>>192 >>191 じゃないけど、シミュレータ付属のビューワよりも、
機能的に優れたビューワであれば、そっちを使うのは自然じゃないかな?
例えば、お金持ちの所なら Verdi とかね。
ちなみに、ISimで波形表示はできる?
>>186 1回目に好きな信号組み合わせをして、保存する。ISimを終了する。
HDLを変更して、ISimを再起動。
いったんはISimが起動するが、構わずにFile Openで、先ほど保存した
「xxx.wcfg」を開く。
波形ウインドウに信号名が戻ってくる。
ただし、右上の時間の設定値は10usのままなので、変更が必要。
197 :
774ワット発電中さん :2010/11/17(水) 20:16:42 ID:MMl82DZD
神田の古本屋で「電卓技術」があった だけど、7000円なので買うのやめた
金は無いけどvcs+verdiだな。 QIIやISEは合成に使うだけだ。 ModelSimとかISimは勘弁してくれ・・。
会社の金と自分の金は別だと言う話
>>200 “FPGA にマイコンを作り込む”っていうのは、
このスレ的に考えれば、「H8 とかのコアをFPGAに入れる」
ってことだけど、質問者は言葉を間違って使っていると思う。
回答者もだけど。
開発時はマイコン外付けでやって、 完成したらコアごとFPGAに抱え込むってのが楽そうだ。
>>202 お〜、そういうやり方がありますか。いいかも。
>このスレ的に考えれば、「H8 とかのコアをFPGAに入れる」、 え? このスレ的にはCPUを自作するってことじゃないのか? そりゃ現実的にはCPUコアを購入するほうが量産向きだけど。
CPUのIPコアをFPGAくみ込むのってコスト的に有利な情勢になってきてんの最近?
このFPGAにはCPUが入ってるかも?ぐらいがちょうどいい。
CPU自作はそんなに難しいとは思わないけど、コンパイラや開発環境の構築がめんどくさい。 SHやMIPSを超えたコードが作れれば燃えるけど。
フリーのCPU IPコア使えばコストかからんのは以前からだ。 初回は組み込む手間が増えるだろうが。
CPUコアでも使ってない無駄な部分は切り捨てて 本当に使ってる部分だけで論理合成してくれるんじゃなかったか?
>>209 それはプログラムコードもFPGAに入れないと無理なんじゃないかな
自動じゃ無理だろ。 例えば乗算をしないから乗算器は要らないとか、そういうオプションの指定は人間がやらないと。 どうしても自動化したければ、コンパイラ(アセンブラ)も合成ツールに統合して、乗算命令が使わ れるか使われないのか、それをツールに認識させる必要があるわけで。 バイナリで供給されるライブラリとかがあると、この作戦もNGになるし、どこかで簡単に破綻しそう。
>バイナリで供給されるライブラリとかがあると、この作戦もNGになるし、 実装していない命令を実行しようとしたら「未定義命令例外」を 発生させて、例外処理の中でソフトウェアエミュレーションすれば 良いですだ。
な〜んだ、掛け算も割り算も、全部ソフトでやれば良かったんだ!
それじゃFPGAに入れる意味が無いんじゃ…
Xilinxの XC6SLX4 のTQFP144ピンがほしいのですが通販しているところはないでしょうか。 DIGIKEYは在庫がないようなので。
digikeyに在庫がないということはあまり流通していないってことだよ。 SPARTAN3じゃだめなの?
>>218 キットとして頒布することを考えているので、
息の長いデバイスを使いたいんです。
SPARTAN3はさすがに不安です。
数量はちゃんと表示されてるんでdigikeyの在庫にはないけど、 どっかの代理店の在庫にあるってことじゃね?digikeyに聞いてみれば? ちなみに"どっかの代理店"のオンライン発注のページにはI品の在庫があった。
>>219 息が長いってのが数量も多いということなら、
商社使えば?
>219 なぜ頒布というの?無料で配るわけじゃないし販売じゃないの? 儲けが出たら個人事業の届け出とか確定申告とか大変とみた。
>>221 個人相手に販売してくれる代理店はあるのでしょうか。
ダメもとであたってみます。
>>222 もうけなし(ボランティア)で販売しようかと思いまして。
以前に、ある「モノ」を某サイトで販売してもらっところ、私の考えている値段の4倍くらいの
値段になってしまってちょっと残念だったんです。
儲けがあろうがなかろうが、1円でもとったらいろんな責任や義務は発生するよ 利益がないから販売じゃなくて頒布です、おおめにみてという理屈は通らない
>>223 >個人相手に販売してくれる代理店はあるのでしょうか。
あると思う。ただし、条件はあるでしょうね。
・全額現金、前金
・数量は最低ロット
・納期は成り行き
ということなら、ダメというところは少ないと思う。
>私の考えている値段の4倍くらいの
それは、2つの意味があると思う。
・あなたの考えた金額が、普通ではなかった
・数が少なくて面倒だから、売りたくなかった。
キットで販売なら「何があってもしらないよ、よければ開封して」などとすれば
いいんではないかな。
税務署に行って「ボランティアで販売して、金額は○○でした。どうすればいい?」
と聞いて、その指示に従えば、誰にも何も言われないよ。
あとは、あなたの勤務先が、そのような副業を認めているかどうか。
安さを求める客ほどクレームをつけたがるという法則はある
全く同意
そりゃまあ「安くしろ」ってのが最初のクレームで最後までつづくクレーム道だし。 そういうクレームをつけない客はそれ以外のクレームも少ないのが道理。 XC6SLX4について言えばdigikeyで普通に約30個単位で買えるし、納期も来年頭で これより手続きが楽なところってそうないんじゃないの。
自分が欲しいのは1個で残りの29個をどうしようかと悩んでいるとか・・
納期の問題ぢゃない? 在庫になかったら、くりすますに間に合わない、とか。 要は見通しが甘すぎるんだ。
CASIOのプリンターでSiliconBlueのFPGAを採用しているそうだ。 国内マイナーデビューw
>>228 クレームつけない客は、以降の発注が無くなるという罠がw
今回の発注も取り下げだ罠
以前IntelとAchronixの件ですっかり誤報扱いされていたATOM+ALTERA FPGAが、
今回本当に発表されたようだ。
ttp://newsroom.intel.com/docs/DOC-1512 Fact Sheetsのところに概要をまとめたPDFが置いてあり、それを見る限り搭載される
FPGAは EP2AGX65(Arria II GX)と思われ、ATOMとはPCIe Gen1 x1を2レーン使用
して接続される模様。
価格は$61〜$106(1000個発注時)とのことだけど・・・コレ、本当に何に使うことを想定
して出して来たんだろう?
Xilinxに負けないように。 こんなにかまって欲しいから。 砲撃しました。
64bit版のcentos上でISE webpack32bit(しかない)版って動く?
>237 centosの特殊事情は知らんが、Debian lenny 64bitの上では動いてる。
おいっ、みんな! MicroBlaze 使ってますか?
使ってるよ。 EDKのGUIの出来がいいので、 Niosよりも簡単にプロセッサが入れられて、助かってるよ。
え、ほんと? SOPCビルダー?の方がわかりやすいってどっかで聞いたけど。
>>241 すみません。書いている途中で送信してしまいました。
「使ってるよ。
EDKのGUIの出来がいいので、
Niosよりも簡単にプロセッサが入れられて、助かってるよ。
って、言われる日を夢見ています」
でした。
はじめてチップスコープを使ったのですが、教えていただけないでしょうか?
この写真を見てください→
http://loda.jp/mcnc/?id=37.jpg この波形は6bitのバイナリィカウンタの図です。
1. 信号名time_counter<5>〜<0>と、数値のbitの上下が反対になってしまいます。
信号名は上からMSBなので、今カーソルのある位置は001001となり、9が正解なのに
ソフトのカーソル位置のバス表示は36と言っています。
信号の一番下の<0>のところが一番忙しい動きbit=LSB=<0>なので、
信号名表記はあっていると思います。私は何か操作を間違えているのでしょうか?
2. 信号名の右の枠に「X」と「O」と書かれています。この0は何のことでしょうか。
Xは、Xのカーソルの位置の数字だと思うのですが、0で始まるカーソルはないみたいです。
3. 波形の横の拡大/縮小の、ショートカットキーはあるでしょうか?
虫眼鏡アイコンで拡大縮小はでき、またWaveform→Zoom→InまたはOutでできるのは
わかったのですが、ワンタッチでできるよう、キーボードショートカットが知りたいです。
ISimだと F7, F8で、PlanAheadだとCtrl+I, Ctrl+O、などで拡大縮小できるので、
チップスコープでも同じようにキーボードで出来ないかと、思うのです。
宜しくお願いします。
244 :
774ワット発電中さん :2010/11/28(日) 22:18:21 ID:I6RR2aDk
>>243 です
すみません、チップスコープは、ISE12と一緒にダウンロードしたものです。
宜しくお願いします。
time_counter[0:5]になってるだけだろ。 001001b --> 100100b = 24h = 36d
シンセシス後、ChipScopeで信号線が見えない件
論理合成時に未使用ピンとみなされて、最適化時に消えてしまったとかじゃなくて?
組み合わせ回路の内部配線も 最適化で消えるんじゃなかったっけ。 ・わざとI/Oに引っ張り出せば消えない。 ・Keep制約をかける ・projectの設定でKeepをかける など、効果があるみたいだけど必ず残るわけでもないらしい。 ワケがわからないなぁ。
今日から誇大広告は会社名晒されて吊るし上げに遭う
誤爆スマソorz
ChipScopeを組み込んだら、BUFGMUXの個数が9個使用されてエラーになってしまったんですが。 『BUFGMUX』の使用数を抑制する方法ってありませんかね。 プロジェクト内のモジュールもかなり削ってDCMも切ったんですが減りませんでした。 ファンアウトの問題で勝手にBUFGMUXが適用されているのかと思うんですが、クロック系統をうまく分割できればいいんですかね? でもwireやassignで分割してもオプティマイズで結合されそうだし、明示的に区分する方法ってあるんでしょうか。
keep属性で消えなくなる・・・かも
253 :
唯 :2010/12/03(金) 12:12:12 ID:l/nS+m9i
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My site open. It is a nasm design data
http://sky.geocities.jp/flora_mellisa_flora/ NASM設計手順資料
モジュールの開発方法
割り込みの設計手順
開発手順をまとめたソースの設計資料
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254 :
774ワット発電中さん :2010/12/04(土) 05:58:28 ID:XDcYw3C4
教えてください ISEのインプリが遅いので、Windown7 pro 64bitのPCに変えました。 メモリーも増やそうと、8GBを取り付けました。 実際にISEを動かすと、確かに早くなりました。 しかし、せっかくメモリーを8GBも積んだのに、ISEのインプリ中でも 1.6GB程度しか使ってくれません。他のアプリは動かさないので、 もっとISEだけにメモリーを使って欲しい(=速くなってほしい)のですが、 PCの、どこかの設定をすることで、メモリーをガンガン使うようになるでしょうか?
>>255 "/3GB"という固有のオプションなので、それは無理です・・・
>>254 メモリを余計に使えば速くなるってもんではない。
足りないとHDDに逃がすせいで遅くなるけど。
近頃のお子様は、メモリが増速装置だとでも思ってるんだろうさ。
FPGAが使われている家庭用の製品を知っていたら教えてください 自分が知っているのはPT2くらいです
261 :
774ワット発電中さん :2010/12/05(日) 14:56:43 ID:9+L7zArl
加・減・乗・余、 フリップフロップ、 ジョンソン シフト・レジスタ 授業で導入部分はさらっと5ヶ月だけ座学で習ったんですけれど ぽかぁんと口開けて席を温めてただけで単位をとっちゃいました。優で。 でも、てんで、何の役に立ってるのか実際のところが解らないっす。 このあと就職しての実務が激しく不安です。 どのような入力が何点ぐらいあって どのような処理をどのような規模の石を使って どのようなアウトプットをして どんな製品で どのくらいの開発期間で どのくらいの利益率で お仕事されているのでしょうか? 後学の為に教えてください。
向いてないんじゃない
>263 カウンタなんてのは基本機能でしかなくて、それを使ってより大きなモノを作る。 例えば時計だって、カウンタの組み合わせで作れる。 時計が出来たら次はアラームを付けたり、発想次第でどんどん発展出来る。 そうやって出来たものが世の中に溢れてる。 授業でやるのは、あくまでも基本中の基本でしかない。 が、その基本となるパーツがなければ、更に上位の機能は作れない。 例えばカウンタもシフトレジスタも禁止で時計なんて作りたくないわ。 それなのに「カウンタなんてツマラン」で思考停止してるようじゃ、 この世界で仕事なんて出来るようになるとは思えん。
新入社員がうちにきたらいじめてやることにした。
これやコメント欄を読んで、会話を続かせるコツについて考えてみた。 自分自身も会話を続かせるのは苦手。 ウマが合う人なら初対面でも盛り上がれるんだけど、そうでないと、てんで難しい。 なので、そんなときの対策を今から練ってみる。 自分が盛り上げる必要はない。 一番のポイントは、自分が盛り上げようと必死になるということはない、ってこと。 独り言じゃなくて「会話」なんだから、自分だけが全責任を負っているわけじゃない。 だから、おもしろいことを言おうと努力することもないし、 多少、沈黙があっても構わない。 要は会話を止めなきゃいいんじゃないだろうか。 相手に話してもらえばいい だからきっと、相手に話してもらうように心がければいいんだと思う。 極端な話、自分は相づちだけ打って、後は全部相手がしゃべっているというのでもOKなんじゃ? という心構えを持って、対策を考えてみる。
>>263 別にその感覚を否定する気はないけど、
>263が最近「ワクワク」したことは何なのか、それのどのような部分に
「ワクワク」したのか、簡単でいいから教えてもらえないかな?
>例えば時計だって、カウンタの組み合わせで作れる。 >時計が出来たら次はアラームを付けたり、発想次第でどんどん発展出来る。 多分、そういう発想の広がりが無いんだと思う。 カウンタで時計を作ろう、どころか「カウンタを使って時計を作りなさい」 という課題を与えられても「どうやったら60進になるのかわかりません。 どこかに参考になる(パクれる)サイトはないでしょうか?」と、こうなる。
>>261 まあ、就職できてから考えてもいいんじゃね?
就職できればね。
絵の ・・・ていうか ; すごかね〜よ って吹出部分とか前書きの箇所とか抜粋して作者との共感した内容を脚色し言ったまでですが、 やっぱり過激すぎたでしょうか。ツカミは大事だと思ったけどスベリました。 結婚前のマリッジブルー?みたいな一過性の杞憂で済めばいいけれど、 多分世の中そんなに甘くは無いだろう。で、皆さんの生の声を聞かせてください と思った次第。 内定取り消されなければ、このままご厄介になります。 266先輩の頭痛のタネになるかも知れません。そのときはヨロシクです。 座学で聞き流しただけで学士サマ修了で終了してるのが不安なんです。 >多分、そういう発想の広がりが無いんだと思う。 はい。ずばりそうなんです。座学で単品機能をノートに板書して時間が来たら終わり。 「はい。ココ、テストに出るからな〜」ってところ丸呑みして終わり。 発想の広がり、とか、発想次第でどんどん発展とかまるで無いのです。 丸で囲って式書いて纏めて記号にして回答書いての無気力作業。 あるときニコ動で見かけたアルテラマスターPさん動画、飛躍し過ぎてさっぱり解らない。 で、不安が増し増し している状態です。 長文失礼してます。
>>273 回路を作ることが目的だと思ってるからじゃないかな?
なにかを作りたい(やりたい)から、回路設計が必要になる、というのが本来の順番でしょう。
回路だの設計だの、これらはただの道具。どう使うか、どう楽しむかが重要かと。
ニコ動のそのPの画像は見たけど、技術どうこうは彼の本質ではないと思う。
「ニコ動で受けを取る」ために、自分の持てる技術を動員した、実際手を動かして物を作った、という点が素晴らしい。
そういう意味では「歌ってみた」とか「踊ってみた」と大差ない。「作ってみた」だけの事。
自分の表現方法が、たまたま「電子回路設計」だったというそれだけの違い。
「設計」は道具で目標は別の所にあることがわかると思う。
もし彼に感銘を受けたなら、同じ事をなぞればよいと思う。
技術的に同じ事をなぞる、わけではないので注意。あのレベルをいきなりやれってのは無理だし、人と同じ事をやっても面白みは少ない。
「ニコ動で受けを取るために【こんなものを】作りました」というのをなぞるって話。
電子サイコロではつまらない、じゃぁ何なら受けるか?というのを自分で考えて、実際に作って、ニコ動に投稿してみよう。
技術的に稚拙なのは当たり前、技術の低さを馬鹿にする人はいると思うが、そんなのはそのうち上達すれば良いだけ。
重要なのは「受けを取るために」何を考えたかという点。これを馬鹿にする人はいない。「ばっかで〜」ってのはほめ言葉だ。
こういうのが、そのまま技術士様になって、国家試験受けて公務員様になって、 日本の技術の流れとかを決めてる。ろくなことにならねぇ。 PT2知ってるなら、PT2の内部構造でも予想して見ろ。 デジタル変調以外なら、公開情報だけでブロック程度までなら予想は付くはずだ。 カウンタを下らないと見てるなら、たぶんわからんだろう。
>>277 デジタル変復調は、DBPSKとか64QAMとか言うように、
変調方式が明らかになっていれば、
ブロック構成は大体決まっちゃいます。
どのような入力が何点ぐらいあって →企業秘密です どのような処理をどのような規模の石を使って →企業秘密です どのようなアウトプットをして →企業秘密です どんな製品で →企業秘密です どのくらいの開発期間で →企業秘密です どのくらいの利益率で →企業秘密です お仕事されているのでしょうか? →はい
wrs
>>263 >でも、てんで、何の役に立ってるのか実際のところが解らないっす。
まったくもって、君の言うとおりだと思う。「だから何?」って感じだよね。
時計なんて、100円ショップいけば100円で買えるしね。
だから、今のまま、そのまま会社に入ればいいと思うよ。何もしなくても(できなくても)
毎月きちんと給料をもらえるし、特に大きな問題を起こさなければ、将来は約束されている。
結婚して、子供が出来て、家を買って、孫が出来て、そして定年。
君の人生だ。いいんじゃないかな、それで。(オレは絶対いやだけどね)
ただし、これからも、旧来のような、社員に手厚い会社のままであれば、だけどね。
>お仕事されているのでしょうか? → はい
>>277 260 != 261です
260の回答はまだ知りたいです
ASICを使うほどには売れそうもないけど、 小さくしたい製品とかにLatticeのXP2とかが使われてるかもね。
261よ。早まるな。半導体業界なんて興味持つな。今からでも遅くない。別の道を探した方がいい。 国内はもうとっくの昔に斜陽産業だ。キミに居場所は無い。あってもプロジェクト外注管理や書類整理くらいだ。 設計も製造も生産管理も全部海外だ。中国じゃ月給1万3000円で正社員雇える。 キミが幾ら勉強しても、無意味だ。はなから人件費で勝負にならない。 最近では中国でも人件費高騰してきたからベトナムやタイに移行しているところもあるくらいだ。 誰もキミの疑問に答えていないだろう? 「ケースバイケース。」 これで納得できたかい?できないだろう? 俺を含めそんなの答えることはできないのさ。そんな仕事もはや日本には無いんだもの。 既に国内でそのような細かい仕様を把握できる人材はとうに絶滅したのさ。 下流に作れと言えば、作ってくるし、出来なきゃ切り捨てる。 中身の仕組みだなんてそんなの動けばそれでいいではないか。 回路屋だの設計屋だの、これらはただの道具。消耗品。 無闇に小姑宜しく首を挿むと煙たがられるだけだぞ。
何の妄想だよwww
派遣でアチコチ逝かされてるが、大手メーカは
ドコモそうじゃねか?
コアとなる実務は派遣に丸投げで、投げただけの
正社員が実務経験が必要な資格を取った「ことにして」、
実際には工程管理・外注管理だけしてる。でも実務経験
ゼロなので、工数計算とかメチャクチャで、その狂った
計算を基に外注に丸投げしてる。
>>261 さんは技術的なことより、コの業界から脱出
することを調べるべき。
どのような入力が何点ぐらいあって →さぁ? どのような処理をどのような規模の石を使って →アルテラが新しい5発表したな。使ってみたいな どのようなアウトプットをして →さぁ? どんな製品で →目の前の事にしか興味ありません。 どのくらいの開発期間で →3週間くらいかな どのくらいの利益率で →興味ありません お仕事されているのでしょうか? →いいえ、させられています。
291 :
774ワット発電中さん :2010/12/08(水) 05:59:54 ID:OG++81id
いま、XILINX Spartan-3Aを使った基板を初めて起こしてみようと 思っています(試作は評価キットで済んでいます)。 FPGAってピンの制約が「ほぼ」無いような事を言われてますが、 実際は以下のような制限があると考えていいでしょうか。 他にもあったら教えて下さい。 入力専用→出力はできないね I/O電圧が違う信号→同じI/Oバンクには置けないね 差動信号→ペアのピンにしないと駄目だね クロック→クロック入力パッドじゃないと駄目だね(そのほうが性能上がるね、ですか?) 電源関連→電源にしか使えないね コンフィギュレーション関連→コンフィグ中は使えないね JTAG関連→JTAGにしか使えないね NCピン→そりゃ使えないね また、こういう接続したほうがリソース使わないよとか、速度が出るよ、 みたいなコツも教えていただけると有り難いです。
パクリ専門のシナ人か? なんでそんなこと教えてやらねばならんのだろう?
自分が教わるのはOK 教えるのは拒否ってことですね わかります
その手のパクリ屋の屁理屈は聞き飽きたよ
だいたい、こんな便所の落書き同様の場所で、どこの誰とも知れない ようなのが書き込んだ、嘘か本当か分からないような事を信じて設計 するのか?
コンフィグしないとリソース使わない。 自動車に乗せて走ると速度が出る。 電源にAC1kVをつなぐと数秒経ってから消費電力が減る。 動作中に強い放射線をあてると乱数生成回路が強力になる。 全部覚えといて実践しとけ。
>>291 俺も便乗させてくれw
基板買うからさ
海外の基板屋に出すの躊躇してたところなんだ。
>>291 データシートに載ってないようなことを知りたいという事でしょうか?
ハードなんて何となく分かるようになればいい 回路図まで読める必要があるのは、ほんの一部の人たちで、大多数には関係ない 大規模な携帯電話とかの話だから、小規模なボード単体の開発では分からないがね 今時の回路図ってほとんどが、大きな箱と箱が線でつながれてるだけなんで 「HDL のソースよこせや! ゴルァ!!!」って、なることも偶に多々あるがな
300 :
281 :2010/12/09(木) 01:21:13 ID:zB9rqXpj
昨晩、嫁とセックスしていて急に虚しくなった。 キスして、胸揉んで、乳首舐めて、マンコいじって、チンポ咥えてもらって、 挿入して、腰振って、射精して、ティッシュで拭いて、寝る。 俺は馬鹿かと思った。 セフレ抱いても、風俗行っても同じ。 少し前までは、金持ちになって、美味いもの食って、イイ女抱いて、皆にチヤホヤされながら 毎日楽しい生活を夢見ていたけど、今はだから何?って感じ。 結局何がしたいの?っていう疑問しかない。 仕事?家族?セックス?プライド? 自分が1番欲している物が良く解らない・・・。 皆さんは、どんな願いでも叶うとしたらどんな人生にしたいですか? どんなくだらない事でも構いません。あなたの1番の願望を教えて下さい。
>>300 あなたが欲しているのは愛です
しかも自己中心的な自己愛です
愛は求めるものではありません 愛は与えるものです あなたは他者を愛するべきです あなたは愛を与えるために生まれてきたのです
愛は愛。俺は俺だ。
FusionPCBサイコ〜
>>300 >仕事?家族?セックス?プライド?
まず仕事!
次にセフレとは別れ、風俗がよいもやめる事。
FPGAでカウンタを作るのはそれからだ!
ちなみにおれは、どんな願いでも叶うとしたら、
FPGAでカウンタ作ってるような人生から早く脱却したい…
カウンターで教えてください。 カウンターという言葉は、couterと書いて、意味は、 反対{はんたい}[逆]のもの[こと] 反論{はんろん}、反対{はんたい}意見{いけん}[行動{こうどう のようです。 なのになぜ「計数するもの」をカウンターと言うのでしょうか?
count-er だから。 count を辞書でw
ネタにマジレスする男の人って・・・
伯爵する人か … セサミストリートでも見てこよう
今日、学校の部品庫で大量のGALを見つけました。 ついさっきまでGALというデバイスを知らなかったので、調べてみるとSPLDだそうで・・・ CPLDやFPGAより小規模で安価なロジックを作るのにちょうどいいと思い、興味があります。 日頃PICマイコンをいじっていて、PLDは経験がないのですが、私には難しいでしょうか? 調べてみましたが、古いデバイスで情報も少ないみたいですし・・・
難しくはないと思うけど、 ・論理合成ツールが手に入るか ・書込装置が準備できるか だと思う。今風にやるならCPLD+ケーブル1本だけどね。
>>312 「難しいでしょうか?」と聞いてるようではきっと難しいし、いまさらGALを動かすことにさしたる意味がないでしょう。
「難しいでしょうか?」と聞かずに、まず「俺はこの旧世代の遺物を何が何でも復活させる」という固い意志を持って事に当たり、
それを成就させた時には、それまでに悩んだ過程から得るところの事は、先々、貴方の有形無形の財産になることでしょう。
トラ技スペシャルに記事が纏まってたはず。 既に本屋で取り寄せできなくて、わざわざ巣鴨まで買いに行った思い出が。
PALやGALなんて回路ってゆーよりは、 確定しにくいアドレスデコードやコピー対策くらいで ロジックいじって遊ぶような代物じゃないでしょ。
318 :
312 :2010/12/12(日) 14:01:31 ID:dMprX6OA
ツールはLattice ispLEVER Classicをインストールしてみました。
exampleとしてGALの物もあったので参考に出来そうです。
でも、記述にABELを使うようですが、説明しているサイトや本がなかなか見つからないです。
海外のサイト探すしかないですかね。(英語苦手です
書き込みkは
>>317 さんから紹介していただいたお手GALを作ってみようと思います。
GALの型番を確認してきたところ、GAL16V8とGAL22V10はライターが対応しているバージョンでした。
20V8はライターが対応していない無印バージョンしかありませんでした。
>>318 あー…ライターだけじゃなくて、Lattice ispLEVER Classicが対応してるかも確認してね。
最新のツールは見てないけどVer1.3では以下のようになってたんで。
16V8:Dのみ
18V10:無印、B
20V8:B、C
22V10:C、D
26V12:Cのみ
GALって消費電力高くなかったっけ?
何か問題が?
ケバかったり、金銭消費が激しかったり
323 :
312 :2010/12/13(月) 19:10:35 ID:RhyS1h2C
私のispLEVERのバージョンは1.4でしたが、対応しているGALの型番などは書いておらず、 単にGALとしかありませんでした。 私がインストールしたispLEVER(ver.1.4)で確認してみたところ、 デバイスを選ぶところでほとんどのGALを選択できました。 おそらく私の手物にある型番の物はすべて対応しているみたいです。 また、資料が少ないと318で書きましたが、 ispLEVERのヘルプに英語ですが詳しいチュートリアルやマニュアル、 多くのライブラリの使い方が書いてありました。 読み解くのに時間がかかりそうですが、これを参考にしてやってみようと思います。
GALのスレッドが要るなうん。
325 :
319 :2010/12/13(月) 20:53:03 ID:TnZZWC6k
GALのおっぱいぱふぱふしたいです。
ISEでスパ3いじる事から始めちゃったんだけど、 DE0とかで遊ぶ方が楽しいのかな? アルテラの方が使いやすい?
向いて無いんじゃね?
別にザコいやつに聞いてねーしw
剥いてないんだろ
剥けてないんだよ・・・
>>327 DE0をいじっていると、DE0をいじっている気がするが、
スパ3をいじっていると、いつまでたってもISEをいじっている気がする
アルテラの開発ツール標準のテキストエディターって、 HDLソースのインデントを折りたためると聞きましたが、 どういう意味なのでしょうか?
>>333 VisualStudioと同じような機能
聞く前にやってみればいいじゃん
スパルタン6同等ってアルテラあるの?
Spartan6を使うような仕事がしてみたい。
>>335 コンパチじゃないけどコンペチはサイクロン4じゃね?
Latticeのツールで回路図エディタ使ってるんだけど、 74xx138のようなデコーダってIPやライブラリに無いんだけど ルックアップ繋げていちいち作るのかな?
ほしい機能のプリミティブがなければHDLで書いて読み込めばいいんじゃね
FPGAに作りこむ回路の規模って、 「ゲート数」って言葉使いますか? 最近のFPGAだと「ゲート数」というよりも、 LUT数とかその手の呼び名で呼んだ方が、 適切なように感じるんですけど。
>>340 何uと言われるより、四畳半と言われたほうがピンと来る。
俺の場合回路規模も同じでゲート数の方がピンと来る。
だから
「1万ゲート規模入れて使用率10%だから、
大体10万ゲート程度は行けそうだな。」
と脳内変換してしまう。
今時、たとえASICだとしてもゲート換算しない方が普通だとは思うけどね。
74xx138のIPって、アンタww
ゲート規模で言わないと比較し辛いよね。
FPGA選ぶときはLUT数見るから、回路規模をゲート数で言われてもわからんw
>>338 >ルックアップ繋げていちいち作るのかな?
いちいちって言うか、その場でササッと作らないですか?
それをインスタンシェートすれば、何度でも使える
74HC138 U1 ( .adr(adr), .o7(s7), o6(s6), o5(s5), o4(s4), o3(s3), o2(s2), o1(s1), o0(s0) );
74HC138 U2 ( .adr(adr), .o7(s7), o6(s6), o5(s5), o4(s4), o3(s3), o2(s2), o1(s1), o0(s0) );
74HC138 U3 ( .adr(adr), .o7(s7), o6(s6), o5(s5), o4(s4), o3(s3), o2(s2), o1(s1), o0(s0) );
74HC138 U4 ( .adr(adr), .o7(s7), o6(s6), o5(s5), o4(s4), o3(s3), o2(s2), o1(s1), o0(s0) );
はい、これで4つ作りましたとさ。
並列になってるだけじゃん
あ、あと、数字から始まるモジュール名って大丈夫なのか?
ASICだとロジック用MOSFET4個を1ゲートに換算するというように、 ゲート数に対する定義がある程度明確になっているけど、 FPGAだとせめてLUT数で表わさないと、あまり意味が無い感じはする。
FPGAはゲート数にすると見劣りする。
Lattice DiamondのSchematic Editorで、IO Portを配置するにはどうしたらいい? IO Portボタン押しても十字のカーソルになるだけで配置できない…
>>352 部品にI/Oっぽいのがあるのでそれを配置。
3ステートじゃ無い奴は2箇所からwire引けるけど、片方は内部側、もう一方が外部側。
外部側にwireをちょっと引いて、Nameでwireに名前を付ける。
名前はwireの端に出る。
I/O Maker?メニューを叩くと、入出力の指定が出た後、十字カーソルになるのでwireの端をクリック。
名前に台形の枠が付いてI/O作成完了。
古い奴だと、こんな感じだったかな?
>>353 1.Net Name ボタンを押して Wire の端に名前を付ける
2.IO Port ボタンを押して In/Out を設定し、名前を付けた端にカーソル合わせてクリック
でいけました。ありがとう。
AlteraみたいにI/Oポートをポンポンと置いていければ楽なのに…
stratix 3でDSPが100個ついてるのを使おうとしたら、 「使用可能ですが、Deviceがインストールされてません」ってでるんだが 無償バージョンにデバイスのインストールってできるの?
>>355 stratix 3だとけっこうディスク容量食うからいんすとーるしてないだけでしょ。
プログラムの追加と削除で「変更」ってやってみて。
XilinxのFPGAから外部にクロックを提供しようと思うのですが、 外部クロック入力をDCMで分周して内部クロックを生成し、 それをFDDRRSEで外部に出力しようと考えています。 こようにすれば外部クロック入力の制約のみで、出力されれるクロックも制約が有効になるのでしょうか? デューティー比も気になりますが、データラインとの遅延の差も気になっています。
>>357 有効になる制約とは、何を指しているんだ?
>>357 聞いていることが、出力されるクロックにも結果的に入力時の制約が効くか?
であれば因果関係から言ってある程度入力時の制約の効果が残るとは
思いますが、むしろ内部で分周するところに制約かけるか、或いは出力する
直前に制約張るほうが良いのでは。。。
そういうのは出来なくて、外部クロック入力にしか制約付けられないんだっけ?
コンパイル時間が異常にかかるんだが、最近はやりのクラウドとかで 高速化できないものですかね?
FPGAでコンパイルさせればよくね? とか言ってみる
いまNifty見てきたが、1時間12円。 出来そうだが、かといってCPUが特別速いわけじゃないよな。 スーパーコンピュータなんかでできたらいいのにな。
Xilinxとかが専用のクラウド構築してくれれば使いたいけどね。 賃貸しならライセンスフリーでそれに自宅機材の10倍速補償で
Xはマルチコア対応ヘボイし メモリ馬鹿食いだし 代理店でもいいからクラウド欲しいな
クラウドコンパイルがあたりまえになったら、i7ノート買った意味なくなるな…
アマゾンの32コア24GBメモリ機とか使うと速くなるんかな? あれは1時間150円位だっけ? 普段は手元のマシンでやって、重そうなコンパイルするときだけ ターボボタン押すとクラウド連結して30倍速!とかなるとカッコいい。
使ってみたいけどアプリのライセンス通るのかねぇ?
>>367 Aなら効果有るかもね
Xは現状2コアまでのハズ
24GBだとV6までならなんとか
V7-2000が出てくると64GB欲しいかも?
今は鯖機占有で配置配線してる
modelsimとか警戒するだろな。だって無償バージョンはワザとコンパイル スピードをおとしてるから。スパコンでやられたら意味なくなる。
>>370 シングルスレッドで動作するから
問題ないんじゃない?
achronixの評価用PCI-Eボード何処かで売ってねぇかな。
>>370 大丈夫、タイマー割り込みでロケーションカウンタ動かしてるから
すみません、教えてください。 Xilinx社のISEの、FIRコンパイラVER5.0を使って ローパスフィルタ(LPF)を作ろうとしています。 AD→FPGA(SPARTAN3-DSP)→DAという回路接続で、 ひとまず何らかの信号が出るようになりました。やったぁ! ですが、わからないことが出てきました。教えてもらえないでしょうか。 1. 0dBにならない FIRコンパイラの画面に出る特性図では、通過帯域が0dBになっているのに、 実際の信号は、その周波数で約1/2に減衰してしまいます。 1Vp-pを入れたら、出力も1Vp-pが出てくるのを期待したのですが、、。 こういうものなのでしょうか? 2. データの符号と深さの関係 フィルタ計数は、別のソフトで作成した係数を使っていますが、 それは小数点以下12桁くらいある符号付き小数点の数字200個くらいです。 LPFの入力信号は、この係数の形式と合わせる必要があるでしょうか? ・ADが10bit符号付きなら、係数も10bit符号付きにすべき ・いや、関係なし。掛け算器が上手にやってくれるから気にしなくていい。 どうでなのでしょう? 3. フィルタ出力の符号設定 ADコンバータのデータは、符号付きでやってくるので、 LPFの入力設定をサインドにしています。 しかし出力については、サインドかアンサインか選択するところが無いです。 出力は、入力と従う(同じ符号になる)と考えれば良いのでしょうか? 次段に接続するフィルタの入力符号設定ができなくて困っています。 4. 減衰度合いについて 現在は10bitのADを使っていますが、12bitに増やして根気よくチューニングして 最終的には90dB以上の減衰にしたいですが、難しいでしょうか? というか、減衰度とbit数の関係がわかりません。 減衰度を上げるには、ADのbit数を上げれば良いでしょうか? それともサンプリング時間を高速にすれば良いでしょうか? たくさんてせすみません。宜しくお願いします。
>>374 逆に興味があって質問させていただきます。
Xilinx社に対してこの種の質問をした場合のサポートには
何か問題や不便があるのでしょうか?
>>375 趣味でやっていますし、知識もないので恥ずかしいです。
このスレなら、何かヒントがもらえそうに思いました。すみません。
質問内容がまずいでしょうか?
>>376 逆に質問内容が、大変具体的に判り易くまとまっているので、
この質問をメーカーに送ってサポートに不満が残るのでは、
今検討中の案件にXilinx社を採用できません。
また、ホビーユースとビジネスユースを差別してサポートされるのも
困ります。
ご質問を拝見して、Xilinx社のサポートで満足な解決が得られず、
こちらに来られたのだろうかと少々心配がよぎったのです。
>>374 Xilinxの担当者ではないので、
横レスになるかもしれませんが、興味深い話ですので
割り込ませていただきます。
1. 0dBにならない件について
ビット数や基準電圧の設定値によって影響されている
可能性がありますので、まずはADCとDACの仕様を
再確認した方が良いと思います。
2. データの符号と深さについて
1ビットあたりの分解能は6dB(電力換算で3dB)といわれています。
ADコンバータの精度が10bit(分解能60dB)であれば、
別のソフトでフィルタの入力信号を10bitと設定して、
係数を計算した方が良いと思います。
ちなみに、フィルタ係数のビット数は入力信号のビット数と
同じでは無くても良いはずです。
符号付きにすべきかどうかについては、
Xilinxのサポートもしくは資料を確認した方がいいと思います。
3. フィルタ出力の符号について
DAコンバータが符号付か否かによって変わると思います。
>>377 そうですか、了解しました。
>質問内容が、大変具体的に判り易くまとまっているので、
ありがとうございます。ちょっと嬉しいです。
>>378 ありがとうございます。
1. 0dBにならない件について
すみません。前回の私の説明が悪いですね。よくよく考えてみると、
AD、DAの、フルスケールデータ時の出力電圧何Vか、によって答えは変わりそうですね。
そういう意味では絶対値は規定できない、そんな気がしてきました。
例えば
ADで入力2.5V→フルスケール(0x3fff)→フィルタ通過帯域なので0x3fff→DAへ。
フルスケール(0x3fff)で、5V出るDAコンバータなら、
都合、2.5V入力→5V出力となり「逆にゲインがある」ということになると思います。
なのでFIRコンパイラーの0dBグラフの言わんとしていることは、
「通過帯域を基準(0dB)として、阻止帯域は-50dBに減衰しますよ」ということ
のような気がします。どうでしょうか。
2. データの符号と深さについて
>ADコンバータの精度が10bit(分解能60dB)であれば、
あっ、わかりました。もしかして、
10bit = 0〜1023の1024段階 → 20log(1024) = 60.2 (dB)
16bit = 0〜65535の65536段階 → 20log(65536) = 96.3 (dB)
ということでしょうか? だとしたら、10bitで90dB以上なんて無理ですね。
チューニングとか、そういう問題ではありませんでした。恥ずかしか。
ありがとうございました。
>DAコンバータが符号付か否かによって変わると思います。
すみません、これも私の説明悪いです。
FIRコンパイラーには、
・入力信号の指定に、サインド/アンサインドの指定がある。
・しかし出力信号の指定に、その指定が無い
ということで、質問しました。
入力をサインドにすれば出力もサインド、ということかなぁと思いまして。
ありがとうございました。
>>379 そのツールは使ったことないから一般論でいうと、0dBは、3FFhを入れたら3FFhが出てくるってこと。フィルタの前後がAD/DAとは限らないのでそれらのゲインとかは自分で考慮してねってこと。
signedにフィルタ掛けてunsignedで出すとかは出来ないから、普通は入出力フォーマットは同じ。
ザイリンクスのFPGAで、 チップスコープを入れないと症状が出るのですが、入れると症状が止まってしまいます。 どうすればよいでしょうか? チップスコープの観測点数を増減してみましたが、変化はありませんでした。 順番に1本ずつ減らして行って、直ったところの線に原因がある、このような調べ方で 良いでしょうか?
>>382 ありがとうございます。空きピンはゼロではないですが、さすがに50本とかは無いです。
今はチップスコープをあきらめて、しょぼい本数の空きピンに信号を出しながら、
オシロで見てます。
>設計が悪くて特定のバージョンだけ不具合が発生するのはたまにある。
この場合のバージョンとは、ISEのVersionでしょうか、それともチップスコープのバージョンでしょうか?
おっと、インプリが終わりました・・・・
>>381 タイミングに問題があるんでない?
セットアップやホールドが足りなくてまともに動かないのはよくあるぞ。
そんなときはフィッティングだけ何回もやらせて、タイミングがよさそうなのを使うと良い。
>>384 ありがとうございました。
>そんなときはフィッティングだけ何回もやらせて、タイミングがよさそうなのを使うと良い。
有益な情報ですね。メモしておきました。
フィッティングだけ何回もやらせて・・・とは、思いつきませんでした。
暖房も切れてるし、1人で寂しいので今日は帰ります。
みなさん こんな孤独と戦っているのかなぁ。
また教えてください。ありがとう。
386 :
774ワット発電中さん :2011/01/12(水) 23:07:01 ID:/Y+bkAjv
QuartusII 10.1で、CycloneシリーズとMAXシリーズしか使わないから、インストールオプションでStratixとか切ってた。 そのせいか知らんが、MegaWizardでLVDSとかALTGXとか選ぶと立ち上がらなかった。 結局アンインストールしてインストールオプション全部有効にしてインストールしなおしたら立ち上がるようになった。 なんだかなぁ…
私もここ数日前から10.1に移行したところなのですが Block Diagram/Schematicが使いにくくなった。 シミュレーションは何処行った?って感じで 挫折して9.xに戻りそうですwww
389 :
774ワット発電中さん :2011/01/15(土) 03:49:52 ID:EwBa+ZXS
一方ISEはどんどん進化して使いやすくなっていくのであった。
教えてください。 FPGAは、電源がonになると、外部のFlashROMからFPGA内のRAMにプログラムを読み込んで、 動き出します。ですが、FPGA内部がRAMではなくてFlashROMになっていれば、 電源on後直ちに動作開始できると思います。 ここで質問なんですが、 なぜFPGA内部はRAMになっているのでしょうか? はじめからROMを搭載して、それに書き込むようにしないのは、なぜでしょうか? (秋田県 FPGA大好きママさん 34才 学生)
こんな便所の落書きのような場所より、先生に聞いたほうが良いと思うけどな。 そこから派生していく、いろいろな話も聞くことができて、知識の幅も広がる。 「○○は何でしょうか?」「○○です」「ありがとうございました」 ではピンポイントな知識(しかも、恐らくはすぐ消えてしまう)にしかならない
>>390 FLASH ROMには寿命が有るからなんです。
393 :
>>390 :2011/01/15(土) 11:57:06 ID:OxEkkvPh
Sparitan 3AN は、FLASH 内蔵型でしょ。 電源ONしてからコンフィグはするけど。 FLASH と FPGA ではプロセスが違うから同一のダイにするのは難しいだろう。 CPLDだと逆に EEPROM になってるけどね。 FPGA大好きならもっと知識を仕入れとけ。
コストに跳ね返らずに出来るならとっくにやってる罠
似たようなことしてるのが寺の MAX II シリーズじゃなかったっけか。
LatticeのなんかはゲートそのものにFLASHが内蔵されている機種があったような
今時の使い方はダイナミック・リコンフィグレーションじゃないの? そうなると寿命が気になるFLASH型よりも SRAM型の方が使いやすいんだよね。 コンフィグ用のROMは乗せてなくて マイコンやパソコンからコンフィグさせれば 後から内容の入れ替えが簡単だし。
フラッシュを内蔵してもRAMである事は何も変わっていないけど?
>>397 FPGAの最初から「Reconfigration」のために、内部を全部RAMにしたの?
電源onで一斉に動き出す回路の中で、起動が一番遅いのがFPGA。
また、RAMのおかげで、動作中に何かノイズが乗ると動作が飛んでしまう。
そんな不安定なデバイスって、ありなの?
それを考えると、マイコンのほうが何倍かマシな気がする。
要はマイコンと同じように、ブロックRAMなど以外は全部ROMにして、
そこにconfigされればいいのに。
それなんてCPLDw
LUTがROMだと速度と集積度でFPGAを構成するのが困難なのかな?
402 :
774ワット発電中さん :2011/01/16(日) 11:44:45 ID:JbG2m56l
RAMっっていっても、DRAMじゃなくてSRAMだから 外部から信号ノイズが入ったくらいでは中身が書き変わることは ないよ。もちろん静電気がはいったら、CMOS自体がおかしく なるけどなwww あと、ROMにしない理由は集積度の問題。SRAMとEEPROMでは 集積度に雲泥の差が出る。FLASHも同様。
configromのセカンドソースは出ないのか
>SRAMだから外部から信号ノイズが入ったくらいでは中身が書き変わることはないよ でも中精子線が入ると、ダメって聞いたけどなぁ。 だから宇宙で使えないって。Actelばっかり使ってるって。
民生用は民生用。そこまで考えて設計して無いし品質保証もできん。中性子。 テストするにも莫大な時間と費用コスト掛かるから年間数個も吐けない小ロットに投機したくない。 はやぶさに積んだCPUも過去に使ってて資材倉庫でデッドストックになってた貴重な1品を拝借して来たとか。 こういうとこにこそ国家予算注ぎ込んで欲しいんだけどな。
天文台のCCDみたいにCPUもウエハーから作る自家製にすればいいんじゃないか?
ASICもテクノロジー上がって SRAMはECC付きになってきたね FFをどうするのか知らないけど
xilinxとかがSRAMなのは集積度を優先しながら価格を下げたいって事だろ。
CPLD系はEEPROMが多いけど集積度が低いし。
>>401 QuickLogicのワンタイムFPGAは速かった。
SRAMでもあるでよ
>>399 おまえは、電源投入後にリセットをしないのか?
>>411 マジで? 擬似SRAMじゃなくて?
SRAMで飛ぶってことは回路自体の信頼性も損なうってことでしょ大丈夫かえ
>>402 あれ、最近はフラッシュが一番集積できるんじゃなかったけ?
フラッシュはもう、SRAMどころか、DRAMも追い越したと思ってた。
MLCじゃ、さすがに訂正ロジックがないと使い物にならないだろうけど、
SLCでもDRAMとトントンくらいでは?
すると、FlashとRAMで ・どちらも集積度変わらない、 ・どちらも放射線の影響出てしまう、 だったら、config無しに電源onでスグ起動のFPGAが出来てもいいと思います。 マイコンだと電源on後50msくらいで走り出すのに対して、 FPGAは、電源on後configに1秒くらいかかって、起動が遅いというハンデも無くなると思うんですが。
NOR FlashとNAND Flashを同列に考えるのが間違いじゃない? 普通コンフィグROMはNORだよね。
>>417 ランダムアクセスしないならどっちでも同じ
最近のは容量でかいからセルはNAND構造じゃないかな。
独り言ですが、私のFPGAに対する願いは1つ。 「マイコンのように起動を速くしてください」です。 マイコンより何100倍も性能が高いのに、起動時間があれじゃね、って。 マイコンやってる人たちから、いつも起動時間のことを言われて、悔しいんです。
マイコンでリセットするんだ そしてマイコンに言ってやれ
NORもMLCみたいになって特性怪しいよ あとプロセスに手間掛かるから Logicとの組み合わせはSRAMが良いね
> NORもMLCみたいになって特性怪しいよ そか…世間知らずでスマソ
>>420 むしろ、マイコンにコンフィグさせればいい。
コンフィグROMも節約できる。
>>419 それはFPGAの起動が遅いというより
FPGAにインプリした回路の起動が遅いという話じゃね?
コンフィグが終わるまでマイコンを強制的にリセットしておけばいい。 マイコンなんかに文句は言わせない、その意志を示すんだ。
イマドキはマイコンだってフラッシュからRAMに転送してブートするんだろうに。 PICやH8くらいしか使ってないんじゃねぇのか?
まあ、確かにねぇ。 設計の時は、“一瞬バスが浮くのが気持ち悪い”とか思うのに、 コンフィグ終わるまで秒単位で浮いたり 下手すりゃぶつかったりするんだからなぁ。 でも、そんなに頻繁に電源落としたりしないだろJK
なんで電子技術世界一の日本のFPGAがないんだ? FPGAなんてローテク過ぎて、こんな製品だしたら馬鹿にされるからか
>電子技術世界一 20年前の話だなそれ
>>429 つまりその後のエンジニアは低脳で先人が築いた電子技術世界一から落っこちたと
ハードもそうだけど日本はソフト面も弱いからね、 日本人の構築したコンパイラなんて全く信用できないからなぁ。 たとえFPGAのハードを作れてもFPGAの統合環境が絶対に作れないと思う。
1. 電機業界の経営陣を団塊世代の馬鹿が占める様になったので、 技術開発投資がほとんど行われていない。 2. 製品開発が、派遣丸投げになり電機メーカーに技術が蓄積されなくなった。 などなど
>>431 NTTがPartenonという環境を作ったけど、
結局誰も使わなかったみたいだね。
SFLがちょっとぶっとび過ぎてたとかな
>>432 団塊の世代と言うよりはハードの時代に成り上がった人達なのでソフト屋を軽視するんですよね。
ソフト屋の地位が低いので資本も来ないしソフト屋も育たなかった。
寺termと秀丸とrubyがなければ、うちでは開発が成り立ちません。
>433 PARTHENONとはまた懐かしいw 某社がMUSE音声チップの開発に使ったらしいよ。 今は亡きDesignWaveMagazineの創刊号に広告が載ってる。
>なんで電子技術世界一の日本のFPGAがないんだ? やっぱりFreeman特許があったからでは
随分とピントのボケまくった情報だなぁ・・・
あ、438へのレスね ソフトのコア部分が日本製ならソフト名や会社名出してね
FPGAだけど、開発用ソフトも日本ダメだよな おまえら、なんか日本製の基幹ハード開発ソフトって使っている? 回路図、PCBCAD、回路/HDL/PCBシム、FPGA合成ソフト等全てうちは海外製だな お前らのところって寺termと秀丸が基幹開発ソフトなんか? こんなところは今でも回路図を鉛筆で紙に書いているんか
紙と鉛筆?いつの時代だよwww 一太郎と花子使えよ。
>一太郎と花子使えよ。 これ、笑う所?
あたりまえだ。大規模なソフトは海外に決まっている。 うちだって,回路図はExcelだし,計算はHPの電卓ソフトだ。
446 :
774ワット発電中さん :2011/01/19(水) 22:49:13 ID:BRPSyQfq
FPGA開発の基本になった、世界初のCPLDの特許は 日本のリコーのものだったって知ってる奴はいないのか・・・。
>うちだって,回路図はExcelだし,計算はHPの電卓ソフトだ。 ちょー。 Excel はレジスタモジュールとかトップとかも作るだろ。 何でも出来るぞ。
>>443 ちょwwwww
一太郎と花子ってwwwwwww
クソワロタwwwwwwwwwwwwww
回路図はドラフター付製図板で書く それを青焼きでコピー 計算は計算尺 これが正しい日本式設計スタイル
>>449 で、回路記号にはステッドラー製のテンプレートを使うわけですね。
アートワークは図研だな
>>440 合成ツールが日本製なんじゃなくて、合成ツールの中で動いてるエンジン
部分って話だから。
信じるのも信じないのも自由だけど、PARTHENONなんかを独自に作り上げ
ていたくらいなんで、論理合成に関するノウハウを持った人もそれなりに
いるのだろうし、本当だとしても別段不思議では無いかなとは思ったけどね。
ただ、昔からそうだけど、こういう類の種は一杯あっても、商売に結び付けて
いくのが下手だよねぇ。研究者が銭儲けに走るべきではないと思ってるのか
何なのか・・
PARTHENONシステムは必死に商売しようとしてるぜ。 学生はタダ、とかそういうありがちな戦略で。
教えてください。 みなさんはFPGAのソフトをバリバリ書いていらっしゃると思うのですが パソコンは、どのくらいのスペックのものを使っていますか? 私はザイリンクス社のISE Webpack 12.3 + Core 2 Duo 2GHzで 使っているのですが、コンパイルに凄く時間がかかります。 小さいプログラムでも5分くらいかかっていて、泣けてきます。 この際、新しいPCを買いたいのですが、 1. PCを変えれば、劇的に速くなるでしょうか? それともさほど変わらないでしょうか。 2. オススメのノートPCがあれば、教えてください。 お金は20万くらいならなんとかなります。
なぜその5分が待てない? コンパイルなんて最後の最後だろ。
シミュレータさえすぐ起動するなら、合成なんか遅くてもいいよな
>>455 >コンパイルなんて最後の最後だろ。
コンパイルというか、シンセサイズです。
チップスコープというのを追加して実行すると、さらに時間がかかります。
マップとかはその後なのですが、今はシンセサイザが遅いのを気にしています。
>>456 >シミュレータさえすぐ起動するなら
「起動時間がすぐ」であることに、何か重要なポイントがあるのでしょうか?
私の場合は、主ミレーたの起動時間は特に気になりません。
「シュミレータの実行速度(完了時間)」の方がが重要だと思っています。
メモリはどのくらい積んでるの?
論理合成と配置配線は別問題
>>458 Windows XP 32bitの、メモリー4GBです。
CPUを64bitにすると速くなるものでしょうか。
64bit用のISE WebPackは、あるみたいです。
さらに4コアとかに対応していればうれしいです。
4コアとか8コアとかで効果があるならCPUを奮発したいです。
>>459 そうです。
満足のいくシンセサイズ+シュミレーショーンが、速くできれば
その後のステップは 流したまま帰るとかできますし。
もっとも、速いCPUなら配置配線のほうも速くなると思います。
>>460 残念ISEは2coreまでしか使わない
Quartusなら有るだけ使うんだけど
メモリはswap発生してなきゃ足りてる
>>461 満足のいく論理合成ってなんだろう
FPGAは配線リソース等が決まってる
ASICならインプリ出来てもFPGAに
落とし込むのは大変かもしれない
性能をもとめるならFPGAのアーキに
ある程度合わせた合成も必要だし
配置配線は合成されたネットの意図
を解析してアーキに最適な配線を
模索しなきゃ駄目かもしれない
その辺の絡みも合って新規参入が難しい
Latticeの用に合成は外部ツールに
お任せってのも有るが
464 :
774ワット発電中さん :2011/01/20(木) 20:27:34 ID:k8tdydcZ
>>446 という妄想を持っているリコーならぬ、馬鹿な設計者はいねがーーー!?
>>463 Latticeは最近自前の論理合成を用意したみたい。
>>464 世界初かどうかはともかく、歴史を調べてみると色々おもしろい。
リコーはPlus LogicとCPLDを共同開発してたとか
そのPlus LogicはXilinxに買収されてXC9500が出来たとか
TIとかロームもFPGAやっててActelに買収されたとか
IntelがCPLDやっててAlteraにPLD事業買収されたとか
etc...
…買収ばっか。
将来性を見込んで開発始めたけど
儲からなかったんだな、きっと。
>>462 ありがとうございます。
2coreのみですか。4コア8コアと使って欲しかったのですが、ちょっと残念です。
Core2 Duo → Core i7 にすると、速くならないでしょうか。
スワップが発生しているかどうか、どうしたらわかりますでしょうか?
468 :
774ワット発電中さん :2011/01/20(木) 21:44:38 ID:b97VC6rR
>>466 参考程度に・・・
ISE10.1でメモリ8GB積んだCore i7 850のマシンで
XC5VLX110T使用効率54%程度のコンパイルやらしてみて
40〜50分かかる。
OSはXP32bit版。
因みに同程度のコンパイルをPen4 1GBメモリ搭載マシンでやると
2〜3時間かかって仕事にならんかった。
>>461 そもそも合成したあとでシミュレーションする理由がわからん。
RTL でシミュレーションして OK なら合成・配置配線じゃなかろうか?
何か、複雑な非同期があるとかそんなんか?
普通の同期回路ならチップスコープすら不要なんだが。
>>466 試しにウィルスソフト切ってやってみ。
ファイルの生成と削除を大量に行うので、すごく差が出ることがある。
なぜか、xilinxとワークフォルダを監視フォルダからはずすだけでは
大きくは変わらなかった。
>>470 何か知らんけどTempフォルダにもファイル生成してるよ。
以前Tempフォルダクリアしたら1GBくらい空き容量が増えた覚えがある。
みなさん、ありがとうございます。
>>467 ありがとうございます。
とても参考になります。タスクマネージャで見るのですね。
また、Xilinxのページ、大変参考になります。Virtex5だと7GB超ですね。
良いページを紹介して下さって、ありがとうございます。
>>468 大変参考になります。とても具体的で、ターゲットもミードしていて。ありがとうございます。
こういうお話が聞けると思っていませんでしたので、嬉しいです。
みなさんのお話を参考にして、このスペックで買おうと思っています。
http://loda.jp/mcnc/?id=104.png SSDは初めてなので、ちょっと期待してます。
(知人から、HDDからSSDにするだけで、激速になると聞いています)
ノートPCにしようか、デスクトップにしようか迷ったのですが。
明日まで、もう一晩考えて、注文したいと思います。
貴重なお時間を頂いて、皆さんどうもありがとうございました。
趣味レータと書いてる時点で 釣りっぽさが拭えない
>>472 PC来たらレポートよろ〜
5分が3分になるといいね〜
合成のことをコンパイルって呼んでる人は たいそうアタマ悪そうに見えるから不思議 …実際悪いから不思議じゃないのかもしれないが
とはいえ、Quartusの表記がcompileになってるんだからしょうがないだろうに
合成のことじゃなくて、論理合成、テクノロジマッピング、配置配線 コンフィグデータ生成までの一連のことを言ってるんだと分からない やつのほうがアタマ悪いけどな。
SYN MAP PARでいいよ
>>468 32bit版のXPに8G搭載って
もったいない気がする
>>465 おぉLatticeも用意したのか
これでバグの押し付けあいも無くなるか
使う予定無いけど
リコーは理研Grだから色々やったかもね
でも商業ベースのFPGAはXilinxでいいんじゃね
Fabはエプソンだったけ?
>>479 TempをRAM Diskにしてるんじゃね
>>466 i7って最新のか?
前世代i7でメモリ3chでも大差なかったよ
まぁ半日かかるとかだと累積の差はあったけど
ISEならマルチの意味があまりないので
最新最速i5と高速メモリに投資した方が良いかな
>>481 TempをRAMDISKにすると、8Gくらいの総メモリ容量ではTempが足らなくなることあるし、
再起動後になんかやるソフトがうまく動かなくなることあるし、いろいろ問題出るので、
うちは使わなくなった。
指定フォルダのディスクキャッシュみたいな使い方だとヨサゲなんだけど、なかなか
良いのがない。OSのディスクキャッシュは、あまり賢くないし。
結局、単なる暖房器具と化している。
教えてください。 Xilinxのダウンロードケーブルは、ボディ色が黒か赤だと思うのですが、 「白いやつ」がネットで売られています。しかも、赤の半値以下で。 一応Xilinxのロゴも入っています。 あれって、Xilinx純正なのでしょうか? 「黒い熊に白いペンキを塗って、ハ○ンダだ」と言っている人達が作ったような。 買っても大丈夫でしょうか?
Alteraだと、VHDLでwith〜select書くときに、全部のケース書けば良かった。 Xilinxだと全部のケース書いても駄目で、最後はothers必須だった。 同じ言語でも微妙に解釈が違うんだな。
後者のほうが、親切?だと思うけど。 Verilogも、もっと厳しくチェックして欲しいんだけど。
xx when X"0", … xx when X"E", xx when others ってなるのが気持ち悪い。 0〜Fに一対一対応してるから、Fで書きたい。 それともFまで書いてダミーでothers入れる?
>>488 えっ? そういうことなの?
絶対"F"で書きたいじゃん。
490 :
774ワット発電中さん :2011/01/28(金) 00:34:38 ID:/BiJZrmI
すみません。教えて下さい。
以下のページのような周波数カウンタが作りたいと思っています。
http://www.nist.gov/pml/div685/grp03/multicoincidence.cfm このページではXylo-EM FPGA boardというボードを使ってますが、
このボードは Altera Cyclone II FPGAとCypress USB-2 chipってのがのってるボードと、
ほぼ同等の使い方ができるのでしょうか?
つまり、xylo-EMではないボード上でこのページにあるファームウェアとかドライバを使いたいのです。
FPGA超初心者なので、変な質問だったらごめんなさい。
自分でいじれないならXylo-EM FPGA boardを買うしか無いよ
>>468 マシンに投資するなら
ISE11にverupしたほうが効果あるよ。
>>492 みんなISE12.4使ってるんじゃないの?
>>488 >それともFまで書いてダミーでothers入れる?
俺はそうする。それが自然だろ。
>>487 >Verilogも、もっと厳しくチェックして欲しいんだけど。
リントチェックとかカバレッジとかやると厳しくチェックしてくれるよ
>>494 みたいに F まで書いて default 書くと“default を通らない”って
警告される。ってか、カバレッジ100%とか無理。勘弁して!
Warningゼロを目標にしているけど、合成で絶対にwarningが出てしまい、 「緑の丸チェック」にならない。例えば、 ステートマシン組んだりしたとき、reg [2:0] state とかやって、 stateが0→1→4→5→0→1...とか遷移させると「state<2>使ってないやん。ロジックに置き換えたで」とか Warningが出る。そこまでケチるなよ、緑マークにしてくれよ、って思う。
VHDLのsignalは8値(だったかな)、verilogのwireは4値だから 4bitのcase文に0-Fまで書いても、全ての場合を尽くしてるとは全然言えないので others, default を書くほうが理屈にはあってるかも まあ、書かなくてもみょうなラッチを合成したりはしないと思うけど
signalじゃなくて std_logicが8値だったっけ? シミュレーション時に、UとかXとかHとかLが来た場合どうすんの?って話だな
std_logic だった... orz signalってどっから出てきたんだろ ^^;
>>497 >verilogのwireは4値だから
この4値って何ですか?
wireなら1本なので、HとLの2値しか内容に思うですが。
>>499 std_logicは9値
0 1 X H L W U Z -
>>500 0 1 X Z
シミュレーション上の問題だけで
生成される回路に全く影響ないけどね。。。
だから casex を使えと(ry
>>501 ありがとうございました。そういう意味ですか。なるほど納得です。
ありがとう
シミュレーションといいつつ、実際の回路より複雑でめんどくさいよね シミュレーションを意識した記述が面倒だから合成の速い小規模なFPGAに乗っけてJTAGロジアナで見た方が速いっていう
default: SELECT = 8'hxx; で動かないものを作ったことあるよ。 8'h00でも8'hffでも8'hzzでも動くのだが・・・ なんで?
>>504 シミュレーションで動かないものは実機でも動かないし、
数万ロジックぐらいの小規模ならそれでもいいかもしれんが。
>>505 コンパイラ次第だろ。
>>504 そういう香具師はいるけど、結局あれやこれやと確認するのに時間がかかるケースが多い。
最低限の動作はシミュレーションで確認した上で実機で確認するのが吉。
JTAGロジアナは遅いし、同期もあやふやなので、動いているのを確認する程度しかできない。
SignalTapUやChipScopeを仕込むためにはでかいFPGAがいる。
という事でsy/ZzEsUは学生か、仕事の遅い愚か者って事がよくわかる。
>>506 実機では要らない不定値対策が面倒すぎるんだけど
一箇所不定値が出ると伝染してあらゆる箇所が不定値になってしまう
なんかシミュレーション用のコツとかあるの?
>>507 学生は正解。Signal Tap IIなら一番ちっさいFPGAでも載るけどね
実機で駄目だったら、そのときの信号を基にテストベンチ書いて…っていう酷いフローになってるw
テストベンチ書くより実機で試したほうが早い程度の規模だから出来ることではある
>>508 不定値だしちゃだめだろ。
リセット用回路入れてないのか?
Spartan-3E について質問。 DONE を自分自身に RESET 信号として入れてるんだけど、 DONE が High になったときはすでに内部は動いてるという認識で OK? 要は DONE で初期化できるかということなんだけど。
ありがとうございます。ややこしいけどよく読んでみます。
Xilinx のLE1つで作れる SRL16 みたいなのって Altera にはないんでしょうか? "AN 307: Altera Design Flow for Xilinx Users"に SRL16 Conversionっていう項があってMegaWizardで LPM_SHIFTREGとMultiplexerから作れって書いてあるけど 普通にFFを16個使うのを作るだけみたいなんですが・・
Alteraだと分散メモリ作れないから無理なんじゃないかな
>>513 何か動作に問題有ります?
いいじゃん見積り易くて
LTUがRAMになる夢は大昔に捨てた
レスありがとうございます。 LEの構造とか似たようなもんなので、分散メモリとか当然のごとくあるもんだ、 と思ってました。 SRL16 は、普通にLEで作るとトンデモ設計になるような長いディレイラインを作って・・ とゆうようなアイデアが浮かんだんで、手元のボードにのせてみようと思っただけなんですが、 汎用性ないってことですね
Xilinxだけかと思ったらLatticeも分散RAM乗ってるのな。 LatticeはCPLDしか使ってなかったから知らんかった。
518 :
774ワット発電中さん :2011/02/01(火) 00:45:00 ID:BFPXDo6z
分散RAMがあるから、俺はXilinxを使う、と言っていた人がいた。 裏返せば、それがなくなったらALTERA使うけどね、という意味か。
小容量のRAMとかFIFOをブロックメモリの消費を気にせずに使えるのがいいですね Alteraでは、16byteのRAMを作るのは 16x8=128個のLE消費するしかないのかな?
>>519 そんな時は大盤振る舞いでブロックRAMを使うがいいさ。
※ちょっと前までは1個のRAM容量が小さくて数が多かったから
気にせず上みたいな使い方が出来たのに、最近じゃあ・・・(ry
今までやったことなかったけど、頭に浮かんだのは、state machine でよく出てくる wait counter 色々な stateで、色々な wait count をセットする multiplexer と共用の binary counter でできてるはず。 こういうのを全部、各state専用の SRL16で作ったらかなりリソース削減になりそう。
>>520 RAMでかくなったよね
まぁLE数も増えたけど
分散RAMだとタイミング取りにくい
からLE構成でも不満は無いんだけど
そういや、メタステーブル回避のときに入力をクロックで1,2回たたくけど、 これはそのまま何も考えずに always @(posedge clk) begin sync_out <= sreg[1]; sreg <= {sreg[0], async_in}; end と書くと SRL16 に合成されるよね (XILINXの場合)。 XILINXのコードサンプルは SRL にしないよう↑にわざわざ (* ASYNC_REG="TRUE", SHIFT_EXTRACT="NO", HBLKNM="sync_reg" *) を前置して FF に合成するようにしてるけど、SRL ではメタ回避的に駄目なの?
524 :
774ワット発電中さん :2011/02/06(日) 00:07:35 ID:b1pY0VN8
>>517 LATTICEの分散RAMはXILINXの元技術者がスピンアウトして
技術をもっていったものだよ。だから元々XILINXの技術。
>>523 >SRL16 に合成される
タイミングの制約条件はどうしてる?
>>524 AとXがクロスライセンスした時
分散RAMは要らないって事だった
のかねぇ
>525 制約は LOC = P24 とかのピン名指定以外は何もなしで。 実際、SRLのが省資源で遅延も少なくなってるから 無条件では SRLにしてくるのはシンセサイザ的にはまあ正しいし、こっちのが速いからできればSRLにしたい。 で、本題は、明示的に SHIFT_EXTRACT=NO して SRL16 利用を禁じるのは何故? ってとこっす。
本来の目的を見失ってないか?
529 :
774ワット発電中さん :2011/02/23(水) 21:22:41.78 ID:Pp/AONqj
ISEの作業は、Core 2 Duo より Core i7 のノートPCのほうが、速いでしょうか?
>>529 それでCore 2側もノートPCなら笑える
531 :
774ワット発電中さん :2011/02/24(木) 10:18:41.33 ID:aYaqz6bM
そうです 両方ともノートですが、何かマズイでしょうか?
532 :
530 :2011/02/24(木) 22:19:23.56 ID:F7ts7XFa
わるい なんか色々逆に読んでた 申し訳ない 気にしないでくれ
>>529 多少の差はあるだろうがいうほど変わらんよ。
メモリ量が同じならね。
>>534 ISEはマルチスレッド処理に対応してるのか?
じゃね?
Webpack12.3で試してみたけど どこがマルチスレッド対応なのか分からん。 製品版だけやったっけ?
>>538 デバイスだけじゃなく
論理もクロックドメインが違うとか
明確な時じゃないと2core動かない
感触です
ある寺は、マルチスレッドに対応してるの?
FPGAの開発はみなさんノートPCですか? それともデスクトップPCでしょうか? 作業台の上でFPGAソフトを組むので、デスクトップ+LCDモニタより、ノートPCのほうが 使いやすいと思うです。でもノートPCに「消費電力無視、スペック至上」という機種は 少ないような話を聞くし。
>>541 俺はディスクトップ。
ノートの速度云々より解像度が嫌。
スペック重視ならvaioのtypeZだろうね。
デスクトップの24inch 1920x1200(1080) とか使ったことあればノートには戻れないと思う 前ノートで 15.4inch 1920x1200 使ってたけど、神経疲れた
IBMのThinkpad W701dsを使っているが、17インチ(1920x1200)で調子いい。 文字が小さいのが難点。
FA用防滴液晶パネルをパネルマウント。 組み込み用のMTT製パソコンをラックの中 キーボードは奥行きの短いの選定 モニタは目線が上にあると何故か頭に残らない ちょうど本を読む角度くらいに倒さないと、頭が廻らないので苦肉の自作
コード書くときはデスクトップ、書き込むときはノートっていうスタイルが多いとおもうけど
1440x900くらいあれば困らないからノートでもいいかな。 ちょっと縦が狭いけど、苦ではない。 デスクトップは2048x1152だけど、開発環境には半面強しか使ってないね。 残り半面は資料閲覧とか。
ふつう実験室の机って、奥行き750×幅1500くらいでしょ? その机の向こうにラックがある、というのが多いパターンじゃないですか。 で、自分から見て一番手前にキーボード、その左に開発中の基板(FPGA)、 その向こうにオシロ、キーボードの向こうには仕様書、 そしてモニタはラックの中に置くんですよね? そうしたら、750mmも向こうの高解像度モニタの「小〜さな文字」を 目を凝らして見てるのって、なんとなく間抜けな感じがしません? だったら初めからノートPCでいいと思うのですよ。 確かに、モニタが自分の顔の位置より上にあると、やりにくいですよね。 ラインのお姉さんがOK/NG見てるワケでもないし。
>548 確かにその配置だとマヌケだな。 その配置のベースを崩さないなら、液晶モニタを右に置けばいい。
>>540 最近は指定しただけ使ってるように見える
>>549 LCDモニタ置いたら、半田ごてに邪魔でしょ?
左に置いたら資料が見えないし。結局、ノートPCで手元に置くのが一番良いと思う。
ちなみに僕の環境は、再度ワゴンを自分の左右に置いているので、コの字型に物を配置してる。それでも狭い。
・仕様書、ドキュメント
・ロジアナ、オシロ
・電源装置
・マルチメーター
・ターゲットボード
・SG
・ノートPC (これが遅くて困ってる)
・○○解析装置 (内緒)
・センサー、アクチュエータ、その他の機構部品は机の下に
もー、大変。
ノートPCとデスクトップPCと同時に使っていいなら ノートのほうはリモートデスクトップとして使う手もあるかも USB-JTAG とかをデスクトップのほうから引っ張ってこれないと 多少面倒な点はあるんだけど
>551 ハンダ作業に邪魔になる理由がサッパリ分からん。 そもそも基板は左なんだから、ハンダ作業も左だろ。 つか、資料はキーボードの奥と言ってたのに、いつのまにか左に移動してるってどーユー事よ。
机の上にラック置いてその中に基板、測定器入れると捗るわ。
測定器は測定台車に載せているよ。 重量級が多いので
半田付け作業は別の場所でしたほうがいいと思うんだが…
ロジアナとかオシロつなげた状態で移動したくないんだよ。 クリップ外れるから・・・(ちゃんと固定してないのが悪いんだけど)
基板を設計する段階で、ロジアナ接続用のバスプローブコネクタを用意しとけ
量産基板にそんなコネクタスペース空けないだろ。
量産にFPGA使わないだろ
ASIC作れない弱小企業も存在するの忘れないで・・・
>>560 量産でもFPGA使うよ。
数にもよるけど。
ちなみに俺のオシロのなかにはザイが入ってたぜ。
> ちなみに俺のオシロのなかにはザイが入ってたぜ。 / ̄ ̄\ / _ノ \ | ( ●)(●) <おっとそこまでだ . | (__人__)____ | ` ⌒/ ─' 'ー\ . | /( ○) (○)\ . ヽ / ⌒(n_人__)⌒ \ ヽ |、 ( ヨ | それって、DSO nano / `ー─− 厂 / | 、 _ __,,/ \
カーノプスキャプチャとかでもFPGA使ってたな。
>>563 nanoじゃないよ。
DSO2090ね。
画像処理ボード(量産)なんかはFPGA載せてランタイムに書き換えて使うぞ。 ASICのプロトにFPGA使うのも良いが、それは用途のひとつでしかないわけで。
20台でも量産ですか、そうですか・・・
量産基板を半田付けしてリペアしつつ開発ってクソ状況に 誰もツッこまないのはナゼなんだぜ?
量産型ザクだと3000〜8000体 量産型エヴァだと9体
>>568 清酒メーカーみたいな名前の某JASDAQ銘柄企業では、
量産基板を切り張りして出荷してた。
>568 ノイズやシビアなタイミングを見るのなら、試作と量産基板とで差が出るから 量産基板を使わないと意味がない。
どんなぎりぎりな設計だよ
試作基板をそのまま出荷するから無問題
流れからは少しはずれるけど、量産基板だからといって 必要なものまで、コスト・基板面積を理由に省かれるのは困るね。 「量産品ではCPUからパラレルで書き込むから」という 理由でJTAGコネクタまで載せてもらえなかったことがある。 Microblaze 入れたときも、デバッグ用シリアル出力の コネクタをのせるのせないで大論争 orz
その“必要なもの”かどうかの意見の違いじゃないか?
ソフト屋のみなさん、こんにちは、元気ですか?
DE0は個人的に大きさが気にくわなかったから この大きさはいいな しかも安いし
日本メーカーが
>>577 のDE0-Nano作るといくらぐらいになると思う?
3万位か
>>578 3万では出来ないんじゃない?
量産数量にもよるけど。
こういうボードを趣味で買う人は何に使ってるの? 具体的に何作るつもりなのか知りたい。 俺はちょっといじってみたくて買ったり、インターフェースやDWのおまけ持ってるけど、 具体的に何を作るかって目的がないんだよな。
物を作るというより、遊びや勉強だね。
動作確認用。自前の基板しかないと基板が悪いのか環境が悪いのか分からん時があるからなあ。 それ自体を何かに使うことは無いんじゃないの。どうせ周辺にプラスするなら まるごと基板おこすよね。グルーロジックだけ基板になってても嬉しくない。
>>581 の聞いてるのは「こういうボードを趣味で買う人は」だよ
趣味で買う人は応用とか考えてないと思うけどね。 ブログなんか見てても、走りをちょっとやって挫折っていうコースだし。
>>579 その気になれば、5000円以下でできないことはない。
でも1000枚売っても売り上げ高ベースで500万にしかならないからね。
日本の個人ユーザの市場なんて微々たるものだし、やる気になれないだろう。
国内生産じゃあ、検査込みで実装コスト1枚あたり1000円で引き受けてくれる トコない気がするな。 ロット1000個分まとめ買いすれば、部品表コストの積み上げだけで考える なら、基板と部品コストは2500円くらいなら可能? まず1000枚は1年でも売れんだろうが、回路設計とか基板設計・試作はタダ 働きでも、1000枚じゃあたぶん利益出ないよね。乞食クレーマーに対応して いたら、あっという間に利益が飛ぶ。誰得?
乞食クレーマーには気をつけないとね。
>>587 これ日本企業が国内向けに5000円で売るなんて、利益出ないどころか
大赤字だから。なんだよ「その気になれば」って。身銭切ってボランティア
しろって事か?(苦笑
馬鹿の一つ覚えでまとめ買いしろとか言うけど、その分多額の現金が
在庫という名の資産に変身するわけだ。その原価は売れるまでは企業の
経費にできない。保管場所も必要。販管費も掛かる。
しかも全数売り切れる事なんて極まれ。最後はジャンク屋に二束三文で
売られるか廃棄をすることになる。
しかもそういう事情を解ってない素人がネットで「原価のx倍の定価
付けてるわー。この会社超ボッタクリー」とか悪評立てるんだから
始末が悪い。要求する品質もサービスも過剰。日本でマニア相手の
商売なんか多少儲かったとしてもしないほうがマシという結論になる。
TerasicはAltera社のパートナー企業。一般の企業よりもいい条件で
デバイスを購入できるだろうし(あるいはAlteraのデバイスの販促という
面もあるのでリベートがあるやもしれず)、売れる数量も日本の企業が
出すのとは桁が2つも3つも違うはず。なにしろこうして極東の島国で
話題になっている位だからな(苦笑。$79でも利益出てるでしょ。
3行で頼む
>>591 5000円では日本企業なら大赤字。
損益計算ちゃんとしやがれ。
Terasicならその値段でも利益出るけどね。
産業にまとめてみた。
マニア ... × 自称マニア ... ◎
>>592 まとめすぎて情報が落ちてるよ。
xilinxならdigilent、alteraならterasicという存在は普通ではないよね。
日本ではfpgaやcpldの大手はないけど、ルネサスがrx stickをばらまいたり
してるのといっしょじゃないの?
Digilentは最近切られたと聞いた Spartan-6のSP601はDigilent製じゃないみたいだし 自分のところで別のボード作ってるけど
ウチで作ったらCyclone4+EPCS16だけで赤字だな。
597 :
774ワット発電中さん :2011/03/10(木) 22:18:59.40 ID:fYG/5GvL
それはお前が設計に名前連ねてるからじゃねぇのか?
パーシャル・リコンフィギュレーションがザイリンクスでは無償ツールで できるのか? アルテラは何故できんのだ?
599 :
sage :2011/03/12(土) 12:51:07.45 ID:VuNQeeSm
ARM Cortex-M1って有償なら使えるの? アクテル以外のデバイスで使いたいんだど
>>598 XのPRって、12の時は数百万って聞いたけど、13で無償になったの?
>>599 ライセンス買えば使えるけど、いくらかは知らん。
>600 昨日セミナーがあって、PlanAheadって新しいツールではできるように なったとのこと。
>>602 いやいや、12の時もPRやるにはPlanAheadを使ってた。
それとは別に、PRやるためのライセンスが別途必要。
ライセンスがないとPlanAhead使ってもPRプロジェクトは作れない。
値段の話してた?
604 :
774ワット発電中さん :2011/03/13(日) 10:29:09.37 ID:lNDOeJbe
すみません。 128ビットの加算を c=a+b みたいに書いて合成すると、 どんな回路ができあがりますか?CLA?RCA? あと、128ビット乗算 c=a*b だと、 18ビットの組込み乗算器を何個消費しますか?
606 :
599 :2011/03/15(火) 23:35:13.49 ID:D+44Y0Il
>>604 そういうことを細かく考えないたくていいように、合成ツールを使う。
回路規模と遅延時間の制約を満たせば、それでいいってことで。
明示的に回路作りたいなら、乗算器マクロを手で置いたり、加算ツリーを考えて実装。
勉強のためならば、色々なRTL記述をして合成してみて、結果を比較してみるといいよ。
そういうことを細かく考えないとロクに合成できないのも 事実なんだよなぁ。 何とかチェッカとか何とかバリデータとかそんな余計なものを 作るより、ツールベンダーが考えることがあるだろうに。
加算器のキャリー方式なんて、合成以前にデバイスの構造によるでしょ LE間の専用キャリー線があるけど、LEの中がどうなってるかなんて公開されてるかな? データシートに加算器のbit幅ごとの遅延が載ってた気がするからそれから推測するしかないんじゃないかな
610 :
604 :2011/03/18(金) 15:38:13.65 ID:TyRblaXB
>>605 ,607,608,609
ありがとうございます。
たしかにそのとおりですね。
とりあえず64ビット乗算についてISEで試してみたところ、
Spartan-3E …… 乗算器 16個
Spartan-3A DSP …… DSP48A 16個
Virtex6 …… DSP48E1 12個
どれもLUTは130から140個
となりました。Design Goalの設定には影響されなさそうです。
16個のケースについては、おそらく16ビットずつか18ビットずつに分けて
部分積を足してるんじゃないかと推測できますが、
12個のケースはどんな実装になってるんでしょうね。
25x18ビット乗算器なので、一方の入力は25ビットずつに分けてる?
少なくともKaratsuba乗算などを使った最適化はしてなさそうです。
加算についても試せたらなるべく報告しますが、
スライス内部の構成もからんできそうで解析が難しそうですね。
最適化されないのは、専用の乗算器を使った方が加算器よりもコストが小さいからだろう。 同僚で乗算器をブースのアルゴリズムとか駆使して小さくしようとしてたけど、 ソースは見にくくなるし、たいして小さくならないし、検証めんどくさいし、いいことない。 小さい演算器を作るのが仕事ならいいけど、おまえの仕事はそうじゃないだろ? はっきり言って、引き継いだ人には迷惑になるよ。
使用スライス数をできるだけ削減するための、ステートマシンの記述方法が知りたいです。 良い本、サイトなどないでしょうか。
ステート数を減らす。
多分FSM Encordingの設定だけの問題。 でも容量が減るかどうかは別問題。
>>612 制御部よりもデータパスを見直した方が、良いと思う。
自分なら、多少無駄でもメンテナンス性や検証容易性を優先するな。
だれそれ
こんにちは。 Xilinx Spartan6のPCIe HWコアを使った設計をするのですが PCIeのTLPについて詳しい方いませんか? Lockedアクセス(MRdLk)の用途を教えていただけないでしょうか。 PCI express system architectureを見てみましたがうまく理解できません。 お願いします。
東電会長 勝俣恒久=KDDI取締役 勝俣恒久【au】 みんな、怒れ!
623 :
774ワット発電中さん :2011/04/13(水) 13:55:21.49 ID:LMvVxCKy
[Generat] Generete
625 :
774ワット発電中さん :2011/04/13(水) 21:15:08.97 ID:CM9lvVuo
Quartus II 回路図入力を試みています。*.bdf をつくり、このファイルから *.bsfを作りました。 *.bsf でLOW ACTIVEのピンを下図のようにしたいのですが、方法が分かりません。 -----○| どなたか、教えて下さい。
DE0-nano を個人的に注文してしまった、DE0 すらも満足に使いこなせてないってのに。
>623 NiosでLEDちかちかかよ。 無理だろ。軽石じゃ。
ISEでインプリメントすると、translate というのが最初に実行されますが、あれは何を何に変換しているのでしょうか。
色んな物を色んな物に変換してんじゃね? だいたい、入力ソースだって色々な表現形式あるんだから、 何をソースにしてるかも書かずに、そんな質問すんなよw
alteraの場合だと回路図入力でも一旦verilogに変換されるね translateなんてないけど
DDT1のLattice基板をUSB-Blasterもどきで使ってる人は、DE0-nano使う時気を付けてな。 DE0-nanoにUSB挿しても、何度も もどき のドライバで認識されて「nanoが認識しないよぅ」って泣く羽目になる。 結局QuartusのUSB-Blasterドライバを手動で当ててあげないと無理。 だれも聞いてない だの、それなバカはお前だけ だの言わないで。 俺みたいに半日無駄にする人が出ないように、ここに φ(..)メモメモ しておく。
Quartusのドライバはそもそも最初から手動で当てないと使えないけどな altera使ったこと無い人なのかしら
>>631 そういう情報は大切だ
半日で済んだっていいほうだと思うぞ
でも、真っ先に見る所だよね・・・・・
USB-BlasterもどきのHPにも 「もちろんこの非公式ドライバを適用した場合は、QuartusIIからは認識されません。」 って書いてあるのにねぇ
636 :
631 :2011/04/19(火) 02:08:25.26 ID:57R9Xe0V
alteraは初めてだった。別に言い訳じゃないけど。 最初からデバイスマネージャでエラーが出てればすぐに気が付くんだけど、 もどきのドライバが適用されて、一瞬正常に動いているように見えるのが個人的に罠。
言い訳じゃん
DE0-nano の在庫0 結構早かったな。
639 :
774ワット発電中さん :2011/04/20(水) 16:04:43.69 ID:F2ccXk4L
DE0-nanoの2x13ピンヘッダって、何で裏面向いてるの? 表面の透明の板なんていらないから、2x13ピンヘッダも表面に出してほしかった っと思ってるのは俺だけ?
DE0-nano、猫に小判の奴がほとんどだろ
豚に真珠の間違いだろ
何を言っても 馬の耳に念仏
暖簾に腕押しね
647 :
774ワット発電中さん :2011/04/23(土) 23:54:40.11 ID:G6SmpswY
やっぱ地域独占と、発電、送配電一体事業はどーにかせんといかんな。 世界的に見て高すぎる電力料金なのに、この機会にさらに料金上げるとか許しがたい
お詫びで“原発問題が収まるまで無料にします”でいいくらいだよな
650 :
774ワット発電中さん :2011/04/26(火) 10:13:53.20 ID:DEorvSCy
太平洋にごぼうだろ
凱旋門にステッキ
これからFPGA始めてみたいんだけど、どれを使えばいいかわからん。 アキバで売ってる奴で初心者におすすめなのってどんなの?、
>>652 DE0とかかな。DE0-nanoはもう売れきれだっけか?
FPGAってさ、何でコンフィグROM別載せなの? ワンチップ化しちゃえばもっと利便性が上がるのになぁ。
Xiも寺もワンタイムのシリアルROMで儲けていた時代がありました。 フラッシュになって。。。
>>656 でもワンタイムがエニタイムになったところで、浮くのは開発・実験・趣味の費用だからなぁ
製品に載せちゃえば、ワンタイムだろうが何だろうが数揃えなきゃならんのは変わりないからぁ
ま、ロット在庫使い回せるってのはあるかも知れんが、それもたかが知れてるよ。
プロセス違うのを一緒のパッケージにいれると 割高になるからでしょ
安いSPIフラッシュでも動くから良いじゃない 配線も楽だし
>>655 一部のFPGAしか知らないやつが定期的にする質問
格納容器に燃料棒だろ
>>653 初心者だったら DE0-nano はヤメとけ、DE0がいい。
ボードだけで周辺機器がある程度付いていないと、外部機器を工作して動かすのは大変。
FPGAのボードが秋葉原に売ってるかは知らない。(マルツのは見たことあるけどオススメしない、理由はDE0-nano と同じ
誰かSpartan3ANのことを思い出してほしい
>663 XC3S200ANでQFPのを出してくれたら思い出してもいい。 50Aにメモリ1/4潰してやっとROM載せられるくらいだから、スペース厳しいんだろうけどね。
>>662 ADCや加速度センサも付いてるからどちらかというとnanoのほうが周辺は豊富
DE0にあってnanoに無いのって7セグくらいじゃね?
高速な信号でもないし自分で接続できるでしょ
というか、FPGA初心者でも、半田付けは初心者ではないでしょ
>>662 DE0は千石で売ってたと思った。nanoもどこかのお店がエレキジャックフォーラム内の
ブースで売ってたけどどこか忘れた。
>>664 ダイサイズが大きいとQFPで引き出せないから無理
>>665 VGA、PS2、SDカード(1bitSPI)、LCD-I/F、7セグ、RS232-I/F
nanoにない周辺はこんなところかな。
特にVGA、SDカード、RS232はいろいろ使えて重宝する。
自作の周辺が動作しなかった場合、初心者は問題の切り分けが大変。
なので最初は周辺機器が多く搭載されたボードがいいと思うよ。(サンプルも付いてるだろうし
まぁ、その辺はFPGAが目的なのか、手段なのかで最適なボードは変わってくるわな。 FPGAを使うことが目的で、ハードのデバッグなんかやってられない人ならDE0がいいんだろうし。 FPGAは何かを実現するための手段だという場合なら、周辺少なくても基板に載せやすいDE0-Nanoやマルツのボードが良いんじゃない?
今日、千石でDE0-nano買ってきた。さて環境作って遊びますか。
「千石でDE0-Nanoが10500円で売ってる」ってつぶやいてるのがいるな 本当なら高いぞコレ
いや安いだろ 日本なら倍掛けでも安い
Digi-Keyで購入した時の価格が \7,891-(送料込み) アメリカから送ってきたけど、これでも儲けが出ているんだろうな。
>>674 本当にデジキーには頭が下がる。
7500円で送料無料って、スゴイと思う。
超大量なので、UPSが負けてくれているにしても、
日本国内に着いてからでも、ヤマトが一人前に運んでくるからね。
デジキーが無かったら、仕事にならないと思う。
デジキーは検索が賢いので、よく使ってる。 例えば数字のソートでも、合理的にソートされてる。 ○○○○○○ネンツより100倍使いやすいね。
>67 シンセンス開始→セクース→まだやってる
零細はデジキなかったら仕事にならんどころか、やっていけん まさにデジキーさまさまだ
> 日本国内に着いてからでも、ヤマトが一人前に運んでくるからね。 ということは地方に住んでるってことか・・・
UPSが直接持ってくるのは一部の都会だけだよ ヤマトが持ってくるのが普通なの 名古屋市は中区だけって言ってたし
面積で言えば
>>680 のいう普通の地域の方が完全に広い
しかし人口で言えばとんとん
住民・所在企業の納税総額でいえば圧倒的にUPSが直接持ってくるエリアの方が多い
>127 系統は近いけど、金額的にも修正難度的にもASICの方がキツい。 フォーマリティ持ってないとECOも地獄だぜ
> 日本国内に着いてからでも、ヤマトが一人前に運んでくるからね。 「ヤマトだ」って聞いてたのに 無地の白いワゴンで来たときはビビったな UPSの直送だと知ったのは後のこと
>デジキーは検索が賢いので、よく使ってる。 日本のばあい、メーカにしろ、商社にしろ、本やにしろ、検索が ほんとにアフォだね。 NだとかFだとか、日本のメーカがいれたシステムはほんとにアフォ。
当たり前ですが、あほは所詮あほなものしか作れないです つまり、日本はあほだらけってことですね
UPSの壊れる率はFedexよりずっと多いと聞いたがどーなん?
>>662 >初心者だったら DE0-nano はヤメとけ、DE0がいい。
ホントの初心者だったらカメレオンでPCのデータ入出力が自由にこなせるようになってからでいいとオモ
ここ押さえとくと趣味でも仕事でも絶対役に立つから。
>>662 ,689
んなぁ〜事はない。
サンプルはあるし、値段は安い。A/D搭載、加速センサーもある。
I/Oは多いし、小さくて、USBケーブルつなげればそのまま書き込みできる。
カメレオンなんて、サンプルがほとんどないし、自分で半田付けしないといかんとか、面倒なのことだらけ。
初心者にはDE0かDE0-nanoの方がおすすめだな。
>>690 あなたの言う初心者は、FPGA初心者以前に、半田付けもロクに出来ない回路初心者のことか?
>>690 おまえ極めつきのアホだな。
加速度センサーにADて、そんなもんは用途に合わせて用意するのが当たり前だ。
会社の研修にでも使うつもりかアホ野郎。無駄にポート食うだけのペリフェラルなんて迷惑千万。
大体初心者であろうが何するかも決めずゴテゴテ不要なモンつけた基板なんか買うなアホ
お前みたいな半田付けすら出来ねぇ奴はFPGAやらPLDなんか触るな。
>>691 ,
>>692 たとえハンダ付けの熟練者であろうが、回路設計に不安があれば確実に動作するボードを使った方が良い。
それに同じボードを持っている人から、アドバイスを受けられる可能性が増える。
君らは間違っていると思うぞ。
結局何がしたいかじゃないの? 与えられた回路を動かすような学習目的なら周辺がたくさん付いてるボード。 FPGAで工作がしたいなら最低限の電源とかクロック、必要ならRAM載ったボードでいい。
いまどきの学生はアナログ回路であってもシミュレータで実験終了だったりするみたいだし。 半田ごて使ったこと無い、オシロ触ったこと無いっていう新人はたまに見るな。 FPGAを特殊なマイコンって思っているフシのある新人もいるしな。 「先輩、この『プログラム』コンパイルエラーになるんですけど、どこが悪いんでしょうか?」 正直投げ出したい!
696 :
774ワット発電中さん :2011/05/09(月) 16:01:48.74 ID:mw5m6kjj
と、身の程知らずの軽石@近藤が申しております。
メーカー純正ボード買っても、付属のサンプルを動かして終わりって 連中が大半では? 単に載ってる部品がマイコンやFPGAになっている だけで、根本的にユーザーは電子ブロックの時代から進歩しとらん。 ニョガーン!
某出版社がHDLをプログラミング言語だーみたいに煽ったのがいけんのよ。 HDLはビヘイビア記述もできるけど、あくまでハードウェア記述言語。 電子回路のスキルまではいらんかもしれないけど、論理設計の基本を押さえて、 それに従って書かないと、普通のソフトウェアのつもりでいちゃいけない。
HDLをノイマン型のチューリングマシンと思って上から順番に処理をしていくと考えていたら間違いって事?
セルを繋げる言語、それがHDL
エイチディーエルでハローワールド
ロジック設計はソフトです。
おまいは俺に近づくなよ
>>703 ソフト屋のほうが仕事はハードだよな。
連日徹夜みたいだし。
低レベルな設計だったらHDLもソフト屋でOKだろうな。
むしろ低レベル設計のほうがハードウェア知識要るかと RTLより低レベルってどんなだろ LUTとFFの動作を直接記述するのかな
ゲートレベル
プリミティブとか書くやつだな。 specify とか意味分からん。 メーカ提供のモデルでも、中を見るとひどい記述が多いよ。 もう少し丁寧に書けよって思う。 締め切りに追われてやっつけになってるんだろうな。
下請けに丸投げ ↓ 相次ぐ仕様変更 ↓ コードがスパゲッティ化 ↓ 納期を早める ↓ やっつけ仕事のコードになる
だって、FFやラッチまでは論理合成されるから同時動作って聞いたけど。 だからスパゲッティコードなんてならないとか
>>710 いまや大手がドカタ仕事のコーディングを自分たちですること無いよな
相次ぐ仕様変更なくてもソフトにしろハードにしろコーディングするのは低賃金の外部のドカタ
が主だから、ドカタ品質なってしまうのはしょうがないよな
>>713 っていうか大手の受け入れ品質がドカタ品質って事じゃ…
715 :
774ワット発電中さん :2011/05/10(火) 21:46:34.81 ID:0AsYFllO
スパゲッティ化って何?
HDL だって何やってんだかわかんない、
下手するとまともに合成できない、
そんなコードになっちゃうことはあるわけで。
>>711 ネットリストレベル
で調子に乗ってFFのspiceネット覗いてわけわかんねー ってなる
で、ぶっちゃけ話として、ALTERAとXilinxでは、 どちらが総合的に優れているのだろうか? 開発ツールはALTERAが良くて、デバイス機能や性能はXilinxの方が上と 聞いたことはある。 性能の限界まで積めるわけではないので、ツールがお利口さんのALTERAのがいいのかな。
どっちもどっちと言うか、好き嫌いじゃね? よく言えば、切磋琢磨してる感じか・・・ 限界近くまで使うなら Synplify 使え。 デバイスの半分くらいしか使わないなら純正で十分。
無料版の開発ツール使うならAlteraだな。 無料版でもNios II/e使えるし、JTAGロジアナも使える。
デバイス買いやすいのはXilinxのような気がする
たしかにXilinxのツールは使い辛いっていうかよくわからん。
>>720 > 無料版でもNios II/e使えるし、JTAGロジアナも使える。
ここは、Xilinx でも似た様なもんじゃない?
で、Lattice は どうなの?
Xilinxのツールは、コンパイルする項目が多すぎる。 どれが必要な処理なのかよくわからんw Xilinxのツールしか知らないけどなw
>>723 XilinxのMicroblazeとChipscopeは有料版でしか使えなくない?
ツール ALTERA:○○ Xilinx:×× エンデベッド ALTERA:○ Xilinx: デバッグツール ALTERA:○ Xilinx: デバイス性能 ALTERA:○ Xilinx: デバイス入手 ALTERA: Xilinx:○
エンベデッドとデバッグツールは同列のような気がするけどなぁ。
>>726 は結局のところ「ツール」として判定してるよね。
デバイス性能はXilinx6シリーズが出るまではAlteraが上だったけど
それ以降はXilinxが勝ってると思う。
デバイス入手は代理店や購入経路に依存すると思うけど
Xilinxの法が少数ロットでも気軽に買えそう。
>>723 Lattice?
ツール
Lattice(Diamond):個人的には○
Lattice(ispLEVER):× かな?
デバイス入手
Lattice:××××
デバイス入手って何個から買ってるの?ロット一回限りの単発案件とかの場合。
Latticeはデジキーで手に入らんから入手性最悪でしょ フラッシュ混載であの価格はお手ごろだと思うんだけどね
お前はデジキーしか使えないのか。 まあ、オレも通販はアマゾンしか使わないが・・・
Zynq-7000ってEDKなくてもコンフィグできるんだろうか 個人で遊ぶのにこういうデバイスを待ってたんだ
zynq てお手頃なエバボードある?
最近のXilinxの商品の読み方がわからないです。 教えてください。 Zynq-7000 → ズインキュ7000? Artix → アーテックス? Kintex → キンテクス? Virtex → バーテックス
ありがとう。 だけど、Xilinxに限らず、誤解を受けそうな読み方をする製品が多いね。 Arduinoとか
Arduino は、イタリア人が作ったからだろ。 どうせアメちゃんは、勝手な言い方してると思うよ。
>>731 結構前にLatticeも売ってた気がするんだが
錯覚か? それとも夢か?
Datsun: ダットサン(日本) ダッツン(米英)
742 :
774ワット発電中さん :2011/05/14(土) 09:08:43.85 ID:wuUs00Qp
ISE ; アイエスイー (世界) ISE ; 伊勢 (日本)
DENON: デンオン(旧日本)→デノン(外資化) DENON: デノン(海外)→→→→↑
>>740 chip1stopでは売ってるけど、digikeyでは見つけられなかった
745 :
774ワット発電中さん :2011/05/14(土) 12:24:57.55 ID:wuUs00Qp
マウサにあった気がするが、どうよ
千石にあったような・・
Xilinxの石なら千石に腐るほどあった。
千石でDE0-nanoを売ってるのは本当だったのか・・ なんでHPに載せないんだ? 在庫がそんなにないからかな
そういうお前は買ったのか?
DE0-nano ちいさいなぁ〜
大きかったらギガかテラになってたと思うよ
ペタになるとどうなる? エクサになると走り出すが。
ネーミングがパクリっぽいのばかりだもんなぁ。
>75 10^-9の意味じゃなく。 女の子なのの"ナノ"だな。 DE0なの。
分かりやすくて、待ち時間が少ないダイヤが使いやすいよね。
757 :
756 :2011/05/26(木) 23:31:47.65 ID:N55JDhwr
誤爆失礼
ISE13.1出たのに全く話題になってないね(苦笑。 久しぶりにEDKいじったけど、XPSにSoftwareメニューが無かったりとか、 MSSファイルが生成されなくなったりとか変わってるね。 ソフトはSDKでいじれやって事かな。
みんな新しいバージョンにその都度入れ替えているわけじゃないからね。 アルテラもそうだけどバージョンが変わると使い方が変わるのはやめてほしいなぁ。 ・・ちなみに折れのISE はバージョン6.3 で止まっている ('A`)マンドクセ
>>759 ISE6〜ISE10まで入れてる。容量食って仕方が無い。
プロジェクトを一旦新らしいのに置き換えると古いのに移行できないんだもの…。
ISE11の頃からAlteraにどっぷりなので入れてない。
バージョンアップ毎に爆発的にプログラムサイズが大きくなっていったので8.1で止めた HDDのバックアップの復元とか、ウィルスチェックで無駄に時間喰う
kawana登場 > avrdudeは、若干難しい様ですが、マニュアルをきちんと > 読んでいない事から来る未知情報の適正処理が出来ないから > と考えています。 データシートも読まずにおかしいおかしい言ってるやつのセリフとは思えんな。 やはり痴呆だな。
すいません…
手塚リュウchでゲーム配信しましょう
765 :
774ワット発電中さん :2011/06/04(土) 06:03:22.10 ID:KgUG6b7F
Spartan3ANのスターターキットで初めてEDK(microblaze)をいじり始めたんだけど、 どしてMSBとLSBが入れ替わってる(LEDのポートに0x01を出力するとLD7が点いて 0x80を出力するとLD0が点く)んですか? あと、外部とデータをパラレルでやりとり する場合はUCFで並びを変えるのがベストの方法ですか?
エンディアンは多バイトのデータをメモリに納めるとき、 下位バイトから納めるか上位バイトから納めるかの違いでしょ。 バイト値を出力するとビット位置が上位と下位で反転するって話なんだけど。
768 :
sage :2011/06/05(日) 10:01:54.60 ID:6jfCZfCu
>>767 なぜかビット表記はMSBがbit0で、LSBがbit31という表記になっています。
[31:0]で統一してほしい。
>>767-768 ビッグエンディアンのCPU使ったこと無くて、概念しか知らないんだね。
物理的結線を考えると、どうしてもそうなるんだよ。
ソフト屋の私がFPGA入門するのに手頃なボードって何かあったら紹介して下さい。予算3万くらいまでOKで
>>770 ぐぐれば幾らでも出てくるだろうに。
メーカーが出してる奴でも買っとけよw
772 :
774ワット発電中さん :2011/06/05(日) 15:47:54.75 ID:KgATyu30
VerilogのMSBが[31]で、CPUのMSBが[0]で、もう何が何だかとなる。
>>770 > ソフト屋の私がFPGA入門するのに手頃なボードって何かあったら紹介して下さい。予算3万くらいまでOKで
Altera なら DE0-Nano , Xilinx なら Avnet Spartan-6 LX9 MicroBoard かなぁ
両方とも SDRAM が載ってて Soft-IP で遊べそう。
SDRAM はないけど、Lattice の
MachXO2 Pico Development Kit
は、面白いデバイスが載っていて お薦めかも。(ただ、まだ入手できない)
あと、同じ Lattice の
LCMXO2280C-B-EVN
上2つとタイプは違うけど
ハンダ付けしなくても、ある程度使えるのが前提ということ?
>>774 しまった、校正中にかきこんじまった。
LCMXO2280C-B-EVN は、デバイスは付いてない (ハンダ付け必要)けど、
USB JTAG (FT2232) 付きでやたら安い。(Digikey で 2700円) 。
よくわからんが、とりあえずやってみたいなら一番のお薦めかも。
(Lattice の合成ツールは、まだコンパクトなほうだし)
ビッグエンディアンCPUにもかかわらす[WIDTH-1:0]表記してたのがあるが、 次第に無理が出てきてとうとう[0:WIDTH-1]になったこともありました。
ビッグエンディアンCPUで(0 to 31)=[0:31]表記だと迷うよね。 結局data(0)はMSBなのかLSBなのか…
>>776 途中で表記を変えたら混乱の極みだろう。
単に誤植しただけなんでは?
本当ならそんなクソメーカーは、社名さらせ。
ARMなんかだとビッグエンディアンだけど、 D[31:0]でbit0がLSB, bit31がMSBになるね。
何ビット目がセットされているかどうか調べるビットテスト命令を実装するとしよう。 8ビットバス・32ビットレジスタを想定する。 アドレス 3 2 1 0 データ [31:24][23:16][15:8][7:0] これはリトルエンディアン。アドレス0から順次メモリを取得すればよい。楽勝。 アドレス 0 1 2 3 データ [0:7][8:15][16:23][24:31] ビッグエンディアンも同じく楽勝。 アドレス 0 1 2 3 データ [31:24][23:16][15:8][7:0] さてどうしたものやら。
時代は64ビットなので拡張してみるテスト アドレス 7 6 5 4 3 2 1 0 データ [63:56][55:48][47:40][39:32][31:24][23:16][15:8][7:0] リトルエンディアン。自然な拡張。 アドレス 0 1 2 3 4 5 6 7 データ [0:7][8:15][16:23][24:31][32:39][40:47][48:55][56:63] ビッグエンディアン。これもOK。 アドレス -4 -3 -2 -1 0 1 2 3 データ [63:56][55:48][47:40][39:32][31:24][23:16][15:8][7:0] 始末におえん。
そしてこのおそろしいビット表記と、多彩な命令のなかにビット命令を持つCPU、その名も680x0。
そうかい?別に不自然でも無いけど? 単に自分の能力が足りないだけじゃない?
別に不自然じゃないよな 俺にとっては当たり前の環境だった
アドレス 0 1 2 3 4 5 6 7 データ [7:0][15:8][23:16][31:24][39:32][47:40][55:48][63:56] リトルエンディアン。 気持ち悪くね?
ぜんぜん。そもそも、そんなことがなぜもんだいになるのか理解できん。
だな 単にバスの個々のラインに識別子として数字を割り当ててるだけなんだから、どっちから始まろうが記述上の問題でソフトウェアには影響無いしな。
オレもどっちでもいい。 ビッグエンディアンの方が自然ではあるけど、そんなこと言ってたら このx86全盛の時代に何の仕事もできん。 混在さえしなければどうとでもするよ。
論理的に考えればリトルエンディアンのほうが自然だと思うんだけど。 「上位ビットを左に書く+上位アドレスを右に書く」なんていう一貫していないルールに乗せたら見た目は気持ち悪いけどさ。 byte = word[7:0] = dword[7:0] = qword[7:0] が成り立つほうが使い勝手いいし。
790 :
774ワット発電中さん :2011/06/06(月) 20:13:53.12 ID:nCoNV6g1
>>787 いや、ソフトでもモロ互換性ないぞ
メモリ上に、 0x12,0x34,0x56,0x78 と並んでたら、
ビッグエンディアンでは0x78563412
リトルエンディアンでは0x12345678
791 :
790 :2011/06/06(月) 20:18:14.58 ID:nCoNV6g1
ごめ、逆だったw リトルエンディアンでは0x78563412 ビッグエンディアンでは0x12345678 こういう混乱があるからBE,LEの混在は嫌いだ。
最下位バイトのアドレスが動かないってだけの話でしょ? unionとかで同じアドレス上にバイト長の違うデータが来ても ポインタが変わらないってだけの話で、どーせそのデータを 操作するプログラムは別々に用意することになるんだし、 大したメリット無いでしょ。 なーんにも考えずにコーディングできるとか言うんだったら、 いいBUGの温床だと思うよ。
>>792 リトルエンディアンだと、コンパイラ作る時、ポインタのキャスト
演算が単なるデータサイズの変更だけで済む。あと、相対ジャンプ
などCPU内部のアドレス演算を行う場合、8086に対する8088のように
バス幅が狭くても、アドレスオフセットが命令オペランドの下位
バイトから取得してキャリー付きで後から来る上位バイトと演算
できるので、高速化に向いている。
ポインタのキャストで「データサイズの変更」なんてするか? ていうかビッグエンディアンでポインタをキャストした時そんな調整なんてするか? 0x12345678 という値の int32_t * を指してるポインタを int8_t * にキャストしたら、 0x12 という値を指してるポインタになるだけじゃね?
68000の続きを書く。 ビット命令(B〜)で #6 を指定した場合、 アドレス 0 1 2 3 データ [31:24][23:16][15:8][7:0] ↑ ココ 68020になってビットフィールド命令(BF〜)が追加された。C言語のあれ。 この命令はビット幅も指定する。ビット命令をより一般化した感じ。 B〜 どこ BF〜 どこ+どれだけ
例えば6ビットデータ列とかも簡単に扱える。 データが↓のようにメモリ上に格納されているとして、 アドレス 0 1 2 3 4 5 6 7 データ [31:24] [23:16] [15:8] [7:0] [31:24] [23:16] [15:8] [7:0] 6bデータ X[0] X[1] X[2] X[3] X[4] X[5] X[6] X[7] X[8] X[9] X[10] この命令でビットを指定するには {offset,width} のように表記する。こんな感じ。 X[0] = {0,6} X[1] = {6,6} X[2] = {12,6} X[3] = {18,6} しかしながら結果として、ビット命令とビットフィールド命令があべこべとなってしまった。 B〜 #6 = BF〜 {25,1}
ビッグエンディアンはアセンブルリストが見やすいだけのメリットしかない 気がする。 0000 12 34 dw 1234h ;ビッグエンディアン 0000 34 12 dw 1234h ;リトルエンディアン
>>793 メリットは要するにそこだけでしょ?
多倍長加減算するにあたって、下位→上位とアドレスの増加方向に並んでいるから、
キャリーを渡しながらポインタのインクリメントで自然にアクセスできると。
正直太古から受け継いだ人間の尻尾の名残みたいな程度にしか意義を感じない。
ソフト(CPU含む)だけ、ハードだけ考えるなら、ビットの並びもバイトの並びも記述方法が違うだけの問題。 ソフトハード両方同時に扱うと、記述方法が違うから混乱する。 いったいこの仕様はハード側から見たビットの並びなのか、ソフト側から見たものなのか? Microblazeはビッグエンディアンのくせに、CoreGENで作ったブロックRAMはリトルエンディアン風。 8bit write - 32bit read のRAMを作ると、ライトデータは32bitの下位8bitから順に詰められていく。 ラッパーを作ってバイト入れ替えをするか、CPU側でバイト入れ替えするかが必要。 どっちの宗派なのかはっきりしてほしいね。 以前、ブロックRAMからCPUまでのデータパスの途中で複数のバイト入れ替えモジュールが挿入されていて、はまった経験がある。
インテルのごり押しで汎用CPUはぐちゃぐちゃになった。
汎用CPUってSystem/360アーキテクチャのことだろ? バイト並びとビット並びは一致してるほうが望ましいが、ちぐはぐなことも往々にしてある。 足し算はLSBから先にやったほうが楽。 それ以上のことはどう考えても単なる宗教戦争。
LEはバグが出しやすいというか、BEはソフトのバグが隠れてしまいやすい。選べるなら前者というのがハード屋。後者が好きならソフト屋思考な気がする。
まぁ、所詮は宗教戦争だけどね。
>>79 07 06 05 04
という列があって、データ読み込んで0xffとANDしたとき
LEなら、アクセスサイズに関係なく同じ「7」になるってことでそ?
上位バイトがすべて0ならANDするまでもなく同じ値になる。
I/O類も最下位バイト(ビット0〜7)につないでおけば、アクセスする
データサイズに関係なく、いつでも最下位バイトデータとして
読み込まれるということで、ハード屋さん的にはなんとなくおさまりが
良いんでそ。
さすがFPGAはソフト屋さんのすくつ
おまいら、型キャストしすぎw 型をちゃんと意識してコード組めば エンディアンの違いで問題になるような処理はそうそう無いだろw
Cで実装方法を規定していないのが悪いと思うんだ・・・
ネットワーク関係でたまにエンディアンなやむときあるけど まあ大抵はマクロ書いて終わりだよね。
Cは規格表読んできっちり「処理系定義」と「未定義」と「未規定」を把握して使えば、何の問題もない。 それをせずにコンパイラが吐くコードだけ見てわかったつもりになってる奴が一番使えない。
そもそも、コンパイラが出したコードなんて見ないだろ
規格上では、 if(c=='A') とやった場合でも、 'A'がASCIIコードに落ちる保障はないよね? 把握して使ってるという 人は、if(c=='\x41') とか if(c==0x41) とか書いてるの?
>>810 文字コードは使ってるエディタに依存だからなぁ
まぁゲームの中のエディでも無い限り
EUCでもUTFでも半角英数字は同じコードになるから心配スンナw
ソフト屋なめんな。 if(0x41==c) と書くよ。
813 :
774ワット発電中さん :2011/06/07(火) 17:34:25.06 ID:7JmPJI0G
すいません…
EBCDIK+日立漢字をくらえッ
エビシディックであってる?
日本人なら BTRON+超漢字
じじいばっかだな。俺の6ビットコアメモリが火を噴くぜ
820 :
孫 :2011/06/09(木) 17:30:39.11 ID:3MUJlszT
>>819 おじいちゃん、寝言は寝てるときに言わないとだめでしょ。
紙テープの修正には、ラブアウトしたテープが必須だ。
そしてラブ注入
823 :
774ワット発電中さん :2011/06/12(日) 10:15:52.94 ID:mvgjUs8N
昨日のNHKスペシャルに、Xilinx日本と、XilinxのCEOが出ていたね。 FPGAという文字と言葉がNHKで流れて、ちょっとびっくり
xilinxの最新の3兄弟は、すでに出回っているのか?
あるてらのFLEXなんてFPGAがパーツ棚から出てきた…。 ぐぐったがぜんぜん情報無いな…。 Ouartus2で使えると言うところまでは調べられたんだが、インストールの際のデバイスファミリって何を指定したらいいんだ…。 FPGAとかCPLDとか勉強用に用意せにゃならんな、と思っているが開発環境構築って色々面倒だぜ。
>>825 >デバイスファミリって何を指定したら
FLEX10Kか?
型名によるけど5Vで使える最後のFPGAって所だな。
仕事でいまだに使ってるよ。
もうそろそろ廃止品指定されると予想してる。
あ、Quartus11ではFLEX10Kサポート外なのね…
>>826 いや、調べたらどうやらFLEX 8000ってヤツみたいだ。
5Vかぁ、グルーロジックが要らないって利点は大きいよな。
幾つか古そうな2、とか3とかついてないファミリの定義ファイルをインストールしたが無いみたいだ。
このまま待つのもなんだし、とりあえずMAX2+plusも入れてみてみるかな。
>827
なん、だと……。
古いのを探して入れろということか、それともMAX2+plusでやれということか。
とりあえず古いの探してきますorz
やってることが、シケモク拾って吸うてるみたいなかんじやな。
最近の電子煙草はスゴインだぞ。 ニコチン入りとかもあるんだぞ!
スレ違いの質問になってしまうかもしれませんがお願いします。 altera web edision版を使用していますが、回路のシミュレーションをするために vector waveform fileがあるみたいですが、見つかりません。 教習本を使って回路設計を勉強しているんですが、教習本で使われているalteraソフトとの バージョンが異なるため、教習本が指定しているメニュー欄に上記vector〜がありません。 どなたか解決策が分かる方おられませんか?
>>834 その機能はQuartusから消えました。
ModelSim Altera Starter Editionをお使いください。
>833 自分で言うのもなんですが、カートンどころかダンボールごと保管されてたタバコをバラして天日干にして紙を巻きなおす感じですごく…みみっちいです…。 16個ぐらい出てきたけどなんか微妙だなぁ…。 汎用EEPROM使えるなんて記述を見た記憶があるが、コレは使えるんだろうか…。 ちなみにMAX+plus2の10.5と9.1で試して見ましたが、ライセンスを確保してもFLEX8000番台のデバイスは増えず、 最初から表示されている小ピンの小規模から2つ目までのものしかデバイス指定できませんでした。 …出てきたのちょうど3つ目の8636Aで208ピンなんていう大きいやつなんだけどなぁ…。 もうアルテラにメールで聞くか…。
>>838 >ちょうど3つ目の8636Aで208ピン
そりゃ無料版じゃ無理ってことだ。
諦めれ。
>>835 そうみたいですね。
早速、ModelSimをインストールしてみたんですが、使い方が分かりません。
解説サイト探してるんですが、良いサイトが見つかりません。
どこか、解説しているサイトはないでしょうか。
>>836 その方法も考えてます。ただ、なぜか教習本のVerだけ配布されてないです。
1つ上のバージョンで代用できるとは思いますが。
今の最新バージョンでシミュレーションができそうになければ、Ver落としてみようと思います。
ただ、対応OSの都合上、昔のPCを使わないといけなくなるので、容量と処理速度を考えると
できれば最新Verで対応したいです。
841 :
774ワット発電中さん :2011/06/14(火) 01:50:16.24 ID:3kT50VGA
>>840 「FPGAの部屋」辺りが良いかも。試行錯誤の過程も書いてあって参考になります。
私は↓のようなテンプレスクリプト(foo_tb.do)を用意して「do foo_tb.do」で実行してる。
GUI操作が覚えられない人なので・・・。
----------------------------------------------------------
vlib ./work
#vlog "../foo.v" # Verilogの場合のアナライズ記述
vcom -explicit -93 "./foo.vhd" # デザイン
vcom -explicit -93 "./foo_tb.vhd" # テストベンチ
vsim -t 1ps -L lpm -L altera_mf work.foo_tb # VHDLの場合
#vsim -t 1ps -L lpm_ver -L altera_mf_ver work.foo_tb # Verilogの場合
view structure
view signals
view -title {foo_tb} wave
#add wave *
add wave -divider "<foo>"
add wave -hex DUT/*
run 200ns
wave zoomrange 0ns 100ns
wave cursortime -time 50ns
----------------------------------------------------------
>>841 紹介してくださったサイト見てみました。
QuartusUの使い方がいろいろ書いてあって参考になりそうです。
シミュレーションの件に関しては、結局、バージョンを落とすことにしました。
レスに書いてあるプログラムの意味すらまだ分からない自分ですが、これから
勉強してその意味が分かるようになったら、そのスクリプトの有り難味が分かるのかも
しれないです。
いろいろ親切にしてくださって、ありがとうございました。
趣味でFPGAしてる奴、ダウンローダーは何を使っている? PCを新しくするとパラレルポートないぽ>< XilinxのUSBダウンローダー(impactでダイレクトに使える)って自作できるのか
ちゃんと純正を買ってますが、何か?
サードパーティー製の奴使ってる。 中身にFPGA積んでて、コピー自作は諦めたw
>>846 ああ、俺のそんな感じの奴だw
一応使えてる。 って言ってもCPLDの書き込みにしか使ってないから十分だしw
DE0のSDRAM張り替えた人いる?
おれはピンヘッダを下向きに貼り替えたい。
853 :
774ワット発電中さん :2011/06/17(金) 01:53:37.89 ID:u1gF53Yf
まあ、趣味の世界は手段が目的にいつのまにかすげ変わっちゃうなんて良くあることでw こういうのも掘り下げてって、いつのまにか幾つも作ってるって感じになるんだよね。 で、最初の目的がいつのまにか忘れ去られて、手段の達成をひたすら繰り返すとw
PICな人が顕著ね。そんなに作りたいものがあるわけじゃなくて、いじっていたいってところで。
まぁ、ドーパミン出れば何でもいいのが趣味の世界だから否定はしない。
>854 デフォではISEはFT2232を認識しないから、間にドライバを挟む必要がある。 フリーのドライバもあるがあんまり良い出来ではない。 >853のはそのドライバの値段も入ってんじゃないの? ISEからの直接書き込みしなくていいならxc3sprogとか、いろいろあるけど。
>>854 ,858
$129-のやつは、純正互換らしい。
純正と非互換なら、Nさんところのが無難かと。
>>853 の送料、手数料っていくらぐらいなんだ?
トータルで5千円とか取られたりして
>>858 そうだったのか。確かによくみたらそう書いてあるね。
Lattice が FT2232 正式サポートしたから、お、Xilinx もか!
と勝手に早合点してしまった。
>860 ちょっといいかなと思って調べてみれば、 digilentって送料が高いのね... ググると50ドルとか恐ろしい例が出てくる。 XUPのほうで送料32ドルだったそうだから、それくらい?
834です。 ウェブエディションv8.1を使って、lpm_ram_ioを使った回路を作ってるんですが、 ram設定が分からず先に進めなくなっています。 lpm_ram_ioシンボル設定時にアドレスやビット数をパラメータ表(シンボル横に表示されるリストです。)に 記入したんですが、シンボルのaliasのところが、"address[]"のままで、アドレス範囲がリストに記入した 内容に反映されず、コンパイル時に"must be a number"とエラーが出ています。 試しにlpm_ram_dqの方を使ってみたところ、こちらはシンボル選択時にMegaWizardにて アドレスやビット数を指定すると、ちゃんとaliasのところに"address[X..X]"と指定したアドレス範囲が 表示されます。 lpm_ram_ioの場合、MegaWizardの設定項目が先ほどのパラメータ表で代替されてると思うのですが aliasに反映されません。 パラメータ表を見ていると、例えばadress項目のところは、"address[LPM_WIDTHAD-1..0]"と記載されており、 LPM_WIDTHADの値を指定する項目もあるので、この項目に数値を記入すれば"address[X..0]"という風に aliasに表示されると思ったのですが、違うみたいです。 検索しても解決策が見つからないため、分かる方いらしたら教えて頂けないでしょうか。
>>863 Update Symbolはしてみた?
>>864 Update Symbolをしていなかったので、試しにやってみましたが変化ありませんでした。
そもそもシンボルのaliasはパラメータ値によって変化するんでしょうか。
別のウェブエディションのバージョンで同じように回路を組んでコンパイルしたところ、
aliasのところが"address[]"のままでもコンパイルが通ったので、aliasのところは
シンボルエディションか何かで手動で変更するものかと思ったんですが、確証がありません。
あと、質問が変わってしまうんですが、同じram_io回路でコンパイル時に"value must be REGSTERED (the default)
or UNREGISTERED"というエラーが出てます。
パラメータ表で各パラメータはREGかUNREGの指定をちゃんとしてるんですが、エラーが消えません。
(上でコンパイルが通ったウェブエディションのバージョンとは関係ないです。最初から使用してるバージョンでの
回路のコンパイルのことです。)
解決策など分かりましたら、教えて頂けないでしょうか。
sp当ててる?
>>865 Quartus II 10.1で試してみたけど、[]のままで問題ないみたい。
その先に繋がってるバスの幅とパラメータの数値が一致しないとエラーになるから、
バス幅もチェックした上で問題なくハードウェア化できたということだと思う。
こちらではoutclock未接続でUNREGISTERED、outclock接続でREGISTEREDでコンパイル通った。
>>866 helpなどでspを調べてみたんですが、上手く検索がヒットしませんでした。
spとは何のことか教えてもらっても宜しいですか。
>>867 質問したあとでいろいろ試していたら、こちらでもコンパイルがようやく通りました。
最初に質問していた"must be a number"については、恐らくパラメータ表のTypeの項目で
LPM_WIDTHなどの数値入力のTypeをstringに設定していたせいだと思います。(よく分からず設定してました。)
TypeをSigned Integerにしたところ、上のエラーは消えました。
"value must be REGSTERED (the default)or UNREGISTERED"のエラーも解決したんですが、いまいちしっくりこない
解決になりました。
パラメータ表でLPM_ADDRESS_CONTROL、LPM_INDATAのValue設定を設定せずに(デフォルトでREGになるとのことなので)
コンパイルすれば上のエラーが消えました。
ただ、その後で、パラメータ表のLPM_ADDRESS_CONTROL等をREGに設定したところ、また上のエラーが発生しました。
別バージョンのウェブエディションだと、上のどちらのやり方でもエラーが発生しなかったので、ウェブエディション自体の
設定なのかと思ってます。
>>868 ttp://loda.jp/mcnc/?id=213 "value must be REGSTERED (the default)or UNREGISTERED"のエラー画面になります。
アップしてくださってる画像見れなくなってますね。
参考になるかもしれないので、よければ再うpをお願いします。
SP=Service Pack
>>869 エラーメッセージ読めば、EGISTEREでは駄目だよ!って言ってるのはわかる?
ダブルクオーテーションで括れば問題なくなる気がするが?
ちなみにQuartus II 10.1ならダブルクオーテーションなしでもコンパイル通るし、
そもそも手打ちしなくても、ドロップダウンで選べるからこんなミスしないけどね。
>>870 サービスパックのことでしたか。
教えて頂き、ありがとうございます。
>>871 再うpありがとうございます。
やっぱり、ちゃんとパラメータを入力しないとエラーになるんですね。
>>872 ようやくエラーが出てる意味が分かりました。
たしかに手動でREGISTEREDにすると、パラメータ表でREGISTEREDとなってます。(""で括られてません)
ただ、ドロップダウンリストで選択しても、手動で""を入れようとしてもパラメータ表に""が反映されないのは
古いバージョンの固有の仕様なんですかね。
あと、今回作ったlpm_ram_io回路でシミュレーションを実行してみたんですが、想像していたような結果が
得られないんですが、ram回路のシミュレーションは↓の画像の結果になるのが、普通なのでしょうか。
ttp://loda.jp/mcnc/?id=215 予想では、アドレス00000にはdata00000000、アドレス00001にはdata11111111が書き込まれていて、読み出しで
各アドレスには書き込んだdataが出力されると思ったのですが、画像のように書き込んだ通りのdataが
出力されていません。
よければ、アドバイスをお願いします。
>>873 inoutのポートの処理どうしてる?
テストベンチ側でっずっとドライブし続けてないか?
>>875 4000円もするのに
>Xilinxは、デバイスの認識は成功するが、必ず失敗する
必ず失敗っておいおいだな
でも、とりあえずなんとか使えるUSB Blasterもどきを1000円以下で販売できるって凄いな
>>877 ソースを見ると確かそのまま使ったら保証しないとか書いてあった気がする。
シミュレーションモデルの話だったかなあ。うろ覚え。
デバイス依存、ツールバージョン依存の項目が結構あるからね。
>>876 Xilinxのは、何か互換性の問題でダメそうな感じだ。
Digilentのもなんか知らんがダメだ。
純正はOKなので。
880 :
774ワット発電中さん :2011/06/24(金) 01:48:05.27 ID:PsrfY22i
>>876 日本でもバイトブラスターもどきなら、オクで1000円くらいで出してるところがあったでしょ。
USBならもっと低コストなんだから、VIDの問題だけでは?
>USBならもっと低コストなんだから え?
パラレルならレベル変換だけだけど USBだとUSBコントローラとJTAGコントローラとレベル変換が要るから低コストとかありえん 原価考えれば中国なら千円で作れる程度だと思うけどね VIDは本物と同じじゃなきゃ意味無いからわざわざ取得したりしてないし
>>881-882 半導体は、USBの方が高そうだけど、パラレルは、25ピンのコネクタがいる。
大きいコネクタは、高いし、基板の面積もでかくなるし、半田付けも面倒。
VIDは、取得費用じゃなくて、日本の会社は、他社のを勝手に使わないってことでしょ。
>>883 秋月価格では、USB B端子50円、Dサブ25ピン50円。
一方USBコントローラFT245は単価360円@digi-key。
大量購入だと違うのかもしれないが、コネクタ価格なんて違っても誤差範囲。
BYTE BLASTER MVにはHC244が入っている。 BYTE BLASTER II はトランジスターによる驚きのフルディスクリート。
>>885 日本にはFPGAを提供する会社ってないのかな
電子産業強国なのになんでだろ
USBブラスターどんな中身か知らんが、VIDの件はを無視して、
物作り屋としてUSBブラスターもどきを1000円以下で販売って出来るのか?
中身が?だが、うちなら部品代1千円でならできるかも知れないな
>BYTE BLASTER MVにはHC244が入っている。 このせいでターゲットの電圧が5Vでパソコン側のバッファの電源が3.3Vだと うまく動かないんだよな。 俺はターゲットの電圧が5VのときはHC244の電源をダイオード2個で下げて 対策してたよ。
MRJがこっちを見ている
今や電子産業では韓国・台湾に追い越されただろ・・・
>>891 日本は世界一のスパコンを簡単に作れる国なんだぞ
当然、スパコンの保有台数1位の国でもある日本
スパコンすら作れない国が日本を追い越すなんてありえない
すぱこんは現代の戦艦大和だと思う
ランキング内で総MIPS値を比較してみ?
スパコン(笑)
安い製品はお隣の国に負けてるし、 基本的に日本は高くても売れるものしか作れないよね。 作っても売れないんじゃ商売にならないんで。
スパコンたって、どうせ今時のは並列機でCPU基板のかたまりなんでしょ
不治痛に出来るくらいだからな
>>887 852は、あまり量産向きでないけど、量産向きの部品に直せば、
基板と実装費を入れても、600円は超えないような気がするが。
1000円で売るのはきついかな。
JTAG側のコネクタが、ちょっと癌だね。
ローテクのスパコンで世界1位とかで大騒ぎするって恥ずかしいよな 不治痛はスパコンみたいなローテク製品やりたくなかったが、国から言われて仕方なくやったらしいよな。 本当はNECみたいに逃げたかったんだろうが。国は次からローテク製品を扱う 外国企業に発注かけたほうが良いよな。 >基本的に日本は高くても売れるものしか作れないよね 日本はソフト、ハードでも技術にこだわり他国では出来ないハイテク製品しか やらなくなったからな。 FPGAなんて超ローテク製品だから、日本でやるところないよな。 身の回りはローテク製品だらけだから、ハイテク製品しかやらい日本の電子産業が 落ちぶれて来ているって思うんだろうな。
君の言うハイテクがどんなものか知らんが、そのハイテクなものは世界に必要とされてないから 日本の企業はどんどん落ちぶれてってるんじゃないですかね
ルネサスなんかは完全にパチンコ依存だしな。 高付加価値品は欧米メーカーの完勝、 低コスト品は台湾・韓国メーカーの独擅場になっている。
自動販売機とパチンコか
そりゃ酷使様の頭の中では「日本企業がやってる=ハイテク」「日本企業がやってない=ローテク」だからなぁw こういう考え方をする人間を、一般に、 バ カ と言います。
>>894 いや、核兵器作ってる国にとっては必須だよ。
日本もスパコンを有効利用するために核開発やればいいのに。
そうじゃなければ、今時TSSで使うだけでも不便極まりない。
京は知らんが専用言語使わせるとかも論外
核開発以外で今時スパコン使わなきゃならない工業製品って無いと思う
>>900 >不治痛はスパコンみたいなローテク製品やりたくなかったが、国から言われて仕方なくやったらしいよな。
ローテクだからやりたくないんじゃなく、商売にならないからやりたくないんだよ。
京の納入先2つ3つ決まってるんだろうが、開発スタッフこれからどーするんだろ。
ずーっと国から予算ぶんどって継続しないと、スパコン開発の延長線上にある仕事なんて今時ないから。
スパコン→スマフォ
って。
FPGAなんてDRAMと一緒で、ローテクなものをいかに集積するかだもんな ELPIDAってまだ息してたっけ?
まぁ、今時2GHzのSPARCをありがたがるかどうかと言われれば、 そりゃ確かに微妙だわなw ウチのSPARC1.5GHz x2は、世の節電運動の高まりの中で2度と 火が入ることは無いんだと思う。
日本で航空機作ってるだろw 小型のセスナとかジェット戦闘機だけどな
結局、日本の電子産業が駄目=>関係者低脳ってことだな 低脳技術者が多いからしょうがないのかもな
何が「結局」なのか意味が分からん…
低脳で話が見えないので説明して。
頭の良い
>>911 さん。
日本製の航空機の検索して再発見したが、GHQによって開発そのものを禁止されたんだなぁ 日本で立ち遅れてる理由は敗戦にまで遡るんかぁ…
武装解除させられたのはあるけど、 零戦開発責任者の堀越あたりが、畑違いのDC10設計したものの ビジネスとしては成功しなかったことが大きい。結局それが響いて ジェット開発の資金も捻出できずいままでキタと。
誤DC10 正YS11
韓国に追い抜かれつつあるのも仕方ないな
日本じゃ金にならないからと韓国とかに投げちゃってるからね。
>>906 専用言語と言えばこのスレ的にはPARTHENON…
てかGoogle検索してトップページに出ないって程度の評価なのね…
PARTHENON,和製HDLなんてあったのか 超凄いHDLなんだろうがな。普及しなければどうしようもないよな
SP-601使ってますか?
>>911 経営陣がまるでだめ。
慶應の学生が全裸で駅構内を走り回る事件があったけど、
彼らの先輩が、今の日本企業のトップ集団である事を考えれば、
彼らの頭の中身が分かろうというもの。
SFLはちょっと高位すぎちゃって、目指してるところは間違ってないんじゃないか、 とは評価されてんだけど(あとちょっと使い辛い機能もあるというのもある)、 ちょっと隔靴掻痒感を感じることが多いのと、本家PARTHENONがいろいろと だいぶ過去の遺物状態なのと。 俺は清水先生のコンバータ使ってる。
最近つくづく思うんだが HDLにしろプログラム言語にしろ、仕様を策定するのが一流のエンジニアの仕事 それを使って日々コーディングに追われるのは3流の仕事 ちゃうやろか?
違う
基準や仕様なんて政治的に決まるんだよ 原子力保安員wや安全委員会wをみてればわかるだろうに
CPUのある追加命令は、そろそろあいつにも仕事させてみるか、的に増えたからな
928 :
774ワット発電中さん :2011/06/26(日) 09:52:41.66 ID:755g40Nj
>>926 3流どころか最下層のお前が笑わせんな。ウジ虫野郎www
数日間ぶりにDE0-Nano触ったら、FPGAが触れないくらい熱くなるし、 なんか動作が不安定になってるんだが。 まさか通称・故障ってやつ?
FPGAに供給される電源電圧くらいチェックしたら?
DE0-Nanoのデバッグ用に、もう一個DE0-Nanoを買うと。
932 :
929 :2011/06/26(日) 17:27:41.32 ID:J7ZXwXcZ
>>930 それも疑って電圧レギュレータの出力を見たけど、3.3V / 3.29V、2.5V / 2.49V、1.2V / 1.22V、で各電圧は問題ない予感。
DE0-Nano Control Panel走らせたまま数分放置するだけでチップ表面が80℃近く達してる。
Control Panel上だとLED1だけ光らないけど、適当な自前ロジックだと光るから別にLEDが壊れてる訳じゃない。
他のGセンサーなりADCとかは今のところ動いてる。
なんかIOピンも数ヵ所駄目になってる気がする。気のせいかもしれないけど。
>>932 値段相応の台湾製
高い日本製と同じクォリティを期待してないよな
普通は安いもどきダウンロードケーブルに高価な純正のクォリティ
を期待なんてしないだろ。
でも、ゆとり日本じゃ同等のクォリティ期待しているあほが凄く多いんだよな
いや、FPGAそのものが壊れたんだと思うよ。 CycloneIII以降なんかIOが壊れやすい気がする。 ノイズに弱いんだろうと推測してる。 静電気を帯びた手で触ったり、 漏れ電流の大きいコテで作業したり しなければ大丈夫だろうけど。
>929 Flex10Kから使ってるけど、CycloneIIIではじめてIO壊した。試作機で複数台。 症状は同じくあっちっち。 プロセス違うのか、過電圧(つーてもオーバーシュートレベルよ)に弱いみたい。
それ、外部配線つか回路変なんじゃね?
Cyclone III はオーバーシュートを考慮したら3.3Vで使えないほど耐圧低いらしいからな。 ボード内で配線が完結してて、信号品質が保証できる場合に限り3.3Vで使えるくらいに思っておいたほうが良さそう。 ちゃんとIO電圧3.3V指定して作ったデザインが動作中はクランプダイオードが働くからある程度耐性あるんだろうけど、 コンフィグ中や、2.5V指定だったりすると、ちょっとしたことでIOやられるんじゃないかな。
さて、自分では出来ないBGAのリワークが急務になったのだが
>>935 たまにいるんだな。
部品が壊れると、その部品が悪いって言うヤツ。
壊れてるんじゃなくて、壊してるのにね。
ソニータイマー組込み要員としちゃ、大変優秀。ww
物書き専門は壊さん罠。
あー、一応定格越えは壊れて当然なんだけど、それでも今までのは壊れなかったって話しです。 それにしても、3.3VI/Oは悩ましい。
典型的なラッチアップ症状の気がするが、たぶん年寄りの気のせいだろう。 脳内天才、ゆとりエンジニア最強伝説。
>>940 部品が悪いと言うよりか、今までと同じ扱いではダメってことでしょ。
まぁそれに気づくのが壊してしまった後な訳だが…
>944 ですな。製品では壊れませんが。 ID:G91Deni0 や ID:psChn2E6 さんは定格内であること、32Bitバスすべて確認してるんですね。 ゆとりある工程でうらやましい。それもアクティブプローブで。なんてうらやましい環境だか。
CycloneIIIは定格守ったほうがいいよとは、俺も聞いた。 データシートでの3.3Vの扱い読んでると、いろいろ臭ってくる。 オーバーシュートははん?教科書的な世界の話でしょ?は終焉をむかえたっつーことですかね。 まいど確認すんの?全ピン? 全ピンインピーダンス整合ラインなら安心だけどね。まだまだレガシーなデバイス沢山だし。 HDL書きは壊さんわなぁ。おかしなことがあってもハードせいだしね。 ラッチアップ、PLLのジッタ、メタスは常套句。
忙しいからと手を抜いて書類の上では、確認したコトにするンですね。 いや、チェックは派遣に丸投げで、脳内天才、ゆとりエンジニアは仕様 作成に忙しいのかな? アクティブプローブ? オシロのチャンネル数に対して、製品に付属して いたはずのパッシーブプローブさえ足りないのに? アクティブプローブがなけりゃ、チェックしないの? 連日残業して、いったい何をデバッグしているのかな? んで、ゆかいな仲間がぽ・ぽ・ぽ・ぽーん? それじゃあ、東電の対応を批判することできないよね。
>>947 どこの国の人?
CycloneIIIに限らず、定格は守るのがデフォ。
ノイズで壊れるとか書いてるのアフォ過ぎ。
ICが壊れるほどの電力なら、ノイズだろうと何だろうと対策するだろ、普通。
ってか、元の話のDE0-Nanoが壊れたのって、単に変なコンフィグを書いたからじゃないの?
ふつうのICは対応してるIO電圧で発生するリンギングくらいには耐えられるよね。 IO電圧さえ合ってれば何も考えずに繋いで問題は出ない。 データシートによるとCyclone III はその観点では2.5Vが限度。 3.0Vや3.3Vはリンギングが十分抑えられているのが前提。
Cyclone IVのデータシートでRecommended Operating ConditionsのVi見る限り そんなにシビアじゃなさそうだし、オーバーシュートの規定に関しては結構強そう に見えるけど、実態は違うってこと? だとすればVCCIOが3.3VになっているDE0-Nanoって、GPIOの接続先をよほど 気にしなければ簡単に逝くってこと?
http://www.altera.co.jp/literature/hb/cyc3/cyc3_ciii5v2.pdf の1-11あたり。3.3VでVIH3.6Vってのがあるのね。
ここからオーバーシュートの所参照してれば安心だけど、そうじゃないとこっち守らないといけないかなぁと。
出力が昔堅気なTTLならいいけど、いまどきのC-MOSだとあっさり。
> ICが壊れるほどの電力なら、ノイズだろうと何だろうと対策するだろ、普通。
電圧でも壊れるし、具体的に何してる?
ゆとりとか、ぽぽぽーんとか言ってるやつは、見ないで繋いでOKとか、とっくに引退した連中でしょ。
こういう上司を持つと(ry
ワニ口でGNDとって、ケーブルにぎにぎしてきれいな波形をパチリ。
アクティブプローブ使って、GNDはワニ口ですか? さすがは最強ゆとり脳、へらず口から出す電波も半端ないな。
あんた、相当ゆがんだ読解力してるな…ぽぽぽーん?。 アクティブプローブは俺じゃないし、リードワニ口ったらパッシブだろて。 つかさ、朝5時起きって相当…。 あ、いけない経験豊富なID:WsX2QlLR さんに伺いますが、3.3VIOで3.6Vまでしか許容されない時の有効なオーバー/アンダーシュート対策ってなんでしょうか。 全ピンショットキーダイオード電源に云々てのは、実装面積的に現実的ではありません。ドライブ素子は3.3VのC-MOSです。
>>951 逝ってしまったのは、おそらく自作VHDLのバグと思われ。
けど、FPGAのIOは、高い周波数まで追従するし、ドライブ能力も高いから、かなり気は使うよ。
TTLみたく直接つないだんじゃ、波形が乱れて、まともに信号が伝わらないってのはよくある。
とりあえず、 無駄に速い素子を使わない。 無駄にパターンを引き廻さない。 余計なビアを打たない。 そもそも、オーバー/アンダーシュートが発生する根本原因を追求・対策しよ うとせず、後付け部品での対策案を、それも他人に無償で求めるって? それなりの企業なら、インピーダンス計算や等長配線ができるCADとか使え るんじゃないの? あぁ、そういう誰でもできる単純作業は、派遣社員とか 嘱託の使えない年寄り任せの仕事だっけか?(w FAST-TTL(5V)で組んだ回路を100MHzで動かすほうが、LV-CMOSで組んだ回路を 100MHzで動かすよりも、はるかに難しいと思う。 回路規模が大きくなれば なおさら。 ID:XPCaparD っていったいどんな技術力をお持ちの方? それと、5時起きとは? 自身が先入観で歪んだ世界に住んでる自覚はないとみた。
そもそも、余計、無駄はやりませんけど、回答いただいたことのお礼として。 > 無駄に速い素子を使わない。 出力が汎用ロジックなら駆動能力を選べますが、専用ICがほとんどでして。 > 無駄にパターンを引き廻さない。 いわゆるTTLやC-MOSなどの非整合ラインだと、強烈な全反射になりますが…。 > インピーダンス計算 繰り返しますが、TTLやC-MOSは非整合ラインです。 一ラインに抵抗3つ追加で、一見整合ラインをしたてることもできますが。 消費電力は増えるわ、面積食うわで。 朝5時は見間違いでした。すいません。
> 専用ICがほとんどでして 汎用と違って、用途・目的が限定される専用ICなら、むしろ出力は、 使われ方相応の仕様になっていると思うけどね。 自社や自分が設計 するICなら、知ったことかと。 そもそも、使うICの選定も設計の範疇では? > 強烈な全反射になりますが 初耳。入力インピーダンスが高く、開放端に近いCMOSはともかく、 デバイスの特性的に、論理レベルを保証するにはある程度の電流を 流す必要があるからTTLでの反射は少ない。 逆にその影響で電源が 揺さぶられる。 なんだか、整合/非整合と、平衡/不平衡をゴッチャに理解している ように思えるのは気のせい?
> 用途・目的が限定される専用ICなら、むしろ出力は、使われ方相応の仕様になっていると思うけどね。
パラレルの高速ADなんかは好例。
基本的にはシリアライズされたLVDSを使うのが最適解なんですが、政治的にそうもいかないケースがあり。
> 入力インピーダンスが高く、開放端に近いCMOS
記述抜けちゃいましたけど、FPGAなんかはこれになるわけで。
平衡ラインなら≒整合ライン無わけで、悩みは無いんです。
先の人のCycloneIII、ワーストで考えてVIH Max3.6Vなんてのはどうすりゃいいのよという振り出しにもどります。
DutyでVIH のMaxが変わるなんて記述初めて見たから面喰った。
ホットソケットなんか3.0Vって書いてあるし。
http://www.altera.co.jp/literature/hb/cyc3/cyc3_ciii51011_j.pdf 3.0Vシステムなんてどこに…
うわあ・・・
これはひどい
配線にもよるだろうけど、ドライブ端に直列50オームでも入れときゃ、だいたいおさまるんでないかなw
指定なしでも、使わないピンは、全て出力になるんだろうか? 入力の状態が未指定じの値とかないよね?
alteraだとsettingsで設定できる デフォはプルアップだったかな?
帰宅したら、Cycloneについて言いたかったことが片ついていた。 そうなんです。定格のワーストケースを守ろうとすると使いにくいデバイスだなぁと。 改めて読み直して冷や汗の人いそう。 プローブの件は、もちろん一ピンづつ当たるわけですよ。 そこまで書かないと伝わらないのかなぁ。 Agilentのたかーいロジアナならいっぺんにアナログ波形として観測できるけど。 やんないよりはましだけど、パッシブでワニ口GNDじゃ証明にならないし。 >963 FPGAによって違うので品番を。 Config中はまた状況が違ったりもするので。
入力の絶対最大定格がVDD+0.3Vなんて普通の規格だろ。PICだってそうだ。
>>966 それ定常状態だし、PICの場合常にクランプダイオードが働くから余程電流流し込まないとVdd+0.3Vを超える事はないかと。
あと、最大定格って超えたら即壊れるわけじゃないし。
有効数字一桁って時点でアバウトな数値であることもわかる。
> VDD+0.3Vなんて普通の規格だろ。PICだってそうだ。
> PICの場合常にクランプダイオードが働くから余程電流流し込まないとVdd+0.3Vを超える事はないかと。
んー、ダイオードの順方向電圧を失念してます。+0.3Vでは流れませんので0.3Vは越えます。
保護ダイオードがショットキーとか仮の話として、"余程"の電流が規定されていない場合は、アテにはできません。
基本的には保護ダイオードはESDとかの非定常なもの用であって、常時電流を流していいものではありません。
0.3Vとは、保護ダイオードに電流流すなという意味です。
ちなみに、CycloneIIIは保護ダイオードはPCI Clampのみ。
詳しくはこちらを
http://www.altera.co.jp/literature/an/an447_j.pdf > 有効数字一桁って時点でアバウトな数値であることもわかる。
この理屈はわからん。
>>969 なるほどねぇ。
異電圧ともバッファ無しで直結できるように、
clampダイオードをディセーブルできるわけだ。
理解してりゃ便利だけど、I/O設定を間違うと壊しやすいってことでいいのかな。
悩まずLCX使えよ
> +0.3Vでは流れません え?
まず、CycloneIIIのIOが壊れやすいのは、余裕度が日本の会社のものと同程度じゃないことだね それをゆとりが日本の会社ものと同じ調子で使っているから、ぽんぽこ壊れるのか
974 :
774ワット発電中さん :2011/06/28(火) 18:47:53.71 ID:/ta4LFCg
脳がラッチアップしたロートルまとめ乙。 データシートくらい読めよ。 なんだ余裕度ってw。
データシート絶対定格と実際の絶対定格の差とか 日本のメーカーの絶対定格って余裕ありすぎ だから壊れにくい
976 :
774ワット発電中さん :2011/06/28(火) 19:03:14.14 ID:/ta4LFCg
ID:K9d/KFt6が海外メーカーのICをどう扱っているか興味津々。
> 実際の絶対定格 実力ってやつかww アホ、さっさと氏ね。間違っても原発に関わるなよww
結局Cycloneって馬鹿なの?死ぬの?
死ぬのは、仕事がなくなったFPGA房では?
>>978 つまり…レスの内容全く読んでない or レスの内容全く理解してないのね。
>>978 はXilinx派?
俺はK9d/KFt6に一票。 定格とマージンは実測すれば分かる。 海外の半導体や日本でも松下はマージンがゼロに近い。
だが、入出力の基本として、出力は厳しく入力はマージンを盛るべき。
983 :
929 :2011/06/28(火) 22:08:01.19 ID:vDk2sauq
DE0-Nanoがおかしい件で、
状況から見ても話を聞いてても、FPGA自体が壊れた って感じがするから、泣きながらもうひとつ買う。
>>936 >>949 なことはない っと思う。
シミュレーションでもLatticeでも動いたのに、DE0-Nanoだと直接オシロ当てても波形が出てない。
>>937 3.3Vに設定したはずが、気が付くと2.5V指定になってた。 既にこれが答えか。
つまり LVCMOS3.3V自体がすでにマージン領域で、3.6Vで本当にご臨終になると。 ということは、DE0-nanoを何かに繋ぐなら、山ほど壊れることを覚悟しとけと。
>>983 >3.3Vに設定したはずが、気が付くと2.5V指定に
そんな設定で壊れるってどんなIO構造してるんだよw
予想ではIO入力構造はIO電圧設定では変更されない。
IO電圧設定で変わるのは駆動能力(出力電流)くらいだと思う。
>>984 データシートくらい読みなはれ。
絶対定格と動作電圧範囲は違うよ。
>>983 >>937 は間違いで、2.5VならクランプダイオードはONになる。
原因は別かと。
>>985 2.5V以上なら大丈夫だけど、それより下だと、クランプダイオードがデフォルトでOFFになるからサージ耐性がなくなる
別にクランプダイオードがなくたって、信号レベルが2.5V以下なら入力段 MOSFETのゲート耐圧を超えるとは思えないんだが? LVCMOSとかのレベルシフタで、Vcc3.3Vで、入力に5V掛けても壊れないのと 同じ。 それとも、アレか? 2.5V以下の世界だと、微妙なパターンの曲がりと浮遊 容量で、小さな小人コッククロフト・ウォルトンとか、魔法的な何かが形成 されていて、サージ電圧が信号電圧の2倍になるとかか?
>>987 今の話は、VCCIOが3.3Vなのに、Quartusで2.5V未満を指定した場合の話なのだが。
>>983 その2.5V指定は、直接関係なさそうだが、自作のsofを書いたなら、
やはりそれにバグがあると考えるのが妥当。
動作に関係ない端子の処理を間違ってるとかじゃなかろうか。
単にPad出ししてる線をProbe出力させてたらIO壊れたんですが これも自作sofだから壊れたのでしょうか? ・FPGAからPadまでは約2cm、Padからは約10cmの線で延長してオシロを接続。 ・VCCIO設定は3.3V。(当然IO電圧3.3V) ・probe設定は3.3V-LVTTL。 ・Probe出力したIOは、未設定時はオープンドレイン。 Probe出力にノイズが乗りやすくなったなーと思いながら電源OFFにして Pad-GND間の抵抗値を測ったら数十Ω…明らかにおかしいですよね。
別におかしくないと思うけど。 壊れたと思っている理由はそれだけ?
記憶だけで書いたけど、もっかい計ってみたら3Ωだった…orz 壊れかけだったんだなぁ。
>>993 出力Lowっぱなし。
コンフィグしなくてもLowっぱなし。
要はIOが使い物にならない。
梅
996 :
名無しさん :2011/06/30(木) 07:39:18.78 ID:9K7P5np3
>>994 電源入れずにテスターでI/Oに何ボルトかけてるの?
結構高い電圧出るよね…
大人の科学w
テスタが出す電圧もだけど、当てるテスタ棒の極性によっては、GND-信号間の に入ってる保護用ショットキーダイオードに対して順方向に電流が流れること になるので、それを見て短絡していると言っている気がする。 同じデバイスの別端子や、正常な未使用デバイスと比較してみたのだろうか? 短絡志向? ゆとりの科学w
1000 :
774ワット発電中さん :2011/06/30(木) 10:24:13.87 ID:bfC8RQT+
1000なら100万のFPGAボード買う
1001 :
1001 :
Over 1000 Thread このスレッドは1000を超えました。 もう書けないので、新しいスレッドを立ててくださいです。。。