【Verilog】 記述言語で論理設計 Project9 【VHDL】

>>453

always@( posedge clock ) begin
　　if( count1==2 ) begin
　　　　a <= '0'
　　　　count1=0;
　　end else if( count1==1 ) begin
　　　　a <= '1'
　　　　count1++;
　　end else if( count1==0 ) begin
　　　　a <= '0'
　　　　count1++;
　　end
end//'a'は２クロック目の立ち上がりのみ1を出力

always@( negedge clock ) begin
　　if( count2==2 ) begin
　　　　b <= '1'
　　　　count2=0;
　　end else if( count2==1 ) begin
　　　　b <= '0'
　　　　count2++;
　　end else if( count2==0 ) begin
　　　　b <= '0'
　　　　count2++;
　　end
end//'b'は３クロック目の立下りのみ1を出力

c <= a or b//'c'は「２クロック目の立ち上がり」と「３クロック目の立下り」で'1'

always@( posedge c ) begin
　　out <= not out;
end//'c'の立ち上がりでoutを反転

これで1/3になんね？ｗｗｗｗｗｗｗｗｗｗｗ