【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel　11

>>834
また得意気にｗ
結果オーライを避ける意図だよ。　そんなの仕事に組み込めるかよ。

Verilog2001で規定されていたとしても仕事レベルには使い難い。
自分以外の他人のも含め、コードの流用・混在開発が有りえる以上、
そんなルール混在は厄介な結果につながるもんだ。

あくまでオイラの着眼点は純粋な言語仕様がどうかではなく、実務上の話だよ。

まあ、それでも使いたいならドウゾ。
一人仕事や流用無く完結するなら構わないんじゃないですかね。

オイラは先にも書いたように
＞結論的には>>825支持　　だから。
例を挙げるのは貴方がやればいいのだよ、オイラがやる話ではない。


元の質問者へ
今更だけど元々の話題としてはコッチでやればいいと思う。
【Verilog】記述言語で論理設計 Project8【VHDL】
http://science6.2ch.net/test/read.cgi/denki/1233392876/