【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel　11

ISEにおいて以下の状態でselが1であった場合、aの値はどうなりますか？

always @( posedge clk ) begin
　　a <= 1'b0;
　　if ( sel == 1 ) begin
　　　　a <= 1'b1;
　　end
end