【Verilog】記述言語で論理設計 Project7【VHDL】

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　 　 　 　 ,＿＿__／ヽ　　ー==　; 「てめえの未熟さ棚にあげ」
　　　　 r'"ヽ　　 t､　 　＼＿＿_ ! 「コンパイラのせいにするとは」
　　　　/ ､､i　　　 ヽ＿＿,,/ 　　　　「思い上がりもはなはだしい」
　　　 /　ヽﾉ　　j　,　　　j　|ヽ　
　　　 |⌒`'､__ /　/　TEL/r. |
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