【Verilog】記述言語で論理設計 Project4【VHDL】
622 ：774ワット発電中さん：
解決のヒントをください。VHDLです。
process (S, R) is begin
if S'event and r = '1' then
q <= '1';
elsif R'event and c = '1' then
q <= 0;
end if;
end process;
:
のような、SとRの立ち上がりに同期したSR-FFを作りたいのですが、
このコードでは、論理合成できませんでした。
SIGNAL S cannnot be synthesized , bad synchronous description
というエラーが出ました。
ビヘイビアシミュレーションでは所定の動作をしました。
二つの入力に同期する回路はできないでしょうか？
process (S, R) is begin
if S'event and r = '1' then
q <= '1';
elsif R'event and c = '1' then
q <= 0;
end if;
end process;
:
のような、SとRの立ち上がりに同期したSR-FFを作りたいのですが、
このコードでは、論理合成できませんでした。
SIGNAL S cannnot be synthesized , bad synchronous description
というエラーが出ました。
ビヘイビアシミュレーションでは所定の動作をしました。
二つの入力に同期する回路はできないでしょうか？
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