【Verilog】記述言語で論理設計 Project2【VHDL】

ID:KemUW8Cg　あったまわるいのう。

>間抜けだなぁ。

>馬鹿が居なければそうなるのにね。

>頭の宜しそうな紳士様

じゃまだよお前。

何時までも引っ張る厨が一番馬鹿だよ。
多くのネラーはそう思ってる。

つまらない話題を引っ張るなら何か有意義なネタでも投入すればヒーローなのに
何やってるの？

>>929
お前も邪魔。
>>930
お前も引っぱりすぎ。

両方氏ね。一緒に逝ってやるから。

あのー、引っ張るって無関係な者ですが何か恨みでも？
良いから何かネタをくれよ。

粘着質は無視で良いと思うよ。>>932
夏になったら湧くのはいつものことだから。
放置が特効薬だと思うわ。

この板自体厨が少なかったのに残念だな。
他の板と同じになったら嫌だよね。

自演厨はときどき板

そろそろ流れが戻ってる？

「CPLDやFPGAで全加算器を構成する場合、
CLAを実装するのは面積的にも速度的にも無駄」
という記述を見たのですが、具体的によく分かりません。

とりあえず切っ掛けだけでも構いませんので
御指導頂けると有り難いのですが。

>>937
CLA = carry look ahead ってのは理解してる?

最近のCPLD/FPGAは、ロジックセルに加算器のためのキャリー専用パスを
持ってたりするから、HDLで A <= B + C みたいな書き方した方が
一般に良い結果が得られるぞ

初心者ですがお願いします。
次のように、CHRCDEに入力した8bitのデータを前後にstart bit (１bit)と
stop bit (２bit)をつけて11bitにしてシリアルに連続して出したい
のですが次のモジュールを合成すると、入力がアースに落とされた形に
されてしまうのですが、どうしてでしょうか？ちなみに、XilinxのWebPACK7.1i
を使ってます。

module chargen(CLKIN, READY, CHRCODE, SEND, SIGOUT);
　　　input CLKIN;
　　　input READY;
　　　input [7:0] CHRCODE;
　　　input SEND;
　　　output SIGOUT;
　　　reg [10:0] charout ;
　　　reg bitout = 1;

　　　　　　always @ (posedge CLKIN) begin
　　　　　　　　　if(READY) begin
　　　　　　　　　　　　if (SEND) begin
　　　　　　　　　　　　　　　charout = {2'b11,CHRCODE,1'b0};
　　　　　　　　　　　　　　　bitout = charout[0];
　　　　　　　　　　　　　　　charout = charout >> 1;
　　　　　　　　　　　　　　　charout = {bitout,10'b0} | charout;
　　　　　　　　　　　　end
　　　　　　　　　end else
　　　　　　　　　bitout = 1;
　　　　　　end
　　　assign SIGOUT = bitout;
endmodule

>>939
自己解決しました。あしからず。

このスレとっとと埋めきっちまおうぜ。

>>939
alwaysのなかでブロッキング代入をわざわざ使う意味は？

無意味な梅は嵐と同じ。
つまらん提案は無用。

>>938
ありがとうございます

>>941
最近はそういう書き方が流行ってるんでしょうよ。

埋　め　立　て　カ　ウ　ン　ト　ダ　ウ　ン　ス　タ　ー　ト

どっかの誰かが書いたというソース（設計書は無い）を改造するように言われたのですが、

if（いべんと）then
　　if（hen1=1)then　hoge<=1;
　　end if;
　　if(hen2=1)then　hoge<=0;
　　end　if;
end if;

こんな記述に遭遇して、ただでさえ不慣れなVHDLに混乱しました。
この場合、hen2=1は、hen1=1に対してelsifで書けばいいと思うのだけど、

こういう書き方はふつうにあるんですか？

case文でも良いんじゃないの？
趣味の問題とみるが。

ふつうにあるが何か？
elsifで書くと全くロジックが変わってくる。
つまり、
hwn1==1 かつ　hen2 ==1 が成立する場合でもhoge <= 0にしたいんじゃないのか？

ふつうにあるんですね。
それぞれがend if;で閉じてあることに違和感あったので…

一回のいべんとで、hen1=1とhen2=1が両方成り立つ場合、
hogeは式の優先順位から1になるのか、
それともふたつとも実行されて0になるのかで悩んでました。

>948
>hwn1==1 かつ　hen2 ==1 が成立する場合でもhoge <= 0にしたいんじゃないのか？

え？？　こうなるとは思ってもみませんでした。


ということは、

hen<= hen2 & hen1;

if（いべんと）then
　　if（hen="01")then hoge<=1;
　　elsif(hen="10")then hoge<=0;
　　elsif(hen="11")then hoge<=1;
　　end　if;
end if;

と同じ回路だということでしょうか？

↑ていうか、シミュレーションすればいいんですよね。
（明日やってみます）

>>944
まじですか？
それとも、嘘を嘘と（ｒｙ　ですか？？

もひとつ重ねて質問なのですが、
このスレでageられるソースにおいて、変数に「hoge」が多用されるのは何故でしょうか。

メソ？

>>946

HDL以前に通常のプログラム言語で

if(A) {
}
if(B){
}

と

if(A){
}else if(B){
}

の違いがわかってないよ。シミュレーションして試行錯誤的に進めるんじゃなくて
もいちど教科書読め

>>951
ありがとうございます　ﾉｼ

Ｃ言語で

if(A) {
}
if(B){
}

こう書かれたらどう動くはわかるのですが、
ＨＷの記述ではひとつのいべんとがどこで終わるのか迷っておりました。
私が持ってる本ではこういう書き方がなかった……

ちょっと本屋で立ち読みしてきます

コンカレント文 と シーケンシャル文 の違いを学べ

>>953
ありがとうございます　ﾉｼ

コンカレント文で、該当の例文も発見しました…が、やっぱよくわからん。
また後で来ます。ありがとうでした。ﾉｼ

早く使い切ろう。

嵐は去れ

台風一家

カウントダウンスタート

次スレは？

IcarusVerilogインストール後、コマンドプロンプトにてコンパイル試みましたが、
iverilogは内部コマンド外部コマンド、操作可能なプログラムまたはバッチファイルとして認識されていません。
とのエラーメッセージが出ます。
どうしたら改善されるでしょうか？

つ[環境変数のPATH]

>>961さん
*:.。..。.:*・゜（n‘∀‘)η゜・.:*キタワァ
マジサンクスです！！

釣りじゃなかったのか...

verilogの前にやることがあるような気がする…

とりあえず次擦れ用のテンプレ集め、やらないか?

んじゃ、まずタイトル。

【PALASM】記述言語で論理設計 Project3【ABEL】

非同期でか？

「言語」って、そもそも何だ？
記号が意味を表すなら、MIL も言語か？

　この板のバやい、マイコン、プログラマブルコントローラーに指令やプログラム
を書き込む為の記号列全般を指すと思われまつ。

俺達の友情に言語（ことば）はいらない！

ラダー…のスレを探していたら、機械工学なのか

>965

FPGA
QuickLogic　http://www.quicklogic.co.jp/
30日間無料だと思った。ワンタイムだけどね・・・

ASICベンダ推奨ツール類（高価）
Synopsys http://www.synopsys.co.jp/
Cadence http://www.cadence.co.jp/
Mentor http://www.mentorg.co.jp/
Synplicity http://www.synplicity.jp/

Verilogシミュレーター（無料）
Icarus http://icarus.com/
　説明 http://ryusai.hp.infoseek.co.jp/icarus.htm
http://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html
IVI http://ivi.sourceforge.net/
　説明 http://www.kumikomi.net/article/explanation/2005/10icarus/01.html

VCDフォーマットの波形表示（無料）
GTKWave http://www.cs.manchester.ac.uk/apt/projects/tools/gtkwave/
　説明 http://ryusai.hp.infoseek.co.jp/gtkwave.htm
http://www.is.kyusan-u.ac.jp/cgi-bin/is-admin/wiki.cgi/CAD?page=GTKWave

まとまってないな・・・スマソ

しんぷりふぁいも無料ライセンスもらえるみたいね、１ヶ月のやつ。
手続き面倒そうだけど・・・

>>969
時系列が１つであるという制約を含めるか、それとも含めないか？

>>973
そういう期限付きの場合は，
PCのカレンダを逆戻しすれば永久に使えるんですか？

大昔のｼｪｱｳｪｱじゃないんだから．．．

漏れのＰＣは時計のクロックを１００分周して突っ込んでいる

>>977
ワロタｗ